KR101852673B1 - 초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법 - Google Patents

초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법 Download PDF

Info

Publication number
KR101852673B1
KR101852673B1 KR1020160025721A KR20160025721A KR101852673B1 KR 101852673 B1 KR101852673 B1 KR 101852673B1 KR 1020160025721 A KR1020160025721 A KR 1020160025721A KR 20160025721 A KR20160025721 A KR 20160025721A KR 101852673 B1 KR101852673 B1 KR 101852673B1
Authority
KR
South Korea
Prior art keywords
boron
layer
substrate
diffusion filter
filter layer
Prior art date
Application number
KR1020160025721A
Other languages
English (en)
Other versions
KR20160107123A (ko
Inventor
스티븐 피. 콘시글리오
로버트 디. 클락
데이빗 엘. 오미아라
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160107123A publication Critical patent/KR20160107123A/ko
Application granted granted Critical
Publication of KR101852673B1 publication Critical patent/KR101852673B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H01L21/2256—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides through the applied layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/228—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a liquid phase, e.g. alloy diffusion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10325—Boron nitride [BN], e.g. cubic, hexagonal, nanotube

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

반도체 디바이스 내의 초박형 붕소 도핑 영역을 형성하기 위한 방법이 제공된다. 방법이, 붕소 질화물 층, 붕소 산질화물 층, 규소 질화물 층, 또는 규소 산질화물 층을 포함하는 확산 필터 층을 기판 상에 성막하는 단계, 및 붕소 산화물, 붕소 산질화물, 또는 그 조합을 포함하는 붕소 도펀트 층을 확산 필터 층 상에 성막하는 단계를 포함하며, 확산 필터 층 및 붕소 도펀트 층이 동일한 재료를 포함하지 않는다는 것을 조건으로 한다. 그러한 방법은, 붕소 도펀트 층으로부터 확산 필터 층을 통한 기판 내로의 붕소의 제어된 확산에 의해서, 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위해서 기판을 열처리하는 단계를 더 포함한다.

Description

초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법{METHOD OF CONTROLLING SOLID PHASE DIFFUSION OF BORON DOPANTS TO FORM ULTRA-SHALLOW DOPING REGIONS}
본 발명은 일반적으로 반도체 디바이스 및 그러한 반도체 디바이스를 형성하는 방법에 관한 것이고, 보다 특히 붕소 도펀트 층으로부터 확산 필터 층을 통한 기판 내로의 붕소의 고체 상 확산에 의한 초박형 붕소 도펀트 영역 형성에 관한 것이다.
반도체 산업은 주어진 반도체 칩 상에 보다 크고 보다 복잡한 회로를 제조하는 것을 향하는 경향을 특징으로 한다. 크고 보다 복잡한 회로는 그러한 회로 내의 개별적인 디바이스의 크기를 줄이는 것 그리고 디바이스들을 서로 더 근접하는 간격으로 배치하는 것에 의해서 달성된다. 금속 산화물 반도체(MOS) 또는 양극성 트랜지스터와 같은 디바이스 내의 개별적인 구성요소의 치수가 감소되고 디바이스 구성요소들이 서로 더 근접하게 됨으로서, 개선된 전기적 성능이 얻어질 수 있다. 그러나, 유해한 전기장 조건이 발생하지 않도록 보장하기 위해서, 기판 내의 도핑된 영역의 형성에 대해서 주의를 기울여야 한다.
MOS 디바이스 내의 트랜지스터 게이트 및 양극성 디바이스 내의 에미터 영역과 같은 디바이스 구성요소의 크기가 감소됨에 따라, 반도체 기판 내에 형성된 도핑된 영역의 접합 깊이가 또한 반드시 감소되어야 한다. 균일한 도핑 프로파일 및 높은 표면 농도를 가지는 피상적(shallow) 접합부의 형성이 매우 어려운 것으로 입증되었다. 일반적으로 이용되는 기술은 이온 주입 장치로 기판 내로 도펀트 원자를 주입하는 것이다. 이온 주입을 이용할 때, 큰 에너지 도펀트 원자가 빠른 속도로 기판의 표면을 폭격하고 기판 내로 구동된다. 이러한 방법이 중간 정도의 깊이의 접합부를 가지는 도핑된 영역의 형성에 대해서 효과적인 것으로 입증되었지만, 이온 주입을 이용한 초박형 접합부의 형성은 극히 어렵다. 기판 내의 에너지화된(energized) 도펀트 원자의 경로 및 주입 균일성 모두를, 피상적으로 주입된 접합부를 형성하기 위해서 필요한 낮은 에너지에서 제어하는 것이 어렵다. 에너지화된 도펀트 원자의 주입은 기판 내의 결정 격자를 손상시키고, 그러한 손상을 보수가 어렵다. 격자 손상으로부터 초래되는 전위(dislocation)가 피상적 접합부를 가로질러 용이하게 걸쳐져(spike) 그러한 접합부를 가로지르는 전류 누설을 생성할 수 있다. 또한, 규소 내에서 신속하게 확산하는 붕소와 같은 p-타입 도펀트의 주입은, 도펀트 원자가 기판 내로 도입된 후에, 그러한 도펀트 원자의 과다한 분산을 초래한다. 그에 따라, 기판 내의 구체화된 지역 내에서 특히 기판의 표면에서 p-타입 도펀트 원자의 매우 한정된 농도를 형성하는 것이 어려워지기 시작한다.
또한, 도핑된 3-차원적인 구조체를 이용하는, 트랜지스터 및 메모리 디바이스를 위한 새로운 디바이스 구조체가 구현되고 있다. 그러한 디바이스의 예에는, 비제한적으로, FinFET, 트리-게이트(tri-gate) FET, 함몰형(recessed) 채널 트랜지스터(RCAT), 및 임베디드 동적 랜덤 액세스 메모리(EDRAM) 트렌치가 포함된다. 이러한 구조체를 균일하게 도핑하기 위해서, 등각적인(conformal) 도핑 방법을 구비하는 것이 바람직하다. 이온 주입 프로세스가 사실상 직선적(line of site)이고 그에 따라 핀(fin) 및 트렌치 구조체를 균일하게 도핑시키기 위한 특별한 기판 배향을 필요로 한다. 또한, 높은 디바이스 밀도에서, 음영(shadowing) 효과는 이온 주입 기술에 의한 핀 구조체의 균일한 도핑을 극히 어렵게 만들거나 심지어는 불가능하게 한다. 통상적인 플라즈마 도핑 및 원자 층 도핑이 3-차원적 반도체 구조체의 등각적인 도핑을 나타내는 기술이나, 이들 각각은, 이상적인 조건 하에서 접근될 수 있는 도펀트 밀도 및 깊이의 범위 내로 제한된다.
발명의 실시예는, 이러한 문제점 중 몇몇을 극복하는, 초박형 도핑 영역을 형성하기 위한 방법을 제공한다.
붕소 도펀트 층으로부터 기판 내로의 제어된 고체 상 확산에 의한 초박형 붕소 도펀트 영역 형성을 위한 복수의 실시예가 설명된다. 도펀트 영역이 평면형 기판 내에서, 기판 상의 상승된 피쳐(feature) 내에서, 또는 기판 내의 함몰된 피쳐 내에서 형성될 수 있을 것이다. 하나의 예에서, FinFET 및 TriGate와 같은 3D 구조체를 도핑하는데 있어서 매우 바람직한 원자 층 증착(ALD) 접근 방식이 등각적 도핑 프로세스를 위해서 이용될 수 있을 것이다.
일 실시예에 따라서, 반도체 디바이스 내의 초박형 붕소 도핑 영역을 형성하기 위한 방법이 제공된다. 방법은, 붕소 질화물 층, 붕소 산질화물 층, 규소 질화물 층, 또는 규소 산질화물 층을 포함하는 확산 필터 층을 기판 상에 성막하는(depositing) 단계, 및 붕소 산화물, 붕소 산질화물, 또는 그 조합을 포함하는 붕소 도펀트 층을 확산 필터 층 상에 성막하는 단계를 포함하며, 확산 필터 층 및 붕소 도펀트 층이 동일한 재료를 포함하지 않는다는 것을 조건으로 한다. 그러한 방법은, 붕소 도펀트 층으로부터 확산 필터 층을 통한 기판 내로의 붕소의 제어된 확산에 의해서, 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위해서 기판을 열처리하는 단계를 더 포함한다.
일부 실시예에 따라서, 방법이 기판의 상승된 피쳐 내에 또는 함몰된 피쳐 내에 초박형 붕소 도펀트 영역을 형성하는 단계를 제공한다.
첨부 도면은 다음과 같다:
도 1a 내지 도 1c는 발명의 실시예에 따라서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 프로세스 흐름의 개략적인 횡단면도를 도시한다.
도 2는 발명의 다른 실시예에 따라서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 필름 구조체의 개략적인 횡단면도를 도시한다.
도 3a 내지 도 3c는 발명의 또 다른 실시예에 따라서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 프로세스 흐름의 개략적인 횡단면도를 도시한다.
도 4는 발명의 다른 실시예에 따라서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 필름 구조체의 개략적인 횡단면도를 도시한다.
도 5는 Al2O3/B2O3/Si 층을 포함하는 성막된 그대로의(as-deposited) 그리고 열처리된(어닐링된) 필름 구조체에 대한 붕소 도펀트 깊이 프로파일을 도시한다.
도 6은 SiN/BN/Si 층을 포함하는 성막된 그대로의 그리고 열처리된(어닐링된) 필름 구조체에 대한 붕소 도펀트 깊이 프로파일을 도시한다.
도 7은 Si 기판 상의 열처리된 B2O3 및 BN 층에 대한 정규화된(normalized) Rs 결과를 도시한다.
도 8은 Si 기판 상의 열처리된 B2O3 층에 대한 Rs 결과를 도시한다.
도 9 내지 도 11은 B2O3/Si 층을 포함하는 열처리된(어닐링된) 샘플에 대한 붕소 도펀트 깊이 프로파일을 Si 기판에 대한 깊이 프로파일에 대해서 비교한다.
도 12는 온도의 함수로서의 붕소 고용도(solid solubility)를 도시한다.
붕소 도펀트 층으로부터 확산 필터 층을 통한 기판 층 내로의 고체 상 확산에 의해서 반도체 디바이스 내에 초박형 붕소 도펀트 영역을 형성하기 위한 방법이 여러 실시예에서 개시된다. 붕소 도펀트 영역이, 예를 들어, 평면형 트랜지스터, FinFET, 또는 트리-게이트 FET를 위한 초박형 소오스-드레인 연장부를 포함할 수 있다. 초박형 붕소 도펀트 영역 형성의 다른 적용예가 대체(replacement) 게이트 프로세스 흐름 내의, 그리고 FinFET을 위한 채널 도핑, 또는 극초박 실리콘 온 인슐레이터(ET-SOI) 디바이스를 포함할 수 있다. 극초박형의 대안적(extremely thin alternative) 반도체 채널을 가지는 디바이스, 예를 들어, 게르마늄 온 인슐레이터 디바이스(GeOI) 또는 Ge FinFET, 및 GaAs, InGaAs, 또는 InGaSb FinFET과 같은 III-V 채널 디바이스가 또한 개시된 방법을 이용하여 도핑될 수 있을 것이다. 또한, EDRAM 디바이스와 같은, 비정질 Si 또는 다결정질 Si 층 내에 형성된 디바이스가 개시된 방법을 이용하여 Si 도핑 레벨을 조정할 수 있을 것이다.
당업자는, 구체적인 상세 내용 중 하나 이상이 없이, 또는 다른 대체 및/또는 부가적인 방법, 재료, 또는 구성요소를 가지고, 여러 가지 실시예를 실행할 수 있다는 것을 이해할 수 있을 것이다. 다른 경우에, 발명의 여러 실시예의 양태를 불명료하게 하는 것을 피하기 위해서, 주지의 구조체, 재료, 또는 동작을 도시하지 않거나 구체적으로 설명하지 않았다. 유사하게, 설명의 목적으로, 발명의 전반적인 이해를 제공하기 위해서 구체적인 숫자, 재료, 및 구성이 기술되었다. 또한, 도면에 도시된 여러 실시예가 예시적인 표상이고 반드시 실척(scale)으로 도시된 것은 아님을 이해할 수 있을 것이다.
본 명세서 전반을 통한 “일 실시예” 또는 “실시예”라는 언급은, 실시예와 관련하여 설명된 특별한 특징, 구조체, 재료, 또는 특성이 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하나, 그러한 것이 모든 실시예에 존재한다는 것을 나타내는 것은 아니다. 그에 따라, 본 명세서 전반을 통한 여러 장소에서의 "하나의 실시예에서"라는 문구의 출현이 반드시 발명의 동일한 실시예를 언급하는 것은 아니다.
고체 상태 확산에 의한 붕소 도핑에 대한 이전의 작업이, 붕소 도펀트의 공급원으로서 B2O3 도펀트 층을 이용하는 것을 포함하고, 그러한 B2O3 도펀트 층은 기판과 직접적으로 접촉하고, 열처리 중에, 붕소 원자가 B2O3 도펀트 층으로부터 기판 내로 직접적으로 확산한다. 기판 내의 결과적인 붕소 도펀트 영역의 두께, 붕소 함량, 및 붕소 깊이 프로파일은 B2O3 도펀트 층의 두께, 그리고 기판 온도 및 열처리의 지속시간을 포함하는 열처리 조건의 함수이다. 그러나, 새로운 방법은 붕소 도펀트 영역의 성질을 보다 양호하게 제어할 필요가 있다.
발명의 실시예는, 접합부 깊이를 포함하는, 붕소-도핑된 영역의 성질을 제어하는 것에 대한 신규한 새로운 접근 방법을 제공한다. 일 실시예에 따라서, 붕소 질화물(BN)을 포함하는, 불활성 및 열적으로 안정한 확산 필터 층이 기판과 붕소 도펀트 층 사이에 배치된다. 다른 실시예에 따라서, 확산 필터 층이 붕소 산질화물 층, 규소 질화물 층, 또는 규소 산질화물 층을 포함할 수 있다. 확산 필터 층이, 붕소 확산을 방해하기 위한 차단 층으로서 작용할 수 있고, 두께, 붕소 함량, 및 붕소 깊이 프로파일을 포함하는, 붕소 도핑 영역의 성질을 제어할 수 있다. 하나의 예에서, 확산 필터 층이 붕소 도핑 영역 내에서 붕소 포화 농도 미만을 달성하기 위해서 이용될 수 있을 것이다. 예를 들어, 확산 필터 층의 두께를 이용하여 붕소 도핑 영역의 성질을 제어할 수 있다. 하나의 예에서, 확산 필터 층이 원자 층 증착(ALD)에 의해서 성막된 BN 층을 포함할 수 있고, B2O3 도펀트 층이 또한 ALD에 의해서 성막될 수 있다. ALD의 이용은, BN 층의 두께, 붕소 도펀트 층, 및 붕소 도핑 영역의 성질을 우수하게 제어하는 붕소-도핑된 반도체 디바이스를 제조하는 방법을 제공한다.
일 실시예에 따라서, 반도체 디바이스 내의 초박형 붕소 도핑 영역을 형성하기 위한 방법이 제공된다. 방법은, 붕소 질화물 층, 붕소 산질화물 층, 규소 질화물 층, 또는 규소 산질화물 층을 포함하는 확산 필터 층을 기판 상에 성막하는 단계, 및 붕소 산화물, 붕소 산질화물, 또는 그 조합을 포함하는 붕소 도펀트 층을 확산 필터 층 상에 성막하는 단계를 포함하며, 확산 필터 층 및 붕소 도펀트 층이 동일한 재료를 포함하지 않는다는 것을 조건으로 한다. 그러한 방법은, 붕소 도펀트 층으로부터 확산 필터 층을 통한 기판 내로의 붕소의 제어된 확산에 의해서, 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위해서 기판을 열처리하는 단계를 더 포함한다.
순수 B2O3 도펀트 층을 이용하는 것의 상당한 단점은 B2O3의 극단적인 공기 불안정성이다. 이는 그러한 것의 주위 내의 수분과의 큰 반응성에 기인하며, 이는 큰 증기압을 가지는 붕산 형성을 초래한다. 발명자는, B2O3 도펀트 층을 수분으로부터 보호하기 위해서 B2O3 도펀트 층 상에 캡 층을 형성할 수 있다는 것을 깨달았다. 일 실시예에 따라서, 캡 층이 BN을 포함하거나 BN으로 이루어질 수 있다. 캡 층의 이용은, 비-클러스터형(non-clustered) 열적 프로세싱 시스템 내에서 B2O3 도펀트 층을 포함하는 기판을 열처리할 수 있게 한다.
일 실시예에 따라서, 붕소 도펀트 층이 붕소 산질화물(BNO)를 포함할 수 있다. 일부 예에서, 붕소 산질화물의 조성물이 주요 원소로서 B 및 O을 가지는 질소-도핑된 붕소 산화물로부터 주요 원소로서 B 및 N을 가지는 산소-도핑된 붕소 질화물까지의 범위를 가질 수 있다. BNO 내의 질소-함량을 증가시키는 것 그리고 산소-함량을 감소시키는 것은 붕소 도핑 영역의 성질을 추가적으로 제어할 수 있게 하는데, 이는 질소의 존재가 B2O3에 비해서 BNO의 열적 안정성을 증가시키기 때문이다. 일 실시예에서, BNO 층을 수분으로부터 보호하기 위해서, 캡 층이 BNO 층 상에 형성될 수 있을 것이다.
도 1a 내지 도 1c는 발명의 실시예에 따라서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 프로세스 흐름의 개략적인 횡단면도를 도시한다. 도 1a는 기판(100), 기판(100) 상의 확산 필터 층(102), 및 확산 필터 층(102) 상의 붕소 도펀트 층(104)의 개략적인 횡단면도를 도시한다. 기판(100)이 임의의 크기일 수 있고, 예를 들어 200 mm 기판, 300 mm 기판, 또는 심지어 더 큰 기판일 수 있다. 일 실시예에 따라서, 기판(100)이 Si, 예를 들어 결정 Si, 다결정 Si, 또는 비정질 Si를 포함할 수 있다. 하나의 예에서, 기판(100)이 인장-변형된(tensile-strained) Si 층일 수 있다. 다른 실시예에 따라서, 기판(100)이 Ge 또는 SixGe1 -x 화합물을 포함할 수 있고, 여기에서 x 는 Si의 원자 분율(atomic fraction)이고, 1-x은 Ge의 원자 분율이며, 0 < x < 1 이다. 예시적인 SixGe1 -x 화합물이 Si0 . 1Ge0 .9, Si0.2Ge0.8, Si0 . 3Ge0 .7, Si0 . 4Ge0 .6, Si0 . 5Ge0 .5, Si0 . 6Ge0 .4, Si0 . 7Ge0 .3, Si0 . 8Ge0 .2, 및 Si0.9Ge0.1 를 포함한다. 하나의 예에서, 기판(100)이, 이완된(relaxed) Si0 . 5Ge0 .5 버퍼 층 상에 성막된 압축-변형된(compressive-strained) Ge 층 또는 인장-변형된 SixGe1-x(x>0.5)일 수 있다. 일부 실시예에 따라서, 기판(100)이 실리콘-온-인슐레이터(SOI)를 포함할 수 있다. 일부 실시예에서, 기판(100)이 화합물 반도체, 예를 들어 GaAs를 포함할 수 있다.
확산 필터 층(102) 및 붕소 도펀트 층(104)이 원자 층 증착(ALD)에 의해서 성막될 수 있을 것이다. 하나의 예에서, B2O3 도펀트 층(104)이, ALD에 의해서, a) ALD 프로세스를 실시하도록 구성된 프로세스 챔버 내에 기판을 제공하는 단계, b) 기상 붕소 아마이드(amide) 또는 유기보레인(organoborane) 전구체에 기판을 노출시키는 단계, c) 프로세스 챔버를 퍼지/배기(purging/evacuating)하는 단계, d) H2O, O2, 또는 O3, 그 조합을 포함하는 반응제 가스(reactant gas)로 기판을 노출시키는 단계, e) 프로세스 챔버를 퍼지/배기하는 단계, 그리고 f) B2O3 도펀트 층이 희망 두께를 가질 때까지 단계 b) 내지 e)를 임의의 횟수로 반복하는 단계에 의해서 성막될 수 있을 것이다. 다른 예에서, BNO 도펀트 층(104) 또는 BNO 확산 필터 층(102)이, 단계 d)에서 1) H2O, O2, 또는 O3, 및 NH3, 또는 2) NO, NO2, 또는 N2O, 그리고 선택적으로 H2O, O2, O3, 및 NH3 중 하나 이상을 포함하는 반응제 가스를 이용하는 ALD에 의해서 성막될 수 있을 것이다. 하나의 예에서, BN 확산 필터 층(102)이 단계 d)에서 NH3 를 포함하는 반응제 가스를 이용하는 ALD에 의해서 성막될 수 있을 것이다.
발명의 실시예에 따라서, 붕소 아미드가 형태 LnB(NR1R2)3 의 붕소 화합물을 포함할 수 있을 것이고, 여기에서 L은 중성 루이스 염기(neutral Lewis base)이고, n은 0 또는 1이며, R1 및 R2 각각이 알킬, 아릴, 플루오로알킬, 플루오로 아릴(fluoroaryl), 알콕시알킬, 및 아미노알킬로부터 선택될 수 있을 것이다. 붕소 아미드의 예가 B(NMe2)3, (Me3)B(NMe2)3, 및 B[N(CF3)2]3를 포함한다. 발명의 실시예에 따라서, 유기보레인이 형태 Ln BR1R2R3 의 붕소 화합물을 포함할 수 있을 것이고, 여기에서 L은 중성 루이스 염기이고, n은 0 또는 1이며, R1, R2 및 R3 각각이 알킬, 아릴, 플루오로알킬, 플루오로 아릴, 알콕시알킬, 및 아미노알킬로부터 선택될 수 있을 것이다. 붕소 아미드의 예가 BMe3, (Me3N)BMe3, B(CF3)3, 및 (Me3N)B(C6F3)를 포함한다.
일부 실시예에 따라서, 실리콘 질화물 층 또는 실리콘 산질화물 층을 포함하는 확산 필터 층(102)이, 당업자에게 잘 알려진 방법을 이용하여 기판(100) 상에 성막되거나 기판(100) 상에서 성장될 수 있을 것이다.
일부 예에서, 확산 필터 층(102) 및 붕소 도펀트 층(104)의 각각의 두께가 10 나노미터(nm) 또는 그 미만, 또는 4 nm 또는 그 미만, 예를 들어 1 nm 내지 4 nm, 2 nm 내지 4 nm, 또는 3 nm 내지 4 nm일 수 있다. 그러나, 다른 두께가 이용될 수 있을 것이다.
도 1a의 필름 구조체가, 붕소 도펀트 층(104)으로부터 확산 필터 층(102)을 통해서 그리고 기판(100) 내로 붕소를 확산시키기 위해서 열처리(어닐링)될 수 있을 것이다. 이러한 것이 도 1b에 개략적으로 도시되어 있고, 그러한 도 1b에서 붕소 확산이 화살표(108)에 의해서 표시되어 있다. 열처리는 확산 필터 층(102) 아래에서 기판(100) 내에 초박형 붕소 도펀트 영역(106)을 형성한다. 열처리하는 것이 기판(100)을 불활성 분위기(예를 들어, 아르곤(Ar) 또는 질소(N2)) 내에서 100 ℃ 내지 1000 ℃의 온도로 10초 내지 10분 동안 가열하는 것을 포함할 수 있다. 일부 열처리하는 예가 100 ℃ 내지 500 ℃, 200 ℃ 내지 500 ℃, 300 ℃ 내지 500 ℃, 및 400 ℃ 내지 500 ℃의 기판 온도를 포함한다. 다른 예는, 500 ℃ 내지 1000 ℃, 600 ℃ 내지 1000 ℃, 700 ℃ 내지 1000 ℃, 800 ℃ 내지 1000 ℃, 그리고 900 ℃ 내지 1000 ℃의 기판 온도를 포함한다. 또 다른 예는 800 ℃ 초과의 기판 온도, 900 ℃의, 또는 900 ℃ 초과의 기판 온도를 포함한다. 일부 예에서, 열처리하는 것이 급속 열적 어닐링(rapid thermal annealing)(RTA), 스파이크(spike) 어닐링, 또는 레이저 스파이크 어닐링을 포함할 수 있을 것이다.
일부 예에서, 초박형 붕소 도펀트 영역(106)의 두께가 1 nm 내지 10 nm 또는 2 nm 내지 5 nm일 수 있다. 그러나, 당업자는, 기판(100) 내의 초박형 붕소 도펀트 영역(106)의 하부 경계가 급격하지(abrupt) 않을 것이고 오히려 도펀트 농도의 점진적인 감소를 특징으로 한다는 것을 용이하게 이해할 것이다.
열처리하는 것 그리고 초박형 붕소 도펀트 영역(106)을 형성하는 것에 이어서, 붕소 도펀트 층(104) 및 확산 필터 층(102)이 건식 식각 프로세스 또는 습식 식각 프로세스를 이용하여 제거될 수 있을 것이다. 결과적인 구조체가 도 1c에 도시되어 있다. 일 실시예에 따라서, 붕소 도펀트 영역(106) 내의 붕소 도펀트를 활성화시키기 위해서, 도 1c에 도시된 구조체가 더 높은 온도에서 2번째로 열처리될 수 있을 것이다.
다른 실시예에 따라서, 도 2에 도시된 바와 같이, 캡 층(105)이, 열처리에 앞서서, 붕소 도펀트 층(104) 상에 성막될 수 있을 것이다. 캡 층(105)의 성막에 이어서, 도 2의 필름 구조체가, 기판(100) 내에서 초박형 붕소 도펀트 영역(106)을 형성하기 위해서, 도 1b 및 도 1c를 참조하여 설명된 바와 같이 열처리될 수 있을 것이다. 하나의 예에서, 캡 층(105)이 BN을 포함하거나 BN으로 이루어질 수 있다. 다른 예에서, 캡 층(105)이 산화물 층, 질화물 층, 또는 산질화물 층일 수 있을 것이고, Si 및/또는 하나 이상의 고-k 유전체 재료를 포함할 수 있다. 캡 층(105)이, 예를 들어, 화학기상증착(CVD), 또는 ALD에 의해서 성막될 수 있을 것이다. 일부 예에서, 캡 층(105)의 두께가 1 nm 내지 100 nm, 2 nm 내지 50 nm, 또는 2 nm 내지 20 nm일 수 있다.
도 3a 내지 도 3c는 발명의 또 다른 실시예에 따라서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 프로세스 흐름의 개략적인 횡단면도를 도시한다. 프로세스 흐름이 도 1a 내지 도 1c의 프로세스 흐름과 유사하나, 도 3a에 도시된 바와 같이, 패터닝된 확산 필터 층(112)을 기판(100) 상에, 그리고 패터닝된 붕소 도펀트 층(114)을 패터닝된 확산 필터 층(112) 상에 형성하는 것을 더 포함한다. 예를 들어, 통상적인 포토리소그래픽 패터닝 및 식각 방법을 이용하여 패터닝된 확산 필터 층(112) 및 패터닝된 붕소 도펀트 층(114)을 형성할 수 있을 것이다.
도 3a의 필름 구조체가, 패터닝된 붕소 도펀트 층(114)으로부터 패터닝된 확산 필터 층(112)을 통해서 그리고 기판(100) 내로 붕소를 확산시키기 위해서 열처리(어닐링)될 수 있을 것이다. 이러한 것이 도 3b에 개략적으로 도시되어 있고, 그러한 도 3b에서 붕소 확산이 화살표(118)에 의해서 표시되어 있다. 열처리는 패터닝된 확산 필터 층(112) 아래에서 기판(100) 내에 초박형 붕소 도펀트 영역(116)을 형성한다.
열처리하는 것 그리고 초박형 붕소 도펀트 영역(116)을 형성하는 것에 이어서, 패터닝된 붕소 도펀트 층(114) 및 패터닝된 확산 필터 층(112)이 건식 식각 프로세스 또는 습식 식각 프로세스를 이용하여 제거될 수 있을 것이다. 결과적인 구조체가 도 3c에 도시되어 있다.
다른 실시예에 따라서, 도 4에 도시된 바와 같이, 패터닝된 캡 층(115)이, 열처리에 앞서서, 패터닝된 붕소 도펀트 층(114) 상에 형성될 수 있을 것이다. 패터닝된 캡 층(115)의 형성에 이어서, 도 4의 필름 구조체가, 기판(100) 내에서 초박형 붕소 도펀트 영역(116)을 형성하기 위해서, 도 1b 및 도 1c를 참조하여 설명된 바와 같이 열처리될 수 있을 것이다.
다른 실시예에 따라서, 도 4의 패터닝된 캡 층(115)이, 패터닝된 붕소 도펀트 층(114) 상에 그리고 패터닝된 확산 필터 층(112)에 인접한 기판(100) 상에 성막되는 브랭크형(blanked)(패터닝되지 않은) 캡 층에 의해서 대체될 수 있을 것이다.
다른 실시예에 따라서, 도 3a의 패터닝된 확산 필터 층(112)이 브랭크형 확산 필터 층에 의해서 대체될 수 있을 것이다.
발명의 일 실시예에 따라서, 확산 필터 층, 붕소 도펀트 층, 및 캡 층 중 둘 이상이 단일 프로세스 챔버 내에서 성막될 수 있을 것이다. 이는, 이러한 층이 주위 수분 및 공기 중의 다른 산화 가스로 노출되는 것을 방지한다. 하나의 예에서, 이러한 층의 ALD가 프로세스 챔버 내에서의 순차적인 프로세싱 중에 달성될 수 있을 것이고, 여기에서 붕소 질화물 층이 붕소 아미드 또는 유기붕소 전구체 및 제1 반응제 가스(예를 들어, NH3)의 교번적인 가스 노출을 이용하여 성막되고, 그 후에 붕소 산화물 층이 붕소 아미드 또는 유기붕소 전구체 및 제2 반응제 가스(예를 들어, H2O, O2, or O3, 또는 그 둘 이상의 조합)의 교번적인 가스 노출을 이용하여 성막되고, 그 후에 붕소 질화물 캡 층이 붕소 아미드 또는 유기붕소 전구체 및 제3 반응제 가스(예를 들어, 붕소 질화물 층을 위한 NH3)의 교번적인 가스 노출을 이용하여 성막된다. 하나의 예에서, 붕소 산화물 층이, 붕소 아미드 또는 유기붕소 전구체 및 제4 반응제 가스(예를 들어, a) H2O, O2, 또는 O3, 및 NH3, 또는 b) NO, NO2, 또는 N2O, 그리고 선택적으로 H2O, O2, O3, 및 NH3 중 하나 이상)의 교번적인 가스 노출을 이용하여 성막되는 붕소 산질화물 층에 의해서 대체될 수 있을 것이다. 일 실시예에 따라서, 확산 필터 층 및 붕소 도펀트 층이 동일한 프로세스 챔버 내에서 성막될 수 있을 것이고, 여기에서 기판은, 확산 필터 층 및 붕소 도펀트 층의 성막 중에, 동일한 기판 온도로 유지된다.
도 5는 Al2O3/B2O3/Si 층을 포함하는 성막된 그대로의 그리고 열처리된(어닐링된) 필름 구조체에 대한 붕소 도펀트 깊이 프로파일을 도시한다. 깊이 프로파일 플롯(plot)이 후면(backside) SIMS을 이용하여 얻어졌고 Si 및 Al에 대한 깊이 프로파일을 추가적으로 보여준다. B2O3 및 Al2O3 층이 동일한 프로세스 챔버 내에서 ALD에 의해서 성막되었고, 여기에서 B2O3 층이 60번의 ALD 사이클을 이용하여 성막되었다. 필름 구조체가 N2 분위기 내에서 30초 동안 1000 ℃에서 열처리(어닐링)되었다.
도 6은 SiN/BN/Si 층을 포함하는 성막된 그대로의 그리고 열처리된(어닐링된) 필름 구조체에 대한 붕소 도펀트 깊이 프로파일을 도시한다. 깊이 프로파일 플롯(plot)이 후면 SIMS을 이용하여 얻어졌고 Si 및 SiN에 대한 깊이 프로파일을 추가적으로 보여준다. BN 및 SiN 층이 ALD에 의해서 성막되었고, 여기에서 BN 층이 40번의 ALD 사이클을 이용하여 성막되었다. 필름 구조체가 N2 분위기 내에서 30초 동안 1000 ℃에서 열처리(어닐링)되었다.
도 5 및 도 6의 SIMS 깊이 프로파일은, 붕소가 1000 ℃에서의 열처리 중에 B2O3 층으로부터 Si 기판 내로 매우 용이하게 확산한다는 것, 그러나, 비교하자면, BN은 Si와의 접촉에서 매우 불활성적이고 안정적인 재료라는 것을 나타낸다. 이는, 적어도 부분적으로, BN 이 B2O3 보다 내화적(refractory)이라는 것, 그리고 BN에 대한 융점이 2966 ℃ 이나 B2O3 에 대해서는 단지 450 ℃ 라는 것을 설명할 수 있다. 발명의 실시예는 이러한 성질을 이용하여, BN을 확산 필터 층으로서 이용하며, 그에 따라 붕소 도펀트 층으로부터 확산 필터 층을 통한 Si 기판 내로의 붕소의 확산을 방해하고 제어한다. 그에 따라, 확산 필터 층의 두께를 재단(tailoring)하는 것에 의해서, 붕소 확산이 제어될 수 있을 것이다.
도 7은 Si 기판 상의 열처리된 B2O3 및 BN 층에 대한 정규화된 Rs 결과를 도시한다. 필름 구조체가, N2 분위기 내에서 30초 동안 1000 ℃에서 열처리된 캡 층/B2O3/Si 및 캡 층/BN/Si을 포함하였다. 정규화된 시트 저항(sheet resistance)(Rs) 결과는, 1000 ℃에서의 열처리 중에 붕소가 B2O3 층으로부터 Si 기판 내로 매우 용이하게 확산한다는 것을 보여준다. 대조적으로, BN은 Si 와의 접촉에서 매우 불활성적이고 안정적인 재료이다.
도 8은 Si 기판 상의 열처리된 B2O3 층에 대한 Rs 결과를 도시한다. B2O3 층이 30, 40, 및 60번의 ALD 사이클을 이용하여 성막되었고, 그 후에 900 ℃ 또는 1000 ℃에서 30초 동안 N2 분위기에서 열처리되었다. B2O3 층 성막 및 열처리가, 공기에 대한 노출 없이, 클러스터형 웨이퍼 프로세싱 툴 내에서 실시되었다. Rs 결과는, Si 기판 내로의 붕소 확산이 열처리 온도의 증가 및 B2O3 층 두께의 증가에 따라 증가된다는 것을 보여준다.
도 9 내지 도 11은 B2O3/Si 층을 포함하는 열처리된(어닐링된) 샘플에 대한 붕소 도펀트 깊이 프로파일을 Si 기판에 대한 깊이 프로파일에 대해서 비교한다. B2O3 층이 60번의 ALD 사이클을 이용하여 성막되었고, 이어서 900 ℃(도 10) 및 1000 ℃(도 11)에서 열처리 되었으며, 깊이 프로파일이 Si 기판(도 9)에 대해서 비교되었다. SIMS 결과는, 열처리 온도가 증가됨에 따라 붕소가 Si 기판 내로 더 깊이 확산한다는 것을 보여준다. B2O3/Si 계면 근처의 붕소 농도가 약 1E+20 원자/cm3 이고, 이는 도 12에 도시된 붕소 고용도(Vick 및 Whittle, J. Electrochem. Soc. 116, 1142 (1969)로부터 적응됨)와 유사하다.
붕소 도펀트 층으로부터 확산 필터 층을 통한 기판 층 내로의 붕소의 고체 상 확산에 의해서 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위한 복수의 실시예가 여러 실시예에서 개시되었다. 발명의 실시예에 관한 전술한 설명은 예시 및 설명의 목적을 위해서 제공된 것이다. 이는, 포괄적인 것으로 의도되거나 발명을 개시된 정확한 형태로 제한하도록 의도된 것이 아니다. 이러한 설명 및 이하의 청구범위는 단지 설명의 목적을 위해서 이용되고 제한적인 것으로서 간주되지 않는다. 당업자는, 전술한 교시 내용에 비추어 많은 수정 및 변경이 가능하다는 것을 이해할 수 있을 것이다. 당업자는 도면에 도시된 여러 가지 구성요소에 대한 다양한 균등한 조합 및 치환물을 인지할 수 있을 것이다. 그에 따라, 발명의 범위가 이러한 구체적인 설명에 의해서 제한되지 않을 것이고, 첨부된 청구범위에 의해서 제한될 것이다.

Claims (20)

  1. 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법에 있어서,
    붕소 질화물 층, 붕소 산질화물 층, 규소 질화물 층, 또는 규소 산질화물 층을 포함하는 확산 필터 층을 기판 상에 성막하는 단계;
    붕소 산화물, 붕소 산질화물, 또는 이들의 조합을 포함하는 붕소 도펀트 층을 상기 확산 필터 층 상에 성막하는 단계로서, 상기 확산 필터 층 및 상기 붕소 도펀트 층이 동일한 재료를 포함하지 않는다는 것을 조건으로 하는 것인, 상기 붕소 도펀트 층을 상기 확산 필터 층 상에 성막하는 단계; 및
    상기 붕소 도펀트 층으로부터 상기 확산 필터 층을 통하여 상기 기판 내로의 붕소의 제어된 확산에 의해서, 상기 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위해서 상기 기판을 열처리하는 단계
    를 포함하는, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 열처리 단계에 앞서서, 캡 층을 상기 붕소 도펀트 층 상에 성막하는 단계를 더 포함하는, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 캡 층은 붕소 질화물 층을 포함하는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 열처리 단계 이후에, 상기 확산 필터 층 및 상기 붕소 도펀트 층을 상기 기판으로부터 제거하는 단계를 더 포함하는, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 열처리 단계는 불활성 분위기 내에서 실시되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  6. 제1항에 있어서,
    상기 열처리 단계는 800 ℃ 초과의 기판 온도에서 실시되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  7. 제1항에 있어서,
    상기 열처리 단계는 900 ℃ 이상의 기판 온도에서 실시되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  8. 제1항에 있어서,
    상기 기판은 상승된 피쳐 또는 함몰된 피쳐를 포함하고, 상기 확산 필터 층 및 상기 붕소 도펀트 층은 상기 상승된 피쳐 상에 또는 상기 함몰된 피쳐 내에 등각으로(conformally) 성막되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  9. 제1항에 있어서,
    상기 확산 필터 층, 상기 붕소 도펀트 층, 또는 상기 확산 필터 층 및 상기 붕소 도펀트 층 모두는 원자층 증착(ALD)에 의해서 성막되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  10. 제9항에 있어서,
    상기 확산 필터 층 및 상기 붕소 도펀트 층은 붕소 아미드 전구체 및 반응제 가스의 교번적인 가스 노출을 이용하여 성막되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  11. 제10항에 있어서,
    상기 붕소 도펀트 층은 붕소 산화물을 포함하고, 상기 반응제 가스는 H2O, O2, 또는 O3, 또는 그 중 둘 이상의 조합을 포함하는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  12. 제10항에 있어서,
    상기 붕소 도펀트 층은 붕소 산질화물을 포함하고,
    상기 반응제 가스는,
    a) H2O, O2, 또는 O3, 및 NH3, 또는
    b) NO, NO2, 또는 N2O, 그리고
    선택적으로 H2O, O2, O3, 및 NH3 중 하나 이상
    을 포함하는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  13. 제9항에 있어서,
    상기 확산 필터 층 및 상기 붕소 도펀트 층은 유기붕소 전구체 및 반응제 가스의 교번적인 가스 노출을 이용하여 성막되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  14. 제13항에 있어서,
    상기 붕소 도펀트 층은 붕소 산화물을 포함하고, 상기 반응제 가스는 H2O, O2, 또는 O3, 또는 그 중 둘 이상의 조합을 포함하는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  15. 삭제
  16. 제9항에 있어서,
    상기 확산 필터 층은, 붕소 아미드 전구체, 및 NH3를 포함하는 반응제 가스의 교번적인 가스 노출을 이용하여 성막되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  17. 제9항에 있어서,
    상기 확산 필터 층은 유기붕소 전구체, 및 NH3를 포함하는 반응제 가스의 교번적인 가스 노출을 이용하여 성막되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  18. 제1항에 있어서,
    상기 확산 필터 층 및 상기 붕소 도펀트 층은 동일한 프로세스 챔버 내에서 성막되고, 상기 기판은, 상기 확산 필터 층 및 상기 붕소 도펀트 층의 성막 중에, 동일한 기판 온도로 유지되는 것인, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  19. 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법에 있어서,
    기판 상에 확산 필터 층을 성막하는 단계로서, 상기 확산 필터 층은 붕소 질화물 층을 포함하는 것인, 상기 기판 상에 확산 필터 층을 성막하는 단계;
    상기 확산 필터 층 상에, 붕소 산화물을 포함하는 붕소 도펀트 층을 성막하는 단계;
    상기 붕소 도펀트 층 상에 캡 층을 성막하는 단계;
    상기 붕소 도펀트 층으로부터 상기 확산 필터 층을 통하여 상기 기판 내로의 붕소의 제어된 확산에 의해서, 상기 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위해서 상기 기판을 불활성 분위기 내에서 열처리하는 단계; 및
    상기 확산 필터 층 및 상기 붕소 도펀트 층을 상기 기판으로부터 제거하는 단계
    를 포함하는, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
  20. 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법에 있어서,
    기판 상에 확산 필터 층을 성막하는 단계로서, 상기 확산 필터 층은 붕소 질화물 층을 포함하는 것인, 상기 기판 상에 확산 필터 층을 성막하는 단계;
    상기 확산 필터 층 상에, 붕소 산질화물을 포함하는 붕소 도펀트 층을 성막하는 단계;
    상기 붕소 도펀트 층 상에 캡 층을 성막하는 단계;
    상기 붕소 도펀트 층으로부터 상기 확산 필터 층을 통하여 상기 기판 내로의 붕소의 제어된 확산에 의해서, 상기 기판 내에 초박형 붕소 도펀트 영역을 형성하기 위해서 상기 기판을 불활성 분위기 내에서 열처리하는 단계; 및
    상기 확산 필터 층 및 상기 붕소 도펀트 층을 상기 기판으로부터 제거하는 단계
    를 포함하는, 초박형 붕소 도핑 영역을 반도체 디바이스 내에 형성하기 위한 방법.
KR1020160025721A 2015-03-03 2016-03-03 초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법 KR101852673B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562127690P 2015-03-03 2015-03-03
US62/127,690 2015-03-03

Publications (2)

Publication Number Publication Date
KR20160107123A KR20160107123A (ko) 2016-09-13
KR101852673B1 true KR101852673B1 (ko) 2018-04-30

Family

ID=56849934

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160025721A KR101852673B1 (ko) 2015-03-03 2016-03-03 초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법

Country Status (3)

Country Link
US (1) US9899224B2 (ko)
KR (1) KR101852673B1 (ko)
TW (1) TWI631603B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978645B2 (en) * 2015-07-31 2018-05-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US10141189B2 (en) * 2016-12-29 2018-11-27 Asm Ip Holding B.V. Methods for forming semiconductors by diffusion
KR102549176B1 (ko) * 2017-11-06 2023-07-03 한국전자통신연구원 질화물 반도체 소자의 제조 방법
US10636873B2 (en) * 2017-11-22 2020-04-28 Vanguard International Semiconductor Corporation Method of fabricating semiconductor device
US11328928B2 (en) * 2018-06-18 2022-05-10 Applied Materials, Inc. Conformal high concentration boron doping of semiconductors
US11443948B2 (en) * 2018-08-11 2022-09-13 Applied Materials, Inc. Doping techniques
US11031241B2 (en) * 2018-12-20 2021-06-08 Applied Materials, Inc. Method of growing doped group IV materials
CN113841224A (zh) * 2019-03-22 2021-12-24 朗姆研究公司 提供掺杂硅的方法
US11990334B2 (en) 2019-07-19 2024-05-21 Tokyo Electron Limited Method for tuning stress transitions of films on a substrate
FI130211B (fi) * 2020-10-29 2023-04-24 Beneq Oy Puolijohdeseostusmenetelmä ja välivaiheen puolijohdetuote
CN112599410B (zh) * 2020-12-16 2022-12-13 上海玻纳电子科技有限公司 提高n型单晶硅片硼扩散的方法
US11894232B2 (en) * 2022-03-22 2024-02-06 Applied Materials, Inc. Methods for forming charge layers using gas and liquid phase coatings

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050059259A1 (en) 2003-09-16 2005-03-17 Tokyo Electron Limited Interfacial oxidation process for high-k gate dielectric process integration
US20120187539A1 (en) 2011-01-25 2012-07-26 International Business Machines Corporation Device and method for boron diffusion in semiconductors
US20120252197A1 (en) 2011-03-31 2012-10-04 Tokyo Electron Limited Method for forming ultra-shallow boron doping regions by solid phase diffusion

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279976A (en) 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5281552A (en) 1993-02-23 1994-01-25 At&T Bell Laboratories MOS fabrication process, including deposition of a boron-doped diffusion source layer
US5478776A (en) 1993-12-27 1995-12-26 At&T Corp. Process for fabricating integrated circuit containing shallow junction using dopant source containing organic polymer or ammonium silicate
US6228750B1 (en) 1994-12-30 2001-05-08 Lucent Technologies Method of doping a semiconductor surface
DE19526184A1 (de) 1995-07-18 1997-04-03 Siemens Ag Verfahren zur Herstellung eines MOS-Transistors
US5792703A (en) * 1996-03-20 1998-08-11 International Business Machines Corporation Self-aligned contact wiring process for SI devices
US5994209A (en) 1996-11-13 1999-11-30 Applied Materials, Inc. Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films
US6372588B2 (en) 1997-04-21 2002-04-16 Advanced Micro Devices, Inc. Method of making an IGFET using solid phase diffusion to dope the gate, source and drain
US6150243A (en) 1998-11-05 2000-11-21 Advanced Micro Devices, Inc. Shallow junction formation by out-diffusion from a doped dielectric layer through a salicide layer
US6238986B1 (en) 1998-11-06 2001-05-29 Advanced Micro Devices, Inc. Formation of junctions by diffusion from a doped film at silicidation
JP2001053017A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体装置の製造方法
US6586318B1 (en) 1999-12-28 2003-07-01 Xerox Corporation Thin phosphorus nitride film as an N-type doping source used in laser doping technology
US6686630B2 (en) 2001-02-07 2004-02-03 International Business Machines Corporation Damascene double-gate MOSFET structure and its fabrication method
US6812523B1 (en) 2001-09-21 2004-11-02 Wei-Kan Chu Semiconductor wafer with ultra thin doping level formed by defect engineering
US6849528B2 (en) 2001-12-12 2005-02-01 Texas Instruments Incorporated Fabrication of ultra shallow junctions from a solid source with fluorine implantation
US6677646B2 (en) 2002-04-05 2004-01-13 International Business Machines Corporation Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS
CN100359652C (zh) 2002-06-26 2008-01-02 山米奎普公司 一种制造一半导体器件的方法
US6858532B2 (en) 2002-12-10 2005-02-22 International Business Machines Corporation Low defect pre-emitter and pre-base oxide etch for bipolar transistors and related tooling
US6790733B1 (en) 2003-03-28 2004-09-14 International Business Machines Corporation Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer
US6905941B2 (en) 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices
US6911383B2 (en) 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
KR100589062B1 (ko) 2004-06-10 2006-06-12 삼성전자주식회사 원자층 적층 방식의 박막 형성방법 및 이를 이용한 반도체소자의 커패시터 형성방법
US7091069B2 (en) 2004-06-30 2006-08-15 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs
US7316970B2 (en) 2004-07-14 2008-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming high selectivity protection layer on semiconductor device
JP4860219B2 (ja) 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
US7727845B2 (en) 2005-10-24 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra shallow junction formation by solid phase diffusion
KR100704380B1 (ko) 2005-12-06 2007-04-09 한국전자통신연구원 반도체 소자 제조 방법
US7368393B2 (en) 2006-04-20 2008-05-06 International Business Machines Corporation Chemical oxide removal of plasma damaged SiCOH low k dielectrics
CN100590805C (zh) 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
CN100590803C (zh) 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
US20090203197A1 (en) 2008-02-08 2009-08-13 Hiroji Hanawa Novel method for conformal plasma immersed ion implantation assisted by atomic layer deposition
US7968440B2 (en) 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
US9299866B2 (en) 2010-12-30 2016-03-29 Zena Technologies, Inc. Nanowire array based solar energy harvesting device
WO2010033744A2 (en) 2008-09-19 2010-03-25 Applied Materials, Inc. Methods of making an emitter having a desired dopant profile
KR101057188B1 (ko) 2008-11-11 2011-08-16 주식회사 하이닉스반도체 Ｐｍｏｓ 트랜지스터의 제조방법 및 이를 이용한 반도체 소자의 듀얼 게이트 형성방법
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8114761B2 (en) 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8288292B2 (en) 2010-03-30 2012-10-16 Novellus Systems, Inc. Depositing conformal boron nitride film by CVD without plasma
US8610201B1 (en) 2012-08-16 2013-12-17 Kabushiki Kaisha Toshiba FinFET comprising a punch-through stopper

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050059259A1 (en) 2003-09-16 2005-03-17 Tokyo Electron Limited Interfacial oxidation process for high-k gate dielectric process integration
US20120187539A1 (en) 2011-01-25 2012-07-26 International Business Machines Corporation Device and method for boron diffusion in semiconductors
US20120252197A1 (en) 2011-03-31 2012-10-04 Tokyo Electron Limited Method for forming ultra-shallow boron doping regions by solid phase diffusion

Also Published As

Publication number Publication date
TW201639008A (zh) 2016-11-01
US9899224B2 (en) 2018-02-20
US20160260611A1 (en) 2016-09-08
KR20160107123A (ko) 2016-09-13
TWI631603B (zh) 2018-08-01

Similar Documents

Publication Publication Date Title
KR101852673B1 (ko) 초박형 도핑 영역을 형성하기 위해서 붕소 도펀트의 고체 상 확산을 제어하는 방법
US8569158B2 (en) Method for forming ultra-shallow doping regions by solid phase diffusion
US9012316B2 (en) Method for forming ultra-shallow boron doping regions by solid phase diffusion
US8785286B2 (en) Techniques for FinFET doping
KR101932897B1 (ko) 고상 확산에 의해 극히 얕은 도핑 영역을 형성하기 위한 방법
JP5028093B2 (ja) 半導体製造用のゲート電極ドーパント活性化方法
US10176990B2 (en) SiGe FinFET with improved junction doping control
JP2019504493A (ja) 基板の中へのドーパントの拡散の損傷のない増強
US20080023732A1 (en) Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions
KR102608805B1 (ko) 컨포멀 도펀트 증착을 사용한 3d si 구조들의 컨포멀 도핑
Bhatt et al. Enhanced Ge n+/p junction performance using cryogenic phosphorus implantation
Biswas et al. Impact of punch-through stop implants on channel doping and junction leakage for Ge ${p} $-FinFET applications
US20230058186A1 (en) Ultra-shallow dopant and ohmic contact regions by solid state diffusion
US11373871B2 (en) Methods and apparatus for integrated selective monolayer doping

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant