KR20180086238A - 내부 응력 제어막의 형성 방법 - Google Patents

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Abstract

내부 응력 제어막의 형성 방법은, 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하고, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고, 또한 상기 피처리체에 바이어스를 인가했을 때의 피처리체의 스트레스가 바이어스를 인가하지 않는 경우의 스트레스에 비해 인장(Tensile)측에 큰 스트레스이며, 높은 밀도를 가지는 내부 응력 제어막을 형성한다.

Description

내부 응력 제어막의 형성 방법
본 발명은, 높은 막 밀도를 유지하면서, 압축측에서 인장측까지의 소망하는 막 스트레스를 가지는 박막을 개별 제작(individually create)하는 것이 가능한, 내부 응력 제어막의 형성 방법에 관한 것이다.
본원은, 2016년 5월 16일에 일본에 출원된 특원 2016-98158호에 근거해 우선권을 주장하고, 그 내용을 여기에 원용(援用)한다.
복수의 박막을 적층해 각종 디바이스를 제작하는 공정에서는, 박막의 재질, 박막의 두께, 박막을 성막할 때의 압력이나 온도 등의 제작 조건, 혹은, 박막과 박막의 베이스를 구성하는 피처리체와의 상대적 조건에 의존하여, 박막에는 내부 응력(Internal stress)이 발생한다. 이러한 내부 응력(이하, 막 스트레스라고도 부른다)으로는, 원자가 기준 상태 보다 압축되어 있어 원자간 거리가 늘어나려고 하는 압축 응력(Compressive Stress)과, 원자가 기준 상태 보다 끌어 당겨져 있어 원자간 거리가 줄어들려고 하는 인장 응력(Tensile Stress)이 있다.
종래, 압축 응력이 생기는 박막에서, 막 스트레스를 저감하는 방법이 제안되어 있다(특허문헌 1, 특허문헌 2). 그렇지만, 박막을 성막할 때의 제작 조건을 변경하는 것 만으로, 이 2 종류(압축 응력 및 인장 응력)의 내부 응력을 가지는 박막을 개별 제작하는 기술은 실현되어 있지 않았다.
[특허문헌 1] 국제 공개 제2013/190765호 팜플렛 [특허문헌 2] 일본 특개 2015-151575호 공보
구체적인 사례로 설명하면, 반도체 장치의 제조 공정에서는, 소정의 배선 패턴을 얻기 위해 피처리체인 층간 절연막을 드라이 에칭할 때에, 에칭되는 층간 절연막의 범위를 제한하는 하드 마스크가 이용된다. 하드 마스크로서 예를 들면, 질화티탄(TiN)막이 매우 적합하게 이용되지만, 에칭에 대한 내성이 필요하므로, 높은 밀도를 갖추는 것이 요구된다. 또한, 질화티탄막의 내부 응력이 높은 경우는, 배선 패턴이 변형을 일으키는 우려도 있기 때문에, 내부 응력은 낮은(절대치가 작은) 것이 바람직하다고 여겨지고 있었다.
근년, 디바이스 구조의 다양화에 따라, 하드 마스크를 제작하기 이전에 형성되어 있는 베이스 막이, 압축 응력이나 인장 응력과 같은 다양한 방향에 생기는 내부 응력을 가지고 있는 경우가 있다. 이러한 경우는, 하드 마스크를 포함한 막 전체(베이스 막과 하드 마스크의 적층체)에 작용하는 스트레스를 저감할 필요가 있다. 예를 들면, 하드 마스크를 형성하기 이전에 형성되는 베이스 막이 높은 압축 응력을 가지고 있는 경우 등은, 인장 측에 높은 응력(인장 응력)을 가지는 질화티탄막으로 구성되는 하드 마스크를 형성하고, 막 전체적으로 스트레스의 밸런스를 잡는 것이 중요하다. 그래서, 질화티탄막 자체의 스트레스에 관해, 하드 마스크를 형성하기 이전에 생긴 스트레스를 상쇄하기 위해, 높은 압축 응력으로부터 높은 인장 응력까지(수치로 하면 -2 GPa에서 +2 GPa 정도), 스트레스를 제어하는 기술의 개발이 기대되고 있었다.
그렇지만, 통상, 고밀도의 질화티탄을 성막한 경우, 질화티탄막은 높은 압축측의 스트레스(압축 응력)를 가지고 있다. 이 경우, 단순한 방법으로, 인장측의 스트레스(인장 응력)를 가지도록 질화티탄막을 형성하면, 도 10에 도시한 것처럼 막 밀도가 저하하는 것이 공지되어 있다. 질화티탄막의 밀도를 높은 상태로 유지한 채 압축측의 스트레스를 작게 하거나, 또는 인장측의 스트레스를 압축측의 스트레스로 변화시킨다. 게다가 압축측의 스트레스를 높은 인장측의 스트레스로 하기 위해서는, 예를 들면, 성막 후의 막에 열을 가하는 방법, 또는, 질화티탄막의 형성 시에 질화티탄 입자의 입사 에너지를 억제하기 위한 복잡한 시스템을 이용하는 방법 등, 양산에는 적합하지 않은 수법을 채용할 필요가 있었다.
본 발명자들은, 질화티탄막의 구조를 해석해, 발생하는 막 스트레스에 대해 검토하였다.
도 12a~도 12d는, 질화티탄막의 구조와 막 스트레스와의 관계를 나타내는 도면이다. 도 12a는 막의 단면을 나타내는 모식도이며, 기판(피처리체)에 대해 막(질화티탄막)이 수축하도록 작용하는 인장 응력(Tensile Stress)이 발생하고 있는 상태를 나타내고 있다. 도 12b는 도 12a의 확대도이며, 질화티탄막이 주상(柱狀) 구조를 가지고, 인접하는 주상 구조의 사이에 간극(間隙)이 존재하고 있는 모습을 나타내고 있다. 도 12c는 질화티탄막의 단면을 나타내는 STEM 사진이며, 이 사진으로부터 도 12d에 도시한 상태가 확인되었다.
그래서, 본 발명자들은, 도 12d에 도시한 것처럼, 인접하는 주상 구조를 밀착시켜, 간극을 저감하는 것이 가능하면, 높은 막 밀도를 유지하면서, 압축측에서 인장측까지 소망하는 막 스트레스를 가지는 박막을 개별 제작하는 것이 가능하지 않을까 고찰하여, 본 발명을 개발하기에 이르렀다.
본 발명은, 이러한 종래의 실정을 감안하여 고안된 것이며, 박막을 성막할 때의 제작 조건을 선택하는 것 만으로, 인장 측에 큰 스트레스와, 높은 밀도를 가지는 것이 가능한, 내부 응력 제어막의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태와 관련되는 내부 응력 제어막의 형성 방법은, 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고, 또한 상기 피처리체에 바이어스(Bias)를 인가했을 때의 피처리체의 스트레스(Stress)가 바이어스를 인가하지 않는 경우의 스트레스에 비해 인장(Tensile)측에 큰 스트레스와, 높은 밀도를 가진다.
본 발명의 제1 양태와 관련되는 내부 응력 제어막의 형성 방법에서, 상기 바이어스를 인가하기 전의 스트레스가 인장 응력(Tensile Stress)을 가진다.
본 발명의 제2 양태와 관련되는 내부 응력 제어막의 형성 방법은, 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서, 상기 피처리체에 인가하는 바이어스 BS가 0보다 크고, 상기 바이어스 BS의 전력 밀도가 타겟으로 인가하는 바이어스 BT의 전력 밀도의 1/150 이하의 범위이며, 또한 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택된다.
본 발명의 제3 양태와 관련되는 내부 응력 제어막의 형성 방법은, 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고, 상기 내부 응력 제어막이 질화티탄으로 구성되고, 티탄으로 구성되는 타겟과, 상기 프로세스 가스로서 질소를 포함하는 가스를 이용하고, 상기 프로세스 가스의 압력 P를 횡축, 상기 피처리체에 인가하는 바이어스 BS를 상기 타겟으로 인가하는 바이어스 BT로 나눈 수치인 비율 R1(=BS/BT)을 종축으로 한 그래프 G1에서, 3개의 플롯, a1(10.0, 0.0016), a2(17.0, 0.00059), 및 a3(25.0, 0.0001)을 통과하는 곡선 α 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택한다.
본 발명의 제3 양태와 관련되는 내부 응력 제어막의 형성 방법에서, 상기 그래프 G1에서, 3개의 플롯, b1(10.0, 0.00241), b2(17.0, 0.0012), 및 b3(25.0, 0.0004)을 통과하는 곡선 β 보다, 우상의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택한다.
본 발명의 제4 양태와 관련되는 내부 응력 제어막의 형성 방법은, 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고, 상기 내부 응력 제어막이 질화티탄으로 구성되고, 티탄으로 구성되는 타겟과, 상기 프로세스 가스로서 질소를 포함하는 가스를 이용하고, 상기 프로세스 가스의 압력 P를 횡축, 상기 내부 응력 제어막의 성막 속도 10 nm/min에 대한 상기 피처리체에 인가하는 바이어스 BS의 수치인 비율 R2를 종축으로 한 그래프 G2에서, 3개의 플롯, c1(10.0, 0.0032), c2(17.0, 0.0018), 및 c3(25.0, 0.0008)을 통과하는 곡선 γ 보다, 우상의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택한다.
본 발명의 제4 양태와 관련되는 내부 응력 제어막의 형성 방법에서, 상기 그래프 G2에서, 3개의 플롯, d1(10.0, 0.008), d2(17.0, 0.0034), 및 d3(25.0, 0.002)을 통과하는 곡선 δ 보다, 우상의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택한다.
본 발명의 제1 양태~ 제4 양태와 관련되는 내부 응력 제어막의 형성 방법에서, 상기 프로세스 가스를 구성하는 질소를 포함하는 가스가, 아르곤 가스와 질소 가스로 구성되고, 상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비가 50(%) 이상이다.
본 발명의 제1 양태~ 제4 양태와 관련되는 내부 응력 제어막의 형성 방법에서, 상기 프로세스 가스를 구성하는 질소를 포함하는 가스가, 아르곤 가스와 질소 가스로 구성되고, 상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비가 70(%) 이상이다.
본 발명의 상기 양태와 관련되는 내부 응력 제어막의 형성 방법에서는, 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성할 때에, 상기 피처리체에 미약한 바이어스 BS를 인가한다. 바이어스 BS를 인가한 상태의 피처리체에 대해, 상기 내부 응력 제어막을 성막한다. 그 때에, 프로세스 가스의 압력(박막을 성막할 때의 압력, 방전 압력)을 임계치 5(Pa) 이상으로 하여, 미약한 바이어스를 인가 함으로써, 강한 인장 응력(Tensile Stress) 막을 얻을 수 있다. 게다가, 인가하는 바이어스의 값을 늘리는 것에 의해, 높은 막 밀도를 유지한 채로, 스트레스(Stress)를 인장(Tensile)측에서 압축(Compressive)측으로 변화시킬 수 있다.
또한, 프로세스 가스의 압력 P를 횡축, 상기 피처리체에 인가하는 바이어스 BS를 상기 타겟으로 인가하는 바이어스 BT로 나눈 수치인 비율 R1(=BS/BT)을 종축으로 한 그래프 G1, 혹은, 상기 프로세스 가스의 압력 P를 횡축, 상기 내부 응력 제어막의 성막 속도 10 nm/min에 대한 상기 피처리체에 인가하는 바이어스 BS의 수치인 비율 R2를 종축으로 한 그래프 G2에서, 특정의 지표를 만족하도록 질화티탄막을 제조한다면, 막 밀도가 4.6(g/cm3) 이상, 혹은 5.0(g/cm3) 이상이며, 막 스트레스로서 인장(Tensile)측의 막 스트레스를 가지는 질화티탄막을, 안정적으로 제조할 수 있다.
[도 1] 내부 응력 제어막의 제조 방법에 이용하는 제조 장치의 일례를 나타내는 개략 구성도이다.
[도 2] 박막을 성막할 때의 압력과 막 스트레스와의 관계를 나타내는 그래프이다.
[도 3a] 피처리체에 인가하는 바이어스와 막 스트레스와의 관계를 나타내는 그래프이다.
[도 3b] 피처리체의 단면을 나타내는 도면이며, STEM(주사형 투과 전자 현미경(Scanning Transmission Electron Microscope; STEM))을 이용한 촬영에 의해 얻어진 사진이다.
[도 3c] 피처리체의 단면을 나타내는 도면이며, STEM를 이용한 촬영에 의해 얻어진 사진이다.
[도 3d] 피처리체의 단면을 나타내는 도면이며, STEM를 이용한 촬영에 의해 얻어진 사진이다.
[도 3e] 피처리체의 단면을 나타내는 도면이며, STEM를 이용한 촬영에 의해 얻어진 사진이다.
[도 4a] 피처리체에 인가하는 바이어스와 막 밀도와의 관계를 나타내는 그래프이다.
[도 4b] 피처리체의 단면을 나타내는 도면이며, STEM(주사형 투과 전자 현미경(Scanning Transmission Electron Microscope; STEM))을 이용한 촬영에 의해 얻어진 사진이다.
[도 4c] 피처리체의 단면을 나타내는 도면이며, STEM를 이용한 촬영에 의해 얻어진 사진이다.
[도 4d] 피처리체의 단면을 나타내는 도면이며, STEM를 이용한 촬영에 의해 얻어진 사진이다.
[도 4e] 피처리체의 단면을 나타내는 도면이며, STEM를 이용한 촬영에 의해 얻어진 사진이다.
[도 5] 표 4에 근거해, Pw-Ratio(sub./target)와 막 스트레스와의 관계를 나타내는 그래프이다.
[도 6] 표 7에 근거해, Pw-Ratio(sub./target)와 막 스트레스와의 관계를 나타내는 그래프이다.
[도 7] 표 2에 근거해, Pw-Ratio(sub./target)와 막 밀도와의 관계를 나타내는 그래프이다.
[도 8] 박막을 성막할 때의 압력과 Pw-Ratio(sub./target)와의 관계를 나타내는 그래프(그래프 G1)이다.
[도 9] 박막을 성막할 때의 압력과 Ratio(sub./Rate)와의 관계를 나타내는 그래프(그래프 G2)이다.
[도 10] Bias Power와 막 스트레스와의 관계를 나타내는 그래프이다.
[도 11] 종래의 질화티탄막에서의 막 스트레스와 막 밀도와의 관계를 나타내는 그래프이다.
[도 12a] 내부 응력 제어막(질화티탄막)의 구조와 막 스트레스와의 관계를 나타내는 도면으로서, 내부 응력 제어막의 단면을 나타냄과 동시에, 기판(피처리체)에 대해 막(질화티탄막)이 수축하도록 작용하는 인장 응력이 발생하고 있는 상태를 나타내는 도면이다.
[도 12b] 내부 응력 제어막(질화티탄막)의 구조와 막 스트레스와의 관계를 나타내는 도면이며, 도 12a의 확대도이다.
[도 12c] 내부 응력 제어막(질화티탄막)의 구조와 막 스트레스와의 관계를 나타내는 도면이며, 질화티탄막의 단면을 나타내는 STEM 사진이다.
[도 12d] 내부 응력 제어막(질화티탄막)의 구조와 막 스트레스와의 관계를 나타내는 도면이다.
이하에서는, 도면을 참조하여, 본 발명에 따른 내부 응력 제어막의 제조 방법의 일실시형태에 대해 설명한다. 본 실시형태는, 피처리체를 구성하는 기판 W가 실리콘 웨이퍼이며, 이 기판 W 위에 내부 응력 제어막으로서 질화티탄을 성막하는 경우에 대해 상술한다.
도 1은, 본 발명의 일실시형태에 따른 내부 응력 제어막의 제조 방법을 실시할 수 있는 스퍼터링 장치 SM의 일례를 나타내는 개략 구성도이다. 스퍼터링 장치 SM은, 마그네트론 방식의 스퍼터링 장치이며, 진공 처리실(1a)을 형성하는 진공 챔버(1)를 갖춘다. 진공 챔버(1)의 천정부에 음극 유닛 C가 장착되고 있다. 이하에서는, 도 1에서, 진공 챔버(1)의 천정부 측을 향하는 방향을 「상(上)」으로 하고, 진공 챔버(1)의 저부(底部)측을 향하는 방향을 「하(下)」로 하여 설명한다.
음극 유닛 C는, 내부 응력 제어막의 모재(母材)인 타겟(2)과, 이 타겟(2)의 상방에 배치된 자석 유닛(3)으로 구성되어 있다. 타겟(2)은, 티탄제(예를 들면, 티탄과 불가피적인 원소를 포함하는 타겟)이며, 피처리체를 구성하는 기판 W의 윤곽에 따라, 공지된 방법으로 평면시(平面視) 원형(圓形)으로 형성되어 있다.
타겟(2)의 상면(스퍼터링 면(2a)과는 반대측의 면)에는, 스퍼터링에 의한 성막 중, 타겟(2)을 냉각하는 백킹 플레이트(21)가 장착되고, 스퍼터링 면(2a)이 하측에 위치하도록, 미도시의 절연체를 통해 진공 챔버(1)에 장착되어 있다.
타겟(2)에는, DC 전원 등의 스퍼터링 전원 E1으로부터의 출력이 접속되어 있고, 박막을 성막할 때에는, 타겟(2)에 대해, 부(負)의 전위를 가지는 직류 전력(30 kW 이하)가 투입되도록 구성되어 있다. 타겟(2)의 상방에 배치되는 자석 유닛(3)은, 타겟(2)의 스퍼터링 면(2a)의 하방 공간에 자장을 발생시킨다. 자석 유닛(3)은, 스퍼터링 시에 스퍼터링 면(2a)의 하방에서 전리(電離)한 전자 등을 보충해서 타겟(2)으로부터 비산한 스퍼터링 입자를 효율적으로 이온화 하는 공지된 구조를 가진다. 자석 유닛(3)의 상세한 설명은 생략한다.
진공 챔버(1)의 저부에는, 타겟(2)의 스퍼터링 면(2a)에 대향시켜 스테이지(4)가 배치되어 있다. 이 스테이지(4)에 재치된 기판 W는, 기판 W의 성막면이 상측을 향하도록 위치 결정해 보지(保持)된다. 본 실시형태에서는, 타겟(2)과 기판 W와의 간격은, 생산성이나 산란 횟수 등을 고려하여, 20~800 mm로 설정되면 무방하며, 40~450 mm가 바람직하고, 40~100 mm가 보다 바람직하다.
또한, 스테이지(4)에는, RF 전원 등의 바이어스 전원 E2로부터의 출력이 접속되어 있고, 박막을 성막할 때에는, 기판 W에 대해, 교류 전력의 투입이 가능하도록 구성되어 있다. 게다가, 스테이지(4)는, 온도 조절 장치 H(온도 제어 수단)를 내장하고 있어, 필요에 따라, 박막을 성막할 때의 기판 W의 온도를 컨트롤 하도록 구성되어 있다.
진공 챔버(1)의 측벽에는, 아르곤 등의 희가스인 스퍼터링 가스를 도입하는 제1 가스관(5a)과, 질소를 포함하는 가스를 도입하는 제2 가스관(5b)이 접속되고 있다. 제1 가스관(5a)과 제2 가스관(5b)에는 각각, 매스 플로우 컨트롤러(51a, 51b)가 개설(介設)되고, 미도시의 가스원에 연통하고 있다. 이에 따라, 유량 제어된 스퍼터링 가스와 반응 가스가, 후술의 진공 배기 장치(진공 배기 수단)에 의해, 일정한 배기 속도로 진공 배기(vacuuming)되고 있는 진공 처리실(1a)의 내부에 도입된다. 그러므로, 성막 중, 진공 처리실(1a)의 압력(전압(全壓))은, 대략 일정하게 보지(保持)된다.
진공 챔버(1)의 저부에는, 소망하는 펌프로 구성되는 미도시의 진공 배기 장치에 통하는 배기관(6)이 접속되어 있다. 이 스퍼터링 장치 SM은, 특히 도시하지 않았지만, 마이크로 컴퓨터나 시퀀서 등을 갖춘 공지의 제어 장치(제어 수단)를 갖추고 있다. 이 제어 장치는, 상술한 전원(E1, E2)의 가동이나, 매스 플로우 컨트롤러(51a, 51b)의 가동, 진공 배기 장치의 가동 등을 통괄해 관리하도록 구성되어 있다.
이하에서는, 전술한 스퍼터링 장치 SM을 이용한 내부 응력 제어막의 제조 방법에 대해 구체적으로 설명한다.
우선, 티탄제의 타겟(2)이 장착된 진공 챔버(1) 내의 스테이지(4)에 기판 W(예를 들면, 실리콘 웨이퍼)를 재치(載置)한다. 진공 배기 장치를 작동시켜서, 진공 처리실(1a) 내를 소정의 진공도(예를 들면, 1×10-5 Pa)까지 진공 배기한다. 진공 처리실(1a) 내가 소정 압력에 이른 후, 매스 플로우 컨트롤러(51a, 51b)를 각각 제어하여, 아르곤 가스와 질소 가스를 소망하는 유량에서, 진공 처리실(1a) 내에 도입한다. 여기서, 아르곤 가스에 질소 가스를 더한 가스가, 본 발명에서의 「질소를 포함하는 가스」이다. 예를 들면, 진공 처리실(1a)의 내부가 0.5~40 Pa의 범위의 소정 압력(전압(全壓))이 되도록, 아르곤 가스와 질소 가스는 각각, 소망하는 유량으로 제어된다. 여기서, 티탄제의 타겟이란, 티탄을 주성분으로 하는 타겟이며, 주성분으로는 티탄이 중량비 50% 이상인 것을 가리킨다. 덧붙여 티탄 및 불가피 불순물로 구성되는 타겟을 이용하는 것이 바람직하다.
진공 처리실(1a) 내가 소정 압력(전압(全壓))으로 된 상태에서, 스퍼터링 전원 E1으로부터 타겟(2)에 소정의 부(負)의 전위를 가지는 직류 전력을 투입하여, 진공 챔버(1) 내에 플라즈마 분위기를 형성한다. 이에 따라, 반응성 스퍼터링에 의해, 기판 W의 표면에 질화티탄막이 성막된다.
상술의 반응성 스퍼터링을, 어느 압력 조건 하에서 실시할 때에, 예를 들면, 5(W) 정도의 미약한 바이어스(Bias)를 인가함으로써, 강한 인장 응력(Tensile Stress) 막을 얻을 수 있다. 또한, 인가하는 바이어스의 값을 늘리는 것으로, 높은 막 밀도를 유지한 채로, 스트레스(Stress)를 인장(Tensile)측으로부터 압축(Compressive)측으로 변화시킬 수 있다.
상술한 인장 응력(Tensile Stress) 막을 얻기 위해서는, 상기 피처리체에 인가하는 바이어스 BS가 0 보다 크고, 상기 바이어스 BS의 전력 밀도가 타겟으로 인가하는 바이어스 BT의 전력 밀도의 1/150 이하의 범위이며, 또한, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택된다, 라는 조건을 만족하는 것이 중요하다.
환언하면, 본 발명의 실시형태에 따른 내부 응력 제어막의 제조 방법은, 고압력이고 또한 질소가 많이 존재하는 성막 분위기에서, 피처리체 상에 주상(柱狀)으로 성장하는 질화티탄막에 대해 미약한 바이어스 BS를 인가하면서 성막이 수행된다. 그러므로, 본 발명의 실시형태에 의하면, 높은 막 밀도를 유지하면서, 질화티탄막의 주상 구조에 급격한 데미지를 주지 않고, 피처리체에 대해, 압축(Compressive)측으로부터 인장(Tensile)측까지의 소망하는 막 스트레스를 가지는 막을 개별 제작할 수 있다. 따라서, 본 발명은, 고밀도인 상태를 유지하면서, 필요한 막 스트레스를 가지는 질화티탄막을 겨냥해 형성할 수 있는 제조 방법을 가져온다.
본 발명의 실시형태에 의하면, 내부 응력 제어막이 질화티탄인 경우에는, 5.0(g/cm3) 이상이 높은 막 밀도를 갖추는 것과 동시에, 피처리체에 대해 약 -2 GPa의 압축(Compressive)측으로부터 약 +2 GPa의 인장(Tensile)측까지의 소망하는 막 스트레스를 가지는 막을 개별 제작할 수 있다.
즉, 막 스트레스가 작은 내부 응력 제어막을 형성한다고 하는 관점에서, 약 -500 MPa의 압축(Compressive)측 보다 인장(Tensile)측의 막 스트레스, 또는, 약 +500 MPa의 인장(Tensile)측 보다 압축(Compressive)측의 막 스트레스를 선택할 수 있다. 또한, 약 -100 MPa의 압축(Compressive)측 보다 인장(Tensile)측의 막 스트레스, 또는, 약 +100 MPa의 인장(Tensile)측보다 압축(Compressive)측의 막 스트레스를 선택할 수도 있다. 혹은 내부 응력 제어막을 형성하기 이전에 형성되는 베이스 막이 높은 응력을 가지고 있는 경우 등은, 막 전체적으로 스트레스를 상쇄해 밸런스를 잡기 위해, 내부 응력 제어막의 막 스트레스를 약 -2 GPa의 압축(Compressive)측으로부터 약 +2 GPa의 인장(Tensile)측까지의 사이에서 선택할 수 있다.
특히, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역 중에서 선택된다면, 본 발명의 실시형태에 의해 5.0(g/cm3) 이상의 높은 막 밀도를 유지하면서, 인장측의 막 스트레스를 가지는 내부 응력 제어막을 형성하는 것이 가능해졌다.
다음으로, 내부 응력 제어막이 질화티탄으로 구성되는 경우에 대해 보다 구체적으로 설명한다. 도 8에 도시한 그래프 G1에서는, 티탄으로 구성되는 타겟과, 질소를 포함하는 가스를 이용하고 있고, 상기 프로세스 가스의 압력 P가 횡축에 도시되어 있고, 상기 피처리체에 인가하는 바이어스 BS를 상기 타겟에 인가하는 바이어스 BT로 나눈 수치인 비율 R1(=BS/BT)이 종축에 도시되어 있다. 그래프 G1에서, 3개의 플롯, a1(10.0, 0.0016), a2(17.0, 0.00059), 및 a3(25.0, 0.0001)을 통과하는 곡선 α로부터, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택함으로써, 4.6(g/cm3) 이상의 높은 막 밀도를 갖추고, 또한 인장(Tensile)측의 막 스트레스를 가지는 내부 응력 제어막을 형성할 수 있다.
여기서, 「3개의 플롯, a1(10.0, 0.0016), a2(17.0, 0.00059), 및 a3(25.0, 0.0001)」을, 특정의 지표라고도 부른다.
그 중에서도, 그래프 G1에서, 3개의 플롯, b1(10.0, 0.00241), b2(17.0, 0.0012), 및 b3(25.0, 0.0004)를 통과하는 곡선 β 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택함으로써, 막 밀도는 더 높아지고, 막 밀도가 5.0(g/cm3) 이상인 질화티탄막을 안정적으로 제작할 수 있다.
여기서, 「3개의 플롯, b1(10.0, 0.00241), b2(17.0, 0.0012), 및 b3(25.0, 0.0004)」를, 특정의 지표라고도 부른다.
또한, 내부 응력 제어막이 질화티탄으로 구성되는 경우에 대해 보다 구체적으로 설명한다. 도 9에 도시한 그래프 G2에서는, 티탄으로 구성되는 타겟과, 질소를 포함하는 가스를 이용하고 있고, 상기 프로세스 가스의 압력 P가 횡축에 도시되어 있고, 상기 내부 응력 제어막의 성막 속도 DR을 상기 피처리체에 인가하는 바이어스 BS로 나눈 수치인 비율 R2(=DR/BS)가 종축에 도시되어 있다. 그래프 G2에서, 3개의 플롯, c1(10.0, 0.0032), c2(17.0, 0.0018), 및 c3(25.0, 0.0008)을 통과하는 곡선 γ 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택함으로써, 4.6(g/cm3) 이상의 높은 막 밀도를 갖추고, 또한 인장(Tensile)측의 막 스트레스를 가지는 내부 응력 제어막을 형성할 수 있다.
여기서, 「3개의 플롯, c1(10.0, 0.0032), c2(17.0, 0.0018), 및 c3(25.0, 0.0008)」을, 특정의 지표라고도 부른다.
그 중에서도, 그래프 G2에서, 3개의 플롯, d1(10.0, 0.008), d2(17.0, 0.0034), 및 d3(25.0, 0.002)을 통과하는 곡선 δ 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택함으로써, 막 밀도는 더 높아지고, 막 밀도가 5.0(g/cm3) 이인의 질화티탄막을 안정적으로 제작할 수 있다.
여기서, 「3개의 플롯, d1(10.0, 0.008), d2(17.0, 0.0034), 및 d3(25.0, 0.002)」를, 특정의 지표라고도 부른다.
본 발명의 실시형태에 따른 내부 응력 제어막의 형성 방법에 있어서는, 상기 질소를 포함하는 가스로서, 아르곤 가스와 질소 가스의 조합이 매우 적합하게 이용된다. 상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비를 50(%) 이상으로 함으로써, 내부 응력 제어막이 형성되는 진공 처리실(1a)의 내부를, 고압력으로 또한 질소가 많이 존재하는 성막 분위기로 할 수 있다.
이에 따라, 상술한 그래프 G1이나 그래프 G2에 나타내는 제작 조건의 조합을 얻을 수 있다.
상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비를, 70% 이상으로 했을 경우에는, 진공 처리실(1a)의 내부를 한층 더 질소가 많이 존재하는 성막 분위기로 할 수 있다. 이에 따라, 보다 큰 인장(Tensile)측의 스트레스(Stress)를 얻을 수 있으므로, 보다 바람직하다. 또한, 높은 막 밀도를 갖추면서도, 인장(Tensile)측의 막 스트레스를 가지는 내부 응력 제어막을 형성하는 것에 있어서, 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이 5(Pa) 이상의 압력 영역 중에서 선택되는 것이 바람직하다.
<실시예 1>
본 실시예에서는, 도 1의 스퍼터링 장치 SM을 이용해 피처리체(실리콘 웨이퍼로 구성되는 기판 W) 상에, 박막을 성막할 때의 압력(방전 압력)을 0.35~25 Pa의 사이에서 변경하고, 질화티탄막(두께: 20 nm)을 형성하였다. 그 때, 기판 W에 대해 인가하는 바이어스 BS를 변경(3 조건:0 W, 5 W, 50 W)함으로써, 바이어스 BS 의존성에 대해 조사하였다. 이 결과가, 도 2이며, 박막을 성막할 때의 압력(방전 압력)과 막 스트레스와의 관계를 나타내는 그래프이다.
도 2로부터, 이하의 점이 분명해졌다.
(A1) 바이어스 BS가 50 W인 경우는, 제작된 질화티탄막은, 방전 압력에 의존하지 않으며, 피처리체에 대해 압축(Compressive)측의 막 스트레스를 가진다. 방전 압력이 1 Pa를 넘으면, 압축(Compressive)측의 막 스트레스가 증가 경향을 나타내고, 방전 압력이 25 Pa에서, 최대의 막 스트레스(대략 -2800(MPa))가 관측되었다. 막 밀도는, 대략 5.65(g/cm3)이었다(후단의 도 4 참조).
(A2) 바이어스 BS를 인가하지 않는 경우(0 W)는, 방전 압력의 증가에 따라, 막 스트레스가 피처리체에 대해 압축(Compressive)측의 막 스트레스로부터 인장(Tensile)측의 막 스트레스로 변화하는 것을 알 수 있다. 압축으로부터 인장으로의 변화는, 임계치 5 Pa 부근에서 생긴다. 이 경우의 막 스트레스(MPa)는, -1000 ~ +600의 범위에서 변경할 수 있다. 막 밀도는, 대략 4.15(g/cm3)이었다(후단의 도 4 참조).
(A3) 바이어스 BS를 미약하게 인가하는 경우(5 W)는, 방전 압력의 증가에 따라, 막 스트레스가 피처리체에 대해 압축(Compressive)측의 막 스트레스로부터 인장(Tensile)측의 막 스트레스로 급격하게 변화하는 것을 알 수 있다. 이 경우도, 바이어스 BS를 인가하지 않는 경우와 마찬가지로, 압축으로부터 인장으로의 변화는, 임계치 5 Pa 부근에서 생긴다. 이 경우의 막 스트레스(MPa)는, -1600 ~ +1500의 범위에서 변경할 수 있다. 막 밀도는, 대략 5.35(g/cm3)이었다(후단의 도 4 참조).
도 3a는, 피처리체에 인가하는 바이어스 BS와 막 스트레스와의 관계를 나타내는 그래프이다. 도 3b~도 3e는, 단면을 나타내는 STEM(주사형 투과 전자 현미경(Scanning Transmission Electron Microscope; STEM)) 사진이다. 도 3b~도 3e는, 순서대로, 바이어스 BS가, 0 W, 5 W, 15 W, 20 W인 경우를 나타내고 있다.
도 4a는, 피처리체에 인가하는 바이어스 파워와 막 밀도와의 관계를 나타내는 그래프이다. 도 4b~도 4e는, 단면을 나타내는 STEM 사진이다. 도 4b~도 4e는, 순서대로, 바이어스 BS가, 0 W, 5 W, 15 W, 20 W인 경우를 나타내고 있다.
도 3 및 도 4로부터, 이하의 점이 분명해졌다.
(B1) 바이어스 BS가 0 W에서 5 W로 증가하면, 막 스트레스는, 인장(Tensile)측에 있어서 증가 경향을 나타낸다(+600 → +1500 (MPa)). 이 때, 막 밀도가 급격히 증가한다(4.15 → 5.35 (g/cm3)).
(B2) 바이어스 BS가 5 W를 넘으면, 막 스트레스는, 단조롭게 감소하는 경향을 나타낸다. 바이어스 BS가 20 W 부근을 임계치로서, 인장(Tensile)측의 막 스트레스에서 압축(Compressive)측의 막 스트레스로, 막 스트레스가 변화한다.
(B3) 바이어스 BS가 5 W를 넘으면, 막 밀도는 5.50~5.75(g/cm3)의 범위에서 안정된다. 단면 SEM 사진으로부터, 박막을 성막할 때에 인가하는 바이어스 BS의 크기를 늘림에 따라, 주상 구조의 이간부가 좁아지고, 이간부가 닫혀 치밀한 구조로 변화한 것에 의해, 막 밀도가 큰 질화티탄막을 얻을 수 있었다고 추정했다. 또한, 밀도의 변화가 대부분 없는 상태에서 스트레스(Stress)가 크게 변화하고 있으므로, 이러한 영역에서는 막 자체의 스트레스 특성이 변하고 있다고 추측할 수 있다.
또한, 원자력현미경(AFM)을 이용해 막 표면의 조도(roughness)(산술평균 조도 Ra)를 측정했다. 그 결과, 고압만의 조건(상기 바이어스 BS가 0 W인 경우)에서 제작한 막 표면의 조도(roughness)는 0.94 nm이었다. 이에 대해, 고압 또한 약(弱) 바이어스의 조건(상기 바이어스 BS가 5 W인 경우)에서 제작한 막 표면의 조도(roughness)는 0.26 nm이었다. 이 막 표면의 조도(roughness)에 관한 평가 결과는, 상기 추정(주상 구조의 이간부가 좁아지고, 이간부가 닫혀 치밀한 구조로 변화했다)을 지지하고 있다.
<실시예 2>
본 실시예에서는, 질화티탄막에 대해, 4개의 압력 조건(10.0, 17.0, 25.0, 37.0(Pa)) 하에서의 막 스트레스와 막 밀도를 조사했다. 그 때, 타겟(2)에 인가되는(부(負)의 전위를 가지는) 직류 전력은, 최대 5조건(3.5, 7, 10.5, 14, 17.5, 21(kW)) 변화시켰다. 또한, 피처리체에 인가하는 바이어스 BS는, 최대 8조건(0, 2, 5, 10, 15, 20, 25, 30(W)) 변화시켰다.
표 1~표 3은, 프로세스 가스의 압력 P가 10.0(Pa)인 경우이며, 표 1은 막 스트레스, 표 2는 막 밀도, 표 3은 성막 속도를 나타낸다.
표 4~표 6은, 프로세스 가스의 압력 P가 17.0(Pa)인 경우이며, 표 4는 막 스트레스, 표 5는 막 밀도, 표 6은 성막 속도를 나타낸다.
표 7~표 9는, 프로세스 가스의 압력 P가 25.0(Pa)인 경우이며, 표 7은 막 스트레스, 표 8은 막 밀도, 표 9는 성막 속도를 나타낸다.
표 10~표 12는, 프로세스 가스의 압력 P가 37.0(Pa)인 경우이며, 표 10은 막 스트레스, 표 11은 막 밀도, 표 12는 성막 속도를 나타낸다.
각 표 중에서, 예를 들면, 「7.6E-03」이라는 표시는, 「7.6×10- 3」을 의미한다.
부호 「--」는, 해당하는 데이터가 없음을 의미한다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
Figure pct00006
Figure pct00007
Figure pct00008
Figure pct00009
Figure pct00010
Figure pct00011
Figure pct00012
도 5는, 표 4에 근거해, Pw-Ratio(sub./target)와 막 스트레스와의 관계를 나타내는 그래프이다. 도 6은, 표 7에 근거해, Pw-Ratio(sub./target)와 막 스트레스와의 관계를 나타내는 그래프이다.
도 5로부터, 표 4의 압력 조건(17 Pa)에서는, 측정한 Pw-Ratio(sub./target)의 전역에 걸쳐, 막 스트레스는, 인장(Tensile)측의 막 스트레스가 되는 것을 알 수 있다. 7 kW(기호 ◇표)의 경우, 측정한 Pw-Ratio(sub./target)의 전역에 걸쳐, 최대의 막 스트레스를 얻을 수 있었다.
도 6으로부터, 표 7의 압력 조건(25 Pa)에서도, 측정한 Pw-Ratio(sub./target)의 전역에 걸쳐, 막 스트레스는, 인장(Tensile)측의 막 스트레스가 되는 것을 알 수 있다. 7 kW(기호 ◇표)의 경우, 측정한 Pw-Ratio(sub./target)의 전역에 걸쳐, 최대의 막 스트레스를 얻을 수 있었다. 특히, 7 kW(기호 ◇표)의 측정 결과를 나타내는 곡선과 횡축과의 교점이, 0.0067(1/150)이었다. 따라서, 이 교점으로부터, Pw-Ratio(sub./target)의 값이 작은 조건을 만족할 때, 막 스트레스는, 인장(Tensile)측의 막 스트레스가 되는 것이 확인되었다.
도 7은, 표 2에 근거해, Pw-Ratio(sub./target)와 막 밀도와의 관계를 나타내는 그래프이다.
도 7으로부터, 측정한 Pw-Ratio(sub./target)의 전역에 걸쳐, Pw-Ratio(sub./target)가 증가함에 따라, 막 밀도는 증가 경향을 나타내는 것을 알 수 있다. Pw-Ratio(sub./target)가 대략 0.0016인 경우에, 막 밀도는 4.6이었다. 또한, Pw-Ratio(sub./target)가 대략 0.00241인 경우에, 막 밀도는 5.0이었다.
그러므로, 도 7의 결과로부터, 막 밀도를 4.6(5.0) 이상으로 하기 위해서는, Pw-Ratio(sub./target)의 설정을 0.0016 이상(0.00241 이상)으로 하면 되는 것이 분명해졌다.
이하에 나타내는 표 13~표 15는, 표 1~표 12의 데이터에 근거해, 타겟(2)에 인가되는(부의 전위를 가지는) 직류 전력의 3조건(7, 10.5, 14(kW)) 마다, 재집계해서 나타내고 있다. 각 표에 있어서, 상단에서 하단을 향해, 피처리체에 인가하는 바이어스 BS를 증가시킨 조건의 결과(막 스트레스, 막 밀도)가 순서대로 게재(揭載)되어 있다.
Figure pct00013
Figure pct00014
Figure pct00015
본 발명자들은, 상술한 표 1~표 15로부터, 한층 더 특징 있는 경향을 발견하기 위해, 도 8과 도 9의 그래프를 제작하였다.
도 8은, 박막을 성막할 때의 압력과 Pw-Ratio(sub./target)와의 관계를 나타내는 그래프이다. 도 9는, 박막을 성막할 때의 압력과 Ratio(sub./Rate)와의 관계를 나타내는 그래프이다.
여기서, 「박막을 성막할 때의 압력」이란, 「프로세스 가스의 압력 P」이다. 「Pw-Ratio(sub./target)」이란, 「피처리체에 인가하는 바이어스 BS를 상기 타겟에 인가하는 바이어스 BT로 나눈 수치인 비율 R1(=BS/BT)」이다. 「Ratio(sub./Rate)」란, 「내부 응력 제어막의 성막 속도 10 nm/min에 대한 피처리체에 인가하는 바이어스 BS의 수치인 비율 R2」를 의미한다.
도 8과 도 9는, 매우 동일한 경향을 읽어낼 수 있다. 즉, 횡축을, 박막을 성막할 때의 압력으로 하고, 종축을 Pw-Ratio(sub./target)로 한 그래프 G1(도 8)에서는, 막 밀도가 등고선과 같은 곡선을 취하는 것을 알 수 있다. 막 밀도가 높아질수록, 그래프 1에서는 우상방(右上方)의 영역을 차지하는 경향이 확인되었다.
구체적으로는, 상기 프로세스 가스의 압력 P를 횡축, 상기 피처리체에 인가하는 바이어스 BS를 상기 타겟에 인가하는 바이어스 BT로 나눈 수치인 비율 R1(=BS/BT)을 종축으로 한 그래프 G1에서, 3개의 플롯, a1(10.0, 0.0016), a2(17.0, 0.00059), 및 a3(25.0, 0.0001)을 통과하는 곡선 α 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택하는 것으로, 막 밀도가 4.6(g/cm3) 이상인 질화티탄막을 얻을 수 있다.
또한, 상기 그래프 G1에서, 3개의 플롯, b1(10.0, 0.00241), b2(17.0, 0.0012), 및 b3(25.0, 0.0004)을 통과하는 곡선 β 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택함으로써, 제작되는 질화티탄막은, 막 밀도가 5.0(g/cm3) 이상이 된다.
마찬가지로, 횡축을, 박막을 성막할 때의 압력으로 하고, 종축을 Ratio(sub./Rate)로 한 그래프 G2(도 9)에 있어서도, 막 밀도가 등고선과 같은 곡선을 취하는 것을 알 수 있다. 막 밀도가 높아질수록, 그래프 2에서는 우상방(右上方)의 영역을 차지하는 경향이 확인되었다.
구체적으로는, 상기 프로세스 가스의 압력 P를 횡축, 상기 내부 응력 제어막의 성막 속도 DR을 상기 피처리체에 인가하는 바이어스 BS로 나눈 수치인 비율 R2(=DR/BS)를 종축으로 한 그래프 G2에서, 3개의 플롯, c1(10.0, 0.0032), c2(17.0, 0.0018), 및 c3(25.0, 0.0008)을 통과하는 곡선 γ 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택함으로써, 막 밀도가 4.6(g/cm3) 이상인 질화티탄막을 얻을 수 있다.
또한, 상기 그래프 G2에서, 3개의 플롯, d1(10.0, 0.008), d2(17.0, 0.0034), 및 d3(25.0, 0.002)을 통과하는 곡선 δ 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택하는 것에 의해, 제작되는 질화티탄막은, 막 밀도가 5.0(g/cm3) 이상이 된다.
도 8과 도 9가 나타낸 결과는, 높은 막 밀도를 갖춤과 동시에, 막 스트레스로서 인장(Tensile)측의 막 스트레스를 가지는 질화티탄막을 제조하는 공정을 관리하기 위한 중요한 지표를 제공하고 있다.
즉, 도 8 및 도 9의 지표를 만족하도록 질화티탄막을 제조한다면, 막 밀도가 4.6(g/cm3) 이상 혹은 5.0(g/cm3) 이상이며, 막 스트레스로서 인장(Tensile)측의 막 스트레스를 가지는 질화티탄막을, 안정적으로 제조할 수 있는, 양산에 매우 적합한 공정을 구축하는 것이 가능해진다.
도 10은, 바이어스 파워(Bias Power)와 막 스트레스와의 관계를 나타내는 그래프이다. 프로세스 가스를 구성하는 질소를 포함하는 가스가, 아르곤 가스와 질소 가스로 구성되었을 경우에 대해 검토했다. 도 10에서, 기호 ◇표는 질소 가스가 100%인 경우, 기호 □표는 아르곤 가스 10%, 질소 가스가 90%인 경우, 기호 △표는 아르곤 가스 30%, 질소 가스가 70%인 경우, 기호 ○표는 아르곤 가스 50%, 질소 가스가 50%인 경우, 를 각각 나타내고 있다.
도 10으로부터, 이하의 점이 분명해졌다.
(C1) 바이어스 BS를 미약하게 인가하는 경우(5 W~10 W)는, 바이어스 BS를 인가하지 않는 경우(0 W)에 비해, 막 스트레스가 인장(Tensile)이 되어, 증대 경향을 나타낸다. 이 증대 경향은, 질소를 포함하는 가스에서 차지하는 질소 가스의 비율이 50% 이상이라면, 아르곤 가스와 질소 가스의 비율에 의존하지 않는다.
(C2) 바이어스 BS가 같은 수치(예를 들면, 5(W))에서 비교하면, 질소를 포함하는 가스에서 차지하는 질소 가스의 비율이 증대함에 따라, 보다 큰 인장(Tensile)의 막 스트레스가 관측되었다.
(C3) 바이어스 BS가 15 W인 경우는, 10 W에 비해 막 스트레스가 감소 경향으로 바뀐다. 이 증대 경향은, 질소를 포함하는 가스에서 차지하는 질소 가스의 비율이 50% 이상이라면, 아르곤 가스와 질소 가스의 비율에 의존하지 않는다.
이상의 결과로부터, 프로세스 가스를 구성하는 질소를 포함하는 가스가, 아르곤 가스와 질소 가스로 구성되고, 상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비를 50(%) 이상으로 하는 것에 의해, 인장(Tensile)측의 막 스트레스를 가지는 내부 응력 제어막을 안정적으로 얻을 수 있음이 분명해졌다.
이상, 본 발명의 실시형태에 따른 내부 응력 제어막의 제조 방법에 대해 설명하였지만, 이들은 본 발명의 예시적인 것이며 한정하는 것으로 고려되어서는 안되는 점을 이해해야 한다. 추가, 생략, 치환 및 그 외의 변경은, 본 발명의 범위에서 일탈하지 않고 실시할 수 있다. 따라서, 본 발명은, 전술의 설명에 의해 한정되는 것으로 간주되어서는 안되며, 청구의 범위에 의해 제한되고 있다.
상술한 실시형태에서는, 내부 응력 제어막이 질화티탄인 경우에 대해 상술했지만, 본 발명은 질화티탄(TiN)으로 한정되는 것이 아니라, 질소를 포함하는 가스를 이용해 성막되는 재료에 넓게 적용할 수 있다. 즉, 본 발명이 적용되는 내부 응력 제어막으로서는, 질화티탄(TiN) 외에, 질화알루미늄(AlN), 질화 실리콘(SiN) 등을 들 수 있다.
또한, 상술한 실시형태에서는, 피처리체로서 실리콘 웨이퍼로 구성되는 기판 W를 예로서 설명했지만, 예를 들면, 층간 절연막의 표면이나 다층 구조체의 최표면에 형성하는 경우에도, 본 발명을 적용하는 것이 가능하다. 환언하면, 본 발명의 제조 방법에 의해 형성되는 내부 응력 제어막은, 그 내부 응력 제어막이 설치되는 베이스 재료나 구조에 의존하지 않고, 유연하게 적용할 수 있는 이점을 갖추고 있다.
게다가, 상술한 실시형태에서는, 내부 응력 제어막을 성막할 때에, 피처리체인 기판 W를 열처리 하고 있지 않지만, 본 발명은 이것으로 한정되지는 않는다. 형성하는 내부 응력 제어막의 재질이나 막후, 내부 응력 제어막의 베이스 조건(기판 W나 막 재료, 막 구조 등)에 따라, 피처리체는 적절히 바람직한 온도로 제어해도 무방하다. 예를 들면, 도 1에서 피처리체(기판 W)를 재치하는 스테이지(4)의 내부에, 피처리체의 온도를 제어하는 온도 제어 장치 H를 배치함으로써, 피처리체의 온도 관리가 가능해진다.
[산업상의 이용 가능성]
본 발명은, 내부 응력 제어막의 제조 방법에 넓게 적용 가능하다. 이러한 내부 응력 제어막은, 예를 들면, 반도체 장치의 제조 공정에서의 하드 마스크 용도로 한정하지 않고, 다른 각종 디바이스 용도에도 이용된다.
E1 스퍼터링 전원, E2 바이어스 전원, SM 스퍼터링 장치, W 기판(피처리체), 1a 진공 처리실, 2 타겟, 4 스테이지, 51 매스 플로우 컨트롤러.

Claims (9)

  1. 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서,
    상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고, 또한 상기 피처리체에 바이어스(Bias)를 인가했을 때의 피처리체의 스트레스(Stress)가 바이어스를 인가하지 않는 경우의 스트레스에 비해 인장(Tensile)측에 큰 스트레스와, 높은 밀도를 가지는 내부 응력 제어막의 형성 방법.
  2. 제1항에 있어서,
    상기 바이어스를 인가하기 전의 스트레스가 인장 응력(Tensile Stress)을 가지는 내부 응력 제어막의 형성 방법.
  3. 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서,
    상기 피처리체에 인가하는 바이어스 BS가 0보다 크고, 상기 바이어스 BS의 전력 밀도가 타겟으로 인가하는 바이어스 BT의 전력 밀도의 1/150 이하의 범위이며, 또한 상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되는 내부 응력 제어막의 형성 방법.
  4. 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서,
    상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고,
    상기 내부 응력 제어막이 질화티탄으로 구성되고,
    티탄으로 구성되는 타겟과, 상기 프로세스 가스로서 질소를 포함하는 가스를 이용하고,
    상기 프로세스 가스의 압력 P를 횡축, 상기 피처리체에 인가하는 바이어스 BS를 상기 타겟으로 인가하는 바이어스 BT로 나눈 수치인 비율 R1(=BS/BT)을 종축으로 한 그래프 G1에서,
    3개의 플롯, a1(10.0, 0.0016), a2(17.0, 0.00059), 및 a3(25.0, 0.0001)을 통과하는 곡선 α 보다, 우상(右上)의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택하는 내부 응력 제어막의 형성 방법.
  5. 제4항에 있어서,
    상기 그래프 G1에서,
    3개의 플롯, b1(10.0, 0.00241), b2(17.0, 0.0012), 및 b3(25.0, 0.0004)을 통과하는 곡선 β 보다, 우상의 영역에 포함되도록, 상기 압력 P와 상기 비율 R1의 조합을 선택하는 내부 응력 제어막의 형성 방법.
  6. 스퍼터링법에 의해 피처리체의 일면에 내부 응력 제어막을 형성하는 방법에 있어서,
    상기 내부 응력 제어막을 성막할 때의 프로세스 가스의 압력이, 임계치 5(Pa) 보다 높은 압력 영역으로부터 선택되고,
    상기 내부 응력 제어막이 질화티탄으로 구성되고,
    티탄으로 구성되는 타겟과, 상기 프로세스 가스로서 질소를 포함하는 가스를 이용하고,
    상기 프로세스 가스의 압력 P를 횡축, 상기 내부 응력 제어막의 성막 속도 10 nm/min에 대한 상기 피처리체에 인가하는 바이어스 BS의 수치인 비율 R2를 종축으로 한 그래프 G2에서,
    3개의 플롯, c1(10.0, 0.0032), c2(17.0, 0.0018), 및 c3(25.0, 0.0008)을 통과하는 곡선 γ 보다, 우상의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택하는 내부 응력 제어막의 형성 방법.
  7. 제6항에 있어서,
    상기 그래프 G2에서,
    3개의 플롯, d1(10.0, 0.008), d2(17.0, 0.0034), 및 d3(25.0, 0.002)을 통과하는 곡선 δ 보다, 우상의 영역에 포함되도록, 상기 압력 P와 상기 비율 R2의 조합을 선택하는 내부 응력 제어막의 형성 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 프로세스 가스를 구성하는 질소를 포함하는 가스가, 아르곤 가스와 질소 가스로 구성되고, 상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비가 50(%) 이상인 내부 응력 제어막의 형성 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 프로세스 가스를 구성하는 질소를 포함하는 가스가, 아르곤 가스와 질소 가스로 구성되고, 상기 질소를 포함하는 가스에서 차지하는 상기 질소 가스의 유량비가 70(%) 이상인 내부 응력 제어막의 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10330938A (ja) * 1997-05-28 1998-12-15 Anelva Corp イオン化スッパタ装置及びイオン化スパッタ方法
JP2002500704A (ja) * 1997-05-27 2002-01-08 アプライド マテリアルズ インコーポレイテッド 応力調節可能なタンタルおよび窒化タンタル薄膜
JP2005519198A (ja) * 2002-02-27 2005-06-30 ジェイ ラモス,ヘンリー 窒化チタン膜の製法
KR20080106423A (ko) * 2006-03-07 2008-12-05 마이크론 테크놀로지, 인크. 신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및방법
WO2013190765A1 (ja) 2012-06-22 2013-12-27 株式会社アルバック ハードマスク及びハードマスクの製造方法
JP2015151575A (ja) 2014-02-13 2015-08-24 株式会社アルバック ハードマスク形成方法及びハードマスク形成装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2689931B2 (ja) * 1994-12-29 1997-12-10 日本電気株式会社 スパッタ方法
JPH08288273A (ja) * 1995-04-19 1996-11-01 Nippon Steel Corp TiNバリア膜の製造方法およびその装置
US5972178A (en) * 1995-06-07 1999-10-26 Applied Materials, Inc. Continuous process for forming improved titanium nitride barrier layers
JP3248570B2 (ja) 1997-10-09 2002-01-21 日本電気株式会社 半導体装置の製造方法
US6548402B2 (en) 1999-06-11 2003-04-15 Applied Materials, Inc. Method of depositing a thick titanium nitride film
US20040007779A1 (en) 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP5013675B2 (ja) * 2004-11-25 2012-08-29 株式会社リコー 電極触媒の製造方法及び電極触媒
JP5162869B2 (ja) * 2006-09-20 2013-03-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7727882B1 (en) * 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications
US8691057B2 (en) * 2008-03-25 2014-04-08 Oem Group Stress adjustment in reactive sputtering
US20090246385A1 (en) * 2008-03-25 2009-10-01 Tegal Corporation Control of crystal orientation and stress in sputter deposited thin films
US20090242385A1 (en) * 2008-03-28 2009-10-01 Tokyo Electron Limited Method of depositing metal-containing films by inductively coupled physical vapor deposition
US7829456B2 (en) * 2008-10-23 2010-11-09 Applied Materials, Inc. Method to modulate coverage of barrier and seed layer using titanium nitride
US8482375B2 (en) * 2009-05-24 2013-07-09 Oem Group, Inc. Sputter deposition of cermet resistor films with low temperature coefficient of resistance
JP2011171322A (ja) * 2010-02-16 2011-09-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US9123622B2 (en) * 2010-06-23 2015-09-01 California Institute Of Technology Atomic layer deposition of high performance anti reflection coatings on delta-doped CCDs
CN102618823A (zh) * 2011-01-27 2012-08-01 鸿富锦精密工业(深圳)有限公司 镀膜件及其制备方法
JP5834944B2 (ja) * 2012-01-19 2015-12-24 東京エレクトロン株式会社 マグネトロンスパッタ装置及び成膜方法
US8802578B2 (en) * 2012-07-13 2014-08-12 Institute of Microelectronics, Chinese Academy of Sciences Method for forming tin by PVD
CN104328384A (zh) 2014-11-18 2015-02-04 沈阳大学 一种氮化钛铝锆铌氮梯度硬质反应膜的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002500704A (ja) * 1997-05-27 2002-01-08 アプライド マテリアルズ インコーポレイテッド 応力調節可能なタンタルおよび窒化タンタル薄膜
JPH10330938A (ja) * 1997-05-28 1998-12-15 Anelva Corp イオン化スッパタ装置及びイオン化スパッタ方法
JP2005519198A (ja) * 2002-02-27 2005-06-30 ジェイ ラモス,ヘンリー 窒化チタン膜の製法
KR20080106423A (ko) * 2006-03-07 2008-12-05 마이크론 테크놀로지, 인크. 신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및방법
WO2013190765A1 (ja) 2012-06-22 2013-12-27 株式会社アルバック ハードマスク及びハードマスクの製造方法
JP2015151575A (ja) 2014-02-13 2015-08-24 株式会社アルバック ハードマスク形成方法及びハードマスク形成装置

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