KR20080106423A - 신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및방법 - Google Patents

신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및방법 Download PDF

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Abstract

신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및 방법이 제공된다. 보다 구체적으로, 일 실시예에서, 프로세스 챔버에 질소 가스를 도입하는 단계를 포함하는 방법이 제공되고, 여기서 프로세스 챔버는 실리콘을 포함하는 타겟을 포함하고, 프로세스 챔버를 금속성 영역과 포이즌드 영역 사이의 전이 영역으로 위치시키며, 타겟에 전압을 인가한다.
Figure P1020087021770
스퍼터링, 실리콘 질화막, 프로세스 챔버, 타겟, 웨이퍼

Description

신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR SPUTTERING A TENSILE SILICON NITRIDE FILM}
본 발명은 실리콘 질화막의 성막에 관한 것이고, 보다 구체적으로는 신장성 있는 실리콘 질화막을 스퍼터링하기 위한 장치 및 방법에 관한 것이다.
본 섹션은, 이하에서 설명되고 청구하는 본 발명의 다양한 양태들에 관련될 수 있는 기술의 다양한 양태들을 독자에게 소개하기 위한 것이다. 이 논의는 본 발명의 다양한 양태들을 이해하기 위해 사용될 배경 정보를 독자에게 제공하는데 도움이 될 것으로 생각된다. 따라서, 이러한 진술은 이 관점에서 보아야 하고, 종래 기술의 승인으로서 볼 것은 아니다.
대부분의 사람들이 일반적으로 알고 있는 바와 같이, 마이크로프로세서는 본질적으로, 마이크로프로세서 및/또는 기타 주변장치에 연결된 하나 이상의 메모리 장치에 저장될 수 있는 소프트웨어 프로그램의 제어 하에 특정 기능들을 수행하는 일반적인 장치이다. 이들 마이크로프로세서 및 메모리 장치는 일반적으로, 통상 하나 이상의 반도체 재료로부터 제조된 다수의 상이한 종류의 집적회로들을 포함한다. 집적회로들은 함께 작동하여, 마이크로프로세서 및/또는 메모리 장치가 전자 장치 내의 다양한 기능들을 수행하고 제어할 수 있게 한다. 집적회로들은 통상 임 의의 수의 적절한 제조 공정을 통하여 반도체 웨이퍼 표면 상에 제조된다. 이 제조 공정들 중 하나는 "레이어링"이라고 알려져 있다. 레이어링은 일반적으로 산화와 같은 성장 공정에 의해, 또는 "스퍼터링"이라고도 불리는 물리 기상 증착(PVD) 또는 화학 기상 증착(CVD)과 같은 공정을 통해 웨이퍼의 표면에 재료를 부가하는 것을 말한다.
웨이퍼의 표면에 부가될 수 있는 많은 적절한 레이어 중 하나는 실리콘 질화물("SiN") 막이다. 집적회로의 제조 시에 SiN 막은 다양한 방식으로 적절하고 유익하게 사용된다. 예를 들어, SiN 막은 하부의 집적회로와 그 컴포넌트들을 보호하기 위해, 완성된 집적회로를 덮는 최종 보호층을 생성하는데 사용될 수 있다. 또한, SiN 막은 다중금속화 구성(multimetallization schemes)에서의 유전체간 층(interdielectric layers)으로서, 폴리실리콘 및 금속화 층들 사이의 절연체로서, 도핑 장벽으로서, 확산 소스로서, 분리 영역으로서, 및/또는 실리콘 게이트 구조로서도 이용될 수 있다.
다양한 적용에 있어서, SiN 막 아래의 임의의 메탈층에 대한 열-관련 손상의 가능성을 최소화하기 위하여 SiN 막을 실온에 또는 실온 근처에 두는 것이 유익하다. 최근까지, 실온의 SiN 막을 성막하는 유일한 기술은 비효율적인 CVD 공정을 통하는 것이었다. 그러나, 최근의 진보에서는 PVD 또는 스퍼터링을 이용하여 SiN 막을 성막하는 것이 이용되고 있다. 스퍼터링 시에, 아르곤 등의 동작 가스는, 레이어될(to be layered) 웨이퍼 및 원하는 막 재료의 판(slab)("타겟"으로 알려짐)을 포함하는 프로세스 챔버(process chamber)에 도입된다. 일정 형태의 전기가 동 작 가스의 원자들을 이온화하기 위해 사용된다. 그 후, 이온화된 가스 원자들은 타겟으로 끌려간다. 이온화된 가스가 타겟을 때릴 때, 그들은 타겟으로부터 원자들을 "떨어낸다(knock off)". 그 후, 이 떨어내진 원자들은 프로세스 챔버의 바닥을 향해 떨어지고 거기서 웨이퍼의 표면에 퇴적되어 막을 생성한다.
그러나, 불리하게도, SiN 막의 스퍼터링은 일반적으로 압축성 있는 응력(compressive stress)을 이용하여 SiN 막을 스퍼터링하는 것에 제한된다. 본 기술 분야에서 통상의 기술자가 이해할 수 있는 바와 같이, 압축성 있는 응력 하의 막들은 네거티브 막 응력을 갖고, 볼록 형상의 집적회로의 하부 층들을 구부러지게 하는 경향이 있다. 그러나, 다양한 적용에 있어서, 신장성 있는 SiN 막(볼록 형상의 하부 층들을 구부러지게 하는 경향이 있는 포지티브 막 응력을 갖는 SiN 막)이 유익하다. 예를 들어, 신장성 있는 SiN 막들로 구성된 NMOS(negative channel metal oxide semiconductor) 게이트 구조들은 압축성 있는 SiN 막들로 구성된 유사한 NMOS 게이트 구조들에 비해 성능이 더 좋다. 따라서, 신장성 있는 SiN 막을 스퍼터링하는 시스템 및 방법이 바람직할 것이다.
독창적으로 청구된 본 발명의 범주에 알맞은 일부 양태들이 이하에서 설명된다. 이들 양태들은 본 발명이 취할 수 있는 어떤 형태들의 간략한 요약을 단순히 독자에게 제공하기 위해서 제시되고, 본 발명의 범위를 제한하도록 의도되지 않는다는 것을 이해해야 한다. 실제로, 본 발명은 이하에서 설명되지 않는 다양한 양태들을 포함할 수 있다.
신장성 있는 실리콘 질화막을 스퍼터링하기 위한 시스템 및 방법이 제공된다. 보다 구체적으로, 일 실시예에서, 일 실시예에서, 프로세스 챔버에 질소 가스를 도입하는 단계를 포함하는 방법이 제공되고, 여기서 프로세스 챔버는 실리콘을 포함하는 타겟을 포함하고, 프로세스 챔버를 금속성 영역과 포이즌드 영역 사이의 전이 영역으로 위치시키며, 타겟에 전압을 인가한다.
본 발명의 이점들은 이하의 상세한 설명을 읽고 도면을 참조함으로써 명백해질 것이다.
도 1은 본 발명의 실시예들에 따라 신장성 있는 SiN 막을 스퍼터링하도록 구성된 예시적인 프로세스 챔버 어셈블리의 도면.
도 2는 본 발명의 실시예들에 따른 예시적인 SiN 히스테리시스 곡선을 예시하는 그래프.
도 3은 본 발명의 실시예들에 따른 2개의 예시적은 프로세스 챔버 압력들에서 질소 유량과 SiN 막 응력 사이의 관계를 예시하는 그래프.
도 4는 본 발명의 실시예들에 따라 프로세스 챔버를 금속성 영역, 전이 영역, 및 포이즌드 영역에서 동작시키는 것에 대하여 프로세스 챔버 압력과 SiN 막 응력 사이의 관계를 예시하는 그래프.
도 5는 신장성 있는 SiN 막을 스퍼터링하는 예시적인 기술을 예시하는 흐름도.
본 발명의 하나 이상의 구체적인 실시예들이 이하에서 설명된다. 이들 실시예의 간결한 설명을 제공하기 위하여, 실제 구성의 모든 특징들이 명세서에서 설명되지는 않는다. 엔지니어링 또는 설계 프로젝트에서와 같은 임의의 그러한 실제 구현의 개발에 있어서, 시스템-관련 및 비지니스-관련 제약들에 대한 추종과 같은, 개발자들의 구체적인 목적들을 달성하기 위하여 다양한 구현-특이적 결정들이 이루어져야 한다는 것이 이해되어야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고, 본 개시의 이익을 얻는 통상의 기술자들에게는 설계, 제조, 및 생산의 일상적인 업무일 것이다.
본 명세서에서 설명된 하나 이상의 실시예들은 신장성 있는(tensile) 실리콘 질화물("SiN") 막을 스퍼터링(sputtering)하기 위한 시스템 및/또는 방법에 관한 것이다. 보다 구체적으로는, 일 실시예에서, 적어도 6.5 밀리토르("mT")의 압력을 가진 프로세스 챔버(process chamber)에 질소 가스의 임계량이 도입된다. 일단 질소 가스가 도입되고 프로세스 챔버 압력이 설정되면, 신장성 있는 SiN 막의 스퍼터링을 용이하게 하기 위하여 실리콘 타겟에 전압이 인가된다.
우선 도 1을 보면, 일 실시예에 따라 신장성 있는 SiN 막을 스퍼터링하도록 구성된 예시적은 프로세스 챔버 어셈블리의 블록도가 예시되고 전체적으로서 참조 번호 10으로 지정된다. 어셈블리(10)는 프로세스 챔버(12), 전압원(14), 가스 소스(16), 가변 게이트 밸브(18)(또한 "스로틀 밸브(throttle valve)"라고도 알려짐), 및 극저온(cryogenic) 펌프(20)를 포함할 수 있다. 일 실시예에서, 프로세스 챔버 어셈블리(10)는 캘리포니아 산타클라라의 Applied Materials Corporation이 생산한 EnduraTM 시스템의 컴포넌트일 수 있다. 그러나 대안적인 실시예에서, 프로세스 챔버 어셈블리(10)는 다른 적절한 반도체 처리 시스템의 일부이거나 또는 독립적인 어셈블리일 수 있다. 또한, 프로세스 챔버 어셈블리(10)의 예시적인 컴포넌트들은 배타적인 것으로 의도된 것이 아니라는 점이 이해될 것이다. 대안적인 실시예들에서, 다른 적절한 컴포넌트들이 프로세스 챔버 어셈블리(10) 내에 포함될 수 있고 및/또는 하나 이상의 예시적인 컴포넌트들이 생략되거나 대체될 수 있다.
프로세스 챔버(12)는 또한 타겟(22)을 포함한다. 일 실시예에서, 타겟(22)은 실리콘 또는 폴리실리콘의 평면형 판을 포함하고, 이것은 붕소 등의 다른 물질의 하위 레벨에 주입되어, 타겟을 스퍼터링하기에 충분히 도전성 있게 만들 수 있다. 그러나 대안적인 실시예에서, 타겟(22)은 다른 형태일 수 있고, 및/또는 다른 적절한 재료를 포함할 수 있다. 일 실시예에서, 실리콘 또는 폴리 실리콘 판은 금속성 베이킹 플레이트(도시되지 않음) 상에 탑재될 수 있고, 이것은 예시된 바와 같이 전압원(14)에 연결될 수 있다. 이하에서 더욱 상세하게 설명하는 바와 같이, 일 실시예에서, 전압원(14)은 DC 전압을 금속성 베이킹 플레이트에 인가하여 타겟(22)으로부터 실리콘 원자들의 스퍼터링을 용이하게 하도록 구성될 수 있다. 대안적인 실시예에서, 전압원(14)은 펄스형(pulsed) DC 전원을 포함할 수 있다.
프로세스 챔버(12)는 또한 타겟의 주변에 및/또는 뒤에 정렬된 자석(24)을 포함할 수도 있다. 본 기술 분야에서 통상의 기술자가 이해할 수 있는 바와 같이, 자석(24)은 타겟의 전면에서 전자들을 포획 및/또는 감금하여 프로세스 챔버(12) 내의 스퍼터링의 효율을 증가시키도록 구성될 수 있다. 자석(24)은 낮은 압력에서의 스퍼터링을 가능하게 하고, 이것은 신장성 있는 SiN 막을 생성하는데 유익할 수 있다. 자석(24)은 하나인 것으로 설명되지만, 대안적인 실시예에서, 임의의 적절한 수의 개별적인 자석들이 자석(24)으로 구성될 수 있다는 것이 이해될 수 있다. 더욱이, 또 다른 대안적인 실시예들에서, 자석(24)은 프로세스 챔버(12)로부터 생략될 수 있다.
다크 스페이스 쉴드(dark space shield, "DSS")(26)가 타겟(22)의 양측 상에 배열될 수 있다. 이 다크 스페이스 쉴드(26)는 쉴드(28)와 결합하여, 타겟(22)으로부터 스퍼터링되는 실리콘 원자들로부터 프로세스 챔버(12)의 내부를 보호하도록 구성될 수 있다. 보다 구체적으로, 본 기술분야의 통상의 기술자가 이해하는 바와 같이, 다크 스페이스 쉴드(26) 및 쉴드(28)는 통상, 프로세스 챔버의 바닥에서 웨이퍼(30)에 충돌하지 않는 탄도를 갖는, 타겟(22)으로부터 스퍼터링된 타겟(22)으로부터의 원자들을 수용하는 소모적인 컴포넌트들이다. 다시 말해, 실리콘 원자들이 타겟(22)으로부터 떨어내질 때, 떨어내진(knocked off) 원자들의 일부만이 그들의 탄도가 웨이퍼(30)에 충돌하도록 떨어내진다. 웨이퍼(30)를 타격하지 않는 원자들은 어느 하나의 다크 스페이스 쉴드(26) 또는 쉴드(28) 상에 도달한다. 결국 다크 스페이스 쉴드(26) 및 쉴드(28) 상에 충분한 실리콘이 축적되면, 이들 컴포넌트들은 대체된다. 이러한 방식으로, 다크 스페이스 쉴드(26) 및 쉴드(28)는 프로세스 챔버(12)의 내부를 보호한다.
도 1에 예시되어 있는 바와 같이, 실리콘 웨이퍼 또는 다른 적절한 반도체 기판을 포함할 수 있는 웨이퍼(30)는, 받침대(pedestal)(32) 위에 자리잡을 수 있다. 다양한 실시예들에서, 웨이퍼(30)는 받침대(32)에 붙어 있지 않을 수 있거나, 받침대(32)에 고정될(clamped) 수 있거나, 또는 정전기적으로 받침대(32)에 던져질 수 있다.
다음으로 프로세스 챔버 어셈블리(10)의 동작을 살펴보면, 가스 소스(16)는 아르곤 등의 동작 가스를 프로세스 챔버(12)에 공급하도록 구성될 수 있다. 또한, 가스 소스(16)는 프로세스 챔버(12)에 질소를 도입할 수도 있다. 이하에 더 상세하게 기술되는 바와 같이, 도입된 질소 가스는 SiN 막의 생성을 가능하게 한다. 일 실시예에서, 동작 가스 및 질소 가스 모두의 유량은 질량 유량 제어기들(mass flow controllers)("MFCs")에 의해 제어될 수 있다. 또한, 일 실시예에서, 프로세스 챔버(12)로 도입되는 동작 가스 및 질소 가스의 양은 sccm(standard cubic centimeters per minute)으로 측정될 수 있다.
동작 가스 및 질소 가스가 프로세스 챔버(12)에 도입되면, 프로세스 챔버를 프로세스 압력으로 설정하도록 게이트 밸브(18)가 구성될 수 있다. 예를 들어, 게이트 밸브(18)는, 이하에서 더 설명되는 바와 같이, 전이 영역과 관련된 임계 압력 또는 그 이상의 압력에서 프로세스 챔버 압력을 설정하도록 구성될 수 있다. 일 실시예에서, 임계 압력은 6.5mT 이상이다. 그러나, 임계 압력 레벨은 질소 및/또는 아르곤 가스의 유속, 챔버 볼륨, 펌핑 속도, 성막 속도 등에 따라 변화할 수 있다는 것이 이해될 것이다. 일 실시예에서, 게이트 밸브(18)의 위치는 프로세스 압력을 챔버 임계 압력 또는 그 이상의 압력으로 용이하게 하도록 조정될 수 있다. 그러나, 대안적인 실시예들에서, 그외의 적절한 형태들의 펌핑 장비를 채용하여 프로세스 챔버(12)의 압력을 설정할 수 있다는 것이 이해될 것이다.
가스 소스(16)가 프로세스 챔버(12)에 아르곤 및 질소를 공급하고, 극저온 펌프(20)가 챔버 압력을 6.5mT 이상으로 유지하는 경우, 전원(14)은 캐소드 전압을 타겟(22)에 인가하도록 구성될 수 있다. 일 실시예에서, 전원(14)은 펄스형 DC 전원을 포함할 수 있다. 이하에 더 기술될 바와 같이, 펄스형 DC 전원은 프로세스 조건들 중 하나의 세트 하에서 프로세스 챔버(12) 내에 전이 영역을 유리하게 생성한다. 또한, 펄스형 DC 전원은, 전이 영역에서 동작하는 경우 유전체 SiN 표면을 현상할 수 있는, 타겟(22)을 스퍼터링하는데 또한 유리하다(이하에 더 상세하게 설명됨). 대안적인 실시예들에서, 이하에 기술된 바와 같이, 전원들이 전이 영역을 제공하도록 구성되는 경우 RF 전원 등의 그외의 형태들의 전원들이 사용될 수 있다.
전술된 바와 같이, 전압을 타겟(22)에 인가함으로써 동작 가스 내의 아르곤 원자들을 대전하여 타겟(22)으로부터 아래의 웨이퍼(30) 위로 원자들을 스퍼터링하는 플라즈마(34)를 생성할 수 있다. 실리콘 원자들이 타겟(22)으로부터 스퍼터링됨에 따라, 그 원자들은 프로세스 챔버(12)의 질소 가스와 결합하여 웨이퍼(30)에 SiN 막을 생성하는 실리콘 질화물(silicon nitride)("SiN")을 형성할 수 있다.
전술된 바와 같이, 가스 소스(16)는 SiN 막을 생성하기 위한 스퍼터링 중에 프로세스 챔버(12)에 질소 가스를 공급하도록 구성될 수 있다. 그러나, 공급되는 질소는, 반응성 가스로서, 타겟(22)에 영향을 줄 수 있다. 더 구체적으로, 공급되 는 질소는 또한 이온화되어, 실리콘 타겟(22)과 반응할 것이다. 타겟(22)에 대한 반응 속도가 충분히 빠른 경우 - 타겟(22)의 스퍼터링보다 빠름 - , 타겟(22)에 질화면(nitride surface)의 축적이 이루어진다. 이러한 조건은 "포이즌드(poisoned)" 모드로 알려져 있다. 포이즌드 모드에서, 웨이퍼(30) 위로의 성막은 매우 감소되거나 또는 모두 정지된다. 그러나, 스퍼터링이 충분히 고속으로 이루어지거나 또는 챔버에 질소가 많지 않은 경우, 질화물은 타겟(22)의 표면에 축적될 수 없다. 이러한 조건은 "금속성(metallic)" 또는 논포이즌드(non-poisoned) 모드로 알려져 있다. 금속성 모드라는 용어는 스퍼터링될 제1 물질들 중에 존재하는, 금속들의 스퍼터링으로부터의 잔존물(holdover)이다. 따라서, 본 명세서에 기술된 금속성 모드는 금속들의 성막을 포함하지 않는다는 점이 이해될 것이다.
타겟(22)의 캐소드 전압은 타겟(22)에 형성되는 질화물에 영향을 받기 때문에, 포이즌드 모드를 검출하는 한가지 기술은 타겟(22)의 캐소드 전압을 모니터하는 것이다. 더 구체적으로, 타겟(22)의 캐소드 전압은, 타겟(22)을 통해 흐르는 전류에 의해 분할되는 전원(14)으로부터 인가된 전력의 함수라는 점이 이해될 것이다. 그러나, 포이즌드 모드에서, 타겟 전류를 증가시키고 캐소드 전압을 감소시키는 2차 전자 생성에서 프로세스 챔버의 질소의 양은 증가하게 된다. 예를 들어, 도 2는 일 실시예에 따른 예시적인 SiN 히스테리시스(hysteresis) 곡선(42)을 도시하는 그래프(40)이다. 도 2에 도시된 바와 같이, 약 10.4sccm 또는 그 이하의 질소 가스 유량에서, 타겟(22)의 캐소드 전압은 상대적으로 380 볼트와 390 볼트 사이에서 일정하다. 이 캐소드 전압 레벨에서, 프로세스 챔버(12)는 금속성 모드로 동작한다(금속성 영역(44)으로 지칭됨). 이 금속성 영역(44)에서, 타겟(22)은 논포이즌드이고, 실리콘 원자들은 프로세스 챔버(12) 내에서 타겟(22)으로부터 스퍼터링될 수 있다.
질소 유량이 특정한 레벨(예를 들어, 약 14sccm)에 도달하는 경우, 타겟(22)은 포이즌드로 되고, 프로세스 챔버(12)는 포이즌드 영역(46)에 들어가게 된다. 포이즌드 영역(46)에서, 타겟(22)의 캐소드 전압은 실질적으로 하락할 수 있고(예를 들어, 도 12에서, 310 볼트 아래), 질화물이 스퍼터링될 수 있는 것보다 빠르게 타겟의 표면에 축적되기 때문에, 타겟(22)의 실리콘 원자들의 스퍼터링은 매우 감소되거나 또는 정지될 수 있다.
그러나, 도 2에 또한 도시된 바와 같이, 금속성 영역(44)과 포이즌드 영역(46) 사이에 전이 영역(48)이 존재한다. 프로세스 챔버(12)가 전이 영역(48)에 존재하는 경우, 타겟(22)의 캐소드 전압은 질소 가스의 양과 함께 꽤 빠르게 계속 변화한다. 또한, 이하에 더 기술될 바와 같이, 프로세스 챔버(12) 내의 압력이 (전술된 바와 같이, 챔버 조건들 중 하나의 세트에 대해) 6.5mT의 임계값 이상인 경우, 전이 영역 중에 스퍼터링되는 SiN 막은 신장성 있는 SiN 막이 되고; 반면에 금속성 또는 포이즌드 영역들에서의 스퍼터링은 압축성 있는 SiN 막을 생산한다.
전술된 바와 같이, 다양한 애플리케이션들에 있어서, 신장성 있는 SiN 막(오목한 형상의 하부 층들을 구부리는 경향이 있는 포지티브 막 응력을 갖는 SiN 막)을 스퍼터링하는 것이 유리하다. 예를 들어, 신장성 있는 SiN 막들로 형성된 NMOS(negative channel metal oxide semiconductor) 게이트 구조물들은 압축성 있 는 SiN 막들로 형성된 유사한 구조물들보다 더 나은 성능을 나타낸다. 그러나, 이것은 단지 신장성 있는 SiN 막 스퍼터링의 장점의 일례이고, 따라서, 독점적으로 의도되는 것이 아니라는 점이 이해될 것이다.
도 3은 일 실시예에 따라 두개의 예시적인 프로세스 압력들에 대한 질소 유량과 SiN 막 응력 사이의 관계를 도시하는 그래프(50)이다. 5.3mT의 챔버 압력에 대한 SiN 막 응력 대 질소 유량을 나타내는 곡선(52)으로 도시된 바와 같이, SiN 막 응력은 6sccm부터 21sccm까지의(즉, 금속성 영역, 전이 영역, 및 포이즌드 영역에서) 질소 가스 유량들에 대하여 압축성(즉, 네거티브)으로 유지된다. 그러나, 챔버 압력이 10.4mT인 경우에, 곡선(54)에 의해 도시된 바와 같이, 프로세스 챔버(12)가 전이 영역에서 동작하는 경우 막 응력은 신장성(즉, 포지티브)이 된다.
신장성 있는 막 응력과 프로세스 챔버(12)의 압력 사이의 이러한 관계는, 도 4에 도시되어 있으며, 본 도면에서는 전이 영역(곡선 62), 포이즌드 영역(46)(곡선 64), 및 금속성 영역(48)(곡선 66)에서 프로세스 챔버의 동작에 대한 프로세스 챔버 압력과 SiN 막 응력 사이의 관계들을 도시하는 그래프(60)를 나타낸다. 도 4에 도시된 바와 같이, SiN 막의 막 응력이 신장성(즉, 포지티브)이 되는 것은, 전이 영역 중에서만 존재한다. 또한, 도 4에 도시된 바와 같이, 신장성 있는 SiN 막은 또한, 프로세스 챔버(12)의 프로세스 압력이 약 6.5mT 이상인 경우에만 생성될 것이다.
다음으로 도 5를 참조하면, 일 실시예에 따른 신장성 있는 SiN 막 스퍼터링에 대한 예시적인 기술을 도시하는 흐름도가 도시되고, 일반적으로 참조 번호 70으 로 지정된다. 일 실시예에서, 기술(70)은 도 1에 도시된 프로세스 챔버 어셈블리에 의해 수행될 수 있다. 그러나, 대안적인 실시예들에서, 그외의 적절한 어셈블리들 및/또는 프로세스 디바이스들을 채용하여 기술(70)을 수행할 수 있다.
도 5의 블록(72)에 의해 나타낸 바와 같이, 기술(70)은 질소 및 아르곤 가스들을 프로세스 챔버(12)에 도입하는 가스 소스(16)로 개시될 수 있다. 전술된 바와 같이, 질소 가스는 프로세스 챔버(12)를 전이 영역(48)에 배치하는데 충분한 레벨로 공급된다. 예를 들어, 일 실시예에서, 가스 소스는 8sccm과 14sccm 사이의 유량으로 질소 가스를 도입할 수 있다. 그러나, 프로세스 챔버(12)에 인가되는 질소 가스의 양은 다양한 챔버 및 프로세스 조건들에 의존할 수 있다는 점이 이해될 것이다. 따라서, 대안적인 실시예들에서, 질소 가스의 그외의 양들이, 프로세스 챔버(12)를 전이 영역(48)에 배치하는데 적절할 수 있다.
다음으로, 블록(74)에 의해 나타낸 바와 같이, 프로세스 챔버(12) 내의 프로세스 압력은 적어도 약 6.5mT로 설정된다. 일 실시예에서, 극저온 펌프(20)의 동작 및 게이트 밸브(18)의 위치는 프로세스 챔버(12)의 압력을 적어도 6.5mT로 설정하도록 조정될 수 있다. 마지막으로, 블록(76)에 의해 나타낸 바와 같이, 전원(14)은 타겟(22)에 전압을 인가할 수 있다. 전술된 바와 같이, 일 실시예에서, 전원(14)은, 타겟(22)에 DC 전압을 인가하도록 구성된 시변(time varying) 펄스형 DC 전원을 포함할 수 있다. 유용하게도, RF 전원과 달리, 펄스형 DC 전원은 매칭을 필요로 하지 않고, 구입 및/또는 동작에 있어서 비용이 적게들 수 있다. 마지막으로, 타겟(22)에 전압을 인가함으로써, 형성될 플라즈마가 SiN 막의 웨이퍼(30) 상으로의 스퍼터링을 용이하게 할 것이다.
본 발명에는 다양한 수정들 및 대안의 형태들이 허용가능할 수 있으며, 특정한 실시예들은 도면들의 예를 사용하여 도시되고 본 명세서에 상세하게 기술된다. 그러나, 본 발명은 개시된 특정한 형태들에 한정되도록 의도되지 않는다. 오히려, 본 발명은 이하 첨부된 특허청구범위에 의해 정의된 바와 같이 본 발명의 정신 및 범위 내에 포함되는 모든 수정들, 등가물들, 및 대안들을 커버한다.

Claims (18)

  1. 실리콘을 포함하는 타겟(target)을 포함하는 프로세스 챔버(process chamber)에 질소 가스를 도입하는 단계;
    상기 프로세스 챔버를, 금속성 영역과 포이즌드(poisoned) 영역 사이의 전이 영역에 배치하는 단계; 및
    상기 타겟에 at 전압을 인가하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 질소 가스를 상기 프로세스 챔버에 도입하는 단계는, 8 sccm(standard cubic centimeter per minute)에서 14 sccm 사이로 도입하는 것을 포함하는 방법.
  3. 제2항에 있어서,
    상기 프로세스 챔버를 전이 영역에 배치하는 단계는, 상기 프로세스 챔버의 압력을 약 6.5mT와 같거나 또는 그보다 크게 설정하는 것을 포함하는 방법.
  4. 제1항에 있어서,
    상기 타겟에 상기 전압을 인가하는 단계는 상기 타겟에 펄스형(pulsed) DC 전압을 인가하는 것을 포함하는 방법.
  5. 제1항에 있어서,
    상기 타겟에 상기 전압을 인가하는 단계는 상기 전압을 금속 판에 인가하는 것을 포함하는 방법.
  6. 제1항에 있어서,
    동작 가스를 상기 프로세스 챔버에 도입하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    신장성 있는(tensile) SiN 막을 웨이퍼 상에 스퍼터링(sputtering)하는 단계를 포함하는 방법.
  8. 실리콘을 포함하는 타겟을 포함하는 프로세스 챔버 - 상기 프로세스 챔버는 금속성 영역과 포이즌드 영역 사이의 전이 영역으로 들어가도록 구성됨 -;
    질소 가스를 상기 프로세스 챔버에 도입하도록 구성된 가스 소스; 및
    상기 타겟에 전압을 인가하도록 구성된 전압원
    을 포함하는 반도체 제조 장치.
  9. 제8항에 있어서,
    상기 프로세스 챔버는, 프로세스 압력을 적어도 6.5mT로 함으로써 상기 전이 영역으로 들어가도록 구성된 반도체 제조 장치.
  10. 제9항에 있어서,
    상기 프로세스 챔버는 극저온(cryogenic) 펌프 및 가변 게이트 밸브를 포함하는 반도체 제조 장치.
  11. 제9항에 있어서,
    상기 가스 소스는 질소 가스를 상기 프로세스 챔버에 적어도 10sccm의 속도로 도입하도록 구성된 반도체 제조 장치.
  12. 제11항에 있어서,
    상기 가스 소스는 질소 가스를 상기 프로세스 챔버에 약 14sccm을 넘지 않는 속도로 도입하도록 구성된 반도체 제조 장치.
  13. 제9항에 있어서,
    상기 프로세스 챔버는 EnduraTM 프로세스 챔버를 포함하는 반도체 제조 장치.
  14. 제9항에 있어서,
    상기 전압원은 DC 전압원을 포함하는 반도체 제조 장치.
  15. 제9항에 있어서,
    상기 타겟은 금속 판을 포함하고, 상기 전압원은 상기 전압을 상기 금속판에 인가하도록 구성된 반도체 제조 장치.
  16. 신장성 있는(tensile) 실리콘 질화막으로서,
    질소 가스를 프로세스 챔버에 도입하는 처리 - 상기 프로세스 챔버는 실리콘을 포함하는 타겟을 포함함 -;
    상기 프로세스 챔버를 금속성 영역과 포이즌드 영역 사이의 전이 영역에 배치하는 처리; 및
    상기 타겟에 전압을 인가하는 처리
    에 의해 생성되는 신장성 있는 실리콘 질화막.
  17. 제16항에 있어서,
    상기 질소 가스를 상기 프로세스 챔버에 도입하는 처리는 8sccm에서 14sccm 사이로 도입하는 것을 포함하는 신장성 있는 실리콘 질화막.
  18. 제16항에 있어서,
    상기 프로세스 챔버를 전이 영역에 배치하는 처리는 프로세스 챔버의 압력을 약 6.5mT와 같거나 또는 그보다 크게 설정하는 것을 포함하는 신장성 있는 실리콘 질화막.
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