KR20180057427A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 차례로 적층된 복수의 반도체 칩들에 포함되는 하부 및 상부 반도체 칩으로써, 상기 하부 및 상부 반도체 칩 각각의 반도체 칩은 칩 선택 신호를 상기 반도체 칩의 내부 회로에 전달하는 칩 선택 패드 및 상기 반도체 칩의 내부 회로와 전기적으로 플로팅된 칩 더미 패드가 상기 반도체 칩의 제1 변을 따라 연속적으로 배치된 패드 배열을 포함하는, 하부 및 상부 반도체 칩; 상기 하부 반도체 칩의 선택 패드에 연결되어 상기 패키지 기판과 전기적으로 연결되는 하부 칩 선택 부재; 및 상기 하부 반도체 칩의 칩 더미 패드에 연결되어 상기 패키지 기판과 전기적으로 연결되는 제1 보조 부재 및 상기 상부 반도체 칩의 선택 패드와 상기 하부 반도체 칩의 칩 더미 패드 사이를 연결하는 제2 보조 부재를 포함하는 상부 칩 선택 부재를 포함할 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 복수의 반도체 칩들이 적층된 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 제품의 소형화, 고속화 및 고용량화 경향에 따라, 전자 제품에 사용되는 반도체 칩들이 다층화되고 있다. 복수의 반도체 칩들의 적층 구조를 포함하는 반도체 패키지는 적은 점유 면적을 가지면서도 고용량 데이터를 고속으로 처리할 수 있다. 예를 들어, 복수의 메모리 반도체 칩들의 적층 구조를 포함하는 반도체 패키지는 고용량의 메모리 소자로 이용될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고용량을 가지면서 부피가 감소된 반도체 패키지 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 차례로 적층된 복수의 반도체 칩들에 포함되는 하부 및 상부 반도체 칩으로써, 상기 하부 및 상부 반도체 칩 각각의 반도체 칩은 칩 선택 신호를 상기 반도체 칩의 내부 회로에 전달하는 칩 선택 패드 및 상기 반도체 칩의 내부 회로와 전기적으로 플로팅된 칩 더미 패드가 상기 반도체 칩의 제1 변을 따라 연속적으로 배치된 패드 배열을 포함하는, 하부 및 상부 반도체 칩; 상기 패키지 기판과 상기 하부 반도체 칩의 칩 선택 패드를 전기적으로 연결하는 하부 칩 선택 부재; 및 상기 패키지 기판과 상기 하부 반도체 칩의 칩 더미 패드를 전기적으로 연결하는 제1 보조 연결 부재, 및 상기 하부 반도체 칩의 칩 더미 패드와 상기 상부 반도체 칩의 칩 선택 패드를 전기적으로 연결하는 제2 보조 연결 부재를 포함하는 상부 칩 선택 부재;를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 차례로 적층된 동종의 제1 내지 제3 반도체 칩으로써, 상기 제1 내지 제3 반도체 칩 각각의 반도체 칩은, 칩 선택 신호를 상기 반도체 칩의 내부 회로에 전달하는 칩 선택 패드 및 상기 반도체 칩의 내부 회로와 전기적으로 플로팅된 제1 및 제2 칩 더미 패드가 상기 반도체 칩의 제1 변을 따라 연속적으로 배치된 패드 배열을 포함하는, 제1 내지 제3 반도체 칩; 상기 제1 반도체 칩의 칩 선택 패드와 상기 패키지 기판 사이를 연결하는 제1 칩 선택 부재; 상기 제1 반도체 칩의 제1 칩 더미 패드와 상기 패키지 기판 사이를 연결하는 제1 보조 연결 부재 및 상기 제2 반도체 칩의 칩 선택 패드와 상기 제1 반도체 칩의 칩 더미 패드 사이를 연결하는 제2 보조 연결 부재를 포함하는 제2 칩 선택 부재; 상기 제1 반도체 칩의 제2 칩 더미 패드와 상기 패키지 기판 사이를 연결하는 제3 보조 연결 부재, 상기 제2 반도체 칩의 제1 칩 더미 패드와 상기 제1 반도체 칩의 제2 칩 더미 패드 사이를 연결하는 제4 보조 연결 부재, 및 상기 제3 반도체 칩의 칩 선택 패드와 상기 제2 반도체 칩의 제1 칩 더미 패드 사이를 연결하는 제5 보조 연결 부재를 포함하는 제3 칩 선택 부재;를 포함하는 반도체 패키지.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 패키지 기판; 및 상기 패키지 기판 상에 차례로 적층된 동종의 제1 내지 제3 반도체 칩으로써, 상기 제1 내지 제3 반도체 칩 각각의 반도체 칩은, 시계 방향으로 제1 내지 제4 변을 가지는 사변형으로 이루어지고, 상기 제1 및 제2 변을 따라 복수의 패드들이 배치된 L형 패드 배열을 포함하는 제1 내지 제3 반도체 칩;을 포함하고, 상기 제2 반도체 칩이 상기 제1 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제2 반도체 칩의 제1 및 제2 변은 상기 제1 반도체 칩 상에 배치되되, 상기 제1 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치되고, 상기 제3 반도체 칩이 상기 제2 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제3 반도체 칩의 제3 및 제4 변은 상기 제2 반도체 칩 상에 배치되되, 상기 제2 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지의 제조 방법은, 제1 및 제2 반도체 칩을 준비하는 단계로써, 상기 제1 및 제2 반도체 칩은 동종류로써, 상기 제1 및 제2 반도체 칩 각각의 반도체 칩은 제1 변 및 상기 제1 변과 꼭지점을 공유하는 제2 변을 포함하고, 상기 제1 및 제2 변을 따라 칩 선택 패드, 칩 더미 패드, 및 칩 활성 패드가 형성되어 L 형 패드 배열을 가지는 상기 제1 및 제2 반도체 칩을 준비하는 단계; 상기 제1 반도체 칩의 하면에 접착 부재를 형성하고, 패키지 기판 상에 상기 제1 반도체 칩을 배치하는 단계; 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 배치하는 단계로써, 제2 반도체 칩의 하면에 접착 부재를 형성하고, 상기 제2 반도체 칩이 상기 제1 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제2 반도체 칩의 제1 및 제2 변은 상기 제1 반도체 칩 상에 배치되되, 상방에서 보았을 때 상기 제1 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치하는 단계; 상기 접착 부재가 경화되도록 큐어링하는 단계; 상기 제1 반도체 칩의 칩 선택 패드, 칩 더미 패드, 및 칩 활성 패드와 상기 패키지 기판을 연결하는 제1 칩 선택 부재, 제1 보조 연결 부재, 및 제1 칩 연결 부재를 각각 형성하는 단계; 및 상기 제2 반도체 칩의 칩 선택 패드와 상기 제1 반도체 칩의 칩 더미 패드를 연결하는 제2 보조 연결 부재, 및 상기 제2 반도체 칩의 칩 활성 패드와 상기 제1 반도체 칩의 칩 활성 패드를 연결하는 제2 칩 연결 부재를 형성하는 단계;를 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지 및 그 제조 방법은, 상부 반도체 칩이 하부 반도체 칩과 연결된 전기적 연결 부재와 중첩되지 않는 L형 계단 구조를 포함하므로, 제조 공정을 단순화하고 반도체 패키지의 두께 증가를 억제할 수 있다.
또한, 상부 반도체 칩의 칩 선택 패드는 하부 반도체 칩의 칩 선택 패드 옆에 구비되는 칩 더미 패드를 경유하는 전기적 연결 부재를 통해 패키지 기판에 연결되므로, 하부 반도체 칩의 칩 선택 패드와 연결되는 전기적 연결 부재와의 쇼트 문제가 해결될 수 있다.
또한, 하부 및 상부 반도체 칩 사이에 개재되는 접착 부재의 두께와 전기적 연결 부재 길이를 감소시킴으로써 반도체 패키지의 제조 비용을 절감하고, 전기 신호의 경로를 단축시킬 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 사시도 및 평면도이다.
도 3은 도 2의 M 부분을 확대하여 나타낸 도면이다.
도 4a 내지 도 4d는 도 2의 A-A 선 단면, B-B 선 단면, C-C 선 단면, 및 D-D 선 단면에 대응하는 단면도들이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 7 및 도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 사시도 및 평면도이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 평면도 및 단면도이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함하는 시스템(1000)이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1 및 도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(100)를 나타내는 사시도 및 평면도이다. 도 3은 도 2의 M 부분을 확대하여 나타낸 도면이다. 도 4a 내지 도 4d는 도 2의 A-A 선 단면, B-B 선 단면, C-C 선 단면, 및 D-D 선 단면에 대응하는 단면도들이다. 도 4a의 A-A 선 단면, 도 4b의 B-B 선 단면, 도 4c의 C-C 선 단면을 참조하면, 제1 및 제2 반도체 칩(120a, 120b)은, 상호 동일한 영역의 단면을 노출시킨다. 반면, 도 4d의 D-D 선 단면은 상기 제1 반도체 칩(120a)의 제1 칩 더미 패드(DPa)와, 상기 제2 반도체 칩(120b)의 제2 칩 더미 패드(DPb)를 지나는 단면에 관한 것으로, 상기 제1 반도체 칩(120a) 단면과 상기 제2 반도체 칩(120b)의 단면은 서로 동일한 영역에 대한 단면은 아니다. 동일한 참조 부호는 동일한 부재로써, 중복되는 설명은 간략히 하도록 한다.
도 1 내지 도 4d를 참조하면, 반도체 패키지(100)는 패키지 기판(110) 상에 차례로 적층된 제1 반도체 칩(120a) 및 제2 반도체 칩(120b)을 포함할 수 있다. 도 1 내지 도 4d에서는 두 개의 반도체 칩만이 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상기 반도체 패키지(100)는 세 개 이상의 반도체 칩들을 포함할 수 있다. 상기 제1 및 제2 반도체 칩(120a, 120b)은 동종의 반도체 칩들일 수 있다. 일부 실시예들에서, 상기 제1 및 제2 반도체 칩(120a, 120b)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) RRAM(Resistive Random Access Memory), 플래시 메모리(flash memory), 또는 EEPROM(Electrically Erasable Programmable Read-only Memory)일 수 있다. 일부 실시예들에서, 상기 제1 및 제2 반도체 칩(120a, 120b)은 모바일 디램(mobile Dynamic Random Access Meory)이고, 상기 반도체 패키지(100)는 모바일용 메모리 패키지로서 모바일 장치에 포함될 수 있다.
상기 패키지 기판(110)은 인쇄 회로 기판(Printed Circuit Board; PCB), 유기 기판, 무기 기판, 유리 기판, 플렉서블 기판 등 다양한 종류의 기판을 포함할 수 있다. 또한, 상기 패키지 기판(110)은 다양한 전자 소자들, 예를 들어 모바일 소자, 메모리 소자, 디스플레이 소자, 또는 디스플레이 구동 소자(display driver IC; DDI)등에 이용되는 기판 형태일 수 있다. 상기 패키지 기판(110)은 내부에 비아 플러그 및 다양한 회로 패턴들을 가지는 다층 회로 보드일 수 있다.
상기 패키지 기판(110)은 상면(110T)으로 노출되는 기판 패드(111, 111Sa, 111Sb)를 포함할 수 있다. 상기 기판 패드(111, 111Sa, 111Sb)는 각각 상기 제1 반도체 칩(120a)을 활성화/선택하기 위한 칩 이네이블 신호/칩 선택 신호를 전달하는 제1 칩 선택 기판 패드(111Sa)와, 상기 제2 반도체 칩(120b)을 활성화/선택하기 위한 칩 이네이블 신호/칩 선택 신호를 전달하는 제2 칩 선택 기판 패드(111Sb)와, 그 외 상기 제1 및 제2 반도체 칩(120a, 120b)을 구동하기 위한 다양한 전기적 신호를 전달하는 활성 기판 패드(111)를 포함할 수 있다. 상기 활성 기판 패드(111)는 어드레스 신호, 제어 신호, 메모리 셀의 데이터 입출력 신호를 전달하거나, 전원 전압 또는 접지 전위를 공급하는 데 이용될 수 있다.
상기 기판 패드(111, 111Sa, 111Sb)는 상기 제1 반도체 칩(120a)의 제1 칩 패드(CE/CSa, DPa, APa) 및 상기 제2 반도체 칩(120b)의 제2 칩 패드(CE/CSb, DPb, APb)와 각각 인접하도록 배치될 수 있다. 즉, 상기 기판 패드(111, 111Sa, 111Sb)는 상기 제1 반도체 칩(120a)의 제1 및 제2 변(S1, S2)에 인접하여 배치될 수 있다. 이에 따라, 상기 기판 패드(111, 111Sa, 111Sb)는 L형 패드 배열을 가질 수 있다. 상기 제1 칩 패드(CE/CSa, DPa, APa)은 상기 제1 반도체 칩(120a)의 재배선 패턴들의 일부로 제공될 수 있다. 또한, 상기 제2 칩 패드(CE/CSb, DPb, APb)는 상기 제2 반도체 칩(120b)의 재배선 패턴들의 일부로 제공될 수 있다. 상기 제1 칩 패드(CE/CSa, DPa, APa) 및 상기 제2 칩 패드(CE/CSb, DPb, APb)의 배열에 대한 상세한 설명은 후술하도록 한다.
도시되지는 않았으나, 상기 기판 패드(111, 111Sa, 111Sb)는 상기 패키지 기판(110)의 내부에 형성된 회로 패턴 또는 비아 플러그와 연결될 수 있다. 상기 회로 패턴 또는 비아 플러그는 상기 패키지 기판(110)의 하면(110B)으로 노출되는 범프 패드에 전기적으로 연결될 수 있다. 상기 패키지 기판(110)은 상기 범프 패드를 통해 적어도 하나의 도전성 범프(113), 예를 들어 솔더볼과 연결될 수 있다. 상기 반도체 패키지(100)는 상기 도전성 범프(113)를 통해 외부의 전자 소자들과 전기적으로 연결될 수 있다.
상기 제1 및 제2 반도체 칩(120a, 120b)은 동종의 반도체 칩으로써, 동일한 내부 회로 구조 및 패드 배열을 포함할 수 있다. 이하에서는 상기 제1 반도체 칩(120a)에 대해 먼저 설명하며, 상기 제2 반도체 칩(120b)은 상기 제1 반도체 칩(120a)의 구조와 동일하므로 간략히 설명하도록 한다.
상기 제1 반도체 칩(120a)은 제1 접착 부재(121a)를 통해 상기 패키지 기판(110) 상에 부착될 수 있다. 상기 제2 반도체 칩(120b)은 제2 접착 부재(121b)를 통해 상기 제1 반도체 칩(120a) 상에 부착될 수 있다. 상기 제1 및 제2 반도체 칩(120a, 120b)은 활성면이 상측을 향하도록 배치된다.
상기 제1 반도체 칩(120a)은 상기 제1 반도체 칩(120a)의 상면(120aT)으로 노출되는 제1 칩 패드(CE/CSa, DPa, APa)를 포함할 수 있다. 이 때, 상기 제1 칩 패드(CE/CSa, DPa, APa)는 상기 제1 반도체 칩(120a)의 상면(120aT)의 제1 변(S1) 및 상기 제1 변(S2)과 꼭지점을 공유하는 상기 제1 반도체 칩(120a)의 상면(120aT)의 제2 변(S2)을 따라 배치될 수 있다. 상기 제1 칩 패드(CE/CSa, DPa, APa)는 상기 제1 변(S1)과 평행하는 제3 변(S3) 및 상기 제2 변(S2)과 평행하는 제4 변(S4)와 인접한 영역에 형성되지 않을 수 있다. 이에 따라, 상기 제1 칩 패드(CE/CSa, DPa, APa)는 상기 제1 반도체 칩(120a)의 상방에서 보았을 때 L형 패드 배열을 가질 수 있다.
상기 제1 칩 패드(CE/CSa, DPa, APa)는 각각 칩 이네이블 신호/칩 선택 신호를 전달하는 제1 칩 선택 패드(CE/CSa)와, 상기 제1 반도체 칩(120a)의 내부 회로와 전기적으로 플로팅된 제1 칩 더미 패드(DPa)와, 그 외 상기 제1 반도체 칩(120a)을 구동하기 위한 다양한 전기적 신호를 전달하는 제1 칩 활성 패드(APa)를 포함할 수 있다. 상기 제1 칩 활성 패드(APa)는 어드레스 신호의 입력을 받는 어드레스 패드, 제어 신호의 입력을 받는 제어 신호 패드, 메모리 셀의 데이터를 입출력하는 데이터 입출력 패드, 전원 전압을 공급하는 전원 패드, 접지 전위를 공급하는 접지 전위 패드 중 적어도 하나일 수 있다. 상기 제1 칩 패드(CE/CSa, DPa, APa) 중 상기 제1 칩 선택 패드(120a)가 제1 변(S1)의 끝단에 배치된 것으로 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 제1 칩 선택 패드(120a)는 상기 제1 칩 패드(CE/CSa, DPa, APa)의 중앙부에 배치될 수 있다.
마찬가지로, 상기 제2 반도체 칩(120b)은 상면(120bT)으로 노출되는 제2 칩 패드(CE/CSb, DPb, APb)를 포함할 수 있다. 상기 제2 칩 패드(CE/CSb, DPb, APb)는 칩 이네이블 신호/칩 선택 신호를 전달하는 제2 칩 선택 패드(CE/CSb)와, 상기 제2 반도체 칩(120b)의 내부 회로와 전기적으로 플로팅된 제2 칩 더미 패드(DPb)와, 그 외 상기 제2 반도체 칩(120b)을 구동하기 위한 다양한 전기적 신호를 전달하는 제2 칩 활성 패드(APb)를 포함할 수 있다.
상기 제2 칩 패드(CE/CSb, DPb, APb)는 상기 제2 반도체 칩(120b)의 제1 변(T1) 및 제2 변(T2)을 따라 배치될 수 있다. 상기 제2 칩 패드(CE/CSb, DPb, APb)는 상기 제1 변(T1)과 평행하는 제3 변(T3) 및 상기 제2 변(T2)과 평행하는 제4 변(T4)의 근방에 형성되지 않을 수 있다. 이에 따라. 상기 제2 칩 패드(CE/CSb, DPb, APb)는 L형 패드 배열을 가질 수 있다.
상기 제2 반도체 칩(120b)은 상기 제1 반도체 칩(120a) 상에서 상기 제1 반도체 칩(120a)의 L형 패드 배열을 가지는 제1 칩 패드(CE/CSa, DPa, APa)와 중첩되지 않도록 배치될 수 있다. 즉, 상기 제2 반도체 칩(120b)은 상기 제2 반도체 칩(120b)의 제1 및 제2 변(T1, T2)이 상기 제1 반도체 칩(120a) 상에 위치하도록 배치되되, 상기 제2 반도체 칩(120b)의 제1 변(T1)은 상기 제1 반도체 칩(120a)의 제1 변(S1)과 제1 방향(Y방향)으로 소정의 거리만큼 이격하여 배치될 수 있다. 동시에, 상기 제2 반도체 칩(120b)의 제2 변(T2)은 상기 제1 반도체 칩(120a)의 제2 변(S2)과 제2 방향(X방향)으로 소정의 거리만큼 이격하여 배치될 수 있다. 이에 따라, 상기 제1 및 제2 반도체 칩(120a, 120b)은 L형 계단 구조로 적층될 수 있다. 상기 제1 및 제2 방향(Y방향 및 X방향)은 서로 수직할 수 있다.
상기 패키지 기판(110)과 상기 제1 반도체 칩(120a) 사이, 및 상기 제1 반도체 칩(120a)과 상기 제2 반도체 칩(120b) 사이는 연결 부재에 의해 전기적으로 연결될 수 있다. 이 때, 상기 연결 부재는 도전성 물질로 이루어지는 다양한 구조일 수 있다. 일부 실시예들에서, 상기 연결 부재는 와이어 본딩에 의해 형성된 와이어일 수 있다. 도 1 내지 도 4d에서는 연결 부재로써 와이어를 예시하고 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
다른 실시예들에서, 상기 연결 부재는 상기 패키지 기판(110)의 일부 상면 및 상기 제1 및 제2 반도체 칩(120a, 120b)의 일부 측면 및 일부 상면 상에 직접 또는 절연층을 사이에 두고 상기 절연층 상에 직접 형성되는 연결 구조물일 수 있다. 이 때, 상기 연결 구조물은 도전성 폴리머 또는 도전성 잉크로 이루어질 수 있으며, 디스펜싱 방법 등에 의해 형성될 수 있다. 이에 대해서는 도 9 및 도 10을 참조하여 설명하도록 한다. 상기 제2 반도체 칩(120b)이 상기 제1 반도체 칩(120a)의 L형 패드 배열을 가지는 제1 칩 패드(CE/CSa, DPa, APa)과 중첩되지 않도록 배치됨에 따라, 상기 제1 및 제2 반도체 칩(120a, 120b) 사이에 개재되는 제2 접착 부재(121b)의 높이 제약 문제가 해결될 수 있다. 상기 제1 반도체 칩(120a)의 제1 칩 선택 패드(CE/CSa)와 상기 제1 칩 선택 기판 패드(111Sa)를 연결하는 제1 칩 선택 부재, 예를 들어 제1 칩 선택 와이어(SW1)는, 상기 제1 반도체 칩(120a)의 상면(120aT)으로부터 제1 높이(Hw)만큼 수직으로 신장될 수 있다. 따라서, 상기 제2 접착 부재(121b)는 적어도 상기 제1 높이(Hw) 이상의 높이를 가져야 하는 제약이 발생할 수 있다. 이 경우, 상기 제1 및 제2 반도체 칩(120a, 120b) 사이에 투입되어야 하는 접착제의 용량이 증가하여 제조 비용이 증가할 수 있다. 또한, 제2 접착 부재(121b)의 두께 증가는 상기 반도체 패키지(100)의 두께 증가로 이어져서, 상기 제1 및 제2 반도체 칩(120a, 120b)의 두께 마진이 부족할 수 있다.
또한, 상기 제2 반도체 칩(120b)이 상기 제1 반도체 칩(120a)의 L형 패드 배열을 가지는 제1 칩 패드(CE/CSa, DPa, APa) 상에 중첩되어 형성되는 경우, 상기 제1 반도체 칩(120a) 상에 상기 제2 반도체 칩(120b)을 배치하기 전에 상기 제1 반도체 칩(120a)과 연결되는 와이어의 본딩 공정이 필요하므로, 상기 제1 접착 부재(121a)를 먼저 경화시키기 위한 큐어링 공정이 복수회 필요하여 제조 공정이 복잡해질 수 있다.
반면, 본 발명의 기술적 사상에 의한 반도체 패키지(100)에 따르면, 상기 제2 접착 부재(121b)의 제2 높이(Hat)는 상기 제1 높이(Hw)에 구속되지 않고 현저하게 낮아질 수 있다. 이에 따라, 상기 반도체 패키지(100)의 제조 비용을 절감할 수 있을 뿐만이 아니라, 상기 반도체 패키지(100) 자체의 두께를 감소시켜 상기 반도체 패키지(100)를 포함하는 전자 장치의 소형화 및 박형화가 가능할 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 패키지(100)에 따르면, 반도체 패키지(100)의 제조 공정이 단순화될 수 있다. 즉, 상기 반도체 패키지(100)는 상기 제1 및 제2 반도체 칩(120a, 120b)을 상기 제1 및 제2 접착 부재(121a, 121b)를 이용하여 상기 패키지 기판(110) 상에 차례로 예비 부착하고, 한번의 큐어링 공정을 통해 상기 제1 및 제2 접착 부재(121a, 121b)를 경화시킨 후, 와이어 본딩하여 제조될 수 있다. 이에 따라, 상기 반도체 패키지(100)의 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
한편, 상기 제1 반도체 칩(120a)의 제1 칩 선택 패드(CE/CSa)는 상기 제1 칩 선택 와이어(SW1)를 통해 상기 제1 칩 선택 기판 패드(111Sa)와 전기적으로 연결될 수 있다. 즉, 상기 제1 칩 선택 패드(CE/CSa)는 상기 제1 칩 선택 와이어(SW1)를 통해 상기 제1 반도체 칩(120a)을 선택하기 위한 외부 신호를 전달받아, 상기 제1 반도체 칩(120a)의 내부 회로로 전달할 수 있다.
상기 제1 칩 활성 패드(APa)는 제1 칩 연결 부재, 예를 들어 제1 칩 와이어(W1)를 통해 활성 기판 패드(111)와 전기적으로 연결될 수 있다. 상기 제1 칩 활성 패드(APa)는 상기 활성 기판 패드(111)를 통해 어드레스 신호, 제어 신호, 메모리 셀의 데이터의 입출력 신호를 전달하거나, 전원 공급 및 접지 전위 공급을 받을 수 있다. 전술한 바와 같이, 상기 제1 칩 활성 패드(APa)는 어드레스 패드, 제어 신호 패드, 데이터 입출력 패드, 전원 패드 및 접지 전위 패드 어느 하나 일 수 있다.
상기 제1 칩 더미 패드(DPa)는 제1 보조 연결 부재, 예를 들어 제1 보조 와이어(aW1)를 통해 상기 상기 패키지 기판(110)과 연결된다. 다만, 상기 제1 칩 더미 패드(DPa)는 상기 제1 반도체 칩(120a)의 내부 회로와 전기적으로 플로팅된다. 따라서, 후술하는 바와 같이, 상기 제1 칩 더미 패드(DPa)는 상기 제1 반도체 칩(120a)이 아닌 제2 반도체 칩(120b)으로의 신호 전달을 위해서만 사용될 수 있다.
한편, 상기 제2 반도체 칩(120b)의 상기 제2 칩 선택 패드(CE/CSb)는 제2 칩 선택 부재, 예를 들어 제2 칩 선택 와이어(SW2)를 통해 제2 칩 선택 기판 패드(111Sb)와 연결될 수 있다. 상기 제2 칩 선택 와이어(SW2)는 상기 제1 보조 연결 부재, 예를 들어 제1 보조 와이어(aW1) 및 제2 보조 연결 부재, 예를 들어 제2 보조 와이어(aW2)로 구성될 수 있다. 구체적으로, 상기 제2 칩 선택 기판 패드(111Sb)는 상기 제1 보조 와이어(aW1)에 의해 상기 제1 칩 더미 패드(DPa)에 연결되며, 상기 제1 칩 더미 패드(DPa)는 상기 제2 보조 와이어(aW2)에 의해 상기 제2 칩 선택 패드(CE/CSb)에 연결될 수 있다. 상기 제2 칩 선택 패드(CE/CSb)는 상기 제2 칩 선택 와이어(SW2)를 통해 상기 제2 반도체 칩(120b)을 선택하기 위한 외부 신호를 전달받아, 상기 제2 반도체 칩(120b)의 내부 회로로 전달할 수 있다. 이 때, 상기 제2 칩 선택 패드(CE/CSb)는 상기 패키지 기판(110)과 와이어를 통해 직접 연결되지 않는다. 또한, 상기 제2 칩 선택 패드(CE/CSb)는 상기 제1 칩 선택 패드(CE/CSa) 및 상기 제1 칩 활성 패드(APa)와 와이어를 통해 연결되지 않는다.
상기 제2 칩 활성 패드(APb)는 제2 칩 연결 부재, 예를 들어 제2 칩 와이어(W2)를 통해서 상기 제1 칩 활성 패드(APa)과 전기적으로 연결될 수 있다. 또한, 상기 제1 칩 활성 패드(APa)는 상기 제1 칩 와이어(W1)를 통해서 상기 활성 기판 패드(111)와 전기적으로 연결될 수 있다. 상기 제2 칩 활성 패드(APb)는 어드레스 패드, 제어 신호 패드, 데이터 입출력 패드, 전원 패드 및 접지 전위 패드 어느 하나일 수 있다. 상기 제2 칩 활성 패드(APb)는 상기 활성 기판 패드(111)를 통해 어드레스 신호, 제어 신호, 메모리 셀의 데이터의 입출력 신호를 전달하거나, 전원 공급 및 접지 전위 공급을 받을 수 있다.
상기 제1 및 제2 칩 활성 패드(APa, APb)는 상기 활성 기판 패드(111)를 공유하면서 전기 신호를 공유할 수 있다. 반면, 상기 제1 및 제2 칩 선택 패드(CE/CSa, CE/CSb)는 각각 상기 제1 및 제2 반도체 칩(120a, 120b)을 선택하기 위한 전기적 신호를 전달하므로, 상호간에 전기적인 신호를 공유하지 않는다.
도 4a 내지 도 4d에는 상기 제1 및 제2 칩 선택 패드(CE/CSa, CE/CSb), 상기 제1 및 제2 칩 더미 패드(DPa, DPb), 상기 제1 및 제2 칩 활성 패드(APa, APb)의 관계가 구체적으로 나타나 있다.
도 4a를 참조하면, 상기 제1 칩 선택 패드(CE/CSa)와 상기 제2 칩 선택 패드(CE/CSa)는 위치적으로 대응되나, 와이어에 의해 서로 연결되지 않는다. 상기 제2 칩 선택 패드(CE/CSa)는 상기 제1 칩 선택 기판 패드(111Sa)와 제1 칩 선택 와이어(SW1)에 의해 연결될 수 있다.
도 4b를 참조하면, 상기 제1 칩 더미 패드(DPa)와 상기 제2 칩 더미 패드(DPb)는 위치적으로 대응되나, 와이어에 의해 서로 연결되지 않는다. 상기 제1 칩 더미 패드(DPa)는 상기 제2 칩 선택 기판 패드(111Sb)와 제1 보조 와이어(aW1)에 의해 연결될 수 있다. 상기 제1 보조 와이어(aW1)는 상기 제1 반도체 칩(120a)으로의 전기적 신호를 전달하기 위한 것이 아니고, 상기 제2 반도체 칩(120b)으로의 전기적 신호를 전달하기 위한 것으로써, 제2 칩 선택 와이어(SW1)의 일부로써 이용되는 것일 수 있다.
도 4c를 참조하면, 상기 활성 기판 패드(111)와 상기 제1 칩 활성 패드(APa)는 서로 제1 칩 와이어(W1)에 의해 연결될 수 있다. 또한, 상기 제2 칩 활성 패드(APb)는 상기 제1 칩 활성 패드(APa)와 제2 칩 와이어(W2)에 의해 서로 연결될 수 있다. 상기 제1 칩 활성 패드(APa)와 상기 제2 칩 활성 패드(APb)는 전기적 신호를 공유할 수 있다.
도 4d를 참조하면, 상기 제2 칩 선택 기판 패드(111Sb)와 상기 제1 칩 더미 패드(DPa)는 제1 보조 와이어(aW1)에 의해 서로 연결될 수 있다. 또한, 상기 제2 칩 선택 패드(CE/CSb)는 상기 제1 칩 더미 패드(DPa)와 제1 보조 와이어(aW1)를 통해 서로 연결될 수 있다. 즉, 상기 제2 칩 선택 패드(CE/CSb)는 상기 제2 칩 선택 기판 패드(111Sb)와 상기 제1 및 제2 보조 와이어(aW1, aW2)로 구성되는 제2 칩 선택 와이어(SW2)에 의해 서로 연결될 수 있다.
일반적인 경우, 동일한 패드 배열을 가지는 상기 반도체 칩들의 적층에 있어서, 상부에 위치하는 반도체 칩의 일부 패드가 하부에 위치하는 반도체 칩의 일부 패드들을 경유하여 패키지 기판에 연결될 수 있다. 다만 이 경우에도, 상부 반도체 칩을 선택하기 위한 칩 선택 패드는 하부 반도체 칩과 전기적 신호를 공유하지 않아야 하므로, 상부에 위치하는 반도체 칩의 칩 선택 패드는 하부에 위치하는 반도체 칩을 경유하지 않고 패키지 기판으로 직접 연결되는 구조를 가진다. 이 경우, 상부에 위치하는 반도체 칩으로부터 패키지 기판으로 직접 연결되는 와이어와 하부에 위치하는 반도체 칩으로부터 패키지 기판으로 연결되는 와이어가 전기적으로 쇼트되는 문제가 발생할 수 있다.
반면, 본 발명의 기술적 사상의 반도체 패키지(100)에 따르면, 상기 제2 칩 선택 패드(CE/CSb)와 연결되는 제2 칩 선택 와이어(SW2)가 상기 제1 칩 더미 패드(DPa)를 경유하여 상기 패키지 기판(110)과 연결될 수 있다. 따라서, 상기 제2 반도체 칩(120b)과 연결되는 모든 와이어가 상기 제1 반도체 칩(120a)을 경유하여 상기 패키지 기판(110)에 연결될 수 있으므로, 와이어 간 쇼트가 방지될 수 있다. 또한, 상기 반도체 패키지(100)를 제조하는 데 필요한 와이어 길이가 감소하므로 제조 비용이 절감될 수 있다.
한편, 상기 제2 칩 더미 패드(DPb)는 상기 제2 반도체 칩(120b)의 내부 회로와 전기적으로 플로팅되어 있으므로, 외부 장치로부터 상기 제2 반도체 칩(120b)으로의 전기적 신호를 전달하는데 이용되지 않는다. 따라서, 상기 제2 칩 더미 패드(DPb)는 어떠한 와이어와도 연결되지 않을 수 있으며, 상기 제2 칩 더미 패드(DPb)는 전기적으로 고립될 수 있다. 이에 따라, 상기 제1 반도체 칩(120a)과 상기 패키지 기판(110) 사이를 직접 연결하는 와이어의 수는, 상기 제2 반도체 칩(120b)에 연결되는 와이어의 수보다 많다.
일부 실시예들에서, 상기 제2 칩 더미 패드(DPb)는 상기 제2 반도체 칩(120b) 상에 다른 반도체 칩이 배치되는 경우에 한해 와이어의 경유 패드로써 이용될 수 있다. 상기 제2 반도체 칩(120b) 상에 상기 제1 및 제2 반도체 칩(120a, 120b)과 동종의 제3 반도체 칩이 적층될 경우, 상기 제3 반도체 칩은 상기 제1 및 제2 반도체 칩(120a, 120b)과 L형 계단 구조를 형성하도록 배치될 수 있다. 이 경우, 상기 제3 반도체 칩에 포함되는 제3 칩 선택 패드는, 상기 제2 칩 더미 패드(DPb)를 경유하는 와이어를 통해 상기 패키지 기판(110)에 연결될 수 있다. 한편, 상기 제3 반도체 칩(120c)의 제3 칩 더미 패드는 어떠한 와이어와도 연결되지 않아 전기적으로 고립될 수 있다. 이에 대해서는 도 6을 참조하여 상세히 후술하도록 한다.
한편, 상기 제1 반도체 칩(120a)의 제1 변(S1)을 따라 배치된 제1 칩 활성 패드(APa)와 상기 제2 반도체 칩(120b)의 제1 변(T1)을 따라 배치된 상기 제2 칩 활성 패드(APb)를 연결하는 제2 칩 와이어(W2)는, 상기 제1 방향(Y방향)으로부터 소정의 각도로 기울어져 형성될 수 있다.
도 3을 함께 참조하면, 상기 제1 반도체 칩(120a)의 제1 변(S1)의 인접하여 배치된 제1 칩 더미 패드(DPa)와 상기 제2 반도체 칩(120b)의 제1 변(T1)을 따라 인접하여 배치된 상기 제2 칩 선택 패드(CE/CSb)를 연결하는 제2 보조 와이어(aW2)는, 상기 제1 방향(Y방향)으로부터 기울어진 각도가 상기 제2 칩 와이어(W2)보다 작을 수 있다.
구체적으로, 상기 반도체 패키지(100)의 상방에서 보았을 때, 상기 제1 변(T1)의 법선 방향과 상기 제2 보조 와이어(aW2)가 연장되는 방향은 제1 사이각(θ1)을 가질 수 있다. 또한, 상기 제1 변(T1)의 법선 방향과 상기 제2 칩 와이어(W2)가 연장되는 방향은 상기 제1 사이각(θ1)보다 큰 제2 사이각(θ2)을 가질 수 있다. 상기 제1 사이각(θ1)은 0도일 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 제1 칩 선택 패드(CE/CSa) 및 상기 제1 칩 더미 패드(DPa)는 제2 방향(X방향)으로 연장되는 제1 변(S1)을 따라 연속적으로 배치된다. 즉, 상기 제1 칩 선택 패드(CE/CSa)와 상기 제1 더미 패드(DPa) 사이에는 다른 패드들이 배치되지 않는다. 또한, 상기 제1 칩 더미 패드(DPa)는 상기 제1 및 제2 변(S1, S2)이 공유하는 꼭지점을 기준으로 상기 제1 칩 선택 패드(CE/CSa)보다 후방에 배치된다. 상기 제1 칩 더미 패드(DPa)의 위치 조건은 상기 제2 선택 와이어(SW2)와 상기 제2 칩 와이어(W2) 간의 교차를 방지하기 위한 것일 수 있다.
이 때, 상기 제1 칩 더미 패드(DPa)는 상기 제1 반도체 칩(120a) 상에 배치되는 반도체 칩의 수만큼 상기 제1 칩 선택 패드(CE/CSa) 옆에 연속적으로 배치될 수 있다. 도 1 내지 도 4d에서는 상기 제1 반도체 칩(120a) 상에 하나의 제2 반도체 칩(120b)만이 배치되어 있으므로, 적어도 하나의 제1 더미 패드(DPa)가 상기 제1 칩 선택 패드(CE/CSa) 옆에 배치될 수 있다. 일부 실시예들에서, 상기 제1 칩 선택 패드(CE/CSa) 옆에는 상기 제1 변(S1)을 따라 복수의 제1 칩 더미 패드(DPa)가 연속적으로 배치될 수 있다.
다른 실시예들에서, 도 6을 참조하면, 상기 제1 반도체 칩(120a) 상에 제2 반도체 칩(120b) 및 제3 반도체 칩(120c) 등 두 개의 반도체 칩들이 배치되므로, 상기 제1 칩 선택 패드(CE/CSa) 옆에는 제1-1 및 제1-2 칩 더미 패드(DPa1, DPa2)가, 상기 제2 칩 선택 패드(CE/CSb) 옆에는 제2-1 및 제2-2 칩 더미 패드(DPb1, DPb2)가 연속적으로 배치될 수 있다. 이에 대한 상세한 설명은 도 6을 참조하여 후술하도록 한다.
전술한 바와 같이, 상기 제1 및 제2 반도체 칩(120a, 120b)은 동종의 반도체 칩이므로, 상기 제1 칩 선택 패드(CE/CSa)와 상기 제2 칩 더미 패드(DPa) 간의 위치 조건은 상기 제2 반도체 칩(120b)의 제2 칩 선택 패드(CE/CSb) 및 제2 칩 더미 패드(DPb)에도 동일하게 적용될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(100')를 나타내는 평면도이다. 상기 반도체 패키지(100')는 도 1 내지 도 4d를 참조하여 설명한 반도체 패키지(100)와 유사하나, 각 반도체 칩이 두 개의 칩 선택 패드 및 두 개의 칩 더미 패드를 포함하는 차이가 있다.
도 5를 참조하면, 반도체 패키지(100')는 패키지 기판(110') 상에 차례로 적층된 제1 반도체 칩(120a') 및 제2 반도체 칩(120b')을 포함할 수 있다. 상기 제1 및 제2 반도체 칩(120a', 120b')은 동종의 반도체 칩일 수 있다.
상기 패키지 기판(110')은 상기 제1 반도체 칩(120a')을 활성화/선택하기 위한 칩 이네이블 신호/칩 선택 신호를 전달하는 제1 및 제1' 칩 선택 기판 패드(111Sa, 111Sa')와, 상기 제2 반도체 칩(120b')을 활성화/선택하기 위한 칩 이네이블 신호/칩 선택 신호를 전달하는 제2 및 제2' 칩 선택 기판 패드(111Sb, 111Sb')와, 그 외 상기 제1 및 제2 반도체 칩(120a', 120b')을 구동하기 위한 다양한 전기적 신호를 전달하는 활성 기판 패드(111)를 포함할 수 있다. 상기 기판 패드(111, 111Sa, 111Sa', 111Sb, 111Sb')는 상기 제1 및 제2 반도체 칩(120a', 120b')의 패드 배열에 대응하여 L형 패드 배열을 가질 수 있다.
상기 제1 반도체 칩(120a')은 칩 이네이블 신호/칩 선택 신호를 전달하는 제1 및 제1' 칩 선택 패드(CE/CSa, CE/CSa'), 상기 제1 반도체 칩(120a')의 내부 회로와 전기적으로 플로팅된 제1 및 제1' 칩 더미 패드(DPa, DPa')와, 그 외 상기 제1 반도체 칩(120a')을 구동하기 위한 다양한 전기적 신호를 전달하는 제1 칩 활성 패드(APa)를 포함할 수 있다. 상기 제1 칩 선택 패드(CE/CSa), 상기 제1 칩 더미 패드(DPa), 및 상기 제1 칩 활성 패드(APa) 중 일부는 상기 제1 반도체 칩(120a')의 제1 변(S1)을 따라 배치될 수 있다. 또한, 상기 제1' 칩 선택 패드(CE/CSa'), 상기 제1'칩 더미 패드(DPa'), 및 상기 제1' 칩 활성 패드(APa) 중 잔부는 상기 제1 반도체 칩(120a')의 제2 변(S2)을 따라 배치될 수 있다.
상기 제1' 칩 선택 패드(CE/CSa')는, 제1' 칩 선택 와이어(SW1')를 통해 상기 제1' 칩 선택 기판 패드(111Sa')와 연결될 수 있다. 상기 제1' 칩 선택 패드(CE/CSa') 옆에 형성되는 상기 제1' 칩 더미 패드(DPa')는, 제1' 보조 와이어(aW1')를 통해 상기 제2' 칩 선택 기판 패드(111Sb')와 연결될 수 있다.
상기 제2' 칩 선택 패드(CE/CSb')는 제2' 보조 와이어(aW2')를 통해 상기 제1' 칩 더미 패드(DPa')와 연결될 수 있다. 상기 제1' 및 제2' 보조 와이어(aW1', aW2')는 제2' 칩 선택 와이어(SW2')를 구성할 수 있다.
상기 제1 반도체 칩(120a')의 제2 변(S2)을 따라 형성되는 제1' 칩 선택 패드(CE/CSa') 및 제1' 칩 더미 패드(DPa')는 연속적으로 배치된다. 또한, 상기 제1' 칩 더미 패드(DPa')는 상기 제1 및 제2 변(S1, S2)이 공유하는 꼭지점을 기준으로 상기 제1' 칩 선택 패드(CE/CSa')보다 먼 위치에 배치된다. 상기 제2 반도체 칩(120b') 또한 마찬가지이다. 상기 제1' 및 제2' 칩 더미 패드(DPa', DPb')의 상기 위치 조건은 상기 제2' 선택 와이어(SW2')와 제2 칩 와이어(W2) 간의 교차를 방지하기 위한 것일 수 있다.
상기 제1' 칩 선택 패드(CE/CSa') 및 상기 제1' 칩 더미 패드(DPa')의 연속적인 배치에 대응하여, 상기 제1' 및 제2' 칩 선택 기판 패드(111Sa', 111Sb')도 연속적으로 배치될 수 있다.
도 5에서는 상기 제1 칩 선택 패드(CE/CSa) 및 상기 제1 칩 더미 패드(DPa) 쌍과, 다른 제1' 칩 선택 패드(CE/CSa') 및 제1' 칩 더미 패드(DPa') 쌍이 상기 제1 및 제2 변(S1, S2)을 따라 각각 배치된 것으로 예시하였으나, 이에 한정되는 것은 아니다. 상기 제1 칩 선택 패드(CE/CSa) 및 제1 칩 더미 패드(DPa) 쌍과, 상기 다른 제1' 칩 선택 패드(CE/CSa') 및 제1' 칩 더미 패드(DPa') 쌍은 상기 제1 및 제2 변(S1, S2) 중 어느 하나의 변을 따라 배치될 수 있다.
도 5에서는 상기 제1 및 제1' 칩 선택 패드(CE/CSa, CE/CSa') 및 상기 제1 및 제1' 칩 더미 패드(DPa, DPa')를 포함하는 제1 반도체 칩(120a')이 예시되었으나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 상기 제1 반도체 칩(120a')은 세 개 이상의 제1 칩 선택 패드 및 세 개 이상의 제1 칩 더미 패드를 포함할 수 있다.
도 5에서는 상기 패키지 기판(110')과 상기 제1 반도체 칩(120a') 사이, 및 상기 제1 반도체 칩(120a')과 상기 제2 반도체 칩(120b') 사이의 연결 부재로써 와이어를 예시하고 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 연결 부재는 상기 패키지 기판(210)의 일부 상면 및 상기 제1 및 제2 반도체 칩(120a', 120b')의 일부 측면 및 일부 상면 상에 직접 또는 절연층을 사이에 두고 상기 절연층 상에 직접 형성되는 연결 구조물일 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(200)를 나타내는 평면도이다. 상기 반도체 패키지(200)는 도 1 내지 도 4d의 반도체 패키지(100)와 유사하나, 세 개의 반도체 칩이 적층된 구조로써 반도체 칩에 포함되는 칩 더미 패드가 두 개인 차이가 있다.
도 6을 참조하면, 반도체 패키지(200)은 패키지 기판(210) 상에 차례로 적층된 제1 반도체 칩(220a), 제2 반도체 칩(220b), 및 제3 반도체 칩(220c)을 포함할 수 있다. 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)은 동종의 반도체 칩들일 수 있다.
상기 패키지 기판(210)은 제1 내지 제3 반도체 칩(220a, 220b, 220c) 각각의 칩 이네이블 신호/칩 선택 신호를 전달하는 제1 내지 3 칩 선택 기판 패드(111Sa, 111Sb, 111Sc)와, 그 외 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)을 구동하기 위한 다양한 전기적 신호를 전달하는 활성 기판 패드(111)를 포함할 수 있다. 상기 기판 패드(111, 111Sa, 111Sb, 111Sc)는 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)의 패드 배열에 대응하여 L형 패드 배열을 포함할 수 있다.
상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)은 서로 대응되는 부분이 동일한 방향에 위치하도록 배치된다. 즉, 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)은, 제1 변(S1, T1, R1)이 제2 방향(X방향)과 평행하고, 제2 변(S2, T2, R2)이 제1 방향(Y방향)과 평행하도록 배치된다.
이 때, 상기 제2 반도체 칩(220b)은 상기 제1 반도체 칩(220a) 상에서 상기 제1 반도체 칩(220a)의 L형 패드 배열과 중첩되지 않도록 배치될 수 있다. 마찬가지로, 상기 제3 반도체 칩(220c)은 상기 제2 반도체 칩(220b) 상에서 상기 제2 반도체 칩(220b)의 L형 패드 배열과 중첩되지 않도록 배치될 수 있다. 구체적으로, 상기 제2 반도체 칩(220b)은 상기 제2 반도체 칩(220b)의 상기 제1 및 제2 변(T1, T2)이 상기 제1 반도체 칩(220a) 상에 위치하도록, 상기 제3 반도체 칩(220c)은 상기 제3 반도체 칩(220c)의 상기 제1 및 제2 변(R1, R2)이 상기 제2 반도체 칩(220b) 상에 위치하도록 배치된다. 이에 따라, 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)은 L형 계단 구조로 적층될 수 있다.
상기 제1 반도체 칩(220a)은 제1 및 제2 변(S1, S2)을 따라 배열된 제1 칩 패드(CE/CSa, DPa1, DPa2, APa)를 포함할 수 있다. 상기 제1 칩 패드(CE/CSa, DPa1, DPa2, APa)는, 칩 이네이블 신호/칩 선택 신호를 전달하는 제1 칩 선택 패드(CE/CSa), 상기 제1 반도체 칩(220a)의 내부 회로와 전기적으로 플로팅된 제1-1 및 제1-2 칩 더미 패드(DPa1, DPa2), 그 외 다양한 전기적 신호를 전달하는 제1 칩 활성 패드(APa)를 포함할 수 있다. 상기 제1-1 칩 더미 패드(DPa1)는 상기 제1 칩 선택 패드(CE/CSa)와 연속적으로 배치되며, 상기 상기 제1-2 칩 더미 패드(DPa2)는 상기 제1-1 칩 더미 패드(DPa1)와 연속적으로 배치될 수 있다.
상기 제2 반도체 칩(220b)은 제1 및 제2 변(T1, T2)을 따라 배열된 제2 칩 패드(CE/CSb, DPb1, DPb2, APb)를 포함할 수 있다. 상기 제2 칩 패드(CE/CSb, DPb1, DPb2, APb)는, 칩 이네이블 신호/칩 선택 신호를 전달하는 제2 칩 선택 패드(CE/CSb), 상기 제2 반도체 칩(220b)의 내부 회로와 전기적으로 플로팅된 제2-1 및 제2-2 칩 더미 패드(DPb1, DPb2), 및 그 외 다양한 전기적 신호를 전달하는 제2 칩 활성 패드(APb)를 포함할 수 있다. 상기 제2-1 칩 더미 패드(DPb1)는 상기 제2 칩 선택 패드(CE/CSb)와 연속적으로 배치되고, 상기 제2-2 칩 더미 패드(DPb2)는 상기 제2-1 칩 더미 패드(DPb1)와 연속적으로 배치될 수 있다.
상기 제3 반도체 칩(220b)은 제1 및 제2 변(R1, R2)을 따라 배열된 제3 칩 패드(CE/CSc, DPc1, DPc2, APc)를 포함할 수 있다. 상기 제3 칩 패드(CE/CSc, DPc1, DPc2, APc)는, 칩 이네이블 신호/칩 선택 신호를 전달하는 제3 칩 선택 패드(CE/CSc), 상기 제3 반도체 칩(220c)의 내부 회로와 전기적으로 플로팅된 제3-1 및 제3-2 칩 더미 패드(DPa1, DPa2), 및 그 외 다양한 전기적 신호를 전달하는 제3 칩 활성 패드(APc)를 포함할 수 있다. 상기 제3-1 칩 더미 패드(DPc1)는 상기 제3 칩 선택 패드(CE/CSc)와 연속적으로 배치되고, 상기 제3-2 칩 더미 패드(DPc2)는 상기 제3-1 칩 더미 패드(DPc1)와 연속적으로 배치될 수 있다.
상기 제1 칩 선택 패드(CE/CSa)는 상기 제1 칩 선택 와이어(SW1)를 통해 상기 제1 칩 선택 기판 패드(111Sa)와 전기적으로 연결될 수 있다. 상기 제1 칩 선택 패드(CE/CSa)는 상기 제2 및 제3 칩 선택 패드(CE/CSb, CE/CSc) 및 그 외의 상기 제2 및 제3 칩 반도체 칩(220b, 220c)의 모든 패드와 와이어를 통해 연결되지 않을 수 있다.
상기 제2 칩 선택 패드(CE/CSb)는 상기 제2 칩 선택 와이어(SW2)를 통해 상기 제2 칩 선택 기판 패드(111Sb)와 전기적으로 연결될 수 있다. 이 때, 상기 제1-1 칩 더미 패드(DPa1)는 제2 칩 기판 선택 패드(111Sb)와 상기 제2 칩 선택 기판 패드(CE/CSb) 사이에서 제2 선택 와이어(SW2)의 경유 패드 역할을 할 수 있다. 상기 제1-1 칩 더미 패드(DPa1)는 상기 제1 반도체 칩(220a)의 내부 회로와 전기적으로 플로팅되므로, 상기 제1-1 칩 더미 패드(DPa1)는 상기 제1 반도체 칩(220a)이 아닌 제2 반도체 칩(220b)으로의 신호 전달을 위해 사용될 수 있다.
구체적으로, 상기 제2 칩 선택 와이어(SW2)는 상기 제1 보조 와이어(aW1) 및 제2 보조 와이어(aW2)로 구성될 수 있다. 상기 제1 보조 와이어(aW1)는 상기 제1-1 칩 더미 패드(DPa1)와 상기 제2 칩 선택 기판 패드(111Sb)를 연결할 수 있다. 상기 제2 보조 와이어(aW2)는 상기 제1-1 칩 더미 패드(DPa1)와 상기 제2 칩 선택 패드(CE/CSb)를 연결할 수 있다. 이 때, 상기 제2 칩 선택 패드(CE/CSb)는 상기 제2 칩 기판 선택 패드(111Sb) 및 그 외의 상기 패키지 기판(210)의 모든 패드와 와이어를 통해 직접 연결되지 않을 수 있다. 또한, 상기 제2 칩 선택 패드(CE/CSb)는 상기 제1 칩 선택 패드(CE/CSa) 및 상기 제1 칩 활성 패드(APa)와 와이어를 통해 연결되지 않을 수 있다. 또한, 상기 제2 칩 선택 패드(CE/CSb)는 상기 제3 칩 선택 패드(CE/CSc) 및 그 외의 상기 제3 칩 반도체 칩(220c)의 모든 패드와 와이어를 통해 연결되지 않을 수 있다.
상기 제3 칩 선택 패드(CE/CSc)는 상기 제3 칩 선택 와이어(SW3)를 통해 상기 제3 칩 선택 기판 패드(111Sc)와 전기적으로 연결될 수 있다. 즉, 상기 제3 칩 선택 패드(CE/CSc)는 상기 제3 칩 선택 와이어(SW3)를 통해 상기 제3 반도체 칩(220c)을 선택하기 위한 외부 신호를 전달받아, 상기 제3 반도체 칩(220c)의 내부 회로로 전달할 수 있다. 이 때, 상기 제1-2 칩 더미 패드(DPa2) 및 상기 제2-1 칩 더미 패드(DPb1)는 상기 제3 칩 선택 패드(CE/CSc)와 상기 제3 칩 선택 기판 패드(111Sc) 사이에서 제3 선택 와이어(SW3)의 경유 패드 역할을 할 수 있다. 상기 제1-2 칩 더미 패드(DPa2)는 상기 제1 반도체 칩(220a)의 내부 회로와 전기적으로 플로팅되고, 상기 제2-1 칩 더미 패드(DPb1)는 상기 제2 반도체 칩(220b)의 내부 회로와 전기적으로 플로팅된다. 따라서, 상기 제1-2 칩 더미 패드(DPa2) 및 상기 제2-1 칩 더미 패드(DPb1)는 상기 제1 및 제2 반도체 칩(220a, 220b)이 아닌 제3 반도체 칩(220c)으로의 신호 전달을 위해 사용될 수 있다.
구체적으로, 상기 제3 칩 선택 와이어(SW3)는 상기 제1 보조 와이어(aW3), 제2 보조 와이어(aW4), 및 제3 보조 와이어(aW5)로 구성될 수 있다. 상기 제1 보조 와이어(aW3)는 상기 제1-2 칩 더미 패드(DPa2)와 상기 제3 칩 선택 기판 패드(111Sc)를 연결할 수 있다. 상기 제2 보조 와이어(aW4)는 상기 제2-1 칩 더미 패드(DPb1)와 상기 제1-2 칩 더미 패드(DPa2)를 연결할 수 있다. 상기 제3 보조 와이어(aW5)는 상기 제2-1 칩 더미 패드(DPb1)와 상기 제3 칩 선택 패드(CE/CSc)를 연결할 수 있다. 이 때, 상기 제3 칩 선택 패드(CE/CSc)는 상기 제3 칩 기판 선택 패드(111Sc) 및 그 외의 상기 패키지 기판(210)의 모든 패드와 와이어를 통해 직접 연결되지 않을 수 있다. 또한, 상기 제3 칩 선택 패드(CE/CSc)는 상기 제1 칩 선택 패드(CE/CSa), 상기 제1-1 칩 더미 패드(DPa1), 및 상기 제1 칩 활성 패드(APa)와 와이어를 통해 연결되지 않을 수 있다. 또한, 상기 제3 칩 선택 패드(CE/CSc)는 상기 제2 칩 선택 패드(CE/CSb), 상기 제2-2 칩 더미 패드(DPb2), 및 상기 제2 칩 활성 패드(APb)와 와이어를 통해 연결되지 않을 수 있다.
상기 제2-2 칩 더미 패드(DPb2)는 상기 제2 반도체 칩(220b)의 내부 회로와 전기적으로 플로팅되어 있으므로, 외부 장치로부터 상기 제2 반도체 칩(220b)으로의 전기적 신호를 전달하는데 이용되지 않는다. 따라서, 상기 제2 칩 더미 패드(DPb)는 어떠한 와이어와도 연결되지 않을 수 있으며, 상기 제2 칩 더미 패드(DPb)는 전기적으로 고립될 수 있다. 마찬가지로, 상기 제3-1 칩 더미 패드(DPc1), 및 상기 제3-2 칩 더미 패드(DPc2)는 상기 제3 반도체 칩(220c)의 내부 회로와 전기적으로 플로팅되어 있으므로, 외부 장치로부터 상기 제3 반도체 칩(220c)으로의 전기적 신호를 전달하는데 이용되지 않는다. 따라서, 상기 제3-1 및 제3-2 칩 더미 패드(DPc1, DPc2)는 어떠한 와이어와도 연결되지 않을 수 있으며, 상기 제3-1 및 제3-2 칩 더미 패드(DPc1, DPc2)는 전기적으로 고립될 수 있다.
상기 제1 반도체 칩(220a)의 제2 변(S2)을 따라 형성되는 제1 칩 선택 패드(CE/CSa), 및 제1-1 및 제1-2 칩 더미 패드(DPa1, DPa2)는 연속적으로 배치된다. 즉, 상기 제1 칩 선택 패드(CE/CSa) 및 상기 제1-1 칩 더미 패드(DPa1) 사이와, 상기 제1-1 칩 더미 패드(DPa1) 및 상기 제1-2 칩 더미 패드(DPa2) 사이에 다른 패드들이 배치되지 않는다. 또한, 상기 제1-1 및 제1-2 칩 더미 패드(DPa1, DPa2)는 상기 제1 및 제2 변(S1, S2)이 공유하는 꼭지점을 기준으로 상기 제1 칩 선택 패드(CE/CSa)보다 후방에 배치된다. 상기 제1-1 및 제1-2 칩 더미 패드(DPa1, DPa2)의 위치 조건은 상기 제2 및 제3 선택 와이어(SW2, SW3)와 상기 제2 및 제3 칩 와이어(W2, W3) 간의 교차를 방지하기 위한 것일 수 있다.
전술한 바와 같이, 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)은 동종의 반도체 칩이므로, 상기 제2 반도체 칩(220b)의 제2-1 및 제2-2 칩 더미 패드(DPb1, DPb2) 및 상기 제3 반도체 칩(220c)의 제3-1 및 3-2 칩 더미 패드(DPc1, DPc2)의 위치 조건은 상기 제1-1 및 제1-2 칩 더미 패드(DPa1, DPa2)와 동일하게 적용될 수 있다.
도 6에서는 상기 패키지 기판(210)과 상기 제1 반도체 칩(220a) 사이, 상기 제1 및 제2 반도체 칩(220a, 220b) 사이, 및 상기 제2 및 제3 반도체 칩(220b, 220c) 사이의 연결 부재로써 와이어를 예시하고 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 연결 부재는 상기 패키지 기판(210)의 일부 상면 및 상기 제1 내지 제3 반도체 칩(220a, 220b, 220c)의 일부 측면 및 일부 상면 상에 직접 또는 절연층을 사이에 두고 상기 절연층 상에 직접 형성되는 연결 구조물일 수 있다.
도 7 및 도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(300)를 나타내는 평면도 및 단면도이다. 상기 반도체 패키지(300)는 도 1 내지 도 4d의 반도체 패키지(100)와 유사하나, 상기 제1 및 제2 반도체 칩(120a, 120b) 상에 제3 및 제4 반도체 칩(120c, 120d) 쌍이 적층되되, 상기 제3 및 제4 반도체 칩(120c, 120d) 쌍은 상기 제1 및 제2 반도체 칩(120a, 120b) 쌍과는 다른 기판 패드(112, 111Sd, 111Se)에 전기적으로 연결되는 차이가 있다.
도 7 및 도 8을 참조하면, 반도체 패키지(300)는 패키지 기판(310) 상에 차례로 적층된 제1 반도체 칩(120a), 제2 반도체 칩(120b), 제3 반도체 칩(120d), 및 제4 반도체 칩(120e)을 포함할 수 있다. 상기 제1 내지 제4 반도체 칩(120a, 120b, 120d, 120e)은 동종의 반도체 칩들일 수 있다. 즉, 제1 및 제2 반도체 칩(120a, 120b)과 같이, 상기 제3 반도체 칩(120d)은 제1 및 제2 변(U1, U2)을 따라 L형으로 배열된 제3 칩 패드(CE/CSc, DPc, APc)를 포함하고, 상기 제1 및 제2 변(U1, U2)과 각각 마주보는 제3 및 제4 변(U3, U4)에는 패드가 배열되지 않을 수 있다. 상기 제4 반도체 칩(120e) 또한 제1 및 제2 변(V1, V2)을 따라 L형으로 배열된 제4 칩 패드(CE/CSd, DPd, APd)를 포함하고, 상기 제1 및 제2 변(V1, V2)과 각각 마주보는 제3 및 제4 변(V3, V4)에는 패드가 배열되지 않을 수 있다.
상기 제1 및 제2 반도체 칩(120a, 120b)의 적층 구조는 도 1 내지 도 4d를 참조하여 설명한 바와 같다. 즉, 상기 제2 반도체 칩(120b)은 상기 제1 반도체 칩(120a) 상에서 상기 제1 반도체 칩(120a)의 L형 패드 배열과 중첩되지 않도록 배치될 수 있다. 이 때, 상기 제2 반도체 칩(120b)은 제1 및 제2 변(T1, T2)이 상기 제1 반도체 칩(120a) 상에 배치되되, 상기 제1 변(T1)이 제2 방향(X방향)에 평행하고, 상기 제2 변(T2)이 제1 방향(Y방향)에 평행하도록 배치된다. 상기 제1 및 제2 반도체 칩(120a, 120b) 쌍은 패키지 기판(310)의 제1 기판 패드(111, 111Sa, 111Sb)와 전기적으로 연결될 수 있다.
상기 제1 및 제2 반도체 칩(120a, 120b)의 적층 구조 상에 제3 반도체 칩(120d)이 배치될 수 있다. 상기 제3 반도체 칩(120d)은 상기 제2 반도체 칩(120b) 상에서 상기 제2 반도체 칩(120b)의 L형 패드 배열과 중첩되지 않도록 배치될 수 있다. 이 때, 상기 제3 반도체 칩(120d)은 제3 및 제4 변(U3, U4)이 상기 제2 반도체 칩(120b) 상에 배치되되, 상기 제3 변(U1)이 제2 방향(X방향)에 평행하고, 상기 제4 변(U2)이 제1 방향(Y방향)에 평행하도록 배치된다. 이에 따라, 상기 제1 내지 제3 반도체 칩(120a, 120b, 120d)은 도 6의 반도체 패키지(200)와 같은 L형 계단 구조로 배치되나, 상기 제3 칩 패드(CE/CSd, DPd, APd)는 상기 제1 칩 패드(CE/CSa, DPa, APa) 및 상기 제2 칩 패드(CE/CSb, DPb, APb)의 반대편에 위치할 수 있다. 따라서, 상기 제3 반도체 칩(120d)은 상기 제1 및 제2 반도체 칩(120a, 120b)과는 다른 기판 패드(112, 111Sd, 111Se)와 전기적으로 연결될 수 있다.
상기 제3 반도체 칩(120d) 상에 제4 반도체 칩(120e)이 배치된다. 상기 제3 및 제4 반도체 칩(120d, 120e)의 적층 구조는 상기 제1 및 제2 반도체 칩(120a, 120b)의 적층 구조와 동일할 수 있다. 즉, 상기 제4 반도체 칩(120e)은 상기 제3 반도체 칩(120d) 상에서 상기 제3 반도체 칩(120d)의 L형 패드 배열과 중첩되지 않도록 배치될 수 있다. 이 때, 상기 제4 반도체 칩(120e)은 제1 및 제2 변(V1, V2)이 상기 제3 반도체 칩(120d) 상에 배치되되, 상기 제1 변(V1)이 제2 방향(X방향)에 평행하고, 상기 제2 변(T2)이 제1 방향(Y방향)에 평행하도록 배치된다. 이에 따라, 상기 제4 반도체 칩(120e)은 상기 제2 반도체 칩(120b)의 L형 패드 배열과 제3 방향(Z방향)으로 중첩될 수 있다. 상기 제3 및 제4 반도체 칩(120d, 120e) 쌍은 상기 패키지 기판(310)의 제2 활성 기판 패드(112)를 통해 전기적 신호를 공유할 수 있다.
상기 제1 내지 제4 반도체 칩(120a, 120b, 120d, 120e)이 서로 중첩되지 않도록 배치됨에 따라, 상기 제1 내지 제4 반도체 칩(120a, 120b, 120d, 120e) 사이에 개재되는 제1 내지 제3 접착 부재(121b, 121d, 121e)의 높이 제약이 발생하지 않을 수 있다. 이에 따라, 상기 반도체 패키지(300)의 제조 공정 단순화와 제조 비용 절감 효과를 가질 수 있다.
또한, 상기 제1 및 제2 반도체 칩(120a, 120b) 쌍과 상기 제3 및 제4 반도체 칩(120d, 120e) 쌍이 제1 및 제2 활성 기판 패드(111, 112)를 통해 각각 전기적 신호를 공유함에 따라, 다수의 반도체 칩이 전기적 신호를 공유할 경우 발생하는 신뢰성 열화 문제를 해결할 수 있다.
상기 패키지 기판(310)은 상기 제1 및 제2 반도체 칩(120a, 120b)의 L형 패드 배열에 대응하여, 상기 제1 및 제2 반도체 칩(120a, 120b)의 제1 변(S1, T1) 및 제2 변(S2, T2)의 인접한 영역에 위치한 제1 L형 기판 패드(111, 111Sa, 111Sb)를 포함할 수 있다. 또한, 상기 제3 및 제4 반도체 칩(120d, 120e)의 L형 패드 배열에 대응하여, 상기 제3 및 제4 반도체 칩(120d, 120e)의 제1 변(U1, V1) 및 제2 변(U2, V2)의 인접한 영역에 위치한 제2 L형 기판 패드(112, 111Sd, 111Se)를 포함할 수 있다. 이에 따라, 상기 제1 L형 기판 패드(111, 111Sa, 111Sb) 및 상기 제2 L형 기판 패드(112, 111Sd, 111Se)는 상기 제1 내지 제4 반도체 칩(120a, 120b, 120d, 120d)의 적층 구조의 사방을 둘러싸는 사변형 기판 패드 배열을 가질 수 있다.
한편, 상기 제3 칩 패드(CE/CSd, DPd, APd)는 제3 칩 선택 패드(CE/CSd), 제3 칩 더미 패드(DPd), 및 제3 칩 활성 패드(APd)를 포함할 수 있다. 상기 제3 칩 선택 패드(CE/CSd)는 상기 제3 반도체 칩(120d)을 활성화/선택하기 위한 칩 이네이블 신호/칩 선택 신호를 전달하고, 상기 제3 칩 활성 패드(APd)는 그 외 다양한 전기적 신호를 전달할 수 있다. 상기 제3 칩 더미 패드(DPd)는 제3 반도체 칩(120d)의 내부 회로와 전기적으로 플로팅된다. 또한, 상기 제3 칩 더미 패드(DPd)는 상기 제3 칩 선택 패드(CE/CSd) 옆에 연속적으로 배치되면서, 상기 제1 및 제2 변(U1, U2)이 공유하는 꼭지점으로부터 제3 칩 선택 패드(CE/CSd)보다 후방에 위치할 수 있다.
마찬가지로, 상기 제4 칩 패드(CE/CSe, DPe, APe)는 제4 칩 선택 패드(CE/CSe), 제4 칩 더미 패드(DPe), 및 제4 칩 활성 패드(APe)를 포함할 수 있다. 상기 제4 칩 선택 패드(CE/CSe)는 상기 제4 반도체 칩(120e)을 활성화/선택하기 위한 칩 이네이블 신호/칩 선택 신호를 전달하고, 상기 제4 칩 활성 패드(APe)는 그 외 다양한 전기적 신호를 전달할 수 있다. 상기 제4 칩 더미 패드(DPe)는 제4 반도체 칩(120e)의 내부 회로와 전기적으로 플로팅된다. 또한, 상기 제4 칩 선택 패드(CE/CSe) 옆에 연속적으로 배치되면서, 상기 제1 및 제2 변(V1, V2)이 공유하는 꼭지점으로부터 제4 칩 선택 패드(CE/CSe)보다 후방에 위치할 수 있다.
도 7 및 도 8에서는 상기 패키지 기판(310)과 상기 제1 반도체 칩(120a) 사이, 상기 제1 및 제2 반도체 칩(120a, 120b) 사이, 상기 패키지 기판(310)과 상기 제3 반도체 칩(120d) 사이, 상기 제3 및 제4 반도체 칩(120d, 120e) 사이의 연결 부재로써 와이어를 예시하고 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 연결 부재는 상기 패키지 기판(110)의 일부 상면 및 상기 제1 내지 제4 반도체 칩(120a, 120b, 120d, 120e)의 일부 측면 및 일부 상면 상에 직접 또는 절연층을 사이에 두고 상기 절연층 상에 직접 형성되는 연결 구조물일 수 있다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(400)를 나타내는 평면도 및 단면도이다. 상기 반도체 패키지(400)는 도 1 내지 도 4d의 반도체 패키지(100)와 유사하나, 상기 패키지 기판(110)과 상기 제1 반도체 칩(120a) 사이, 및 상기 제1 반도체 칩(120a)과 상기 제2 반도체 칩(120b) 사이의 연결 부재가 와이어가 아닌 차이가 있다.
도 9 및 도 10를 참조하면, 패키지 기판(110)과 제1 반도체 칩(120a) 사이, 및 상기 제1 및 제2 반도체 칩(120a, 120b) 사이의 연결 부재는 상기 패키지 기판(110)의 일부 상면, 상기 제1 및 제2 반도체 칩(120a, 120b)의 일부 측면 및 일부 상면 상에 직접 또는 절연층(421)을 사이에 두고 상기 절연층(421) 상에 직접 형성되는 연결 구조물일 수 있다. 즉, 상기 연결 구조물은 기판 패드(111, 111Sa, 111Sb), 제1 칩 패드(CE/CSa, DPa, APa), 및 제2 칩 패드(CE/CSb, DPb, APb) 외의 영역에서 상기 패키지 기판(110), 상기 제1 및 제2 반도체 칩(120a, 120b)과 전기적으로 절연될 수 있다.
상기 연결 구조물은 상기 제2 반도체 칩(120b)으로부터 상측으로 신장되지 않으므로, 전기 신호의 종축 경로를 보다 단축시킬 수 있다. 상기 연결 구조물은 도전성 폴리머 또는 도전성 잉크로 이루어질 수 있으며, 디스펜싱 방법에 의해 형성될 수 있다.
구체적으로, 상기 제1 반도체 칩(120a)의 제1 칩 선택 패드(CE/CSa)와 상기 패키지 기판(110)의 제1 칩 선택 기판 패드(111Sa) 사이는 제1 칩 선택 부재, 예를 들어 제1 칩 선택 구조물(SB1)에 의해 전기적으로 연결될 수 있다. 상기 제1 칩 선택 구조물(SB1)은 상기 패키지 기판(110)의 적어도 일부 상면 및 상기 제1 반도체 칩(120a)의 적어도 일부 측면 및 일부 상면을 덮을 수 있다. 이 때, 상기 제1 칩 선택 구조물(SB1)과 접하는 상기 패키지 기판(110)의 적어도 일부 상면 및 상기 제1 반도체 칩(120a)의 적어도 일부 측면 및 일부 상면 상에 절연층(421)이 개재될 수 있다. 도 9에서는 설명의 편의를 위해 절연층(421)의 도시가 생략되어 있다.
상기 제2 반도체 칩(120b)의 상기 제2 칩 선택 패드(CE/CSb)와 상기 패키지 기판(110)의 제2 칩 선택 기판 패드(111Sb) 사이는 제2 칩 선택 부재, 예를 들어 제2 칩 선택 구조물(SB2)에 의해 전기적으로 연결될 수 있다. 상기 제2 칩 선택 구조물(SB2)은 제1 보조 연결 부재, 예를 들어 제1 보조 구조물(aB1) 및 제2 보조 연결 부재, 예를 들어 제2 보조 구조물(aB2)로 구성될 수 있다. 이 때, 상기 제1 및 제2 보조 구조물(aB1, aB2)는 일체로 연결될 수 있다.
상기 제1 보조 구조물(aB1)은 상기 패키지 기판(110)의 제2 칩 선택 기판 패드(111Sb)와 상기 제1 반도체 칩(120a)의 제1 칩 더미 패드(DPa) 사이를 전기적으로 연결할 수 있다. 상기 제1 보조 구조물(aB1)은 상기 패키지 기판(110)의 일부 상면 및 상기 제1 반도체 칩(120a)의 일부 측면 및 일부 상면을 덮을 수 있다. 이 때, 상기 제1 보조 구조물(aB1)과 접하는 상기 패키지 기판(110)의 적어도 일부 상면 및 상기 제1 반도체 칩(120a)의 적어도 일부 측면 및 일부 상면 상에 절연층(421)이 개재될 수 있다.
또한, 상기 제2 보조 구조물(aB2)은 상기 제1 반도체 칩(120a)의 상기 제1 칩 더미 패드(DPa)와 상기 제2 반도체 칩(120b)의 제2 칩 선택 패드(DPb) 사이를 전기적으로 연결할 수 있다. 상기 제2 보조 구조물(aB2)은 상기 제1 반도체 칩(120a)의 일부 상면 및 상기 제2 반도체 칩(120b)의 일부 측면 및 일부 상면을 덮을 수 있다. 이 때, 상기 제2 보조 구조물(aB2)과 접하는 상기 제1 반도체 칩(120a)의 일부 상면 및 상기 제2 반도체 칩(120b)의 일부 측면 및 일부 상면 상에 상기 절연층(421)이 개재될 수 있다.
상기 패키지 기판(110)의 활성 기판 패드(111)와 상기 제1 반도체 칩(120a)의 제1 칩 활성 패드(APa) 사이는 제1 칩 연결 부재, 예를 들어 제1 칩 연결 구조물(B1)을 통해 연결될 수 있다. 또한, 상기 제1 반도체 칩(120a)의 제1 칩 활성 패드(APa)와 상기 제2 반도체 칩(120b)의 제2 칩 활성 패드(APb) 사이는 제2 칩 연결 부재, 예를 들어 제2 칩 연결 구조물(B2)를 통해 연결될 수 있다.
도 10에서는 상기 절연층(421)이 상기 제1 및 제2 반도체 칩(120a, 120b) 외면의 일부에만 형성된 것으로 예시되었으나, 이에 한정되는 것은 아니다. 상기 절연층(421)은 상기 제1 및 제2 반도체 칩(120a, 120b)의 나머지 외면을 덮도록 형성될 수 있다.
도 11a 내지 도 11d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다. 먼저, 도 2에서 전술한 바와 같이, 동종의 제1 및 제2 반도체 칩(120a, 120b)을 준비한다.
이후, 도 2 및 도 11a를 참조하면, 상기 제1 반도체 칩(120a)의 하면에 제1 접착 부재(121a)를 형성하고, 패키지 기판(110) 상에 제1 반도체 칩(120a)을 실장할 수 있다. 다만, 상기 제1 접착 부재(121a)는, 웨이퍼 레벨에서 이미 부착되어 반도체 칩의 개별화 공정에 의해 상기 제1 반도체 칩(120a)의 하면에 부착된 것일 수 있다.
도 2 및 도 11b를 참조하면, 상기 제2 반도체 칩(120a)의 하면에 제2 접착 부재(121b)를 형성하고, 상기 제1 반도체 칩(120a) 상에 상기 제1 반도체 칩(120a)의 L형 패드 배열과 중첩되지 않도록 배치할 수 있다. 즉, 상기 제2 반도체 칩(120b)의 제1 및 제2 변(T1, T2)은 상기 제1 반도체 칩(120a) 상에 배치되되, 상기 제1 반도체 칩(120a)의 제1 및 제2 변(S1, S2)과 각각 평행하게 배치될 수 있다. 이에 따라, 상기 제2 접착 부재(121b)는 상기 제1 반도체 칩(120a)의 패드와 연결되는 와이어의 수직 높이에 제약되지 않고 얇은 두께를 가질 수 있다.
도 2 및 도 11c를 참조하면, 큐어링 공정을 통해 상기 제1 및 제2 접착 부재(121a, 121b)를 경화시킬 수 있다.
일반적으로, 하부의 반도체 칩의 와이어가 상부의 반도체 칩과 중첩되는 경우, 상부의 반도체 칩을 배치하기 전에 하부의 반도체 칩에 대한 와이어 본딩 공정이 필요할 수 있다. 이에 따라, 큐어링 공정이 복수회 필요하여 제조 공정이 복잡해질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 제1 및 제2 접착 부재(121a, 121b)를 이용하여 상기 제1 및 제2 반도체 칩(120a, 120b)을 상기 패키지 기판(110) 상에 차례로 예비 부착하고, 한번의 큐어링 공정을 통해 상기 제1 및 제2 접착 부재(121a, 121b)를 경화시킨 후, 와이어 본딩하여 제조될 수 있다. 이에 따라, 상기 반도체 패키지(100)의 제조 공정을 단순화할 수 있으므로, 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
도 2 및 도 11d를 참조하면, 상기 패키지 기판(110)과 상기 제1 반도체 칩(120a)을 연결하는 제1 칩 선택 와이어(SW1), 제1 보조 와이어(aW1), 및 제1 와이어(W1)를 형성할 수 있다. 예를 들어, 와이어 본딩 방법을 이용하여, 상기 제1 보조 와이어(aW1)의 일단은 제2 칩 선택 기판 패드(111Sb)에 연결하고, 타단을 상기 제1 칩 더미 패드(DPa)에 연결할 수 있다.
또한, 상기 제1 반도체 칩(120a)과 상기 제2 반도체 칩(120b)을 연결하는 제2 보조 와이어(aW2) 및 제2 와이어(W2)를 형성할 수 있다. 예를 들어, 와이어 본딩 방법을 이용하여, 상기 제2 보조 와이어(aW2)의 일단은 상기 제1 칩 더미 패드(DPa)에 연결하고, 타단을 제2 칩 선택 패드(CE/CSb)에 연결할 수 있다.
이 때, 상기 패키지 기판(110)과 상기 제1 반도체 칩(120a) 사이의 와이어와 상기 제1 반도체 칩(120a)과 상기 제2 반도체 칩(120b) 사이의 와이어는 동시에 형성되거나 또는 임의의 순서에 의해 형성될 수 있다.
이후, 도시되지는 않았으나, 상기 제1 및 제2 반도체 칩(120a, 120b) 및 와이어(SW1, aW1, aW2, W1, W2)를 덮는 몰딩 부재를 형성할 수 있다. 상기 몰딩 부재는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC) 또는 적절한 절연성 수지를 포함할 수 있다.
도 11a 내지 도 11d에서는 도 1 내지 도 4d의 반도체 패키지(100)를 제조하는 방법을 공정 순서에 따라 도시한 것이나, 전술한 도 11a 내지 도 11d의 제조 단계를 참조하여 도 5 내지 도 10의 반도체 패키지(100', 200, 300, 400)를 제조할 수 있다.
도 5의 반도체 패키지(100')는 두 개의 선택 패드 및 두 개의 더미 패드를 각각 포함하는 제1 및 제2 반도체 칩(120a, 120b')를 준비한 후, 도 11a 내지 도 11d의 제조 방법을 참조하여 제조할 수 있다.
도 6의 반도체 패키지(200)는, 도 11b의 제2 반도체 칩(120b)의 실장 단계 후에, 하면에 접착 부재를 부착한 제3 반도체 칩(220c)을 제2 반도체 칩(220b) 상에 실장하는 단계를 더 거치고, 도 11c의 큐어링 공정 및 도 11d의 와이어 형성 공정을 거쳐 제조할 수 있다.
도 7 및 도 8의 반도체 패키지(300)는 도 11b의 제2 반도체 칩(120b)의 실장 단계 후에, 하면에 접착 부재를 부착한 제3 및 제4 반도체 칩(120d, 120e)를 제2 반도체 칩(120b) 상에 실장하는 단계를 더 거치고, 도 11c의 큐어링 공정 및 도 11d의 와이어 형성 공정을 거쳐 제조할 수 있다.
도 9 및 도 10의 반도체 패키지(400)는 도 11a 내지 도 11c에 따라 패키지 기판(110) 상에 제1 및 제2 반도체 칩(120a, 120b)을 실장한 후, 그 결과물 상에 절연층(421)을 형성할 수 있다. 상기 절연층(421)은 페릴렌 코팅(parylene coating) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 절연층(421)은 상기 패키지 기판(110) 및 상기 제1 및 제2 반도체 칩(120a, 120b)으로부터의 전류 누설을 방지하기 위해 형성될 수 있다.
이후, 상기 패키지 기판(110)의 기판 패드(111, 111Sa, 111Sb), 제1 반도체 칩(120a)의 제1 칩 패드(CE/CSa, DPa, APa), 및 제2 반도체 칩(120b)의 제2 칩 패드(CE/CSb, DPb, APb)의 상면이 노출되도록 절연층(421)을 일부 제거할 수 있다. 이 때, 레이저 어블레이션(laser ablation) 방법이 이용될 수 있으나, 이에 한정되는 것은 아니다.
이어서, 도 9 및 도 10을 함께 참조하면, 디스펜싱 방법 등을 이용하여 도전성 물질로 이루어진 제1 칩 선택 구조물(SB1), 제1 및 제2 보조 구조물(aB1, aB2)로 이루어진 제2 칩 선택 구조물(SB2), 및 제1 및 제2 칩 연결 구조물(B1, B2)를 형성할 수 있다. 이 때, 상기 연결 구조물들은 도전성 폴리머 또는 도전성 잉크로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함하는 시스템(1000)이다.
도 12를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 10에 예시한 반도체 소자(100, 100', 200, 300, 400) 중 적어도 하나를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 차례로 적층된 복수의 반도체 칩들에 포함되는 하부 및 상부 반도체 칩으로써, 상기 하부 및 상부 반도체 칩 각각의 반도체 칩은 칩 선택 신호를 상기 반도체 칩의 내부 회로에 전달하는 칩 선택 패드 및 상기 반도체 칩의 내부 회로와 전기적으로 플로팅된 칩 더미 패드가 상기 반도체 칩의 제1 변을 따라 연속적으로 배치된 패드 배열을 포함하는, 하부 및 상부 반도체 칩;
    상기 패키지 기판과 상기 하부 반도체 칩의 칩 선택 패드를 전기적으로 연결하는 하부 칩 선택 부재; 및
    상기 패키지 기판과 상기 하부 반도체 칩의 칩 더미 패드를 전기적으로 연결하는 제1 보조 연결 부재, 및 상기 하부 반도체 칩의 칩 더미 패드와 상기 상부 반도체 칩의 칩 선택 패드를 전기적으로 연결하는 제2 보조 연결 부재를 포함하는 상부 칩 선택 부재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 하부 및 상부 반도체 칩 각각의 반도체 칩은, 상기 제1 변 및 상기 제1 변과 꼭지점을 공유하는 제2 변을 포함하고,
    상기 패드 배열은 상기 제1 및 제2 변을 따라 형성된 L 형 패드 배열인 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서, 상기 상부 반도체 칩이 상기 하부 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 상부 반도체 칩의 상기 제1 및 제2 변은 상기 하부 반도체 칩 상에 배치되되, 상기 하부 반도체 칩의 제1 및 제2 변으로부터 각각 이격하여 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서, 상기 제1 보조 연결 부재는 제1 보조 와이어이고, 상기 제2 보조 연결 부재는 제2 보조 와이어인 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서, 상기 제1 보조 연결 부재는 상기 제1 반도체 칩의 일부 측면 및 일부 상면을, 상기 제2 보조 연결 부재는 상기 제2 반도체 칩의 일부 측면 및 일부 상면을 덮고, 상기 제1 및 제2 보조 연결 부재는 일체로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서, 상기 패드 배열은 상기 하부 및 상부 반도체 칩 각각의 반도체 칩을 구동하기 위한 신호들을 전달하는 복수의 활성 패드들을 포함하고,
    상기 하부 반도체 칩의 복수의 활성 패드들 각각은, 제1 칩 연결 부재를 통해 상기 패키지 기판에 연결되고,
    상기 상부 반도체 칩의 복수의 활성 패드들 각각은, 제2 칩 연결 부재를 통해 상기 하부 반도체 칩의 복수의 활성 패드들 각각에 연결되고,
    상기 반도체 패키지를 상방에서 보았을 때, 상기 제1 변의 법선 방향과 상기 제2 보조 연결 부재가 연장되는 방향은 제1 사이각을 가지고, 상기 제1 변의 법선 방향과 상기 제2 칩 연결 부재가 연장되는 방향은 상기 제1 사이각보다 큰 제2 사이각을 가지는 것을 특징으로 하는 반도체 패키지. 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서, 상기 상부 반도체 칩과 상기 하부 반도체 칩 사이에는 접착 부재가 개재되고, 상기 접착 부재의 높이는, 상기 하부 반도체 칩의 상면으로부터 상기 하부 칩 선택 부재의 최고 지점까지의 높이보다 작은 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서, 상기 칩 더미 패드는, 상기 하부 반도체 칩 상에 배치되는 반도체 칩의 개수 이상으로 연속적으로 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서, 상기 하부 및 상부 반도체 칩 각각의 반도체 칩은, 상기 제1 변과 꼭지점을 공유하는 제2 변을 포함하고,
    상기 칩 더미 패드는, 상기 제1 및 제2 변이 공유하는 꼭지점을 기준으로 상기 칩 선택 패드보다 후방에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서, 상기 상부 반도체 칩의 칩 더미 패드는 외부와전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서, 상기 하부 반도체 칩과 상기 패키지 기판 사이를 직접 연결하는 연결 부재의 수는, 상기 상부 반도체 칩에 연결되는 연결 부재의 수보다 많은 것을 특징으로 하는 반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판 상에 차례로 적층된 동종의 제1 내지 제3 반도체 칩으로써, 상기 제1 내지 제3 반도체 칩 각각의 반도체 칩은, 칩 선택 신호를 상기 반도체 칩의 내부 회로에 전달하는 칩 선택 패드 및 상기 반도체 칩의 내부 회로와 전기적으로 플로팅된 제1 및 제2 칩 더미 패드가 상기 반도체 칩의 제1 변을 따라 연속적으로 배치된 패드 배열을 포함하는, 제1 내지 제3 반도체 칩;
    상기 제1 반도체 칩의 칩 선택 패드와 상기 패키지 기판 사이를 연결하는 제1 칩 선택 부재;
    상기 제1 반도체 칩의 제1 칩 더미 패드와 상기 패키지 기판 사이를 연결하는 제1 보조 연결 부재 및 상기 제2 반도체 칩의 칩 선택 패드와 상기 제1 반도체 칩의 칩 더미 패드 사이를 연결하는 제2 보조 연결 부재를 포함하는 제2 칩 선택 부재;
    상기 제1 반도체 칩의 제2 칩 더미 패드와 상기 패키지 기판 사이를 연결하는 제3 보조 연결 부재, 상기 제2 반도체 칩의 제1 칩 더미 패드와 상기 제1 반도체 칩의 제2 칩 더미 패드 사이를 연결하는 제4 보조 연결 부재, 및 상기 제3 반도체 칩의 칩 선택 패드와 상기 제2 반도체 칩의 제1 칩 더미 패드 사이를 연결하는 제5 보조 연결 부재를 포함하는 제3 칩 선택 부재;를 포함하는 반도체 패키지.
  13. 제12 항에 있어서, 상기 패드 배열은, 상기 제1 변 및 상기 제1 변과 꼭지점을 공유하는 제2 변을 따라 형성되어 L 형 패드 배열이고,
    상기 제1 칩 더미 패드는, 상기 제1 및 제2 변이 공유하는 꼭지점을 기준으로 상기 칩 선택 패드보다 후방에 위치하고,
    상기 제2 칩 더미 패드는, 상기 꼭지점을 기준으로 상기 제1 칩 더미 패드보다 후방에 위치하는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서, 상기 제2 반도체 칩이 상기 제1 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제2 반도체 칩의 제1 및 제2 변은 상기 제1 반도체 칩 상에 배치되되, 상기 제1 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치되고,
    상기 제3 반도체 칩이 상기 제2 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제3 반도체 칩의 제1 및 제2 변은 상기 제2 반도체 칩 상에 배치되되, 상기 제2 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치되는 것을 특징으로 하는 반도체 패키지.
  15. 패키지 기판; 및
    상기 패키지 기판 상에 차례로 적층된 동종의 제1 내지 제3 반도체 칩으로써, 상기 제1 내지 제3 반도체 칩 각각의 반도체 칩은, 시계 방향으로 제1 내지 제4 변을 가지는 사변형으로 이루어지고, 상기 제1 및 제2 변을 따라 복수의 패드들이 배치된 L형 패드 배열을 포함하는 제1 내지 제3 반도체 칩;을 포함하고,
    상기 제2 반도체 칩이 상기 제1 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제2 반도체 칩의 제1 및 제2 변은 상기 제1 반도체 칩 상에 배치되되, 상기 제1 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치되고,
    상기 제3 반도체 칩이 상기 제2 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제3 반도체 칩의 제3 및 제4 변은 상기 제2 반도체 칩 상에 배치되되, 상기 제2 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치되는 반도체 패키지.
  16. 제15 항에 있어서, 상기 패키지 기판은,
    상기 제1 반도체 칩의 제1 및 제2 변을 따라 형성되는 제1 L형 기판 패드 배열과, 상기 제3 반도체 칩의 제1 및 제2 변을 따라 형성되는 제2 L형 기판 패드 배열을 포함하는 사변형 기판 패드 배열을 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서, 상기 제3 반도체 칩 상에 적층되고 상기 제1 내지 제3 반도체 칩과 동종인 제4 반도체 칩으로써, 상기 제4 반도체 칩은 시계 방향으로 제1 내지 제4 변을 가지는 사변형으로 이루어지고, 상기 제1 및 제2 변을 따라 복수의 패드들이 배치된 L형 패드 배열을 포함하는 제4 반도체 칩을 더 포함하고,
    상기 제4 반도체 칩이 상기 제3 반도체 칩의 L형 패드 배열과 중첩되지 않도록, 상기 제4 반도체 칩의 제1 및 제2 변은 상기 제3 반도체 칩 상에 배치되되, 상기 제3 반도체 칩의 제1 및 제2 변과 각각 이격하여 배치되는 것을 특징으로 하는 반도체 패키지.
  18. 제15 항에 있어서, 상기 L형 패드 배열은, 칩 선택 신호를 반도체 칩의 내부 회로에 전달하는 칩 선택 패드 및 반도체 칩의 내부 회로와 전기적으로 플로팅된 칩 더미 패드가 연속적으로 배치된 구조를 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제18 항에 있어서, 상기 제1 반도체 칩의 칩 선택 패드와 상기 패키지 기판의 제1 칩 선택 기판 패드 사이를 연결하는 제1 칩 선택 부재; 및
    상기 제1 반도체 칩의 칩 더미 패드와 상기 패키지 기판의 제2 칩 선택 기판 패드 사이를 연결하는 제1 보조 연결 부재 및 상기 제2 반도체 칩의 칩 선택 패드와 상기 제1 반도체 칩의 칩 더미 패드 사이를 연결하는 제2 보조 연결 부재를 포함하는 제2 칩 선택 부재; 및
    상기 제3 반도체 칩의 칩 선택 패드와 상기 패키지 기판의 제3 칩 선택 기판 패드 사이를 연결하는 제3 칩 선택 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제19 항에 있어서, 상기 제3 반도체 칩의 칩 더미 패드와 상기 패키지 기판의 제4 칩 선택 기판 패드 사이를 연결하는 제3 보조 연결 부재 및 상기 제4 반도체 칩의 칩 선택 패드와 상기 제3 반도체 칩의 칩 더미 패드 사이를 연결하는 제4 보조 연결 부재를 포함하는 제4 칩 선택 연결 부재;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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