KR20180054924A - 비정질 금속 박막 비선형 저항기 - Google Patents

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KR20180054924A
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Abstract

저항기, 다이오드, 및 박막 트랜지스터와 같은 전자 부품들의 성능 향상을 위하여 비정질 다성분 금속 막들이 이용될 수 있다. AMMFs의 계면 특성은 결정질 금속 막들의 계면 특성보다 우수하기 때문에, AMMF와 산화막 사이의 계면에서의 전기장은 더욱 균일하다. AMMF 저항기(AMNR)는, 비정질 금속, 터널링 절연체, 및 결정질 금속층을 포함하는 3-층 구조로 제조될 수 있다. 상기 물질의 순서, 전극의 패턴, 및 중첩 영역의 사이즈 및 개수를 변경함으로써, 상기 AMNR의 I-V 성능 특성이 조절될 수 있다. 비공면(non-planar) AMNR은, 금속 산화물 터널링 절연체 층들에 의해 분리된 3개의 금속층들을 포함하는 5-층 구조를 갖는데, 비정질 금속 박막 물질은 중간 전극들을 제작하는데 사용된다.

Description

비정질 금속 박막 비선형 저항기
본 명세서에 개시된 내용은 비정질 금속막으로 된 하나 이상의 층을 포함하는 마이크로 전자장치에 관한 것이다.
비정질 금속은 단단한 고체 물질로서, 그것의 원자 구조에는 결정질 물질의 특징인 주기성(periodicity)이 결여되어 있다. 비정질 금속에는 결정면 형성이 억제되는데, 예를 들어 다수의 성분들이 포함됨으로써 억제된다. 대안적으로, 이성분계(binary system)를 통해 결정면 형성이 억제될 수 있다. 비정질 금속은 흔히 금속 용융물로부터의 빠른 ??칭(quenching)을 통해 형성되거나 물리 기상 증착(즉, 스퍼터링)에 의한 플라즈마로부터 형성된다. 구성성분들이 많을수록 용융물로부터의 ??칭 속도를 더 낮추는데 도움이 될 수 있으나, 플라즈마로부터의 PVD를 이용할 경우에는 다수의 구성성분들이 결정적(crucial)이지 않을 정도로 ??칭 속도가 충분히 높을 수 있다. 심지어 이성분계에서도, 구성성분들이 매우 다른 사이즈를 가질 수 있다.
4개의 성분들- 지르코늄, 구리, 알루미늄, 및 니켈 -을 갖는 비정질 금속의 예로는 미국 특허 제8,436,337호에 설명되어 있는 Zr55Cu30Al10Ni5가 있다. 비정질 금속은 저항 측정을 통해 확인될 수 있는데, 비정질 금속 물질은 전도성을 띄고 있기는 하지만 그것의 결정질 카운터파트(counterpart)에 비해 약 10배 정도 더 큰 저항을 갖는다는 것이 저항 측정을 통해 밝혀졌다. 또한, 표면조도 측정을 통해 나타나듯이, 비정질 금속은 결정질 금속보다 더 부드러운 표면을 갖는다.
약 10-20 nm 범위의 두께를 갖는 비정질 다성분 금속막(amorphous multi-component metallic films)(AMMFs)은, 저항기, 다이오드, 및 박막트랜지스터와 같은 전자부품의 성능 향상을 위해 사용될 수 있다. 본 기술분야에서 잘 알려져 있는 많은 증착 기술들이 AMMFs 형성을 위해 사용될 수 있다. 예를 들어, 4개의 상이한 금속 타겟을 사용하여 통상의 스퍼터 증착을 통해 기판 상에 예시적인 AMMF Zr55Cu30Al10Ni5를 형성할 수 있다. 대안적으로, 하나의 타겟 소스가 사용될 수도 있다. AMMFs의 계면 특성(interfacial properties)은 결정질 금속막의 계면 특성보다 우수하며, 따라서 AMMF와 산화막의 계면에서의 전기장이 더 균일하다는 것이 박막 기술분야에서 통상의 지식을 가진 자에게 알려져 있다. 예를 들어, 이러한 균일성을 통해, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 나타내는 트랜지스터 및 금속-절연체-금속(MIM) 다이오드에서 우수한 전류-전압(I-V) 특성 커브가 발현되었다. 상기 터널링 MIM 다이오드는 하부 전극으로서 AMMF를 포함하고 상부 전극으로서 결정질 금속막을 포함한다. 2개의 상이한 전극들은 터널링 절연체에 의해 분리되어 있는데, 상기 터널링 절연체는 전하 캐리어가 하부의 비정질 전극으로부터 상부의 결정질 금속 전극으로 이동하기 위한 일방향(one-way) 터널링 경로를 제공한다. AMMFs를 다이오드 및 트랜지스터에 응용한 예들이 미국 특허 제8,436,337호 및 제8,822,978호에 설명되어 있다.
기존의 박막 비선형 저항기들에 비해 우수한 성능을 갖는 비정질 금속 박막 비선형 저항기(amorphous metal thin film non-linear resistors)(AMNRs)가 미국 특허 제9,099,230호 및 PCT 특허출원 제WO2014/074360호에 설명되어 있다. 이러한 AMNRs은, 다른 박막 저항기들과는 달리, 인가된 전압의 극성에 무관하게 동작한다는 점에서 어느 정도 흥미롭다. 이러한 극성-대칭(polarity-symmetric) AMNRs은 액정 디스플레이(LCD) 또는 유기발광다이오드(OLED) 디스플레이 기술 및 전자기 센서 어레이에 있어서 향상된 신호 제어를 제공할 수 있다.
간략한 요약
본 명세서에 개시되는 내용은 2 이상의 액티브 영역들을 갖는 다수의 비정질 금속 박막 인터커넥트들(interconnects)을 포함하는 장치 및 시스템에 관한 것이다. 상기 장치는, 각각이 상기 장치의 서로 다른 레벨에 존재하는 3개 이상의 인터커넥트들을 포함하거나 상기 장치의 다양한 레벨들에 형성된 4개 이상의 인터커넥트들을 포함한다. 각 장치는 2-단자 장치(two-terminal device)로서, 상기 인터커넥트들 중에는 상기 단자들이거나 상기 단자들에 연결되어 있는(coupled) 인터커넥트들이 포함되어 있다.
얇고 고성능인 이들 장치들은 디스플레이 기술에서 트랜지스터를 대체할 것이다. 이들 장치들은 통상의 트랜지스터 기술에 비해 더 작은 풋프린트(footprint)가 소요되는 등 매우 효율적으로 제조될 수 있기 때문에 50%를 초과하는 픽셀 윈도우 영역(빛이 투과하는 영역)이 제공될 것이다.
각 액티브 영역은 3개 층들, 즉 제1 비정질 금속 박막 인터커넥트, 상기 제1 비정질 금속 박막 인터커넥트 상의 터널링 절연체, 및 상기 터널링 절연체 상에 위치하며 상기 제1 비정질 금속 박막 인터커넥트의 일부와 중첩하는 제2 인터커넥트를 포함한다. 상기 제2 인터커넥트는 비정질 금속 박막 인터커넥트, 결정질 금속 박막 인터커넥트, 또는 투명 전도성 산화물 박막일 수 있다.
2 이상의 액티브 영역들을 구현하기 위하여, 상기 시스템은 제1 비정질 금속 박막 인터커넥트 및 제2 금속 박막 인터커넥트를 포함하고, 이들 각각은 제3 인터커넥트와 중첩된다. 상기 제3 인터커넥트가 상기 제1 및 제2 인터커넥트들과 중첩되는 영역이 "액티브 영역"이다. 상기 제3 인터커넥트는 상기 제1 인터커넥트 위에 존재하고 상기 제2 인터커넥트 아래에 위치할 수 있다. 다양한 배열 형태들이 가능하며 이것들에 대해서는 아래에서 더욱 구체적으로 설명한다.
성능 향상을 위해, 상기 2-단자 장치가 디스플레이 내에 통합될 수 있다. 상기 장치에 의해, 상기 인터커넥트들 사이에 형성된 유전체층의 두께를 증가시키지 않고도 문턱전압(threshold voltage)이 증가될 수 있다. 파울러-노드하임 전도(conduction)가 이루어질 수 있도록 하기 위해서는 특정 두께가 중요하다. 유전체층이 너무 두껍거나 너무 얇은 두께를 가지면 상기 전도(conduction)에 영향을 줄 수 있으며 상기 장치의 적절한 동작을 방해할 수 있다. 상기 장치는 한 개의 액티브 영역을 갖는 장치에 비해 더 높은 전압에서 동작할 수 있다. 이것은 터널 접합(tunnel junctions) 개수를 증가시킬 수 있고, 따라서 상기 전압을 증가시킬 수 있다.
비정질 금속 박막 인터커넥트를 이용하는 상기 장치는 대칭적 전류 및 전압 특성과 같은 유리한 특성들을 갖는다. 또한, 더 많은 액티브 영역을 포함시키고 상기 액티브 영역의 사이즈를 조절함으로써, 상기 장치는 터널링 절연체를 동일 두께로 유지하면서도 소기의 특정 커패시턴스 및 문턱전압을 갖도록 조정될 수 있다. 2개의 액티브 영역들만을 갖는 장치는 약 5 볼트의 문턱전압을 얻을 수 있을 것임에 반해, 12개의 액티브 영역들을 갖는 장치는 약 30 볼트의 문턱전압을 얻을 수 있을 것이다. 짝수개의 액티브 영역들에 있어서는 전압 대칭이 유지된다. 홀수개의 액티브 영역들에 있어서는 전압 응답(voltage response)이 비대칭이다. 따라서, 어떤 특정 응용 분야를 위한 비대칭 AMNR 장치가 도출될 수 있다.
이들은 어떠한 반도체 물질도 포함하지 않는 능동 전자장치(active electronics)일 수 있다. 상기 장치는 유리층 상에 형성되며, 능동 전자장치를 형성하기 위하여 터널링 절연체와 함께 비정질 금속 박막이 사용된다.
도면에서, 동일한 도면부호들은 유사한 구성요소들을 가리킨다. 도면에서 구성요소들의 사이즈 및 상대적 비율이 반드시 실제 스케일로 그려진 것은 아니다.
도 1은 본 개시 내용의 일 실시예에 따른, 6개(n=6) 액티브 영역을 갖는 장치의 상부 평면도이다.
도 2는 3개, 4개, 5개, 및 12 개의 액티브 영역들을 각각 갖는 장치의 상부 평면도들을 포함한다.
도 3은 본 명세서에 설명된 일 실시예에 따른, 2개를 초과하는 액티브 영역들을 갖는 장치들의 제조 공정의 순서도이다.
도 4a-4c는 본 개시 내용에 따른 비공면(non-planar) 장치들의 상이한 배열 형태들을 위에서 내려다본 도면들(top down views)이다.
도 5는 본 명세서에 설명된 일 실시예에 따른 비공면 장치를 형성하기 위한 제조 공정의 순서도이다.
도 6은 본 명세서에 설명된 다른 실시예에 따른 장치를 형성하기 위한 제조 공정의 순서도이다.
도 7a, 7b, 및 7c는 본 개시 내용의 일 실시예에 따른 횡전계 방식(in-plane switching) 픽셀의 도면들이다.
도 7d는 도 7a, 7b, 및 7c를 형성하는 것과 관련된 공정이다.
도 8a-8c는 본 개시 내용의 다른 실시예에 따른 수직 배향 방식(vertical alignment)(VA) 픽셀의 평면도 및 단면도들이다.
도 8d는 상이한 공정 기술을 통해 형성된 도 8a의 수직 배향 방식 픽셀의 대안적 단면도이다.
도 9는 본 개시 내용에 따라 형성된 픽셀들을 갖는 스크린이 구비된 장치 및 상기 픽셀들의 확대도들을 포함한다.
도 10a, 10b, 및 10c는 본 개시 내용에 따른 픽셀들의 대안적인 배열 형태들이다.
도 11은 본 개시 내용의 대안적 실시예에 함께 형성된 콘택(contact)의 확대도이다.
도 12는 도 11의 콘택을 형성하기 위한 공정의 순서도이다.
도 13은 본 개시 내용의 일 실시예에의 공유 선택 라인 레이아웃(shared select line layout)을 위에서 내려다본 도면이다.
도 14는 커패시터를 갖는 횡전계 방식 배열 형태의 개략도이다.
도 15a-15c는 본 개시 내용의 횡전계 방식 배열 형태의 일 실시예를 위에서 내려다본 도면 및 그 단면도들이다.
도 16은 도 15a-15c의 배열 형태를 형성하기 위한 공정의 순서도이다.
도 17a-17b는 본 개시 내용의 횡전계 방식 배열 형태의 일 실시예를 위에서 내려다본 도면 및 그 단면도이다.
도 18은 도 17a-17b의 배열 형태를 형성하기 위한 공정의 순서도이다.
본 개시 내용의 구체적 실시예들이 예시의 목적으로 본 명세서에 설명되지만, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않는 다양한 변경들이 가능하다는 것이 인식될 것이다. 따라서, 본 개시 내용은 첨부된 청구항들에 의한 것을 제외하고는 제한되지 않는다.
본 설명에서, 개시된 대상 기술의 다양한 관점들에 대한 완전한 이해를 제공하기 위하여 특정 구체적 사항들이 제시된다. 그러나, 상기 개시된 대상 기술은 이러한 구체적 사항들 없이도 실시될 수 있다. 어떤 경우에 있어서는, 본 개시 내용의 다른 관점들에 대한 설명이 모호해지는 것을 방지하기 위하여, 본 명세서에 개시된 대상 기술의 실시예들을 구성하는 주지의 구조들 및 반도체 공정 방법들에 대한 자세한 설명은 생략한다.
본 명세서를 통틀어 "한 실시예(one embodiment)" 또는 "일 실시예(an embodiment)"로 나타낸 것은 그 실시예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서를 통틀어 다양한 곳에서 "한 실시예에 있어서" 또는 "일 실시예에 있어서"라는 구(phrase)가 기재되었다고 해서 그 모두가 반드시 동일한 관점을 나타내는 것은 아니다. 또한, 상기 특정 특징, 구조, 또는 특성은 본 개시 내용의 하나 이상의 관점들에 임의의 적절한 방법으로 결합될 수 있다.
도 1은 본 개시 내용의 실시예들에 따라 형성된 장치(100)의 상부 평면도이다. 이 장치는 멀티-터널 접합 비정질 금속 박막 비선형 저항기(multi-tunnel junction amorphous metal thin film non-linear resistor)(AMNR)이다.
장치(100)는 6개의 액티브 영역들을 포함하는데, 상기 액티브 영역은 인터커넥트들이 중첩되는 영역이다. 장치(100)는 제1 인터커넥트(102), 제2 인터커넥트(104), 및 제3 인터커넥트(106)를 포함하되, 이들 각각은 비정질 금속 박막 층이다. 상기 장치(100)는 제4 인터커넥트(108) 및 제5 인터커넥트(110)를 포함하는데, 이들은 외부의 전력원(전력 또는 접지와 같은)에 연결되어 있다. 상기 제4 인터커넥트(108) 및 상기 제5 인터커넥트(110)는 상기 장치의 2개의 단자들이다. 도 1에서는 보이지 않지만, 액티브 영역들 각각에서 인터커넥트들 사이에는 유전체가 존재한다. 이것은 아래에서 더욱 자세히 설명될 것이다.
상기 제4 인터커넥트(108)는 상기 제1 인터커넥트의 제1 부분과 중첩함으로써 제1 액티브 영역(112)을 형성한다. 제6 인터커넥트(114)은 상기 제1 인터커넥트(102)의 제2 부분과 중첩함으로써 제2 액티브 영역(116)을 형성한다. 상기 제6 인터커넥트는 상기 제2 인터커넥트(104)의 제1 부분과 중첩함으로써 제3 액티브 영역(118)을 형성한다. 제7 인터커넥트(120)는 상기 제2 인터커넥트의 제2 부분과 중첩함으로써 제4 액티브 영역(122)을 형성한다. 상기 제7 인터커넥트(120)는 상기 제3 인터커넥트(106)의 제1 부분과 중첩함으로써 제5 액티브 영역(124)을 형성한다. 상기 제5 인터커넥트는 상기 제3 인터커넥트(106)의 제2 부분과 중첩함으로써 제6 액티브 영역(126)을 형성한다.
상기 제4 인터커넥트(108), 상기 제5 인터커넥트(110), 상기 제6 인터커넥트(114), 및 상기 제7 인터커넥트(120)는 상기 제1, 제2, 및 제3 인터커넥트들(102, 104, 106)과 동일한 비정질 금속 박막일 수 있다. 대안적으로, 상기 제4 인터커넥트(108), 상기 제5 인터커넥트(110), 상기 제6 인터커넥트(114), 및 상기 제7 인터커넥트(120)는, 결정질 금속 박막 인터커넥트 또는 투명 전도성 산화물 박막과 같은 상이한 물질일 수 있다.
도 1에서, 상기 제1, 제2, 및 제3 인터커넥트들(102, 104, 106)은 제1 면(plane)에 형성되고, 상기 제4, 제5, 제6, 및 제7 인터커넥트들(108, 110, 114, 120)은 상기 제1 면 위의 제2면에 형성된다. 다른 실시예에서는 상기 제1 면이 상기 제2 면의 위에 있을 수 있다. 또한, 뒤의 도면들(예를 들어, 도 4c)에 도시되어 있듯이, 상기 제4, 제5, 제6, 및 제7 인터커넥트들(108, 110, 114, 120)은 서로 다른 면들에 존재할 수 있다.
상기 인터커넥트들 중 비정질 금속 박막인 인터커넥트와 결부된 두 개 액티브 영역들로 구성된 쌍들 각각은 비정질 금속 박막 저항기(AMNR)로 여겨질 수 있으며, 따라서 6개의 액티브 영역들이 존재할 경우 3개의 AMNR 장치들이 존재하게 된다.
도 2는 3개, 4개, 5개, 및 12 개의 액티브 영역들을 각각 갖는 배열 형태들의 장치들의 상부 평면도들을 포함한다. 이 배열 형태들 각각에 있어서, 적어도 2개의 인터커넥트 레벨 또는 층들이 존재한다(즉, 모든 인터커넥트들이 공면(coplanar)인 것은 아니다). 이 배열 형태들 각각은 2개의 단자들을 갖는다. 인터커넥트들 중 몇 개는 장치의 제1 레벨 또는 층에 형성되는 반면, 다른 그룹의 인터커넥트들은 장치의 제2 레벨 또는 층에 형성된다. 장치에 2개를 초과하는 레벨들이 존재하고 이 레벨들에 서로 다른 인터커넥트들이 형성될 수도 있다.
제1 배열 형태(200)는 4개의 인터커넥트들(202, 204, 206, 208)을 포함한다. 제1 인터커넥트(202)와 제4 인터커넥트(208)는 제어 신호 라인과 접지 사이에 연결되어 있다. 제2 인터커넥트(204)는 제1 인터커넥트(202)와 중첩되어 있다. 제3 인터커넥트(206)는 제2 인터커넥트 및 제4 인터커넥트와 중첩되어 있고, 따라서 이 배열 형태는 3개의 액티브 영역들(n=3)을 갖는다. 상기 인터커넥트들 각각은 비정질 금속 박막일 수 있다. 또는, 상기 제2 및 제3 인터커넥트들은 비정질 금속 박막인 반면 상기 제1 및 제4 인터커넥트들은 상이한 전도성 물질일 수 있다.
제2 배열 형태(210)는 5개의 인터커넥트들(212, 214, 216, 218, 220)로부터 형성된 4개의 액티브 영역들(n=4)을 포함한다. 제3 배열 형태(222)는 6개의 인터커넥트들(224, 226, 228, 230, 232, 234)로부터 5개의 액티브 영역들(n=5)을 포함한다. 제4 배열 형태(236)은 13개의 인터커넥트들(238-262)로부터 형성된 12개의 액티브 영역들(n=12)을 포함한다. 어떤 개수의 액티브 영역들이라도 만들어질 수 있으며, 위 배열 형태들로부터 파악할 수 있는 바와 같이, 액티브 영역들의 개수가 n이면 그 액티브 영역들(n)을 만들기 위한 인터커넥트들의 개수는 n+1이다.
본 개시 내용의 장치들은, 인터커넥트들 모두가 하나의 레벨 또는 면에 형성되는 것이 아니라는 점에서 비선형[즉, 비공면(non-coplanar)]이다. 도 3은, 본 명세서에 설명된 일 실시예에 따라 도 1의 장치(100)와 같이 2개를 초과하는 액티브 영역들을 갖는 장치를 제조하는 공정(300)의 순서도이다. 상기 공정은 기판 상에 한 개 이상의 제1 인터커넥트가 형성되는 제1 스텝(302)을 포함한다. 상기 제1 인터커넥트는 비정질 금속 박막 물질이다. 이 제1 인터커넥트는 예를 들어 물리 기상 증착법에 의해 비정질 금속 박막 물질 층으로 먼저 증착된다. 이어서, 섀도우 마스킹(shadow masking), 포토리소그래피, 또는 임의의 적절한 마스킹 기술들 중 어느 하나를 이용하여 상기 층이 패터닝된다. 포토리소그래피가 이용된다면, 식각제(etchant) 선택은 습식 또는 건식 식각일 수 있다.
제2 스텝(304)에서, 터널링 절연체가 형성되는데, 이것은 원자층 증착법, 화학 기상 증착법, 플라즈마 강화 화학 기상 증착법, 및 용액 증착법과 같은 증착법을 통해 형성된 금속 산화물인 것이 바람직하다. 이 터널링 절연체는 선택된 재료에 따라 5 내지 15 나노미터 범위의 두께를 바람직하게 갖는다. 알루미늄 산화물이 하나의 옵션이다.
다음으로, 제3 스텝(306)에서, 2개 이상의 액티브 영역들이 존재하는 배열 형태가 되도록, 하나 이상의 제2 인터커넥트가 상기 터널링 절연체 상에 형성된다. 본 개시 내용에 설명된 다양한 실시예들을 구현하기 위하여 상기 스텝들은 다른 순서로 수행될 수 있다.
상기 제2 인터커넥트는 전도성 물질인데, 비정질 금속 박막, 결정질 금속 박막, 또는 투명 전도성 산화물 박막일 수 있다. 이 층은 단자들을 형성하는데 사용된다. 이 층은 예를 들어 물리 기상 증착법에 의해 증착된다. 소기의 특정 형상을 갖는 하부 전극을 형성하기 위하여, 예를 들어 습식 또는 건식 식각을 이용하는 리소그래피 또는 섀도우-마스킹과 같은 패터닝이 사용될 수 있다.
도 4a-4c는 본 개시 내용에 따른 비공면(non-planar) 장치들의 상이한 배열 형태들을 위에서 내려다본 도면들이다. 도 4a는 서로 다른 면에 각각 형성된 3개의 인터커넥트들(406, 408, 410)로부터 형성된 2개의 액티브 영역들(402, 404)을 갖는 배열 형태(400)이다. 인터커넥트(410)는 제1 면에 형성되고, 인터커넥트(408)은 상기 제1 면 위의 제2 면에 형성되며, 인터커넥트(410)는 상기 제2 면 위의 제3 면에 형성된다. 이 인터커넥트들 각각은 비정질 금속 박막일 수 있다. 적어도 인터커넥트(408)만큼은 비정질 금속 박막이다.
도 4b는 3개의 인터커넥트들(414, 416, 418)과 함께 2개의 액티브 영역들을 포함하는 배열 형태(412)이다. 제1 및 제2 인터커넥트들(416, 418)은 하부 면에 형성되는 반면 제3 인터커넥트(414)는 상기 제1 및 제2 인터커넥트들(416, 418) 위의 상부 면에 형성된다. 상기 제3 인터커넥트(414)는 비정질 금속 박막이다.
도 4c는 적어도 3개의 상이한 레벨들에 형성된 7개의 인터커넥트들과 함께 6개의 액티브 영역들을 갖는 배열 형태(420)이다. 제1 및 제2 인터커넥트들(422, 424)은 제1 또는 최하부 레벨에 형성된다. 제3 및 제4 인터커넥트들(426, 428)은 제2 또는 중간 레벨에 형성된다. 제5 인터커넥트(430)는 상기 제2 레벨에 형성되거나 상기 제2 레벨 위의 제3 레벨에 형성된다. 제6 및 제7 인터커넥트들(432, 434)은 상기 제3 레벨에 형성되거나 상기 제3 레벨 위의 제4 레벨에 형성된다. 위에서 설명한 바와 같이, 다양한 레벨들이 만들어질 수 있기 때문에, 비정질 금속층이 반드시 인터커넥트 적층체(stack) 중 가장 낮은 인터커넥트인 것은 아니다. 이 배열 형태에서, 상기 제3 인터커넥트(426), 제4 인터커넥트(428), 및 제5 인터커넥트(430)가 비정질 금속 박막일 수 있다.
도 5는 본 개시 내용의 일 실시예에 따른 비정질 금속 박막 비공면 저항기를 형성하기 위한 공정(500)이다. 스텝 502에서 기판 상에 하나 이상의 제1 인터커넥트를 형성함으로써 상기 공정이 시작된다. 상기 제1 인터커넥트는 전도성 물질이다. 다음으로, 스텝 504에서, 상기 제1 인터커넥트 상에 제1 터널링 절연체 층이 형성된다.
스텝 506에서, 하나 이상의 제2 인터커넥트가 상기 제1 터널링 절연체 층 상에 형성되는데, 상기 제2 인터커넥트는 비정질 금속 박막으로부터 형성된다. 스텝 508에서, 제2 터널링 절연체가 상기 제2 인터커넥트 상에 형성된다. 스텝 510에서, 하나 이상의 제3 인터커넥트가 상기 제2 터널링 절연체 상에 형성된다. 상기 제3 인터커넥트는 전도성이며, 상기 제1 인터커넥트와 마찬가지로 반드시 비정질 금속 박막인 것은 아니다.
도 6은 반전(inverted) 비정질 금속 박막 저항기를 형성하기 위한 공정(600)으로서, 상기 공정은 스텝 602에서 전도성이지만 반드시 비정질 금속 박막인 것은 아닌 하나 이상의 제1 인터커넥트를 기판 상에 형성하는 단계를 포함한다. 이어서, 스텝 604에서, 터널링 절연체 층이 상기 제1 인터커넥트 상에 형성된다. 다음으로, 스텝 606에서, 하나 이상의 제2 인터커넥트가 상기 터널링 절연체 상에 형성되는데, 상기 제2 인터커넥트는 비정질 금속 박막이다.
도 7a, 7b, 및 7c는 본 개시 내용에 따라 형성된 AMNR 장치들을 포함하는 픽셀의 상면도 및 단면도들이다. 이 장치들은 횡전계 방식(in-plane switching)(IPS)을 위해 사용될 수 있다. 도 7d는 도 7a, 7b, 및 7c를 형성하는 것과 관련된 공정이다. 본 개시 내용에 있어서 픽셀은 화소 또는 서브-화소를 나타내는 용어일 수 있다.
도 7a는 다수의 AMNR 장치들(702)을 포함하는 픽셀(700)의 상면도이다. 도 7b는 상기 픽셀(700)의 A-A 라인을 따른 단면도이다. 도 7c는 상기 픽셀(700)의 B-B 라인을 따른 단면도이다. 상기 픽셀(700)은, 투명하거나 그렇지 않으면 광원으로부터의 빛을 투과시킬 수 있는 기판(702) 상에 형성된다. 스텝 706에서, 다수의 제1 인터커넥트들(704a-704f)이 기판(702) 상에 형성된다. 이 실시예에서는, 상기 다수의 제1 인터커넥트들(704a-704f) 모두가 비정질 금속 박막으로 형성된다.
스텝 708에서, 제1 터널 절연체(710)가 상기 다수의 제1 인터커넥트들 위에 형성된다. 스텝 712에서, 다수의 제2 인터커넥트들(714a-714h)이 상기 제1 터널 절연체(710) 상에 형성된다. 선택 라인들(716, 718)이 상기 다수의 제2 인터커넥트들(714a-714h)과 동시에 형성될 수 있다.
스텝 720에서, 제2 절연체(722)가 상기 다수의 제2 인터커넥트들(714a-714h) 상에 형성된다. 상기 제2 절연체는 상기 제1 터널 절연체와 상이한 물질일 수 있다. 스텝 724에서, 다수의 평면-내 전극들(in-plane electrodes)(726a, 726b)이 상기 제2 절연체 상에 형성된다. 상부 유리층(728)이 LCD 층(730) 위에 위치한다. 전극 726a는 데이터 라인이기도 하다. 이와 같은 횡전계 방식 배열 형태에서는, 상기 데이터 라인이 상기 상부 유리층(728)의 반대 측에 있는 기판 상에 형성된다.
상기 전극들(726a, 726b)은 빗살 형상(comb fingered shape)을 갖도록 형성된다. 이 픽셀의 응용에 따라 더 적거나 더 많은 개수의 빗살들이 존재할 수 있다.
도 8a-8c는 본 개시 내용의 다른 실시예에 따른 수직 배향 방식(VA) 픽셀(800)의 상면도 및 단면도들이다. 이 픽셀(800)은 6개의 액티브 영역들을 갖는 제1 AMNR 장치(802) 및 6개의 액티브 영역들을 갖는 제2 AMNR 장치(804)를 포함한다. 다른 실시예들에서는, 제1 AMNR 장치가 제2 AMNR 장치와는 다른 개수의 액티브 영역들을 가질 수 있다. 제1 인터커넥트들(806a-806f)이 제1 유리층(808) 상에 형성된다. 상기 제1 인터커넥트들은, 제조 공정을 단순화시키는 매우 편평하며 부드러운 물질인 비정질 금속 박막들이다. 다음으로, 터널링 절연체(810)가 상기 제1 인터커넥트들 상에 형성된다.
제2 인터커넥트들(812a-812d)이 상기 터널링 절연체(810) 상에 형성된다. 추가적 신호 라인들(814, 820)이 상기 제2 인터커넥트들(812a-812d)과 동시에 형성될 수 있다. 또한, 제1 전극(816)도 상기 제2 인터커넥트들(812a-812d)과 동시에 형성될 수 있다. 액정 층 또는 다른 디스플레이 물질 층(822)이 상기 제1 전극과 제2 인터커넥트들(812a-812d) 상에 형성된다.
제2 전극(818)이 제2 유리층(824) 상에 형성된다. 이 실시예에서 상기 제1 및 제2 전극들은 엇갈려 있지만, 위에서 보았을 때 상기 제2 전극이 적어도 상기 제1 전극의 중앙부를 가리도록 서로 나란히 배열될 수 있다. 이 실시예에서, 상기 제1 및 제2 전극들은 일반적으로 정사각형 형상이지만, 다른 형상들도 생각할 수 있다. 이 전극들도 역시 빗살 형태일 수 있다.
도 8a는 6개의 액티브 영역들을 각각 갖는 제1 AMNR 장치(802) 및 제2 AMNR 장치(804)를 포함한다. 픽셀(800)은 AMNR 장치당 2개의 액티브 영역들만으로 형성될 수 있다. 예를 들어, 상기 제1 인터커넥트들 중 2개만이 형성된다면, 상기 픽셀은 인터커넥트들로서 806a와 806d를 포함하게 될 것이고 전극 816이 연장되어 상기 인터커넥트들(806a, 806d)과 중첩될 것이다.
달리 말하면, 상기 픽셀은 다음의 것들을 포함할 수 있다: 제1 유리층(기판 808), 상기 제1 유리층 상의 제1 및 제2 비정질 금속 박막 인터커넥트(인터커넥트 806a 및 806d), 상기 제1 유리층 상의 제1 전극(전극 816)(상기 제1 전극은 상기 제1 및 제2 비정질 금속 박막 인터커넥트들 사이에 연결되어 있음), 제2 전극(전극 818), 및 제2 유리층(824)(상기 제2 전극은 상기 제2 유리층 상에 있음). 픽셀 변경 요구에 따라, 상이한 개수의 인터커넥트들을 결합함으로써 다양한 인터커넥트들의 조합 및 다양한 개수의 액티브 영역들이 얻어질 수 있도록, 디자인이 변경될 수 있다.
AMNR 장치당 2개의 액티브 영역들을 갖는 수직 배향 방식의 픽셀을 만드는 공정은 단순한 공정으로서 반도체를 필요로 하지 않는다. 상기 픽셀이 디스플레이에 이용되는 경우, 상기 픽셀을 제조하는 공정은 백플레인(backplane) 제조로 일컬어진다. 이 백플레인은 상기 제1 유리층 상에 비정질 금속 박막 인터커넥트들을 증착 및 패터닝하는 것을 포함한다. 다음으로, 상기 제1 전극이 증착 및 패터닝된다. 증착 및 패터닝을 통해 상기 제2 전극이 상기 제2 유리층 상에 형성된다. 상기 제2 유리층은 컬러필터 유리일 수 있다. 상기 제2 전극은 인듐 주석 산화물일 수 있다.
상기 픽셀용 선택 라인들은 상기 제1 전극과 동시에 형성될 수 있다. 대안적 실시예에서는, 상기 선택 라인들이 먼저 형성된 후 상기 제1 전극이 형성되고 상기 선택 라인들에 연결된다(coupled). 도 8a의 선택 라인들은 라인들 820 및 814이며, 상기 제2 인터커넥트들(812a-812d)을 포함할 수 있다. 상기 선택 라인들은 비아(via)를 통해 상기 제1 전극에 연결될 수 있는데, 이에 대해서는 아래에 더욱 자세히 설명한다.
상기 제2 전극이 불투명 전도체라면, 2개의 액티브 영역들을 각각 갖는 2개의 AMNR 장치들이 존재하는 픽셀을 형성하는데 4번의 마스크 단계들이 실시된다. 픽셀 윈도우 물질은 투명 전도성 산화물로 형성되어야 한다. 이 공정은, 소정 거리만큼 서로 이격되어 있는 제1 및 제2 인터커넥트를 형성하기 위하여 비정질 금속 박막을 증착 및 패터닝하는 단계를 포함한다. 이것이 제1 마스크 단계이다. 상기 공정은 터널링 절연체를 형성하는 단계 및 그에 이어서 상기 제1 및 제2 인터커넥트들 위에 이들과 중첩되도록 선택 라인들을 증착 및 패터닝하는 단계를 포함한다. 이것이 제2 마스크 단계이다. 절연체가 상기 선택 라인들 상에 형성된다. 상기 선택 라인들에 대한 엑세스(access)를 제공하기 위하여, 상기 절연체를 관통하는 비아(via)들이 형성된다. 이어서, 전도성 물질을 증착 및 패터닝함으로써 제1 전극이 형성되고, 이것은 상기 비아들을 통해 상기 선택 라인들에 연결된다. 이것이 제3 마스크 단계이다. 전도성 산화물을 이용하여 제2 유리층 상에 제2 전극을 형성한다. 이것이 제4 마스크 단계이다. 액정층이 상기 제1 및 제2 전극들 사이에 위치한다. 대안적으로, 상기 마스크 단계들의 횟수를 줄이기 위하여 투-톤(two-tone) 마스크가 사용될 수 있다. 이 투-톤 마스크는 상기 선택 라인들과 제1 전극을 형성할 때 사용될 수 있다.
오직 2번의 마스크 단계들을 거쳐 AMNR 장치들이 완벽히 형성될 수 있다. 이 비정질 금속 박막 물질들은 매우 부드럽기 때문에, 후속 공정들을 통해 제조되는 것들이 고른 표면 상에 제조될 수 있다는 점에서 상기 비정질 금속 박막 물질은 제조 공정을 시작할 때 사용될 물질로서 매우 우수하다. 이 비정질 금속 박막들은 첫 번째로 형성되는 층인 경우가 많지만, 본 개시 내용에서 더 설명되듯이 다른 배열 형태들도 생각할 수 있다.
상기 기판의 상표면(top surface)으로부터 상기 제2 레벨의 인터커넥트들의 상표면까지인, 상기 AMNR 장치의 총 높이는 약 200 나노미터이다. 이들은 매우 얇은 고성능 장치들이다. 이 AMNR 장치들은 플렉서블 디스플레이에 포함될 수 있다.
오직 2개의 액티브 영역들만을 갖는 AMNR 장치는 약 5 볼트의 문턱전압을 이룰 수 있을 것이고 12개의 액티브 영역들을 갖는 장치는 약 30 볼트의 문턱전압을 이룰 수 있을 것인데, 여기서 각 장치는 유사하거나 동일한 터널링 절연체 두께를 갖는다.
서로 다른 개수의 액티브 영역들을 갖는 AMNR 장치들 사이의 문턱전압 관계식은 다음과 같다:
Figure pct00001
여기서, AMNR-X#1는 제1 AMNR 장치이고, AMNR-X#2는 제2 AMNR 장치이며, n은 액티브 영역의 개수이다.
서로 다른 개수의 액티브 영역들을 갖는 AMNR 장치들 사이의 커패시턴스 관계식은 다음과 같다:
Figure pct00002
여기서, AMNR-X#1는 제1 AMNR 장치이고, AMNR-X#2는 제2 AMNR 장치이며, n은 액티브 영역의 개수이다.
도 8d는 상이한 공정 기술을 통해 형성된 도 8a의 수직 배향 방식 픽셀의 대안적 단면도이다. 구체적으로, 도 8d는 공정 중에 평탄화 단계를 포함함으로써 도 8d에 도시된 바와 같이 층들이 등각적(conformal)이지 않다. 도 8d는 평탄화된 층들을 갖는 도 8a의 A-A 라인을 따른 단면도이다.
제1 인터커넥트들(806a, 806c)이 유리층(808) 상에 형성된다. 터널링 절연체(810)가 상기 제1 인터커넥트들 위에 형성되고 소정의 두께를 갖도록 평탄화된다. 상기 제2 인터커넥트들과 선택 라인들(814, 812a, 812b, 816)이 상기 평탄화된 터널링 절연체(810) 상에 형성된다. 유전체 층(813)이 상기 제2 인터커넥트들과 선택 라인들 위에 형성된 후 평탄화된다. 액정층(822)이 상기 유전체 층(813) 상에 위치한다. 제2 전극(818)이 제2 유리층(824) 상에 형성되고, 그 측면을 유전체 층(815)가 둘러쌈으로써 전극의 상면이 유전체의 상면과 공면(co-planar)이 되도록 한다.
도 9는 본 개시 내용에 따라 형성된 픽셀들(904)의 어레이(902)를 갖는 스크린(901)이 구비된 장치(900)를 포함한다. 상기 장치는 디스플레이를 포함하는 임의의 전자 장치일 수 있는데, 예를 들어 텔레비전, 컴퓨터, 모바일 폰, 태블릿, 또는 픽셀들을 포함하는 다른 장치일 수 있다.
각 픽셀(904)은 적색 서브-픽셀(906), 녹색 서브-픽셀(908), 및 청색 서브-픽셀(910)을 포함한다. 상기 서브-픽셀들이 수직 배향 배열 형태를 갖는 것으로 예시되어 있지만, 서브-픽셀이 적어도 한 개의 액티브 영역을 갖는 다수의 AMNR 장치들을 사용하여 형성되는 것이라면 그 어떤 배열 형태도 고려될 수 있다. 상기 예시된 배열 형태는 각 색상 별로 2개의 AMNR 장치들을 포함하되, 상기 AMNR 장치 각각은 6개의 액티브 영역들을 포함한다. 선택 라인들(914, 916)은 가로 방향으로 서로 인접한 픽셀들 및 서브-픽셀들에 의해 공유된다. 상부 전극인 제2 전극들(918, 920, 922, 924)은 세로 방향으로 다른 인접한 픽셀들에 연결된다.
도 10a, 10b, 및 10c는 본 개시 내용에 따른 픽셀들 또는 서브-픽셀들의 대안적 배열 형태들이다. 도 10a는 전극 영역(1006)의 동일 측에 제1 선택 라인(1002)과 제2 선택 라인(1004)이 존재하는 픽셀 배열 형태(1000)이다. 상기 배열 형태(1000)는, 상기 제1 및 제2 선택 라인들과 상기 전극 영역(1006) 사이에 위치하는, 제1 AMNR 장치(1008) 및 제2 AMNR 장치(1010)를 포함한다.
상기 제1 AMNR 장치(1008)는 6개의 액티브 영역들을 포함하지만, 상기 픽셀의 전압 요구에 따라 다른 개수들도 생각할 수 있다. 상기 6개의 액티브 영역들은, 기판 상에 존재하며 4개의 전도성 부분들과 중첩하는 3개의 비정질 금속 인터커넥트들(1012)에 의해 얻어진다. 상기 4개의 전도성 부분들은 상기 제1 선택 라인(1002)으로부터 연장된 부분인 제1 부분(1014)을 포함한다. 제2 부분(1016)은 상기 인터커넥트들(1012) 중 2개와 중첩한다. 제3 부분(1018)은 상기 인터커넥트들(1012) 중 2개와 중첩하며 상기 제2 부분과 실질적으로 나란하거나 평행하다. 그리고 제4 부분(1020)은 상기 인터커넥트들(1012) 중 하나와 중첩한다.
상기 제4 부분(1020)은 뒤집힌 U자 형상으로서 상기 제2 AMNR 장치(1010)의 3개의 비정질 금속 인터커넥트들(1022) 중 하나와도 중첩한다. 상기 제4 부분(1020)은, 비아(1026)를 통해, 전극 영역에 있는 제1 전극(1024)과도 연결된다. 제2 전극(1025)은 상기 제1 전극의 빗살과 상호작용하는 빗살을 갖는다. 상기 제2 전극(1025)는 어레이 내의 상이한 인접 픽셀들에 연결된 신호 라인(1027)을 포함한다.
상기 제2 AMNR(1010)은 상기 제1 AMNR(1008)과 유사하게 배열된 4개의 전도성 부분들을 포함하는데, 제2 선택 라인(1004)은 인터커넥트들(1022) 중 하나와 중첩하는 부분(1028)을 포함한다. 상기 제1 선택 라인(1008)은 커플링 부분(1030)을 포함하는데, 이 커플링 부분을 통해 상기 제1 선택 라인이 상기 제2 선택 라인의 상기 부분(1028)을 물리적으로 지나칠 수 있어 단락이 방지될 수 있다. 이 배열 형태는 수직 배향 방식 또는 횡전계 방식의 배열 형태로 이용될 수 있다.
도 10b는 수직 배향 방식에 부합하는 배열 형태(1040)로서, 제1 및 제2 AMNR 장치들(1042, 1044)가 도 10a와 유사한 배열 형태로 형성되며 선택 라인들 모두가 픽셀의 동일 측에 존재한다. 이 배열 형태에서는, 제1 및 제2 전극들(1046, 1048)이 빗살 형태가 아닌 솔리드(solid) 형태이다. 이 배열 형태는 AMNR 장치들의 제1 층으로서 비정질 금속 박막을 포함하고, 제2 층은 터널링 산화물이며, 제3 층은 픽셀 윈도우와 상이한 물질이다.
도 10c는 도 10a와 유사하게 형성된 제1 및 제2 AMNR 장치(1062, 1064)를 포함하는 배열 형태(1060)이다. 제1 전극(1066)과 제2 전극(1068)은 빗살 형태이며, 상기 제1 및 제2 AMNR 장치들에 의해 선택 라인들(1070, 1072)로부터 떨어져 있다. 이 배열 형태는 커패시터(1074)를 포함한다. 상기 AMNR 장치들은 제1 인터커넥트 층(하부 전극), 터널링 산화물, 및 제2 인터커넥트 층(상부 전극)을 포함한다. 상기 커패시터는 상기 상부 전극들과 나란히 배열되는 하부 전극으로 형성될 수 있다. 전술한 바와 같이, 상기 하부 전극들은 물질적 특성상 비정질 금속 박막들인 것이 일반적이다.
도 11은 본 개시 내용의 대안적 실시예와 함께 형성된 것으로서 AMNR 장치(1100) 내에 형성된 콘택(1110)의 확대도이다. 이 콘택은, 2개의 액티브 영역들 또는 2개를 초과하는 액티브 영역들을 갖는 장치들을 포함하여 그 어떠한 타입의 AMNR 장치에서라도 이용될 수 있다. 상기 콘택(1110)은 기판(1102) 상에 형성되는 AMNR 장치(1000)와 함께 형성된다. 하부 전극(1106)이 상기 기판 상에 형성된다. 제1 터널링 절연체(1104)가 상기 하부 전극 상에 형성되는데, 이 실시예에서는 등각으로 형성된다. 제2 절연체(1108)이 상기 제1 절연체(1104) 상에 형성된다. 비아(via)가 상기 제2 절연체에 형성되며, 콘택(1110) 형성을 위해 전도성 물질로 채워진다. 상부 전극(1112)이 상기 비아 상에 그리고 상기 제2 절연체 상에 형성됨으로써 액티브 영역 형성을 위한 중첩이 이루어진다. 이것은, 터널 접합을 위한 콘택 비아를 제공함으로써, 상기 터널 접합을 위한 면적이 상기 하부 전극과 상기 상부 전극의 중첩 면적보다 작게 된다.
하부 전극이 비정질 금속 박막이면, 상부 전극은 임의의 적절한 전도성 막일 수 있다. 하부 전극이 비정질 금속 박막이 아니면, 상부 전극은 비정질 금속 박막이다.
상기 제2 절연체(1108)는 유기 컬러필터 물질, 유기 비-컬러필터 베리어(organic non-color filter barrier), 또는 무기 베리어(inorganic barrier)일 수 있다.
도 12는 도 11의 콘택(1110)을 형성하기 위한 공정(1200)의 순서도이다. 스텝 1202에서, 하부 전극 또는 인터커넥트가 형성된다. 스텝 1204에서, 제1 절연체가 형성된다. 스텝 1206에서, 제2 절연체가 상기 제1 절연체 상에 형성된다. 스텝 1207에서, 상기 제2 절연체에 비아(via)가 형성된다. 스텝 1208에서, 상부 전극이 형성되며 상기 비아에 연결된다. 상기 비아의 치수(dimensions)가 선택될 수 있기 때문에, 상기 공정을 통해 액티브 영역과 관련된 면적을 정확하게 선택할 수 있다. 상기 제2 절연체는 비아를 제외한 모든 곳에서 상기 하부 전극과 상부 전극을 격리시킨다. 상기 제2 절연체는 컬러필터일 수 있으며, 이를 통해 컬러필터가 백플레인(backplane)에 포함될 수 있다.
도 12는 본 개시 내용의 일 실시예에 따라 공유 선택 라인 레이아웃(shared select line layout)을 갖는 다수의 서브-픽셀들을 위에서 내려다본 도면이다. 제1 서브-픽셀(1300)이 제2 및 제3 서브-픽셀들(1302, 1304) 사이에 위치한다. 각 서브-픽셀은 2개의 선택 라인들을 필요로 한다. 상기 제1 서브-픽셀(1300)은 상기 제2 서브-픽셀(1302)과 공유하는 제1 선택 라인(1306) 및 상기 제3 서브-픽셀(1304)과 공유하는 제2 선택 라인(1308)을 갖는다.
도 14는 픽셀 내에 집적되어 있는 스토리지 커패시터(1402)를 갖는 횡전계(in-plane switching) 픽셀 배열 형태(1400)의 개략도이다. 상기 스토리지 커패시터(1402)는 횡전계(IPS) 커패시터(1404)와 병렬로 연결되어 있으며, 본 개시 내용의 다양한 실시예들에 따라 형성될 수 있다. 상기 스토리지 커패시터와 IPS 커패시터는 두 AMNR 장치들(1410, 1412) 사이의 노드(1408)와 데이터 라인(1406) 사이에 연결되어 있다. 상기 두 AMNR 장치들은 제1 선택 라인(1414)과 제2 선택 라인(1416) 사이에 연결되어 있다. 아래에서 더욱 구체적으로 설명되듯이, 상기 스토리지 커패시터는, 이 장치를 매우 콤팩트하게 만들기 위하여, 상기 데이터 라인 아래에 형성될 수 있다.
도 15a-15c는 도 14의 횡전계 픽셀 배열 형태(1400)의 일 실시예를 위에서 내려다본 도면 및 그 단면도들이다. 도 16은 도 15a-15c의 배열 형태를 형성하기 위한 공정의 순서도이다. 스텝 1602에서, 하부 전극들 또는 인터커넥트들(1502a-1502f)이 기판(1518) 상에 형성된다. 이 하부 전극들은 비정질 금속으로 형성된다. 스텝 1604에서는, 제1 절연체(1516)가 형성된다. 스텝 1606에서는, 상부 전극들 또는 인터커넥트들(1508a-1508d)이 형성된다. 이 스텝에서 선택 라인들(1504, 1506)이 스토리지 커패시터(1402)의 제1 전극(1512)과 함께 형성된다.
스텝 1608에서, 제2 절연체(1517)가 형성된다. 스텝 1610에서, 콘택 비아(1519)가 상기 제2 절연체(1517)에 형성되며, 필요하다면 도 15b 와 같이 상부 전극에 연결되도록 형성된다. 스텝 1612에서, 제1 및 제2 전극들(1514, 1515)이 형성되는데, 이들은 동일 면에 존재하며 몇몇 실시예들에서는 빗살 특징을 갖는다. 이 스텝에서는 데이터 라인(1510)도 스토리지 커패시터의 제2 전극(데이터 라인과 동일)과 함께 형성된다. 이 실시예에서, 상기 스토리지 커패시터는 상기 제1 및 제2 전극들과 선택 라인 1506 사이의 제1 AMNR 장치에 연결된다. 상기 스토리지 커패시터는 상기 제1 및 제2 전극들과 선택 라인 1504 사이의 제2 AMNR 장치에도 연결된다. 상기 스토리지 커패시터의 두 부분들은 비정질 금속 인터커넥트들 중 하나와 중첩하는 연장부(extension)들이며, 상기 AMNR 장치들의 일부로서 액티브 영역들을 형성한다. 다른 배열 형태들에서는, 스토리지 커패시터의 일부와 인터커넥트가 직접 중첩하는 것이 아니라, 비아(via)를 통해 스토리지 커패시터가 인터커넥트에 연결될 수 있다.
도 17a-17b는 본 개시 내용의 횡전계 픽셀 배열 형태(1700)의 일 실시예를 위에서 내려다본 도면 및 그 단면도이다. 도 18은 도 17a-17b의 배열 형태(1700)를 형성하기 위한 공정(1800)의 순서도이다. 스텝 1802에서, 비정질 금속인 하부 전극들(1702)과 스토리지 커패시터(1706)의 하부 전극(1704)이 형성된다.
스텝 1804에서, 제1 터널링 절연체(1708)가 형성된다. 스텝 1806에서, 선택 라인들(1710, 1712) 및 AMNR 장치들의 상부 전극들(1714)이 형성된다. 스텝 1808에서 제2 절연체(1716)가 형성된다. 이 제2 절연체는 선택 라인들과 데이터 라인들 사이의 유전체 층이다.
스텝 1810에서, 콘택 비아들(1718, 1720)이 형성된다. 스텝 1812에서, 횡전계 전극들(1722, 1724)이 데이터 라인들(1726)과 함께 형성되는데, 각 횡전계 전극은 각각의 콘택 비아와 연결된다.
상기 비정질 금속층들은, 증착, 패터닝, 및 소정의 형상(일반적으로, 사각형)을 갖도록 식각된 티타늄 알루미늄일 수 있다. 이들은, 우수한 단차 피복성(step coverage)을 제공하고 훨씬 부드러운 표면을 가지며 파울러-노드하임 동작을 더 균일하고 제어 가능하게 하는 박막으로 형성된다.
상기 터널링 절연체는 알루미늄 산화물일 수 있다. 이 절연체는 AMNR 장치의 RC 특성에 영향을 미친다. 이 절연체의 두께는 동작 전압 및 터널링 거동에 영향을 준다. 상기 상부 전극들 또는 제2 인터커넥트들도 역시 티타늄 알루미늄일 수 있다.
본 개시 내용의 AMNR 장치는 2개의 단자들을 포함하며 적어도 3-층 구조를 포함한다. 이 장치들은 디스플레이에 포함되어 상기 디스플레이를 더욱 가볍고 더욱 빠르게 만들 수 있다. 상기 AMNR 장치들은 플렉서블 디스플레이에 포함될 수 있다. 이들은 매우 가벼울 것이기 때문에, 이들은 웨어러블 디스플레이일 수 있다. 상기 3개 층들은 기판 상의 비정질 금속층; 상기 비정질 금속층 위의 터널링 절연체(예를 들어, 산화물 층); 및 상기 산화물의 윗면(top) 상에 형성된 전도성 층을 포함한다. 상기 비정질 금속층은 하부 전극으로 여겨질 수 있고 상기 전도성 층은 상부 전극으로 여겨질 수 있다. 2개의 액티브 영역들을 갖기 위해서, 하나의 비정질 금속층과 2개의 전도성 층 전극들이 존재한다.
상부 전도성 인터커넥트들 또는 핑거들 사이에 전압이 인가되면, 터널링 전류가 상기 상부 인터커넥트로부터 그 아래의 비정질 금속층을 통해 다시 상기 상부 인터커넥트로 흐르게 된다. 상기 금속 전극들의 서로에 대한 패턴들을 변경하고 이를 통해 중첩 영역들을 변경함으로써, 상기 절연체를 바꾸지 않고도 상기 AMNR 저항기의 I-V 성능 특성을 조절할 수 있다.
일 실시예에서, 상기 3-층 AMNR 구조의 금속층들이 다수의 중첩 전극들을 만들어내기 위해 패터닝됨으로써 2개를 초과하는 액티브 영역들(n>2)이 형성된다.
일 실시예에서, 3-층 AMNR 구조의 금속층들을 반전시켜(inverted) 하부 금속층 대신에 상부 금속층이 비정질 금속 물질로 만들어지도록 한다.
일 실시예에서, 비공면(non-coplanar) 타입의 AMNR 저항기는 3-층 구조 대신에 5-층 구조를 갖는다. 상기 5-층 구조는 금속 산화물 터널링 절연체 층들에 의해 서로 분리된 3개의 패터닝된 금속 전극들(하부 전극, 중간 전극, 및 상부 전극)의 적층체를 포함한다. 상기 중간 전극은 비정질 금속 박막으로 만들어진다. 상기 하부 전극과 상부 전극은 비정질 금속, 결정질 금속, 또는 투명 전도성 산화물(TCO) 중 어느 하나인 조성물을 갖는 금속 박막으로 만들어진다. 상기 전극들은 서로 중첩하여 2개 이상의 액티브 영역들(n≥2)을 형성한다.
이 장치들은 예를 들어 픽셀 윈도우 영역의 13% 내지 16% 범위만을 커버하도록 매우 효율적으로 제조될 수 있기 때문에, 픽셀 윈도우 영역의 84% 내지 87% 범위가 빛이 통과할 수 있도록 개방된 채로 남겨질 것이다. 이것은, 픽셀 윈도우 영역의 약 50%만이 빛을 통과시킬 수 있도록 하는 현재의 기술들과 비교된다.
본 개시 내용은 여러 주제들 중에서 전자 저항기(electronic resistor) 제조방법에 관한 것이기도 한데, 상기 제조방법은 유리 기판 상에 비정질 금속으로 된 제1 전도성 층을 형성하는 단계; 하나 이상의 하부 전극을 형성하기 위하여 상기 제1 전도성 층을 패터닝하는 단계; 상기 하부 전극의 윗면(top) 상에 제1 절연체를 형성하는 단계; 상기 절연체의 위면 상에 제2 전도성 층을 형성하는 단계; 및 하나 이상의 상부 전극을 생성하되 상기 상부 전극의 소정 부분들이 상기 하부 전극의 소정 부분들과 중첩하는 적어도 3개의 액티브 영역들이 형성될 수 있도록 상기 상부 전극을 생성하기 위하여 상기 제2 전도성 층을 패터닝하는 단계를 포함한다.
본 개시 내용의 다른 실시예는 전자 저항기를 포함하는데, 상기 전자 저항기는 유리 기판, 상기 기판 상의 다수의 하부 전극들 - 상기 하부 전극들은 비정질 금속으로 형성됨 -, 상기 하부 전극들 윗면 상의 절연체, 및 상기 절연체의 윗면 상의 다수의 상부 전극들 - 상기 상부 전극들은 상기 하부 전극들의 3개 이상의 서로 떨어져 있는 영역들과 중첩함 -을 포함한다.
본 개시 내용의 또 다른 실시예는 전자 저항기 제조방법을 포함하는데, 상기 제조방법은 유리 기판 상에 하나 이상의 하부 전극을 형성하는 단계, 상기 하부 전극의 윗면 상에 절연체를 형성하는 단계, 상기 절연체의 윗면 상에 비정질 금속층을 형성하는 단계, 및 상부 전극들을 생성하되 상기 상부 전극들의 소정 부분들이 상기 하부 전극과 중첩하는 2개 이상의 액티브 영역들이 생성될 수 있도록 상기 상부 전극들을 생성하기 위하여 상기 비정질 금속층을 패터닝하는 단계를 포함한다.
본 개시 내용의 또 다른 실시예는 전자 저항기 제조방법을 포함하는데, 상기 제조방법은 유리 기판 상에 하부 전극을 형성하는 단계; 상기 제1 전극의 윗면 상에 제1 절연체를 형성하는 단계; 상기 절연체의 윗면 상에 비정질 금속으로 된 중간 전극을 형성하는 단계; 및 상기 중간 전극의 소정 부분들이 상기 하부 전극과 중첩하는 액티브 영역들을 생성하기 위하여 상기 중간 전극을 패터닝하는 단계를 포함한다. 상기 제조방법은, 상기 중간 전극 상에 제2 절연체를 형성하는 단계; 상기 중간 절연체 상에 상부 전극을 형성하는 단계; 및 상기 상부 전극의 소정 부분들이 상기 중간 전극의 부분들과 중첩하는 비공면 액티브 영역들을 생성하기 위하여 상기 상부 전극을 패터닝하는 단계를 포함한다. 상기 제조방법은 상기 전극들을 패터닝함으로써 2개 이상의 전극들이 중첩하는 3개 이상의 액티브 영역들을 생성하는 단계를 포함한다. 상기 제조방법은 상기 전극들의 패터닝을 변화시킴으로써 상기 전자 저항기의 성능을 조절하는 단계를 포함한다. 상기 제1 절연체는 제1 절연체 두께를 갖고, 상기 제2 절연체는 제2 절연체 두께를 가지며, 상기 전자 저항기의 성능 조절은 상기 제1 또는 제2 절연체 두께의 조정을 수반하지 않는다.
본 개시 내용의 또 다른 실시예는 전자 장치를 포함하는데, 상기 전자 장치는 유리 기판; 상기 유리 기판 상에 형성된 제1 전극; 상기 제1 전극의 윗면 상에 위치하며 제1 중첩 영역에서 상기 제1 전극과 부분적으로 중첩하는 제2 전극 - 상기 제1 및 제2 전극들은 제1 절연체 층에 의해 수직 방향으로 이격되어 있음 -; 상기 제2 전극의 윗면 상에 위치하며 제2 중첩 영역에서 상기 제2 전극과 부분적으로 중첩하는 제2 전극 - 상기 제2 및 제3 전극들은 제2 절연체 층에 의해 수직 방향으로 이격되어 있음 -을 포함한다. 상기 전자 장치는, 가동 중에(in operation), 커패시턴스(capacitance)를 포함하며; 상기 제1 및 제2 중첩 영역들을 변경시킴으로써 상기 장치의 문턱전압을 튜닝할 수 있다. 상기 제1 및 제3 전극들은 비정질 금속, 결정질 금속, 또는 투명 전도성 산화물 중 하나 이상을 포함한다. 상기 전자 장치는 대칭적 비선형 전류-전압 특성을 갖는 비정질 금속 박막 저항기이다. 하나 이상의 전극은 Zr55Cu30Al10Ni5로 형성된다. 하나 이상의 전열체는 금속 산화물이다.
본 개시 내용의 또 다른 실시예는 전자 장치를 포함하는데, 상기 전자 장치는 기판; 상기 기판 상의 하부 전극; 상기 하부 전극의 윗면 상에 위치하며 제1 중첩 영역에서 상기 하부 전극과 부분적으로 중첩하는 상부 전극 - 상기 상부 전극은 비정질 금속 박막으로 제조됨 -; 및 상기 상부 전극과 하부 전극을 분리시키는 금속 산화물 절연체 층을 포함하며, 상기 전자 장치는, 가동 중에, 대칭적 비선형 전류-전압 특성을 나타낸다.
기판; 제1 말단 및 제2 말단을 갖는, 상기 기판 상의 제1 비정질 금속 박막 인터커넥트; 제1 말단 및 제2 말단을 갖는 제2 비정질 금속 박막 인터커넥트 - 상기 제2 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제1 비정질 금속 박막 인터커넥트의 상기 제1 말단의 위에 위치하며 상기 제1 비정질 금속 박막 인터커넥트의 상기 제1 말단과 중첩함 -; 및 제1 말단 및 제2 말단을 갖는 제3 비정질 금속 박막 인터커넥트 - 상기 제3 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제2 비정질 금속 박막 인터커넥트의 상기 제2 말단의 위에 위치하며 상기 제2 비정질 금속 박막 인터커넥트의 상기 제2 말단과 중첩함 -를 포함하는 장치.
상기 제1 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제1 단자이고, 상기 제3 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제2 단자이다.
제1 말단 및 제2 말단을 갖는, 상기 기판 상의 제4 비정질 금속 박막 인터커넥트; 제1 말단 및 제2 말단을 갖는 제5 비정질 금속 박막 인터커넥트 - 상기 제5 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제4 비정질 금속 박막 인터커넥트의 상기 제1 말단의 위에 위치하며 상기 제4 비정질 금속 박막 인터커넥트의 상기 제1 말단과 중첩함 -; 및 제1 말단 및 제2 말단을 갖는 제6 비정질 금속 박막 인터커넥트 - 상기 제6 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제3 비정질 금속 박막 인터커넥트의 상기 제2 말단의 위에 위치하며 상기 제3 비정질 금속 박막 인터커넥트의 상기 제2 말단과 중첩함 -을 포함하는 상기 장치.
제1 전극 및 제2 전극을 포함하되, 상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트들은 제1 그룹이고, 상기 제4, 제5, 및 제6 비정질 금속 박막 인터커넥트들은 제2 그룹이며, 상기 제1 및 제2 전극들은 상기 제1 그룹과 상기 제2 그룹 사이에 위치하는, 상기 장치.
상기 제4 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제3 단자이고, 상기 제6 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제4 단자이다.
제1 전극 및 제2 전극 그리고 제1 및 제2 데이터 라인을 포함하되, 상기 제1 데이터 라인은 상기 제1 단자에 연결되고, 상기 제1 전극은 상기 제2 단자와 상기 제3 단자 사이에 연결되며, 상기 제2 데이터 라인은 상기 제4 단자에 연결된, 상기 장치.
제1 유리층; 상기 제1 유리층 상의 제1 및 제2 비정질 금속 박막 장치; 상기 제1 유리층 상의 제1 전극 - 상기 제1 전극은 상기 제1 및 제2 비정질 금속 박막 장치들 사이에 연결됨 -; 제2 전극; 및 제2 유리층 - 상기 제2 전극은 상기 제2 유리층 상에 위치함 -을 포함하는 시스템.
상기 제1 전극과 상기 제2 전극 사이에 위치한 액정층을 더 포함하는 시스템.
상기 제1 및 제2 비정질 금속 박막 장치들 각각은, 제1 비정질 금속 박막 인터커넥트; 제2 비정질 금속 박막 인터커넥트; 및 제3 비정질 금속 박막 인터커넥트를 포함한다.
상기 제1 , 제2, 및 제3 비정질 금속 박막 인터커넥트들은 상기 제1 유리층 상에 형성되고, 터널링 산화물(tunneling oxide)이 상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트들 상에 형성된다.
상기 제1 및 제2 비정질 금속 박막 장치들 각각은, 상기 제1 비정질 금속 박막 인터커넥트와 중첩하는 신호 라인; 상기 제1 비정질 금속 박막 인터커넥트와 중첩하고 상기 제2 비정질 금속 박막 인터커넥트와 중첩하는 제1 전도성 인터커넥트; 상기 제2 비정질 금속 박막 인터커넥트와 중첩하고 상기 제3 비정질 금속 박막 인터커넥트와 중첩하는 제2 전도성 인터커넥트를 포함하고, 상기 제1 전극도 상기 제3 비정질 금속 박막 인터커넥트와 중첩한다.
상기 제1 및 제2 전도성 인터커넥트들은 비정질 금속 박막이다.
상기 제1 비정질 금속 박막 장치의 상기 신호 라인과 상기 제2 비정질 금속 박막 장치의 상기 신호 라인은 상기 제1 및 제2 비정질 금속 박막 장치들에 의해 상기 제1 및 제2 전극으로부터 분리되어 있다.
상기 제1 비정질 금속 박막 장치의 상기 신호 라인과 상기 제2 비정질 금속 박막 장치의 상기 신호 라인은 상기 제1 및 제2 비정질 금속 박막 장치들과 상기 제1 및 제2 전극들에 의해 서로 분리되어 있다.
기판; 상기 기판 상의 비정질 금속 박막 인터커넥트; 상기 비정질 금속 박막 인터커넥트 상의 제1 터널링 절연체; 상기 제1 터널링 절연체 상의 제2 절연체; 상기 제2 절연체를 관통하는 제1 전도성 비아(via); 상기 제2 절연체 상에 위치하며 상기 제1 전도성 비아에 연결된 전도성 층을 포함하는 장치.
상기 제2 절연체는 컬러필터이다.
상기 제2 절연체는 유기 컬러필터 물질이다.
상기 제2 절연체는 유기 비-컬러필터 베리어(organic non-color filter barrier)이다.
상기 제2 절연체는 무기 베리어(inorganic barrier)이다.
위에서 설명된 다양한 실시예들은 또 다른 실시예들을 제공하기 위하여 결합될 수 있다. 다른 실시예들을 제공하기 위하여 다양한 특허들, 출원들 및 출원공개들의 개념들을 채택하는 것이 필요하다면, 상기 실시예들의 관점들은 변경될 수 있다. 2015년 10월 13일자로 출원된 미국 가출원 제62/241,038호가 그 전체로서 본 명세서에 참조로 병합된다. 상기 실시예들에 대한 이러한 변경들 및 그 밖의 다른 변경들이 본 명세서에 제시된 상세한 설명에 비추어 행하여질 수 있다. 일반적으로, 다음의 청구항들에서 사용된 용어들은 상기 청구항들을 본 명세서 및 청구범위에 개시된 구체적 실시예들로 한정하는 것으로 해석되지 말아야 하며, 이 청구항들이 커버할 자격이 있는 균등물들의 모든 범위와 함께 모든 가능한 실시예들을 포함하는 것으로 해석되어야 한다.

Claims (41)

  1. 기판;
    제1 말단 및 제2 말단을 갖는, 상기 기판 상의 제1 비정질 금속 박막 인터커넥트;
    제1 말단 및 제2 말단을 갖는 제2 비정질 금속 박막 인터커넥트 - 상기 제2 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제1 비정질 금속 박막 인터커넥트의 상기 제1 말단의 위에 위치하며 상기 제1 비정질 금속 박막 인터커넥트의 상기 제1 말단과 중첩함 -; 및
    제1 말단 및 제2 말단을 갖는 제3 비정질 금속 박막 인터커넥트 - 상기 제3 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제2 비정질 금속 박막 인터커넥트의 상기 제2 말단의 위에 위치하며 상기 제2 비정질 금속 박막 인터커넥트의 상기 제2 말단과 중첩함 -
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제1 단자이고,
    상기 제3 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제2 단자인,
    장치.
  3. 제2항에 있어서,
    제1 말단 및 제2 말단을 갖는, 상기 기판 상의 제4 비정질 금속 박막 인터커넥트;
    제1 말단 및 제2 말단을 갖는 제5 비정질 금속 박막 인터커넥트 - 상기 제5 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제4 비정질 금속 박막 인터커넥트의 상기 제1 말단의 위에 위치하며 상기 제4 비정질 금속 박막 인터커넥트의 상기 제1 말단과 중첩함 -; 및
    제1 말단 및 제2 말단을 갖는 제6 비정질 금속 박막 인터커넥트 - 상기 제6 비정질 금속 박막 인터커넥트의 상기 제1 말단은 상기 제3 비정질 금속 박막 인터커넥트의 상기 제2 말단 위에 위치하며 상기 제3 비정질 금속 박막 인터커넥트의 상기 제2 말단과 중첩함 -
    를 더 포함하는 장치.
  4. 제3항에 있어서,
    제1 전극 및 제2 전극을 더 포함하고,
    상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트들은 제1 그룹이고,
    상기 제4, 제5, 및 제6 비정질 금속 박막 인터커넥트들은 제2 그룹이며,
    상기 제1 및 제2 전극들은 상기 제1 그룹과 상기 제2 그룹 사이에 위치하는,
    장치.
  5. 제3항에 있어서,
    상기 제4 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제3 단자이고,
    상기 제6 비정질 금속 박막 인터커넥트의 상기 제2 말단은 제4 단자인,
    장치.
  6. 제5항에 있어서,
    제1 전극 및 제2 전극을 더 포함하고,
    제1 및 제2 데이터 라인을 더 포함하며,
    상기 제1 데이터 라인은 상기 제1 단자에 연결되고(coupled),
    상기 제1 전극은 상기 제2 단자와 상기 제3 단자 사이에 연결되며,
    상기 제2 데이터 라인은 상기 제4 단자에 연결된,
    장치.
  7. 제1 유리층;
    상기 제1 유리층 상의 제1 및 제2 비정질 금속 박막 장치;
    상기 제1 유리층 상의 제1 전극 - 상기 제1 전극은 상기 제1 및 제2 비정질 금속 박막 장치들 사이에 연결됨 -;
    제2 전극; 및
    제2 유리층 - 상기 제2 전극은 상기 제2 유리층 상에 위치함 -
    을 포함하는 시스템.
  8. 제7항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 위치한 액정층을 더 포함하는,
    시스템.
  9. 제7항에 있어서,
    상기 제1 및 제2 비정질 금속 박막 장치들 각각은,
    제1 비정질 금속 박막 인터커넥트;
    제2 비정질 금속 박막 인터커넥트; 및
    제3 비정질 금속 박막 인터커넥트
    를 포함하는,
    시스템.
  10. 제9항에 있어서,
    상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트들은 상기 제1 유리층 상에 형성되고,
    터널링 산화물(tunneling oxide)이 상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트들 상에 형성된,
    시스템.
  11. 제10항에 있어서,
    상기 제1 및 제2 비정질 금속 박막 장치들 각각은,
    상기 제1 비정질 금속 박막 인터커넥트와 중첩하는 신호 라인;
    상기 제1 비정질 금속 박막 인터커넥트와 중첩하고 상기 제2 비정질 금속 박막 인터커넥트와 중첩하는 제1 전도성 인터커넥트;
    상기 제2 비정질 금속 박막 인터커넥트와 중첩하고 상기 제3 비정질 금속 박막 인터커넥트와 중첩하는 제2 전도성 인터커넥트
    를 포함하고,
    상기 제1 전극도 상기 제3 비정질 금속 박막 인터커넥트와 중첩하는,
    시스템.
  12. 제12항에 있어서,
    상기 제1 및 제2 전도성 인터커넥트는 비정질 금속 박막인,
    시스템.
  13. 제11항에 있어서,
    상기 제1 비정질 금속 박막 장치의 상기 신호 라인과 상기 제2 비정질 금속 박막 장치의 상기 신호 라인은 상기 제1 및 제2 비정질 금속 박막 장치들에 의해 상기 제1 및 제2 전극으로부터 분리되어 있는,
    시스템.
  14. 제11항에 있어서,
    상기 제1 비정질 금속 박막 장치의 상기 신호 라인과 상기 제2 비정질 금속 박막 장치의 상기 신호 라인은 상기 제1 및 제2 비정질 금속 박막 장치들과 상기 제1 및 제2 전극들에 의해 서로 분리되어 있는,
    시스템.
  15. 기판;
    상기 기판 상의 비정질 금속 박막 인터커넥트;
    상기 비정질 금속 박막 인터커넥트 상의 제1 터널링 절연체;
    상기 제1 터널링 절연체 상의 제2 절연체;
    상기 제2 절연체를 관통하는 제1 전도성 비아(via);
    상기 제2 절연체 상에 위치하며 상기 제1 전도성 비아에 연결된 전도성 인터커넥트
    를 포함하는 장치.
  16. 제15항에 있어서,
    상기 제2 절연체는 컬러필터인,
    장치.
  17. 제15항에 있어서,
    상기 제2 절연체는 유기 컬러필터 물질인,
    장치.
  18. 제15항에 있어서,
    상기 제2 절연체는 유기 비-컬러필터 베리어(organic non-color filter barrier)인,
    장치.
  19. 제15항에 있어서,
    상기 제2 절연체는 무기 베리어(inorganic barrier)인,
    장치.
  20. 기판;
    상기 기판 상의 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트;
    상기 제1 및 제2 비정질 금속 박막 인터커넥트와 중첩하는 제1 전도성 인터커넥트;
    상기 제2 및 제3 비정질 금속 박막 인터커넥트와 중첩하는 제2 전도성 인터커넥트;
    상기 제1 비정질 금속 박막 인터커넥트와 중첩하는 제1 단자;
    상기 제3 비정질 금속 박막 인터커넥트와 중첩하는 제2 단자
    를 포함하는 장치.
  21. 제20항에 있어서,
    상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트와 상기 제1 및 제2 전도성 인터커넥트들 사이의 터널링 절연체를 더 포함하며,
    상기 터널링 절연체는 상기 제1, 제2, 및 제3 비정질 금속 박막 인터커넥트와 상기 제1 및 제2 단자들 사이에 위치하는,
    장치.
  22. 제20항 또는 제21항에 있어서,
    상기 제1 비정질 금속 박막 인터커넥트와 상기 제1 단자 사이의 제1 액티브 영역;
    상기 제1 비정질 금속 박막 인터커넥트와 상기 제1 전도성 인터커넥트 사이의 제2 액티브 영역;
    상기 제2 비정질 금속 박막 인터커넥트와 상기 제1 전도성 인터커넥트 사이의 제3 액티브 영역;
    상기 제2 비정질 금속 박막 인터커넥트와 상기 제2 전도성 인터커넥트 사이의 제4 액티브 영역;
    상기 제3 비정질 금속 박막 인터커넥트와 상기 제2 전도성 인터커넥트 사이의 제5 액티브 영역; 및
    상기 제3 비정질 금속 박막 인터커넥트와 상기 제2 단자 사이의 제6 액티브 영역
    을 더 포함하는 장치.
  23. 기판;
    상기 기판 상의 제1 및 제2 전도성 인터커넥트;
    상기 제1 및 제2 전도성 인터커넥트 상의 터널링 절연체; 및
    상기 터널링 절연체와 상기 제1 및 제2 전도성 인터커넥트 상의 제1 비정질 금속 박막 인터커넥트
    를 포함하는 장치.
  24. 제23항에 있어서,
    상기 제1 및 제2 전도성 인터커넥트는 비정질 금속 박막인,
    장치.
  25. 제23항 또는 제24항에 있어서,
    상기 터널링 절연체 상의 제2 및 제3 비정질 금속 박막 인터커넥트를 더 포함하되,
    상기 제2 비정질 금속 박막 인터커넥트는 상기 제1 전도성 인터커넥트와 중첩하고,
    상기 제3 비정질 금속 박막 인터커넥트는 상기 제2 전도성 인터커넥트와 중첩하는,
    장치.
  26. 제23항에 있어서,
    상기 제1 비정질 금속 박막 인터커넥트를 통해 상기 제1 및 제2 전도성 인터커넥트들과 연결된 제1 단자 및 제2 단자를 더 포함하는,
    장치.
  27. 제26항에 있어서,
    상기 제1 단자는 상기 제2 비정질 금속 박막 인터커넥트와 중첩하고,
    상기 제2 단자는 상기 제3 비정질 금속 박막 인터커넥트와 중첩하는,
    장치.
  28. 기판;
    적어도 한 개의 액티브 영역을 갖는 제1 비정질 금속 박막 장치;
    적어도 한 개의 액티브 영역을 갖는 제2 비정질 금속 박막 장치;
    상기 기판 상에 형성되며 상기 제1 및 제2 비정질 금속 박막 장치와 연결된 제1 전극;
    상기 제1 전극과 나란히 배열된 제2 전극
    을 포함하는 장치.
  29. 제28항에 있어서,
    상기 제2 전극과 상기 제1 전극은 상기 기판 상에 존재하며 상기 제1 및 제2 비정질 금속 박막 장치들 위에 위치하는,
    장치.
  30. 제28항에 있어서,
    상기 제1 및 제2 전극들 상의 유리층을 더 포함하되,
    상기 제2 전극은 상기 유리층 상에 형성된,
    장치.
  31. 제28항 내지 제30항 중 어느 한 항에서 있어서,
    상기 제1 및 제2 금속 박막 장치들 각각은 제1 금속 박막 인터커넥트 및 제1 및 제2 전도성 인터커넥트들을 포함하는,
    장치.
  32. 제31항에 있어서,
    상기 제1 및 제2 금속 박막 장치들 각각은 제2 및 제3의 제1 및 제2 금속 박막 인터커넥트를 포함하는,
    장치.
  33. 제28항에 있어서,
    상기 제1 및 제2 전극들은 용량성 상호작용을 위하여 서로를 향해 뻗어 있는 빗살들(comb fingers)을 포함하는,
    장치.
  34. 제1 비정질 금속 박막 장치를 형성하는 단계를 포함하되,
    상기 제1 비정질 금속 박막 장치는,
    기판 상에 제1 비정질 금속 박막 인터커넥트를 형성하는 단계;
    상기 기판 상에 제1 및 제2 전도성 인터커넥트들을 형성하는 단계;
    상기 제1 비정질 금속 박막 인터커넥트와 상기 제1 전도성 인터커넥트 사이에 제1 액티브 영역을 형성하는 단계; 및
    상기 제1 비정질 금속 박막 인터커넥트와 상기 제2 전도성 인터커넥트 사이에 제2 액티브 영역을 형성하는 단계
    를 통해 형성되는,
    방법.
  35. 제34항에 있어서,
    상기 기판 상에 상기 제1 및 제2 인터커넥트들을 형성한 후 상기 제1 비정질 금속 박막을 형성하는,
    방법.
  36. 제34항 또는 제35항에 있어서,
    상기 제1 비정질 금속 박막 인터커넥트와 상기 제1 및 제2 전도성 인터커넥트들 사이에 터널링 절연체를 형성하는 단계가 더 수행되는,
    방법.
  37. 제34항 내지 제35항 중 어느 하나 항에 있어서,
    제2 비정질 금속 박막 장치를 형성하는 단계를 더 포함하되,
    상기 제2 비정질 금속 박막 장치는,
    기판 상에 제2 비정질 금속 박막 인터커넥트를 형성하는 단계;
    상기 기판 상에 제3 및 제4 전도성 인터커넥트들을 형성하는 단계;
    상기 제2 비정질 금속 박막 인터커넥트와 상기 제3 전도성 인터커넥트 사이에 제3 액티브 영역을 형성하는 단계; 및
    상기 제2 비정질 금속 박막 인터커넥트와 상기 제4 전도성 인터커넥트 사이에 제4 액티브 영역을 형성하는 단계
    를 통해 형성되는,
    방법.
  38. 제37항에 있어서,
    제1 및 제2 전극들을 형성하는 단계 및 상기 제1 및 제2 비정질 금속 박막 장치들 사이에 상기 제1 전극을 연결하는 단계를 더 포함하는,
    방법.
  39. 제38항에 있어서,
    스토리지 커패시터를 형성하는 단계를 더 포함하는,
    방법.
  40. 기판 상에 제1 비정질 금속 박막 인터커넥트를 형성하는 단계;
    상기 비정질 금속 박막 인터커넥트 상에 제1 터널링 절연체를 형성하는 단계;
    상기 제1 터널링 절연체 상에 제2 절연체를 형성하는 단계;
    상기 제2 절연체를 관통하는 제1 전도성 비아(via)를 형성하는 단계;
    상기 제2 절연체 상에 상기 제1 전도성 비아와 연결되는 제1 전도성 인터커넥트를 형성하는 단계
    를 포함하는 방법.
  41. 제40항에 있어서,
    상기 기판 상에 제2 비정질 금속 박막 인터커넥트를 형성하는 단계 - 상기 제1 전도성 인터커넥트는 상기 제1 및 제2 비정질 금속 박막 인터커넥트들 모두와 중첩함 -;
    상기 제2 절연체를 관통하는 제2 전도성 비아를 형성하는 단계;
    상기 제2 전도성 비아를 통해 상기 제1 전도성 인터커넥트를 상기 제2 비정질 금속 박막 인터커넥트와 연결하는 단계
    를 더 포함하는 방법.
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