KR20180053613A - 전계 효과형 트랜지스터, 전계 효과형 트랜지스터의 제조 방법, 고체 촬상 장치, 및 전자 기기 - Google Patents

전계 효과형 트랜지스터, 전계 효과형 트랜지스터의 제조 방법, 고체 촬상 장치, 및 전자 기기 Download PDF

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Abstract

본 발명에 의하면, 전계 효과형 트랜지스터의 게이트 전극을 보다 더 미세화할 수 있다. 본 발명의 전계 효과형 트랜지스터는 기판과, 상기 기판상에 형성되고, 핀 영역과 상기 핀 영역의 양단에 각각 형성되는 소스 영역과 드레인 영역을 갖는 반도체층과, 상기 핀 영역의 적어도 2면의 일부와 접하는 볼록부를 갖는 게이트 전극을 구비한다.

Description

전계 효과형 트랜지스터, 전계 효과형 트랜지스터의 제조 방법, 고체 촬상 장치, 및 전자 기기{FIELD-EFFECT TRANSISTOR, FIELD-EFFECT TRANSISTOR MANUFACTURING METHOD, SOLID-STATE IMAGING DEVICE, AND ELECTRONIC APPARATUS}
본 발명은, 전계 효과형 트랜지스터, 전계 효과형 트랜지스터의 제조 방법, 고체 촬상 장치, 및 전자 기기에 관한 것이다.
근래에는, 반도체 제조 기술의 미세화가 진행되어, 종래의 평면형 트랜지스터 구조에서는, 단채널 효과가 현저하게 되어 오프 전류의 증대가 문제로 되어 있다. 그래서, 채널 영역을 입체 구조로 하여, 게이트 전극의 정전적인 제어 능력을 증대시킴으로써 단채널 효과를 억제하는, 이른바 멀티 게이트 구조가 검토되고 있다. 도 17 및 도 18B를 이용하여 평면형 트랜지스터 구조와 멀티 게이트 구조와의 차이를 설명한다. 도 17은, 평면형의 전계 효과형 트랜지스터를 도시하고, 도 18A 및 도 18B는, 멀티 게이트 구조의 한 예인 핀(fin) 구조의 전계 효과형 트랜지스터를 도시한다.
도 17의 평면형 전계 효과형 트랜지스터는, 실리콘 기판(330)과, 실리콘 기판(330)상에 게이트 절연막(331)을 통하여 형성된 게이트 전극(332)과, 게이트 전극(332)을 끼우고 실리콘 기판(330)에 형성된 소스 영역(3330 및 드레인 영역(334)을 갖고 있다.
평면형의 전계 효과형 트랜지스터에서는, 게이트 전극(332)으로부터 전계를 인가함으로써, 인가한 전계의 크기에 응한 전류가 흐른다.
도 18A는, 핀 구조의 전계 효과형 트랜지스터의 사시도, 도 18B는, 핀 구조의 전계 효과형 트랜지스터의 단면도이다.
핀 구조의 전계 효과형 트랜지스터는, 도시하지 않은 기판상에 형성된 절연층(340)과, 이 절연층(340)상에 형성된 소스 영역(341), 드레인 영역(342) 및 이들의 영역 사이에 형성된 핀 영역(343)을 갖는 SOI층을 갖고 있다. 또한, 핀 구조의 전계 효과형 트랜지스터에서는, 게이트 전극(344)이 핀 영역(343)의 주위를 덮도록 형성되어 있고, 도 18B에 도시하는 바와 같이 2방향에서 전계를 인가할 수 있다.
이에 의해, 1방향에서만 전계가 인가되지 않는 평면형의 전계 효과형 트랜지스터에 비하여 전류 제어성이 향상되고, 단채널 효과를 억제할 수 있다.
멀티 게이트 구조로서는, 상술한 핀 구조 외에, 3방향에서 전계를 인가하는 3중 게이트(tri-gate) 구조나, 예를 들면 S. Bangsaruntip, et al., IEDM Tech. Dig., p. 297, 2009에 개시되는 바와 같이, 핀 영역을 전부 게이트 전극으로 덮은 나노와이어(nanowire) 구조 등이 알려져 있다.
평면형의 전계 효과형 트랜지스터는, 평면에 게이트 전극을 형성하는데 대해, 멀티 게이트 구조의 전계 효과형 트랜지스터는, 기판 및 핀 영역으로 이루어지는 요철면상에 게이트 전극을 형성한다. 그 때문에, 요철의 영향에 의해 게이트 전극의 미세 가공이 어렵다는 문제가 있다.
본 발명은, 상술한 점을 감안하여 이루어진 것으로, 게이트 전극의 미세화가 가능한 전계 효과형 트랜지스터, 및그 트랜지스터의 제조 방법을 제공하는 것이다.
또한, 본 발명은, 이러한 전계 효과형 트랜지스터를 구비한 고체 촬상 장치 및 그 고체 촬상 장치를 구비한 전자 기기를 제공하는 것이다.
본 발명에 관한 전계 효과형 트랜지스터는, 기판과, 상기 기판상에 형성되고, 핀 영역과 상기 핀 영역의 양단에 각각 형성된 소스 영역과 드레인 영역을 갖는 반도체층과, 상기 핀 영역의 적어도 2면의 일부와 접하는 볼록부를 갖는 게이트 전극을 구비한다.
게이트 전극이 볼록부를 갖음으로써, 핀 영역과 접하는 게이트 전극을 미세화할 수 있다.
본 발명에 관한 전계 효과형 트랜지스터의 제조 방법은, 기판상에 핀 영역과, 그 핀 영역의 양단에 각각 형성된 소스 영역 및 드레인 영역을 갖는 반도체층을 형성하는 공정과, 상기 핀 영역의 적어도 2면에 접하도록, 상기 반도체층과의 에칭 선택비가 있는 막을 형성하는 공정과, 상기 막의 상기 핀 영역의 적어도 2면의 일부가 노출하도록 개구부를 형성하는 공정과, 상기 막을 통하여 상기 핀 영역과 접하도록 게이트 전극을 형성하는 공정을 구비한다.
본 발명에 관한 고체 촬상 장치는, 입사광을 수광하고 광전 변환에 의해 신호 전하를 생성하는 화소부와, 상기 신호 전하를 출력하는 주변 회로를 구비하고, 상기 화소부 또는 상기 주변 회로의 어느 한쪽 또는 양쪽이, 상술한 전계 효과형 트랜지스터를 갖는다.
본 발명에 관한 전자 기기는, 상술한 고체 촬상 장치와, 광학 렌즈와, 신호 처리 회로를 갖는다.
본 발명에 의하면, 멀티 게이트 구조의 전계 효과형 트랜지스터의 게이트 전극을 미세화할 수 있다.
도 1A 및 도 1B, 도 1C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터를 도시하는 도면.
도 2A, 도 2B, 도 2C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 3A, 도 3B, 도 3C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 4A, 도 4B, 도 4C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 5A, 도 5B, 도 5C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 6A, 도 6B, 도 6C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 7A, 도 7B, 도 7C는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 8A, 도 8B, 도 8C, 도 8D, 도 8E는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 9는 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터의 확대도.
도 10A, 도 10B, 도 10C, 도 10D, 도 10E는 본 발명의 제1 실시 형태에 관한 변형례 1에 관한 고체 촬상 장치의 제조 공정도.
도 11A, 도 11B, 도 11C는 본 발명의 제2 실시 형태에 관한 전계 효과형 트랜지스터를 도시하는 도면.
도 12A, 도 12B, 도 12C는 본 발명의 제2 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 13A, 도 13B, 도 13C는 본 발명의 제2 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 14A, 도 14B, 도 14C는 본 발명의 제2 실시 형태에 관한 전계 효과형 트랜지스터의 제조 공정도.
도 15는 본 발명의 제3 실시 형태에 관한 고체 촬상 장치를 도시하는 도면.
도 16은 본 발명의 제4 실시 형태에 관한 전자 기기를 도시하는 도면.
도 17은 평면형 전계 효과형 트랜지스터를 도시하는 도면.
도 18A, 도 18B는 핀 구조의 전계 효과형 트랜지스터를 도시하는 도면.
(제1 실시 형태)
도 1A, 도 1B, 도 1C는, 본 발명의 제1 실시 형태에 관한 전계 효과형 트랜지스터(1)를 도시하는 구성도다. 여기서는, 멀티 게이트 구조의 한 예인 나노와이어(nanowire) 구조의 전계 효과형 트랜지스터에 관해 설명한다.
도 1A는, 전계 효과형 트랜지스터(1)의 평면도, 도 1B는, 도 1A의 선분 A-A'에서의 단면도, 도 1C는, 도 1A의 선분 B-B'에서의 단면도이다.
도 1A 내지 도 1C에 도시하는 전계 효과형 트랜지스터(1)는, SOI 기판(10)과, 절연막(BOX층)(11)과, SOI층(12)이 순서로 적층된 구조로 되어 있다.
SOI층(12)은, 핀 영역(13)과 이 핀 영역(13)의 양단에 각각 형성된 소스 영역(14)과 드레인 영역(15)을 갖는 반도체층이다.
핀 영역(13)의 적어도 2면, 여기서는 4면의 주위를 둘러싸도록, 게이트 절연막(16)을 통하여 게이트 전극(17)이 핀 영역(13)의 일부와 접하고 있다.
SOI층(12)의 핀 영역(13)은, 나노와이어 구조로 되어 있고, 소스 영역(14)이나 드레인 영역(15)에 비하여 선폭이 가늘게 되어 있다. 핀 영역(13)은, 게이트 전극(17)과 게이트 절연막(16)을 통하여 접하는 제1의 와이어부(131)와, 게이트 전극(17)의 사이에 간극을 가지며 게이트 전극(17)관즌 접하지 않는 제2의 와이어부(132)를 갖고 있다. 제1의 와이어부(131)의 지름은, 제2의 와이어부(132)보다 작다.
핀 영역(13)의 게이트 전극(17)과 접하는 영역, 즉 제1의 와이어부(131)를 채널 영역이라고 칭한다. 이 채널 영역의 채널 길이는 제1의 와이어부(131)의 길이와 동등하다.
절연막(11)에는, 핀 영역(13)의 하측에 대응한 위치에 오목부(121)가 있다. 이 오목부(121) 내에도 게이트 전극(17)을 형성함으로써, 핀 영역(13)의 주위를 둘러싸도록 게이트 전극(17)을 배치할 수 있다. 게이트 전극(17)은, 핀 영역(13)의 주위를 둘러싸도록, 원주형상의 내주면을 갖는다.
게이트 전극(17)은, 핀 영역(13)의 제1의 와이어부(131)와 게이트 절연막(16)을 통하여 접하는 볼록부(171)를 갖고 있다. 볼록부(171)는, 핀 영역(13)의 주위를 둘러싸는 내주면에 있어서, 내측(즉, 내주(inner periphery)의 원형 형상의 중심측)을 향하여 돌출하도록, 내주면에 따라 전둘레에 걸쳐서, 제1의 와이어부(131)의 선 방향(도 1B에서의 좌우 방향)의 개략 중앙 위치에 마련된다.
볼록부(171)는, 게이트 전극(17)측의 폭에 대해, 제1의 와이어부(131)측(즉, 내측)의 폭이 작은 개략 테이퍼 형상을 갖고 있다. 즉, 게이트 전극(17)은, 핀 영역(13)의 제1의 와이어부(131)와 접하는 제1의 면의 폭(L1)이, 제1의 면과 대향하는 제2의 면의 폭(L2)보다 좁은(L1<L2) 테이퍼 형상을 갖는다. 게이트 전극(17)은, 볼록부(171)에 의해, 게이트 전극(17)의 선폭보다 좁은 영역에서 핀 영역(13)과 접하게 된다.
도 2A 내지 도 7C를 이용하여 전계 효과형 트랜지스터(1)의 제조 방법에 관해 설명한다. 도 2A, 도 3A, 도 4A, 도 5A, 도 6A, 도 7A는 전계 효과형 트랜지스터(1)의 제조 과정의 평면도이다. 도 2B, 도 3B, 도 4B, 도 5B, 도 6B, 도 7B는 도 1A의 A-A'위치에 대응하는 위치에서의 단면도이다. 도 2C, 도 3C, 도 4C, 도 5C, 도 6C, 도 7C는 도 1A의 B-B'위치에 대응한 위치에서의 단면도이다.
우선, 도 2A, 도 2B, 도 2C에 도시하는 바와 같이, SOI 기판(10)상에 절연막(11)을 형성한다. 다음에 절연막(11)에 제2의 와이어부(132)와 같은 폭을 갖는 사각형의 핀 영역(13)과, 이 핀 영역(13)의 양단에 각각 형성된 소스 영역(14)과 드레인 영역(15)을 갖는 SOI층(12)을 포토 리소그래피/드라이 에칭 기술을 이용하여 형성한다.
도 3A, 도 3B, 도 3C에 도시하는 바와 같이, 핀 영역(13)과 접하는 절연막(11)을 DHF(diluted hydrofluoric acid)에 의한 등방 에칭에 의해 제거하고, 절연막(11)에 오목부(121)를 형성한다. 이 처리에 의해, 핀 영역(13)의 주위가 노출한다. 또한, 본 실시 형태에서는, 오목부(121)를 형성하기 위한 방법의 예로서 DHF에 의한 웨트 에칭 처리를 들고 있지만, 오목부(121)는, 등방 에칭 조건을 이용한 드라이 에칭 처리로도 형성 가능하다.
도 4A, 도 4B, 도 4C에 도시하는 바와 같이 SOI층(12)의 노출되어 있는 표면에 SiN으로 이루어지는 막(18)(이하 SiN막이라고 한다)을 성막한다. 본 실시 형태에서는, 여기서 형성하는 막의 재료로서 SiN을 들고 있지만, SOI층(12)과 같은 실리콘과 에칭 선택비가 있는 재료라면 좋고, 예를 들면 SiO나 SiON 등을 이용하여도 좋다. 또한, 여기서는, SiN막(18)은 단층으로 하고 있지만, SiN과 SiO를 적층한 막이라도 좋다.
SiN막(18)은, SiH4, NH3, H2 등의 가스를 이용하는 것, RF 파워의 범위를 100W 내지 3000W로 하는 것, 압력의 범위를 0.001Torr 내지 50Torr로 하는 것 등을 조건으로 하여 성막된다. 상술한 성막 조건에 의해 막 스트레스를 제어함으로써, 핀 영역(13)에 스트레스를 인가하고, 핀 영역(13)을 이동하는 캐리어의 고이동도를 실현할 수 있다. 구체적으로는, SOI층의 Si 표면이 (100)면이고, 전계 효과형 트랜지스터(1)가 n형인 경우, 전류 방향에 평행하게 인장 응력이 핀 영역(13)에 인가되도록 SiN막(18)을 성막한다. 한편, 전계 효과형 트랜지스터(1)가 p형인 경우, 전류 방향에 평행하게 압축 응력이 인가되도록 한다.
다음에, 도 5A, 도 5B, 도 5C에 도시하는 바와 같이 개구를 갖는 포토레지스트(19)를 SiN막(18)상에 형성한다. 포토레지스트(19)를 마스크로 하여 SiN막(18)을 드라이 에칭하여, 핀 영역(13)의 주위가 노출하도록 개구부(20)를 형성한다(도 5B참조). 이 포토레지스트 드라이 에칭 공정은, 예를 들면 CHxFy, NFx, O2 등을 사용하고, 예를 들면 100mTorr 이상의 고압력, 0W 내지 50W의 범위의 낮은 바이어스 등의 고착물(deposit)이 발생하기 쉬운 조건으로 행한다.
도 8A 내지 도 8E를 이용하여, SiN막(18)에 개구부(20)를 형성하는 공정의 상세를 설명한다. 도 8A는, 개구부(20)를 형성하기 전의 전계 효과형 트랜지스터(1)의 평면도이다. 도 8B는, 도 1A의 A-A'위치에 대응하는 위치에서의 단면도이다. 도 8C 내지 도 8E는 도 1A의 B-B'위치에 대응하는 위치에서의 단면도이고, 드라이 에칭의 공정을 나타내고 있다.
도 8A 내지 도 8C에 도시하는 바와 같이, 개구부(20)를 마련하는 영역을 제외하고 포토레지스트(19)가 형성되지만, 핀 영역(13) 바로 아래의 포토레지스트(19)는 노광할 수 없기 때문에, 절연막(11)상의 포토레지스트(19)는 제거되지 않고 남는다.
절연막(11)과 핀 영역(13)의 사이에 포토레지스트(19)가 잔존하고 있어도, 도 8D 및 도 8E에 도시하는 바와 같이, 드라이 에칭시의 사이드 에칭에 의해 핀 영역(13) 바로 아래의 SiN막(18)에 개구부(20)가 형성된다.
도 5A 내지 도 5C로 되돌아 와서, 상술한 공정에 의해 형성한 개구부(20)는, 도 5B에 도시하는 단면으로 보아, 핀 영역(13)측에 걸쳐서 폭이 좁개 되는 테이퍼 형상을 갖는다. 개구부(20)의 형상에 의해 전계 효과형 트랜지스터(1)의 채널 길이가 결정한다. 채널 길이의 상세에 관해서는 후술한다.
다음에, 도 6A 내지 도 6C에 도시하는 바와 같이, 포토레지스트(19)를 제거한다. 그 후, 수소 어닐 처리 및 산화 처리를 행하여, 핀 영역(13)의 주위의 일부의 형상을 매끈하게 하고, 핀 영역(13)의 일부의 지름을 가늘게 한다. 가늘어진 핀 영역(13)이 제1의 와이어부(131)가 되고, 나머지가 제2의 와이어부(132)가 된다.
수소 어닐 처리는, 예를 들면 수소 분위기중에서 800도의 조건으로 행한다. 산화 처리는, 예를 들면 산소 분위기중에서 1000℃의 조건으로 행한다. 또한 핀 영역(13)의 세선화의 방법으로서는, 상술한 방법 이외에도 낮은 데미지(low-damage)의 웨트 프로세스나 CDE(Chemical Dry Etching)를 이용하여도 좋다.
도 7A 내지 도 7C에 도시하는 바와 같이 SiN막(18) 및 제1의 와이어부(131)의 표면에, 게이트 절연막(16) 및 게이트 전극(17)을 형성한다. SiN막(18)에 개구부(20)를 형성한 때에 채널 길이는 결정되어 있기 때문에, 게이트 가공시에 미세 패턴은 요구되지 않는다.
게이트 절연막(16)의 재료로서는, 예를 들면, Si(실리콘), Hf(하프늄), Ta(탄탈), Ti(티탄), Zr(지르코늄), La(란탄), Al(알루미늄) 등의 산화물을 이용한다. 또한, 게이트 전극(17)의 재료로서는, 예를 들면 폴리실리콘이나 TiN(질화 티탄), TaN(질화 탄탈) 등의 금속을 이용한다. 게이트 전극(17)은, 적용 범위가 양호한 ALD(Atomic Layer Dposition)나 CVD(chemical vapor deposition) 등을 이용하여 형성한다.
다음에, SiN막(18)을 제거한다. 이에 의해, 도 1A 내지 도 1C에 도시하는 전계 효과형 트랜지스터(1)를 얻을 수 있다. 또한, 콘택트 및 배선을 형성하는 공정은, 종래와 마찬가지이기 때문에 설명을 생략한다.
계속해서, 도 9를 이용하여 채널 오랜 상세를 설명한다. 도 9는, 도 5B의 개구부(20)를 확대한 도면이다.
포토레지스트(19)로 결정되는 선폭(즉, 포토레지스트(19)의 개구의 폭)을 LPR, 채널 길이를 LCHN, SiN막의 개구부(20)의 테이퍼 각을 α(°)로 하면, 이하의 식(1)이 성립된다.
LCHN=LPR-2×(SiN막(18)의 막두께/tanα) … (1)
이와 같이, SiN막(18)에 테이퍼 형상의 개구부(20)를 형성함으로써, 채널 길이(LCHN)를 포토레지스트(19)에서 정해지는 선폭(LPR)보다 미세화할 수 있다. 예를 들면, SiN막(18)의 막두께가 100㎚, 테이퍼 각(α)이 80°일 때, 채널 길이(LCHN)를 10㎚로 하기 위해서는, 포토레지스트(19)에서 정해지는 선폭(LPR)을 43.3㎚까지 크게 할 수 있다. 즉, 포토레지스트(19)의 개구가 커도 채널 길이(LCHN)를 보다 미세화할 수 있다.
이상과 같이, 제1의 실시 형태에 관한 전계 효과형 트랜지스터에 의하면, 게이트 전극(17)의 일부를 볼록부(171)로 함으로써, 핀 영역(13)과 접하는 게이트 전극(17)을 미세화할 수 있다.
또한, 게이트 전극(17)을 형성하는 경우에, 핀 영역(13)이 SiN막(18)으로 덮이여 있기 때문에, 핀 영역(13)은 에칭 데미지를 받기 어렵고, 에칭 데미지에 의한 전류 리크나 계면준위의 증가를 억제할 수 있다. 또한, 예를 들면 핀 영역(13)의 단선 등의 핀 영역(13)의 패턴 파괴를 억제할 수 있다. 또한, 핀 영역(13)은, 게이트 전극(17)과 접하는 제1의 와이어부(131)의 지름이 제2의 와이어부(132)보다 가늘게 되어 있다. 환언하면, 나노와이어 구조에서의 핀 영역(13)은, 와이어부의 선 방향의 일부에, 제2의 와이어부(132)에 대한 축경 부분인 제1의 와이어부(131)를 갖는다. 이에 의해, 핀 영역(13)의 극한까지 세선화되는 부분이 적어져서, 핀 영역(13)의 패턴 파괴를 억제할 수 있다.
또한, 본 실시 형태에서는, 게이트 전극(17)을 형성 후, SiN막(18)을 제거하고 있지만, SiN막(18)은 제거하지 않고 남겨도 좋다. SiN막(18)을 남기는 경우, 상술한 바와 같이 SiN막(18)의 막 스트레스를 제어함으로써 채널 영역에 스트레스를 인가하여, 캐리어의 고이동도화를 실현할 수 있다.
(변형례 1)
상술한 실시 형태에서는, SiN막(18)에 개구부(20)를 마련한 방법으로서 포토레지스트 드라이 에칭을 이용하였지만, 저온 산화막에 의한 레지스트 슈링크(resist shrink)를 이용하여도 좋다. 저온 산화막에 의한 레지스트 슈링크를 이용하는 경우에 관해, 도 10A 내지 도 10E를 이용하여 설명한다.
도 10A에 도시하는 포토레지스트(19)를 SiN막(18)상에 형성하는 공정은, 도 5A 내지 도 5C와 같다. 본 변형례에서는, 포토레지스트(19)의 위에 다시 산화막(21)을 저온에서 형성한다(도 10B). 다음에, 산화막(21)을 에치백함에 의해, 포토레지스트(19)의 개구보다 좁은 개구부(22)를 형성한다(도 10C).
포토레지스트(19)와 산화막(21)을 마스크로 하여 SiN막(18)을 드라이 에칭함으로써, 개구부(20)를 SiN막(18)에 형성한다(도 10D). 도 10B 및 도 10C에 도시하는 바와 같이 핀 영역(13) 바로 아래의 포토레지스트(19)는 노광할 수 없기 때문에, 절연막(11)상의 포토레지스트(19)에는 개구가 없다. 따라서, 산화막(21)도 성막되지 않고, 개구부(22)도 형성되지 않지만, 상술한 바와 같이, 드라이 에칭시의 사이드 에칭에 의해, 핀 영역(13) 바로 아래의 SiN막(18)에도 개구부(20)가 형성된다.
본 변형예의 SiN막(18)의 개구부(20)는, 테이퍼 형상을 갖지 않지만, 산화막(21)을 이용함으로써, 포토레지스트(19)의 개구보다 좁은 개구부(20)를 SiN막(18)에 형성할 수 있다.
(제2 실시 형태)
계속해서, 본 발명의 제2 실시 형태에 관한 전계 효과형 트랜지스터(2)를 설명한다. 본 실시 형태에 관한 전계 효과형 트랜지스터(2)는, 핀 구조인 점에서, 나노와이어 구조의 제1 실시 형태와 다르다. 제1 실시 형태와 같은 구성에는 동일 부호를 붙이고 설명을 생략한다.
도 11A는, 본 실시 형태에 관한 전계 효과형 트랜지스터(2)의 평면도이다. 도 11B는, 도 11A의 A-A'에서의 전계 효과형 트랜지스터(2)의 단면도이고, 도 11C는, 도 11A의의 B-B'에서의 전계 효과형 트랜지스터(2)의 단면도이다.
전계 효과형 트랜지스터(2)는, 실리콘 기판(23)과, 실리콘 기판(23)상에 형성되는 SOI층(24)을 갖는다. SOI층(24)은, 핀 영역(25)과 이 핀 영역(25)의 양단에 각각 형성된 소스 영역(14)과 드레인 영역(15)을 갖는 반도체층이다.
전계 효과형 트랜지스터(2)는, 핀 영역(25)의 적어도 2면의 일부와 게이트 절연막(16)을 통하여 접하는 볼록부(172)를 갖는 게이트 전극(17)을 갖고 있다. 볼록부(172)는, SOI 기판(24)측이 되는 하측을 향하고 끝이 가늘어지게 형성되고 돌출하는 부분이다.
전계 효과형 트랜지스터(2)는, 핀 구조이기 때문에, 상술한 바와 같이 적어도 2방향에서 전계가 인가된다. 따라서, 게이트 전극(17)은, 핀 영역(25)에 대해, 적어도 전계가 인가되는 2면과 게이트 절연막(16)을 통하여 접한다. 본 실시 형태에서는, 게이트 전극(17)은, 핀 영역(25)에 대해, 게이트 절연막(16)을 통하여, 핀 영역(25)이 실리콘 기판(23)과 접하는 하면 이외의 3면과 접한다.
본 실시 형태에서는, 게이트 전극(17)은, 볼록부(172)에서 핀 영역(25)과 접하기 때문에, 핀 영역(25)의 일부, 즉 소스 영역(14)과 드레인 영역(15) 사이의 폭보다도 좁은 폭으로 핀 영역(25)과 접한다. 즉, 상기한 바와 같이 끝이 가늘게 형성되는 볼록부(172)의 선단은, SOI층(24)에서의 소스 영역(14)과 드레인 영역(15) 사이의 치수보다도 작은 치수를 갖는다. 즉, 게이트 전극(17)의 볼록부(172)는, 핀 영역(13)과 접하는 제1의 면의 폭(L1)이, 제1의 면이라고 대향하는 제2의 면의 폭(L2)보다 좁은(L1<L2) 테이퍼 형상을 갖는다. 게이트 전극(17)은, 볼록부(172)에 의해, SOI층(24)에 대해, 소스 영역(14)과 드레인 영역(15) 사이의 영역인 핀 영역(25)의 일부에 접촉한다.
다음에, 도 12A 내지 도 14C를 이용하여 전계 효과형 트랜지스터(2)의 제조 방법에 관해 설명한다. 도 12A, 도 13A, 도 14A는, 전계 효과형 트랜지스터(1)의 제조 과정의 평면도이다. 도 12B, 도 13B, 도 14B는 도 11A의 A-A'위치에 대응하는 위치에서의 단면도이다. 도 12C 도 13C, 도 14C는, 도 11A의 B-B'위치에 대응하는 위치에서의 단면도이다.
도 12A 내지 도 12C에 도시하는 바와 같이, 실리콘 기판(23)상에 사각형의 핀 영역(25)과, 이 핀 영역(25)의 양단에 각각 형성되는 소스 영역(14)과 드레인 영역(15)을 갖는 SOI층(24)을 포토 리소그래피/드라이 에칭 기술을 이용하여 형성한다.
도 13A 내지 도 13C에 도시하는 바와 같이, 핀 영역(25)상에 SiN막(18)을 성막한다. 다음에, 개구를 갖는 포토레지스트(19)를 SiN막(18)상에 형성한다. 포토레지스트(19)를 마스크로 하여 SiN막(18)을 드라이 에칭하여, 핀 영역(25)의 적어도 2면의 일부가 노출하도록 개구부(20)를 형성한다. 개구부(20)는, 제1 실시 형태와 마찬가지로 테이퍼 형상을 갖는다.
포토레지스트(19)를 제거 후, 게이트 절연막(16) 및 게이트 전극(17)을 형성한다. SiN막(18)에 테이퍼 형상을 갖는 개구부(20)가 형성되어 있기 때문에, 게이트 전극(17)에는, 개구부(20)의 형상에 대응하여, 테이퍼 형상의 볼록부(172)가 형성된다. 게이트 전극(17) 형성 후에 SiN막(18)을 제거함으로써, 도 11A 내지 도 11C에 도시하는 전계 효과형 트랜지스터(1)를 얻을 수 있다.
이상과 같이, 제2의 실시 형태에 관한 전계 효과형 트랜지스터에 의하면, 게이트 전극(17)의 일부를 볼록부(172)로 함으로써, 핀 구조의 전계 효과형 트랜지스터라도, 핀 영역(25)과 접하는 게이트 전극(17)을 미세화할 수 있다.
또한, 본 실시 형태에서는, 게이트 전극(17)을 형성 후, SiN막(18)을 제거하고 있지만, SiN막(18)은 제거하지 않고 남겨도 좋다. SiN막(18)을 남겨 두는 경우, SiN막(18)의 막 스트레스를 제어함으로써 채널 영역에 스트레스를 인가하여, 캐리어의 고이동도화를 실현할 수 있다.
또한, 도 11A 내지 도 11C에서는, 전계 효과형 트랜지스터(2)의 기판을 실리콘 기판(23)으로 하였지만, SOI 기판으로 하여도 좋다. 이 경우, SOI 기판과, SOI층의 사이에는 절연막이 형성된다.
(제3 실시 형태)
제3 실시 형태에서는, 전계 효과형 트랜지스터(1)의 응용례를 설명한다. 도 15는, 전계 효과형 트랜지스터(1)를 이용한 고체 촬상 장치(100)를 도시하는 도면이다. 도 15에 도시하는 고체 촬상 장치(100)는, 실리콘으로 구성되는 기판(111)과, 기판(111)상에 배열된 복수의 화소(112)를 갖는 화소부(113)와, 수직 구동 회로(114)와, 칼럼 신호 처리 회로(115)와, 수평 구동 회로(116)와, 출력 회로(117)와, 제어 회로(118)를 구비한다. 수직 구동 회로(114), 칼럼 신호 처리 회로(115), 수평 구동 회로(116), 출력 회로(117), 제어 회로(118) 등, 화소부(113)를 제외한 회로를 통합하여 주변 회로라고 칭한다. 화소부(113)는, 입사광을 수광하고 광전 변환에 의해 신호 전하를 생성한다. 주변 회로는, 화소부(113)가 생성한 신호 전하를 출력한다.
화소부(113)는, 2차원 어레이형상으로 규칙적으로 복수 배치된 화소(112)를 갖는다. 화소부(113)는, 실제로 입사광을 수광하고 광전 변환에 의해 생성된 신호 전하를 증폭하여 칼럼 신호 처리 회로(115)에 판독하는 유효 화소 영역과, 흑레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑 기준 화소 영역(도시 생략)으로 구성된다. 흑 기준 화소 영역은, 통상 유효 화소 영역의 외주부에 형성된다.
화소(112)는, 예를 들면 포토 다이오드인 광전 변환 소자(도시 생략)와, 복수의 화소 트랜지스터(도시 생략)로 구성된다. 화소(112)는, 기판(11)상에 2차원 어레이형상으로 규칙적으로 복수 배치된다. 복수의 화소 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터, 앰프 트랜지스터로 구성되는 4개의 트랜지스터라도, 선택 트랜지스터를 제외한 3개의 트랜지스터라도 좋다. 이 트랜지스터로서, 도 1A 내지 도 1C에 도시하는 나노와이어 구조의 전계 효과형 트랜지스터(1)를 이용한다.
제어 회로(118)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하여, 수직 구동 회로(114), 칼럼 신호 처리 회로(115), 및 수평 구동 회로(116)의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 제어 회로(118)는, 클록 신호나 제어 신호를 이용하여 수직 구동 회로(114), 칼럼 신호 처리 회로(115), 및 수평 구동 회로(116)를 제어한다.
수직 구동 회로(114)는, 예를 들면 시프트 레지스터로 구성되고, 화소(112)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 수직 구동 회로(114)는, 화소(112)의 광전 변환 소자에서의 수광량에 응하여 생성된 신호 전하에 의거한 화소 신호를, 수직 신호선(119)을 통하여 칼럼 신호 처리 회로(115)에 공급한다.
칼럼 신호 처리 회로(115)는, 예를 들면 화소(112)의 열마다 배치되어 있고, 1행분의 화소(112)로부터 출력되는 신호를 화소열마다 흑 기준 화소 영역에서의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(115)의 출력단에는, 도시하지 않은 수평 선택 스위치가 수평 신호선(120)과의 사이에 마련되어 있다.
수평 구동 회로(116)는, 예를 들면 시프트 레지스터로 구성된다. 수평 구동 회로(116)는, 수평 주사 펄스를 순차적으로 출력함으로써, 칼럼 신호 처리 회로(115)의 각각을 순번대로 선택하고, 각 칼럼 신호 처리 회로(115)로부터 화소 신호를 수평 신호선(120)에 출력시킨다.
출력 회로(117)는, 수평 신호선(120)을 통하여, 각 칼럼 신호 처리 회로(115)로부터 순차적으로 공급되는 화소 신호에 대해 신호 처리를 시행하여 도시하지 않은 외부 장치에 출력한다.
주변 회로의 적어도 일부가 갖는 트랜지스터, 예를 들면 수평 선택 스위치나 수평 구동 회로(116)가 갖 트랜지스터로서 도 1에 도시하는 나노와이어 구조의 전계 효과형 트랜지스터(1)를 이용한다.
이에 의해, 본 실시 형태에 관한 고체 촬상 장치(100)는, 도 1에 도시하는 전계 효과형 트랜지스터(1)로 회로가 구성되어 있기 때문에, 게이트 전극의 미세화가 가능한 전계 효과형 트랜지스터로 회로를 구성할 수 있고, 전계 효과형 트랜지스터의 전류 제어성 등을 향상시킬 수 있다. 이에 의해 고체 촬상 장치(100)의 성능을 향상시킬 수 있다.
고체 촬상 장치(100)로서 CMOS 형의 고체 촬상 장치를 예로 설명하였지만, CCD형의 고체 촬상 장치라도 도 1A 내지 도 1C에 도시하는 전계 효과형 트랜지스터(1)로 회로를 이용할 수 있음은 말할 필요도 없다.
또한, 고체 촬상 장치(100)에 제1 실시 형태에 관한 전계 효과형 트랜지스터(1)를 탑재하는 예를 나타냈지만, 고체 촬상 장치(100)에 변형례 1, 제2 실시 형태에 관한 전계 효과형 트랜지스터를 이용하여도 좋다.
(제4 실시 형태)
다음에, 도 16을 이용하여, 본 발명의 제4 실시 형태에서는, 고체 촬상 장치(100)의 응용례를 설명한다. 도 16은, 고체 촬상 장치(100)를 전자 기기(400)에 응용한 예를 도시한다. 전자 기기(400)로서는, 예를 들면 디지털 카메라나, 휴대 전화기 등의 카메라, 스캐너, 감시 카메라 등을 들 수 있지만, 여기서는 전자 기기(400)가 디지털 카메라인 경우에 관해 설명한다.
본 실시 형태에 관한 전자 기기(400)는, 고체 촬상 장치(100)와, 광학 렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다.
광학 렌즈(210)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(100)의 촬상면상에 결상시킨다. 이에 의해 고체 촬상 장치(100) 내에 일정 기간 신호 전하가 축적된다.
셔터 장치(211)는, 고체 촬상 장치(100)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(212)는, 고체 촬상 장치(100)의 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다.
고체 촬상 장치(100)는, 구동 신호에 의거하여 광전 변환 소자(PD)에 축적된 신호 전하를 전기 신호로서 출력한다.
신호 처리 회로(213)는, 각종의 신호 처리를 행한다. 신호 처리 회로(213)는, 고체 촬상 장치(100)가 출력하는 전기 신호에 대해 신호 처리를 시행하여 영상 신호를 생성하고, 도시하지 않은 메모리 등의 기억 매체나 모니터 등에 출력한다.
이상과 같이, 본 실시 형태에 관한 전자 기기(400)는, 제1 실시 형태에 관한 고체 촬상 장치(100)를 탑재하고 있기 때문에, 광 감도를 향상시킬 수 있고, 영상 신호의 화질을 향상시킬 수 있다.
여기서는, 전자 기기(400)에 제3 실시 형태에 관한 고체 촬상 장치(100)를 탑재한 예를 나타냈지만, 변형례 1, 제2 실시 형태에 관한 전계 효과형 트랜지스터를 갖는 고체 촬상 장치를 탑재하여도 좋다.
또한, 고체 촬상 장치(100)가 전계 효과형 트랜지스터(1)를 구비하는 예를 설명하였지만, 전자 기기(400)의 그 밖의 회로, 예를 들면 신호 처리 회로(213) 등이 제1, 제2 실시 형태, 변형례 1에 관한 전계 효과형 트랜지스터를 갖고 있어도 좋다.
상술한 각 실시 형태의 설명은 본 발명의 한 예이고, 본 발명은 상술한 실시의 형태로 한정되는 일은 없다. 이 때문에, 상술한 각 실시의 형태 이외라도, 본 발명에 관한 기술적 사상을 일탈하지 않는 범위라면, 설계 등에 응하여 여러가지의 변경이 가능함은 물론이다.

Claims (4)

  1. 전계 효과형 트랜지스터의 제조 방법에 있어서,
    기판상에 핀 영역과, 그 핀 영역의 양단에 각각 형성되는 소스 영역 및 드레인 영역을 갖는 반도체층을 형성하는 공정과,
    상기 핀 영역의 적어도 2면에 접하도록, 상기 반도체층과의 에칭 선택비를 갖는 막을 형성하는 공정과,
    상기 막의 상기 핀 영역의 적어도 2면의 일부가 노출되도록 개구부를 형성하는 공정과,
    상기 막을 통하여 상기 핀 영역과 접하도록 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체층을 형성 후, 상기 핀 영역의 주위가 노출되도록, 상기 핀 영역과 접하는 기판을 에칭에 의해 제거하는 공정과,
    상기 개구부를 갖는 상기 막을 마스크로 하여 상기 핀 영역의 주위의 일부를 에칭하는 공정을 더 구비하고,
    상기 막을 형성하는 공정은, 상기 핀 영역이 노출되어 있는 면과 접하도록 상기 막을 형성하고,
    상기 개구부는, 상기 핀 영역의 주위의 일부가 노출되도록 형성되는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 개구부는, 상기 핀 영역에 접하는 제1의 면의 폭이 그 제1의 면과 대향하는 제2의 면의 폭보다 좁은 테이퍼 형상을 갖는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 막을 제거하는 공정을 더 갖는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
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