WO2023223722A1 - 半導体装置及び電子機器 - Google Patents

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WO2023223722A1
WO2023223722A1 PCT/JP2023/014806 JP2023014806W WO2023223722A1 WO 2023223722 A1 WO2023223722 A1 WO 2023223722A1 JP 2023014806 W JP2023014806 W JP 2023014806W WO 2023223722 A1 WO2023223722 A1 WO 2023223722A1
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contact electrode
electrode
gate electrode
surface portion
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良平 ▲高▼柳
直樹 坂
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present technology (technology according to the present disclosure) relates to semiconductor devices and electronic equipment, and particularly relates to technology that is effective when applied to semiconductor devices having fin-type field effect transistors and electronic equipment equipped with the same.
  • CMOS image sensor As a semiconductor device, for example, a solid-state imaging device called a CMOS image sensor is known.
  • This CMOS image sensor includes a pixel circuit (readout circuit) that converts signal charges photoelectrically converted by a photoelectric conversion element into a pixel signal and outputs the pixel signal.
  • the pixel circuit includes pixel transistors such as an amplification transistor, a selection transistor, and a reset transistor.
  • a gate electrode is provided on an island-shaped semiconductor portion (fin portion) with a gate insulating film interposed therebetween, and a source is provided on the semiconductor portions on both sides of the gate electrode in the gate length direction.
  • a fin-type field effect transistor Fin-FET
  • This fin-type field effect transistor has improved short channel characteristics and can shorten the gate length to achieve the required operation, making it possible to miniaturize the planar size and enable higher integration. Useful.
  • the pair of main electrode regions of the fin-type field effect transistor are electrically connected to wiring on the insulating layer via a contact electrode provided on the insulating layer covering the field effect transistor.
  • the contact electrode is connected to the upper surface of the semiconductor section.
  • Patent Document 1 discloses a solid-state imaging device in which an amplification transistor included in a pixel circuit is a fin-type field effect transistor.
  • Non-Patent Document 1 discloses a field effect transistor with an SOI-Fin structure.
  • the width of the semiconductor part in the transverse direction and the diameter (thickness width) of the contact electrode tend to become smaller, and the contact resistance between the semiconductor part and the contact electrode increases.
  • the diameter (width) of the contact electrode is miniaturized, the influence of parasitic resistance due to contact resistance increases, and the mutual conductance (gm) of the fin-type field effect transistor decreases.
  • the purpose of this technology is to improve the mutual conductance (gm) of a transistor.
  • a semiconductor device includes: an island-shaped semiconductor portion having a top surface portion and a side surface portion; a field effect transistor having a gate electrode provided in the semiconductor portion with a gate insulating film interposed therebetween; an insulating layer covering the field effect transistor; and a contact electrode provided on the insulating layer so as to overlap with the semiconductor portion outside the gate electrode in plan view.
  • the contact electrode is connected to the top surface portion and side surface portion of the semiconductor portion.
  • a semiconductor device includes: an island-shaped semiconductor portion having a top surface portion and a side surface portion; a field effect transistor having a gate electrode provided in the semiconductor portion with a gate insulating film interposed therebetween; an insulating layer covering the field effect transistor; and a contact electrode provided on the insulating layer so as to overlap with the semiconductor portion outside the gate electrode in plan view.
  • the contact electrode is connected to the top and side surfaces of the semiconductor section, and is formed of the same layer as the gate electrode.
  • An electronic device includes the semiconductor device, an optical system that forms image light from a subject on the semiconductor device, and a signal processing method for a signal output from the semiconductor device. and a signal processing circuit for performing the processing.
  • FIG. 1 is a schematic plan view showing a configuration example of a semiconductor device according to a first embodiment of the present technology.
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a1-a1 cutting line in FIG. 1.
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b1-b1 cutting line in FIG. 1.
  • FIG. 2 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c1-c1 cutting line in FIG. 1.
  • FIG. FIG. 1 is a schematic plan view showing steps of a method for manufacturing a semiconductor device according to a first embodiment of the present technology.
  • FIG. 1 is a schematic plan view showing steps of a method for manufacturing a semiconductor device according to a first embodiment of the present technology.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a5-a5 section line in FIG. 5.
  • FIG. 6 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b5-b5 cutting line in FIG. 5.
  • FIG. 6 is a schematic plan view showing a step subsequent to FIG. 5.
  • FIG. 8 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a7-a7 in FIG. 7;
  • FIG. 8 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure taken along the b7-b7 cutting line in FIG. 7.
  • FIG. 8 is a schematic plan view showing a step subsequent to FIG. 7.
  • FIG. 10 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a9-a9 in FIG. 9; 10 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b9-b9 cutting line in FIG. 9.
  • FIG. 10 is a schematic plan view showing a step subsequent to FIG. 9.
  • FIG. 12 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a11-a11 cutting line in FIG. 11.
  • FIG. FIG. 12 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c11-c11 cutting line in FIG. 11.
  • FIG. 12 is a schematic plan view showing a step subsequent to FIG. 11.
  • FIG. 14 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a13-a13 cutting line in FIG. 13.
  • FIG. 14 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c13-c13 cutting line in FIG. 13.
  • FIG. 14 is a schematic plan view showing a step subsequent to FIG. 13.
  • FIG. 16 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a15-a15 cutting line in FIG. 15.
  • FIG. 16 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c15-c15 cutting line in FIG. 15.
  • FIG. 16 is a schematic plan view showing a step subsequent to FIG. 15.
  • FIG. 18 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a17-a17 cutting line in FIG. 17.
  • 18 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c17-c17 cutting line in FIG. 17.
  • FIG. 18 is a schematic plan view showing a step subsequent to FIG. 17.
  • FIG. 20 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a19-a19 cutting line in FIG. 19; 20 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c19-c19 cutting line in FIG. 19.
  • FIG. 20 is a schematic plan view showing a step subsequent to FIG. 19.
  • FIG. 22 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a21-a21 in FIG. 21.
  • FIG. FIG. 22 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c21-c21 cutting line in FIG. 21.
  • FIG. FIG. 2 is a schematic plan view showing a schematic configuration of a semiconductor device according to a second embodiment of the present technology.
  • FIG. 24 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a23-a23 in FIG. 23.
  • 24 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c23-c23 cutting line in FIG. 23.
  • FIG. 2 is a schematic plan view showing two semiconductor parts and two field effect transistors arranged in series in the semiconductor device according to the first embodiment of the present technology.
  • FIG. 7 is a schematic vertical cross-sectional view showing a modification of the second embodiment of the present technology.
  • FIG. 7 is a schematic plan view showing a schematic configuration of a semiconductor device according to a third embodiment of the present technology.
  • FIG. 29 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c28-c28 cutting line in FIG. 28.
  • FIG. 7 is a schematic plan view showing a first modification of the third embodiment of the present technology.
  • FIG. 7 is a schematic plan view showing a second modification of the third embodiment of the present technology.
  • FIG. 7 is a schematic plan view showing a schematic configuration of a semiconductor device according to a fourth embodiment of the present technology.
  • 34 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b33-b33 cutting line in FIG. 33.
  • FIG. 34 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c33-c33 cutting line in FIG. 33.
  • FIG. 7 is a schematic plan layout diagram showing a configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 12 is a block diagram illustrating a configuration example of a solid-state imaging device according to a fifth embodiment of the present technology.
  • FIG. 7 is an equivalent circuit diagram showing a configuration example of a pixel and a pixel circuit of a solid-state imaging device according to a fifth embodiment of the present technology.
  • 37 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure of the pixel array section in FIG. 36.
  • FIG. FIG. 12 is a schematic plan view showing a configuration example of a semiconductor device according to a sixth embodiment of the present technology.
  • 41 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a40-a40 cutting line in FIG. 40.
  • FIG. FIG. 42 is a schematic vertical cross-sectional view showing a part of FIG.
  • 41 in an enlarged manner.
  • 41 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b40-b40 cutting line in FIG. 40.
  • FIG. 41 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c40-c40 cutting line in FIG. 40.
  • FIG. 7 is a schematic plan view showing steps of a method for manufacturing a semiconductor device according to a sixth embodiment of the present technology.
  • 45 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a44-a44 cutting line in FIG. 44.
  • FIG. FIG. 45 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b44-b44 cutting line in FIG. 44.
  • FIG. 45 is a schematic plan view showing a step subsequent to FIG. 44.
  • FIG. 47 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a46-a46 cutting line in FIG. 46.
  • FIG. 47 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b46-b46 cutting line in FIG. 46.
  • 47 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c46-c46 cutting line in FIG. 46.
  • FIG. FIG. 46 is a diagram showing a step subsequent to FIG. 46, and is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the a46-a46 cutting line in FIG. 46.
  • FIG. 46 is a diagram showing a step subsequent to FIG. 46, and is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the b46-b46 cutting line in FIG. 46.
  • FIG. 46 is a diagram showing a step subsequent to FIG. 46, and is a schematic longitudinal cross-sectional view showing a longitudinal cross-sectional structure at the same position as the c46-c46 cutting line in FIG. 46.
  • FIG. 48A is a diagram showing a step subsequent to FIG. 48A, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a46-a46 in FIG. 46.
  • FIG. 48B is a diagram showing a step subsequent to FIG.
  • FIG. 48B is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line b46-b46 in FIG. 46.
  • FIG. 48C is a diagram showing a step subsequent to FIG. 48C, and is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the c46-c46 cutting line in FIG. 46.
  • FIG. 49A is a schematic plan view showing a step subsequent to FIG. 49A.
  • 51 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a50-a50 cutting line in FIG. 50.
  • FIG. 51 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the b50-b50 cutting line in FIG. 50.
  • FIG. 51 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c50-c50 cutting line in FIG. 50.
  • FIG. 51A is a schematic vertical cross-sectional view enlarging a part of FIG. 51A.
  • FIG. 51C is a schematic vertical cross-sectional view enlarging a part of FIG. 51C.
  • 51 is a schematic plan view showing a step subsequent to FIG. 50.
  • FIG. 53 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a52-a52 cutting line in FIG. 52.
  • FIG. 53 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a52-a52 cutting line in FIG. 52.
  • FIG. 53 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c52-c52 cutting line in FIG. 52.
  • FIG. 53A is a schematic cross-sectional view showing particulate oxides changed by heat treatment in the cross section of FIG. 53A.
  • FIG. 53B is a schematic cross-sectional view showing particulate oxides changed by heat treatment in the cross section of FIG. 53B.
  • FIG. 53 is a schematic plan view showing a step subsequent to FIG. 52.
  • FIG. FIG. 56 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure taken along the a55-a55 cutting line in FIG. 55.
  • FIG. 56 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c55-c55 cutting line in FIG. 55; 56 is a schematic plan view showing a step subsequent to FIG. 55.
  • FIG. FIG. 58 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the cutting line a57-a57 in FIG. 57.
  • FIG. 58 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c57-c57 cutting line in FIG. 57.
  • 58 is a schematic plan view showing a step subsequent to FIG. 57.
  • FIG. FIG. 60 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along cutting line a59-a59 in FIG. 59.
  • FIG. 60 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure taken along the b59-b59 cutting line in FIG. 59.
  • FIG. 60 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c59-c59 cutting line in FIG. 59;
  • 59 is a diagram showing a step subsequent to FIG. 59, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a59-a59 in FIG. 59.
  • FIG. 62 is a diagram showing a step subsequent to FIG. 61, and is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the a59-a59 cutting line in FIG. 59.
  • FIG. 63 is a schematic plan view showing a step subsequent to FIG. 62.
  • FIG. FIG. 64 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the line a63-a63 in FIG. 63; 64 is a diagram showing a step subsequent to FIG. 63, and is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line a63-a63 in FIG. 63.
  • FIG. FIG. 66 is a diagram showing a step subsequent to FIG. 65, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a63-a63 in FIG. 63.
  • 67 is a diagram showing a step subsequent to FIG.
  • FIG. 66 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a63-a63 in FIG. 63.
  • FIG. 68 is a diagram illustrating a step subsequent to FIG. 67, and is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a63-a63 in FIG. 63.
  • FIG. 7 is a schematic plan view showing a first modification of the sixth embodiment of the present technology.
  • 70 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a69-a69 in FIG. 69.
  • FIG. 70 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c69-c69 cutting line in FIG. 69.
  • FIG. FIG. 12 is a schematic plan view showing a second modification of the sixth embodiment of the present technology.
  • FIG. 72 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a71-a71 in FIG. 71.
  • FIG. It is a typical vertical cross-sectional view showing a 3rd modification of a 6th embodiment of this art.
  • FIG. 12 is a schematic plan view showing a configuration example of a semiconductor device according to a seventh embodiment of the present technology.
  • FIG. 75 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the cutting line a74-a74 in FIG. 74.
  • FIG. FIG. 12 is a schematic plan view showing a configuration example of a semiconductor device according to an eighth embodiment of the present technology.
  • FIG. 12 is a schematic plan view showing a modification of the eighth embodiment of the present technology.
  • FIG. 12 is a schematic vertical cross-sectional view showing a configuration example of a solid-state imaging device according to a ninth embodiment of the present technology.
  • FIG. 12 is a schematic plan view showing a configuration example of a semiconductor device according to a tenth embodiment of the present technology.
  • 80 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the cutting line a79-a79 in FIG.
  • FIG. 80 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b79-b79 cutting line in FIG. 79.
  • FIG. 80 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the c79-c79 cutting line in FIG. 79.
  • FIG. 7 is a schematic plan view showing steps of a method for manufacturing a semiconductor device according to a tenth embodiment of the present technology. Diagrams showing steps of a method for manufacturing a semiconductor device according to a tenth embodiment of the present technology ((a) is a schematic cross-sectional view showing a vertical cross-sectional structure along the cutting line a83-a83 in FIG. 83, (b) is a diagram FIG.
  • FIG. 83 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b83-b83 cutting line of FIG. 83
  • (c) is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the c83-c83 cutting line of FIG. 83 and 84
  • (a) is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the a83-a83 cutting line in FIG. 83
  • FIG. 83 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line
  • (c) is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the c83-c83 cutting line in FIG.
  • FIG. 86 is a schematic plan view showing a step subsequent to FIG. 85.
  • FIG. A diagram showing the vertical cross-sectional structure of FIG. 86 ((a) is a schematic vertical cross-section showing the vertical cross-sectional structure along the a86-a86 cutting line in FIG. 86, (b) is a schematic vertical cross-sectional view along the b86-b86 cutting line in FIG. 86. (c) is a schematic vertical cross section showing the vertical cross-sectional structure, and (c) is a schematic vertical cross-section showing the vertical cross-sectional structure along the c86-c86 cutting line in FIG. 87 is a schematic plan view showing a step subsequent to FIG. 86.
  • FIG. 88 ((a) is a schematic vertical cross-section showing the vertical cross-sectional structure along cutting line a88-a88 in FIG. 88, (b) is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along cutting line c88-c88 in FIG. This is a schematic longitudinal section showing the longitudinal section structure. 89 is a schematic plan view showing a step subsequent to FIG. 88.
  • FIG. A diagram showing the vertical cross-sectional structure of FIG. 90 ((a) is a schematic vertical cross-section showing the vertical cross-sectional structure along the a90-a90 cutting line in FIG. 90, (b) is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the c90-c90 cutting line in FIG.
  • FIG. 91 is a schematic plan view showing a step subsequent to FIG. 90.
  • FIG. A diagram showing the vertical cross-sectional structure of FIG. 92 ((a) is a schematic vertical cross-section showing the vertical cross-sectional structure along the a92-a92 cutting line in FIG. 92, (b) is a schematic vertical cross-section showing the vertical cross-sectional structure along the c92-c92 cutting line in FIG. 92.
  • 93 is a schematic plan view showing a step subsequent to FIG. 92.
  • FIG. 94 ((a) is a schematic vertical cross-section showing the vertical cross-sectional structure along the a94-a94 cutting line in FIG. 94, (b) is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b94-b94 cutting line in FIG. (c) is a schematic longitudinal section showing the longitudinal section structure along the c94-c94 cutting line in FIG. 94).
  • FIG. 94 is a diagram showing a step subsequent to FIG. 94, and is a schematic longitudinal cross-sectional view showing a longitudinal cross-sectional structure at the same position as the cutting line a94-a94 in FIG. 94.
  • FIG. 96 is a diagram showing a step subsequent to FIG.
  • FIG. 96 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure at the same position as the cutting line a94-a94 in FIG. 94.
  • 98 is a schematic plan view showing a step subsequent to FIG. 97.
  • FIG. FIG. 99 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along section line a98-a98 in FIG. 98;
  • FIG. 99 is a diagram showing a step subsequent to FIG. 98, and is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line a98-a98 in FIG. 98.
  • FIG. 100 is a diagram showing a step subsequent to FIG.
  • FIG. 100 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line a98-a98 in FIG. 98.
  • 102 is a diagram showing a step subsequent to FIG. 101, and is a schematic vertical sectional view showing a longitudinal sectional structure at the same position as the cutting line a98-a98 in FIG. 98.
  • FIG. FIG. 12 is a diagram illustrating a configuration example of an electronic device according to a 106th embodiment of the present technology.
  • the first conductivity type is a p type and the second conductivity type is an n type will be exemplified as the conductivity type of the semiconductor, but if the conductivity types are selected in the opposite relationship,
  • the first conductivity type may be n type and the second conductivity type may be p type.
  • a first direction and a second direction that are orthogonal to each other in the same plane are respectively referred to as an X direction and a Y direction
  • the first direction and A third direction perpendicular to each of the second directions is defined as a Z direction.
  • the thickness direction of the semiconductor parts 3 and 33 which will be described later, will be described as the Z direction.
  • FIGS. 1, 2, 3, and 4 the overall configuration of the semiconductor device 1A will be described using FIGS. 1, 2, 3, and 4.
  • the wirings 18a, 18b, and 18c shown in FIGS. 2 to 4 are not shown.
  • the semiconductor device 1A includes an island-shaped semiconductor portion 3 and a channel forming portion (channel region) 12 provided in the island-shaped semiconductor portion 3. and a field effect transistor Qa.
  • the semiconductor device 1A includes an insulating layer 14 that includes the semiconductor portion 3 and the field effect transistor Qa, and a semiconductor portion that is island-shaped in plan view. It further includes contact electrodes 17a, 17b, and 17c provided on the insulating layer 14 so as to overlap with the contact electrodes 17a, 17b, and 17c.
  • illustration of the contact electrode 17c is omitted.
  • the semiconductor section 3 has a rectangular parallelepiped shape having, for example, an upper surface section 3a, a lower surface section (bottom section) 3b, and four side surfaces 3c1 , 3c2 , 3c3, and 3c4 . has been done.
  • the semiconductor portion 3 extends in the Y direction, the thickness direction is the Z direction, the longitudinal direction is the Y direction, and the lateral direction is the X direction.
  • the upper surface portion 3a and the lower surface portion 3b are located on opposite sides of the semiconductor portion 3 in the thickness direction (Z direction).
  • two side parts 3c 1 and 3c 2 are located opposite to each other in the transverse direction (X direction), and the remaining two side parts 3c 3 and 3c 4 are located on opposite sides in the longitudinal direction (Y direction).
  • the semiconductor section 3 corresponds to a specific example of the "semiconductor section" of the present technology.
  • the four side surfaces 3c 1 , 3c 2 , 3c 3 and 3c 4 of the semiconductor section 3 correspond to a specific example of the "side surface section of the semiconductor section" of the present technology.
  • the four side surfaces 3c 1 , 3c 2 , 3c 3 and 3c 4 are respectively referred to as a first side surface 3c 1 , a second side surface 3c 2 , a third side surface 3c 3 and a fourth side surface 3c 4 . There is also.
  • the lateral direction of the semiconductor section 3 corresponds to a specific example of the "first direction of the semiconductor section” of the present technology
  • the longitudinal direction of the semiconductor section 3 corresponds to a "first direction of the semiconductor section” of the present technology.
  • This corresponds to a specific example of "second direction”.
  • the side surfaces 3c 3 and 3c 4 in the longitudinal direction (second direction) of the semiconductor portion 3 correspond to a specific example of “an end portion of the semiconductor portion in the second direction intersecting the first direction” of the present technology. .
  • the semiconductor portion 3 is made of, for example, silicon (Si) as a semiconductor material, a single crystal as a crystallinity, and an i-type (intrinsic type) as a conductivity type, although the semiconductor material is not limited thereto. That is, the semiconductor section 3 is made of i-type single crystal silicon. As a material for the semiconductor section 3, other than Si, germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium phosphide (InP), etc. can also be used.
  • the insulating layer 14 is a first insulating film (base insulating film) provided on the lower surface 3b side of the semiconductor section 3 opposite to the upper surface 3a and in contact with the lower surface 3b. 2, a second insulating film (surrounding insulating film) 4 provided on the first insulating film 2 so as to surround the semiconductor part 3, and a semiconductor part 3 and a gate electrode 7 to be described later on the second insulating film 4. It has a multilayer structure including a third insulating film (covering insulating film) 13 provided so as to cover it.
  • Each of the first insulating film 2, the second insulating film 4, and the third insulating film 13 is made of, for example, a silicon oxide ( SiO2 ) film. That is, the semiconductor device 1A of the first embodiment has an SOI (Silicon On Insulator) structure in which a silicon (Si) semiconductor portion 3 is provided on a first insulating film 2. Further, the insulating layer 14 includes the semiconductor section 3 and the field effect transistor Qa.
  • SOI Silicon On Insulator
  • the field effect transistor Qa is, for example, of an n-channel conductivity type, although it is not limited thereto.
  • the field effect transistor Qa is constituted by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) whose gate insulating film is a silicon oxide (SiO 2 ) film.
  • the field effect transistor Qa may be of p-channel conductivity type.
  • a MISFET Metal Insulator Semiconductor FET
  • the field effect transistor Qa has a channel forming portion 12 provided in the semiconductor portion 3 and a channel forming portion of the semiconductor portion 3 in the lateral direction (X direction) of the semiconductor portion 3.
  • the semiconductor device 12 includes a gate electrode 7 provided across the upper surface portion 3a and two side surfaces 3c 1 and 3c 2 of the semiconductor portion 3 with a gate insulating film 6 interposed therebetween.
  • the field-effect transistor Qa also includes a pair of main electrode regions 11a and 11a, which are provided outside the semiconductor section 3 and spaced apart from each other with the channel formation section 12 in between in the channel length direction (gate length direction) of the channel formation section 12. 11b.
  • the field effect transistor Qa includes a pair of main electrode regions 11a and 11b provided in the semiconductor portion 3 on both sides of the gate electrode 7 in the gate length direction (longitudinal direction).
  • a pair of main electrode regions 11a and 11b function as a source region and a drain region.
  • the field effect transistor Qa further includes a sidewall spacer 9 provided on the sidewall of the gate electrode 7.
  • one of the main electrode regions 11a and 11b of the pair of main electrode regions 11a and 11b may be called the source region 11a, and the other main electrode region 11b may be called the drain region 11b.
  • the distance between the pair of main electrode regions 11a and 11b is the channel length (L) of the channel forming portion 12 (the gate length (Lg) of the gate electrode 7), and the direction of this channel length is the channel length direction ( (gate length direction).
  • the direction of the channel width (W) (gate width (Wg)) of the channel forming portion 12 is called the channel width direction (gate width direction).
  • the pair of main electrode regions 11a and 11b are separated from each other in the Y direction with the channel forming portion 12 in between, so that the channel length direction is the Y direction.
  • a channel (inversion layer) that electrically connects the source region (one main electrode region) 11a and the drain region (the other main electrode region) 11b by a voltage applied to the gate electrode 7 forms a channel.
  • the gate electrode 7 is, for example, a head portion (first portion) provided on the upper surface portion 3a side of the semiconductor portion 3 with a gate insulating film 6 interposed therebetween, although the gate electrode 7 is not limited thereto.
  • a gate insulating film 6 is formed on the outside of each of the two side surfaces 3c 1 and 3c 2 that are integrated with the head 7a and are located on opposite sides of the semiconductor portion 3 in the lateral direction (X direction). It includes two interposed leg parts (second parts) 7b 1 and 7b 2 .
  • the gate electrode 7 is provided across the top surface 3a and the two side surfaces 3c 1 and 3c 2 of the semiconductor section 3, and has a C-shaped cross section perpendicular to the longitudinal direction (Y direction). There is.
  • the gate electrode 7 is made of, for example, a polycrystalline silicon film into which impurities are introduced to reduce the resistance value.
  • the head 7 a of the gate electrode 7 is located above the second insulating film 4 and covered with the third insulating film 13 .
  • the leg portions 7b 1 and 7b 2 of the gate electrode 7 are provided in the second insulating film 4.
  • the gate insulating film 6 is provided between the semiconductor portion 3 and the gate electrode 7 over the upper surface portion 3a and the two side surfaces 3c 1 and 3c 2 of the semiconductor portion 3.
  • the gate insulating film 6 is made of, for example, a silicon oxide film.
  • the sidewall spacer 9 is provided on the side wall of the head portion 7a of the gate electrode 7 so as to surround the head portion 7a of the gate electrode 7, and also extends over the second insulating film 4 of the insulating layer 14 and the semiconductor portion in plan view. 3 is stretched.
  • the sidewall spacer 9 is formed in alignment with the gate electrode 7.
  • This sidewall spacer 9 is formed by, for example, forming an insulating film (spacer material) covering the gate electrode 7 by a CVD method, and then applying RIE (Reactive Ion Etching) or the like to this insulating film. It can be formed by performing anisotropic dry etching.
  • the sidewall spacer 9 is made of a material that has a selectivity with respect to the second insulating film 4 and the semiconductor portion 3 included in the insulating layer 14.
  • the sidewall spacer 9 is made of, for example, a silicon nitride film that is selective to the silicon oxide film of the second insulating film 4 and the silicon of the semiconductor section 3.
  • the sidewall spacer 9 ensures a distance between the gate electrode 7 and each contact region 10 (see FIG. 2) of a pair of main electrode regions 11a and 11b (described later).
  • each of the pair of main electrode regions 11a and 11b includes an n-type extension region 8 consisting of an n-type semiconductor region provided in the semiconductor section 3 in alignment with the gate electrode 7, and and an n-type contact region 10 formed of an n-type semiconductor region provided in the semiconductor portion 3 in alignment with the sidewall spacer 9 on the sidewall of the semiconductor portion 7 . That is, a pair of main electrode regions 11a and 11b having an n-type extension region 8 and an n-type contact region 10 are provided in the semiconductor section 3 in alignment with the gate electrode 7.
  • the n-type contact region 10 is provided within the n-type extension region 8.
  • Each of the n-type extension region 8 and the n-type contact region 10 has a thickness in the thickness direction (Z direction) of the semiconductor portion 3 and in the height direction of the semiconductor portion 3 .
  • the n-type extension region 8 is formed deeper than the n-type contact region 10, in other words, it is formed thicker.
  • the n-type extension region 8 extends from the upper surface portion 3a side of the semiconductor portion 3 to the lower surface portion 3b side, and extends from the lower surface portion 3b side of the semiconductor portion 3. 1 and the depth of contact with the insulating film 2.
  • the field effect transistor Qa of the first embodiment has a so-called gate electrode 7 provided on an island-shaped semiconductor portion 3 serving as a fin portion with a gate insulating film 6 interposed therebetween. It is composed of a fin type.
  • the length between the pair of main electrode regions 11a and 11b is the channel length L ( ⁇ gate length Lg), and the gate electrode 7 and the semiconductor portion 3 are three-dimensionally overlapped.
  • the length including the width W 2 in the width direction on the upper surface portion 3a side of the semiconductor portion 3 and the height of the side portions 3b 1 and 3b 2 of the semiconductor portion 3 peripheral length of the semiconductor portion 3
  • the value obtained by multiplying the number of semiconductor parts 3 by the number of semiconductor parts 3 becomes the channel width W ( ⁇ gate width).
  • the fin-type field effect transistor Qa by increasing the width W2 of the semiconductor section 3 in the transverse direction (Y direction) and increasing the height of the semiconductor section 3 in the thickness direction (Z direction), Since the channel width W becomes wider, the effective channel area (channel length L ⁇ channel width W) can be increased. In the fin-type field effect transistor Qa, by increasing the number of semiconductor parts 3, the channel area (channel length L ⁇ channel width W) can be increased.
  • the first embodiment describes a case in which the field effect transistor Qa is provided in one semiconductor section 3, there may be a plurality of semiconductor sections 3.
  • an enhancement type (normally off type) in which a drain current flows by applying a gate voltage higher than a threshold voltage to the gate electrode 7, and a drain current flowing even when no voltage is applied to the gate electrode 7 are available.
  • a depression type (normally off type) in which the current flows.
  • an enhancement type is configured, although the present invention is not limited thereto.
  • a channel (inversion layer) electrically connecting the pair of main electrode regions 11a and 11b is formed (induced) in the channel forming portion 12 by the voltage applied to the gate electrode 7.
  • a current (drain current) flows from the drain region side (for example, the main electrode region 11b side) through the channel of the channel forming portion 12 to the source region side (for example, the main electrode region 11a side).
  • the gate electrode 7 includes a contact electrode 17c provided on the insulating layer 14 (specifically, the third insulating film 13) and a barrier metal film 16c provided on the semiconductor layer 3. It is electrically connected to the wiring 18c provided in the wiring layer on the insulating layer 14 via the wiring 18c. Further, among the pair of main electrode regions 11a and 11b, one main electrode region 11a has a contact electrode 17a provided on the insulating layer 14 (specifically, the third insulating film 13) and a contact electrode 17a provided on the semiconductor layer 3. It is electrically connected to a wiring 18a provided in a wiring layer on the insulating layer 14 via a barrier metal film 16a.
  • the other main electrode region 11b has a contact electrode 17b provided on the insulating layer 14 (specifically, the third insulating film 13) and a contact electrode 17b provided on the semiconductor layer 3. It is electrically connected to a wiring 18b provided in a wiring layer on the insulating layer 14 via a barrier metal film 16b.
  • a material for the contact electrodes 17a, 17b, and 17c for example, tungsten (W), which is a high melting point metal, can be used.
  • barrier metal films 16a, 16b, and 16c for example, a composite film (Ti/TiN) containing a titanium (Ti) film and a titanium nitride (TiN) film can be used.
  • a metal material such as aluminum (Al) or copper (Cu), or an alloy material mainly composed of Al or Cu can be used.
  • the contact electrodes 17a, 17b, 17c and the barrier metal films 16a, 16b, 16c are explained separately, but the contact electrodes 17a, 17b including the barrier metal films 16a, 16b, 16c , 17c.
  • the barrier metal films 16a, 16b, 16c may not be provided, but as in the first embodiment, the barrier metal film 16a is provided between the semiconductor portion 3 and the gate electrode 7 and the contact electrodes 17a, 17b, 17c. , 16b, 16c are preferably used.
  • the contact electrode 17a extends along the thickness direction (Z direction) of the insulating layer 14, and extends from the upper surface side of the third insulating film 13 of the insulating layer 14 to the third insulating film 13.
  • the trench 15a is provided in a dug portion 15a that penetrates through the second insulating film 13 and enters into the second insulating film 4.
  • the contact electrode 17b also extends along the thickness direction (Z direction) of the insulating layer 14, and penetrates the third insulating film 13 from the upper surface side of the third insulating film 13 of the insulating layer 14 to form the second It is provided in the dug portion 15b that penetrates into the insulating film 4.
  • the contact electrodes 17a and 17b are configured to have a depth apart from the first insulating film 2 of the insulating layer 14 in the thickness direction (Z direction) of the insulating layer 14, although the contact electrodes 17a and 17b are not limited thereto. As shown in FIGS. 2 and 4, the contact electrodes 17a and 17b are connected to the top surface 3a and side surface portions of the semiconductor section 3. As shown in FIGS. Specifically, the contact electrode 17a is connected to the upper surface portion 3a and the three side surfaces 3c 1 , 3c 2 of the semiconductor portion 3 on one end side (main electrode region 11a side) in the longitudinal direction (Y direction) of the semiconductor portion 3 . , 3c 3 , and electrically connected to one main electrode region 11a.
  • the contact electrode 17b is connected to the top surface portion 3a and the three side surfaces 3c 1 , 3c 2 , 3c of the semiconductor portion 3 on the other end side (main electrode region 11b side) in the longitudinal direction (Y direction) of the semiconductor portion 3. 4 , and is electrically connected to the other main electrode region 11b.
  • the contact electrode 17a is connected to each of the upper surface 3a and the three side surfaces 3c 1 , 3c 2 , and 3c 3 of the semiconductor section 3 via the barrier metal film 16a, although it is not limited thereto. has been done. Further, the contact electrode 17b is also connected to the upper surface portion 3a of the semiconductor section 3 and each of the three side surfaces 3c 1 , 3c 2 , 3c 4 with the barrier metal film 16b interposed therebetween.
  • the width W 1 a of the contact electrode 17a is wider than the width W 2 of the semiconductor portion 3 in the transverse direction (X direction) of the semiconductor portion 3.
  • the width W 1 a of the contact electrode 17a is the width W 3 including the head portion 7a of the gate electrode 7 and the sidewall spacers 19 provided on both sides of the gate electrode 7 (width of the gate electrode + sidewall spacer width x 2).
  • the width W 1 b of the contact electrode 17b is wider than the width W 2 of the semiconductor portion 3.
  • the width W 1 b of the contact electrode 17b is narrower than the width W 2 including the gate electrode 7 and the sidewall spacers 19 provided on both sides of the gate electrode 7.
  • FIG. 5 is a schematic plan view showing the steps of the manufacturing method of the semiconductor device 1A
  • FIG. 6A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a5-a5 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the -b5 cutting line.
  • 7 is a schematic plan view showing a step subsequent to FIG. 5
  • FIG. 8A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a7-a7 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure along a line.
  • 9 is a schematic plan view showing a step subsequent to FIG.
  • FIG. 10A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a9-a9 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure along a line.
  • 11 is a schematic plan view showing a step subsequent to FIG. 9
  • FIG. 12A is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a11-a11 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure along a line.
  • 13 is a schematic plan view showing a step subsequent to FIG. 11, FIG.
  • FIG. 14A is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a13-a13 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure along a line.
  • 15 is a schematic plan view showing a step subsequent to FIG. 13
  • FIG. 16A is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a15-a15 cutting line in FIG. 15, and
  • FIG. 16B is a c15-c15 cut in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure along a line.
  • 17 is a schematic plan view showing a step subsequent to FIG. 15, FIG.
  • FIG. 18A is a schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a17-a17 cutting line in FIG.
  • FIG. 19 is a schematic plan view showing a step subsequent to FIG. 17,
  • FIG. 20A is a schematic vertical cross-sectional view showing a vertical cross-sectional structure taken along the a19-a19 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view taken along a line.
  • 21 is a schematic plan view showing a step subsequent to FIG. 19
  • FIG. 22A is a schematic longitudinal cross-sectional view showing a vertical cross-sectional structure taken along the a21-a21 cutting line in FIG.
  • FIG. 3 is a schematic vertical cross-sectional view showing a vertical cross-sectional structure along a line.
  • an island-shaped semiconductor portion 3 is formed on the first insulating film 2.
  • the semiconductor portion 3 is formed, for example, in the shape of a rectangular parallelepiped, having an upper surface portion 3a, a lower surface portion (bottom surface portion) 3b, and four side surfaces 3c 1 , 3c 2 , 3c 3 , and 3c 4 .
  • This semiconductor portion 3 can be formed, for example, by patterning a semiconductor layer provided on the first insulating film 2 into a predetermined shape using a well-known thinning technique such as an etching technique or a CMP method. .
  • the semiconductor portion 3 is made of, for example, silicon as a semiconductor material, a single crystal as a crystalline material, and an i-type (intrinsic type) as a conductivity type, although the semiconductor material is not limited thereto.
  • the first insulating film 2 supports the semiconductor portion 3 on the lower surface portion 3b side of the semiconductor portion 3.
  • a silicon oxide film formed by a CVD (Chemical Vapor Deposition) method is used as the first insulating film 2.
  • the second insulating film 4 and the dug portions 5a and 5b are formed.
  • the second insulating film 4 is formed outside the semiconductor section 3 so as to surround the semiconductor section 3 .
  • the second insulating film 4 is formed by forming, for example, a silicon oxide film on the entire surface of the first insulating film 2 including the top of the semiconductor part 3 using a well-known film forming method (for example, CVD method). It can be formed by selectively removing a silicon oxide film using, for example, a CMP method.
  • the dug portions 5a and 5b are formed on the outside of each of the two side surface portions 3c 1 and 3c 2 located on opposite sides in the X direction of the semiconductor portion 3. 1 and 3c 2 are formed so as to be exposed.
  • the dug portions 5a and 5b are formed by selectively etching the second insulating film 4 on the outside of each side surface portion 3c1 and 3c2 of the semiconductor portion 3 using, for example, well-known photolithography and dry etching techniques. can be formed.
  • the second insulating film 4 is etched under conditions that provide an etching ratio with respect to the semiconductor portion 3.
  • the dug portions 5a and 5b are formed so that the length in the same direction as the longitudinal direction (Y direction) of the semiconductor portion 3 is shorter than the length in the longitudinal direction of the semiconductor portion 3. Further, it is preferable that the dug portions 5a and 5b are formed to have a depth in the Z direction equal to or greater than the height of the semiconductor portion 3 in the Z direction.
  • a gate insulating film 6 and a gate electrode 7 are formed.
  • the gate insulating film 6 is formed over the upper surface portion 3a and the two side surfaces 3c 1 and 3c 2 of the semiconductor portion 3 in the transverse direction (X direction) of the semiconductor portion 3. do.
  • the gate insulating film 6 can be formed by a thermal oxidation method or a deposition method.
  • a silicon oxide film as the gate insulating film 6 is formed by a thermal oxidation method. Thereby, the gate insulating film 6 can be selectively formed in the portion of the semiconductor section 3 exposed from the second insulating film 4.
  • the gate electrode 7 is arranged so as to face each of the upper surface portion 3a and the two side surfaces 3c 1 and 3c 2 of the semiconductor portion 3 with the gate insulating film 6 interposed therebetween (so that they are adjacent to each other). to) form.
  • the gate electrode 7 has a head (first portion) 7a provided on the upper surface portion 3a side of the semiconductor portion 3 via the gate insulating film 6, and is integrated with this head portion 7a, and is integrated with the head portion 7a on the short side of the semiconductor portion 3.
  • Two leg portions (second portions) 7b 1 and 7b provided on the outside of each of two side portions 3c 1 and 3c 2 located on opposite sides in the direction (X direction) with a gate insulating film 6 interposed therebetween. 2 .
  • the head 7a projects upward from the second insulating film 4.
  • Each of the two legs 7b 1 and 7b 2 is provided separately in each of the recesses 5a and 5b.
  • the gate electrode 7 is formed by forming a gate electrode film (electrode material) on the entire surface of the second insulating film 4 including inside each of the two dug portions 5a and 5b and on the semiconductor portion 3, and then forming the gate electrode film (electrode material)
  • the film can be formed by patterning using a well-known planarization technique, photolithography technique, dry etching technique, or the like.
  • a polycrystalline silicon film into which impurities are introduced to reduce the resistance value can be used. Impurities in the polycrystalline silicon film can be introduced during or after film formation.
  • a pair of extension regions 8 made of n-type semiconductor regions are formed in each of the semiconductor parts 3 on both sides of the gate electrode 7 in the gate length direction (Y direction).
  • the extension region 8 uses the gate electrode 7 and the second insulating film 4 as a mask for impurity introduction, and injects an n-type impurity into each of the semiconductor parts 3 on both sides of the gate electrode 7 in the gate length direction (Y direction).
  • it can be formed by implanting arsenic ions (As + ) or phosphorus ions (P + ), and then performing heat treatment to activate the impurities.
  • the pair of n-type extension regions 8 are formed at a depth so as to be in contact with the first insulating film 2 on the lower surface portion 3b side of the semiconductor portion 3.
  • each of the pair of n-type extension regions 8 is formed in each semiconductor portion 3 on both sides of the gate electrode 7 in the gate length direction (Y direction) in alignment with the gate electrode 7.
  • sidewall spacers 9 are formed on the sidewalls of the head portions 7a of the gate electrodes 7 that protrude upward from the second insulating film 4.
  • the sidewall spacer 9 is formed by forming an insulating film, for example, a silicon nitride film that is selective to a silicon oxide film, by CVD on the entire surface of the second insulating film 4 so as to cover the head part 7a of the gate electrode 7.
  • the silicon nitride film can be formed by, for example, performing anisotropic dry etching such as RIE.
  • the sidewall spacer 9 is formed on the side wall of the head 8a of the gate electrode 7 so as to surround the head 7a of the gate electrode 7, and is formed in alignment with the gate electrode 7. Further, the sidewall spacer 9 is formed on the second insulating film 4 and the semiconductor section 3 so as to cross the semiconductor section 3 .
  • an n-type semiconductor is formed in each of the semiconductor parts 3 on both sides of the gate electrode 7 in the gate length direction (Y direction).
  • a pair of n-type contact regions 10 are formed.
  • the pair of n-type contact regions 10 are formed on each side of the gate electrode 7 in the gate length direction (Y direction) using the second insulating film 4, the gate electrode 7, and the sidewall spacer 9 as a mask for impurity introduction.
  • n-type contact regions 10 are formed individually within the regions of the pair of extension regions 8 .
  • a pair of n-type contact regions 10 are formed in each semiconductor portion 3 on both sides of the gate electrode 7 in the gate length direction (Y direction) in alignment with the sidewall spacers 9 .
  • a pair of main electrode regions 11a and 11b including an n-type extension region 8 and an n-type contact region 10 are formed in the semiconductor portion 3.
  • a channel forming portion 12 is formed in the semiconductor portion 3 between the pair of main electrode regions 11a and 11b.
  • a field effect transistor Qa having a gate insulating film 6, a gate electrode 7, a sidewall spacer 9, a pair of main electrode regions 11a and 11b, a channel forming part 12, etc. is formed in the semiconductor part 3.
  • a third insulating film 13 is formed on the side of the second insulating film 4 opposite to the first insulating film 2 to cover the semiconductor portion 3 and the gate electrode 7. .
  • the third insulating film 13 is formed by forming, for example, a silicon oxide film as an insulating film on the entire surface of the second insulating film 4 including the top part 7a of the gate electrode 7, and then flattening the surface of this silicon oxide film by CMP or the like. It can be formed by In this step, an insulating layer 14 including the first insulating film 2, the second insulating film 4, and the third insulating film 13, and also including the semiconductor portion 3 and the field effect transistor Qa is formed.
  • each of the dug portions 15a, 15b, and 15c is formed by selectively etching the insulating layer 14 using well-known photolithography technology and anisotropic dry etching technology.
  • the dug portion 15a includes the upper surface portion 3a of one of the two semiconductor portions 3 on both sides of the gate electrode 7 in the gate length direction (Y direction) and the three side portions 3c 1 , 3c 2 , 3c 3 Formed so that it is exposed. Further, the dug portion 15b is formed by the upper surface portion 3a of the other semiconductor portion 3 of the two semiconductor portions 3 on both sides of the gate electrode 7 in the gate length direction (Y direction), and the three side portions 3c 1 , 3c 2 , Form so that 3c 4 is exposed.
  • the width W 4 of each of the dug portions 15 a and 15 b in the transverse direction (X direction) of the semiconductor portion 3 defines the width W 1 of contact electrodes 17 a and 17 b, which will be described later.
  • a barrier metal film 16a and A barrier metal film 16b is formed on the top surface 3a and three side surfaces 3c 1 , 3c 2 , 3c 4 of the semiconductor portion 3 exposed from the dug portion 15b, and the head of the gate electrode 7 exposed from the dug portion 15c.
  • a barrier metal film 16c is formed on the portion 7a.
  • the barrier metal films 16a, 16b, and 16c are formed, for example, from a composite film (Ti/TiN) containing a titanium (Ti) film and a titanium nitride (TiN) film.
  • Each of the barrier metal films 16a, 16b, and 16c can be selectively formed by the ALD method.
  • contact electrodes 17a, 17b, and 17c are separately formed in the dug portions 15a, 15b, and 15c.
  • Each of the contact electrodes 17a, 17b, and 17c is formed by forming a tungsten film as a high-melting point metal film on the entire surface of the insulating layer 14, including the inside of each of the dug portions 15a, 15b, and 15c. It can be formed by selectively removing the tungsten film on the insulating layer 14 so that it remains separately inside each of the recessed parts 15a, 15b, and 15c.
  • the contact electrode 17a includes the upper surface portion 3a of one semiconductor portion 3 of the two semiconductor portions 3 on both sides of the gate electrode 7 in the gate length direction (Y direction) and the three side portions 3c 1 , 3c 2 . , 3c 3 via the barrier metal film 16a, and electrically and mechanically connected to one main electrode region 11a of the pair of main electrode regions 11a and 11b.
  • the contact electrode 17b is also connected to the top surface portion 3a and the three side surfaces 3c 1 , 3 of the other semiconductor portion 3 of the two semiconductor portions 3 on both sides of the gate electrode 7 in the gate length direction (Y direction).
  • the contact electrode 17c is connected to the head portion 7a of the gate electrode 7 via the barrier metal film 16c, and is electrically and mechanically connected to the gate electrode 7.
  • wirings 18a, 18b and 18c which are electrically and mechanically connected to the contact electrodes 17a, 17b and 17c, respectively, are formed in the wiring layer on the insulating layer 14, as shown in FIGS. 1 to 4. state.
  • the semiconductor device 1A according to the first embodiment includes contact electrodes 17a and 17b provided to overlap the semiconductor portions 3 on both sides of the gate electrode 7 in the gate length direction (Y direction) in plan view.
  • the contact electrode 17a is a semiconductor in which one main electrode region 11a is provided among a pair of main electrode regions 11a and 11b provided in the semiconductor section 3 on both sides of the gate electrode 7 in the gate length direction (Y direction). It is connected to the top surface 3a of the section 3 and each of the three side surfaces 3c 1 , 3c 2 , 3c 3 .
  • the contact electrode 17a is connected only to the upper surface part 3a of the semiconductor part 3, the contact area between the semiconductor part 3 (one main electrode region 11a) and the contact electrode 17a increases, and the semiconductor part 3 (one main electrode region 11a) and the contact electrode 17a can be reduced. Therefore, according to the semiconductor device 1A according to the first embodiment, it is possible to improve the mutual conductance (gm) of the field effect transistor Qa.
  • the contact electrode 17b is connected to the semiconductor portion in which the other main electrode region 11b is provided among the pair of main electrode regions 11a and 11b provided in the semiconductor portion 5 on both sides of the gate electrode 7 in the gate length direction. 3 and each of the three side surfaces 3c 1 , 3c 2 , 3c 4 . Therefore, the contact area between the semiconductor part 3 (the other main electrode region 11b) and the contact electrode 17b is increased compared to the conventional case in which the contact electrode 17b is connected only to the upper surface part 3a of the semiconductor part 3. 3 (the other main electrode region 11b) and the contact electrode 17b can be reduced. Therefore, according to the semiconductor device 1A according to the first embodiment, it is possible to improve the mutual conductance (gm) of the field effect transistor Qa.
  • the contact resistance between the semiconductor section 3 (one main electrode region 11a) and the contact electrode 17a can be reduced, and the contact resistance between the semiconductor section 3 (the other main electrode region 11b) and the contact electrode 17b can be reduced. Therefore, the mutual conductance (gm) of the field effect transistor Qa can be further improved.
  • the width W 2 of the semiconductor portion 3 in the transverse direction (X direction) and the width W 1 (diameter and thickness width) of each of the contact electrodes 17a and 17b become smaller. Also, since it is possible to suppress an increase in contact resistance between the semiconductor portion 3 and the contact electrodes 17a and 17b, it is possible to suppress a decrease in mutual conductance (gm) while achieving miniaturization of the field effect transistor Qa.
  • the contact electrodes 17a and 17b are configured at a depth that is apart from the first insulating film 2 of the insulating layer 14; It may be configured with a depth of In this case, the contact resistance between the semiconductor portion 3 and the contact electrodes 17a and 17b, specifically, the contact resistance between the pair of main electrode regions 11a and 11b and the contact electrodes 17a and 17b can be further reduced.
  • each of the two contact electrodes 17a and 17b is connected to the top surface 3a and the three side surfaces (3c 1 , 3c 2 , 3c 3 (or 3c 4 )) of the semiconductor section 3.
  • one of the two contact electrodes 17a and 17b is connected to the top surface 3a and three side surfaces (3c 1 , 3c 2 , 3c 3 (or 3c 4 )) of the semiconductor section 3, and the remaining The other side may be connected only to the upper surface portion 3a of the semiconductor portion 3.
  • a semiconductor device 1B according to the second embodiment of the present technology has basically the same configuration as the semiconductor device 1A according to the first embodiment described above, and has a semiconductor section 3.
  • the connection form in which the contact electrode is connected to the side surface of the contact electrode is different.
  • the contact electrode 17a of the first embodiment described above is connected to each of the three side surfaces 3c 1 , 3c 2 and 3c 3 of the semiconductor section 3. Further, the contact electrode 17b is also connected to each of the three side surfaces 3c 1 , 3c 2 and 3c 4 of the semiconductor section 3.
  • the contact electrode 17a of the second embodiment has side surfaces as two end portions located on opposite sides in the longitudinal direction (Y direction) of the semiconductor section 3. It is located closer to the gate electrode 7 than one side surface portion 3c 3 of 3c 3 and 3c 4 .
  • the contact electrodes 17a of this second embodiment are located on opposite sides of the three side surfaces 3c 1 , 3c 2 and 3c 3 of the semiconductor section 3 in the lateral direction (X direction) of the semiconductor section 3. It is connected to each of the two side parts 3c 1 and 3c 2 .
  • the contact electrode 17a of the second embodiment is connected to the upper surface portion 3a of the semiconductor portion 3, and also serves as a side surface portion of the semiconductor portion 3 at one end in the longitudinal direction (Y direction) of the semiconductor portion 3. It is connected to each of the two side surfaces 3c 1 and 3c 2 located in the transverse direction (X direction) of the semiconductor section 3, except for the side surface 3c 3 .
  • the contact electrode 17b of this second embodiment as with the contact electrode 17a of this second embodiment, two end portions located on opposite sides in the longitudinal direction (Y direction) of the semiconductor portion 3 are used. It is located closer to the gate electrode 7 than the other side surface portion 3c4 of the side surface portions 3c3 and 3c4 . Also in the contact electrode 17b of the second embodiment, among the three side surfaces 3c 1 , 3c 2 and 3c 4 of the semiconductor section 3, positions are located on opposite sides of the semiconductor section 3 in the lateral direction (X direction). The two side surfaces 3c 1 and 3c 2 are connected to each other.
  • the contact electrode 17b of the second embodiment is also connected to the upper surface portion 3a of the semiconductor portion 3, and is connected to the end portion of the semiconductor portion 3 in the longitudinal direction (Y direction) as a side portion of the semiconductor portion 3. It is connected to each of two side surfaces 3c 1 and 3c 2 located in the lateral direction (X direction) of the semiconductor section 3, except for a certain side surface 3c 4 .
  • two semiconductor parts 3 are arranged at a predetermined interval with their respective longitudinal directions (Y direction) aligned in the same direction. They are arranged in series in the Y direction with spaces between them. That is, the two semiconductor parts 3 (3A 1 , 3A 2 ) have a side surface part 3c 3 located on one end side in the longitudinal direction of one semiconductor part 3A 1 and the other end in the longitudinal direction of the other semiconductor part 3A 2 . The side surface portions 3c and 4 located on the side are adjacent to each other and arranged in series in the Y direction.
  • a field effect transistor Qa is provided in each of the two semiconductor sections 3 (3A 1 , 3A 2 ).
  • the contact electrode 17a located on the side surface 3c 3 side of one semiconductor section 3 (3A 1 ) is connected to the side surface 3c of one semiconductor section 3 (3A 1 ) in the longitudinal direction. 3 is located closer to the gate electrode 7 provided in this one semiconductor portion 3 (3A 1 ).
  • the contact electrode 17b located on the side surface portion 3c 4 side of the other semiconductor portion 3 (3A 2 ) is larger than the side surface portion 3c 4 in the longitudinal direction of the other semiconductor portion 3 (3A 2 ). It is located on the gate electrode 7 side provided in section 3 (3A 2 ).
  • the semiconductor device 1B according to the second embodiment compared to the semiconductor device 1A of the first embodiment described above, the side surface portion 3c 3 of one semiconductor section 3 (3A 1 ) and the other Since the interval (distance) Ly between the semiconductor portion 3 (3A 2 ) and the side surface portion 3C 4 can be narrowed, the field effect transistors Qa can be arranged more densely. This makes it possible to improve the mutual conductance (Gm) of the field effect transistor Qa, and also to increase the degree of integration of the semiconductor device 1B.
  • the width W 1 a of the contact electrode 17a in the lateral direction (X direction) of the semiconductor section 3 is , is wider than the width W2 of the semiconductor section 3.
  • the width W 1 a of the contact electrode 17 a is narrower than the width W 3 including the gate electrode 7 and the sidewall spacers 19 provided on both sides of the gate electrode 7 .
  • the width W 1 b of the contact electrode 17b is equal to the width W 2 of the semiconductor portion 3 in the transverse direction (X direction) of the semiconductor portion 3 , as in the first embodiment described above. It is wider than.
  • the width W 1 b of the contact electrode 17b is narrower than the width W 3 including the gate electrode 7 and the sidewall spacers 19 provided on both sides of the gate electrode 7.
  • each of the two contact electrodes 17a and 17b is located inside (on the gate electrode 7 side) the end (side surface portion 3c 3 , side surface portion 3c 4 ) of the semiconductor portion 3 in the longitudinal direction (Y direction),
  • the widths W 1 a and W 1 b of each of the contact electrodes 17 a and 17 b are narrower than the width W 3 including the gate electrode 7 and the sidewall spacers 19 provided on both sides of the gate electrode 7 . Therefore, according to the semiconductor device 1B according to the second embodiment, it is possible to improve the mutual conductance (gm) of the field effect transistor Qa without increasing the area occupied by the field effect transistor Qa.
  • FIG. 26 as in FIG. 1 of the first embodiment described above, illustration of layers above the insulating layer 14 is omitted for convenience of explanation.
  • each of the contact electrodes 17a and 17b was connected to the top surface portion 3a and side surface portions 3c 1 and 3c 2 of the semiconductor portion 3.
  • the contact electrode 17a may also be connected to the lower surface portion 3b of the semiconductor portion 3.
  • the contact electrode 17a of this modification is connected to each of the upper surface 3a and the two side surfaces 3c 1 and 3c 2 of the semiconductor section 3, and is also connected to the lower surface 3b of the semiconductor section 3.
  • the barrier metal film 16a is connected to each of the upper surface portion 3a and the two side surfaces 3c 1 and 3c 2 of the semiconductor portion 3, and is also connected to the lower surface portion 3b of the semiconductor portion 3.
  • a dug portion 15a is formed in the insulating layer 14 so that each of the upper surface portion 3a, the two side surfaces 3c 1 and 3c 2 , and the lower surface portion 3b of the semiconductor portion 3 are exposed. Thereafter, a barrier metal film 16a is formed on the surface portion of the semiconductor portion 3 exposed from the dug portion 15a, and then the dug portion 15a is filled with a conductive film so as to wrap around the lower surface portion 3b of the semiconductor portion 3. be able to.
  • the contact area between the semiconductor section 3 (one main electrode region 11a) and the contact electrode 17a is increased, and the semiconductor section 3 ( The contact resistance between one main electrode region 11a) and the contact electrode 17a can be further reduced.
  • FIG. 27 shows the contact electrode 17a as an example, it is preferable that the contact electrode 17b also have the same configuration as the contact electrode 17a.
  • FIG. 27 as an example, the entire lower surface portion 3b of the semiconductor portion 3 is covered with the contact electrode 17a, but the center of the lower surface portion 3b in the transverse direction (X direction) of the semiconductor portion 3 is illustrated. A structure may be adopted in which the portion is not selectively covered with the contact electrode.
  • a semiconductor device 1C according to the third embodiment of the present technology has basically the same configuration as the semiconductor device 1B according to the second embodiment described above, and has a semiconductor section 3.
  • the connection form in which the contact electrode is connected to the side surface of the contact electrode is different.
  • the contact electrode 17a of the second embodiment described above is connected to each of the two side surfaces 3c 1 and 3c 2 as the side surfaces of the semiconductor section 3. Further, the contact electrode 17b is also connected to each of the two side surfaces 3c 1 and 3c 2 as side surfaces of the semiconductor section 3.
  • the contact electrodes 17a and 17b of the third embodiment are mutually connected to each other in the lateral direction (X direction) of the semiconductor section 3 as side surfaces of the semiconductor section 3. It is connected to either one of the two side surfaces 3c 1 and 3c 2 located on the opposite side.
  • 28 and 29 exemplify a connection form in which each of the contact electrodes 17a and 17b is connected to the side surface portion 3c1 of the semiconductor portion 3, but each of the contact electrodes 17a and 17b is The side surface portion 3c 1 may be connected to the side surface portion 3c 2 on the opposite side.
  • each of the contact electrodes 17a and 17b of this third embodiment is connected to the upper surface portion 3a of the semiconductor portion 3, and serves as a side surface portion of the semiconductor portion 3 in the longitudinal direction (Y direction). Excluding the side surfaces 3c 3 and 3c 4 which are the ends and the other side surface 3c 2 located in the lateral direction (X direction) of the semiconductor section 3, It is selectively connected to one side surface portion 3c1 .
  • the semiconductor device 1C according to the third embodiment penetrates the insulating layer 14 in the thickness direction of the insulating layer 14, and in the lateral direction (X).
  • the contact electrode 24 further includes a through contact electrode 24 provided adjacent to the contact electrode 17a on the outer side of the contact electrode 17a.
  • the through contact electrode 24 is disposed outside the other side surface 3c 2 of the two side surfaces 3c 1 and 3c 2 located on opposite sides in the lateral direction of the semiconductor section 3, for example, but not limited thereto. has been done.
  • the through contact electrode 24 penetrates the insulating layer 14 in the thickness direction (Z direction) of the insulating layer 14, and connects to the layer 22 provided on the upper surface side of the insulating layer 14. It is provided in a recessed portion 23 that extends across the layer 21 provided on the lower surface side opposite to the upper surface side of the layer 14 .
  • the contact electrode 17a is connected to one of the two side surfaces 3c 1 and 3c 2 located on both sides of the semiconductor section 3 in the transverse direction (X direction). It is selectively connected to one side surface portion 3c1 on the opposite side to the through contact electrode 24 side. Therefore, compared to the case where the contact electrode 17a is connected to each of the two side surfaces 3c 1 and 3c 2 located on both sides of the semiconductor section 3 in the lateral direction, as in the second embodiment described above, the contact electrode 17a is Since the interval (distance) Lx between the electrode 17a and the through contact electrode 24 becomes wider, the parasitic capacitance between the contact electrode 17a and the through contact electrode 24 when the insulating film is a dielectric film can be reduced.
  • the semiconductor device 1C according to the third embodiment the same effects as those of the second embodiment described above can be obtained, and the insulating film between the contact electrode 17a and the through contact electrode 24 is replaced with a dielectric film. It is possible to reduce the parasitic capacitance.
  • the semiconductor device 1C 1 according to the first modification of the third embodiment has two semiconductor parts 3 (3A 3 , 3A 4 ) whose longitudinal directions (Y direction) are in the same direction. They are arranged in parallel at a predetermined interval in the X direction. That is, the two semiconductor portions 3 (3A 3 , 3A 4 ) are located on the other side surface portion 3c 2 of the two side portions 3c 1 and 3c 2 located in the lateral direction of one semiconductor portion 3 (3A 3 ). and one side surface portion 3c 1 of the two side surface portions 3c 1 and 3c 2 located in the lateral direction of the other semiconductor portion 3 (3A 4 ) are arranged adjacent to each other in parallel.
  • a field effect transistor Qa is provided in each of the two semiconductor sections 3 (3A 3 , 3A 4 ).
  • the two semiconductor parts 3 (3A 3 , 3A 4 ) have a side surface part 3c 2 located in the lateral direction (X direction) of one semiconductor part 3A 3 ,
  • One side surface portion 3c1 located in the lateral direction (X direction) of the semiconductor portion 3A4 is arranged adjacent to each other (facing each other).
  • the contact electrode 17a on the one semiconductor section 3c3 side is selected on one side surface section 3c1 of the two side surface sections 3c1 and 3c2 located on both sides of the one semiconductor section 3A3 in the lateral direction.
  • the contact electrode 17a on the other semiconductor portion 3A 4 side is also connected to one side surface portion 3c of the two side surfaces 3c 1 and 3c 2 located on both sides of the other semiconductor portion 3A 4 in the lateral direction. 1 .
  • one side is connected to the contact electrode 17a.
  • the contact electrode 17a on the side of semiconductor part 3A 3 and the contact electrode 17a on the other side of semiconductor part 3A 4 becomes wider, the contact electrode 17a on the side of semiconductor part 3A 3 and , the parasitic capacitance can be reduced by using a dielectric film as an insulating film between the contact electrode 17a on the side of the other semiconductor section 3A4 .
  • the semiconductor device 1C 1 according to the first modification of the third embodiment the same effects as the above-described second embodiment can be obtained, and the contact electrode 17a on the one semiconductor section 3A 3 side, Parasitic capacitance can be reduced by using a dielectric film as an insulating film between the contact electrode 17a on the other semiconductor portion 3A4 side.
  • the distance between the contact electrode 17b on one semiconductor section 3A 3 side and the contact electrode 17b on the other semiconductor section 3A 4 side becomes wider, so that Parasitic capacitance can be reduced by using a dielectric film as the insulating film between the contact electrode 17a and the contact electrode 17b on the other semiconductor portion 3A4 side.
  • a dielectric film as the insulating film between the contact electrode 17a and the contact electrode 17b on the other semiconductor portion 3A4 side.
  • the semiconductor device 1C2 according to the second modification of the third embodiment has basically the same configuration as the semiconductor device 1C1 according to the first modification of the third embodiment described above.
  • the following configurations are different. That is, as shown in FIG. 31, each of the contact electrodes 17a and 17b on the side of one semiconductor section 3 (3A 3 ) of the two semiconductor sections 3 (3A 3 , 3A 4 ) is formed by the contact electrodes 17a and 17b of the third embodiment described above.
  • it is selectively connected to one side surface portion 3c 1 of the two side surface portions 3c 1 and 3c 2 located on both sides in the lateral direction of one semiconductor portion 3 (3A 3 ) . has been done.
  • each of the contact electrodes 17a and 17b on the side of the other semiconductor part 3 (3A 4 ) is different from the first modification of the third embodiment described above. Differently, it is selectively connected to the other side surface portion 3c 2 of the two side surface portions 3c 1 and 3c 2 located on both sides in the lateral direction of the other semiconductor portion 3 (3A 4 ).
  • the interval (distance) Lx 2 between the contact electrode 17a on the side of one semiconductor section 3A 3 and the contact electrode 17a on the side of the other semiconductor section 3A 4 is the same as that of the first modification of the third embodiment described above. Since the distance Lx is wider than 1 in the case of , the insulating film between the contact electrode 17a on one side of the semiconductor section 3A 3 and the contact electrode 17a on the side of the other semiconductor section 3A 4 is made a dielectric film. Parasitic capacitance can be further reduced.
  • the distance between the contact electrode 17b on one semiconductor section 3A3 side and the contact electrode 17b on the other semiconductor section 3A4 side becomes wider, so that the distance between the contact electrode 17b on one semiconductor section 3A3 side becomes wider.
  • Parasitic capacitance can be further reduced when the insulating film between the contact electrode 17b and the contact electrode 17b on the other semiconductor portion 3A4 side is a dielectric film. Note that in FIG. 31, as in FIG. 1 of the first embodiment described above, illustration of layers above the insulating layer 14 is omitted for convenience of explanation.
  • a contact electrode 17a may also be connected to the lower surface portion 3b of the semiconductor portion 3, similarly to the modification of the second embodiment described above. That is, the contact electrode 17a of this third modification is connected to the upper surface portion 3a of the semiconductor portion 3, and is connected to one side surface portion 3c 1 of the two side surfaces 3c 1 and 3c 2 . It is also connected to the lower surface portion 3b of the semiconductor section 3. Further, the barrier metal film 16a is also connected to the upper surface portion 3a of the semiconductor portion 3 and to one side surface portion 3c 1 of the two side portions 3c 1 and 3c 2 , and is also connected to the lower surface of the semiconductor portion 3 . It is also connected to section 3b. Note that although FIG. 32 shows the contact electrode 17a as an example, the contact electrode 17b may also have the same configuration as the contact electrode 17a shown in FIG.
  • the semiconductor device 1D according to the fourth embodiment of the present technology basically has the same configuration as the semiconductor device 1C according to the third embodiment described above, and has the following configuration. are different.
  • the semiconductor device 1D according to the fourth embodiment of the present technology includes two semiconductor parts 3 (3A 5 , 3A 6 ), and a field effect transistor Qd in which a gate electrode 7 is provided on each of the two semiconductor portions 3 (3A 5 , 3A 6 ) with a gate insulating film 6 interposed therebetween.
  • the field effect transistor Qd basically has the same configuration as the above-described field effect transistor Qa, except for the configuration of the gate electrode 7.
  • the other configurations are generally similar to the above-described field effect transistor Qa.
  • the gate electrode 7 of the field effect transistor Qd is provided on the upper surface portion 3a side of each of the two semiconductor portions 3 (3A 5 , 3A 6 ) with a gate insulating film 6 interposed therebetween.
  • a head 7a extending in the transverse direction (X direction) across the two semiconductor parts 3 (3A 5 , 3A 6 ); 3A 5 , 3A 6
  • three leg portions 7b 1 , 7b 2 and 7b 3 are provided in line in the lateral direction of each of the leg portions 7b 1 , 7b 2 and 7b 3 .
  • the leg portion 7b 1 includes two side surfaces located on both sides in the short direction of one semiconductor portion 3 (3A 5 ) among the two semiconductor portions 3 (3A 5 , 3A 6 ).
  • the gate insulating film 6 is provided on the outside of one side surface portion 3c 1 of 3c 1 and 3c 2 with a gate insulating film 6 interposed therebetween .
  • the leg portion 7b 2 is one of the two side portions 3c 1 and 3c 2 located on both sides in the lateral direction of the other semiconductor portion 3 (3A 6 ) among the two semiconductor portions 3 (3A 5 , 3A 6 ).
  • the gate insulating film 6 is provided on the outside of the other side surface portion 3c2 of the gate insulating film 6.
  • the leg portion 7b 3 is provided between the two semiconductor portions 3 (3A 5 , 3A 6 ).
  • the leg part 7b 3 is attached to two side parts 3c 1 and 3c 2 located on both sides of one semiconductor part 3 (3A 5 ) in the lateral direction.
  • Two side surfaces 3c 1 and 3c 2 are adjacent to each other with the other side surface 3c 2 and the gate insulating film 6 interposed therebetween, and are located on both sides of the other semiconductor portion 3 (3A 6 ) in the lateral direction. They are adjacent to each other with one side surface portion 3c1 and the gate insulating film 6 interposed therebetween.
  • the semiconductor device 1D according to the fourth embodiment also includes contact electrodes 17a and 17b as in the semiconductor device 1C of the third embodiment described above, but the contact electrode 17a of the fourth embodiment and 17b are connected to the respective side surfaces of the two semiconductor sections 3 (3A 5 , 3A 6 ).
  • the contact electrode 17a of this fourth embodiment is arranged in the short region of one of the semiconductor parts 3 (3A5) in the two semiconductor parts 3 (3A 5 , 3A 6 ).
  • one semiconductor part 3 (3A 5 ) is similar to the contact electrode 17a of this fourth embodiment. It is selectively connected to the other side surface portion 3c 2 located in the lateral direction of the other semiconductor portion 3 (3A 6 ) and one side surface portion 3c 1 located in the lateral direction of the other semiconductor portion 3 (3A 6 ).
  • each of the contact electrodes 17a and 17b of this fourth embodiment is connected to the upper surface portion 3a of each of the two semiconductor portions 33 (3A 5 , 3A 6 ), and is connected to the upper surface portion 3a of each of the two semiconductor portions 33 (3A 5 ) .
  • the other side surface portion 3c 2 is located in the lateral direction of one semiconductor portion 3 (3A 5 )
  • the other side surface portion 3c 2 is located in the lateral direction of the other semiconductor portion 3 (3A 6 ). It is selectively connected to one side surface portion 3c1 .
  • the semiconductor device 1D according to the fourth embodiment also provides the same effects as the semiconductor device 1C according to the third embodiment described above. Note that in FIG. 33, as in FIG. 1 of the first embodiment described above, illustration of layers above the insulating layer 14 is omitted for convenience of explanation.
  • CMOS Complementary Metal Oxide Semiconductor
  • a solid-state imaging device 1E As shown in FIG. 36, a solid-state imaging device 1E according to the fifth embodiment of the present technology is mainly configured with a semiconductor chip 102 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1E is mounted on the semiconductor chip 102, and the semiconductor chip 102 can be regarded as the solid-state imaging device 1E. As shown in FIG. 103, this solid-state imaging device 1E (201) captures image light (incident light 206) from a subject through an optical lens 202, and calculates the amount of incident light 206 formed on an imaging surface. Each pixel is converted into an electrical signal and output as a pixel signal (image signal).
  • the semiconductor chip 102 on which the solid-state imaging device 1E is mounted has a rectangular pixel array section 102A provided at the center in a two-dimensional plane including the X direction and the Y direction that are perpendicular to each other.
  • a peripheral portion 102B is provided outside the pixel array portion 102A so as to surround the pixel array portion 102A.
  • the semiconductor chip 102 is formed by cutting a semiconductor wafer including a semiconductor layer 130 (described later) into small pieces for each chip formation region in a manufacturing process. Therefore, the configuration of the solid-state imaging device 1E described below is generally the same in the wafer state before the semiconductor wafer is cut into pieces. That is, the present technology is applicable to semiconductor chips and semiconductor wafers.
  • the pixel array section 102A is a light receiving surface that receives light collected by an optical lens (optical system) 202 shown in FIG. 103, for example.
  • a plurality of pixels 103 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 103 are repeatedly arranged in the X direction and the Y direction, which are orthogonal to each other within a two-dimensional plane.
  • a plurality of bonding pads 114 are arranged in the peripheral portion 102B.
  • Each of the plurality of bonding pads 114 is arranged, for example, along each of the four sides of the semiconductor chip 102 on a two-dimensional plane.
  • Each of the plurality of bonding pads 114 functions as an input/output terminal that electrically connects the semiconductor chip 102 and an external device.
  • the semiconductor chip 102 includes a logic circuit 113 shown in FIG. As shown in FIG. 37, the logic circuit 113 includes a vertical drive circuit 104, a column signal processing circuit 105, a horizontal drive circuit 106, an output circuit 107, a control circuit 108, and the like.
  • the logic circuit 113 is configured of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as a field effect transistor.
  • CMOS Complementary MOS
  • the vertical drive circuit 104 is configured by, for example, a shift register.
  • the vertical drive circuit 104 sequentially selects desired pixel drive lines 110, supplies pulses for driving the pixels 103 to the selected pixel drive lines 110, and drives each pixel 103 row by row. That is, the vertical drive circuit 104 sequentially selectively scans each pixel 103 of the pixel array section 102A in the vertical direction row by row, and generates a signal charge generated by the photoelectric conversion section (photoelectric conversion element) of each pixel 103 according to the amount of light received.
  • a pixel signal from the pixel 103 based on the above is supplied to the column signal processing circuit 105 through the vertical signal line 111.
  • the column signal processing circuit 105 is arranged, for example, for each column of pixels 103, and performs signal processing such as noise removal on the signals output from one row of pixels 103 for each pixel column.
  • the column signal processing circuit 105 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion to remove fixed pattern noise specific to pixels.
  • the horizontal drive circuit 106 is composed of, for example, a shift register.
  • the horizontal drive circuit 106 sequentially outputs horizontal scanning pulses to the column signal processing circuits 105 to select each of the column signal processing circuits 105 in turn, and select pixels that have undergone signal processing from each of the column signal processing circuits 105.
  • the signal is output to the horizontal signal line 112.
  • the output circuit 107 performs signal processing on the pixel signals sequentially supplied from each of the column signal processing circuits 105 through the horizontal signal line 112, and outputs the processed pixel signals.
  • signal processing for example, buffering, black level adjustment, column variation correction, various digital signal processing, etc. can be used.
  • the control circuit 108 generates clock signals and control signals that serve as operating standards for the vertical drive circuit 104, column signal processing circuit 105, horizontal drive circuit 106, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock signal. generate. Then, the control circuit 108 outputs the generated clock signal and control signal to the vertical drive circuit 104, column signal processing circuit 105, horizontal drive circuit 106, and the like.
  • Each pixel 103 of the plurality of pixels 103 shown in FIGS. 36 and 37 includes a photoelectric conversion region 121 and a pixel circuit (readout circuit) 115 shown in FIG. 38.
  • the photoelectric conversion region 121 includes a photoelectric conversion section 124, a transfer transistor TR, and a charge retention region (floating diffusion) FD.
  • the pixel circuit 115 is electrically connected to the charge retention region FD of the photoelectric conversion region 121.
  • one pixel circuit 115 is assigned to one pixel 103 as an example, but the circuit configuration is not limited to this, and one pixel circuit 115 is shared by a plurality of pixels 103.
  • circuit configuration in which: For example, a circuit configuration may be adopted in which one pixel circuit 115 is shared by four pixels 103 (one pixel block) arranged in a 2 ⁇ 2 arrangement, two in each of the X direction and the Y direction.
  • the photoelectric conversion unit 124 shown in FIG. 38 is composed of, for example, a pn junction type photodiode (PD), and generates a signal charge according to the amount of received light.
  • the photoelectric conversion unit 124 has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • the transfer transistor TR shown in FIG. 38 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 124 to the charge holding region FD.
  • the source region of the transfer transistor TR is electrically connected to the cathode side of the photoelectric conversion section 124, and the drain region of the transfer transistor TR is electrically connected to the charge retention region FD.
  • the gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line of the pixel drive lines 110 (see FIG. 37).
  • the charge holding region FD shown in FIG. 38 temporarily holds (accumulates) the signal charges transferred from the photoelectric conversion section 124 via the transfer transistor TR.
  • the photoelectric conversion region 121 including the photoelectric conversion unit 124, transfer transistor TR, and charge retention region FD is mounted on a semiconductor layer 130 (see FIG. 39) as a second semiconductor layer to be described later.
  • the pixel circuit 115 shown in FIG. 38 reads out the signal charge held in the charge holding region FD, converts the read out signal charge into a pixel signal, and outputs the pixel signal. In other words, the pixel circuit 115 converts the signal charge photoelectrically converted by the photoelectric conversion unit 124 into a pixel signal based on this signal charge, and outputs the pixel signal.
  • the pixel circuit 115 includes, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a switching transistor FDG as pixel transistors, although they are not limited thereto.
  • Each of these pixel transistors (AMP, SEL, RST, FDG) and the above-mentioned transfer transistor TR are configured with, for example, a MOSFET as a field effect transistor. Moreover, MISFETs may be used as these transistors.
  • the selection transistor SEL, the reset transistor RST, and the switching transistor FDG each function as a switching element
  • the amplification transistor AMP functions as an amplification element. That is, the pixel circuit 115 includes field effect transistors for different purposes.
  • selection transistor SEL and the switching transistor FDG may be omitted as necessary.
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • the gate electrode of the amplification transistor AMP is electrically connected to the charge holding region FD and the source region of the switching transistor FDG.
  • the selection transistor SEL has a source electrically connected to the vertical signal line 111 (VSL), and a drain region electrically connected to the source region of the amplification transistor AMP.
  • the gate electrode of the selection transistor SEL is electrically connected to the selection transistor drive line of the pixel drive lines 110 (see FIG. 37).
  • the reset transistor RST has a source region electrically connected to the drain region of the switching transistor FDG, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line of the pixel drive lines 110 (see FIG. 37).
  • the switching transistor FDG has a source region electrically connected to the charge holding region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • the gate electrode of the switching transistor FDG is electrically connected to a switching transistor drive line of the pixel drive lines 110 (see FIG. 37).
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 111 (VSL). Furthermore, when the switching transistor FDG is omitted, the source region of the reset transistor RST is electrically connected to the gate electrode of the amplification transistor AMP and the charge holding region FD.
  • the transfer transistor TR When the transfer transistor TR is turned on, the transfer transistor TR transfers the signal charge generated by the photoelectric conversion unit 124 to the charge holding region FD.
  • the reset transistor RST When the reset transistor RST is turned on, the reset transistor RST resets the potential (signal charge) of the charge holding region FD to the potential of the power supply line Vdd.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 115.
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the signal charge held in the charge holding region FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal with a voltage corresponding to the level of the signal charge generated by the photoelectric conversion unit 124.
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the charge holding region FD and outputs a voltage corresponding to the potential to the column signal processing circuit 105 via the vertical signal line 111 (VSL). do.
  • the switching transistor FDG controls charge retention by the charge retention region FD, and also adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • signal charges generated in the photoelectric conversion section 124 of the pixel 103 are held (accumulated) in the charge holding region FD via the transfer transistor TR of the pixel 103. Then, the signal charges held in the charge holding region FD are read out by the pixel circuit 115 and applied to the gate electrode of the amplification transistor AMP of the pixel circuit 115.
  • a horizontal line selection control signal is applied to the gate electrode of the selection transistor SEL of the pixel circuit 115 from the vertical shift register.
  • the selection transistor SEL becomes conductive, and a current corresponding to the potential of the charge holding region FD amplified by the amplification transistor AMP flows to the vertical signal line 111. Further, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the pixel circuit 115 to a high (H) level, the reset transistor RST becomes conductive, and the signal charge accumulated in the charge holding region FD is reset. .
  • FIG. 39 is a schematic vertical cross-sectional view showing the vertical cross-sectional structure of the pixel array section of FIG. 36, and the top and bottom of FIG. 36 are reversed to make the drawing easier to see.
  • the semiconductor chip 102 includes a semiconductor layer 130 having a first surface S1 and a second surface S2 located on opposite sides in the thickness direction (Z direction), 1, an insulating layer 131 provided on the surface S1 side.
  • the semiconductor chip 102 includes, on the second surface S2 side of the semiconductor layer 130, a flattening layer 141, a color filter layer 142, a lens layer 143, etc., which are sequentially laminated from the second surface S2 side.
  • the semiconductor chip 102 includes an insulating layer 14 provided on the side of the insulating layer 131 opposite to the semiconductor layer 130 side.
  • the insulating layer 14 of this fifth embodiment has the same structure as the insulating layer 14 shown in FIGS. 2 to 4 of the above-described first embodiment, as an example, and includes an island-shaped semiconductor section 3 and this semiconductor section. 3 includes a field effect transistor Qa provided with a gate electrode 7 with a gate insulating film 6 interposed therebetween.
  • the semiconductor chip 102 further includes contact electrodes 17a and 17b provided on the insulating layer 14 so as to overlap the island-shaped semiconductor portion 3 in plan view.
  • the contact electrodes 17a and 17b of this fifth embodiment have the same structure as the contact electrodes 17a and 17b shown in FIGS. 2 to 4 of the above-described first embodiment, as an example.
  • the semiconductor layer 130 is made of, for example, single crystal silicon.
  • the planarization layer 141 is made of, for example, a silicon oxide film.
  • the planarizing layer 141 is formed on the second surface S2 of the semiconductor layer 130 in the pixel array section 102A so that the second surface S2 (light incident surface) of the semiconductor layer 130 becomes a flat surface with no unevenness. It covers the whole thing.
  • color filter layer 142 color filters such as red (R), green (G), and blue (B) are provided for each pixel 103, and color-separates the incident light incident from the light incident surface side of the semiconductor chip 102. .
  • the lens layer 143 is provided with a microlens for each pixel 103 that condenses the irradiation light and allows the condensed light to enter the photoelectric conversion region 121 efficiently.
  • the semiconductor layer 130 is arranged to overlap the semiconductor section 5. That is, the semiconductor chip 102 has a two-stage structure in which the semiconductor layer 130 and the semiconductor section 3 are stacked in the thickness direction (Z direction).
  • each of the photoelectric conversion section 124, transfer transistor TR, and charge holding region FD shown in FIG. 38 is provided in the semiconductor layer 130 shown in FIG. 39, although not shown in detail.
  • each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 in FIG. 38 is configured with a field effect transistor Qa shown in FIG. 39.
  • FIG. 39 illustrates, as an example, an amplification transistor AMP made up of a field effect transistor Qa.
  • each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 is composed of a field effect transistor Qa provided in the semiconductor section 3.
  • the contact electrode 17a is connected to the semiconductor section 3 as in the first embodiment described above. It is connected to the upper surface part 3a, and is also connected to each of the three side parts 3c 1 , 3c 2 , and 3c 3 as side parts of the semiconductor part 3 .
  • the contact electrodes 17b provided on both ends of the semiconductor portion 3 in the longitudinal direction so as to overlap the semiconductor portion 3 are also connected to the upper surface portion 3a of the semiconductor portion 3, as in the above-described first embodiment. At the same time, it is connected to each of the three side surfaces 3c 1 , 3c 2 , and 3c 4 as side surfaces of the semiconductor section 3 .
  • the mutual conductance ( gm) can be improved.
  • the width W 2 of the semiconductor portion 3 in the transverse direction (Y direction) and the width W of each of the contact electrodes 17a and 17b increase. 1 (width in diameter and thickness) can suppress an increase in contact resistance between the semiconductor portion 3 and the contact electrodes 17a and 17b, which makes it possible to miniaturize the pixel transistors (AMP, SEL, RST, FDG). While achieving this, it is possible to suppress a decrease in mutual conductance (gm).
  • the present technology is particularly effective when applied to the connection between the contact electrode and the semiconductor portion 3 in which the amplification transistor AMP included in the pixel circuit 115 is provided.
  • connection form of the above-mentioned first embodiment is applied as the connection form of connecting the contact electrodes 17a and 17b to the semiconductor part 3 has been described, but the case where the connection form of the above-mentioned first embodiment is applied is also applicable.
  • connection form in the modified example can also be applied to this fifth embodiment.
  • At least one of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 may be configured with a field effect transistor Qa provided in the semiconductor section 3.
  • FIGS. 40, 41, 41A, 42, and 43 the overall configuration of the semiconductor device 1F will be described using FIGS. 40, 41, 41A, 42, and 43.
  • layers above the sidewall spacers 41a, 41b, 41c shown in FIGS. 41, 42, and 43 buffer insulation film 42, third insulation film 46, contact electrodes 49a, 49b, 49c, wiring 50a, 50b, 50c, etc. are omitted.
  • the semiconductor device 1F includes an island-shaped semiconductor portion 33 and a channel forming portion (channel region) 45 provided in the island-shaped semiconductor portion 33. and a field effect transistor Qf.
  • the semiconductor device 1F includes an insulating layer 47 that includes the semiconductor portion 33 and the field effect transistor Qf, and a semiconductor portion that is island-shaped in plan view. It further includes contact electrodes 38a and 38b provided on the insulating layer 47 so as to overlap with the contact electrodes 33.
  • the semiconductor device 1F according to the sixth embodiment of the present technology includes contact electrodes 49a and 49b provided on the insulating layer 47 so as to overlap with each of the contact electrodes 38a and 38b. We are even more prepared.
  • the contact electrodes 38a and 38b correspond to a specific example of the "contact electrode” or “first contact electrode” of the present technology
  • the contact electrodes 49a and 49b correspond to a "second contact electrode” of the present technology. This corresponds to a specific example of "contact electrode”.
  • the semiconductor section 33 has, for example, a rectangular parallelepiped shape having an upper surface portion 33a, a lower surface portion (bottom surface portion) 33b, and four side surfaces 33c 1 , 33c 2 , 33c 3 and 33c 4 . has been done.
  • the semiconductor portion 33 extends in the Y direction, the thickness direction is the Z direction, the longitudinal direction is the Y direction, and the lateral direction is the X direction.
  • the upper surface portion 33a and the lower surface portion 33b are located on opposite sides of the semiconductor portion 33 in the thickness direction (Z direction).
  • two side parts 33c 1 and 33c 2 are located on opposite sides in the X direction, and the remaining two side parts 33c 3 and 33c 4 are located on opposite sides of each other in the Y direction.
  • the semiconductor section 33 corresponds to a specific example of the "semiconductor section" of the present technology.
  • the four side surfaces 33c 1 , 33c 2 , 33c 3 and 33c 4 of the semiconductor section 33 correspond to a specific example of the "side surface section of the semiconductor section" of the present technology.
  • the four side surfaces 33c 1 , 33c 2 , 33c 3 and 33c 4 are respectively referred to as a first side surface 33c 1 , a second side surface 33c 2 , a third side surface 33c 3 and a fourth side surface 33c 4 . There is also.
  • the lateral direction of the semiconductor section 33 corresponds to a specific example of the "first direction of the semiconductor section" of the present technology
  • the longitudinal direction of the semiconductor section 33 corresponds to a "first direction of the semiconductor section” of the present technology.
  • the side surfaces 33c 3 and 33c 4 located on the end side in the longitudinal direction (second direction) of the semiconductor section 33 are the "ends in the second direction intersecting the first direction of the semiconductor section" of the present technology. This corresponds to one specific example.
  • the semiconductor section 33 is made of, for example, silicon (Si) as a semiconductor material, for example, single crystal as a crystallinity, and of an i type (intrinsic type) as a conductivity type, like the semiconductor section 3 described above. There is. That is, the semiconductor section 33 is made of i-type single crystal silicon. As a material for the semiconductor portion 33, other than Si, germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium phosphide (InP), etc. can also be used.
  • the insulating layer 47 is provided on the lower surface portion 33b side of the semiconductor portion 33 opposite to the upper surface portion 33a, and in contact with the lower surface portion 33b.
  • 33 and a third insulating film (coating insulating film) 46 provided to cover the field effect transistor Qf.
  • the insulating layer 47 of this sixth embodiment further includes, but is not limited to, a buffer insulating film 42.
  • Each of the first insulating film 32, the second insulating film 34, the third insulating film 46, and the buffer insulating film 42 is made of, for example, a silicon oxide (SiO 2 ) film. That is, the semiconductor device 1F of the first embodiment has an SOI (Silicon On Insulator) structure in which a silicon (Si) semiconductor section 33 is provided on a first insulating film 32. Further, the insulating layer 47 includes the semiconductor section 33 and the field effect transistor Qf.
  • SOI Silicon On Insulator
  • the contact electrode 38a is provided on the side of one side surface 33c 3 of the two side surfaces 33c 3 and 33c 4 located in the longitudinal direction (Y direction) of the semiconductor section 33 . It is provided so as to overlap the semiconductor section 33 when viewed.
  • the contact electrode 38a has a head portion 38a1 that protrudes above the second insulating film 34 included in the insulating layer 47 and is covered with a buffer insulating film 42 and a third insulating film 46 included in the insulating layer 47 , and
  • the leg portion 38a 2 is integrated with the head portion 38a 1 and provided in the dug portion 35a between the second insulating film 34 and the semiconductor portion 33.
  • the contact electrode 38b is located on the side of the other side surface 33c 4 of the two side surfaces 33c 3 and 33c 4 located in the longitudinal direction (Y direction) of the semiconductor section 33, and the contact electrode 38b is connected to the semiconductor in a plan view. It is provided so as to overlap with the section 33.
  • the contact electrode 38b has a head portion 38b1 that protrudes above the second insulating film 34 included in the insulating layer 47 and is covered with a buffer insulating film 42 and a third insulating film 46 included in the insulating layer 47 , and
  • the leg portion 38b 2 is integrated with the head portion 38b 1 and provided in the dug portion 35b between the second insulating film 34 and the semiconductor portion 33.
  • the field effect transistor Qf is, for example, of an n-channel conductivity type, although it is not limited thereto.
  • the field effect transistor Qf is constituted by a MOSFET using a silicon oxide (SiO 2 ) film as a gate insulating film.
  • the field effect transistor Qf may be of p-channel conductivity type.
  • a MISFET whose gate insulating film is a silicon nitride film or a laminated film (composite film) of a silicon nitride (Si 3 N 4 ) film and a silicon oxide film may be used.
  • the field effect transistor Qf has a channel forming portion 45 provided in the semiconductor portion 33 and a channel forming portion of the semiconductor portion 33 in the lateral direction (X direction) of the semiconductor portion 33. 45 and a gate electrode 37 provided across the upper surface portion 33a and two side surfaces 33c 3 and 33c 4 of the semiconductor portion 33 with a gate insulating film 36 interposed therebetween.
  • the field effect transistor Qf also includes a pair of main electrode regions 44a and 44a, which are provided outside the semiconductor section 33 and spaced apart from each other with the channel forming section 45 in between in the channel length direction (gate length direction) of the channel forming section 45. 44b.
  • the field effect transistor Qf includes a pair of main electrode regions 44a and 44b provided in the semiconductor portion 33 on both sides of the gate electrode 37 in the gate length direction.
  • a pair of main electrode regions 44a and 44b function as a source region and a drain region.
  • one of the main electrode regions 44a and 44b of the pair of main electrode regions 44a and 44b may be called a source region 44a, and the other main electrode region 44b may be called a drain region 44b.
  • the distance between the pair of main electrode regions 44a and 44b is the channel length (L) of the channel forming portion 45 (gate length (Lg) of the gate electrode 7), and the direction of this channel length is the channel length direction ( (gate length direction).
  • the direction of the channel width (W) (gate width (Wg)) of the channel forming portion 45 is called the channel width direction (gate width direction).
  • the pair of main electrode regions 44a and 44b are separated from each other in the Y direction with the channel forming portion 45 in between, so that the channel length direction is the Y direction.
  • a channel (inversion layer) that electrically connects the source region (one main electrode region) 44a and the drain region (the other main electrode region) 44b by a voltage applied to the gate electrode 37 forms a channel.
  • the gate electrode 37 is, for example, a head portion (first portion) provided on the upper surface portion 33a side of the semiconductor portion 33 with a gate insulating film 36 interposed therebetween, although the gate electrode 37 is not limited thereto.
  • a gate insulating film 36 is formed on the outside of each of the two side surfaces 33c 1 and 33c 2 that are integrated with the head 37a and located on opposite sides of the semiconductor portion 33 in the lateral direction (X direction). It includes two interposed leg parts (second parts) 37b 1 and 37b 2 .
  • the gate electrode 37 is provided across the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33, and has a C-shaped cross section perpendicular to the longitudinal direction (Y direction) of the semiconductor portion 33. It has a shape.
  • the gate electrode 37 is made of, for example, a polycrystalline silicon film into which impurities are introduced to reduce the resistance value.
  • the semiconductor section 33 be sandwiched between the legs of the gate electrode 37 from both sides of the semiconductor section 33 in the lateral direction (X direction). Therefore, the number of legs of the gate electrode 37 is usually "n+1" when the number of semiconductor parts 33 is "n".
  • the gate electrode 37 since the gate electrode 37 is provided in one semiconductor section 33, the gate electrode 37 has two legs 37b 1 and 37b 2 .
  • the head 37a of the gate electrode 37 protrudes above the second insulating film 34 included in the insulating layer 47, and further protrudes above the buffer insulating film 42 and the second insulating film 34 included in the insulating layer 47. 3 is covered with an insulating film 46.
  • Each of the two leg portions 37b 1 and 37b 2 of the gate electrode 37 is separately provided in each of the dug portions 35c 1 and 35c 2 between the second insulating film 34 and the semiconductor portion 33.
  • the gate insulating film 36 is provided between the semiconductor portion 33 and the gate electrode 37 over the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33.
  • the gate insulating film 36 is made of, for example, a silicon oxide film.
  • a sidewall spacer 41a is provided on the side wall of the head 38a1 of the contact electrode 38a so as to surround the head 38a1 . Furthermore, a sidewall spacer 41b is provided on the side wall of the head 38b 1 of the contact electrode 38b so as to surround the periphery of the head 38b 1 . A sidewall spacer 41c is provided on the side wall of the head 37a of the gate electrode 37 so as to surround the head 37a.
  • the sidewall spacer 41a extends over the second insulating film 34 of the insulating layer 47 and over the semiconductor section 33, and is formed in alignment with the head 38a1 of the contact electrode 38a (FIGS. 40, 41, and 43). reference).
  • the sidewall spacer 41b extends over the second insulating film 34 of the insulating layer 47 and over the semiconductor section 33, and is formed in alignment with the head portion 38b1 of the contact electrode 38b (see FIGS. 40 and 41).
  • the sidewall spacer 41c extends over the second insulating film 34 of the insulating layer 47 and over the semiconductor section 33, and is formed in alignment with the head 37a of the gate electrode 37 (see FIGS. 40, 41, and 42). ).
  • Each of these sidewall spacers 41a, 41b, and 41c is insulated on the second insulating film 34, for example, so as to cover the heads 37a, 38a 1 , 38b 1 of each of the gate electrode 37 and the contact electrodes 38a and 38b. It can be formed by forming a film (spacer material) by a CVD method and then subjecting this insulating film to anisotropic dry etching such as RIE (Reactive Ion Etching). That is, each of the sidewall spacers 41a, 41b, and 41c of this sixth embodiment is formed of the same layer.
  • RIE Reactive Ion Etching
  • the sidewall spacers 41a, 41b, and 41c are each formed of the same layer
  • the sidewall spacers 41a, 41b, and 41c are each formed by the same process and the same material. means.
  • the sidewall spacers 41a, 41b, and 41c are made of a material that has a selectivity with respect to the second insulating film 34, the semiconductor layer 33, the gate electrode 37, and the contact electrodes 38a, 38b.
  • the sidewall spacers 41a, 41b, and 41c are made of, for example, a silicon oxide film of the insulating layer 47, single crystal silicon of the semiconductor section 3, and polycrystalline silicon of the gate electrode 37 and contact electrodes 38a, 38b. It is made of a silicon nitride film that has selectivity to.
  • Sidewall spacers 41a, 41b and 41c are connected to gate electrode 7, contact electrodes 38a and 38b, and n-type semiconductor regions 43a and 43b (see FIG. 41) included in each of a pair of main electrode regions 44a and 44b (described later). We are ensuring a safe distance.
  • the buffer insulating film 42 included in the insulating layer 47 covers the head 37a of the gate electrode 37, the heads 38a 1 and 38b 1 of each of the two contact electrodes 38a and 38b, and , covering each of the sidewall spacers 41a, 41b, and 41c.
  • the buffer insulating film 42 is used as a buffer film when impurity ions are implanted in the formation process of n-type semiconductor regions 43a and 43b, which will be described later, and is made of, for example, a silicon oxide film.
  • one main electrode region 44a is one of the two side surfaces 33c 3 and 33c 4 located in the longitudinal direction (Y direction) of the semiconductor section 33. It is provided on one side surface portion 33c3 side.
  • This one main electrode region 44a includes an n-type semiconductor region 39a, an n-type semiconductor region 40a with a lower impurity concentration than this n-type semiconductor region 39a, and an n-type semiconductor region 40a with an impurity concentration lower than this n-type semiconductor region 39a.
  • a high concentration n-type semiconductor region 43a is included.
  • the n-type semiconductor region 39a extends from the upper surface portion 33a to the lower surface portion 33b along the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor portion 33. It has a dimensional structure.
  • This n-type semiconductor region 39a can be formed by diffusing impurities into the semiconductor portion 33 from the contact electrode 38a.
  • the n-type semiconductor region 40a is provided in the semiconductor section 33 between the contact electrode 38a and the gate electrode 37 in plan view, in contact with the n-type semiconductor region 39a.
  • the n-type semiconductor region 40a is formed in alignment with the head portion 37a of the gate electrode 37, and extends from the upper surface portion 33a of the semiconductor portion 33 to the lower surface portion 33b. This n-type semiconductor region 40a functions as an extension region.
  • the n-type semiconductor region 43a has an n-type semiconductor region 40a and an n-type semiconductor region on the surface layer of the n-type semiconductor region 40a on the upper surface 33a side of the semiconductor section 33. 39a.
  • the n-type semiconductor region 43a is formed in alignment with the sidewall spacer 41a on the sidewall of the head 38a1 of the contact electrode 38a and the sidewall spacer 41c on the sidewall of the head 37a of the gate electrode 37. There is.
  • each of the n-type semiconductor region 39a and the n-type semiconductor region 40a has a depth that is in contact with the first insulating film 32 included in the insulating layer 47, for example, but is not limited thereto. There is.
  • the other main electrode region 44b is one of the two side surfaces 33c 3 and 33c 4 located in the longitudinal direction (Y direction) of the semiconductor section 33. It is provided on the other side surface portion 33c4 side.
  • the other main electrode region 44b includes an n-type semiconductor region 39b, an n-type semiconductor region 40b with a lower impurity concentration than this n-type semiconductor region 39b, and an n-type semiconductor region 40b with an impurity concentration lower than that of this n-type semiconductor region 39b.
  • a highly concentrated n-type semiconductor region 43b is included.
  • the n-type semiconductor region 39b extends from the top surface 33a to the bottom surface along the three side surfaces 33c 1 , 33c 2 and 33c 4 of the semiconductor section 33, similar to the n-type semiconductor region 39a. It has a three-dimensional structure extending over the portion 33b. This n-type semiconductor region 39b can be formed by diffusing impurities into the semiconductor portion 33 from the contact electrode 38b.
  • the n-type semiconductor region 40b is provided in the semiconductor portion 33 between the contact electrode 38b and the gate electrode 37 in plan view, in contact with the n-type semiconductor region 39b.
  • the n-type semiconductor region 40b is formed in alignment with the head portion 37a of the gate electrode 37, and extends from the upper surface portion 33a of the semiconductor portion 33 to the lower surface portion 33b.
  • This n-type semiconductor region 40b functions as an extension region.
  • the n-type semiconductor region 43b is the upper surface portion 33a of the semiconductor section 33, and the n-type semiconductor region 40b and the n-type semiconductor region 39b are formed on the surface layer of the n-type semiconductor region 40b. It is located adjacent to.
  • the n-type semiconductor region 43b is formed in alignment with the sidewall spacer 41b on the sidewall of the head 38b1 of the contact electrode 38b and the sidewall spacer 41c on the sidewall of the head 37a of the gate electrode 37. There is.
  • each of the n-type semiconductor region 39b and the n-type semiconductor region 40b has a depth that is in contact with the first insulating film 32 included in the semiconductor layer 47, for example, but is not limited thereto. There is.
  • the field effect transistor Qf of the sixth embodiment has a gate insulating film 36 interposed in an island-shaped semiconductor portion 33 as a fin portion, similar to the field effect transistor Qa described above. It has a so-called fin-type structure in which a gate electrode 37 is provided.
  • the length between the pair of main electrode regions 44a and 44b is the channel length L ( ⁇ gate length Lg), and the gate electrode 37 and the semiconductor portion 33 are three-dimensionally overlapped.
  • the length including the width W 2 in the transverse direction on the upper surface portion 33a side of the semiconductor portion 33 and the height of the side portions 3b 1 and 3b 2 of the semiconductor portion 33 (peripheral length of the semiconductor portion 3)
  • the value obtained by multiplying the number of semiconductor parts 33 by the number of semiconductor parts 33 becomes the channel width W ( ⁇ gate width).
  • the fin-type field effect transistor Qf by increasing the width W1 of the semiconductor portion 33 in the transverse direction (Y direction) and increasing the height of the semiconductor portion 33 in the thickness direction (Z direction), Since the channel width W becomes wider, the effective channel area (channel length L ⁇ channel width W) can be increased. In the fin-type field effect transistor Qf, by increasing the number of semiconductor parts 33, the channel area (channel length L ⁇ channel width W) can be increased.
  • the sixth embodiment describes a case in which a field effect transistor Qf is provided in one semiconductor section 33, there may be a plurality of semiconductor sections 3.
  • the field effect transistor Qf for example, an enhancement type (normally-off type) in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrode 37, or a field effect transistor Qf in which a drain current flows even when no voltage is applied to the gate electrode 37 is used.
  • a depression type normally off type in which the current flows.
  • it is configured as an enhancement type.
  • the enhancement type field effect transistor Qf a channel (inversion layer) electrically connecting the pair of main electrode regions 44a and 44b is formed (induced) in the channel forming portion 45 by the voltage applied to the gate electrode 37.
  • a current (drain current) flows from the drain region side (for example, the main electrode region 44b side) through the channel of the channel forming portion 45 to the source region side (for example, the main electrode region 44a side).
  • the gate electrode 37 is connected to the insulating layer 47 through a contact electrode 49c provided in the dug portion 48c of the insulating layer 47 (specifically, the third insulating film 46). It is electrically connected to a wiring 50c provided in the wiring layer.
  • the contact electrode 38a is connected to the insulating layer 47 via a contact electrode 49a provided in the dug portion 48a of the insulating layer 47 (specifically, the third insulating film 46). It is electrically connected to the wiring 50a provided in the upper wiring layer. Further, as shown in FIG.
  • the contact electrode 38b is connected to the wiring on the insulating layer 47 via a contact electrode 49b provided in the dug portion 48b of the insulating layer 47 (specifically, the third insulating film 46). It is electrically connected to the wiring 50b provided in the layer.
  • the contact electrode 49a is provided to overlap the contact electrode 38a in plan view, and is electrically and mechanically connected to the contact electrode 38a.
  • the contact electrode 49b is provided to overlap the contact electrode 38b in plan view, and is electrically and mechanically connected to the contact electrode 38b.
  • the contact electrode 49c is provided to overlap the gate electrode 37 in plan view, and is electrically and mechanically connected to the gate electrode 37.
  • tungsten which is a high melting point metal
  • a metal material such as aluminum (Al) or copper (Cu), or an alloy material mainly composed of Al or Cu can be used.
  • each of the contact electrodes 38a and 38b is connected to the top surface portion 33a and side surface portion of the semiconductor portion 33.
  • the contact electrode 38a has a head 38a 1 on the top surface of the semiconductor section 33 at one end side (side surface section 33c 3 side) of the semiconductor section 33 in the longitudinal direction. 33a, and the leg portion 38a2 is connected to the three side surfaces 33c1 , 33c2 , and 33c3 of the semiconductor portion 33.
  • the contact electrode 38a is electrically and mechanically connected to one main electrode region 44a provided on one end side (side surface portion 33c 3 side) of the semiconductor section 33 in the longitudinal direction. connected.
  • the head 38b 1 is located on the other end side (side surface portion 33c 4 side) of the semiconductor portion 33 in the longitudinal direction.
  • the leg portion 38b 2 is connected to the three side surfaces 33c 1 , 33c 2 and 33c 4 of the semiconductor portion 33 .
  • the contact electrode 38b is electrically connected to the other main electrode region 44b provided on the other longitudinal end side of the semiconductor section 33 (side surface section 33c 4 side). mechanically connected.
  • each of the contact electrodes 38a and 38b shown in FIGS. 40, 41, and 43 is made of a polycrystalline semiconductor material.
  • each of the contact electrodes 38a and 38b is made of, for example, silicon (Si) as a semiconductor material, a single crystal as a crystalline material, and an n-type (intrinsic type) as a conductivity type. has been done. That is, each of the contact electrodes 38a and 38b is made of n-type polycrystalline silicon as a semiconductor material.
  • Each of the contact electrodes 38a and 38b is formed of the same layer as the gate electrode 37.
  • each of the contact electrodes 38a and 38b is formed from the same layer as the gate electrode 37
  • each of the contact electrodes 38a and 38b is formed from the same process and the same material as the gate electrode 37".
  • each of the contact electrodes 38a and 38b is formed together with the gate electrode 37 in the step of forming the gate electrode 37 by patterning the gate material.
  • the semiconductor section 33 is made of i-type single crystal silicon. Furthermore, the gate electrode 37 is made of polycrystalline silicon, as described above.
  • the contact electrode 38a has a thickness Th 1 at a portion (head portion 38a 1 ) overlapping with the semiconductor portion 33 of the gate electrode 37 in a plan view. It is approximately the same as the thickness Th 3 at the head portion 37a. Also, in the contact electrode 38b, the thickness Th 2 at the portion (head portion 38b 1 ) that overlaps with the semiconductor portion 33 in plan view is different from the thickness Th 2 at the portion (head portion 38b 1 ) that overlaps with the semiconductor portion 33 of the gate electrode 37 in plan view. ) is approximately the same as the thickness Th 3 .
  • the contact electrodes 38a and 38b and the gate electrode 37 have thicknesses Th 1 and Th 2 of the respective portions (head 38a 1 , head 38b 1 , head 37a) that overlap with the gate electrode 37 in plan view. and Th 3 are approximately the same.
  • the contact electrodes 38a and 38b are formed in the respective portions (head portions 38a 1 and 38b 1 ) overlapping with the semiconductor portion 33 in plan view.
  • Th 1 and Th 2 can be made equal to the thickness Th 3 at a portion (head 37a) where the gate electrode 37 overlaps the semiconductor portion 33 in plan view.
  • the width W 1 a of the contact electrode 38 a is wider than the width W 2 of the semiconductor portion 3 in the transverse direction (X direction) of the semiconductor portion 33 .
  • the width W 5 a including the head 38a 1 of the contact electrode 38a and the sidewall spacers 41a provided on both sides of the head 38a 1 of the contact electrode 38a (width of the head 38a 1 of the contact electrode 38a) + Width of sidewall spacer 41a x 2) is width W 3 (head 38a of gate electrode 38a 1 width + width of sidewall spacer 41c x 2).
  • the width W 1 b of the contact electrode 38b is also wider than the width W 2 of the semiconductor portion 3 in the lateral direction (X direction) of the semiconductor portion 33 .
  • the width W 5 b including the head 38b 1 of the contact electrode 38b and the sidewall spacers 41b provided on both sides of the head 38b 1 of the contact electrode 38b (width of the head 38a 1 of the contact electrode 38a) + Width of sidewall spacer 41a x 2) is also width W 3 (head 38a of gate electrode 38a 1 width + width of sidewall spacer 41c x 2).
  • a plurality of oxides 33Y as granular (spherical) insulators shown in FIGS. 54A and 54B are formed at the interface between the semiconductor portion 33 and the contact electrodes 38a and 38b. They are scattered.
  • This oxide 33Y will be described in detail later, but the natural oxide film 33X shown in FIGS. 51D and 51E is changed by fluidization during heat treatment.
  • the natural oxide film 33X made of silicon oxide (SiO 2 ) containing many impurities has a low melting point and becomes fluidized by heat treatment.
  • a gate insulating film 36 is provided between the gate electrode 37 side of the contact electrode 38a and the semiconductor section 33. Further, a gate insulating film 36 is also provided between the gate electrode 37 side of the contact electrode 38b and the semiconductor section 33.
  • the gate insulating film 36 between the contact electrodes 38a and 38b and the semiconductor section 33 is similar to the gate insulating film 36 between the gate electrode 37 and the semiconductor section 33 shown in FIG. , extends over the upper surface 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor section 33.
  • the gate insulating film 36 is provided on the two side surfaces 33c1 and 33c2 of the semiconductor section 33 between the contact electrodes 38a and 38b and the gate electrode 37, although the gate insulating film 36 is not limited thereto. is not provided.
  • FIG. 44 (schematic plan view), FIG. 45A (schematic longitudinal sectional view taken along cutting line a44-a44 in FIG. 44), and FIG. 45B (schematic longitudinal sectional view taken along cutting line b44-b44 in FIG. 44).
  • an island-shaped semiconductor portion 33 is formed on the first insulating film 32.
  • the semiconductor portion 33 is formed, for example, in the shape of a rectangular parallelepiped, having an upper surface portion 33a, a lower surface portion (bottom surface portion) 33b, and four side surface portions 33c 1 , 33c 2 , 33c 3 , and 33c 4 .
  • This semiconductor portion 33 can be formed, for example, by patterning a semiconductor layer provided on the first insulating film 32 into a predetermined shape using well-known photolithography and etching techniques.
  • the semiconductor portion 33 is made of, for example, silicon as a semiconductor material, a single crystal as a crystallinity, and an i-type (intrinsic type) as a conductivity type, although the semiconductor material is not limited thereto.
  • the first insulating film 32 supports the semiconductor portion 33 on the lower surface portion 33b side of the semiconductor portion 33.
  • a silicon oxide film formed by a CVD (Chemical Vapor Deposition) method is used as the first insulating film 32.
  • FIG. 46 (schematic plan view), FIG. 47A ((schematic longitudinal cross-sectional view showing the vertical cross-sectional structure along the a46-a46 cutting line in FIG. 46), and FIG. 47B (the b46-b46 cutting line in FIG. 46)
  • FIG. 47C (schematic vertical cross-sectional view showing the vertical cross-sectional structure along cutting line c46-c46 in FIG. 46)
  • the second insulating film 34 is formed outside the semiconductor portion 33 so as to surround the semiconductor portion 33.
  • the second insulating film 34 is formed by forming, for example, a silicon oxide film on the entire surface of the first insulating film 32 including the top of the semiconductor part 33 using a well-known film forming method (for example, CVD method), and then forming the second insulating film 34 on the upper surface of the semiconductor part 33. It can be formed by selectively removing the surface layer side of the silicon oxide film using, for example, a CMP method so that the portion 33a is exposed, thereby reducing the film thickness.
  • a well-known film forming method for example, CVD method
  • Each of the dug portions 35a, 35b, 35c1 , and 35c2 can be formed by selectively etching the second insulating film 34 using well-known photolithography technology and dry etching technology.
  • the dug portion 35a is formed on the semiconductor portion 33c3 side of one of the two sidewall portions 33c3 and 33c4 located on opposite sides in the longitudinal direction (Y direction) of the semiconductor portion 33 .
  • the three side surfaces 33c 1 , 33c 2 and 33c 3 of the portion 33 are formed to be exposed.
  • the dug portion 35b is located on the other side of the side surface portion 33c4 of the two side surface portions 33c3 and 33c4 located on opposite sides of the semiconductor portion 33 in the longitudinal direction (Y direction).
  • the three side portions 33c 1 , 33c 2 and 33c 4 are formed to be exposed. Further, the dug portions 35c 1 and 35c 2 are provided on the outside of each of the two side portions 33c 1 and 33c 2 located on opposite sides of each other at the central portion of the semiconductor portion 33 in the longitudinal direction (Y direction). The portions 33c 1 and 33c 2 are formed to be exposed.
  • Etching of the second insulating film 34 is performed under conditions that provide an etching ratio with respect to the semiconductor portion 33.
  • the dug portions 35a and 35b are preferably formed to have a depth in the same direction as the thickness direction (Z direction) of the semiconductor portion 33 and a height equal to or greater than the height in the thickness direction of the semiconductor portion 33. . In other words, the dug portions 35a and 35b are preferably formed to a depth that reaches the first insulating film 32.
  • the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor portion 33 are exposed within the dug portion 35a, and the three side portions 33c 1 , 33c 2 of the semiconductor portion 33 are exposed within the dug portion 35b. and 33c4 are exposed, the side surface portion 33c1 of the semiconductor portion 33 is exposed within the dug portion 35c1, and the side surface portion 33c2 of the semiconductor portion 33 is exposed within the dug portion 35c2.
  • the upper surface portion 33a of the semiconductor portion 33 is exposed from one end side of the semiconductor portion 33 in the longitudinal direction (Y direction) to the other end side.
  • FIGS. 48A (schematic longitudinal cross-sectional view showing a vertical cross-sectional structure at the same position as the a46-a46 cutting line in FIG. 46) and FIG. 48B (a vertical cross-sectional view at the same position as the b46-b46 cutting line in FIG. 46).
  • FIG. 48C (schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the c46-c46 cutting line in FIG. 46)
  • the gate insulating film 36 is formed on the semiconductor part 33. do.
  • the gate insulating film 36 is formed across the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33 in the lateral direction (X direction) of the semiconductor portion 33.
  • the gate insulating film 36 can be formed by a thermal oxidation method or a deposition method.
  • a silicon oxide film as the gate insulating film 36 is formed by a thermal oxidation method.
  • the gate insulating film 36 can be selectively formed in the portion of the semiconductor section 33 exposed from the second insulating film 34.
  • the gate insulating film 36 is also formed on each of the two side surfaces 33c 3 and 33c 4 in the longitudinal direction (Y direction) of the semiconductor section 33.
  • FIGS. 49A (schematic longitudinal cross-sectional view showing a longitudinal cross-sectional structure at the same position as the a46-a46 cutting line in FIG. 46) and FIG. 49B (a longitudinal cross-sectional structure at the same position as the b46-b46 cutting line in FIG. 46).
  • the gate insulating film 36 is patterned as shown in FIG. , the gate insulating film 36 is selectively removed from one end (the dug portion 35a side) and the other end (the dug portion 35b side) of the semiconductor portion 33 in the longitudinal direction (Y direction).
  • the upper surface portion 33a and the three side surfaces 33c 1 , 33c 2 , 33c 3 on the one longitudinal end side are selectively exposed, and the upper surface portion 33a and the three side surfaces on the other longitudinal end side of the semiconductor section 33 are selectively exposed.
  • the portions 33c 1 , 33c 2 , and 33c 4 are selectively exposed.
  • Patterning of the gate insulating film 36 can be performed using well-known photolithography techniques, dry etching techniques, and the like.
  • the gate insulating film 36 has an end portion in the same direction as the longitudinal direction of the semiconductor portion 33 at a central portion in the longitudinal direction (Y direction) of the semiconductor portion 33 than a longitudinal end portion of the semiconductor portion 33 . It has a band shape that is located inside in plan view and extends across the upper surface 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor section 33.
  • FIG. 50 (schematic plan view), FIG. 51A (schematic longitudinal cross-sectional view along the a50-a50 cutting line in FIG. 50), and FIG. 51B (longitudinal cross-sectional structure along the b50-b50 cutting line in FIG. 50)
  • FIG. 51C (schematic vertical cross-sectional view showing the vertical cross-sectional structure along the c50-c50 cutting line in FIG. 50)
  • an electrode forming material for example, A polycrystalline silicon film (non-doped polysilicon film) 37X into which impurities are not introduced is formed.
  • the polycrystalline silicon film 37X is formed by, for example, the CVD method over the entire surface including the semiconductor portion 33 and the second insulating film 34 so as to fill the inside of each of the four dug portions 35a, 35b, 35c1 and 35c2 . To form a film.
  • FIG. 51E (schematic cross-sectional view enlarging a part of FIG. 51C)
  • an ultra-thin natural oxide film is formed in the gate insulating film removed region of the semiconductor portion 33 (top surface portion 33a, side surface portions 33c 1 to 33c 4 ).
  • 33X is formed. Therefore, as shown in FIGS.
  • the upper surface portion 33a and the three side surfaces 33c 1 , 33c on the other end side in the longitudinal direction of the semiconductor portion 33 A natural oxide film 33X remains at the interface between 2 , 33c 4 and the polycrystalline silicon film 37X.
  • These natural oxide films 33X extend planarly (film-like) over the top surface 33a and three side surfaces 33c 1 , 33c 2 , 33c 3 (or 33c 4 ) of the semiconductor section 33 .
  • FIG. 52 (schematic plan view), FIG. 53A (schematic longitudinal cross-sectional view along the a52-a52 cutting line in FIG. 52), and FIG. 53B (longitudinal cross-sectional structure along the c52-c52 cutting line in FIG. 52)
  • a mask RM1 is formed as an impurity introduction mask that selectively covers the gate electrode formation region of the polycrystalline silicon film 37X.
  • fluorine ions F ⁇
  • Mask RM1 can be formed using a well-known photolithography technique.
  • the purpose of this fluorine ion implantation is to make it easier to make the natural oxide film 33X granular (spherical) by heat treatment.
  • This fluorine ion implantation is performed, for example, at a dose of about 8 ⁇ 10 15 /cm 2 and an acceleration energy of about 15 keV.
  • heat treatment is performed to activate the fluorine ions (F - ) implanted into the polycrystalline silicon film 37X.
  • fluorine ions (F - ) are diffused into the polycrystalline silicon film 37X and also into the natural oxide film 33X shown in FIGS. 51D and 51E.
  • the natural oxide film 33X containing fluorine ions (F - ) is fluidized by heat treatment , and as shown in FIGS . 33c 4 ) and the polycrystalline silicon film 37X, it changes into a granular (spherical) oxide 33Y.
  • FIG. 55 (schematic plan view), FIG. 56A (schematic longitudinal cross-sectional view showing the vertical cross-sectional structure along the a55-a55 cutting line in FIG. 55), and FIG. 56B (schematical cross-sectional view along the c55-c55 cutting line in FIG.
  • a mask RM2 as an impurity introduction mask having an opening Ap1 in the gate electrode formation region of the polycrystalline silicon film 37X is placed over the polycrystalline silicon film 37X.
  • the mask RM2 is used as an impurity introduction mask, and an n-type impurity, such as phosphorus ion (P + ) selectively injected.
  • Mask RM2 can be formed using a well-known photolithography technique. This implantation of phosphorus ions (P + ) is for reducing the resistance value of the gate electrode formation region of the polycrystalline silicon film 37X. This phosphorus ion (P + ) implantation is performed under conditions such as a dose of about 5 ⁇ 10 15 /cm 2 and an acceleration energy of about 5 keV. Arsenic ions (As + ) may be used as the n-type impurity. Through this step, phosphorus ions (P + ) are selectively introduced into the gate electrode formation region of the polycrystalline silicon film 37X.
  • FIG. 57 (schematic plan view), FIG. As shown in the schematic vertical cross-sectional view showing the vertical cross-sectional structure taken along the c58-c58 cutting line in FIG. do. Then, as shown in FIGS. 57, 58A, and 58B, using the mask RM3 as an impurity introduction mask, for example, phosphorus ions are implanted as an n-type impurity into the polycrystalline silicon film 37X outside the mask RM3. .
  • Mask RM3 can be formed using a well-known photolithography technique.
  • This implantation of phosphorus ions (P + ) is intended to reduce the resistance value of the contact electrode formation region of the polycrystalline silicon film 37 This is for forming n-type semiconductor regions 39a and 39b, which will be described later.
  • the phosphorus ions (P + ) are implanted at a higher concentration than the phosphorus ions (P + ) in the ion implantation process shown in FIG. 56 described above. For example, it is performed under the conditions that the dose is about 1 ⁇ 10 16 /cm 2 and the acceleration energy is about 1 keV.
  • Arsenic ions (As + ) may be used as the n-type impurity.
  • phosphorus ions (P + ) are introduced into the contact electrode formation region of the polycrystalline silicon film 37X.
  • FIG. 59 (schematic plan view), FIG. 60B (schematic vertical cross-sectional view showing the vertical cross-sectional structure along the b59-b59 cutting line in FIG. 59) and FIG. 60C (schematic vertical cross-sectional view showing the vertical cross-sectional structure along the c59-c59 cutting line in FIG. 59)
  • a gate electrode 37 is formed and contact electrodes 38a and 38b are formed. That is, the contact electrodes 38a and 38b are formed in the same layer (the same process and the same material) as the gate electrode 37.
  • Patterning of this polycrystalline silicon film 37X can be performed using well-known photolithography techniques, dry etching techniques, and the like.
  • the gate electrode 37 is formed to face each of the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33 with the gate insulating film 36 interposed therebetween.
  • the gate electrode 37 is integrated with a head (first portion) 37a provided on the upper surface portion 33a side of the semiconductor portion 33 with the gate insulating film 36 interposed therebetween, and Two leg portions ( second part) 37b 1 and 37b 2 .
  • the head 37a projects upward from the second insulating film 34.
  • Each of the two legs 37b 1 and 37b 2 is separately provided in each of the recesses 35a and 35b.
  • the contact electrode 38a is attached to the semiconductor portion in plan view on one side surface portion 33c3 side of the two side surface portions 33c3 and 33c4 located in the longitudinal direction (Y direction) of the semiconductor portion 33. It is formed to overlap with 33.
  • the contact electrode 38a has a head 38a1 that protrudes above the second insulating film 34, and is integrated with the head 38a1 , and is formed in a groove between the second insulating film 34 and the semiconductor section 33.
  • the leg portion 38a2 is provided at the portion 35a.
  • the head portion 38a 1 of the contact electrode 38a is connected to the top surface 33a of the semiconductor portion 33 at one end side (side surface portion 33c 3 side) of the semiconductor portion 33 in the longitudinal direction, and the leg portion 38a 2 is connected to the upper surface portion 33a of the semiconductor portion 33. It is connected to three side parts 33c 1 , 33c 2 and 33c 3 of .
  • the contact electrode 38b is attached to the semiconductor portion on the side of the other side surface portion 33c4 of the two side surface portions 33c3 and 33c4 located in the longitudinal direction (Y direction) of the semiconductor portion 33. It is formed to overlap with 33.
  • the contact electrode 38b has a head portion 38b1 that protrudes above the second insulating film 34, and is integrated with the head portion 38b1 , and is formed in a groove between the second insulating film 34 and the semiconductor portion 33.
  • the leg portion 38b2 is provided at the portion 35b.
  • the contact electrode 38b has a head portion 38b1 connected to the upper surface portion 33a of the semiconductor portion 33 at the other end side (side surface portion 33c4 side) of the semiconductor portion 33 in the longitudinal direction, and a leg portion 38b2 connected to the semiconductor portion 33c4 side. It is connected to three side parts 33c 1 , 33c 2 and 33c 4 of 33.
  • the gate insulating film 36 is selectively formed between the gate electrode 37 side of the contact electrode 38a and the semiconductor portion 33 over the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33.
  • the gate insulating film 36 remains (intervenes) between the gate electrode 37 side of the contact electrode 38b and the semiconductor portion 33, and extends over the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33. It remains (intervenes) selectively.
  • the gate insulating film 36 on the upper surface portion 33a of the semiconductor portion 33 between the gate electrode 37 and the contact electrode 38a, and the upper surface portion 33a of the semiconductor portion 33 between the gate electrode 37 and the contact electrode 38b are removed.
  • the gate insulating film 36 in is selectively removed by over-etching during patterning of the polycrystalline silicon film 37X.
  • the gate insulating film 36 between the gate electrode 37 and the contact electrodes 38a and 38b may remain if the film is thick.
  • a type semiconductor region 39a is formed, and an n-type semiconductor region 39b is formed on the other end side (side surface portion 33c4 side).
  • the n-type semiconductor region 39a is formed along the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor section 33 from the upper surface 33a to the lower surface 33b.
  • the n-type semiconductor region 39b is formed along the three side surfaces 33c 1 , 33c 2 and 33c 4 of the semiconductor section 33 from the upper surface 33a to the lower surface 33b.
  • the heat treatment in this step can also cause a phenomenon in which the natural oxide film 33X (see FIGS. 51D and 51E) is fluidized and changed into particulate oxide 33Y (see FIGS. 54A and 54B).
  • each of the gate electrodes 37 on both sides in the gate length direction (Y direction) A pair of n-type semiconductor regions 40a and 40b having a lower impurity concentration than n-type semiconductor regions 39a and 39b are formed in the semiconductor portion 33.
  • Each of the pair of n-type semiconductor regions 40a and 40b functions as an extension region.
  • Each of the pair of n-type semiconductor regions 40a and 40b is formed in the gate length direction (Y direction) of the gate electrode 37 using the gate electrode 37, contact electrodes 38a, 38b, and second insulating film 34 as a mask for impurity introduction.
  • ) can be formed by implanting, for example, arsenic ions (As + ) as an n-type impurity into each of the semiconductor portions 33 on both sides of the semiconductor portion 33 , and then performing heat treatment to activate the impurity.
  • This implantation of arsenic ions (As + ) is performed, for example, at a dose of about 3 ⁇ 10 14 /cm 2 and an acceleration energy of about 80 keV.
  • phosphorus ions (P + ) may be used as the n-type impurity.
  • each of the pair of n-type semiconductor regions 40a and 40b is aligned with the semiconductor portion 33 on both sides of the gate electrode 37 in the gate length direction (Y direction) and with the head portion 37a of the gate electrode 37. It is formed. Further, among the pair of n-type semiconductor regions 40a and 40b, one n-type semiconductor region 40a is formed in the semiconductor portion 33 in contact with the n-type semiconductor region 39a, and the other n-type semiconductor region 40b is , are formed in the semiconductor portion 33 in contact with the n-type semiconductor region 39b. Also, in the heat treatment of this step, a phenomenon can be caused in which the natural oxide film 33X (see FIGS. 51D and 51E) is fluidized and changed into particulate oxide 33Y (see FIGS. 54A and 54B).
  • FIG. 63 (schematic plan view) and FIG. 64 (schematic vertical cross-sectional view showing the vertical cross-sectional structure along the a63-a63 cutting line in FIG. 63)
  • a sidewall spacer 41c is formed on the sidewall of the head 37a of the gate electrode 37 that protrudes
  • a sidewall spacer 41c is formed on the sidewall of the head 38a 1 and 38b 1 of each of the contact electrodes 38a and 38b that protrudes upward from the second insulating film 34.
  • Wall spacers 41a and 41b are formed.
  • Each of the sidewall spacers 41a, 41b, and 41c is provided on the entire surface of the second insulating film 34 so as to cover the heads 38a 1 and 38b 1 of each of the contact electrodes 38a and 38b, and the head 37a of the gate electrode 37.
  • a silicon nitride film having selectivity to a silicon oxide film is formed as an insulating film by a CVD method, and then this silicon nitride film is subjected to anisotropic dry etching such as RIE. can.
  • the sidewall spacer 41a is formed so as to surround the head portion 38a1 of the contact electrode 38a, and is formed in alignment with the head portion 38a1 of the contact electrode 38a.
  • the sidewall spacer 41b is formed to surround the head portion 38b1 of the contact electrode 38b, and is formed in alignment with the head portion 38b1 of the contact electrode 38b.
  • the sidewall spacer 41c is formed so as to surround the head 37a of the gate electrode 37, and is formed in alignment with the head 37a of the gate electrode 37.
  • Each of the sidewall spacers 41a, 41b, and 41c is formed on the second insulating film 34 and on the semiconductor portion 33 so as to cross the semiconductor portion 33.
  • a buffer insulating film 42 is formed.
  • the buffer insulating film 42 covers the head 37a of the gate electrode 37, the heads 38a 1 and 38b 1 of each of the two contact electrodes 38a and 38b, and each of the sidewall spacers 41a, 41b and 41c, and It is formed to cover the semiconductor portion 33 between the head 37a and the contact electrodes 38a and 38b.
  • This buffer insulating film 42 is used as a buffer film when impurity ions are implanted in the formation process of n-type semiconductor regions 43a and 43b, which will be described later.
  • the buffer insulating film 42 for example, a silicon oxide film can be used.
  • both sides of the gate electrode 37 in the gate length direction (Y direction) are A pair of n-type semiconductor regions 43a and 43b having a higher impurity concentration than n-type semiconductor regions 39a and 39b are formed in each semiconductor portion 33.
  • Each of the pair of n-type semiconductor regions 43a and 43b is formed using the gate electrode 37, contact electrodes 38a, 38b, sidewall spacers 41a, 41b, 41c, and second insulating film 34 as a mask for impurity introduction.
  • P + phosphorus ions
  • This phosphorus ion (P + ) implantation is performed under conditions such as a dose of about 8 ⁇ 10 15 /cm 2 and an acceleration energy of about 10 keV.
  • Arsenic ions (As + ) may be used as the n-type impurity.
  • the n-type semiconductor region 43a is formed in alignment with the sidewall spacer 41c on the sidewall of the gate electrode 37 and the sidewall spacer 41a on the sidewall of the contact electrode 38a. Further, the n-type semiconductor region 43b is formed in alignment with the sidewall spacer 41c on the sidewall of the gate electrode 37 and the sidewall spacer 41b on the sidewall of the contact electrode 38b.
  • a main electrode region 44a including an n-type semiconductor region 39a, an n-type semiconductor region 40a, and an n-type semiconductor region 43a is formed, and an n-type semiconductor region 39b, an n-type semiconductor region 40b and a main electrode region 44b including an n-type semiconductor region 43b is formed.
  • a channel forming portion 45 is formed in the semiconductor portion 3 between the pair of main electrode regions 44a and 44b.
  • a field effect transistor Qf having a gate insulating film 36, a gate electrode 37, a pair of main electrode regions 44a and 44b, a channel forming part 45, and the like is formed in the semiconductor part 33.
  • a phenomenon can be caused in which the natural oxide film 33X (see FIGS. 51D and 51E) is fluidized and changed into particulate oxide 33Y (see FIGS. 54A and 54B).
  • FIG. 67 a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line a63-a63 in FIG. 63
  • the gate electrode 37 and the contact electrodes 38a and 38b are covered.
  • a third insulating film 46 is formed on the entire surface of the buffer insulating film 42 .
  • the third insulating film 46 is formed by forming, for example, a silicon oxide film as an insulating film over the entire surface of the buffer insulating film 42, including on the heads 37a, 38a 1 and 38b 1 of each of the gate electrode 37 and the contact electrodes 38a and 38b. Afterwards, the surface of this silicon oxide film can be flattened by CMP or the like.
  • an insulating layer 47 including the first insulating film 32, the second insulating film 34, the buffer insulating film 42, and the third insulating film 46, and also including the semiconductor portion 33 and the field effect transistor Qf is formed.
  • FIG. 68 a schematic vertical cross-sectional view showing the vertical cross-sectional structure at the same position as the cutting line a63-a63 in FIG. 63
  • the dug portions 48a and 48b reach the respective heads 38a 1 and 38b 1 of the contact electrodes 38a and 38b individually, and the head of the gate electrode 37 from the surface of the insulating layer 47 (the surface of the third insulating film 46).
  • a dug portion 48c reaching 37a is formed.
  • contact electrodes 49a, 49b, and 49c are separately formed in each of the dug portions 48a, 48b, and 48c.
  • Each of the dug portions 48a, 48b, and 48c can be formed by etching the insulating layer 14 using well-known photolithography technology and anisotropic dry etching technology.
  • Each of the contact electrodes 49a, 49b, and 49c is formed by forming a tungsten film, for example, as a high-melting point metal film, on the entire surface of the insulating layer 47 including the inside of each of the dug portions 48a, 48b, and 48c, and then depositing this tungsten film. It can be formed by selectively removing the tungsten film on the insulating layer 47 so that the tungsten film remains individually inside each of the dug portions 48a, 48b, and 48c.
  • contact electrode 49a is electrically and mechanically connected to contact electrode 38a, and electrically connected to one main electrode region 44a of field effect transistor Qf via contact electrode 38a.
  • contact electrode 49b is electrically and mechanically connected to contact electrode 38b, and electrically connected to the other main electrode region 44b of field effect transistor Qf via contact electrode 38b.
  • the contact electrode 49c is electrically and mechanically connected to the gate electrode 37 of the field effect transistor Qf.
  • the buffer insulating film 42 may be omitted.
  • the insulating layer 47 has a configuration that does not include the buffer insulating film 42.
  • fluorine ions (F - ) are implanted into the polycrystalline silicon film 37X in order to promote the change from the natural oxide film 33X to the granular oxide 33Y. If the introduction of impurities to the extent that the film 33X becomes fluidized by heat treatment is ensured, the implantation of fluorine ions (F ⁇ ) may be omitted.
  • heat treatment for activating impurities in the n-type semiconductor regions 40a and 40b and heat treatment for activating impurities in the n-type semiconductor regions 43a and 43b are performed. Although performed in a separate process, the heat treatment for activating the impurities in the n-type semiconductor regions 40a and 40b is performed in the same process as the heat treatment for activating the impurities in the n-type semiconductor regions 43a and 43b. You may.
  • the semiconductor device 1F according to the sixth embodiment includes contact electrodes 38a and 38b provided to overlap with the semiconductor portions 33 on both sides of the gate electrode 37 in the gate length direction (Y direction) in plan view.
  • the contact electrode 38a is connected to the top surface 33a and each of the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor section 33 on one end side in the longitudinal direction (Y direction) of the semiconductor section 33.
  • the contact electrode 38b is also connected to the top surface portion 33a and each of the three side surfaces 33c 1 , 33c 2 and 33c 4 of the semiconductor portion 33 on the other end side in the longitudinal direction (Y direction) of the semiconductor portion 33 . ing. Therefore, according to the semiconductor device 1F of the sixth embodiment, the mutual conductance (gm) of the field effect transistor Qf can be improved as in the first embodiment described above.
  • the width W 2 of the semiconductor portion 33 in the transverse direction (XY direction) and the widths W 1 a and W 1 b (width in diameter and thickness) of each of the contact electrodes 38a and 38b have also increased. ) becomes smaller, it is possible to suppress an increase in contact resistance between the semiconductor portion 33 and the contact electrodes 38a and 38b, so it is possible to suppress a decrease in mutual conductance (gm) while miniaturizing the field effect transistor Qf. can.
  • the widths W 1 a and W 1 b of each of the contact electrodes 38 a and 38 b can be made wider than the width W 2 of the semiconductor portion 33, which makes it easier to connect the contact electrodes 49 a and 49 b to the contact electrodes 38 a and 38 b. Therefore, even if the width W2 of the semiconductor section 33 becomes narrow due to miniaturization, the semiconductor section 33 and the contact electrodes 49a and 49b can be electrically connected easily. As a result, even if the semiconductor part 33 is miniaturized, connection failures between the semiconductor part 33 and the upper layer wirings 50a and 50b due to mask misalignment can be suppressed, and the manufacturing yield of the semiconductor device 1F is improved. be able to.
  • the contact electrodes 38a and 38b are formed in the same layer as the gate electrode 37, when the contact electrodes 38a and 38b are formed in a different layer from the gate electrode 37, The contact electrodes 38a and 38b can be provided at low cost compared to the above. Therefore, according to the semiconductor device 1F of the sixth embodiment, it is possible to reduce the cost and improve the mutual conductance (gm) of the field effect transistor Qf.
  • the contact electrodes 38a and 38b are formed in the same layer as the gate electrode 37, the respective portions of the contact electrodes 38a and 38b (head portion 38a 1 , head portion 38b 1 ) that overlap with the semiconductor portion 33 in plan view
  • the thicknesses Th 1 and Th 2 of the gate electrode 37 and the thickness Th 3 of the portion (head portion 37a) of the gate electrode 37 that overlaps the semiconductor portion 33 in plan view can be made approximately the same.
  • the thickness of the insulating layer 47 on the contact electrodes 38a and 38b and the thickness of the insulating layer 47 on the gate electrode 37 are approximately the same, so the holes are dug corresponding to the contact electrodes 38a and 38b and the gate electrode 37.
  • the over-etching time when forming the grooves in the insulating layer 47 can be reduced, and variations in the widths (diameter, thickness) of the grooves 48a, 48b, 48c caused by over-etching can be suppressed. .
  • the natural oxide film 33X formed on the semiconductor portion 33 is fluidized by heat treatment and converted into a granular (spherical) oxide 33Y.
  • 33 and contact electrodes 38a and 38b can be further improved.
  • the semiconductor portion 33 on which the gate insulating film 36 is formed except for both ends in the longitudinal direction (Y direction) is covered with a polycrystalline silicon film 37X, Thereafter, in order to pattern the polycrystalline silicon film 33X to form the gate electrode 37 and the contact electrodes 38a, 38b, a gate insulating film 36 is formed on the gate electrode 37 side between the contact electrodes 38a, 38b and the semiconductor section 33. It can be left in a remaining state.
  • the contact electrodes 38a and 38b are connected to the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor section 33 as a side connection mode in which the contact electrodes 38a and 38b are connected to the side surfaces of the semiconductor section 33. (or 33c 4 ) has been described.
  • the present technology is not limited to the side connection form of the sixth embodiment described above.
  • each of the contact electrodes 38a and 38b only needs to be connected to at least one of the three side surfaces 33c 1 , 33c 2 and 33c 3 (or 33c 4 ) of the semiconductor section 33. . Further, each of the contact electrodes 38a and 38b only needs to be connected to at least one of the two side surfaces 33c 1 and 33c 2 in the transverse direction (X direction) of the semiconductor section 33. Further, each of the contact electrodes 38a and 38b only needs to be connected to at least one of the two side surfaces of the semiconductor section 33 in the lateral direction.
  • the contact electrodes 38a and 38b are connected to two side surfaces 33c 1 and 33c 2 located in the lateral direction (X direction) of the semiconductor section 33. It is also possible to connect to one of them and to the side surface portion 33c 3 (or side surface portion 33c 4 ) located in the longitudinal direction (Y direction) of the semiconductor portion 33. In this case, the contact electrodes 38a and 38b are connected to the upper surface part 33a of the semiconductor part 33, and are connected to two of the three side parts 33c 1 , 33c 2 and 33c 3 (or 33c 4 ) of the semiconductor part 33. Connected to the side part.
  • FIGS. 69, 70A, and 70B the contact electrodes 38a and 38b are connected to two side surfaces 33c 1 and 33c 2 located in the lateral direction (X direction) of the semiconductor section 33. It is also possible to connect to one of them and to the side surface portion 33c 3 (or side surface portion 33c 4 ) located in the longitudinal direction (Y direction) of the semiconductor portion 33. In this case, the
  • contact electrodes 38a and 38b are connected to one side surface 33c 3 of two side surfaces 33c 1 and 33c 2 located in the lateral direction of the semiconductor section 33.
  • a configuration is shown as an example, it goes without saying that a configuration in which the contact electrodes 38a and 38b are connected to the other side surface portion 33c2 may also be used.
  • the same effects as the semiconductor device 1F according to the above-described sixth embodiment can be obtained.
  • the through contact electrode 24 shown in FIGS. A contact electrode 38a and a When the contact electrodes 38a (contact electrodes 17a in the third embodiment) are provided adjacent to each other, the contact electrodes 38a (contact electrodes 17a in the third embodiment) are connected to one of the two side surfaces 33c 1 and 33c 2 located in the lateral direction of the semiconductor portion 33 through the semiconductor portion 33.
  • the contact electrode 38a and the through electrode are Since the interval (distance) Lx between the contact electrode 38a and the through contact electrode 24 becomes wider, the parasitic capacitance between the contact electrode 38a and the through contact electrode 24 is reduced when the insulating film is a dielectric film, similarly to the third embodiment described above. be able to.
  • the through contact electrode 24 shown in FIGS. In the case where the through contact electrode of the semiconductor portion 33 is provided adjacent to the semiconductor portion 17b), among the two side surfaces 3c 1 and 3c 2 located on both sides of the semiconductor portion 33 in the transverse direction (X direction).
  • X direction By selectively connecting to one side surface portion 33c 1 on the opposite side to the other side surface portion 3c 2 on the 24 side, parasitic Capacity can be reduced.
  • FIG. 69 as in FIG. 40 of the sixth embodiment described above, illustration of layers above the sidewall spacers 41a, 41b, and 41c is omitted for convenience of explanation.
  • the contact electrodes 38a and 38b are connected to one of the two side surfaces 33c 1 and 33c 2 located in the lateral direction (X direction) of the semiconductor section 33.
  • a configuration may be adopted in which the semiconductor portion 33 is connected to one side and not connected to the side surface portion located in the longitudinal direction (Y direction) of the semiconductor portion 33.
  • the contact electrodes 38a and 38b are connected to the upper surface part 33a of the semiconductor part 33, and are connected to one of the three side parts 33c 1 , 33c 2 and 33c 3 (or 33c 4 ) of the semiconductor part 33. Connected to the side part.
  • FIG. 71 as in FIG. 40 of the sixth embodiment described above, illustration of layers above the sidewall spacers 41a, 41b, and 41c is omitted for convenience of explanation.
  • the same effects as in the semiconductor device 1F according to the above-described sixth embodiment can be obtained.
  • the two semiconductor parts 33 are arranged in the same longitudinal direction (Y direction), similarly to the arrangement shown in FIG. 26 of the second embodiment described above.
  • the interval Ly between the two semiconductor parts 33 can be narrowed, so that the field effect transistors Qf can be arranged more densely. Can be done.
  • the contact electrode 38a has a side surface portion of the head portion 38a1 flush with the side surface portion 33c3 on one end side in the longitudinal direction (Y direction) of the semiconductor portion 33 in plan view.
  • the contact electrode 38a is connected to the side surface portion 33c3 of the semiconductor portion 33, as in the second embodiment described above.
  • the structure is located on the gate electrode 37 side.
  • the contact electrode 38b is located closer to the gate electrode 37 than the side surface 33c 4 of the semiconductor section 33. It is preferable that
  • each of the contact electrodes 38a and 38b includes the upper surface portion 3a and the three side surfaces 3c 1 , 3c 2 , 33c 3 (or 33c 4 ), but as shown in FIG. 73, the contact electrode 38a may also be connected to the lower surface 33b of the semiconductor section 33.
  • the contact electrode 38a of this third modification is connected to the top surface 33a and each of the three side surfaces 33c 1 , 33c 2 , 33c 3 of the semiconductor section 33, and is connected to the bottom surface 33b of the semiconductor section 33. is also connected.
  • the semiconductor portion 33 (one main electrode region 44a) and the contact electrode The contact area with contact electrode 38a increases, and the contact resistance between semiconductor portion 33 (one main electrode region 11a) and contact electrode 38a can be further reduced.
  • FIG. 73 as an example, a configuration in which the center portion of the lower surface portion 33b is not selectively covered with the contact electrode 38a in the transverse direction (X direction) of the semiconductor portion 33 is illustrated.
  • a structure may be adopted in which the contact electrode 38a continuously covers the lower surface portion 33b of the semiconductor portion 33 along the width direction of the semiconductor portion 33.
  • FIG. 73 shows the contact electrode 38a as an example, it is preferable that the contact electrode 38b also have the same configuration as the contact electrode 38a.
  • a semiconductor device 1G according to the seventh embodiment of the present technology has basically the same configuration as the semiconductor device 1F according to the sixth embodiment described above, and has the following configuration. are different.
  • the wiring 50a is electrically connected to the contact electrode 38a via the contact electrode 49a
  • the wiring 50b is electrically connected to the contact electrode 38a via the contact electrode 49a. It is electrically connected to the contact electrode 38b via the contact electrode 49b.
  • the wiring 50c is electrically connected to the gate electrode 37 via the contact electrode 49c. That is, there are two connection parts between the wirings 50a, 50b, 50c and the contact electrodes 38a, 38b, and the gate electrode 37, respectively.
  • the wiring 50a is directly connected to the contact electrode 38a, and the wiring 50b is directly connected to the contact electrode 38b. Further, the wiring 50c is directly connected to the gate electrode 37. That is, in this seventh embodiment, one connection portion exists between each of the wirings 50a, 50b, 50c, the contact electrodes 38a, 38b, and the gate electrode 37.
  • each of the contact electrodes 38a and 38b is formed of the same layer as the gate electrode 37, as in the above-described sixth embodiment, the semiconductor device 1G in a plan view
  • a conductive path electrically connects the wiring 50a and one end (one main electrode region 44a) of the semiconductor section 33 in the longitudinal direction (Y direction), and a conductive path that electrically connects the wiring 50b and the other end of the semiconductor section 33 in the longitudinal direction. It is possible to lower the resistance (wiring resistance) of each of the conductive path that electrically connects the main electrode region 44b to the other main electrode region 44b and the conductive path that electrically connects the wiring 50c and the gate electrode 37. can. Therefore, according to the semiconductor device 1G according to the seventh embodiment, it is possible to increase the operating speed of the field effect transistor Qf.
  • the contact electrodes 38a and 38b are connected to the side surface of the semiconductor section 33 in the first to third modifications of the sixth embodiment described above. Examples can be applied. Note that in FIG. 74, as in FIG. 40 of the sixth embodiment described above, illustration of layers above the sidewall spacers 41a, 41b, and 41c is omitted for convenience of explanation.
  • a semiconductor device 1H according to the eighth embodiment of the present technology has basically the same configuration as the semiconductor device 1F according to the sixth embodiment described above, except for the following configurations. There is.
  • the two semiconductor portions 33 are arranged in the X direction such that their respective longitudinal directions (Y direction) are in the same direction. They are arranged in parallel at predetermined intervals in the direction. That is, the two semiconductor parts 33 (33A 1 , 3A 2 ) are located on the other side of the two side parts 33c 1 and 33c 2 located in the lateral direction (X direction) of one semiconductor part 33 (3A 1 ) .
  • the side surface portion 3c 2 and one side surface portion 33c 1 of the two side surfaces 33c 1 and 33c 2 located in the lateral direction (X direction) of the other semiconductor portion 33 (33A 2 ) are aligned in the X direction . They are arranged in parallel next to each other.
  • a field effect transistor Qf is provided in each of the two semiconductor sections 33 (33A 3 , 33A 4 ).
  • the contact electrode 38a extends across the two semiconductor parts 33 (33A 1 , 33A 2 ) at one end in the longitudinal direction of each of the two semiconductor parts 33 (33A 1 , 33A 2 ).
  • the contact electrode 38a is connected to the upper surface portion 33a of each of the two semiconductor portions 33 (33A 1 , 33A 2 ), and is connected to the three side surfaces of each of the two semiconductor portions 33 (33A 1 , 33A 2 ). It is connected to portions 33c 1 , 33c 2 and 33c 3 . That is, in this eighth embodiment, one contact electrode 38a is shared by two semiconductor parts 33 (33A 1 , 33A 2 ).
  • the same effects as in the semiconductor device 1F according to the above-described sixth embodiment can be obtained. Furthermore, since the contact electrode 38a is formed in the same layer as the gate electrode 37, the two semiconductor parts 33 ( 33A 1 , 33A 2 ) can be easily formed.
  • FIG. 76 shows an example in which one contact electrode 38a is shared by two semiconductor parts 33 (33A 1 , 33A 2 ), one contact electrode 38b is shared by two semiconductor parts 33 (33A 2 ). 1,33A 2 ). Also, in this eighth embodiment, the contact electrode 38a is connected to each side surface of the two semiconductor parts 33 (33A 1 , 33A 2 ) as the first modification of the sixth embodiment described above.
  • the third modification example can be applied from . Note that in FIG. 76, as in FIG. 40 of the sixth embodiment described above, illustration of layers above the sidewall spacers 41a, 41b, and 41c is omitted for convenience of explanation.
  • FIG. 77 a structure may be adopted in which two semiconductor parts are connected at one end side in the longitudinal direction. Also in this modification, since the contact electrode 38a is formed in the same layer as the gate electrode 37, the two can be separated by simply changing the shape of the mask when patterning the polycrystalline silicon film 37X as the electrode forming material. The contact electrode 38a shared by the semiconductor portions 33 (33A 1 , 33A 2 ) can be easily formed. Also in the semiconductor device 1H1 according to this modification of the eighth embodiment, the same effects as the semiconductor device 1F according to the above-described sixth embodiment can be obtained. Note that in FIG. 77, as in FIG. 40 of the sixth embodiment described above, illustration of layers above the sidewall spacers 41a, 41b, and 41c is omitted for convenience of explanation.
  • the solid-state imaging device 1I according to the ninth embodiment of the present technology has basically the same configuration as the solid-state imaging device 1E according to the fifth embodiment described above, and the following configuration is included. It's different. That is, as shown in FIG. 78, the solid-state imaging device 1I according to the ninth embodiment uses field effect transistors instead of the field effect transistor Qa and the contact electrodes 17a and 17b shown in FIG. 39 of the fifth embodiment described above. Qf, contact electrodes 38a and 38b.
  • the other configurations are generally similar to the fifth embodiment described above.
  • a description will be given using FIG. 76 while referring to FIGS. 36 to 38 of the fifth embodiment described above.
  • each of the photoelectric conversion section 124, transfer transistor TR, and charge retention region FD shown in FIG. 38 of the above-described fifth embodiment is replaced with the semiconductor layer 130 shown in FIG. It is set in.
  • each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 shown in FIG. 38 is configured with a field effect transistor Qf shown in FIG. 78.
  • FIG. 78 illustrates, as an example, an amplification transistor AMP composed of a field effect transistor Qf.
  • each of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 is constituted by a field effect transistor Qf provided in the semiconductor section 33.
  • Contact electrodes 38a and 38b are provided on both ends of the semiconductor section 33 in the longitudinal direction (Y direction) so as to overlap the semiconductor section 33.
  • the contact electrode 38a is connected to the upper surface 33a of the semiconductor section 33, as in the sixth embodiment, and is connected to each of the three side surfaces 3c 1 , 3c 2 , 3c 3 as the side surface of the semiconductor section 33. It is connected to the.
  • the contact electrode 38b is also connected to the upper surface portion 33a of the semiconductor portion 33, as in the sixth embodiment described above, and has three side portions 3c 1 , 3c 2 , 3c as the side portions of the semiconductor portion 33. 4 . Therefore, according to the solid-state imaging device 1I according to the ninth embodiment, the mutual conductance ( gm) can be improved.
  • the width W 2 of the semiconductor portion 33 in the transverse direction (Y direction) and the width W of each of the contact electrodes 38a and 38b increase. Even if W 1 a and W 1 b (width in diameter and thickness) become smaller, an increase in contact resistance between the semiconductor portion 33 and the contact electrodes 38 a and 38 b can be suppressed. ), while suppressing a decrease in mutual conductance (gm).
  • the present technology is particularly effective when applied to the connection between the semiconductor portion 33 in which the amplification transistor AMP included in the pixel circuit 115 is provided and the contact electrodes 38a and 38b.
  • connection mode of the above-mentioned sixth embodiment is applied as the connection mode of connecting the contact electrodes 38a and 38b to the semiconductor portion 33, but the above-described sixth embodiment
  • the connection forms of the first modification to the third modification can be applied.
  • at least one of the pixel transistors (AMP, SEL, RST, FDG) included in the pixel circuit 115 may be configured with a field effect transistor Qf provided in the semiconductor portion 33.
  • the semiconductor device 1J according to the tenth embodiment of the present technology basically has the same configuration as the semiconductor device 1F according to the sixth embodiment described above, and has the following configuration. are different. That is, as shown in FIGS. 79 to 82, the semiconductor device 1J according to the tenth embodiment of the present technology includes an insulating layer 47J in place of the insulating layer 47 shown in FIG. 41 of the sixth embodiment described above. .
  • the insulating layer 47 of the sixth embodiment described above includes a first insulating film (base insulating film) 32, a second insulating film (surrounding insulating film) 34, and a third insulating film (covering insulating film) 46.
  • the insulating layer 47J of the tenth embodiment includes the first insulating film 32 and the third insulating film 46 except for the second insulating film 34 (see FIG. 41). It has a multi-layered structure that includes The semiconductor portion 33 and the field effect transistor Qf are covered with a third insulating film 46.
  • the shapes of the sidewall spacers 41a, 41b, and 41c are different from the shapes of the sidewall spacers 41a, 41b, and 41c shown in FIGS. It is different compared to Specifically, as shown in FIGS. 79 to 82, the sidewall spacers 41a, 41b, and 41c of the tenth embodiment have a height along the thickness direction (Z direction) of the semiconductor portion 33, which is equal to the height of the semiconductor portion 33. 33 and outside the semiconductor section 33, and the height outside the semiconductor section 33 is higher than the height above the semiconductor section 33.
  • the n-type semiconductor regions 43a and 43b are configured to have a depth that reaches from the upper surface portion 33a side of the semiconductor portion 33 to the lower surface portion 33b.
  • the other configurations are generally similar to the sixth embodiment described above.
  • the name in the 6th embodiment is continued and is called the third insulating film 46, but the name is not limited to this. It may be called the second insulating film 46 or simply the insulating film 46.
  • contact electrode formation regions 37Xa and 37Xb and gate electrode formation regions 37Xc are illustrated in the polycrystalline silicon film 37X. These contact electrode formation regions 37Xa, 37Xb and gate electrode formation region 37Xc become contact electrodes 38a, 38b and gate electrode 37 by patterning this polycrystalline silicon film 37X in a manufacturing method described later.
  • an island-shaped semiconductor portion 33 is formed on the first insulating film 32.
  • the island-shaped semiconductor portion 33 is formed by the same method as in the sixth embodiment described above. That is, the semiconductor portion 33 is formed, for example, in the shape of a rectangular parallelepiped, having an upper surface portion 33a, a lower surface portion (bottom surface portion) 33b, and four side surfaces 33c 1 , 33c 2 , 33c 3 , and 33c 4 .
  • the semiconductor section 33 is supported by the first insulating film 32.
  • a gate insulating film 36 is formed in the semiconductor section 33, and then the gate insulating film 36 is patterned to )), the gate insulating film 36 on one end side (side surface portion 33c 3 side) and the other end side (side surface portion 33c 4 side) in the longitudinal direction (Y direction) of the semiconductor portion 33 is selectively removed.
  • the upper surface portion 33a and the three side surfaces 33c 1 , 33c 2 , 33c 3 on the one end side in the longitudinal direction of the semiconductor portion 33 are selectively exposed, and the semiconductor portion 33 The upper surface portion 33a and the three side surfaces 33c 1 , 33c 2 , 33c 4 on the other longitudinal end side are selectively exposed.
  • Patterning of the gate insulating film 36 can be performed using well-known photolithography techniques, dry etching techniques, and the like.
  • impurities that reduce the resistance value for example, are introduced into the entire surface of the first insulating film 32 as an electrode forming material.
  • An undoped polycrystalline silicon film (non-doped polysilicon film) 37X is formed.
  • the polycrystalline silicon film 37X is formed on the first insulating film 32 by, for example, a CVD method so as to cover the semiconductor section 33.
  • An extremely thin natural oxide film 33X with a film thickness of, for example, about 2 nm remains at the interface between the portions 33c 1 , 33c 2 , 33c 3 and the polycrystalline silicon film 37X. Also, in the gate insulating film removed region on the other end side in the longitudinal direction (Y direction) of the semiconductor portion 33, the upper surface portion 33a and the three side surfaces 33c 1 , 33c on the other end side in the longitudinal direction of the semiconductor portion 33 A natural oxide film 33X remains at the interface between 2 , 33c 4 and the polycrystalline silicon film 37X. These natural oxide films 33X extend planarly (film-like) over the top surface 33a and three side surfaces 33c 1 , 33c 2 , 33c 3 (or 33c 4 ) of the semiconductor section 33 .
  • a mask RM1 as an impurity introduction mask is selectively formed on the gate electrode formation region of the polycrystalline silicon film 37X, and then the mask RM1 is used as an impurity introduction mask.
  • fluorine ions F ⁇
  • This fluorine ion implantation is performed under the same conditions as in the sixth embodiment described above.
  • gate electrode formation region 37Xc of polycrystalline silicon film 37X is covered with mask RM1, and implantation of fluorine ions (F ⁇ ) into gate electrode formation region 37Xc is blocked by mask RM1.
  • contact electrode formation regions 37Xa and 37Xb of polycrystalline silicon film 37X are not covered with mask RM1, and fluorine ions (F ⁇ ) are implanted (introduced) into contact electrode formation regions 37Xa and 37Xb.
  • a mask RM2 as an impurity introduction mask having an opening Ap1 in the gate electrode formation region 37Xc of the polycrystalline silicon film 37X is attached to the polycrystalline silicon film 37X. It is formed on the silicon film 37X.
  • the mask RM2 as a mask for impurity introduction, as shown in FIG. 91 ((a), (b)), n
  • phosphorus ions (P + ) are selectively implanted as an impurity exhibiting a type. This phosphorus ion (P + ) implantation is performed under the same conditions as in the sixth embodiment described above.
  • Arsenic ions (As + ) may be used as the n-type impurity.
  • the contact electrode formation regions 37Xa and 37Xb of the polycrystalline silicon film 37X are covered with a mask RM2, and the introduction of phosphorus ions (P + ) into the contact electrode formation regions 37Xa and 37Xb is prevented by the mask RM2. be done.
  • phosphorus ions (P + ) are selectively implanted (introduced) into the gate electrode formation region 37Xc of the polycrystalline silicon film 37X.
  • an impurity introduction mask is used to selectively cover the gate electrode formation region 37Xc of the polycrystalline silicon film 37X.
  • a mask RM3 is formed.
  • the mask RM3 is used as an impurity introduction mask, and an n-type impurity is introduced into the polycrystalline silicon film 37X outside the mask RM3. For example, phosphorus ions are implanted.
  • This implantation of phosphorus ions (P + ) is intended to reduce the resistance value of the contact electrode formation region of the polycrystalline silicon film 37 This is for forming n-type semiconductor regions 39a and 39b, which will be described later.
  • This phosphorus ion (P + ) implantation is performed under the same conditions as in the sixth embodiment described above.
  • Arsenic ions (As + ) may be used as the n-type impurity.
  • contact electrode formation regions 37Xa and 37Xb of polycrystalline silicon film 37X are not covered with mask RM3, and phosphorus ions (P + ) are implanted (introduced) into contact electrode formation regions 37Xa and 37Xb.
  • the gate electrode formation region 37Xc of the polycrystalline silicon film 37X is covered with a mask RM3, and the implantation (introduction) of phosphorus ions (P + ) into the gate electrode formation region 37Xc is blocked by the mask RM3.
  • the polycrystalline silicon film 37X is patterned to form a gate electrode formation region 37Xc of the polycrystalline silicon film 37X, as shown in FIGS. 94 and 95 ((a), (b), and (c)).
  • a contact electrode 38a consisting of a contact electrode formation region 37Xa of the polycrystalline silicon film 37X
  • a contact electrode 38b consisting of a contact electrode formation region 37Xb of the polycrystalline silicon film 37X are also formed. That is, the contact electrodes 38a and 38b are formed in the same layer (the same process and the same material) as the gate electrode 37. Patterning of this polycrystalline silicon film 37X can be performed using well-known photolithography techniques, dry etching techniques, and the like.
  • the gate electrode 37 is formed to face each of the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33 with the gate insulating film 36 interposed therebetween.
  • the gate electrode 37 is integrated with a head (first portion) 37a provided on the upper surface portion 33a side of the semiconductor portion 33 with the gate insulating film 36 interposed therebetween, and Two leg portions ( second part) 37b 1 and 37b 2 .
  • the head 37a protrudes higher than the semiconductor portion 33.
  • Each of the two leg portions 37b 1 and 37b 2 is provided separately on the outside of the semiconductor portion 33 so as to sandwich the semiconductor portion 33 therebetween.
  • the contact electrode 38a is attached to the semiconductor portion in plan view on one side surface portion 33c3 side of the two side surface portions 33c3 and 33c4 located in the longitudinal direction (Y direction) of the semiconductor portion 33. It is formed to overlap with 33.
  • the contact electrode 38a has a head portion 38a 1 that protrudes above the semiconductor portion 33, and is integrated with the head portion 38a 1 , and is on one longitudinal end side (side surface portion 33c 3 side) of the semiconductor portion 33.
  • the leg portion 38a2 is provided so as to surround the leg portion 38a2.
  • the head portion 38a 1 of the contact electrode 38a is connected to the top surface 33a of the semiconductor portion 33 at one end side (side surface portion 33c 3 side) of the semiconductor portion 33 in the longitudinal direction, and the leg portion 38a 2 is connected to the upper surface portion 33a of the semiconductor portion 33. It is connected to three side parts 33c 1 , 33c 2 and 33c 3 of .
  • the contact electrode 38b is attached to the semiconductor portion on the side of the other side surface portion 33c4 of the two side surface portions 33c3 and 33c4 located in the longitudinal direction (Y direction) of the semiconductor portion 33. It is formed to overlap with 33.
  • the contact electrode 38b has a head portion 38b 1 that protrudes above the semiconductor portion 33, and is integrated with the head portion 38b 1 , and is on the other longitudinal end side of the semiconductor portion 33 (side surface portion 33c 4 side). ) has a provided leg portion 38b2 .
  • the contact electrode 38b has a head portion 38b1 connected to the upper surface portion 33a of the semiconductor portion 33 at the other end side (side surface portion 33c4 side) of the semiconductor portion 33 in the longitudinal direction, and a leg portion 38b2 connected to the semiconductor portion 33c4 side. It is connected to three side parts 33c 1 , 33c 2 and 33c 4 of 33.
  • the gate insulating film 36 is selectively formed between the gate electrode 37 side of the contact electrode 38a and the semiconductor portion 33 over the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33.
  • the gate insulating film 36 remains (intervenes) between the gate electrode 37 side of the contact electrode 38b and the semiconductor portion 33, and extends over the upper surface portion 33a and the two side surfaces 33c 1 and 33c 2 of the semiconductor portion 33. It remains (intervenes) selectively.
  • the gate insulating film 36 remains even in the semiconductor section 33 between the gate electrode 37 and the contact electrodes 38a and 38b. That is, in the tenth embodiment, even after patterning the polycrystalline silicon film 37X to form the gate electrode 37 and the two contact electrodes 38a and 38b, the semiconductor layer remains between the two contact electrodes 38a and the contact electrodes 38b.
  • the upper surface portion 33a and the two side surface portions 33c 1 and 33c 2 of the portion 33 are covered with a gate insulating film 36.
  • the gate insulating film 36 in the semiconductor section 33 between the gate electrode 37 and the contact electrode 38a and the semiconductor section 33 between the gate electrode 37 and the contact electrode 38b are If the thickness is small, it may be selectively removed by over-etching during patterning of the polycrystalline silicon film 33X.
  • heat treatment is performed to activate the impurity (phosphorus ions (P + )) implanted into the gate electrode 37 to make the gate electrode 37 conductive (to reduce the resistance value of the gate electrode 37). ), and activates the impurity (phosphorous ions (P + )) implanted into each of the contact electrodes 38a and 38b to make the contact electrodes 38a and 38b conductive (reducing the resistance value of each of the contact electrodes 38a and 38b). )do.
  • An n-type semiconductor region 39a is formed on one end side (side surface portion 33c 3 side) of the semiconductor portion 33 in the longitudinal direction (Y direction), and an n-type semiconductor region 39a is formed on the other end side (side surface portion 33c 4 side).
  • a type semiconductor region 39b is formed.
  • the n-type semiconductor region 39a is three-dimensionally (three-dimensionally) formed along the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor section 33 from the upper surface 33a to the lower surface 33b.
  • the n-type semiconductor region 39b is also three-dimensionally (three-dimensionally) formed along the three side surfaces 33c 1 , 33c 2 and 33c 4 of the semiconductor portion 33 from the upper surface portion 33a to the lower surface portion 33b.
  • Each of the n-type semiconductor regions 39a and 39b is formed in the semiconductor portion 33 at a depth reaching the first insulating film 32 from the upper surface portion 33a side of the semiconductor portion 33 to the lower surface portion 33b side.
  • the heat treatment in this step can also cause a phenomenon in which the natural oxide film 33X (see FIGS. 51D and 51E) is fluidized and changed into particulate oxide 33Y (see FIGS. 54A and 54B).
  • n-type semiconductor regions 39a and 39b having an impurity concentration lower than that of the n-type semiconductor regions 39a and 39b are added to each semiconductor portion 33 on both sides of the gate electrode 37 in the gate length direction (Y direction).
  • Semiconductor regions 40a and 40b are formed.
  • Each of the pair of n-type semiconductor regions 40a and 40b functions as an extension region.
  • Each of the pair of n-type semiconductor regions 40a and 40b uses the gate electrode 37 and the contact electrodes 38a and 38b as a mask for impurity introduction, and each of the semiconductor regions on both sides of the gate electrode 37 in the gate length direction (Y direction) It can be formed by implanting, for example, arsenic ions (As + ) into the portion 33 as an n-type impurity, and then performing heat treatment to activate the impurity. Unlike the sixth embodiment described above, this implantation of arsenic ions (As + ) is performed under conditions such as a dose of about 1 ⁇ 10 14 /cm 2 and an acceleration energy of about 80 to 150 keV. As the n-type impurity, phosphorus ions (P + ) may be used.
  • each of the pair of n-type semiconductor regions 40a and 40b is aligned with the semiconductor portion 33 on both sides of the gate electrode 37 in the gate length direction (Y direction) and with the head portion 37a of the gate electrode 37. It is formed. Furthermore, among the pair of n-type semiconductor regions 40a and 40b, one semiconductor region 40a is formed in the semiconductor section 33 in contact with an n-type semiconductor region 39a, and the other semiconductor region 40b is an n-type semiconductor region 39a. It is formed in the semiconductor portion 33 in contact with the semiconductor portion 39b.
  • each of the n-type semiconductor regions 40a and 40b is formed in the semiconductor portion 33 at a depth reaching the first insulating film 32 from the upper surface portion 33a side of the semiconductor portion 33 to the lower surface portion 33b side. Also, in the heat treatment of this step, a phenomenon can be caused in which the natural oxide film 33X (see FIGS. 51D and 51E) is fluidized and changed into particulate oxide 33Y (see FIGS. 54A and 54B).
  • sidewall spacers 41c are formed on the sidewalls of the gate electrode 37, and sidewall spacers 41a and 41b are formed on the sidewalls of each of the contact electrodes 38a and 38b.
  • Each of the sidewall spacers 41a, 41b and 41c is formed as an insulating film selective to the silicon oxide film over the entire surface of the first insulating film 32 so as to cover the contact electrodes 38a and 38b and the gate electrode 37.
  • it can be formed by forming a silicon nitride film by a CVD method, and then subjecting the silicon nitride film to anisotropic dry etching such as RIE.
  • the sidewall spacer 41a is formed to surround the contact electrode 38a, and is formed in alignment with the contact electrode 38a.
  • the sidewall spacer 41b is formed so as to surround the contact electrode 38b, and is formed in alignment with the contact electrode 38b.
  • the sidewall spacer 41c is formed so as to surround the gate electrode 37, and is formed in alignment with the gate electrode 37.
  • Each of the sidewall spacers 41a, 41b, and 41c is formed on the first insulating film 32 and on the semiconductor portion 33 so as to cross the semiconductor portion 33.
  • the sidewall spacer 41a is formed adjacent to the head portion 38a 1 of the contact electrode 38a on the semiconductor portion 33, and is formed adjacent to the head portion 38a 1 and the leg portion 38a 2 of the contact electrode 38a outside the semiconductor portion 33. be done.
  • the sidewall spacer 41b is formed adjacent to the head portion 38b 1 of the contact electrode 38b on the semiconductor portion 33, and is formed adjacent to the head portion 38b 1 and the leg portion 38b 2 of the contact electrode 38b outside the semiconductor portion 33. be done.
  • the sidewall spacer 41c is formed adjacent to the head portion 37a of the gate electrode 37 on the semiconductor portion 33, and adjacent to the head portion 37a and leg portions 37b 1 and 37b 2 of the gate electrode 37 outside the semiconductor portion 33. It is formed. That is, each of the sidewall spacers 41a, 41b, and 41c has a length along the thickness direction (Z direction) of the semiconductor portion 33, including a portion that overlaps with the semiconductor portion 33 in plan view and a portion that does not overlap with the semiconductor portion 33. are different, and the length of the portion that does not overlap with the semiconductor portion 33 is longer than the length of the portion that overlaps with the semiconductor portion 33.
  • a buffer insulating film 42 is formed.
  • the buffer insulating film 42 covers the head 37a of the gate electrode 37, the heads 38a 1 and 38b 1 of each of the two contact electrodes 38a and 38b, and each of the sidewall spacers 41a, 41b and 41c, and It is formed to cover the semiconductor portion 33 between the head 37a and the contact electrodes 38a and 38b.
  • This buffer insulating film 42 is used as a buffer film when impurity ions are implanted in the formation process of n-type semiconductor regions 43a and 43b, which will be described later.
  • As the buffer insulating film 42 for example, a silicon oxide film can be used.
  • n-type semiconductor regions 39a and 39b having a higher impurity concentration than the n-type semiconductor regions 39a and 39b are added to each of the semiconductor parts 33 on both sides of the gate electrode 37 in the gate length direction (Y direction).
  • Semiconductor regions 43a and 43b are formed.
  • Each of the pair of n-type semiconductor regions 43a and 43b is formed using the gate electrode 37, contact electrodes 38a, 38b, and sidewall spacers 41a, 41b, 41c as masks for impurity introduction, and the sidewalls of the sidewalls of the gate electrode 37 are The semiconductor portion 33 between the spacer 41c and the sidewall spacer 41a on the sidewall of the contact electrode 38a, and the semiconductor portion between the sidewall spacer 41c on the sidewall of the gate electrode 37 and the sidewall spacer 41b of the contact electrode 38b. 33 through the buffer insulating film 42, for example, phosphorus ions (P + ) as an n-type impurity are implanted, and then heat treatment is performed to activate the impurity.
  • P + phosphorus ions
  • This implantation of phosphorus ions (P + ) is performed under conditions different from those in the sixth embodiment described above.
  • the implantation of phosphorus ions (P + ) is performed at a dose of about 8 ⁇ 10 15 /cm 2 and an acceleration energy of about 10 keV.
  • Arsenic ions (As + ) may be used as the n-type impurity.
  • the n-type semiconductor region 43a is formed in alignment with the sidewall spacer 41c on the sidewall of the gate electrode 37 and the sidewall spacer 41a on the sidewall of the contact electrode 38a. Further, the n-type semiconductor region 43b is formed in alignment with the sidewall spacer 41c on the sidewall of the gate electrode 37 and the sidewall spacer 41b on the sidewall of the contact electrode 38b.
  • the n-type semiconductor regions 43a and 43b extend from the upper surface side to the lower surface side of the semiconductor section 33, and extend to a depth that reaches the first insulating film 32. It is formed by In addition, in this step, a main electrode region 44a including an n-type semiconductor region 39a, an n-type semiconductor region 40a, and an n-type semiconductor region 43a is formed, and an n-type semiconductor region 39b, an n-type semiconductor region 40b and a main electrode region 44b including an n-type semiconductor region 43b is formed.
  • a channel forming portion 45 is formed in the semiconductor portion 33 between the pair of main electrode regions 44a and 44b.
  • a field effect transistor Qf having a gate insulating film 36, a gate electrode 37, a pair of main electrode regions 44a and 44b, a channel forming part 45, and the like is formed in the semiconductor part 33.
  • a phenomenon can be caused in which the natural oxide film 33X (see FIGS. 51D and 51E) is fluidized and changed into particulate oxide 33Y (see FIGS. 54A and 54B).
  • the third insulating film 46 (the second insulating film 46, the insulating film 46).
  • the third insulating film 46 is formed by forming, for example, a silicon oxide film as an insulating film over the entire surface of the buffer insulating film 42, including on the heads 37a, 38a 1 and 38b 1 of each of the gate electrode 37 and the contact electrodes 38a and 38b. Afterwards, the surface of this silicon oxide film can be flattened by CMP or the like.
  • an insulating layer 47J that includes the first insulating film 32, buffer insulating film 42, and third insulating film 46, and also includes the semiconductor portion 33 and the field effect transistor Qf is formed.
  • the buffer insulating film 42 may be omitted.
  • the insulating layer 47J has a configuration that does not include the buffer insulating film 42.
  • fluorine ions (F - ) are implanted into the polycrystalline silicon film 37X to promote the change from the natural oxide film 33X to the granular oxide 33Y. If the introduction of impurities to the extent that the oxide film 33X becomes fluidized by heat treatment is ensured, this implantation of fluorine ions (F ⁇ ) may be omitted.
  • heat treatment for activating impurities in the n-type semiconductor regions 40a and 40b and heat treatment for activating impurities in the n-type semiconductor regions 43a and 43b are performed. Although performed in a separate process, the heat treatment for activating the impurities in the n-type semiconductor regions 40a and 40b is performed in the same process as the heat treatment for activating the impurities in the n-type semiconductor regions 43a and 43b. You may.
  • the semiconductor device 1J according to the tenth embodiment overlaps with the semiconductor portions 33 on both sides of the gate electrode 37 in the gate length direction (Y direction) in plan view.
  • Contact electrodes 38a and 38b are provided.
  • the contact electrode 38a is connected to the top surface 33a and each of the three side surfaces 33c 1 , 33c 2 and 33c 3 of the semiconductor section 33 on one end side in the longitudinal direction (Y direction) of the semiconductor section 33. .
  • the contact electrode 38b is also connected to the top surface portion 33a and each of the three side surfaces 33c 1 , 33c 2 and 33c 4 of the semiconductor portion 33 on the other end side in the longitudinal direction (Y direction) of the semiconductor portion 33 . ing. Therefore, the same effects as the semiconductor device 1F according to the above-described sixth embodiment can be obtained also in the semiconductor device 1J according to the tenth embodiment.
  • the process for forming the second insulating film 34 unlike the method for manufacturing the semiconductor device 1F according to the sixth embodiment described above, the process for forming the second insulating film 34, The formation process for forming the dug portions 35c 1 , 35c 2 , 35a, and 35b in 34 is omitted. Therefore, according to the method for manufacturing the semiconductor device 1J according to the tenth embodiment, the number of manufacturing steps can be reduced compared to the method for manufacturing the semiconductor device 1F according to the sixth embodiment, and the field effect transistor The mutual conductance (gm) of Qf can be improved at low cost.
  • the heads 37a, 38a 1 of each of the gate electrode 37, the contact electrode 38a, and the contact electrode 38b are , 38b 1 have approximately the same height, so when forming each of the grooves 48a, 48b, and 48c in the insulating film 46 by dry etching, the amount of over-etching can be reduced.
  • the opening width of the portion can be made small, and variations can be reduced. Thereby, variations in contact resistance, wiring resistance, and wiring capacitance can be suppressed, and a semiconductor device 1J with good robustness can be provided.
  • the field effect transistor Qf and contact electrodes 38a and 38b according to the tenth embodiment can be applied to the solid-state imaging device 1I according to the above-described ninth embodiment. Even in this case, the same effects as in the solid-state imaging device 1I according to the ninth embodiment described above can be obtained. Also, in the semiconductor device 1J according to the tenth embodiment, the contact electrodes 49a, 49b, and 49c are omitted, and the contact electrodes 38a, 38b, and Each of the wirings 50a, 50b, and 50c may be directly connected to each of the gate electrodes 37.
  • the present technology can be applied to various electronic devices, such as imaging devices such as digital still cameras and digital video cameras, mobile phones with an imaging function, or other devices with an imaging function. can do.
  • FIG. 103 is a diagram showing a schematic configuration of an electronic device (for example, a camera) according to a tenth embodiment of the present technology.
  • the electronic device 200 includes a solid-state imaging device 201, an optical lens 202, a shutter device 203, a drive circuit 204, and a signal processing circuit 205.
  • This electronic device 200 is an embodiment in which the solid-state imaging device 1E according to the fifth embodiment of the present technology or the solid-state imaging device 1I according to the ninth embodiment is used as the solid-state imaging device 201 in an electronic device (for example, a camera). shows.
  • the optical lens 202 forms an image of image light (incident light 206) from the subject onto the imaging surface of the solid-state imaging device 201.
  • image light incident light 206
  • the shutter device 203 controls the light irradiation period and the light blocking period to the solid-state imaging device 201.
  • the drive circuit 204 supplies drive signals that control the transfer operation of the solid-state imaging device 201 and the shutter operation of the shutter device 203.
  • Signal transfer of the solid-state imaging device 201 is performed by a drive signal (timing signal) supplied from the drive circuit 204.
  • the signal processing circuit 205 performs various signal processing on the signal (pixel signal (image signal)) output from the solid-state imaging device 201.
  • the video signal on which the signal processing has been performed is stored in a storage medium such as a memory, or is output to.
  • the mutual conductance of the pixel transistors in the solid-state imaging device 201 is improved, so that image quality can be improved.
  • the electronic device 200 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to a camera, but can also be applied to other electronic devices.
  • the present invention may be applied to an imaging device such as a camera module for mobile devices such as a mobile phone or a tablet terminal.
  • this technology can be applied to light detection devices in general, including distance sensors called ToF (Time of Flight) sensors that measure distance.
  • a distance measurement sensor emits illumination light toward an object, detects the reflected light that is reflected from the object's surface, and measures the time from when the illumination light is emitted until the reflected light is received. This is a sensor that calculates the distance to an object based on flight time.
  • the structure of the element isolation region of this distance measurement sensor the structure of the element isolation region described above can be adopted.
  • the present technology can also be applied to a semiconductor device having a field effect transistor in which a channel forming portion and a gate electrode are provided at the corner portions of a semiconductor portion having an L-shaped planar shape.
  • the island-shaped semiconductor portions 3 and 33 provided on the first insulating films 2 and 32 have been described as the semiconductor portions to which the contact electrodes are connected.
  • the present technology is not limited to the island-shaped semiconductor portions 3 and 33 provided on the insulating films 2 and 22.
  • the present technology can be applied even when a contact electrode is connected to an island-shaped semiconductor portion that is integrated with a base portion made of a semiconductor and protrudes.
  • the present technology may have the following configuration.
  • (2) The gate electrode is provided across the top surface portion and the side surface portion in a first direction of the semiconductor portion, The semiconductor device according to (1), wherein the contact electrode is located closer to the gate electrode than an end of the semiconductor portion in a second direction intersecting the first direction.
  • the semiconductor portion further includes a lower surface portion opposite to the upper surface portion, The semiconductor device according to any one of (1) to (3) above, wherein the contact electrode is also connected to the lower surface portion.
  • the field effect transistor further includes a sidewall spacer provided on a sidewall of the gate electrode, In any one of (2) to (4) above, the width of the contact electrode in the first direction of the semiconductor portion is narrower than a width including the gate electrode and the sidewall spaces on both sides of the gate electrode.
  • the semiconductor device further comprising a through contact electrode that penetrates the insulating layer and is provided adjacent to the contact electrode on the outside of the semiconductor section in the first direction;
  • the semiconductor device according to any one of (1) to (7), wherein the contact electrode is connected to the side surface portion of the semiconductor portion on the opposite side to the through contact electrode side.
  • the field effect transistor further includes a pair of main electrode regions provided in the semiconductor portion on both sides of the gate electrode in the gate length direction, The semiconductor device according to any one of (1) to (6) above, wherein the contact electrode is electrically connected to one of the pair of main electrode regions.
  • the gate electrode is provided across the top surface portion and the side surface portion in a first direction of the semiconductor portion, The semiconductor according to any one of (10) to (14), wherein the contact electrode is located closer to the gate electrode than an end of the semiconductor portion in a second direction intersecting the first direction.
  • Device (16) The semiconductor device according to (15), wherein the contact electrode is connected to at least one of the two side surfaces of the semiconductor portion located on opposite sides in the first direction.
  • the semiconductor portion further includes a lower surface portion opposite to the upper surface portion, The semiconductor device according to any one of (1) to (16) above, wherein the contact electrode is also connected to the lower surface portion.
  • the contact electrode is a first contact electrode
  • a semiconductor device (20) a semiconductor device; an optical lens that forms an image of image light from a subject onto an imaging surface of the semiconductor device; a signal processing circuit that performs signal processing on signals output from the semiconductor device; Equipped with
  • the semiconductor device includes: an island-shaped semiconductor portion having a top surface portion and a side surface portion; a field effect transistor having a gate electrode provided on the top surface portion and the side surface portion of the semiconductor portion with a gate insulating film interposed therebetween; an insulating layer covering the field effect transistor; a contact electrode provided on the insulating layer so as to overlap with the semiconductor portion outside the gate electrode in plan view; Equipped with In the electronic device, the contact electrode is connected to the top surface portion and side surface portion of the semiconductor portion.

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Abstract

電界効果トランジスタの相互コンダクタンス（ｇｍ）の向上を図る。半導体装置は、上面部及び側面部を有する島状の半導体部と、上記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、上記電界効果トランジスタを覆う絶縁層と、平面視で上記ゲート電極の外側の上記半導体部と重畳して上記絶縁層に設けられたコンタクト電極と、を備えている。そして、上記コンタクト電極は、上記半導体部の上記上面部及び側面部に接続されている。

Description

半導体装置及び電子機器
　本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、フィン型の電界効果トランジスタを有する半導体装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　半導体装置として、例えばＣＭＯＳイメージセンサと呼称される固体撮像装置が知られている。このＣＭＯＳイメージセンサは、光電変換素子で光電変換された信号電荷を画素信号に変換して出力する画素回路（読出し回路）を備えている。画素回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含む。
　一方、半導体装置に搭載される電界効果トランジスタとして、島状の半導体部（フィン部）にゲート絶縁膜を介在してゲート電極が設けられ、かつゲート電極のゲート長方向の両側の半導体部にソース領域及びドレイン領域として機能する一対の主電極領域が設けられたフィン型の電界効果トランジスタ（Fin-FET）が知られている。このフィン型の電界効果トランジスタは、短チャネル特性を改善し、ゲート長を短くして必要な動作を実現することが可能であるため、平面サイズの微細化を図ることができ、高集積化に有用である。
　フィン型の電界効果トランジスタの一対の主電極領域には、この電界効果トランジスタを覆う絶縁層に設けられたコンタクト電極を介して絶縁層上の配線が電気的に接続されている。コンタクト電極は、半導体部の上面部に接続されている。
　特許文献１には、画素回路に含まれる増幅トランジスタをフィン型の電界効果トランジスタで構成した固体撮像装置が開示されている。
　また、非特許文献１には、ＳＯＩ－Ｆｉｎ構造の電界効果トランジスタが開示されている。
特開２０２１－０３４４３５号公報
W.Xiong,et.al.,"Full/partial depletion effects in FinFETs",IEEE International SOI Conference,10/4,2004
　ところで、フィン型の電界効果トランジスタの微細化に伴い、半導体部の短手方向の幅やコンタクト電極の径（太さの幅）が小さくなる傾向にあり、半導体部とコンタクト電極とのコンタクト抵抗が増大する。コンタクト電極の径（幅）を微細化した世代では、コンタクト抵抗による寄生抵抗の影響が大きくなり、フィン型の電界効果トランジスタの相互コンダクタンス（ｇｍ）が低下する。
　本技術の目的は、トランジスタの相互コンダクタンス（ｇｍ）の向上を図ることにある。
　（１）本技術の一態様に係る半導体装置は、
　上面部及び側面部を有する島状の半導体部と、
　上記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
　上記電界効果トランジスタを覆う絶縁層と、
　平面視で上記ゲート電極の外側の上記半導体部と重畳して上記絶縁層に設けられたコンタクト電極と、を備えている。
　そして、上記コンタクト電極は、上記半導体部の上記上面部及び側面部に接続されている。
　（２）本技術の他の態様に係る半導体装置は、
　上面部及び側面部を有する島状の半導体部と、
　上記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
　上記電界効果トランジスタを覆う絶縁層と、
　平面視で上記ゲート電極の外側の上記半導体部と重畳して上記絶縁層に設けられたコンタクト電極と、を備えている。
　そして、上記コンタクト電極は、上記半導体部の上記上面部及び側面部に接続され、かつ上記ゲート電極と同一層で形成されている。
　（３）本技術の他の態様に係る電子機器は、上記半導体装置と、上記半導体装置に被写体からの像光を結像される光学系と、上記半導体装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
本技術の第１実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図１のａ１－ａ１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１のｂ１－ｂ１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１のｃ１－ｃ１切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程を示す模式的平面図である。 図５のａ５－ａ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５のｂ５－ｂ５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５に引き続く工程を示す模式的平面図である。 図７のａ７－ａ７切断線に沿った縦断面構造を示す模式的縦断面図である。 図７のｂ７－ｂ７切断線に沿った縦断面構造を示す模式的縦断面図である。 図７に引き続く工程を示す模式的平面図である。 図９のａ９－ａ９切断線に沿った縦断面構造を示す模式的縦断面図である。 図９のｂ９－ｂ９切断線に沿った縦断面構造を示す模式的縦断面図である。 図９に引き続く工程を示す模式的平面図である。 図１１のａ１１－ａ１１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１１のｃ１１－ｃ１１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１１に引き続く工程を示す模式的平面図である。 図１３のａ１３－ａ１３切断線に沿った縦断面構造を示す模式的縦断面図である。 図１３のｃ１３－ｃ１３切断線に沿った縦断面構造を示す模式的縦断面図である。 図１３に引き続く工程を示す模式的平面図である。 図１５のａ１５－ａ１５切断線に沿った縦断面構造を示す模式的縦断面図である。 図１５のｃ１５－ｃ１５切断線に沿った縦断面構造を示す模式的縦断面図である。 図１５に引き続く工程を示す模式的平面図である。 図１７のａ１７－ａ１７切断線に沿った縦断面構造を示す模式的縦断面図である。 図１７のｃ１７－ｃ１７切断線に沿った縦断面構造を示す模式的縦断面図である。 図１７に引き続く工程を示す模式的平面図である。 図１９のａ１９－ａ１９切断線に沿った縦断面構造を示す模式的縦断面図である。 図１９のｃ１９－ｃ１９切断線に沿った縦断面構造を示す模式的縦断面図である。 図１９に引き続く工程を示す模式的平面図である。 図２１のａ２１－ａ２１切断線に沿った縦断面構造を示す模式的縦断面図である。 図２１のｃ２１－ｃ２１切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第２実施形態に係る半導体装置の概略構成を示す模式的平面図である。 図２３のａ２３－ａ２３切断線に沿った縦断面構造を示す模式的縦断面図である。 図２３のｃ２３－ｃ２３切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第１実施形態に係る半導体装置において、直列に配置された２つの半導体部及び２つの電界効果トランジスタを示す模式的平面図である。 本技術の第２実施形態の変形例を示す模式的縦断面図である。 本技術の第３実施形態に係る半導体装置の概略構成を示す模式的平面図である。 図２８のｃ２８－ｃ２８切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第３実施形態の第１変形例を示す模式的平面図である。 本技術の第３実施形態の第２変形例を示す模式的平面図である。 本技術の第３実施形態の第３変形例を示す模式的断面図である。 本技術の第４実施形態に係る半導体装置の概略構成を示す模式的平面図である。 図３３のｂ３３－ｂ３３切断線に沿った縦断面構造を示す模式的縦断面図である。 図３３のｃ３３－ｃ３３切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第５実施形態に係る固体撮像装置の一構成例を示す模式的平面レイアウト図である。 本技術の第５実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第５実施形態に係る固体撮像装置の画素及び画素回路の一構成例を示す等価回路図である。 図３６の画素アレイ部での縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図４０のａ４０－ａ４０切断線に沿った縦断面構造を示す模式的縦断面図である。 図４１の一部を拡大して示す模式的縦断面図である。 図４０のｂ４０－ｂ４０切断線に沿った縦断面構造を示す模式的縦断面図である。 図４０のｃ４０－ｃ４０切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態に係る半導体装置の製造方法の工程を示す模式的平面図である。 図４４のａ４４－ａ４４切断線に沿った縦断面構造を示す模式的縦断面図である。 図４４のｂ４４－ｂ４４切断線に沿った縦断面構造を示す模式的縦断面図である。 図４４に引き続く工程を示す模式的平面図である。 図４６のａ４６－ａ４６切断線に沿った縦断面構造を示す模式的縦断面図である。 図４６のｂ４６－ｂ４６切断線に沿った縦断面構造を示す模式的縦断面図である。 図４６のｃ４６－ｃ４６切断線に沿った縦断面構造を示す模式的縦断面図である。 図４６に引き続く工程を示す図であって、図４６のａ４６－ａ４６切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図４６に引き続く工程を示す図であって、図４６のｂ４６－ｂ４６切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図４６に引き続く工程を示す図であって、図４６のｃ４６－ｃ４６切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図４８Ａに引き続く工程を示す図であって、図４６のａ４６－ａ４６切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図４８Ｂに引き続く工程を示す図であって、図４６のｂ４６－ｂ４６切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図４８Ｃに引き続く工程を示す図であって、図４６のｃ４６－ｃ４６切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図４９Ａに引き続く工程を示す模式的平面図である。 図５０のａ５０－ａ５０切断線に沿った縦断面構造を示す模式的縦断面図である。 図５０のｂ５０－ｂ５０切断線に沿った縦断面構造を示す模式的縦断面図である。 図５０のｃ５０－ｃ５０切断線に沿った縦断面構造を示す模式的縦断面図である。 図５１Ａの一部を拡大した模式的縦断面図である。 図５１Ｃの一部を拡大した模式的縦断面図である。 図５０に引き続く工程を示す模式的平面図である。 図５２のａ５２－ａ５２切断線に沿った縦断面構造を示す模式的縦断面図である。 図５２のｃ５２－ｃ５２切断線に沿った縦断面構造を示す模式的縦断面図である。 図５３Ａの断面において、熱処理によって変化した粒状の酸化物を示す模式的断面図である。 図５３Ｂの断面において、熱処理によって変化した粒状の酸化物を示す模式的断面図である。 図５２に引き続く工程を示す模式的平面図である。 図５５のａ５５－ａ５５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５５のｃ５５－ｃ５５切断線に沿った縦断面構造を示す模式的縦断面図である。 図５５に引き続く工程を示す模式的平面図である。 図５７のａ５７－ａ５７切断線に沿った縦断面構造を示す模式的縦断面図である。 図５７のｃ５７－ｃ５７切断線に沿った縦断面構造を示す模式的縦断面図である。 図５７に引き続く工程を示す模式的平面図である。 図５９のａ５９－ａ５９切断線に沿った縦断面構造を示す模式的縦断面図である。 図５９のｂ５９－ｂ５９切断線に沿った縦断面構造を示す模式的縦断面図である。 図５９のｃ５９－ｃ５９切断線に沿った縦断面構造を示す模式的縦断面図である。 図５９に引き続く工程を示す図であって、図５９のａ５９－ａ５９切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図６１に引き続く工程を示す図であって、図５９のａ５９－ａ５９切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図６２に引き続く工程を示す模式的平面図である。 図６３のａ６３－ａ６３切断線に沿った縦断面構造を示す模式的縦断面図である。 図６３に引き続く工程を示す図であって、図６３のａ６３－ａ６３切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図６５に引き続く工程を示す図であって、図６３のａ６３－ａ６３切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図６６に引き続く工程を示す図であって、図６３のａ６３－ａ６３切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図６７に引き続く工程を示す図であって、図６３のａ６３－ａ６３切断線と同一位置での縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態の第１変形例を示す模式的平面図である。 図６９のａ６９－ａ６９切断線に沿った縦断面構造を示す模式的縦断面図である。 図６９のｃ６９－ｃ６９切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態の第２変形例を示す模式的平面図である。 図７１のａ７１－ａ７１切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第６実施形態の第３変形例を示す模式的縦断面図である。 本技術の第７実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図７４のａ７４－ａ７４切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第８実施形態に係る半導体装置の一構成例を示す模式的平面図である。 本技術の第８実施形態の変形例を示す模式的平面図である。 本技術の第９実施形態に係る固体撮像装置の一構成例を示す模式的縦断面図である。 本技術の第１０実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図７９のａ７９－ａ７９切断線に沿った縦断面構造を示す模式的縦断面図である。 図７９のｂ７９－ｂ７９切断線に沿った縦断面構造を示す模式的縦断面図である。 図７９のｃ７９－ｃ７９切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第１０実施形態に係る半導体装置の製造方法の工程を示す模式的平面図である。 本技術の第１０実施形態に係る半導体装置の製造方法の工程を示す図（（ａ）は図８３のａ８３－ａ８３切断線に沿った縦断面構造を示す模式的断面図，（ｂ）は図８３のｂ８３－ｂ８３切断線に沿った縦断面構造を示す模式的縦断面図，（ｃ）は図８３のｃ８３－ｃ８３切断線に沿った縦断面構造を示す模式的縦断面図）である。 図８３及び図８４に引き続く工程を示す図（（ａ）は図８３のａ８３－ａ８３切断線と同一位置での縦断面構造を示す模式的縦断面図，（ｂ）は図８３のｂ８３－ｂ８３切断線と同一位置での縦断面構造を示す模式的縦断面図，（ｃ）は図８３のｃ８３－ｃ８３切断線と同一位置での縦断面構造を示す模式的縦断面図）である。 図８５に引き続く工程を示す模式的平面図である。 図８６の縦断面構造を示す図（（ａ）は図８６のａ８６－ａ８６切断線に沿った縦断面構造を示す模式的縦断面，（ｂ）は図８６のｂ８６－ｂ８６切断線に沿った縦断面構造を示す模式的縦断面，（ｃ）は図８６のｃ８６－ｃ８６切断線に沿った縦断面構造を示す模式的縦断面）である。 図８６に引き続く工程を示す模式的平面図である。 図８８の縦断面構造を示す図（（ａ）は図８８のａ８８－ａ８８切断線に沿った縦断面構造を示す模式的縦断面，（ｂ）は図８８のｃ８８－ｃ８８切断線に沿った縦断面構造を示す模式的縦断面）である。 図８８に引き続く工程を示す模式的平面図である。 図９０の縦断面構造を示す図（（ａ）は図９０のａ９０－ａ９０切断線に沿った縦断面構造を示す模式的縦断面，（ｂ）は図９０のｃ９０－ｃ９０切断線に沿った縦断面構造を示す模式的縦断面）である。 図９０に引き続く工程を示す模式的平面図である。 図９２の縦断面構造を示す図（（ａ）は図９２のａ９２－ａ９２切断線に沿った縦断面構造を示す模式的縦断面，（ｂ）は図９２のｃ９２－ｃ９２切断線に沿った縦断面構造を示す模式的縦断面）である。 図９２に引き続く工程を示す模式的平面図である。 図９４の縦断面構造を示す図（（ａ）は図９４のａ９４－ａ９４切断線に沿った縦断面構造を示す模式的縦断面，（ｂ）は図９４のｂ９４－ｂ９４切断線に沿った縦断面構造を示す模式的縦断面，（ｃ）は図９４のｃ９４－ｃ９４切断線に沿った縦断面構造を示す模式的縦断面）である。 図９４に引き続く工程を示す図であって、図９４のａ９４－ａ９４切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図９６に引き続く工程を示す図であって、図９４のａ９４－ａ９４切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図９７に引き続く工程を示す模式的平面図である。 図９８のａ９８－ａ９８切断線に沿った縦断面構造を示す模式的縦断面図である。 図９８に引き続く工程を示す図であって、図９８のａ９８－ａ９８切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図１００に引き続く工程を示す図であって、図９８のａ９８－ａ９８切断線と同一位置での縦断面構造を示す模式的縦断面図である。 図１０１に引き続く工程を示す図であって、図９８のａ９８－ａ９８切断線と同一位置での縦断面構造を示す模式的縦断面図である。 本技術の第１０６実施形態に係る電子機器の一構成例を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体部３，３３の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、フィン型の電界効果トランジスタを有する半導体装置に本技術を適用した一例について説明する。
　≪半導体装置の構成≫
　まず、半導体装置１Ａの全体構成について、図１、図２、図３及び図４を用いて説明する。図１では、説明の便宜上、図２から図４に示す配線１８ａ，１８ｂ，１８ｃの図示を省略している。
　図１から図４に示すように、本技術の第１実施形態に係る半導体装置１Ａは、島状の半導体部３と、この島状の半導体部３にチャネル形成部（チャネル領域）１２が設けられた電界効果トランジスタＱａと、を備えている。
　また、図１から図４に示すように、本技術の第１実施形態に係る半導体装置１Ａは、半導体部３及び電界効果トランジスタＱａを包含する絶縁層１４と、平面視で島状の半導体部３と重畳して絶縁層１４に設けられたコンタクト電極１７ａ、１７ｂ及び１７ｃを更に備えている。
　ここで、図１では、コンタクト電極１７ｃの図示を省略している。
　＜半導体部＞
　図１から図４に示すように、半導体部３は、例えば、上面部３ａ、下面部（底面部）３ｂ及び４つの側面部３ｃ１、３ｃ２、３ｃ３及び３ｃ４を有する直方体形状で構成されている。そして、半導体部３は、一例としてＹ方向に延伸し、厚さ方向がＺ方向となり、長手方向がＹ方向となり、短手方向がＸ方向となる。上面部３ａと下面部３ｂとは、半導体部３の厚さ方向（Ｚ方向）において互いに反対側に位置している。４つの側面部３ｃ１、３ｃ２、３ｃ３及び３ｃ４のうち、２つの側面部３ｃ１及び３ｃ２は、短手方向（Ｘ方向）において互いに反対側に位置し、残りの２つの側面部３ｃ３及び３ｃ４は、長手方向（Ｙ方向）において互いに反対側に位置している。
　ここで、この第１実施形態では、半導体部３が本技術の「半導体部」の一具体例に相当する。そして、半導体部３の４つの側面部３ｃ１、３ｃ２、３ｃ３及び３ｃ４が本技術の「半導体部の側面部」の一具体例に相当する。そして、４つの側面部３ｃ１、３ｃ２、３ｃ３及び３ｃ４のそれぞれを第１側面部３ｃ１、第２側面部３ｃ２、第３側面部３ｃ３及び第４側面部３ｃ４と呼ぶこともある。
　また、この第１実施形態では、半導体部３の短手方向が本技術の「半導体部の第１方向」の一具体例に相当し、半導体部３の長手方向が本技術の「半導体部の第２方向」の一具体例に相当する。そして、半導体部３の長手方向（第２方向）の側面部３ｃ３及び３ｃ４が本技術の「半導体部の第１方向と交差する第２方向での端部」の一具体例に相当する。
　半導体部３は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。即ち、半導体部３は、ｉ型の単結晶シリコンで構成されている。半導体部３の材料としては、Ｓｉの他に、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などを用いることもできる。
　＜絶縁層＞
　図１から図４に示すように、絶縁層１４は、半導体部３の上面部３ａとは反対側の下面部３ｂ側に下面部３ｂと接して設けられた第１絶縁膜（ベース絶縁膜）２と、この第１絶縁膜２上に半導体部３を囲むようにして設けられた第２絶縁膜（包囲絶縁膜）４と、この第２絶縁膜４上に半導体部３及び後述するゲート電極７を覆うようにして設けられた第３絶縁膜（被覆絶縁膜）１３とを含む多層構造になっている。第１絶縁膜２、第２絶縁膜４及び第３絶縁膜１３の各々は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。即ち、この第１実施形態の半導体装置１Ａは、第１絶縁膜２上にシリコン（Ｓｉ）の半導体部３が設けられたＳＯＩ（Silicon On Insulator）構造を有する。また、絶縁層１４は、半導体部３及び電界効果トランジスタＱａを包含している。
　＜電界効果トランジスタ＞
　電界効果トランジスタＱａは、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、電界効果トランジスタＱａは、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。電界効果トランジスタＱａとしては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　図１から図４に示すように、電界効果トランジスタＱａは、半導体部３に設けられたチャネル形成部１２と、半導体部３の短手方向（Ｘ方向）において、この半導体部３のチャネル形成部１２にゲート絶縁膜６を介在して半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って設けられたゲート電極７と、を備えている。
　また、電界効果トランジスタＱａは、チャネル形成部１２のチャネル長方向（ゲート長方向）において、半導体部３の外側にチャネル形成部１２を挟んで互いに離間して設けられた一対の主電極領域１１ａ及び１１ｂを更に備えている。換言すれば、電界効果トランジスタＱａは、ゲート電極７のゲート長方向（長手方向）の両側の半導体部３に設けられた一対の主電極領域１１ａ及び１１ｂを備えている。一対の主電極領域１１ａ及び１１ｂは、ソース領域及びドレイン領域として機能する。
　また、電界効果トランジスタＱａは、ゲート電極７の側壁に設けられたサイドウォールスペーサ９を更に備えている。
　ここで、説明の便宜上、一対の主電極領域１１ａ及び１１ｂのうち、一方の主電極領域１１ａをソース領域１１ａと呼び、他方の主電極領域１１ｂをドレイン領域１１ｂと呼ぶこともある。
　また、一対の主電極領域１１ａと１１ｂとの間の距離がチャネル形成部１２のチャネル長（Ｌ）（ゲート電極７のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１２のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１１ａと１１ｂとがチャネル形成部１２を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
　電界効果トランジスタＱａは、ゲート電極７に印加される電圧によってソース領域（一方の主電極領域）１１ａとドレイン領域（他方の主電極領域）１１ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１２に形成（誘起）され、電流（ドレイン電流）がドレイン領域１１ｂ側からチャネル形成部１２を通ってソース領域１１ａ側に流れる。
　＜ゲート電極、ゲート絶縁膜、サイドウォールスペーサ＞
　図２及び図３に示すように、ゲート電極７は、これに限定されないが、例えば、半導体部３の上面部３ａ側にゲート絶縁膜６を介在して設けられた頭部（第１部分）７ａと、この頭部７ａと一体化され、かつ半導体部３の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側にゲート絶縁膜６を介在して設けられた２つの脚部（第２部分）７ｂ１及び７ｂ２と、を含む。即ち、ゲート電極７は、半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って設けられ、そして、長手方向（Ｙ方向）と直交する断面形状がＣ字形状になっている。ゲート電極７は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　ゲート電極７の頭部７ａは、第２絶縁膜４よりも上方に位置し、第３絶縁膜１３で覆われている。ゲート電極７の脚部７ｂ１及び７ｂ２は、第２絶縁膜４の膜中に設けられている。
　ゲート絶縁膜６は、半導体部３とゲート電極７との間において半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って設けられている。ゲート絶縁膜６は、例えば酸化シリコン膜で構成されている。
　サイドウォールスペーサ９は、ゲート電極７の頭部７ａの側壁に、このゲート電極７の頭部７ａを囲むようにして設けられていると共に、平面視で絶縁層１４の第２絶縁膜４上及び半導体部３上を延伸している。そして、サイドウォールスペーサ９は、ゲート電極７に整合して形成されている。このサイドウォールスペーサ９は、例えば、ゲート電極７を覆うようにして絶縁膜（スペーサ材）をＣＶＤ法で成膜した後、この絶縁膜にＲＩＥ(Reactive Ion Etching：反応性イオン・エッチング)等の異方性ドライエッチングを施すことによって形成することができる。
　サイドウォールスペーサ９は、絶縁層１４に含まれる第２絶縁膜４及び半導体部３に対して選択比がとれる材料で構成されている。この第１実施形態において、サイドウォールスペーサ９は、例えば、第２絶縁膜４の酸化シリコン膜及び半導体部３のシリコンに対して選択性を有する窒化シリコン膜で構成されている。サイドウォールスペーサ９は、ゲート電極７と、後述する一対の主電極領域１１ａ及び１１ｂの各々のコンタクト領域１０（図２参照）との距離を確保している。
　＜主電極領域＞
　図２に示すように、一対の主電極領域１１ａ及び１１ｂの各々は、ゲート電極７と整合して半導体部３に設けられたｎ型の半導体領域からなるｎ型のエクステンション領域８と、ゲート電極７の側壁のサイドウォールスペーサ９と整合して半導体部３に設けられたｎ型の半導体領域からなるｎ型のコンタクト領域１０と、を有する。即ち、ｎ型のエクステンション領域８及びｎ型のコンタクト領域１０を有する一対の主電極領域１１ａ，１１ｂは、ゲート電極７と整合して半導体部３に設けられている。
　図２及び図４に示すように、ｎ型のコンタクト領域１０は、ｎ型のエクステンション領域８の領域内に設けられている。ｎ型のエクステンション領域８及びｎ型のコンタクト領域１０の各々は、半導体部３の厚さ方向（Ｚ方向）であって半導体部３の高さ方向に厚みを有する。そして、ｎ型のエクステンション領域８の方がｎ型のコンタクト領域１０よりも深く形成、換言すれば厚く形成されている。この第１実施形態では、これに限定されないが、ｎ型のエクステンション領域８は、半導体部３の上面部３ａ側から下面部３ｂ側に亘って延伸し、半導体部３の下面部３ｂ側の第１絶縁膜２に接する深さで構成されている。
　図２から図４に示すように、この第１実施形態の電界効果トランジスタＱａは、フィン部としての島状の半導体部３にゲート絶縁膜６を介在してゲート電極７が設けられた、所謂フィン型で構成されている。
　このフィン型の電界効果トランジスタＱａでは、一対の主電極領域１１ａと１１ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）であり、ゲート電極７と半導体部３とが立体的に重畳する領域において、半導体部３の上面部３ａ側での短手方向の幅Ｗ２及び半導体部３の側面部３ｂ１，３ｂ２の高さを含む長さ（半導体部３の周囲の長さ）に半導体部３の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
　したがって、フィン型の電界効果トランジスタＱａは、半導体部３の短手方向（Ｙ方向）の幅Ｗ２を広くし、半導体部３の厚さ方向（Ｚ方向）の高さを高くすることにより、チャネル幅Ｗが広くなるので、実効的なチャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、フィン型の電界効果トランジスタＱａは、半導体部３の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。この第１実施形態では、１つの半導体部３に電界効果トランジスタＱａを設けた場合について説明しているが、半導体部３は複数あってもよい。
　電界効果トランジスタＱａとしては、例えば、ゲート電極７に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）と、ゲート電極７に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）と、がある。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、電界効果トランジスタＱａは、ゲート電極７に印加される電圧により、一対の主電極領域１１ａと１１ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１２に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域１１ｂ側）からチャネル形成部１２のチャネルを通ってソース領域側（例えば主電極領域１１ａ側）に流れる。
　＜コンタクト電極及び配線＞
　図２及び図３に示すように、ゲート電極７は、絶縁層１４（具体的には第３絶縁膜１３）に設けられたコンタクト電極１７ｃ、及び半導体層３に設けられたバリアメタル膜１６ｃを介して、絶縁層１４上の配線層に設けられた配線１８ｃと電気的に接続されている。また、一対の主電極領域１１ａ及び１１ｂのうち、一方の主電極領域１１ａは、絶縁層１４（具体的には第３絶縁膜１３）に設けられたコンタクト電極１７ａ、及び半導体層３に設けられたバリアメタル膜１６ａを介して、絶縁層１４上の配線層に設けられた配線１８ａと電気的に接続されている。そして、一対の主電極領域１１ａ及び１１ｂのうち、他方の主電極領域１１ｂは、絶縁層１４（具体的には第３絶縁膜１３）に設けられたコンタクト電極１７ｂ、及び半導体層３に設けられたバリアメタル膜１６ｂを介して、絶縁層１４上の配線層に設けられた配線１８ｂと電気的に接続されている。コンタクト電極１７ａ，１７ｂ，１７ｃの材料としては、例えば高融点金属のタングステン（Ｗ）を用いることができる。バリアメタル膜１６ａ，１６ｂ，１６ｃとしては、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜と含む複合膜（Ｔｉ／ＴｉＮ）を用いることができる。配線１８ａ，１８ｂ，１８ｃの材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。
　なお、この第１実施形態では、コンタクト電極１７ａ，１７ｂ，１７ｃとバリアメタル膜１６ａ，１６ｂ，１６ｃとを分けて説明しているが、バリアメタル膜１６ａ，１６ｂ，１６ｃを含むコンタクト電極１７ａ，１７ｂ，１７ｃとしてもよい。また、バリアメタル膜１６ａ，１６ｂ，１６ｃは、無くてもよいが、この第１実施形態のように、半導体部３及びゲート電極７とコンタクト電極１７ａ，１７ｂ，１７ｃとの間にバリアメタル膜１６ａ，１６ｂ，１６ｃを介在する方が好ましい。
　＜コンタクト電極と半導体部との接続＞
　図２及び図４に示すように、コンタクト電極１７ａは、絶縁層１４の厚さ方向（Ｚ方向）に沿って延伸し、かつ絶縁層１４の第３絶縁膜１３の上面側から第３絶縁膜１３を貫通して第２絶縁膜４の膜中に進入した掘り込み部１５ａに設けられている。同様に、コンタクト電極１７ｂも、絶縁層１４の厚さ方向（Ｚ方向）に沿って延伸し、かつ絶縁層１４の第３絶縁膜１３の上面側から第３絶縁膜１３を貫通して第２絶縁膜４の膜中に進入した掘り込み部１５ｂに設けられている。そして、コンタクト電極１７ａ及び１７ｂは、これに限定されないが、絶縁層１４の厚さ方向（Ｚ方向）において、絶縁層１４の第１絶縁膜２から離間する深さで構成されている。
　図２及び図４に示すように、コンタクト電極１７ａ及び１７ｂは、半導体部３の上面部３ａ及び側面部と接続されている。具体的には、コンタクト電極１７ａは、半導体部３の長手方向（Ｙ方向）の一端部側（主電極領域１１ａ側）において、半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ３の各々に接続され、かつ一方の主電極領域１１ａと電気的に接続されている。また、コンタクト電極１７ｂは、半導体部３の長手方向（Ｙ方向）の他端部側（主電極領域１１ｂ側）において、半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ４の各々に接続され、かつ他方の主電極領域１１ｂと電気的に接続されている。
　この第１実施形態では、これに限定されないが、コンタクト電極１７ａは、バリアメタル膜１６ａを介在して半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ３の各々に接続されている。また、コンタクト電極１７ｂも、バリアメタル膜１６ｂを介在して半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ４の各々に接続されている。
　＜コンタクト電極の幅＞
　図１、図２及び図３に示すように、半導体部３の短手方向（Ｘ方向）において、コンタクト電極１７ａの幅Ｗ１ａは、半導体部３の幅Ｗ２よりも広くなっている。そして、コンタクト電極１７ａの幅Ｗ１ａは、ゲート電極７の頭部７ａと、ゲート電極７の両側にそれぞれ設けられたサイドウォールスペーサ１９とを含む幅Ｗ３（ゲート電極の幅＋サイドウォールスペーサの幅×２）よりも狭くなっている。
　同様に、半導体部３の短手方向（Ｘ方向）において、コンタクト電極１７ｂの幅Ｗ１ｂは、半導体部３の幅Ｗ２よりも広くなっている。そして、コンタクト電極１７ｂの幅Ｗ１ｂは、ゲート電極７と、ゲート電極７の両側にそれぞれ設けられたサイドウォールスペーサ１９とを含む幅Ｗ２よりも狭くなっている。
　≪半導体装置の製造方法≫
　図５は半導体装置１Ａの製造方法の工程を示す模式的平面図、図６Ａは図５のａ５－ａ５切断線に沿った縦断面構造を示す模式的縦断面図、図６Ｂは図５のｂ５－ｂ５切断線に沿った縦断面構造を示す模式的縦断面図である。
　図７は図５に引き続く工程を示す模式的平面図、図８Ａは図７のａ７－ａ７切断線に沿った縦断面構造を示す模式的縦断面図、図８Ｂは図７のｂ７－ｂ７切断線に沿った縦断面構造を示す模式的縦断面図である。
　図９は図７に引き続く工程を示す模式的平面図、図１０Ａは図９のａ９－ａ９切断線に沿った縦断面構造を示す模式的縦断面図、図１０Ｂは図９のｂ９－ｂ９切断線に沿った縦断面構造を示す模式的縦断面図である。
　図１１は図９に引き続く工程を示す模式的平面図、図１２Ａは図１１のａ１１－ａ１１切断線に沿った縦断面構造を示す模式的縦断面図、図１２Ｂは図１１のｃ１１－ｃ１１切断線に沿った縦断面構造を示す模式的縦断面図である。
　図１３は図１１に引き続く工程を示す模式的平面図、図１４Ａは図１３のａ１３－ａ１３切断線に沿った縦断面構造を示す模式的縦断面図、図１４Ｂは図１３のｃ１３－ｃ１３切断線に沿った縦断面構造を示す模式的縦断面図である。
　図１５は図１３に引き続く工程を示す模式的平面図、図１６Ａは図１５のａ１５－ａ１５切断線に沿った縦断面構造を示す模式的縦断面図、図１６Ｂは図１５のｃ１５－ｃ１５切断線に沿った縦断面構造を示す模式的縦断面図である。
　図１７は図１５に引き続く工程を示す模式的平面図、図１８Ａは図１７のａ１７－ａ１７切断線に沿った縦断面構造を示す模式的縦断図、図１８Ｂは図１７のｃ１７－ｃ１７切断線に沿った縦断面構造を示す模式的縦断面図である。
　図１９は図１７に引き続く工程を示す模式的平面図、図２０Ａは図１９のａ１９－ａ１９切断線に沿った縦断面構造を示す模式的縦断面図、図２０Ｂは図１９のｃ１９－ｃ１９切断線に沿った模式的縦断面図である。
　図２１は図１９に引き続く工程を示す模式的平面図、図２２Ａは図２１のａ２１－ａ２１切断線に沿った縦断面構造を示す模式的縦断面図、図２２Ｂは図２１のｃ２１－ｃ２１切断線に沿った縦断面構造を示す模式的縦断面図である。
　まず、図５、図６Ａ及び図６Ｂに示すように、第１絶縁膜２上に島状の半導体部３を形成する。半導体部３は、例えば、上面部３ａ、下面部（底面部）３ｂ及び４つの側面部３ｃ１，３ｃ２，３ｃ３，３ｃ４を有する直方体形状で形成する。この半導体部３は、例えば、第１絶縁膜２上に設けられた半導体層を周知のエッチング技術やＣＭＰ法などの薄膜化技術を用いて所定の形状にパターンニングすることによって形成することができる。半導体部３は、これに限定されないが、半導体材料として例えばシリコン、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。第１絶縁膜２は、半導体部３の下面部３ｂ側で半導体部３を支持している。第１絶縁膜２としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって成膜された酸化シリコン膜を用いている。
　次に、図７、図８Ａ及び図８Ｂに示すように、第２絶縁膜４と、掘り込み部５ａ及び５ｂとを形成する。第２絶縁膜４は、半導体部３の外側に半導体部３を囲むようにして形成する。第２絶縁膜４は、半導体部３上を含む第１絶縁膜２上の全面に例えば酸化シリコン膜を周知の成膜法（例えばＣＶＤ法）を用いて成膜した後、半導体部３上の酸化シリコン膜を例えばＣＭＰ法を用いて選択的に除去することによって形成することができる。
　掘り込み部５ａ及び５ｂは、第２絶縁膜４を形成した後、半導体部３のＸ方向において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側に各々の側面部３ｃ１及び３ｃ２を露出するようにして形成する。掘り込み部５ａ及び５ｂは、例えば周知のフォトリソグラフィ技術及びドライエッチング技術を用いて半導体部３の側面部３ｃ１及び３ｃ２の各々の外側の第２絶縁膜４を選択的にエッチングすることによって形成することができる。第２絶縁膜４のエッチングは、半導体部３に対してエッチング比がとれる条件で行う。掘り込み部５ａ及び５ｂは、半導体部３の長手方向（Ｙ方向）と同一方向の長さが半導体部３の長手方向の長さよりも短い形状で形成する。また、掘り込み部５ａ及び５ｂは、Ｚ方向の深さを半導体部３のＺ方向の高さと同等、若しくはそれ以上の高さで形成することが好ましい。
　次に、図９、図１０Ａ及び図１０Ｂに示すように、ゲート絶縁膜６及びゲート電極７を形成する。ゲート絶縁膜６は、図１０Ａ及び図１０Ｂに示すように、半導体部３の短手方向（Ｘ方向）において、半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って形成する。ゲート絶縁膜６は、熱酸化法、若しくは堆積法で形成することができる。この第１実施形態では、ゲート絶縁膜６としての酸化シリコン膜を熱酸化法で形成する。これにより、半導体部３の第２絶縁膜４から露出する部分にゲート絶縁膜６を選択的に形成することができる。
　ゲート電極７は、図１０Ａ及び図１０Ｂに示すように、ゲート絶縁膜６を介在して半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２の各々と向かい合うように（隣り合うように）形成する。ゲート電極７は、半導体部３の上面部３ａ側にゲート絶縁膜６を介して設けられた頭部（第１部分）７ａと、この頭部７ａと一体化され、かつ半導体部３の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側にゲート絶縁膜６を介在して設けられた２つの脚部（第２部分）７ｂ１及び７ｂ２と、を含む。頭部７ａは、第２絶縁膜４から上方に突出する。２つの脚部７ｂ１及び７ｂ２の各々は、各々の掘り込み部５ａ及び５ｂの中に別々に設けられる。
　ゲート電極７は、２つの掘り込み部５ａ，５ｂの各々の内部及び半導体部３上を含む第２絶縁膜４上の全面にゲート電極膜（電極材）を成膜し、その後、このゲート電極膜を、周知の平坦化技術、フォトリソグラフィ技術、ドライエッチング技術等を用いてパターンニングすることによって形成することができる。ゲート電極膜としては、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜を用いることができる。
　多結晶シリコン膜中の不純物は、成膜中、若しくは成膜後に導入することができる。この第１実施形態のように、掘り込み部５ａ，５ｂの内部に多結晶シリコン膜を埋め込む場合は、不純物濃度の均一性の観点から成膜中に不純物を導入することが好ましい。
　次に、図１１、図１２Ａ及び図１２Ｂに示すように、ゲート電極７のゲート長方向（Ｙ方向）の両側の各々の半導体部３に、ｎ型の半導体領域からなる一対のエクステンション領域８を形成する。エクステンション領域８は、ゲート電極７及び第２絶縁膜４を不純物導入用マスクとして使用し、ゲート電極７のゲート長方向（Ｙ方向）の両側の各々の半導体部３に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。一対のｎ型のエクステンション領域８は、半導体部３の下面部３ｂ側の第１絶縁膜２に接する深さで形成する。
　この工程において、一対のｎ型のエクステンション領域８の各々は、ゲート電極７のゲート長方向（Ｙ方向）の両側の各々の半導体部３に、ゲート電極７と整合して形成される。
　次に、図１３、図１４Ａ及び図１４Ｂに示すように、第２絶縁膜４から上方に突出するゲート電極７の頭部７ａの側壁にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ゲート電極７の頭部７ａを覆うようにして第２絶縁膜４上の全面に絶縁膜として例えば酸化シリコン膜に対して選択性を有する窒化シリコン膜をＣＶＤ法で成膜し、その後、この窒化シリコン膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。サイドウォールスペーサ９は、ゲート電極７の頭部８ａの側壁にゲート電極７の頭部７ａを囲むようにして形成され、ゲート電極７に整合して形成される。また、サイドウォールスペーサ９は、第２絶縁膜４上及び半導体部３上に半導体部３を横切るようにして形成される。
　次に、サイドウォールスペーサ９を形成した後、図１３、図１４Ａ及び図１４Ｂに示すように、ゲート電極７のゲート長方向（Ｙ方向）の両側の各々の半導体部３に、ｎ型の半導体領域からなる一対のｎ型のコンタクト領域１０を形成する。この一対のｎ型のコンタクト領域１０は、第２絶縁膜４、ゲート電極７、及びサイドウォールスペーサ９を不純物導入用マスクとして使用し、ゲート電極７のゲート長方向（Ｙ方向）の両側の各々の半導体部３にｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）をイオン注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。一対のｎ型のコンタクト領域１０は、一対のエクステンション領域８の領域内にそれぞれ個別に形成される。そして、一対のｎ型のコンタクト領域１０は、ゲート電極７のゲート長方向（Ｙ方向）の両側の各々の半導体部３に、サイドウォールスペーサ９と整合して形成される。
　この工程において、ｎ型のエクステンション領域８及びｎ型のコンタクト領域１０を含む一対の主電極領域１１ａ及び１１ｂが半導体部３に形成される。
　また、この工程において、一対の主電極領域１１ａと１１ｂとの間の半導体部３にチャネル形成部１２が形成される。
　そして、この工程により、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ９、一対の主電極領域１１ａ，１１ｂ及びチャネル形成部１２などを有する電界効果トランジスタＱａが半導体部３に形成される。
　次に、図１５、図１６Ａ及び図１６Ｂに示すように、第２絶縁膜４の第１絶縁膜２側とは反対側に半導体部３及びゲート電極７を覆う第３絶縁膜１３を形成する。第３絶縁膜１３は、ゲート電極７の頭部７ａ上を含む第２絶縁膜４上の全面に絶縁膜として例えば酸化シリコン膜を形成した後、この酸化シリコン膜の表面をＣＭＰ法などで平坦化することによって形成することができる。
　この工程において、第１絶縁膜２、第２絶縁膜４及び第３絶縁膜１３を含み、かつ半導体部３及び電界効果トランジスタＱａを包含する絶縁層１４が形成される。
　次に、図１７、図１８Ａ及び図１８Ｂに示すように、半導体部３の長手方向（Ｙ方向）の両端部側に、絶縁層１４の第３絶縁膜１３の表面から第２絶縁膜４に進入する掘り込み部１５ａ及び１５ｂの各々を形成すると共に、絶縁層１４の第３絶縁膜１３の表面からゲート電極７の頭部７ａに到達する掘り込み部１５ｃを形成する。掘り込み部１５ａ、１５ｂ及び１５ｃの各々は、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて絶縁層１４を選択的にエッチングすることによって形成する。
　掘り込み部１５ａは、ゲート電極７のゲート長方向（Ｙ方向）の両側の２つの半導体部３のうちの一方の半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ３が露出するように形成する。また、掘り込み部１５ｂは、ゲート電極７のゲート長方向（Ｙ方向）の両側の２つの半導体部３のうちの他方の半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ４が露出するように形成する。半導体部３の短手方向（Ｘ方向）における掘り込み部１５ａ及び１５ｂの各々の幅Ｗ４は、後述するコンタクト電極１７ａ及び１７ｂの幅Ｗ１を規定する。
　次に、図１９、図２０Ａ及び図２０Ｂに示すように、掘り込み部１５ａから露出する半導体部３の上面部３ａ及び３つ側面部３ｃ１，３ｃ２，３ｃ３にバリアメタル膜１６ａ、及び掘り込み部１５ｂから露出する半導体部３の上面部３ａ及び３つ側面部３ｃ１，３ｃ２，３ｃ４にバリアメタル膜１６ｂをそれぞれ形成すると共に、掘り込み部１５ｃから露出するゲート電極７の頭部７ａにバリアメタル膜１６ｃを形成する。バリアメタル膜１６ａ、１６ｂ及び１６ｃとしては、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜と含む複合膜（Ｔｉ／ＴｉＮ）で形成する。このバリアメタル膜１６ａ、１６ｂ及び１６ｃの各々は、ＡＬＤ法により選択的に形成することができる。
　次に、図２１、図２２Ａ及び図２２Ｂに示すように、掘り込み部１５ａ、１５ｂ及び１５ｃにコンタクト電極１７ａ、１７ｂ及び１７ｃを別々に形成する。コンタクト電極１７ａ、１７ｂ及び１７ｃの各々は、掘り込み部１５ａ、１５ｂ及び１５ｃの各々の内部を含む絶縁層１４上の全面に例えば高融点金属膜としてタングステン膜を成膜し、このタングステン膜が掘り込み部１５ａ、１５ｂ及び１５ｃの各々の内部にそれぞれ別々に残存するように絶縁層１４上のタングステン膜を選択的に除去することによって形成することができる。
　この工程において、コンタクト電極１７ａは、ゲート電極７のゲート長方向（Ｙ方向）の両側の２つの半導体部３のうちの一方の半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ３にバリアメタル膜１６ａを介して接続され、一対の主電極領域１１ａ及び１１ｂのうちの一方の主電極領域１１ａと電気的及び機械的に接続される。
　また、この工程において、コンタクト電極１７ｂも、ゲート電極７のゲート長方向（Ｙ方向）の両側の２つの半導体部３のうちの他方の半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ４にバリアメタル膜１６ｂを介して接続され、一対の主電極領域１１ａ及び１１ｂのうちの他方の主電極領域１１ｂと電気的及び機械的に接続される。
　また、この工程において、コンタクト電極１７ｃは、ゲート電極７の頭部７ａにバリアメタル膜１６ｃを介して接続され、ゲート電極７と電気的及び機械的に接続される。
　次に、コンタクト電極１７ａ、１７ｂ及び１７ｃとそれぞれ別々に電気的及び機械的に接続される配線１８ａ、１８ｂ及び１８ｃを絶縁層１４上の配線層に形成することにより、図１から図４に示す状態となる。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について説明する。
　この第１実施形態に係る半導体装置１Ａは、平面視でゲート電極７のゲート長方向（Ｙ方向）の両側の半導体部３と重畳して設けられたコンタクト電極１７ａ及び１７ｂを備えている。そして、コンタクト電極１７ａは、ゲート電極７のゲート長方向（Ｙ方向）の両側の半導体部３に設けられた一対の主電極領域１１ａ及び１１ｂのうち、一方の主電極領域１１ａが設けられた半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ３の各々に接続されている。このため、半導体部３の上面部３ａのみにコンタクト電極１７ａを接続した従来の場合と比較して半導体部３（一方の主電極領域１１ａ）とコンタクト電極１７ａとのコンタクト面積が増加し、半導体部３（一方の主電極領域１１ａ）とコンタクト電極１７ａとのコンタクト抵抗を低減することができる。したがって、この第１実施形態１に係る半導体装置１Ａによれば、電界効果トランジスタＱａの相互コンダクタンス（ｇｍ）の向上を図ることができる。
　また、同様に、コンタクト電極１７ｂは、ゲート電極７のゲート長方向の両側の半導体部５に設けられた一対の主電極領域１１ａ及び１１ｂのうち、他方の主電極領域１１ｂが設けられた半導体部３の上面部３ａ及び３つの側面部３ｃ１，３ｃ２，３ｃ４の各々に接続されている。このため、半導体部３の上面部３ａのみにコンタクト電極１７ｂを接続した従来の場合と比較して半導体部３（他方の主電極領域１１ｂ）とコンタクト電極１７ｂとのコンタクト面積が増加し、半導体部３（他方の主電極領域１１ｂ）とコンタクト電極１７ｂとのコンタクト抵抗を低減することができる。したがって、この第１実施形態１に係る半導体装置１Ａによれば、電界効果トランジスタＱａの相互コンダクタンス（ｇｍ）の向上を図ることができる。
　また、半導体部３（一方の主電極領域１１ａ）とコンタクト電極１７ａとのコンタクト抵抗を低減することができると共に、半導体部３（他方の主電極領域１１ｂ）とコンタクト電極１７ｂとのコンタクト抵抗を低減することができるので、電界効果トランジスタＱａの相互コンダクタンス（ｇｍ）の向上をより一層図ることができる。
　また、電界効果トランジスタＱａの微細化に伴い半導体部３の短手方向（Ｘ方向）の幅Ｗ２やコンタクト電極１７ａ及び１７ｂの各々の幅Ｗ１（径，太さの幅）が小さくなっても、半導体部３とコンタクト電極１７ａ，１７ｂとのコンタクト抵抗の増大を抑制できるため、電界効果トランジスタＱａの微細化を図りつつ、相互コンダクタンス（ｇｍ）の低下を抑制することができる。
　なお、上述の第１実施形態では、コンタクト電極１７ａ及び１７ｂが絶縁層１４の第１絶縁膜２から離間する深さで構成されているが、コンタクト電極１７ａ及び１７ｂを第１絶縁膜２に到達する深さで構成してもよい。この場合、半導体部３とコンタクト電極１７ａ及び１７ｂとのコンタクト抵抗、具体的には一対の主電極領域１１ａ，１１ｂとコンタクト電極１７ａ，１７ｂとのコンタクト抵抗をより一層低減することができる。
　また、上述の第１実施形態では、２つのコンタクト電極１７ａ及び１７ｂの各々を半導体部３の上面部３ａ及び３つの側面部（３ｃ１，３ｃ２，３ｃ３（又は３ｃ４））に接続した場合について説明したが、２つのコンタクト電極１７ａ及び１７ｂのうち、一方を半導体部３の上面部３ａ及び３つの側面部（３ｃ１，３ｃ２，３ｃ３（又は３ｃ４））に接続し、残りの他方を半導体部３の上面部３ａのみに接続するようにしてもよい。
　〔第２実施形態〕
　図２３から図２５に示すように、本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、半導体部３の側面部にコンタクト電極を接続する接続形態が異なっている。
　即ち、図１から図４に示すように、上述の第１実施形態のコンタクト電極１７ａは、半導体部３の３つの側面部３ｃ１、３ｃ２及び３ｃ３の各々に接続されている。また、コンタクト電極１７ｂも、半導体部３の３つの側面部３ｃ１、３ｃ２及び３ｃ４の各々に接続されている。
　これに対し、図２３から図２５に示すように、この第２実施形態のコンタクト電極１７ａは、半導体部３の長手方向（Ｙ方向）において互いに反対側に位置する２つの端部としての側面部３ｃ３及び３ｃ４のうちの一方の側面部３ｃ３よりもゲート電極７側に位置している。そして、この第２実施形態のコンタクト電極１７ａは、半導体部３の３つの側面部３ｃ１、３ｃ２及び３ｃ３のうち、半導体部３の短手方向（Ｘ方向）で互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々に接続されている。即ち、この第２実施形態のコンタクト電極１７ａは、半導体部３の上面部３ａに接続されていると共に、半導体部３の側面部として、半導体部３の長手方向（Ｙ方向）の一方の端部である側面部３ｃ３を除き、半導体部３の短手方向（Ｘ方向）に位置する２つの側面部３ｃ１及び３ｃ２の各々に接続されている。
　また、この第２実施形態のコンタクト電極１７ｂにおいても、この第２実施形態のコンタクト電極１７ａと同様に、半導体部３の長手方向（Ｙ方向）で互いに反対側に位置する２つの端部としての側面部３ｃ３及び３ｃ４のうちの他方の側面部３ｃ４よりもゲート電極７側に位置している。そして、この第２実施形態のコンタクト電極１７ｂにおいても、半導体部３の３つの側面部３ｃ１、３ｃ２及び３ｃ４のうち、半導体部３の短手方向（Ｘ方向）で互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々に接続されている。即ち、この第２実施形態のコンタクト電極１７ｂにおいても、半導体部３の上面部３ａに接続されていると共に、半導体部３の側面部として、半導体部３の長手方向（Ｙ方向）の端部である側面部３ｃ４を除き、半導体部３の短手方向（Ｘ方向）に位置する２つの側面部３ｃ１及び３ｃ２の各々に接続されている。
　図２６に示すように、この第２実施形態に係る半導体装置１Ｂでは、２つの半導体部３（３Ａ１，３Ａ２）を各々の長手方向（Ｙ方向）が同一方向となる向きで所定の間隔を空けてＹ方向に直列に配置している。即ち、２つの半導体部３（３Ａ１，３Ａ２）は、一方の半導体部３Ａ１の長手方向の一端部側に位置する側面部３ｃ３と、他方の半導体部３Ａ2の長手方向の他端部側に位置する側面部３ｃ４とが互いに隣り合ってＹ方向に直列に配置されている。そして、２つの半導体部３（３Ａ１，３Ａ２）の各々に電界効果トランジスタＱａが設けられている。
　ここで、図２６に示すように、一方の半導体部３（３Ａ１）の側面部３ｃ３側に位置するコンタクト電極１７ａは、この一方の半導体部３（３Ａ１）の長手方向の側面部３ｃ３よりも、この一方の半導体部３（３Ａ１）に設けられたゲート電極７側に位置している。そして、他方の半導体部３（３Ａ２）の側面部３ｃ４側に位置するコンタクト電極１７ｂは、この他方の半導体部３（３Ａ２）の長手方向の側面部３ｃ４よりも、この他方の半導体部３（３Ａ２）に設けられたゲート電極７側に位置している。
　したがって、この第２実施形態に係る半導体装置１Ｂによれば、上述の第１実施形態の半導体装置１Ａと比較して、平面視で一方の半導体部３（３Ａ１）の側面部３ｃ３と他方の半導体部３（３Ａ２）の側面部３Ｃ４との間の間隔（距離）Ｌｙを狭くすることができるため、電界効果トランジスタＱａを、より緻密に配置することができる。これにより、電界効果トランジスタＱａの相互コンダクタンス（Ｇｍ）の向上を図ることが可能になると共に、半導体装置１Ｂの高集積化を図ることが可能となる。
　図２３から図２５に示すように、この第２実施形態においても、上述の第１実施形態と同様に、半導体部３の短手方向（Ｘ方向）において、コンタクト電極１７ａの幅Ｗ１ａが、半導体部３の幅Ｗ２よりも広くなっている。そして、コンタクト電極１７ａの幅Ｗ１ａは、ゲート電極７と、ゲート電極７の両側にそれぞれ設けられたサイドウォールスペーサ１９を含む幅Ｗ３よりも狭くなっている。
　また、この第２実施形態においても、上述の第１実施形態と同様に、半導体部３の短手方向（Ｘ方向）において、コンタクト電極１７ｂの幅Ｗ１ｂが、半導体部３の幅Ｗ２よりも広くなっている。そして、コンタクト電極１７ｂの幅Ｗ１ｂは、ゲート電極７と、ゲート電極７の両側にそれぞれ設けられたサイドウォールスペーサ１９を含む幅Ｗ３よりも狭くなっている。
　即ち、２つのコンタクト電極１７ａ及び１７ｂの各々が、半導体部３の長手方向（Ｙ方向）の端部（側面部３ｃ３，側面部３ｃ４）よりも内側（ゲート電極７側）に位置し、かつコンタクト電極１７ａ及び１７ｂの各々の幅Ｗ１ａ，Ｗ１ｂが、ゲート電極７と、ゲート電極７の両側にそれぞれ設けられたサイドウォールスペーサ１９を含む幅Ｗ３よりも狭くなっている。したがって、この第２実施形態に係る半導体装置１Ｂによれば、電界効果トランジスタＱａの占有面積を増大することなく、電界効果トランジスタＱａの相互コンダクタンス（ｇｍ）の向上を図ることができる。
　なお、図２６では、上述の第１実施形態の図１と同様に、説明の便宜上、絶縁層１４よりも上層の図示を省略している。
　≪第２実施形態の変形例≫
　上述の第２実施形態では、図２５に示すように、コンタクト電極１７ａ及び１７ｂの各々が半導体部３の上面部３ａ及び側面部３ｃ１，３ｃ２に接続された構成について説明したが、図２７に示すように、コンタクト電極１７ａが半導体部３の下面部３ｂにも接続された構成としてもよい。
　即ち、この変形例のコンタクト電極１７ａは、半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２の各々に接続されていると共に、半導体部３の下面部３ｂにも接続されている。また、バリアメタル膜１６ａは、半導体部３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２の各々に接続されていると共に、半導体部３の下面部３ｂにも接続されている。
　この変形例のコンタクト電極１７ａは、半導体部３の上面部３ａ、２つの側面部３ｃ１，３ｃ２、及び下面部３ｂの各々が露出するように掘り込み部１５ａを絶縁層１４に形成し、その後、掘り込み部１５ａから露出する半導体部３の面部にバリアメタル膜１６ａを形成し、その後、半導体部３の下面部３ｂ側に回り込むように掘り込み部１５ａを導電膜で埋め込むことによって形成することができる。
　この第２実施形態の変形例によれば、上述の第２実施形態と比較して、半導体部３（一方の主電極領域１１ａ）とコンタクト電極１７ａとのコンタクト面積が増加し、半導体部３（一方の主電極領域１１ａ）とコンタクト電極１７ａとのコンタクト抵抗をより一層低減することができる。
　なお、図２７では、一例としてコンタクト電極１７ａを例示しているが、コンタクト電極１７ｂにおいても、コンタクト電極１７ａと同様の構成とすることが好ましい。
　また、図２７では、一例として半導体部３の下面部３ｂ全体がコンタクト電極１７ａで覆われた構成を例示しているたが、半導体部３の短手方向（Ｘ方向）において下面部３ｂの中央部がコンタクト電極で選択的に覆われていない構成としてもよい。
　〔第３実施形態〕
　図２８及び図２９に示すように、本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第２実施形態に係る半導体装置１Ｂと同様の構成になっており、半導体部３の側面部にコンタクト電極を接続する接続形態が異なっている。
　即ち、図２３から図２５示すように、上述の第２実施形態のコンタクト電極１７ａは、半導体部３の側面部として、２つの側面部３ｃ１及び３ｃ２の各々に接続されている。また、コンタクト電極１７ｂも、半導体部３の側面部として、２つの側面部３ｃ１及び３ｃ２の各々に接続されている。
　これに対し、図２８及び図２９に示すように、この第３実施形態のコンタクト電極１７ａ及び１７ｂの各々は、半導体部３の側面部として、半導体部３の短手方向（Ｘ方向）で互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の何れか一方に接続されている。図２８及び図２９では、一例としてコンタクト電極１７ａ及び１７ｂの各々が半導体部３の側面部３ｃ１に接続された接続形態を例示しているが、コンタクト電極１７ａ及び１７ｂの各々は半導体部３の側面部３ｃ１とは反対側の側面部３ｃ２に接続されていてもよい。
　即ち、この第３実施形態のコンタクト電極１７ａ及び１７ｂの各々は、半導体部３の上面部３ａに接続されていると共に、半導体部３の側面部として、半導体部３の長手方向（Ｙ方向）の端部である側面部３ｃ３，３ｃ４と、半導体部３の短手方向（Ｘ方向）に位置する他方の側面部３ｃ２とを除き、半導体部３の短手方向（Ｘ方向）に位置する一方の側面部３ｃ１に選択的に接続されている。
　図２８及び図２９に示すように、この第３実施形態に係る半導体装置１Ｃは、絶縁層１４を絶縁層１４の厚さ方向に貫通し、かつ平面視で半導体部３の短手方向（Ｘ方向）の外側にコンタクト電極１７ａと隣り合って設けられた貫通コンタクト電極２４を更に備えている。貫通コンタクト電極２４は、これら限定されないが、一例として、半導体部３の短手方向で互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２のうちの他方の側面部３ｃ２の外側に配置されている。
　そして、図２９に示すように、貫通コンタクト電極２４は、絶縁層１４を絶縁層１４の厚さ方向（Ｚ方向）に貫通し、かつ絶縁層１４の上面側に設けられた層２２と、絶縁層１４の上面側とは反対側の下面側に設けられた層２１とに亘って延伸する掘り込み部２３に設けられている。
　ここで、図２８及び図２９に示すように、コンタクト電極１７ａは、半導体部３の短手方向（Ｘ方向）の両側に位置する２つの側面部３ｃ１及び３ｃ２のうち、半導体部３の貫通コンタクト電極２４側とは反対側の一方の側面部３ｃ１に選択的に接続されている。このため、上述の第２実施形態のように、半導体部３の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２の各々にコンタクト電極１７ａを接続する場合と比較して、コンタクト電極１７ａと貫通コンタクト電極２４との間の間隔（距離）Ｌｘが広くなるので、コンタクト電極１７ａと貫通コンタクト電極２４との間の絶縁膜を誘電体膜とする寄生容量を低減することができる。したがって、この第３実施形態に係る半導体装置１Ｃによれば、上述の第２実施形態と同様の効果が得られると共に、コンタクト電極１７ａと貫通コンタクト電極２４との間の絶縁膜を誘電体膜とする寄生容量を低減することができる。
　なお、図示していないが、平面視で半導体部３の短手方向（Ｘ方向）の外側にコンタクト電極１７ｂと隣り合って貫通コンタクト電極２４が設けられた場合にも、半導体部３の短手方向（Ｘ方向）の両側に位置する２つの側面部３ｃ１及び３ｃ２のうち、半導体部３の貫通コンタクト電極２４側の他方の側面部３ｃ２とは反対側の一方の側面部３ｃ１に選択的に接続することにより、コンタクト電極１７ｂと貫通コンタクト電極２４との間の絶縁膜を誘電体膜とする寄生容量を低減することができる。
　なお、図２８では、上述の第１実施形態の図１と同様に、説明の便宜上、絶縁層１４よりも上層の図示を省略している。
　≪第３実施形態の変形例≫
　＜第１変形例＞
　図３０に示すように、この第３実施形態の第１変形例に係る半導体装置１Ｃ１は、２つの半導体部３（３Ａ３，３Ａ４）を各々の長手方向（Ｙ方向）が同一方向となる向きでＸ方向に所定の間隔を空けて並列に配置している。即ち、２つの半導体部３（３Ａ３，３Ａ４）は、一方の半導体部３（３Ａ３）の短手方向に位置する２つの側面部３ｃ１及び３ｃ２のうちの他方の側面部３ｃ２と、他方の半導体部３（３Ａ４）の短手方向に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１とが互いに隣り合って並列に配置されている。そして、２つの半導体部３（３Ａ３，３Ａ４）の各々に電界効果トランジスタＱａが設けられている。
　ここで、図３０に示すように、２つの半導体部３（３Ａ３，３Ａ４）は、一方の半導体部３Ａ３の短手方向（Ｘ方向）に位置する他方の側面部３ｃ２と、他方の半導体部３Ａ４の短手方向（Ｘ方向）に位置する一方の側面部３ｃ１とが互いに隣り合って（互いに向かい合って）配置されている。そして、一方の半導体部３ｃ３側のコンタクト電極１７ａは、一方の半導体部３Ａ３の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１に選択的に接続され、他方の半導体部３Ａ４側のコンタクト電極１７ａも、他方の半導体部３Ａ４の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１に選択的に接続されている。このため、上述の第２実施形態のように、半導体部３の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２の各々にコンタクト電極１７ａを接続する場合と比較して、一方の半導体部３Ａ３側のコンタクト電極１７ａと、他方の半導体部３Ａ４側のコンタクト電極１７ａとの間の間隔（距離）Ｌｘ１が広くなるので、一方の半導体部３Ａ３側のコンタクト電極１７ａと、他方の半導体部３Ａ４側のコンタクト電極１７ａとの間の絶縁膜を誘電体膜とする寄生容量を低減することができる。したがって、この第３実施形態の第１変形例に係る半導体装置１Ｃ１によれば、上述の第２実施形態と同様の効果が得られると共に、一方の半導体部３Ａ３側のコンタクト電極１７ａと、他方の半導体部３Ａ４側のコンタクト電極１７ａとの間の絶縁膜を誘電体膜とする寄生容量を低減することができる。
　また、図３０に示すように、一方の半導体部３Ａ３側のコンタクト電極１７ｂと他方の半導体部３Ａ４側のコンタクト電極１７ｂとの間の間隔も広くなるので、一方の半導体部３Ａ３側のコンタクト電極１７ａと、他方の半導体部３Ａ４側のコンタクト電極１７ｂとの間の絶縁膜を誘電体膜とする寄生容量を低減することができる。
　なお、図３０では、上述の第１実施形態の図１と同様に、説明の便宜上、絶縁層１４よりも上層の図示を省略している。
　＜第２変形例＞
　図３１に示すように、この第３実施形態の第２変形例に係る半導体装置１Ｃ２は、基本的に上述の第３実施形態の第１変形例に係る半導体装置１Ｃ１と同様の構成になっており、以下の構成が異なっている。
　即ち、図３１に示すように、２つの半導体部３（３Ａ３，３Ａ４）のうち、一方の半導体部３（３Ａ３）側のコンタクト電極１７ａ及び１７ｂの各々は、上述の第３実施形態の第１変形例と同様に、一方の半導体部３（３Ａ３）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１に選択的に接続されている。そして、２つの半導体部３（３Ａ３，３Ａ４）のうち、他方の半導体部３（３Ａ４）側のコンタクト電極１７ａ及び１７ｂの各々は、上述の第３実施形態の第１変形例とは異なり、他方の半導体部３（３Ａ４）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの他方の側面部３ｃ２に選択的に接続されている。
　このため、一方の半導体部３Ａ３側のコンタクト電極１７ａと、他方の半導体部３Ａ４側のコンタクト電極１７ａとの間の間隔（距離）Ｌｘ２が、上述の第３実施形態の第１変形例の場合の間隔Ｌｘ１と比較して広くなるので、一方の半導体部３Ａ３側のコンタクト電極１７ａと、他方の半導体部３Ａ４側のコンタクト電極１７ａとの間の絶縁膜を誘電体膜とする寄生容量を、より一層低減することができる。
　また、図３１に示すように、一方の半導体部３Ａ３側のコンタクト電極１７ｂと他方の半導体部３Ａ４側のコンタクト電極１７ｂとの間の間隔も広くなるので、一方の半導体部３Ａ３側のコンタクト電極１７ｂと、他方の半導体部３Ａ４側のコンタクト電極１７ｂとの間の絶縁膜を誘電体膜とする寄生容量を、より一層低減することができる。
　なお、図３１では、上述の第１実施形態の図１と同様に、説明の便宜上、絶縁層１４よりも上層の図示を省略している。
　＜第３変形例＞
　図３２に示すように、上述の第２実施形態の変形例と同様に、半導体部３の下面部３ｂにもコンタクト電極１７ａが接続されている構成としてもよい。
　即ち、この第３変形例のコンタクト電極１７ａは、半導体部３の上面部３ａに接続され、かつ２つの側面部３ｃ１，３ｃ２のうちの一方の側面部３ｃ１に接続されていると共に、半導体部３の下面部３ｂにも接続されている。また、バリアメタル膜１６ａも、半導体部３の上面部３ａに接続され、かつ２つの側面部３ｃ１，３ｃ２のうちの一方の側面部３ｃ１に接続されていると共に、半導体部３の下面部３ｂにも接続されている。
　なお、図３２では、一例として、コンタクト電極１７ａを例示しているが、コンタクト電極１７ｂにおいても、図３２に示すコンタクト電極１７ａと同様の構成にしてもよい。
　〔第４実施形態〕
　図３３から図３５に示すように、本技術の第４実施形態に係る半導体装置１Ｄは、基本的に上述の第３実施形態に係る半導体装置１Ｃと同様の構成になっており、以下の構成が異なっている。
　即ち、図３３から図３５に示すように、本技術の第４実施形態に係る半導体装置１Ｄは、各々の短手方向をＸ方向に揃えて並列に配置された２つの半導体部３（３Ａ５，３Ａ６）と、この２つの半導体部３（３Ａ５，３Ａ６）の各々にゲート絶縁膜６を介在してゲート電極７が設けられた電界効果トランジスタＱｄとを備えている。
　電界効果トランジスタＱｄは、基本的に上述の電界効果トランジスタＱａと同様の構成になっており、ゲート電極７の構成が異なっている。その他の構成は、概ね上述の電界効果トランジスタＱａと同様である。
　図３３から図３５に示すように、電界効果トランジスタＱｄのゲート電極７は、２つの半導体部３（３Ａ５，３Ａ６）の各々の上面部３ａ側にゲート絶縁膜６を介在して設けられ、かつ２つの半導体部３（３Ａ５，３Ａ６）に亘って各々の短手方向（Ｘ方向）に延伸する頭部７ａと、この頭部７ａと一体化され、かつ２つの半導体部３（３Ａ５，３Ａ６）の各々の短手方向に並んで設けられた３つの脚部７ｂ１、７ｂ２及び７ｂ３と、を含む。
　図３４に示すように、脚部７ｂ１は、２つの半導体部３（３Ａ５，３Ａ６）のうち、一方の半導体部３（３Ａ５）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１の外側にゲート絶縁膜６を介在して設けられている。
　脚部７ｂ２は、２つの半導体部３（３Ａ５，３Ａ６）のうち、他方の半導体部３（３Ａ６）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの他方の側面部３ｃ２の外側にゲート絶縁膜６を介在して設けられている。
　脚部７ｂ３は、２つの半導体部３（３Ａ５，３Ａ６）の間に設けられている。そして、脚部７ｂ３は、２つの半導体部３（３Ａ５，３Ａ６）において、一方の半導体部３（３Ａ５）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの他方の側面部３ｃ２とゲート絶縁膜６を介在して互いに隣り合い、かつ他方の半導体部３（３Ａ６）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１とゲート絶縁膜６を介在して互いに隣り合っている。
　ここで、この第４実施形態に係る半導体装置１Ｄにおいても、上述の第３実施形態の半導体装置１Ｃと同様に、コンタクト電極１７ａ及び１７ｂを備えているが、この第４実施形態のコンタクト電極１７ａ及び１７ｂの各々は、２つの半導体部３（３Ａ５，３Ａ６）の各々の側面部に接続されている。
　具体的には、図３３及び図３５に示すように、この第４実施形態のコンタクト電極１７ａは、２つの半導体部３（３Ａ５，３Ａ６）において、一方の半導体部３（３Ａ５）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの他方の側面部３ｃ２と、他方の半導体部３（３Ａ６）の短手方向の両側に位置する２つの側面部３ｃ１及び３ｃ２のうちの一方の側面部３ｃ１と、に選択的に接続されている。そして、この第４実施形態のコンタクト電極１７ｂにおいても、この第４実施形態のコンタクト電極１７ａと同様に、２つの半導体部３（３Ａ５，３Ａ６）において、一方の半導体部３（３Ａ５）の短手方向に位置する他方の側面部３ｃ２と、他方の半導体部３（３Ａ６）の短手方向に位置する一方の側面部３ｃ１と、に選択的に接続されている。
　即ち、この第４実施形態のコンタクト電極１７ａ及び１７ｂの各々は、２つの半導体部３３（３Ａ５，３Ａ６）の各々の上面部３ａに接続されていると共に、２つの半導体部３（３Ａ５，３Ａ６）の各々の側面部として、一方の半導体部３（３Ａ５）の短手方向に位置する他方の側面部３ｃ２と、他方の半導体部３（３Ａ６）の短手方向に位置する一方の側面部３ｃ１と、に選択的に接続されている。
　この第４実施形態に係る半導体装置１Ｄにおいても、上述の第３実施形態に係る半導体装置１Ｃと同様の効果が得られる。
　なお、図３３では、上述の第１実施形態の図１と同様に、説明の便宜上、絶縁層１４よりも上層の図示を省略している。
　〔第５実施形態〕
　この第５実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサと呼称される固体撮像装置に本技術を適用した一例について、図３６から図３９を用いて説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ｅの全体構成について説明する。
　図３６に示すように、本技術の第５実施形態に係る固体撮像装置１Ｅは、平面視したときの二次元平面形状が方形状の半導体チップ１０２を主体に構成されている。即ち、固体撮像装置１Ｅは半導体チップ１０２に搭載されており、半導体チップ１０２を固体撮像装置１Ｅとみなすことができる。この固体撮像装置１Ｅ（２０１）は、図１０３に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号（画像信号）として出力する。
　図３６に示すように、固体撮像装置１Ｅが搭載された半導体チップ１０２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部１０２Ａと、この画素アレイ部１０２Ａの外側に画素アレイ部１０２Ａを囲むようにして設けられた周辺部１０２Ｂとを備えている。半導体チップ１０２は、製造プロセスにおいて、後述の半導体層１３０を含む半導体ウエハをチップ形成領域毎に小片化することによって形成される。したがって、以下に説明する固体撮像装置１Ｅの構成は、半導体ウエハを小片化する前のウエハ状態においても概ね同様である。即ち、本技術は、半導体チップの状態及び半導体ウエハの状態において適用が可能である。
　画素アレイ部１０２Ａは、例えば図１０３に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部１０２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素１０３が行列状に配置されている。換言すれば、画素１０３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図３６に示すように、周辺部１０２Ｂには、複数のボンディングパッド１１４が配置されている。複数のボンディングパッド１１４の各々は、例えば、半導体チップ１０２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１１４の各々は、半導体チップ１０２と外部装置とを電気的に接続する入出力端子として機能する。
　＜ロジック回路＞
　半導体チップ１０２は、図３７に示すロジック回路１１３を備えている。ロジック回路１１３は、図３７に示すように、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７及び制御回路１０８などを含む。ロジック回路１１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路１０４は、例えばシフトレジスタによって構成されている。垂直駆動回路１０４は、所望の画素駆動線１１０を順次選択し、選択した画素駆動線１１０に画素１０３を駆動するためのパルスを供給し、各画素１０３を行単位で駆動する。即ち、垂直駆動回路１０４は、画素アレイ部１０２Ａの各画素１０３を行単位で順次垂直方向に選択走査し、各画素１０３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素１０３からの画素信号を、垂直信号線１１１を通してカラム信号処理回路１０５に供給する。
　カラム信号処理回路１０５は、例えば画素１０３の列毎に配置されており、１行分の画素１０３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路１０５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路１０６は、例えばシフトレジスタによって構成されている。水平駆動回路１０６は、水平走査パルスをカラム信号処理回路１０５に順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から信号処理が行われた画素信号を水平信号線１１２に出力させる。
　出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路１０８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、生成したクロック信号や制御信号を、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等に出力する。
　＜画素の回路構成＞
　図３６及び図３７に示す複数の画素１０３の各々の画素１０３は、図３８に示す光電変換領域１２１及び画素回路（読出し回路）１１５を備えている。光電変換領域１２１は、光電変換部１２４と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。画素回路１１５は、光電変換領域１２１の電荷保持領域ＦＤと電気的に接続されている。この第５実施形態では、一例として１つの画素１０３に１つの画素回路１１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの画素回路１１５を複数の画素１０３で共有する回路構成としてもよい。例えば、Ｘ方向及びＹ方向の各々の方向に２つずつ配置された２×２配置の４つの画素１０３（１つの画素ブロック）で１つの画素回路１１５を共有する回路構成としてもよい。
　図３８に示す光電変換部１２４は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１２４は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　図３８に示す転送トランジスタＴＲは、光電変換部１２４で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１２４のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１１０（図３７参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　図３８に示す電荷保持領域ＦＤは、光電変換部１２４から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
　光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤを含む光電変換領域１２１は、後述する第２半導体層としての半導体層１３０（図３９参照）に搭載されている。
　図３８に示す画素回路１１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、読み出した信号電荷を画素信号に変換して出力する。換言すれば、画素回路１１５は、光電変換部１２４で光電変換された信号電荷を、この信号電荷に基づく画素信号に変換して出力する。画素回路１１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、切替トランジスタＦＤＧと、を備えている。これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
　画素回路１１５に含まれる画素トランジスタのうち、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び切替トランジスタＦＤＧの各々は、スイッチング素子として機能し、増幅トランジスタＡＭＰは、増幅素子として機能する。即ち、画素回路１１５は、用途が異なる電界効果トランジスタを含む。
　なお、選択トランジスタＳＥＬ及び切替トランジスタＦＤＧは、必要に応じて省略してもよい。
　図３８に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及び切替トランジスタＦＤＧのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソースが垂直信号線１１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１１０（図３７参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１１０（図３７参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　切替トランジスタＦＤＧは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、画素駆動線１１０（図３７参照）のうちの切替トランジスタ駆動線と電気的に接続されている。
　なお、選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１１（ＶＳＬ）と電気的に接続される。また、切替トランジスタＦＤＧを省略する場合は、リセットトランジスタＲＳＴのソース領域が増幅トランジスタＡＭＰのゲート電極及び電荷保持領域ＦＤと電気的に接続される。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１２４で生成された信号電荷を電荷保持領域ＦＤに転送する。
　リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、画素回路１１５からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１２４で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１１（ＶＳＬ）を介してカラム信号処理回路１０５に出力する。
　切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　この第５実施形態に係る固体撮像装置１Ｅの動作時には、画素１０３の光電変換部１２４で生成された信号電荷が画素１０３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が画素回路１１５により読み出されて、画素回路１１５の増幅トランジスタＡＭＰのゲート電極に印加される。画素回路１１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１１に流れる。また、画素回路１１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
　≪固体撮像装置の縦断面構造≫
　次に、半導体チップ１０２（固体撮像装置１Ｅ）の縦断面構造について、図３９を用いて説明する。図３９は、図３６の画素アレイ部における縦断面構造を示す模式的縦断面図であり、図面を見易くするため、図３６に対して上下が反転している。
　＜半導体チップ＞
　図３９に示すように、半導体チップ１０２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層１３０と、この半導体層１３０の第１の面Ｓ１側に設けられた絶縁層１３１と、を備えている。
　また、半導体チップ１０２は、半導体層１３０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化層１４１、カラーフィルタ層１４２及びレンズ層１４３などを備えている。
　また、半導体チップ１０２は、絶縁層１３１の半導体層１３０側とは反対側に設けられた絶縁層１４を備えている。この第５実施形態の絶縁層１４は、一例として上述の第１実施形態の図２から図４に示す絶縁層１４と同様の構成になっており、島状の半導体部３と、この半導体部３にゲート絶縁膜６を介在してゲート電極７が設けられた電界効果トランジスタＱａとを包含している。
　また、半導体チップ１０２は、平面視で島状の半導体部３と重畳して絶縁層１４に設けられたコンタクト電極１７ａ及び１７ｂを更に備えている。この第５実施形態のコンタクト電極１７ａ及び１７ｂは、一例として上述の第１実施形態の図２から図４に示すコンタクト電極１７ａ及び１７ｂと同様の構成になっている。
　半導体層１３０は、例えば単結晶シリコンで構成されている。
　平坦化層１４１は、例えば酸化シリコン膜で構成されている。そして、平坦化層１４１は、半導体層１３０の第２の面Ｓ２（光入射面）側が凹凸のない平坦面となるように、画素アレイ部１０２Ａにおいて、半導体層１３０の第２の面Ｓ２側の全体を覆っている。
　カラーフィルタ層１４２には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などのカラーフィルタが画素１０３毎に設けられ、半導体チップ１０２の光入射面側から入射した入射光を色分離する。
　レンズ層１４３には、照射光を集光し、集光した光を光電変換領域１２１に効率良く入射させるマイクロレンズが画素１０３毎に設けられている。
　半導体層１３０は、半導体部５と重畳して配置されている。即ち、半導体チップ１０２は、半導体層１３０と半導体部３とを、各々の厚さ方向（Ｚ方向）に積層した２段階構造になっている。
　この第５実施形態において、図３８に示す光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤの各々は、詳細に図示していないが、図３９に示す半導体層１３０に設けられている。
　一方、図３８の画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、図３９に示す電界効果トランジスタＱａで構成されている。そして、図３９では、一例として、電界効果トランジスタＱａで構成された増幅トランジスタＡＭＰを例示している。
　≪第５実施形態の主な効果≫
　この第５実施形態に係る固体撮像装置１Ｅは、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々が半導体部３に設けられた電界効果トランジスタＱａで構成されている。そして、半導体部３の長手方向の両端部側に半導体部３と重畳して設けられたコンタクト電極１７ａ及び１７ｂのうち、コンタクト電極１７ａは、上述の第１実施形態と同様に、半導体部３の上面部３ａに接続されていると共に、半導体部３の側面部として３つの側面部３ｃ１，３ｃ２，３ｃ３の各々に接続されている。また、半導体部３の長手方向の両端部側に半導体部３と重畳して設けられたコンタクト電極１７ｂにおいても、上述の第１実施形態と同様に、半導体部３の上面部３ａに接続されていると共に、半導体部３の側面部として３つの側面部３ｃ１，３ｃ２，３ｃ４の各々に接続されている。
　したがって、この第５実施形態に係る固体撮像装置１Ｅによれば、上述の第１実施形態と同様に、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
　また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の微細化に伴い半導体部３の短手方向（Ｙ方向）の幅Ｗ２やコンタクト電極１７ａ及び１７ｂの各々の幅Ｗ１（径，太さの幅）が小さくなっても、半導体部３とコンタクト電極１７ａ，１７ｂとのコンタクト抵抗の増大を抑制できるため、画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の微細化を図りつつ、相互コンダクタンス（ｇｍ）の低下を抑制することができる。
　ここで、増幅トランジスタＡＭＰは、スイッチング素子として機能する画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。したがって、画素回路１１５に含まれる増幅トランジスタＡＭＰが設けられる半導体部３とコンタクト電極との接続に本技術を適用した場合の有効性が特に高い。
　なお、この第５実施形態では、半導体部３にコンタクト電極１７ａ，１７ｂを接続する接続形態として、上述の第１実施形態の接続形態を適用した場合について説明したが、上述した他の実施形態や変形例での接続形態も、この第５実施形態に適用できることは勿論である。
　また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の少なくとも何れか１つを、半導体部３に設けられた電界効果トランジスタＱａで構成してもよい。
　〔第６実施形態〕
　この第６実施形態では、電界効果トランジスタのゲート電極と同一層で形成されたコンタクト電極を有する半導体装置について説明する。
　まず、半導体装置１Ｆの全体構成について、図４０、図４１、図４１Ａ、図４２及び図４３を用いて説明する。図４０では、説明の便宜上、図４１、図４２及び図４３に示すサイドウォールスペーサ４１ａ，４１ｂ，４１ｃよりも上層（バッファ絶縁膜４２、第３絶縁膜４６、コンタクト電極４９ａ，４９ｂ，４９ｃ、配線５０ａ，５０ｂ，５０ｃなど）の図示を省略している。
　図４０から図４３に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、島状の半導体部３３と、この島状の半導体部３３にチャネル形成部（チャネル領域）４５が設けられた電界効果トランジスタＱｆと、を備えている。
　また、図４０から図４３に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、半導体部３３及び電界効果トランジスタＱｆを包含する絶縁層４７と、平面視で島状の半導体部３３と重畳して絶縁層４７に設けられたコンタクト電極３８ａ及び３８ｂを更に備えている。
　また、図４１から図４３に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、コンタクト電極３８ａ及び３８ｂの各々と重畳して絶縁層４７に設けられたコンタクト電極４９ａ及び４９ｂを更に備えている。
　ここで、この第６実施形態では、コンタクト電極３８ａ及び３８ｂが本技術の「コンタクト電極」又は「第１コンタクト電極」の一具体例に相当し、コンタクト電極４９ａ及び４９ｂが本技術の「第２コンタクト電極」の一具体例に相当する。
　＜半導体部＞
　図４０から図４３に示すように、半導体部３３は、例えば、上面部３３ａ、下面部（底面部）３３ｂ及び４つの側面部３３ｃ１、３３ｃ２、３３ｃ３及び３３ｃ４を有する直方体形状で構成されている。そして、半導体部３３は、一例としてＹ方向に延伸し、厚さ方向がＺ方向となり、長手方向がＹ方向となり、短手方向がＸ方向となる。上面部３３ａと下面部３３ｂとは、半導体部３３の厚さ方向（Ｚ方向）において互いに反対側に位置している。４つの側面部３３ｃ１、３３ｃ２、３３ｃ３及び３３ｃ４のうち、２つの側面部３３ｃ１及び３３ｃ２は、Ｘ方向において互いに反対側に位置し、残りの２つの側面部３３ｃ３及び３３ｃ４は、Ｙ方向において互いに反対側に位置している。
　ここで、この第６実施形態では、半導体部３３が本技術の「半導体部」の一具体例に相当する。そして、半導体部３３の４つの側面部３３ｃ１、３３ｃ２、３３ｃ３及び３３ｃ４が本技術の「半導体部の側面部」の一具体例に相当する。そして、４つの側面部３３ｃ１、３３ｃ２、３３ｃ３及び３３ｃ４のそれぞれを第１側面部３３ｃ１、第２側面部３３ｃ２、第３側面部３３ｃ３及び第４側面部３３ｃ４と呼ぶこともある。
　また、この第６実施形態では、半導体部３３の短手方向が本技術の「半導体部の第１方向」の一具体例に相当し、半導体部３３の長手方向が本技術の「半導体部の第２方向」の一具体例に相当する。そして、半導体部３３の長手方向（第２方向）の端部側に位置する側面部３３ｃ３及び３３ｃ４が本技術の「半導体部の第１方向と交差する第２方向での端部」の一具体例に相当する。
　半導体部３３は、これに限定されないが、上述の半導体部３と同様に、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。即ち、半導体部３３は、ｉ型の単結晶シリコンで構成されている。半導体部３３の材料としては、Ｓｉの他に、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などを用いることもできる。
　＜絶縁層＞
　図４０から図４３に示すように、絶縁層４７は、これに限定されないが、半導体部３３の上面部３３ａとは反対側の下面部３３ｂ側に、この下面部３３ｂと接して設けられた第１絶縁膜（ベース絶縁膜）３２と、この第１絶縁膜３２上に半導体部３３を囲むようにして設けられた第２絶縁膜（包囲絶縁膜）３４と、この第２絶縁膜３４上に半導体部３３及び電界効果トランジスタＱｆを覆うようにして設けられた第３絶縁膜（被覆絶縁膜）４６とを含む多層構造になっている。そして、この第６実施形態の絶縁層４７は、これに限定されないが、バッファ絶縁膜４２を更に含む。第１絶縁膜３２、第２絶縁膜３４、第３絶縁膜４６及びバッファ絶縁膜４２各々は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。即ち、この第１実施形態の半導体装置１Ｆは、第１絶縁膜３２上にシリコン（Ｓｉ）の半導体部３３が設けられたＳＯＩ（Silicon On Insulator）構造を有する。また、絶縁層４７は、半導体部３３及び電界効果トランジスタＱｆを包含している。
　＜コンタクト電極＞
　図４１及び図４３に示すように、コンタクト電極３８ａは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの一方の側面部３３ｃ３側において、平面視で半導体部３３と重畳して設けられている。コンタクト電極３８ａは、絶縁層４７に含まれる第２絶縁膜３４よりも上方に突出し、かつ絶縁層４７に含まれるバッファ絶縁膜４２及び第３絶縁膜４６で覆われた頭部３８ａ１と、この頭部３８ａ１と一体化され、かつ第２絶縁膜３４と半導体部３３との間の掘り込み部３５ａに設けられた脚部３８ａ２とを有する。
　図４１に示すように、コンタクト電極３８ｂは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの他方の側面部３３ｃ４側において、平面視で半導体部３３と重畳して設けられている。コンタクト電極３８ｂは、絶縁層４７に含まれる第２絶縁膜３４よりも上方に突出し、かつ絶縁層４７に含まれるバッファ絶縁膜４２及び第３絶縁膜４６で覆われた頭部３８ｂ１と、この頭部３８ｂ１と一体化され、かつ第２絶縁膜３４と半導体部３３との間の掘り込み部３５ｂに設けられた脚部３８ｂ２とを有する。
　＜電界効果トランジスタ＞
　電界効果トランジスタＱｆは、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、電界効果トランジスタＱｆは、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。電界効果トランジスタＱｆとしては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。
　図４１から図４３に示すように、電界効果トランジスタＱｆは、半導体部３３に設けられたチャネル形成部４５と、半導体部３３の短手方向（Ｘ方向）において、この半導体部３３のチャネル形成部４５にゲート絶縁膜３６を介在して半導体部３３の上面部３３ａ及び２つの側面部３３ｃ３，３３ｃ４に亘って設けられたゲート電極３７と、を備えている。
　また、電界効果トランジスタＱｆは、チャネル形成部４５のチャネル長方向（ゲート長方向）において、半導体部３３の外側にチャネル形成部４５を挟んで互いに離間して設けられた一対の主電極領域４４ａ及び４４ｂを更に備えている。換言すれば、電界効果トランジスタＱｆは、ゲート電極３７のゲート長方向の両側の半導体部３３に設けられた一対の主電極領域４４ａ及び４４ｂを備えている。一対の主電極領域４４ａ及び４４ｂは、ソース領域及びドレイン領域として機能する。
　ここで、説明の便宜上、一対の主電極領域４４ａ及び４４ｂのうち、一方の主電極領域４４ａをソース領域４４ａと呼び、他方の主電極領域４４ｂをドレイン領域４４ｂと呼ぶこともある。
　また、一対の主電極領域４４ａと４４ｂとの間の距離がチャネル形成部４５のチャネル長（Ｌ）（ゲート電極７のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部４５のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第６実施形態では、一例として、一対の主電極領域４４ａと４４ｂとがチャネル形成部４５を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。
　電界効果トランジスタＱｆは、ゲート電極３７に印加される電圧によってソース領域（一方の主電極領域）４４ａとドレイン領域（他方の主電極領域）４４ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部４５に形成（誘起）され、電流（ドレイン電流）がドレイン領域４４ｂ側からチャネル形成部４５を通ってソース領域４５ａ側に流れる。
　＜ゲート電極＞
　図４１及び図４２に示すように、ゲート電極３７は、これに限定されないが、例えば、半導体部３３の上面部３３ａ側にゲート絶縁膜３６を介在して設けられた頭部（第１部分）３７ａと、この頭部３７ａと一体化され、かつ半導体部３３の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部３３ｃ１及び３３ｃ２の各々の外側にゲート絶縁膜３６を介在して設けられた２つの脚部（第２部分）３７ｂ１及び３７ｂ２と、を含む。即ち、ゲート電極３７は、半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１，３３ｃ２に亘って設けられ、そして、半導体部３３の長手方向（Ｙ方向）と直交する断面形状がＣ字形状になっている。ゲート電極３７は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　ここで、半導体部３３を半導体部３３の短手方向（Ｘ方向）の両側からゲート電極３７の脚部で挟む構成とすることが好ましい。したがって、ゲート電極３７の脚部は、半導体部３３の個数を「ｎ」としたとき、通常は「ｎ＋１」となる。この第６実施形態では、ゲート電極３７が１つの半導体部３３に設けられているので、ゲート電極３７は２つの脚部３７ｂ１及び３７ｂ２を有する。
　図４１及び図４２に示すように、ゲート電極３７の頭部３７ａは、絶縁層４７に含まれる第２絶縁膜３４よりも上方向に突出し、更に絶縁層４７に含まれるバッファ絶縁膜４２及び第３絶縁膜４６で覆われている。そして、ゲート電極３７の２つの脚部３７ｂ１及び３７ｂ２の各々は、第２絶縁膜３４と半導体部３３との間の掘り込み部３５ｃ１及び３５ｃ２の各々に別々に設けられている。
　＜ゲート絶縁膜＞
　ゲート絶縁膜３６は、半導体部３３とゲート電極３７との間において半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１，３３ｃ２に亘って設けられている。ゲート絶縁膜３６は、例えば酸化シリコン膜で構成されている。
　＜サイドウォールスペーサ＞
　図４０から図４３に示すように、コンタクト電極３８ａの頭部３８ａ１の側壁には、この頭部３８ａ１の周囲を囲むようにしてサイドウォールスペーサ４１ａが設けられている。また、コンタクト電極３８ｂの頭部３８ｂ１の側壁には、この頭部３８ｂ１の周囲を囲むようにしてサイドウォールスペーサ４１ｂが設けられている。そして、ゲート電極３７の頭部３７ａの側壁には、この頭部３７ａの周囲を囲むようにしてサイドウォールスペーサ４１ｃが設けられている。
　サイドウォールスペーサ４１ａは、絶縁層４７の第２絶縁膜３４上及び半導体部３３上を延伸し、コンタクト電極３８ａの頭部３８ａ１に整合して形成されている（図４０、図４１及び図４３参照）。
　サイドウォールスペーサ４１ｂは、絶縁層４７の第２絶縁膜３４上及び半導体部３３上を延伸し、コンタクト電極３８ｂの頭部３８ｂ１に整合して形成されている（図４０及び図４１参照）。
　サイドウォールスペーサ４１ｃは、絶縁層４７の第２絶縁膜３４上及び半導体部３３上を延伸し、ゲート電極３７の頭部３７ａに整合して形成されている（図４０、図４１及び図４２参照）。
　これらのサイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、例えば、ゲート電極３７、コンタクト電極３８ａ及び３８ｂの各々の頭部３７ａ，３８ａ１，３８ｂ１を覆うようにして第２絶縁膜３４上に絶縁膜（スペーサ材）をＣＶＤ法で成膜した後、この絶縁膜にＲＩＥ(Reactive Ion Etching：反応性イオン・エッチング)等の異方性ドライエッチングを施すことによって形成することができる。即ち、この第６実施形態のサイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、同一層で形成されている。
　ここで、「サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々が同一層で形成されている」とは、「サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々が同一工程及び同一材料で形成されている」ことを意味する。
　サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃは、第２絶縁膜３４、半導体層３３、ゲート電極３７及びコンタクト電極３８ａ，３８ｂに対して選択比がとれる材料で構成されている。この第６実施形態において、サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃは、例えば、絶縁層４７の酸化シリコン膜、半導体部３の単結晶シリコン、ゲート電極３７及びコンタクト電極３８ａ，３８ｂの多結晶シリコンの各々に対して選択性を有する窒化シリコン膜で構成されている。サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃは、ゲート電極７、コンタクト電極３８ａ及び３８ｂと、後述する一対の主電極領域４４ａ及び４４ｂの各々に含まれるｎ型の半導体領域４３ａ，４３ｂ（図４１参照）との距離を確保している。
　＜バッファ絶縁膜＞
　図４１から図４３に示すように、絶縁層４７に含まれるバッファ絶縁膜４２は、ゲート電極３７の頭部３７ａ、２つのコンタクト電極３８ａ及び３８ｂの各々の頭部３８ａ１及び３８ｂ１を覆うと共に、サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々を覆っている。バッファ絶縁膜４２は、後述するｎ型の半導体領域４３ａ，４３ｂの形成工程において、不純物をイオン注入するときのバッファ膜として使用され、例えば酸化シリコン膜で構成されている。
　＜主電極領域＞
　図４１に示すように、一対の主電極領域４４ａ及び４４ｂのうち、一方の主電極領域４４ａは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの一方の側面部３３ｃ３側に設けられている。そして、この一方の主電極領域４４ａは、ｎ型の半導体領域３９ａと、このｎ型の半導体領域３９ａよりも不純物濃度が低いｎ型の半導体領域４０ａと、このｎ型の半導体領域３９ａよりも不純物濃度が高いｎ型の半導体領域４３ａと、を含む。
　図４１及び図４３に示すように、ｎ型の半導体領域３９ａは、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に沿って上面部３３ａから下面部３３ｂに亘って延伸する３次元構造になっている。このｎ型の半導体領域３９ａは、コンタクト電極３８ａから半導体部３３に不純物を拡散させることによって形成することができる。
　図４１に示すように、ｎ型の半導体領域４０ａは、平面視でコンタクト電極３８ａとゲート電極３７との間の半導体部３３に、ｎ型の半導体領域３９ａと接して設けられている。そして、ｎ型の半導体領域４０ａは、ゲート電極３７の頭部３７ａに整合して形成され、半導体部３３の上面部３３ａから下面部３３ｂに亘って延伸している。このｎ型の半導体領域４０ａは、エクステンション領域として機能する。
　図４１に示すように、ｎ型の半導体領域４３ａは、半導体部３３の上面部３３ａ側であって、ｎ型の半導体領域４０ａの表層部に、ｎ型の半導体領域４０ａ及びｎ型の半導体領域３９ａと接して設けられている。そして、ｎ型の半導体領域４３ａは、コンタクト電極３８ａの頭部３８ａ１の側壁のサイドウォールスペーサ４１ａと、ゲート電極３７の頭部３７ａの側壁のサイドウォールスペーサ４１ｃと、に整合して形成されている。
　この第６実施形態において、ｎ型の半導体領域３９ａ及びｎ型の半導体領域４０ａの各々は、これに限定されないが、例えば絶縁層４７に含まれる第１絶縁膜３２に接する深さで構成されている。
　図４１に示すように、一対の主電極領域４４ａ及び４４ｂのうち、他方の主電極領域４４ｂは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの他方の側面部３３ｃ４側に設けられている。そして、この他方の主電極領域４４ｂは、ｎ型の半導体領域３９ｂと、このｎ型の半導体領域３９ｂよりも不純物濃度が低いｎ型の半導体領域４０ｂと、このｎ型の半導体領域３９ｂよりも不純物濃度が高いｎ型の半導体領域４３ｂと、を含む。
　ｎ型の半導体領域３９ｂは、詳細に図示していないが、ｎ型の半導体領域３９ａと同様に、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４に沿って上面部３３ａから下面部３３ｂに亘って延伸する３次元構造になっている。このｎ型の半導体領域３９ｂは、コンタクト電極３８ｂから半導体部３３に不純物を拡散させることによって形成することができる。
　図４１に示すように、ｎ型の半導体領域４０ｂは、平面視でコンタクト電極３８ｂとゲート電極３７との間の半導体部３３に、ｎ型の半導体領域３９ｂと接して設けられている。そして、ｎ型の半導体領域４０ｂは、ゲート電極３７の頭部３７ａに整合して形成され、半導体部３３の上面部３３ａから下面部３３ｂに亘って延伸している。このｎ型の半導体領域４０ｂは、エクステンション領域として機能する。
　図４１に示すように、ｎ型の半導体領域４３ｂは、半導体部３３の上面部３３ａであって、ｎ型の半導体領域４０ｂの表層部に、ｎ型の半導体領域４０ｂ及びｎ型の半導体領域３９ｂと接して設けられている。そして、ｎ型の半導体領域４３ｂは、コンタクト電極３８ｂの頭部３８ｂ１の側壁のサイドウォールスペーサ４１ｂと、ゲート電極３７の頭部３７ａの側壁のサイドウォールスペーサ４１ｃと、に整合して形成されている。
　この第６実施形態において、ｎ型の半導体領域３９ｂ及びｎ型の半導体領域４０ｂの各々は、これに限定されないが、例えば半導体層４７に含まれる第１絶縁膜３２に接する深さで構成されている。
　図４０から図４３に示すように、この第６実施形態の電界効果トランジスタＱｆは、上述の電界効果トランジスタＱａと同様に、フィン部としての島状の半導体部３３にゲート絶縁膜３６を介在してゲート電極３７が設けられた、所謂フィン型で構成されている。
　このフィン型の電界効果トランジスタＱｆでは、一対の主電極領域４４ａと４４ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）であり、ゲート電極３７と半導体部３３とが立体的に重畳する領域において、半導体部３３の上面部３３ａ側での短手方向の幅Ｗ２及び半導体部３３の側面部３ｂ１，３ｂ２の高さを含む長さ（半導体部３の周囲の長さ）に半導体部３３の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
　したがって、フィン型の電界効果トランジスタＱｆは、半導体部３３の短手方向（Ｙ方向）の幅Ｗ１を広くし、半導体部３３の厚さ方向（Ｚ方向）の高さを高くすることにより、チャネル幅Ｗが広くなるので、実効的なチャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、フィン型の電界効果トランジスタＱｆは、半導体部３３の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。この第６実施形態では、１つの半導体部３３に電界効果トランジスタＱｆを設けた場合について説明しているが、半導体部３は複数あってもよい。
　電界効果トランジスタＱｆとしては、例えば、ゲート電極３７に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）や、ゲート電極３７に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）がある。この第６実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、電界効果トランジスタＱｆは、ゲート電極３７に印加される電圧により、一対の主電極領域４４ａと４４ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部４５に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域４４ｂ側）からチャネル形成部４５のチャネルを通ってソース領域側（例えば主電極領域４４ａ側）に流れる。
　＜コンタクト電極及び配線＞
　図４１及び図４２に示すように、ゲート電極３７は、絶縁層４７（具体的には第３絶縁膜４６）の掘り込み部４８ｃに設けられたコンタクト電極４９ｃを介して、絶縁層４７上の配線層に設けられた配線５０ｃと電気的に接続されている。また、図４１及び図４３に示すように、コンタクト電極３８ａは、絶縁層４７（具体的には第３絶縁膜４６）の掘り込み部４８ａに設けられたコンタクト電極４９ａを介して、絶縁層４７上の配線層に設けられた配線５０ａと電気的に接続されている。また、図４１に示すように、コンタクト電極３８ｂは、絶縁層４７（具体的には第３絶縁膜４６）の掘り込み部４８ｂに設けられたコンタクト電極４９ｂを介して、絶縁層４７上の配線層に設けられた配線５０ｂと電気的に接続されている。
　図４１に示すように、コンタクト電極４９ａは、平面視でコンタクト電極３８ａと重畳して設けられ、コンタクト電極３８ａと電気的及び機械的に接続されている。同様に、コンタクト電極４９ｂは、平面視でコンタクト電極３８ｂと重畳して設けられ、コンタクト電極３８ｂと電気的及び機械的に接続されている。また、コンタクト電極４９ｃは、平面視でゲート電極３７と重畳して設けられ、ゲート電極３７と電気的及び機械的に接続されている。
　コンタクト電極４９ａ，４９ｂ，４９ｃの材料としては、例えば高融点金属のタングステン（Ｗ）を用いることができる。配線５０ａ，５０ｂ，５０ｃの材料としては、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。
　＜コンタクト電極と半導体部との接続＞
　図４１及び図４３に示すように、コンタクト電極３８ａ及び３８ｂの各々は、半導体部３３の上面部３３ａ及び側面部と接続されている。
　具体的には、図４１及び図４３に示すように、コンタクト電極３８ａは、半導体部３３の長手方向の一端部側（側面部３３ｃ３側）において、頭部３８ａ１が半導体部３３の上面部３３ａと接続され、脚部３８ａ２が半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に接続されている。そして、コンタクト電極３８ａは、一対の主電極領域４４ａ及び４４ｂのうち、半導体部３３の長手方向の一端部側（側面部３３ｃ３側）に設けられた一方の主電極領域４４ａと電気的及び機械的に接続されている。
　また、詳細に図示していないが、コンタクト電極３８ａと同様に、コンタクト電極３８ｂにおいても、半導体部３３の長手方向の他端部側（側面部３３ｃ４側）において、頭部３８ｂ１が半導体部３３の上面部３３ａと接続され、脚部３８ｂ２が半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４に接続されている。そして、コンタクト電極３８ｂは、一対の主電極領域４４ａ及び４４ｂのうち、半導体部３３の長手方向の他端部側（側面部３３ｃ４側）に設けられた他方の主電極領域４４ｂと電気的及び機械的に接続されている。
　＜コンタクト電極の材料＞
　図４０、図４１及び図４３に示すコンタクト電極３８ａ及び３８ｂの各々は、多結晶の半導体材料で構成されている。この第６実施形態では、これに限定されないが、コンタクト電極３８ａ及び３８ｂの各々は、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｎ型（真性型）で構成されている。即ち、コンタクト電極３８ａ及び３８ｂの各々は、半導体材料として、ｎ型の多結晶シリコンで構成されている。そして、コンタクト電極３８ａ及び３８ｂの各々は、ゲート電極３７と同一層で形成されている。
　ここで、「コンタクト電極３８ａ及び３８ｂの各々がゲート電極３７と同一層で形成されている」とは、「コンタクト電極３８ａ及び３８ｂの各々がゲート電極３７と同一工程及び同一材料で形成されている」ことを意味する。即ち、コンタクト電極３８ａ及び３８ｂの各々は、ゲート材をパターニングしてゲート電極３７を形成する工程において、ゲート電極３７と共に形成される。
　なお、半導体部３３は、上述したように、ｉ型の単結晶シリコンで構成されている。また、ゲート電極３７は、上述したように、多結晶シリコンで構成されている。
　＜コンタクト電極とゲート電極との厚さ＞
　図４１Ａに示すように、コンタクト電極３８ａは、平面視で半導体部３３と重畳する部分（頭部３８ａ１）での厚さＴｈ１が、平面視でゲート電極３７の半導体部３３と重畳する部分（頭部３７ａ）での厚さＴｈ３と概ね同一である。また、コンタクト電極３８ｂにおいても、平面視で半導体部３３と重畳する部分（頭部３８ｂ１）での厚さＴｈ２が、平面視でゲート電極３７の半導体部３３と重畳する部分（頭部３７ａ）での厚さＴｈ３と概ね同一である。即ち、コンタクト電極３８ａ及び３８ｂと、ゲート電極３７とは、平面視でゲート電極３７と重畳する各々の部分（頭部３８ａ１，頭部３８ｂ１，頭部３７ａ）の厚さＴｈ１、Ｔｈ２及びＴｈ３が概ね同一となっている。
　このように、コンタクト電極３８ａ及び３８ｂをゲート電極３７と同一層で形成することにより、平面視でコンタクト電極３８ａ及び３８ｂが半導体部３３と重畳する各々の部分（頭部３８ａ１，３８ｂ１）での厚さＴｈ１及びＴｈ２と、平面視でゲート電極３７が半導体部３３と重畳する部分（頭部３７ａ）での厚さＴｈ３とを揃えることができる。
　＜コンタクト電極＋サイドウォールスペーサの幅＞
　図４０に示すように、半導体部３３の短手方向（Ｘ方向）において、コンタクト電極３８ａの幅Ｗ１ａは、半導体部３の幅Ｗ２よりも広くなっている。そして、コンタクト電極３８ａの頭部３８ａ１と、このコンタクト電極３８ａの頭部３８ａ１の両側にそれぞれ設けられたサイドウォールスペーサ４１ａとを含む幅Ｗ５ａ（コンタクト電極３８ａの頭部３８ａ１の幅＋サイドウォールスペーサ４１ａの幅×２）は、ゲート電極３７の頭部３７ａと、ゲート電極３７の両側にそれぞれ設けられたサイドウォールスペーサ４１ｃとを含む幅Ｗ３（ゲート電極３８ａの頭部３８ａ１の幅＋サイドウォールスペーサ４１ｃの幅×２）よりも狭くなっている。
　同様に、半導体部３３の短手方向（Ｘ方向）において、コンタクト電極３８ｂの幅Ｗ１ｂも、半導体部３の幅Ｗ２より広くなっている。そして、コンタクト電極３８ｂの頭部３８ｂ１と、このコンタクト電極３８ｂの頭部３８ｂ１の両側にそれぞれ設けられたサイドウォールスペーサ４１ｂとを含む幅Ｗ５ｂ（コンタクト電極３８ａの頭部３８ａ１の幅＋サイドウォールスペーサ４１ａの幅×２）も、ゲート電極３７の頭部３７ａと、ゲート電極３７の両側にそれぞれ設けられたサイドウォールスペーサ４１ｃとを含む幅Ｗ３（ゲート電極３８ａの頭部３８ａ１の幅＋サイドウォールスペーサ４１ｃの幅×２）よりも狭くなっている。
　＜酸化物＞
　ここで、図４３には図示していないが、半導体部３３とコンタクト電極３８ａ及び３８ｂとの界面部に、図５４Ａ及び図５４Ｂに示す粒状（球形状）の絶縁物としての酸化物３３Ｙが複数点在している。この酸化物３３Ｙは、後で詳細に説明するが、図５１Ｄ及び図５１Ｅに示す自然酸化膜３３Ｘが熱処理の流動化によって変化したものである。不純物を多く含む酸化シリコン（ＳｉＯ２）からなる自然酸化膜３３Ｘは融点が低く、熱処理によって流動化する。このように、自然酸化膜３３Ｘを粒状（球形状）の酸化物３３Ｙに変化させることにより、半導体部３３とコンタクト電極３８ａ及び３８ｂとのコンタクト特性をより上げることができる。
　＜その他の構成＞
　図４１に示すように、コンタクト電極３８ａのゲート電極３７側と半導体部３３との間には、ゲート絶縁膜３６が設けられている。また、コンタクト電極３８ｂのゲート電極３７側と半導体部３３との間にも、ゲート絶縁膜３６が設けられている。詳細に図示していないが、このコンタクト電極３８ａ及び３８ｂと半導体部３３との間のゲート絶縁膜３６は、図４２に示すゲート電極３７と半導体部３３との間のゲート絶縁膜３６と同様に、半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１及び３３ｃ２に亘って延伸している。
　そして、ゲート絶縁膜３６は、これに限定されないが、コンタクト電極３８ａ及び３８ｂとゲート電極３７との間において、半導体部３３の２つの側面部３３ｃ１及び３３ｃ２に設けられているが、上面部３３ａには設けられていない。
　≪半導体装置の製造方法≫
　次に、半導体装置１Ｆの製造方法について、図４４から図６８を用いて説明する。
　この第６実施形態では、半導体装置の製造方法に含まれる電界効果トランジスタＱｆの形成およびコンタクト電極３８ａ及び３８ｂの形成に特化して説明する。
　まず、図４４（模式的平面図）、図４５Ａ（図４４のａ４４－ａ４４切断線に沿った模式的縦断面図）及び図４５Ｂ（図４４のｂ４４－ｂ４４切断線に沿った模式的縦断面図）に示すように、第１絶縁膜３２上に島状の半導体部３３を形成する。半導体部３３は、例えば、上面部３３ａ、下面部（底面部）３３ｂ及び４つの側面部３３ｃ１，３３ｃ２，３３ｃ３，３３ｃ４を有する直方体形状で形成する。この半導体部３３は、例えば、第１絶縁膜３２上に設けられた半導体層を周知のフォトリソグラフィ技術及びエッチング技術などを用いて所定の形状にパターンニングすることによって形成することができる。半導体部３３は、これに限定されないが、半導体材料として例えばシリコン、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。第１絶縁膜３２は、半導体部３３の下面部３３ｂ側で半導体部３３を支持している。第１絶縁膜３２としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって成膜された酸化シリコン膜を用いている。
　次に、図４６（模式的平面図）、図４７Ａ（（図４６のａ４６－ａ４６切断線に沿った縦断面構造を示す模式的縦断面図）、図４７Ｂ（図４６のｂ４６－ｂ４６切断線に沿った縦断面構造を示す模式的縦断面図）及び図４７Ｃ（図４６のｃ４６－ｃ４６切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、第２絶縁膜３４と、この第２絶縁膜３４に、掘り込み部３５ａ、３５ｂ、３５ｃ１及び３５ｃ２と、を形成する。第２絶縁膜３４は、半導体部３３の外側に半導体部３３を囲むようにして形成する。第２絶縁膜３４は、半導体部３３上を含む第１絶縁膜３２上の全面に例えば酸化シリコン膜を周知の成膜法（例えばＣＶＤ法）を用いて成膜した後、半導体部３３の上面部３３ａが露出するように酸化シリコン膜の表層部側を例えばＣＭＰ法を用いて選択的に除去して膜厚を薄くすることによって形成することができる。
　掘り込み部３５ａ、３５ｂ、３５ｃ１及び３５ｃ２の各々は、周知のフォトリソグラフィ技術及びドライエッチング技術を用いて第２絶縁膜３４を選択的にエッチングすることによって形成することができる。
　具体的には、掘り込み部３５ａは、半導体部３３の長手方向（Ｙ方向）で互いに反対側に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの一方の側面部３３ｃ３側において、半導体部３３の３つの側面部３３ｃ１，３３ｃ２及び３３ｃ３が露出するように形成する。
　また、掘り込み部３５ｂは、半導体部３３の長手方向（Ｙ方向）で互いに反対側に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの他方の側面部３３ｃ４側において、半導体部３３の３つの側面部３３ｃ１，３３ｃ２及び３３ｃ４が露出するように形成する。
　また、掘り込み部３５ｃ１及び３５ｃ２は、半導体部３３の長手方向（Ｙ方向）の中央部で互いに反対側に位置する２つの側面部３３ｃ１及び３３ｃ２の各々の外側に、各々の側面部３３ｃ１及び３３ｃ２が露出するように形成する。
　第２絶縁膜３４のエッチングは、半導体部３３に対してエッチング比がとれる条件で行う。掘り込み部３５ａ及び３５ｂは、半導体部３３の厚さ方向（Ｚ方向）と同一方向の深さを半導体部３３の厚さ方向の高さと同等、若しくはそれ以上の高さで形成することが好ましい。換言すれば、掘り込み部３５ａ及び３５ｂは、第１絶縁膜３２に到達する深さで形成することが好ましい。
　この工程において、掘り込み部３５ａ内では、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３が露出し、掘り込み部３５ｂ内では半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４が露出し、掘り込み部３５ｃ１内では半導体部３３の側面部３３ｃ１が露出し、掘り込み部３５ｃ２内では半導体部３３の側面部３３ｃ２が露出する。半導体部３３の上面部３３ａは、半導体部３３の長手方向（Ｙ方向）の一端部側から他端部側に亘って露出している。
　次に、図４８Ａ（図４６のａ４６－ａ４６切断線と同一位置での縦断面構造を示す模式的縦断面図）、図４８Ｂ（図４６のｂ４６－ｂ４６切断線と同一位置での縦断面構造を示す模式的縦断面図）及び図４８Ｃ（図４６のｃ４６－ｃ４６切断線と同一位置での縦断面構造を示す模式的縦断面図）に示すように、半導体部３３にゲート絶縁膜３６形成する。ゲート絶縁膜３６は、半導体部３３の短手方向（Ｘ方向）において、半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１及び３３ｃ２に亘って形成する。ゲート絶縁膜３６は、熱酸化法、若しくは堆積法で形成することができる。この第６実施形態では、ゲート絶縁膜３６としての酸化シリコン膜を熱酸化法で形成する。これにより、半導体部３３の第２絶縁膜３４から露出する部分にゲート絶縁膜３６を選択的に形成することができる。
　なお、この工程において、図４８Ａに示すように、半導体部３３の長手方向（Ｙ方向）の２つの側面部３３ｃ３及び３３ｃ４の各々にもゲート絶縁膜３６が形成される。
　次に、図４９Ａ（図４６のａ４６－ａ４６切断線と同一位置での縦断面構造を示す模式的縦断面図）、図４９Ｂ（図４６のｂ４６－ｂ４６切断線と同一位置での縦断面構造を示す模式的縦断面図）及び図４９Ｃ（図４６のｃ４６－ｃ４６切断線と同一位置での縦断面構造を示す模式的縦断面図）に示すように、ゲート絶縁膜３６をパターンニングして、半導体部３３の長手方向（Ｙ方向）の一端部側（掘り込み部３５ａ側）及び他端部側（掘り込み部３５ｂ側）のゲート絶縁膜３６を選択的に除去し、半導体部３３の長手方向の一端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３を選択的に露出すると共に、半導体部３３の長手方向の他端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ４を選択的に露出する。ゲート絶縁膜３６のパターンニングは、周知のフォトリソグラフィ技術及びドライエッチング技術等を用いて行うことができる。
　この工程において、ゲート絶縁膜３６は、半導体部３３の長手方向（Ｙ方向）の中央部において、半導体部３３の長手方向と同一方向での端部が半導体部３３の長手方向の端部よりも平面視で内側に位置し、かつ半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１，３３ｃ２に亘って延伸する帯状となる。
　次に、図５０（模式的平面図）、図５１Ａ（図５０のａ５０－ａ５０切断線に沿った模式的縦断面図）、図５１Ｂ（図５０のｂ５０－ｂ５０切断線に沿った縦断面構造を示す模式的縦断面図）及び図５１Ｃ（図５０のｃ５０－ｃ５０切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、電極形成材として、例えば、抵抗値を低減する不純物が導入されていない多結晶シリコン膜（ノンドープドポリシリコン膜）３７Ｘを形成する。多結晶シリコン膜３７Ｘは、４つの掘り込み部３５ａ、３５ｂ、３５ｃ１及び３５ｃ２の各々の内部を埋め込むようにして半導体部３３上及び第２絶縁膜３４上を含む全面に例えばＣＶＤ法により成膜する。
　ここで、半導体部３３のゲート絶縁膜３６を選択的に除去した後の工程間の移動などにより、図５１Ｄ（図５１Ａの一部（半導体部の一端側）を拡大した模式的断面図）及び図５１Ｅ（図５１Ｃの一部を拡大した模式的断面図）に示すように、半導体部３３のゲート絶縁膜除去領域（上面部３３ａ、側面部３３ｃ１から３３ｃ４）に極薄の自然酸化膜３３Ｘが形成される。したがって、図５１Ｄ及び図５１Ｅに示すように、半導体部３３の長手方向（Ｙ方向）の一端部側のゲート絶縁膜除去領域において、半導体部３３の長手方向の一端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３と、多結晶シリコン膜３７Ｘとの界面部に例えば膜厚が２ｎｍ程度の極薄の自然酸化膜３３Ｘが残存する。
　また、半導体部３３の長手方向（Ｙ方向）の他端部側のゲート絶縁膜除去領域においても、半導体部３３の長手方向の他端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ４と多結晶シリコン膜３７Ｘとの界面部に自然酸化膜３３Ｘが残存する。
　これらの自然酸化膜３３Ｘは、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３（又は３３ｃ４）に亘って面状（膜状）に広がっている。
　次に、図５２（模式的平面図）、図５３Ａ（図５２のａ５２－ａ５２切断線に沿った模式的縦断面図）及び図５３Ｂ（図５２のｃ５２－ｃ５２切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、多結晶シリコン膜３７Ｘのゲート電極形成領域を選択的に覆う不純物導入用マスクとしてのマスクＲＭ１を形成する。そして、図５３Ａ及び図５３Ｂに示すように、マスクＲＭ１を不純物導入用マスクとして使用し、マスクＲＭ１の外側の多結晶シリコン膜３７Ｘに不純物として例えばフッ素イオン（Ｆ－）を注入する。マスクＲＭ１は、周知のフォトリソグラフィ技術で形成することができる。
　このフッ素イオンの注入は、上述の自然酸化膜３３Ｘを熱処理によって粒状化（球形状化）し易くするためのものである。このフッ素イオンの注入は、例えば、ドーズ量が８×１０１５／ｃｍ２程度、加速エネルギが１５ｋｅＶ程度の条件で行う。
　次に、マスクＲＭ１を除去した後、熱処理を施し、多結晶シリコン膜３７Ｘに注入されたフッ素イオン（Ｆ－）を活性化させる。
　この工程において、多結晶シリコン膜３７Ｘ中にフッ素イオン（Ｆ－）が拡散すると共に、図５１Ｄ及び図５１Ｅに示す自然酸化膜３３Ｘ中にもフッ素イオン（Ｆ－）が拡散する。そして、フッ素イオン（Ｆ－）を含む自然酸化膜３３Ｘは、熱処理によって流動化し、図５４Ａ及び図５４Ｂに示すように、半導体部３３（上面部３３ａ及び側面部３３ｃ１，３３ｃ２，３３ｃ３，３３ｃ４）と多結晶シリコン膜３７Ｘとの界面部で粒状（球形状）の酸化物３３Ｙに変化する。
　次に、図５５（模式的平面図）、図５６Ａ（図５５のａ５５－ａ５５切断線に沿った縦断面構造を示す模式的縦断面図）及び図５６Ｂ（図５５のｃ５５－ｃ５５切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、多結晶シリコン膜３７Ｘのゲート電極形成領域に開口部Ａｐ１を有する不純物導入用マスクとしてのマスクＲＭ２を多結晶シリコン膜３７Ｘ上に形成する。そして、図５６Ａに示すように、マスクＲＭ２を不純物導入用マスクとして使用し、マスクＲＭ２の開口部Ａｐ１を通して多結晶シリコン膜３７Ｘのゲート電極形成領域に、ｎ型を呈する不純物として例えば燐イオン（Ｐ＋）を選択的に注入する。マスクＲＭ２は、周知のフォトリソグラフィ技術で形成することができる。
　この燐イオン（Ｐ＋）の注入は、多結晶シリコン膜３７Ｘのゲート電極形成領域の抵抗値を低減するためのものである。この燐イオン（Ｐ＋）の注入は、例えば、ドーズ量が５×１０１５／ｃｍ２程度、加速エネルギが５ｋｅＶ程度の条件で行う。ｎ型を呈する不純物としては、砒素イオン（Ａｓ＋）を用いてもよい。
　この工程により、多結晶シリコン膜３７Ｘのゲート電極形成領域に、燐イオン（Ｐ＋）が選択的に導入される。
　次に、マスクＲＭ２を除去した後、図５７（模式的平面図）、図５８Ａ（図５７のａ５７－ａ５７切断線に沿った縦断面構造を示す模式的縦断面図）及び図５８Ｂ（図５８のｃ５８－ｃ５８切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、多結晶シリコン膜３７Ｘのゲート電極形成領域を選択的に覆う不純物導入用マスクとしてのマスクＲＭ３を形成する。そして、図５７、図５８Ａ及び図５８Ｂに示すように、マスクＲＭ３を不純物導入用マスクとして使用し、マスクＲＭ３の外側の多結晶シリコン膜３７Ｘに、ｎ型を呈する不純物として例えば燐イオンを注入する。マスクＲＭ３は、周知のフォトリソグラフィ技術で形成することができる。
　この燐イオン（Ｐ＋）の注入は、多結晶珪素膜３７Ｘのコンタクト電極形成領域の抵抗値を低減するためのものであると共に、半導体部３３の長手方向（Ｙ方向）の両端部側に、後述するｎ型の半導体領域３９ａ及び３９ｂを形成するためのものである。この燐イオン（Ｐ＋）の注入は、上述の図５６に示すイオン注入工程での燐イオン（Ｐ＋）よりも濃い濃度で行う。例えば、ドーズ量が１×１０１６／ｃｍ２程度、加速エネルギが１ｋｅＶ程度の条件で行う。ｎ型を呈する不純物としては、砒素イオン（Ａｓ＋）を用いてもよい。
　この工程により、多結晶シリコン膜３７Ｘのコンタクト電極形成領域に、燐イオン（Ｐ＋）が導入される。
　次に、多結晶シリコン膜３７Ｘをパターンニングして、図５９（模式的平面図）、図６０Ａ（図５９のａ５９－ａ５９切断線に沿った縦断面構造を示す模式的縦断面図）、図６０Ｂ（図５９のｂ５９－ｂ５９切断線に沿った縦断面構造を示す模式的縦断面図）及び図６０Ｃ（図５９のｃ５９－ｃ５９切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、ゲート電極３７を形成すると共に、コンタクト電極３８ａ及び３８ｂを形成する。即ち、コンタクト電極３８ａ及び３８ｂは、ゲート電極３７と同一層（同一工程及び同一材料）で形成される。この多結晶シリコン膜３７Ｘのパターンニングは、周知のフォトリソグラフィ技術及びドライエッチング技術等を用いて行うことができる。
　この工程において、ゲート電極３７は、ゲート絶縁膜３６を介在して半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１，３３ｃ２の各々と向かい合うように形成される。具体的には、ゲート電極３７は、半導体部３３の上面部３３ａ側にゲート絶縁膜３６を介在して設けられた頭部（第１部分）３７ａと、この頭部３７ａと一体化され、かつ半導体部３３の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側にゲート絶縁膜３６を介在して設けられた２つの脚部（第２部分）３７ｂ１及び３７ｂ２と、を含む。頭部３７ａは、第２絶縁膜３４から上方に突出する。２つの脚部３７ｂ１及び３７ｂ２の各々は、各々の掘り込み部３５ａ及び３５ｂの中に別々に設けられる。
　また、この工程において、コンタクト電極３８ａは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの一方の側面部３３ｃ３側において、平面視で半導体部３３と重畳して形成される。そして、コンタクト電極３８ａは、第２絶縁膜３４よりも上方に突出した頭部３８ａ１と、この頭部３８ａ１と一体化され、かつ第２絶縁膜３４と半導体部３３との間の掘り込み部３５ａに設けられた脚部３８ａ２とを有する。そして、コンタクト電極３８ａは、半導体部３３の長手方向の一端部側（側面部３３ｃ３側）において、頭部３８ａ１が半導体部３３の上面部３３ａと接続され、脚部３８ａ２が半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に接続される。
　また、この工程において、コンタクト電極３８ｂは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの他方の側面部３３ｃ４側において、平面視で半導体部３３と重畳して形成される。そして、コンタクト電極３８ｂは、第２絶縁膜３４よりも上方に突出した頭部３８ｂ１と、この頭部３８ｂ１と一体化され、かつ第２絶縁膜３４と半導体部３３との間の掘り込み部３５ｂに設けられた脚部３８ｂ２とを有する。そして、コンタクト電極３８ｂは、半導体部３３の長手方向の他端部側（側面部３３ｃ４側）において、頭部３８ｂ１が半導体部３３の上面部３３ａと接続され、脚部３８ｂ２が半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４に接続される。
　また、この工程において、コンタクト電極３８ａのゲート電極３７側と半導体部３３との間に、ゲート絶縁膜３６が半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１及び３３ｃ２に亘って選択的に残存（介在）すると共に、コンタクト電極３８ｂのゲート電極３７側と半導体部３３との間にも、ゲート絶縁膜３６が半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１及び３３ｃ２に亘って選択的に残存（介在）する。
　また、この工程において、ゲート電極３７とコンタクト電極３８ａとの間の半導体部３３の上面部３３ａにおけるゲート絶縁膜３６、並びに、ゲート電極３７とコンタクト電極３８ｂとの間の半導体部３３の上面部３３ａにおけるゲート絶縁膜３６は、多結晶シリコン膜３７Ｘのパターンニング時のオーバーエッチングによって選択的に除去される。このゲート電極３７とコンタクト電極３８ａ及び３８ｂとの間のゲート絶縁膜３６は、膜厚が厚い場合には残存することもある。
　次に、マスクＲＭ３を除去した後、熱処理を施し、ゲート電極３７に注入された不純物（燐イオン（Ｐ＋））を活性化させてゲート電極３７を導電化（ゲート電極３７の抵抗値を低減）すると共に、コンタクト電極３８ａ及び３８ｂの各々に注入された不純物（燐イオン（Ｐ＋））を活性化させてコンタクト電極３８ａ及び３８ｂを導電化（コンタクト電極３８ａ及び３８ｂの各々の抵抗値を低減）する。
　この工程において、コンタクト電極３８ａ及び３８ｂの各々の不純物（燐イオン（Ｐ＋））が半導体部３３の長手方向（Ｙ方向）の両端部に拡散し（染み出し）、図６１（図５９のａ５９－ａ５９切断線と同一位置での縦断面構造を示す模式的縦断面図）に示すように、半導体部３３の長手方向（Ｙ方向）の一方の端部側（側面部３３ｃ３側）にｎ型の半導体領域３９ａが形成されると共に、他方の端部側（側面部３３ｃ４側）にｎ型の半導体領域３９ｂが形成される。
　ｎ型の半導体領域３９ａは、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に沿って上面部３３ａから下面部３３ｂに亘って形成される。また、ｎ型の半導体領域３９ｂは、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４に沿って上面部３３ａから下面部３３ｂに亘って形成される。
　この工程の熱処理においても、自然酸化膜３３Ｘ（図５１Ｄ及び図５１Ｅ参照）が流動化して粒状の酸化物３３Ｙ（図５４Ａ及び図５４Ｂ参照）に変化する現象を生じさせることができる。
　次に、図６２（図５９のａ５９－ａ５９切断線と同一位置での縦断面構造を示す模式的縦断面図）に示すように、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ｎ型の半導体領域３９ａ及び３９ｂよりも不純物濃度が低い一対のｎ型の半導体領域４０ａ及び４０ｂを形成する。この一対のｎ型の半導体領域４０ａ及び４０ｂの各々は、エクステンション領域として機能する。
　この一対のｎ型の半導体領域４０ａ及び４０ｂの各々は、ゲート電極３７、コンタクト電極３８ａ，３８ｂ、及び第２絶縁膜３４を不純物導入用マスクとして使用し、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）を注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。
　この砒素イオン（Ａｓ＋）の注入は、例えば、ドーズ量が３×１０１４／ｃｍ２程度、加速エネルギが８０ｋｅＶ程度の条件で行う。ｎ型を呈する不純物としては、燐イオン（Ｐ＋）を用いてもよい。
　この工程において、一対のｎ型の半導体領域４０ａ及び４０ｂの各々は、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ゲート電極３７の頭部３７ａに整合して形成される。
　また、一対のｎ型の半導体領域４０ａ及び４０ｂのうち、一方のｎ型の半導体領域４０ａは、ｎ型の半導体領域３９ａと接して半導体部３３に形成され、他方のｎ型の半導体領域４０ｂは、ｎ型の半導体領域３９ｂと接して半導体部３３に形成される。
　また、この工程の熱処理においても、自然酸化膜３３Ｘ（図５１Ｄ及び図５１Ｅ参照）が流動化して粒状の酸化物３３Ｙ（図５４Ａ及び図５４Ｂ参照）に変化する現象を生じさせることができる。
　次に、図６３（模式的平面図）及び図６４（図６３のａ６３－ａ６３切断線に沿った縦断面構造を示す模式的縦断面図）に示すように、第２絶縁膜３４から上方に突出するゲート電極３７の頭部３７ａの側壁にサイドウォールスペーサ４１ｃを形成すると共に、第２絶縁膜３４から上方に突出するコンタクト電極３８ａ及び３８ｂの各々の頭部３８ａ１及び３８ｂ１の側壁にサイドウォールスペーサ４１ａ及び４１ｂを形成する。
　サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、コンタクト電極３８ａ及び３８ｂの各々の頭部３８ａ１及び３８ｂ１、並びにゲート電極３７の頭部３７ａを覆うようにして第２絶縁膜３４上の全面に、絶縁膜として例えば酸化シリコン膜に対して選択性を有する窒化シリコン膜をＣＶＤ法で成膜し、その後、この窒化シリコン膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。
　サイドウォールスペーサ４１ａは、コンタクト電極３８ａの頭部３８ａ１を囲むようにして形成され、コンタクト電極３８ａの頭部３８ａ１に整合して形成される。サイドウォールスペーサ４１ｂは、コンタクト電極３８ｂの頭部３８ｂ１を囲むようにして形成され、コンタクト電極３８ｂの頭部３８ｂ１に整合して形成される。サイドウォールスペーサ４１ｃは、ゲート電極３７の頭部３７ａを囲むようにして形成され、ゲート電極３７の頭部３７ａに整合して形成される。
　サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、第２絶縁膜３４上及び半導体部３３上において、半導体部３３を横切るようにして形成される。
　次に、図６５（図６３のａ６３－ａ６３切断線と同一の位置での縦断面構造を示す模式的縦断面図）に示すように、バッファ絶縁膜４２を形成する。バッファ絶縁膜４２は、ゲート電極３７の頭部３７ａ、２つのコンタクト電極３８ａ及び３８ｂの各々の頭部３８ａ１及び３８ｂ１、サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々を覆うと共に、ゲート電極３７の頭部３７ａと、コンタクト電極３８ａ及び３８ｂと、の間の半導体部３３上を覆うようにして形成する。このバッファ絶縁膜４２は、後述するｎ型の半導体領域４３ａ，４３ｂの形成工程において、不純物をイオン注入するときのバッファ膜として使用される。バッファ絶縁膜４２としては、例えば酸化シリコン膜を用いることができる。
　次に、図６６（図６３のａ６３－ａ６３切断線と同一の位置での縦断面構造を示す模式的縦断面図）に示すように、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ｎ型の半導体領域３９ａ及び３９ｂよりも不純物濃度が高い一対のｎ型の半導体領域４３ａ及び４３ｂを形成する。
　この一対のｎ型の半導体領域４３ａ及び４３ｂの各々は、ゲート電極３７、コンタクト電極３８ａ，３８ｂ、サイドウォールスペーサ４１ａ，４１ｂ，４１ｃ及び第２絶縁膜３４を不純物導入用マスクとして使用し、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃと、コンタクト電極３８ａの側壁のサイドウォールスペーサ４１ａとの間の半導体部３３、並びに、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃと、コンタクト電極３８ｂのサイドウォールスペーサ４１ｂとの間の半導体部３３に、それぞれバッファ絶縁膜４２を通して、ｎ型を呈する不純物として例えば燐イオン（Ｐ＋）を注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。
　この燐イオン（Ｐ＋）の注入は、例えば、ドーズ量が８×１０１５／ｃｍ２程度、加速エネルギが１０ｋｅＶ程度の条件で行う。ｎ型を呈する不純物としては、砒素イオン（Ａｓ＋）を用いてもよい。
　この工程において、バッファ絶縁膜４２を通して半導体部３３に燐イオン（Ｐ＋）を注入しているので、イオン注入による半導体部３３のダメージを抑制することができる。
　また、この工程において、ｎ型の半導体領域４３ａは、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃ及びコンタクト電極３８ａの側壁のサイドウォールスペーサ４１ａに整合して形成される。また、ｎ型の半導体領域４３ｂは、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃ及びコンタクト電極３８ｂの側壁のサイドウォールスペーサ４１ｂに整合して形成される。
　また、この工程において、ｎ型の半導体領域３９ａ、ｎ型の半導体領域４０ａ及びｎ型の半導体領域４３ａを含む主電極領域４４ａが形成されると共に、ｎ型の半導体領域３９ｂ、ｎ型の半導体領域４０ｂ及びｎ型の半導体領域４３ｂを含む主電極領域４４ｂが形成される。
　また、この工程において、一対の主電極領域４４ａと４４ｂとの間の半導体部３にチャネル形成部４５が形成される。
　また、この工程において、ゲート絶縁膜３６、ゲート電極３７、一対の主電極領域４４ａ，４４ｂ及びチャネル形成部４５などを有する電界効果トランジスタＱｆが半導体部３３に形成される。
　また、この工程の熱処理においても、自然酸化膜３３Ｘ（図５１Ｄ及び図５１Ｅ参照）が流動化して粒状の酸化物３３Ｙ（図５４Ａ及び図５４Ｂ参照）に変化する現象を生じさせることができる。
　次に、図６７（図６３のａ６３－ａ６３切断線と同一の位置での縦断面構造を示す模式的縦断面図）に示すように、ゲート電極３７、コンタクト電極３８ａ及び３８ｂを覆うようにしてバッファ絶縁膜４２上の全面に第３絶縁膜４６を形成する。第３絶縁膜４６は、ゲート電極３７、コンタクト電極３８ａ及び３８ｂの各々の頭部３７ａ、３８ａ１及び３８ｂ１上を含むバッファ絶縁膜４２上の全面に、絶縁膜として例えば酸化シリコン膜を形成した後、この酸化シリコン膜の表面をＣＭＰ法などで平坦化することによって形成することができる。
　この工程において、第１絶縁膜３２、第２絶縁膜３４、バッファ絶縁膜４２及び第３絶縁膜４６を含み、かつ半導体部３３及び電界効果トランジスタＱｆを包含する絶縁層４７が形成される。
　次に、図６８（図６３のａ６３－ａ６３切断線と同一の位置での縦断面構造を示す模式的縦断面図）に示すように、絶縁層４７の表面（第３絶縁膜４６の表面）からコンタクト電極３８ａ及び３８ｂの各々の頭部３８ａ１及び３８ｂ１に個別に到達する掘り込み部４８ａ及び４８ｂと、絶縁層４７の表面（第３絶縁膜４６の表面）からゲート電極３７の頭部３７ａに到達する掘り込み部４８ｃと、を形成する。
　そして、その後、図６８に示すように、掘り込み部４８ａ、４８ｂ及び４８ｃの各々に、コンタクト電極４９ａ、４９ｂ及び４９ｃの各々を別々に形成する。
　掘り込み部４８ａ、４８ｂ及び４８ｃの各々は、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて絶縁層１４をエッチングすることによって形成することができる。
　コンタクト電極４９ａ、４９ｂ及び４９ｃの各々は、掘り込み部４８ａ、４８ｂ及び４８ｃの各々の内部を含む絶縁層４７上の全面に例えば高融点金属膜としてタングステン膜を成膜し、その後、このタングステン膜が掘り込み部４８ａ、４８ｂ及び４８ｃの各々の内部にそれぞれ個別に残存するように絶縁層４７上のタングステン膜を選択的に除去することによって形成することができる。
　この工程において、コンタクト電極４９ａは、コンタクト電極３８ａと電気的及び機械的に接続され、かつこのコンタクト電極３８ａを介して電界効果トランジスタＱｆの一方の主電極領域４４ａと電気的に接続される。また、コンタクト電極４９ｂは、コンタクト電極３８ｂと電気的及び機械的に接続され、かつこのコンタクト電極３８ｂを介して電界効果トランジスタＱｆの他方の主電極領域４４ｂと電気的に接続される。そして、コンタクト電極４９ｃは、電界効果トランジスタＱｆのゲート電極３７と電気的及び機械的に接続される。
　次に、コンタクト電極４９ａ、４９ｂ及び４９ｃと別々に電気的及び機械的に接続される配線５０ａ、５０ｂ及び５０ｃを絶縁層４７上の配線層に形成することにより、図４０から図４３に示す状態となる。
　なお、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃと、コンタクト電極３８ａの側壁のサイドウォールスペーサ４１ａとの間の半導体部３３の上面部３３ａ、並びに、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃと、コンタクト電極３８ｂの側壁のサイドウォールスペーサ４１ｂとの間の半導体部３３の上面部３３ａに、ゲート絶縁膜３６が残存する場合には、バッファ絶縁膜４２は省略してもよい。この場合、絶縁層４７は、バッファ絶縁膜４２を含まない構成となる。
　また、この第６実施形態の製造方法では、自然酸化膜３３Ｘから粒状の酸化物３３Ｙへの変化を促進するため多結晶シリコン膜３７Ｘにフッ素イオン（Ｆ－）を注入しているが、自然酸化膜３３Ｘが熱処理によって流動化する程度の不純物の導入が担保される場合には、フッ素イオン（Ｆ－）の注入は省略してもよい。
　また、この第６実施形態の製造方法では、ｎ型の半導体領域４０ａ及び４０ｂの不純物を活性化させるための熱処理と、ｎ型の半導体領域４３ａ及び４３ｂの不純物を活性化させるための熱処理とを別工程で実施しているが、ｎ型の半導体領域４０ａ及び４０ｂの不純物を活性化させるための熱処理を、ｎ型の半導体領域４３ａ及び４３ｂの不純物を活性化させるための熱処理と同一工程で実施してもよい。
　≪第６実施形態の主な効果≫
　この第６実施形態に係る半導体装置１Ｆは、上述したように、平面視でゲート電極３７のゲート長方向（Ｙ方向）の両側の半導体部３３と重畳して設けられたコンタクト電極３８ａ及び３８ｂを備えている。そして、コンタクト電極３８ａは、半導体部３３の長手方向（Ｙ方向）の一端部側において、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３の各々に接続されている。同様に、コンタクト電極３８ｂも、半導体部３３の長手方向（Ｙ方向）の他端部側において、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４の各々に接続されている。
　したがって、この第６実施形態の半導体装置１Ｆによれば、上述の第１実施形態と同様に、電界効果トランジスタＱｆの相互コンダクタンス（ｇｍ）の向上を図ることができる。
　また、電界効果トランジスタＱｆの微細化に伴い半導体部３３の短手方向（ＸＹ方向）の幅Ｗ２やコンタクト電極３８ａ及び３８ｂの各々の幅Ｗ１ａ，Ｗ１ｂ（径，太さの幅）が小さくなっても、半導体部３３とコンタクト電極３８ａ，３８ｂとのコンタクト抵抗の増大を抑制できるため、電界効果トランジスタＱｆの微細化を図りつつ、相互コンダクタンス（ｇｍ）の低下を抑制することができる。
　また、コンタクト電極３８ａ及び３８ｂの各々の幅Ｗ１ａ及びＷ１ｂを半導体部３３の幅Ｗ２よりも幅広とすることができ、コンタクト電極３８ａ，３８ｂにコンタクト電極４９ａ，４９ｂを接続する難易度を低くすることができるため、微細化により半導体部３３の幅Ｗ２が狭くなっても、半導体部３３とコンタクト電極４９ａ及び４９ｂとの電気的な接続を容易に行うことができる。これにより、半導体部３３が微細化されても、マスク合わせずれに起因する半導体部３３と上層の配線５０ａ，５０ｂとの接続不良を抑制することができ、半導体装置１Ｆの製造歩留まりの向上を図ることができる。
　また、この第６実施形態に係る半導体装置１Ｆは、コンタクト電極３８ａ及び３８ｂがゲート電極３７と同一層で形成されているので、コンタクト電極３８ａ及び３８ｂをゲート電極３７とは異なる層で形成する場合と比較して、低コストでコンタクト電極３８ａ及び３８ｂを設けることができる。したがって、この第６実施形態の半導体装置１Ｆによれば、低コスト化及び電界効果トランジスタＱｆの相互コンダクタス（ｇｍ）の向上を図ることができる。
　また、コンタクト電極３８ａ及び３８ｂがゲート電極３７と同一層で形成されているので、平面視で半導体部３３と重畳するコンタクト電極３８ａ及び３８ｂの各々の部分（頭部３８ａ１，頭部３８ｂ１）の厚さＴｈ１及びＴｈ２と、平面視で半導体部３３と重畳するゲート電極３７の部分（頭部３７ａ）の厚さＴｈ３とを概ね同一とすることができる。
　これにより、コンタクト電極３８ａ及び３８ｂ上での絶縁層４７の厚さとゲート電極３７上での絶縁層４７の厚さとが概ね同一となるので、コンタクト電極３８ａ及び３８ｂ並びにゲート電極３７に対応して掘り込み部を絶縁層４７に形成するときのオーバーエッチング時間を縮小することができ、オーバーエッチングに起因する掘り込み部４８ａ，４８ｂ，４８ｃの幅（径，太さ）のバラツキを抑制することができる。
　また、この第６実施形態に係る半導体装置１Ｆの製造方法では、半導体部３３に形成された自然酸化膜３３Ｘを熱処理によって流動化し、粒状（球体状）の酸化物３３Ｙに変換させるため、半導体部３３とコンタクト電極３８ａ及び３８ｂとのコンタクト特性をより上げることができる。
　また、この第６実施形態に係る半導体装置１Ｆの製造方法では、長手方向（Ｙ方向）の両端部側を除いてゲート絶縁膜３６が形成された半導体部３３を多結晶シリコン膜３７Ｘで覆い、その後、この多結晶シリコン膜３３Ｘをパターンニングしてゲート電極３７及びコンタクト電極３８ａ，３８ｂを形成するため、コンタクト電極３８ａ，３８ｂと半導体部３３との間のゲート電極３７側にゲート絶縁膜３６が残存する状態とすることができる。
　≪第６実施形態の変形例≫
　上述の第６実施形態では、コンタクト電極３８ａ及び３８ｂを半導体部３３の側面部に接続する側面接続形態として、コンタクト電極３８ａ及び３８ｂが半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３（又は３３ｃ４）に接続された側面接続形態について説明した。しかしながら、本技術は、上述の第６実施形態の側面接続形態に限定されるものではない。
　即ち、側面接続形態として、コンタクト電極３８ａ及び３８ｂの各々は、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３（又は３３ｃ４）の少なくとも何れか１つに接続されていればよい。
　また、コンタクト電極３８ａ及び３８ｂの各々は、半導体部３３の短手方向（Ｘ方向）の２つの側面部３３ｃ１及び３３ｃ２の少なくとも何れか一方に接続されていればよい。
　また、コンタクト電極３８ａ及び３８ｂの各々は、半導体部３３の短手方向の２つの側面部の少なくとも何れか一方に接続されていればよい。
　＜第１変形例＞
　例えば、側面接続形態として、図６９、図７０Ａ及び図７０Ｂに示すように、コンタクト電極３８ａ及び３８ｂが、半導体部３３の短手方向（Ｘ方向）に位置する２つの側面部３３ｃ１及び３３ｃ２のうちの何れか一方に接続されていると共に、半導体部３３の長手方向（Ｙ方向）に位置する側面部３３ｃ３（又は側面部３３ｃ４）に接続された構成としてもよい。この場合、コンタクト電極３８ａ及び３８ｂは、半導体部３３の上面部３３ａに接続されていると共に、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３（又は３３ｃ４）のうちの２つの側面部に接続されている。
　図６９、図７０Ａ及び図７０Ｂでは、一例として、半導体部３３の短手方向に位置する２つの側面部３３ｃ１及び３３ｃ２のうちの一方の側面部３３ｃ３にコンタクト電極３８ａ及び３８ｂが接続された構成を例示しているが、他方の側面部３３ｃ２にコンタクト電極３８ａ及び３８ｂが接続された構成としてもよいことは勿論である。
　この第６実施形態の第１変形例に係る半導体装置１Ｆ１においても、上述の第６実施形態に係る半導体装置１Ｆと同様の効果が得られる。
　また、図６９には図示していないが、この第６実施形態の第１変形例において、上述の第３実施形態と同様に図２８及び図２９に示す貫通コンタクト電極２４が、平面視で半導体部３３の短手方向（Ｘ方向）の２つの側面部３３ｃ１，３３ｃ２（第３実施形態では側面部３ｃ１，３ｃ２）のうちの他方の側面部３３ｃ２の外側にコンタクト電極３８ａと隣り合って設けられた場合、コンタクト電極３８ａ（第３実施形態ではコンタクト電極１７ａ）が、半導体部３３の短手方向に位置する２つの側面部３３ｃ１，３３ｃ２のうち、半導体部３３の貫通コンタクト電極２４側の他方の側面部３３ｃ２とは反対側の一方の側面部３３ｃ１に選択的に接続されていることにより、上述の第６実施形態と比較して、コンタクト電極３８ａと貫通電極２４との間の間隔（距離）Ｌｘが広くなるので、上述の第３実施形態と同様に、コンタクト電極３８ａと貫通コンタクト電極２４との間の絶縁膜を誘電体膜とする寄生容量を低減することができる。
　なお、上述の第３実施形態と同様に、図２８及び図２９に示す貫通コンタクト電極２４が、平面視で半導体部３３の短手方向（Ｘ方向）の外側に、コンタクト電極３８ｂ（第３実施形態では１７ｂ）と隣り合って設けられた場合にも、半導体部３３の短手方向（Ｘ方向）の両側に位置する２つの側面部３ｃ１及び３ｃ２のうち、半導体部３３の貫通コンタクト電極２４側の他方の側面部３ｃ２とは反対側の一方の側面部３３ｃ１に選択的に接続することにより、コンタクト電極３８ｂと貫通コンタクト電極２４との間の絶縁膜を誘電体膜とする寄生容量を低減することができる。
　なお、図６９では、上述の第６実施形態の図４０と同様に、説明の便宜上、サイドウォールスペーサ４１ａ，４１ｂ，４１ｃよりも上層の図示を省略している。
　＜第２変形例＞
　また、側面接続形態として、図７１及び図７２に示すように、コンタクト電極３８ａ及び３８ｂが、半導体部３３の短手方向（Ｘ方向）に位置する２つの側面部３３ｃ１及び３３ｃ２のうちの何れか一方に接続され、半導体部３３の長手方向（Ｙ方向）に位置する側面部には接続されない構成としてもよい。この場合、コンタクト電極３８ａ及び３８ｂは、半導体部３３の上面部３３ａに接続されていると共に、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３（又は３３ｃ４）のうちの１つの側面部に接続されている。
　なお、図７１では、上述の第６実施形態の図４０と同様に、説明の便宜上、サイドウォールスペーサ４１ａ，４１ｂ，４１ｃよりも上層の図示を省略している。
　この第６実施形態の第２変形例に係る半導体装置１Ｆ２においても、上述の第６実施形態に係る半導体装置１Ｆと同様の効果が得られる。
　また、この第６実施形態の第２変形例においても、上述の第２実施形態の図２６に示す配置と同様に、２つの半導体部３３を各々の長手方向（Ｙ方向）が同一となる向きで所定の間隔を空けてＹ方向に直列に配置した場合、２つの半導体部３３の間の間隔Ｌｙ（図２６参照）を狭くすることができるため、電界効果トランジスタＱｆをより緻密に配置することができる。
　なお、図７１及び図７２では、コンタクト電極３８ａは、頭部３８ａ１の側面部が平面視で半導体部３３の長手方向（Ｙ方向）の一端部側の側面部３３ｃ３と面一となっているが、コンタクト電極３８ａが半導体部３３の側面部３３ｃ３と接続されない側面接続形態とする場合は、上述の第２実施形態と同様に、コンタクト電極３８ａが半導体部３３の側面部３３ｃ３よりもゲート電極３７側に位置する構成とすることが好ましい。また、同様に、コンタクト電極３８ｂが半導体部３３の側面部３３ｃ４と接続されない側面接続形態とする場合は、コンタクト電極３８ｂが半導体部３３の側面部３３ｃ４よりもゲート電極３７側に位置する構成とすることが好ましい。
　＜第３変形例＞
　上述の第６実施形態では、図４１及び図４３に示すように、コンタクト電極３８ａ及び３８ｂの各々が半導体部３３の上面部３ａ及び３つ側面部３ｃ１，３ｃ２，３３ｃ３（又は３３ｃ４）に接続された構成について説明したが、図７３に示すように、コンタクト電極３８ａが半導体部３３の下面部３３ｂにも接続された構成としてもよい。
　即ち、この第３変形例のコンタクト電極３８ａは、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３の各々に接続されていると共に、半導体部３３の下面部３３ｂにも接続されている。
　この第６実施形態の第３変形例に係る半導体装置１Ｆ３によれば、上述の第６実施形態に係る半導体装置１Ｆと比較して、半導体部３３（一方の主電極領域４４ａ）とコンタクト電極３８ａとのコンタクト面積が増加し、半導体部３３（一方の主電極領域１１ａ）とコンタクト電極３８ａとのコンタクト抵抗をより一層低減することができる。
　また、図７３では、一例として半導体部３３の短手方向（Ｘ方向）において下面部３３ｂの中央部がコンタクト電極３８ａで選択的に覆われていない構成を例示しているが、上述の第２実施形態の図２７に示す変形例のように、コンタクト電極３８ａが半導体部３３の短手方向に沿って半導体部３３の下面部３３ｂを連続的に覆う構成としてもよい。
　なお、図７３では、一例としてコンタクト電極３８ａを例示しているが、コンタクト電極３８ｂにおいても、コンタクト電極３８ａと同様の構成とすることが好ましい。
　〔第７実施形態〕
　図７４及び図７５に示すように、本技術の第７実施形態に係る半導体装置１Ｇは、基本的に上述の第６実施形態に係る半導体装置１Ｆと同様の構成になっており、以下の構成が異なっている。
　即ち、図４１、図４２及び図４３に示すように、上述の第６実施形態に係る半導体装置１Ｆでは、配線５０ａがコンタクト電極４９ａを介してコンタクト電極３８ａと電気的に接続され、配線５０ｂがコンタクト電極４９ｂを介してコンタクト電極３８ｂと電気的に接続されている。また、配線５０ｃがコンタクト電極４９ｃを介してゲート電極３７と電気的に接続されている。即ち、配線５０ａ，５０ｂ，５０ｃと、コンタクト電極３８ａ，３８ｂ，ゲート電極３７との間には、それぞれ２つの接続部が存在する。
　これに対し、この第７実施形態に係る半導体装置１Ｇでは、配線５０ａがコンタクト電極３８ａと直に接続され、配線５０ｂがコンタクト電極３８ｂと直に接続されている。また、配線５０ｃがゲート電極３７と直に接続されている。即ち、この第７実施形態では、配線５０ａ，５０ｂ，５０ｃと、コンタクト電極３８ａ，３８ｂ，ゲート電極３７との間には、それぞれ１つの接続部が存在する。
　そして、第７実施形態に係る半導体装置１Ｇは、上述の第６実施形態と同様に、コンタクト電極３８ａ及び３８ｂの各々がゲート電極３７と同一層で形成されていることから、平面視で半導体部３３と重畳するコンタクト電極３８ａ及び３８ｂの各々の部分（頭部３８ａ１，頭部３８ｂ１）の厚さＴｈ１及びＴｈ２と、平面視で半導体部３３と重畳するゲート電極３７の部分（頭部３７ａ）の厚さＴｈ３と、を概ね同一とすることができるため、配線５０ａ、５０ｂ及び５０ｃと、コンタクト電極３８ａ、コンタクト電極３８ｂ及びゲート電極３７とを、それぞれ直に接続することができる。
　これにより、配線５０ａと半導体部３３の長手方向（Ｙ方向）の一端部側（一方の主電極領域４４ａ）とを電気的に接続する導電路、配線５０ｂと半導体部３３の長手方向の他端部側（他方の主電極領域４４ｂ）とを電気的に接続する導電路、及び、配線５０ｃとゲート電極３７とを電気的に接続する導電路の各々の抵抗（配線抵抗）を低くすることができる。したがって、この第７実施形態に係る半導体装置１Ｇによれば、電界効果トランジスタＱｆの動作速度の高速化を図ることができる。
　なお、この第７実施形態に係る半導体装置１Ｇにおいても、コンタクト電極３８ａ，３８ｂが半導体部３３の側面部に接続される接続形態として、上述の第６実施形態の第１変形例から第３変形例を適用することができる。
　なお、図７４では、上述の第６実施形態の図４０と同様に、説明の便宜上、サイドウォールスペーサ４１ａ，４１ｂ，４１ｃよりも上層の図示を省略している。
　〔第８実施形態〕
　図７６に示すように、本技術の第８実施形態に係る半導体装置１Ｈは、基本的に上述の第６実施形態に係る半導体装置１Ｆと同様の構成になっており、以下の構成が異なっている。
　即ち、図７６に示すように、この第８実施形態に係る半導体装置１Ｈは、２つの半導体部３３（３３Ａ１，３３Ａ２）を各々の長手方向（Ｙ方向）が同一方向となる向きでＸ方向に所定の間隔を空けて並列に配置している。即ち、２つの半導体部３３（３３Ａ１，３Ａ２）は、一方の半導体部３３（３Ａ１）の短手方向（Ｘ方向）に位置する２つの側面部３３ｃ１及び３３ｃ２のうちの他方の側面部３ｃ２と、他方の半導体部３３（３３Ａ２）の短手方向（Ｘ方向）に位置する２つの側面部３３ｃ１及び３３ｃ２のうちの一方の側面部３３ｃ１とが、Ｘ方向において互いに隣り合って並列に配置されている。そして、２つの半導体部３３（３３Ａ３，３３Ａ４）の各々に電界効果トランジスタＱｆが設けられている。
　また、２つの半導体部３３（３３Ａ１，３３Ａ２）の各々の長手方向の一端部側において、コンタクト電極３８ａが２つの半導体部３３（３３Ａ１，３３Ａ２）に亘って延伸している。そして、コンタクト電極３８ａは、２つの半導体部３３（３３Ａ１，３３Ａ２）の各々の上面部３３ａに接続されていると共に、２つの半導体部３３（３３Ａ１，３３Ａ２）の各々の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に接続されている。即ち、この第８実施形態では、１つのコンタクト電極３８ａを２つの半導体部３３（３３Ａ１，３３Ａ２）で共用している。
　この第８実施形態に係る半導体装置１Ｈにおいても、上述の第６実施形態に係る半導体装置１Ｆと同様の効果が得られる。
　また、コンタクト電極３８ａは、ゲート電極３７と同一層で形成されているので、電極形成材としての多結晶シリコン膜３７Ｘをパターニングするときのマスクの形状を変更するだけで、２つの半導体部３３（３３Ａ１，３３Ａ２）で共有するコンタクト電極３８ａを容易に形成することができる。
　なお、図７６では、一例として１つコンタクト電極３８ａを２つの半導体部３３（３３Ａ１，３３Ａ２）で共有した場合を例示しているが、１つのコンタクト電極３８ｂを２つの半導体部３３（３３Ａ１，３３Ａ２）で共有することもできる。
　また、この第８実施形態においても、コンタクト電極３８ａが２つの半導体部３３（３３Ａ１，３３Ａ２）の各々の側面部に接続される接続形態として、上述の第６実施形態の第１変形例から第３変形例を適用することができる。
　なお、図７６では、上述の第６実施形態の図４０と同様に、説明の便宜上、サイドウォールスペーサ４１ａ，４１ｂ，４１ｃよりも上層の図示を省略している。
　≪第８実施形態の変形例≫
　図７７に示すように、２つの半導体部の長手方向の各々の一端側を連結した構成としてもよい。この変形例においても、コンタクト電極３８ａは、ゲート電極３７と同一層で形成されているので、電極形成材としての多結晶シリコン膜３７Ｘをパターニングするときのマスクの形状を変更するだけで、２つの半導体部３３（３３Ａ１，３３Ａ２）で共有するコンタクト電極３８ａを容易に形成することができる。
　この第８実施形態の変形例に係る半導体装置１Ｈ１においても、上述の第６実施形態に係る半導体装置１Ｆと同様の効果が得られる。
　なお、図７７では、上述の第６実施形態の図４０と同様に、説明の便宜上、サイドウォールスペーサ４１ａ，４１ｂ，４１ｃよりも上層の図示を省略している。
　〔第９実施形態〕
　この第９実施形態では、半導体装置に含まれる光検出装置として、裏面照射型のＣＭＯＳイメージセンサと呼称される固体撮像装置に本技術を適用した一例について、図７８を用いて説明する。
　図７８に示すように、本技術の第９実施形態に係る固体撮像装置１Ｉは、基本的に上述の第５実施形態に係る固体撮像装置１Ｅと同様の構成になっており、以下の構成が異なっている。
　即ち、図７８に示すように、この第９実施形態に係る固体撮像装置１Ｉは、上述の第５実施形態の図３９に示す電界効果トランジスタＱａ、コンタクト電極１７ａ及び１７ｂに替えて、電界効果トランジスタＱｆ、コンタクト電極３８ａ及び３８ｂを備えている。その他の構成は、上述の第５実施形態と概ね同様である。以下、上述の第５実施形態の図３６から図３８を参照しながら図７６を用いて説明する。
　この第９実施形態において、上述の第５実施形態の図３８に示す光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤの各々は、詳細に図示していないが、図７８に示す半導体層１３０に設けられている。
　一方、図３８に示す画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々は、図７８に示す電界効果トランジスタＱｆで構成されている。そして、図７８では、一例として、電界効果トランジスタＱｆで構成された増幅トランジスタＡＭＰを例示している。
　≪第９実施形態の主な効果≫
　この第９実施形態に係る固体撮像装置１Ｉは、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々が半導体部３３に設けられた電界効果トランジスタＱｆで構成されている。そして、半導体部３３の長手方向（Ｙ方向）の両端部側に半導体部３３と重畳してコンタクト電極３８ａ及び３８ｂが設けられている。コンタクト電極３８ａは、上述の第６実施形態と同様に、半導体部３３の上面部３３ａに接続されていると共に、半導体部３３の側面部として３つの側面部３ｃ１，３ｃ２，３ｃ３の各々に接続されている。また、コンタクト電極３８ｂにおいても、上述の第６実施形態と同様に、半導体部３３の上面部３３ａに接続されていると共に、半導体部３３の側面部として３つの側面部３ｃ１，３ｃ２，３ｃ４の各々に接続されている。
　したがって、この第９実施形態に係る固体撮像装置１Ｉによれば、上述の第６実施形態と同様に、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の各々の相互コンダクタンス（ｇｍ）の向上を図ることができる。
　また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の微細化に伴い半導体部３３の短手方向（Ｙ方向）の幅Ｗ２やコンタクト電極３８ａ及び３８ｂの各々の幅Ｗ１ａ，Ｗ１ｂ（径，太さの幅）が小さくなっても、半導体部３３とコンタクト電極３８ａ，３８ｂとのコンタクト抵抗の増大を抑制できるため、画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の微細化を図りつつ、相互コンダクタンス（ｇｍ）の低下を抑制することができる。
　ここで、増幅トランジスタＡＭＰは、スイッチング素子として機能する画素トランジスタ（ＳＥＬ，ＲＳＴ，ＦＤＧ）と比較して、１／ｆノイズやＲＴＳノイズなどのノイズ耐性の劣化の抑制が重要である。したがって、画素回路１１５に含まれる増幅トランジスタＡＭＰが設けられる半導体部３３とコンタクト電極３８ａ，３８ｂとの接続に本技術を適用した場合の有効性が特に高い。
　なお、上述の第９実施形態では、半導体部３３にコンタクト電極３８ａ，３８ｂを接続する接続形態として、上述の第６実施形態の接続形態を適用した場合について説明したが、上述の第６実施形態の第１変形例から第３変形例の接続形態を適用できることは勿論である。
　また、画素回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＦＤＧ）の少なくとも何れか１つを、半導体部３３に設けられた電界効果トランジスタＱｆで構成してもよい。
　〔第１０実施形態〕
　図７９から図８２に示すように、本技術の第１０実施形態に係る半導体装置１Ｊは、基本的に上述の第６実施形態に係る半導体装置１Ｆと同様の構成になっており、以下の構成が異なっている。
　即ち、図７９から図８２に示すように、本技術の第１０実施形態に係る半導体装置１Ｊは、上述の第６実施形態の図４１に示す絶縁層４７に替えて絶縁層４７Ｊを備えている。
　具体的には、上述の第６実施形態の絶縁層４７は、第１絶縁膜（ベース絶縁膜）３２、第２絶縁膜（包囲絶縁膜）３４及び第３絶縁膜（被覆絶縁膜）４６を含む多層構造になっている。
　これに対し、図７９から図８２に示すように、この第１０実施形態の絶縁層４７Ｊは、第２絶縁膜３４（図４１参照）を除いて第１絶縁膜３２及び第３絶縁膜４６を含む多層構造になっている。そして、半導体部３３及び電界効果トランジスタＱｆは、第３絶縁膜４６で覆われている。
　また、本技術の第１０実施形態に係る半導体装置１Ｊでは、サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの形状が、上述の第６実施形態の図４０から図４３に示すサイドウォールスペーサ４１ａ、４１ｂ及び４１ｃと比較して異なっている。
　具体的には、図７９から図８２に示すように、この第１０実施形態のサイドウォールスペーサ４１ａ、４１ｂ及び４１ｃは、半導体部３３の厚さ方向（Ｚ方向）に沿う高さが、半導体部３３上と、半導体部３３の外側とで異なっており、半導体部３３上での高さよりも半導体部３３の外側での高さの方が高くなっている。
　また、本技術の第１０実施形態に係る半導体装置１Ｊでは、ｎ型の半導体領域４３ａ及び４３ｂが、半導体部３３の上面部３３ａ側から下面部３３ｂに到達する深さで構成されている。その他の構成は、概ね上述の第６実施形態と同様である。
　なお、この第１０実施形態では、上述の第６実施形態との関係から第６実施形態での呼称を継続して第３絶縁膜４６と呼称するが、この呼称に限定されるのではなく、第２絶縁膜４６と呼称してもよく、また、単に絶縁膜４６と呼称してもよい。
　また、図８７、図８９、図９１及び図９２では、多結晶シリコン膜３７Ｘに、コンタクト電極形成領域３７Ｘａ及び３７Ｘｂと、ゲート電極形成領域３７Ｘｃと、を図示している。これらのコンタクト電極形成領域３７Ｘａ，３７Ｘｂ及びゲート電極形成領域３７Ｘｃは、後述する製造方法において、この多結晶シリコン膜３７Ｘをパターンニングすることにより、コンタクト電極３８ａ，３８ｂ及びゲート電極３７となる。
　≪半導体装置の製造方法≫
　次に、この第１０実施形態に係る半導体装置１Ｊの製造方法について、図８３から図１０２を用いて説明する。
　この第１０実施形態においても、上述の第６実施形態と同様に、半導体装置の製造方法に含まれる電界効果トランジスタＱｆの形成、並びにコンタクト電極３８ａ及び３８ｂの形成に特化して説明する。
　まず、図８３及び図８４（（ａ），（ｂ），（ｃ））に示すように、第１絶縁膜３２上に島状の半導体部３３を形成する。島状の半導体部３３は、上述の第６実施形態と同様の方法で形成する。即ち、半導体部３３は、例えば、上面部３３ａ、下面部（底面部）３３ｂ及び４つの側面部３３ｃ１，３３ｃ２，３３ｃ３，３３ｃ４を有する直方体形状で形成する。半導体部３３は、第１絶縁膜３２に支持されている。
　次に、上述の第６実施形態と同様に、半導体部３３にゲート絶縁膜３６を形成し、その後、ゲート絶縁膜３６をパターンニングして、図８５（（ａ），（ｂ），（ｃ））に示すように、半導体部３３の長手方向（Ｙ方向）の一端部側（側面部３３ｃ３側）及び他端部側（側面部３３ｃ４側）のゲート絶縁膜３６を選択的に除去し、上述の第６実施形態と同様に、半導体部３３の長手方向の一端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３を選択的に露出すると共に、半導体部３３の長手方向の他端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ４を選択的に露出する。ゲート絶縁膜３６のパターンニングは、周知のフォトリソグラフィ技術及びドライエッチング技術等を用いて行うことができる。
　次に、図８６及び図８７（（ａ），（ｂ），（ｃ））に示すように、第１絶縁膜３２上の全面に、電極形成材として、例えば抵抗値を低減する不純物が導入されていない多結晶シリコン膜（ノンドープドポリシリコン膜）３７Ｘを形成する。多結晶シリコン膜３７Ｘは、第１絶縁膜３２上に半導体部３３を覆うようにして例えばＣＶＤ法により成膜する。
　ここで、上述の第６実施形態の図５１Ｄ及び図５１Ｅを参照して説明すれば、この第１０実施形態においても、半導体部３３のゲート絶縁膜３６を選択的に除去した後の工程間の移動などにより、半導体部３３のゲート絶縁膜除去領域（上面部３３ａ、側面部３３ｃ１から３３ｃ４）に極薄の自然酸化膜３３Ｘが形成される。したがって、この第１０実施形態においても、半導体部３３の長手方向（Ｙ方向）の一端部側のゲート絶縁膜除去領域において、半導体部３３の長手方向の一端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３と、多結晶シリコン膜３７Ｘとの界面部に例えば膜厚が２ｎｍ程度の極薄の自然酸化膜３３Ｘが残存する。
　また、半導体部３３の長手方向（Ｙ方向）の他端部側のゲート絶縁膜除去領域においても、半導体部３３の長手方向の他端部側の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ４と多結晶シリコン膜３７Ｘとの界面部に自然酸化膜３３Ｘが残存する。
　これらの自然酸化膜３３Ｘは、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１，３３ｃ２，３３ｃ３（又は３３ｃ４）に亘って面状（膜状）に広がっている。
　次に、上述の第６実施形態と同様にして、多結晶シリコン膜３７Ｘのゲート電極形成領域上に不純物導入用マスクとしてのマスクＲＭ１を選択的に形成し、その後、マスクＲＭ１を不純物導入用マスクとして使用し、図８８及び図８９（（ａ），（ｂ））に示すように、マスクＲＭ１の外側の多結晶シリコン膜３７Ｘに不純物として例えばフッ素イオン（Ｆ－）を注入する。このフッ素イオンの注入は、上述の第６実施形態と同様の条件で行う。
　この工程において、多結晶シリコン膜３７Ｘのゲート電極形成領域３７ＸｃはマスクＲＭ１で覆われており、ゲート電極形成領域３７Ｘｃへのフッ素イオン（Ｆ－）の注入はマスクＲＭ１によって阻止される。一方、多結晶シリコン膜３７Ｘのコンタクト電極形成領域３７Ｘａ及び３７ＸｂはマスクＲＭ１で覆われておらず、コンタクト電極形成領域３７Ｘａ及び３７Ｘｂにフッ素イオン（Ｆ－）が注入（導入）される。
　次に、マスクＲＭ１を除去した後、多結晶シリコン膜３７Ｘに注入されたフッ素イオン（Ｆ－）を活性化させる熱処理を施す。
　この工程において、上述の第６実施形態の図５１Ｄ、図５１Ｅ、図５４Ａ及び図５４Ｂを参照して説明すれば、上述の第１０実施形態と同様に、多結晶シリコン膜３７Ｘ中にフッ素イオン（Ｆ－）が拡散すると共に、図５１Ｄ及び図５１Ｅに示す自然酸化膜３３Ｘ中にもフッ素イオン（Ｆ－）が拡散する。そして、フッ素イオン（Ｆ－）を含む自然酸化膜３３Ｘは、熱処理によって流動化し、図５４Ａ及び図５４Ｂに示すように、半導体部３３（上面部３３ａ及び側面部３３ｃ１，３３ｃ２，３３ｃ３，３３ｃ４）と多結晶シリコン膜３７Ｘとの界面部で粒状（球形状）の酸化物３３Ｙに変化する。
　次に、図９０、図９１（（ａ），（ｂ））に示すように、多結晶シリコン膜３７Ｘのゲート電極形成領域３７Ｘｃに開口部Ａｐ１を有する不純物導入用マスクとしてのマスクＲＭ２を多結晶シリコン膜３７Ｘ上に形成する。そして、マスクＲＭ２を不純物導入用マスクとして使用し、図９１（（ａ），（ｂ））に示すように、マスクＲＭ２の開口部Ａｐ１を通して多結晶シリコン膜３７Ｘのゲート電極形成領域３７Ｘｃに、ｎ型を呈する不純物として例えば燐イオン（Ｐ＋）を選択的に注入する。この燐イオン（Ｐ＋）の注入は、上述の第６実施形態と同様の条件で行う。ｎ型を呈する不純物としては、砒素イオン（Ａｓ＋）を用いてもよい。
　この工程において、多結晶シリコン膜３７Ｘのコンタクト電極形成領域３７Ｘａ及び３７Ｘｂは、マスクＲＭ２で覆われており、このコンタクト電極形成領域３７Ｘａ及び３７Ｘｂへの燐イオン（Ｐ＋）の導入はマスクＲＭ２によって阻止される。一方、多結晶シリコン膜３７Ｘのゲート電極形成領域３７Ｘｃには、燐イオン（Ｐ＋）が選択的に注入（導入）される。
　次に、マスクＲＭ２を除去した後、図９２及び図９３（（ａ），（ｂ））に示すように、多結晶シリコン膜３７Ｘのゲート電極形成領域３７Ｘｃを選択的に覆う不純物導入用マスクとしてのマスクＲＭ３を形成する。そして、図９２及び図９３（（ａ），（ｂ））に示すように、マスクＲＭ３を不純物導入用マスクとして使用し、マスクＲＭ３の外側の多結晶シリコン膜３７Ｘに、ｎ型を呈する不純物として例えば燐イオンを注入する。
　この燐イオン（Ｐ＋）の注入は、多結晶珪素膜３７Ｘのコンタクト電極形成領域の抵抗値を低減するためのものであると共に、半導体部３３の長手方向（Ｙ方向）の両端部側に、後述するｎ型の半導体領域３９ａ及び３９ｂを形成するためのものである。この燐イオン（Ｐ＋）の注入は、上述の第６実施形態と同様の条件で行う。ｎ型を呈する不純物としては、砒素イオン（Ａｓ＋）を用いてもよい。
　この工程において、多結晶シリコン膜３７Ｘのコンタクト電極形成領域３７Ｘａ及び３７ＸｂはマスクＲＭ３で覆われておらず、コンタクト電極形成領域３７Ｘａ及び３７Ｘｂに燐イオン（Ｐ＋）が注入（導入）される。一方、多結晶シリコン膜３７Ｘのゲート電極形成領域３７ＸｃはマスクＲＭ３で覆われており、ゲート電極形成領域３７Ｘｃへの燐イオン（Ｐ＋）の注入（導入）はマスクＲＭ３によって阻止される。
　次に、多結晶シリコン膜３７Ｘをパターンニングして、図９４及び図９５（（ａ），（ｂ），（ｃ））に示すように、多結晶シリコン膜３７Ｘのゲート電極形成領域３７Ｘｃからなるゲート電極３７を形成すると共に、多結晶シリコン膜３７Ｘのコンタクト電極形成領域３７Ｘａからなるコンタクト電極３８ａと、多結晶シリコン膜３７Ｘのコンタクト電極形成領域３７Ｘｂからなるコンタクト電極３８ｂと、を形成する。即ち、コンタクト電極３８ａ及び３８ｂは、ゲート電極３７と同一層（同一工程及び同一材料）で形成される。この多結晶シリコン膜３７Ｘのパターンニングは、周知のフォトリソグラフィ技術及びドライエッチング技術等を用いて行うことができる。
　この工程において、ゲート電極３７は、ゲート絶縁膜３６を介在して半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１，３３ｃ２の各々と向かい合って形成される。具体的には、ゲート電極３７は、半導体部３３の上面部３３ａ側にゲート絶縁膜３６を介在して設けられた頭部（第１部分）３７ａと、この頭部３７ａと一体化され、かつ半導体部３３の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側にゲート絶縁膜３６を介在して設けられた２つの脚部（第２部分）３７ｂ１及び３７ｂ２と、を含む。頭部３７ａは、半導体部３３よりも上方に突出する。２つの脚部３７ｂ１及び３７ｂ２の各々は、半導体部３３を挟むようにして半導体部３３の外側にそれぞれ別々に設けられる。
　また、この工程において、コンタクト電極３８ａは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの一方の側面部３３ｃ３側において、平面視で半導体部３３と重畳して形成される。そして、コンタクト電極３８ａは、半導体部３３よりも上方に突出した頭部３８ａ１と、この頭部３８ａ１と一体化され、かつ半導体部３３の長手方向の一端部側（側面部３３ｃ３側）を囲むようにして設けられた脚部３８ａ２と、を有する。そして、コンタクト電極３８ａは、半導体部３３の長手方向の一端部側（側面部３３ｃ３側）において、頭部３８ａ１が半導体部３３の上面部３３ａと接続され、脚部３８ａ２が半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に接続される。
　また、この工程において、コンタクト電極３８ｂは、半導体部３３の長手方向（Ｙ方向）に位置する２つの側面部３３ｃ３及び３３ｃ４のうちの他方の側面部３３ｃ４側において、平面視で半導体部３３と重畳して形成される。そして、コンタクト電極３８ｂは、半導体部３３よりも上方に突出した頭部３８ｂ１と、この頭部３８ｂ１と一体化され、かつ半導体部３３の長手方向の他端部側（側面部３３ｃ４側）設けられた脚部３８ｂ２と、を有する。そして、コンタクト電極３８ｂは、半導体部３３の長手方向の他端部側（側面部３３ｃ４側）において、頭部３８ｂ１が半導体部３３の上面部３３ａと接続され、脚部３８ｂ２が半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４に接続される。
　また、この工程において、コンタクト電極３８ａのゲート電極３７側と半導体部３３との間に、ゲート絶縁膜３６が半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１及び３３ｃ２に亘って選択的に残存（介在）すると共に、コンタクト電極３８ｂのゲート電極３７側と半導体部３３との間にも、ゲート絶縁膜３６が半導体部３３の上面部３３ａ及び２つの側面部３３ｃ１及び３３ｃ２に亘って選択的に残存（介在）する。
　そして、この第１０実施形態では、上述の第６実施形態とは異なり、ゲート電極３７と、コンタクト電極３８ａ及び３８ｂと、の間の半導体部３３においてもゲート絶縁膜３６が残存する。即ち、この第１０実施形態では、多結晶シリコン膜３７Ｘをパターンニングしてゲート電極３７及び２つのコンタクト電極３８ａ，３８ｂを形成した後も、２つのコンタクト電極３８ａとコンタクト電極３８ｂとに亘って半導体部３３の上面部３３ａ、及び２つの側面部３３ｃ１及び３３ｃ２がゲート絶縁膜３６で覆われる。
　なお、この工程において、ゲート電極３７とコンタクト電極３８ａとの間の半導体部３３におけるゲート絶縁膜３６、並びに、ゲート電極３７とコンタクト電極３８ｂとの間の半導体部３３は、ゲート絶縁膜３６の膜厚が薄い場合には、多結晶シリコン膜３３Ｘのパターンニング時のオーバーエッチングによって選択的に除去されることもある。
　次に、マスクＲＭ３を除去した後、熱処理を施し、ゲート電極３７に注入された不純物（燐イオン（Ｐ＋））を活性化させてゲート電極３７を導電化（ゲート電極３７の抵抗値を低減）すると共に、コンタクト電極３８ａ及び３８ｂの各々に注入された不純物（燐イオン（Ｐ＋））を活性化させてコンタクト電極３８ａ及び３８ｂを導電化（コンタクト電極３８ａ及び３８ｂの各々の抵抗値を低減）する。
　この工程において、コンタクト電極３８ａ及び３８ｂの各々の不純物（燐イオン（Ｐ＋））が半導体部３３の長手方向（Ｙ方向）の両端部に拡散し（染み出し）、図９６に示すように、半導体部３３の長手方向（Ｙ方向）の一方の端部側（側面部３３ｃ３側）にｎ型の半導体領域３９ａが形成されると共に、他方の端部側（側面部３３ｃ４側）にｎ型の半導体領域３９ｂが形成される。
　ｎ型の半導体領域３９ａは、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３に沿って上面部３３ａから下面部３３ｂに亘って三次元的（立体的）に形成される。また、ｎ型の半導体領域３９ｂも、半導体部３３の３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４に沿って上面部３３ａから下面部３３ｂに亘って三次元的（立体的）形成される。ｎ型の半導体領域３９ａ及び３９ｂの各々は、半導体部３３の上面部３３ａ側から下面部３３ｂ側の第１絶縁膜３２に到達する深さで半導体部３３に形成される。
　この工程の熱処理においても、自然酸化膜３３Ｘ（図５１Ｄ及び図５１Ｅ参照）が流動化して粒状の酸化物３３Ｙ（図５４Ａ及び図５４Ｂ参照）に変化する現象を生じさせることができる。
　次に、図９７に示すように、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ｎ型の半導体領域３９ａ及び３９ｂよりも不純物濃度が低い一対のｎ型の半導体領域４０ａ及び４０ｂを形成する。この一対のｎ型の半導体領域４０ａ及び４０ｂの各々は、エクステンション領域として機能する。
　この一対のｎ型の半導体領域４０ａ及び４０ｂの各々は、ゲート電極３７及びコンタクト電極３８ａ，３８ｂを不純物導入用マスクとして使用し、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）を注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。この砒素イオン（Ａｓ＋）の注入は、上述の第６実施形態とは異なり、例えば、ドーズ量が１×１０１４／ｃｍ２程度、加速エネルギが８０～１５０ｋｅＶ程度の条件で行う。ｎ型を呈する不純物としては、燐イオン（Ｐ＋）を用いてもよい。
　この工程において、一対のｎ型の半導体領域４０ａ及び４０ｂの各々は、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ゲート電極３７の頭部３７ａに整合して形成される。
　また、一対のｎ型の半導体領域４０ａ及び４０ｂのうち、一方の半導体領域４０ａは、ｎ型の半導体領域３９ａと接して半導体部３３に形成され、他方の半導体領域４０ｂは、ｎ型の半導体領域３９ｂと接して半導体部３３に形成される。
　また、ｎ型の半導体領域４０ａ及び４０ｂの各々は、半導体部３３の上面部３３ａ側から下面部３３ｂ側の第１絶縁膜３２に到達する深さで半導体部３３に形成される。
　また、この工程の熱処理においても、自然酸化膜３３Ｘ（図５１Ｄ及び図５１Ｅ参照）が流動化して粒状の酸化物３３Ｙ（図５４Ａ及び図５４Ｂ参照）に変化する現象を生じさせることができる。
　次に、図９８及び図９９に示すように、ゲート電極３７の側壁にサイドウォールスペーサ４１ｃを形成すると共に、コンタクト電極３８ａ及び３８ｂの各々の側壁にサイドウォールスペーサ４１ａ及び４１ｂを形成する。
　サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、コンタクト電極３８ａ及び３８ｂ、並びにゲート電極３７を覆うようにして第１絶縁膜３２上の全面に、酸化シリコン膜に対して選択性を有する絶縁膜として例えば窒化シリコン膜をＣＶＤ法で成膜し、その後、この窒化シリコン膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。
　サイドウォールスペーサ４１ａは、コンタクト電極３８ａを囲むようにして形成され、コンタクト電極３８ａに整合して形成される。サイドウォールスペーサ４１ｂは、コンタクト電極３８ｂを囲むようにして形成され、コンタクト電極３８ｂに整合して形成される。サイドウォールスペーサ４１ｃは、ゲート電極３７を囲むようにして形成され、ゲート電極３７に整合して形成される。
　サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、第１絶縁膜３２上及び半導体部３３上において、半導体部３３を横切るようにして形成される。サイドウォールスペーサ４１ａは、半導体部３３上ではコンタクト電極３８ａの頭部３８ａ１と隣り合って形成され、半導体部３３の外側ではコンタクト電極３８ａの頭部３８ａ１及び脚部３８ａ２と隣り合って形成される。サイドウォールスペーサ４１ｂは、半導体部３３上ではコンタクト電極３８ｂの頭部３８ｂ１と隣り合って形成され、半導体部３３の外側ではコンタクト電極３８ｂの頭部３８ｂ１及び脚部３８ｂ２と隣り合って形成される。サイドウォールスペーサ４１ｃは、半導体部３３上ではゲート電極３７の頭部３７ａと隣り合って形成され、半導体部３３の外側ではゲート電極３７の頭部３７ａ及び脚部３７ｂ１，３７ｂ２と隣り合って形成される。即ち、サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々は、平面視で半導体部３３と重畳する部分と、半導体部３３と重畳しない部分とで半導体部３３の厚さ方向（Ｚ方向）に沿う長さが異なっており、半導体部３３と重畳しない部分の長さの方が半導体部３３と重畳する部分の長さよりも長い。
　次に、図１００に示すように、バッファ絶縁膜４２を形成する。バッファ絶縁膜４２は、ゲート電極３７の頭部３７ａ、２つのコンタクト電極３８ａ及び３８ｂの各々の頭部３８ａ１及び３８ｂ１、サイドウォールスペーサ４１ａ、４１ｂ及び４１ｃの各々を覆うと共に、ゲート電極３７の頭部３７ａと、コンタクト電極３８ａ及び３８ｂと、の間の半導体部３３上を覆うように形成する。このバッファ絶縁膜４２は、後述するｎ型の半導体領域４３ａ，４３ｂの形成工程において、不純物をイオン注入するときのバッファ膜として使用される。バッファ絶縁膜４２としては、例えば酸化シリコン膜を用いることができる。
　次に、図１０１に示すように、ゲート電極３７のゲート長方向（Ｙ方向）の両側の各々の半導体部３３に、ｎ型の半導体領域３９ａ及び３９ｂよりも不純物濃度が高い一対のｎ型の半導体領域４３ａ及び４３ｂを形成する。
　この一対のｎ型の半導体領域４３ａ及び４３ｂの各々は、ゲート電極３７、コンタクト電極３８ａ，３８ｂ及びサイドウォールスペーサ４１ａ，４１ｂ，４１ｃを不純物導入用マスクとして使用し、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃと、コンタクト電極３８ａの側壁のサイドウォールスペーサ４１ａとの間の半導体部３３、並びに、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃと、コンタクト電極３８ｂのサイドウォールスペーサ４１ｂとの間の半導体部３３に、それぞれバッファ絶縁膜４２を通して、ｎ型を呈する不純物として例えば燐イオン（Ｐ＋）を注入し、その後、不純物を活性化させる熱処理を施すことによって形成することができる。
　この燐イオン（Ｐ＋）の注入は、上述の第６実施形態とは異なる条件で行う。例えば、この燐イオン（Ｐ＋）の注入は、ドーズ量が８×１０１５／ｃｍ２程度、加速エネルギが１０ｋｅＶ程度の条件で行う。ｎ型を呈する不純物としては、砒素イオン（Ａｓ＋）を用いてもよい。
　この工程において、バッファ絶縁膜４２を通して半導体部３３に燐イオン（Ｐ＋）を注入しているので、イオン注入による半導体部３３のダメージを抑制することができる。
　また、この工程において、ｎ型の半導体領域４３ａは、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃ及びコンタクト電極３８ａの側壁のサイドウォールスペーサ４１ａに整合して形成される。また、ｎ型の半導体領域４３ｂは、ゲート電極３７の側壁のサイドウォールスペーサ４１ｃ及びコンタクト電極３８ｂの側壁のサイドウォールスペーサ４１ｂに整合して形成される。
　また、この工程において、ｎ型の半導体領域４３ａ及び４３ｂは、上述の第６実施形態とは異なり、半導体部３３の上面側から下面側に亘って延伸し、第１絶縁膜３２に到達する深さで形成される。
　また、この工程において、ｎ型の半導体領域３９ａ、ｎ型の半導体領域４０ａ及びｎ型の半導体領域４３ａを含む主電極領域４４ａが形成されると共に、ｎ型の半導体領域３９ｂ、ｎ型の半導体領域４０ｂ及びｎ型の半導体領域４３ｂを含む主電極領域４４ｂが形成される。
　また、この工程において、一対の主電極領域４４ａと４４ｂとの間の半導体部３３にチャネル形成部４５が形成される。
　また、この工程において、ゲート絶縁膜３６、ゲート電極３７、一対の主電極領域４４ａ，４４ｂ及びチャネル形成部４５などを有する電界効果トランジスタＱｆが半導体部３３に形成される。
　また、この工程の熱処理においても、自然酸化膜３３Ｘ（図５１Ｄ及び図５１Ｅ参照）が流動化して粒状の酸化物３３Ｙ（図５４Ａ及び図５４Ｂ参照）に変化する現象を生じさせることができる。
　次に、図１０２に示すように、半導体部３３、ゲート電極３７、コンタクト電極３８ａ及び３８ｂを覆うようにしてバッファ絶縁膜４２上の全面に第３絶縁膜４６（第２絶縁膜４６，絶縁膜４６）を形成する。第３絶縁膜４６は、ゲート電極３７、コンタクト電極３８ａ及び３８ｂの各々の頭部３７ａ、３８ａ１及び３８ｂ１上を含むバッファ絶縁膜４２上の全面に、絶縁膜として例えば酸化シリコン膜を形成した後、この酸化シリコン膜の表面をＣＭＰ法などで平坦化することによって形成することができる。
　この工程において、第１絶縁膜３２、バッファ絶縁膜４２及び第３絶縁膜４６を含み、かつ半導体部３３及び電界効果トランジスタＱｆを包含する絶縁層４７Ｊが形成される。
　次に、上述の第６実施形態と同様の工程を施して、掘り込み部４８ａ，４８ｂ，４８ｃ、コンタクト電極４９ａ，４９ｂ，４９ｃ、及び配線５０ａ，５０ｂ，５０ｃを形成することにより、図７９から図８２に示す状態となる。
　なお、この第１０実施形態のように、ゲート電極３７とコンタクト電極３８ａ，３８ｂとの間の半導体部３３にゲート絶縁膜３６が残存する場合は、バッファ絶縁膜４２を省略してもよい。この場合、絶縁層４７Ｊは、バッファ絶縁膜４２を含まない構成となる。
　また、この第１０実施形態の製造方法では、自然酸化膜３３Ｘから粒状の酸化物３３Ｙへの変化を促進するためのフッ素イオン（Ｆ－）を多結晶シリコン膜３７Ｘに注入しているが、自然酸化膜３３Ｘが熱処理によって流動化する程度の不純物の導入が担保される場合には、このフッ素イオン（Ｆ－）の注入は省略してもよい。
　また、この第１０実施形態の製造方法では、ｎ型の半導体領域４０ａ及び４０ｂの不純物を活性化させるための熱処理と、ｎ型の半導体領域４３ａ及び４３ｂの不純物を活性化させるための熱処理とを別工程で実施しているが、ｎ型の半導体領域４０ａ及び４０ｂの不純物を活性化させるための熱処理を、ｎ型の半導体領域４３ａ及び４３ｂの不純物を活性化させるための熱処理と同一工程で実施してもよい。
　≪第１０実施形態の主な効果≫
　この第１０実施形態に係る半導体装置１Ｊは、上述の第６実施形態に係る半導体装置１Ｆと同様に、平面視でゲート電極３７のゲート長方向（Ｙ方向）の両側の半導体部３３と重畳して設けられたコンタクト電極３８ａ及び３８ｂを備えている。そして、コンタクト電極３８ａは、半導体部３３の長手方向（Ｙ方向）の一端部側において、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１、３３ｃ２及び３３ｃ３の各々に接続されている。同様に、コンタクト電極３８ｂも、半導体部３３の長手方向（Ｙ方向）の他端部側において、半導体部３３の上面部３３ａ及び３つの側面部３３ｃ１、３３ｃ２及び３３ｃ４の各々に接続されている。
　したがって、この第１０実施形態に係る半導体装置１Ｊにおいても、上述の第６実施形態に係る半導体装置１Ｆと同様の効果が得られる。
　また、この第１０実施形態に係る半導体装置１Ｊの製造方法では、上述の第６実施形態に係る半導体装置１Ｆの製造方法とは異なり、第２絶縁膜３４の形成工程や、この第２絶縁膜３４に掘り込み部３５ｃ１，３５ｃ２、３５ａ，３５ｂを形成するための形成工程を省略している。したがって、この第１０実施形態に係る半導体装置１Ｊの製造方法によれば、上述の第６実施形態に係る半導体装置１Ｆの製造方法と比較して製造工程数を少なくすることができ、電界効果トランジスタＱｆの相互コンダクタンス（ｇｍ）の向上を低コストで図ることができる。
　また、第２絶縁膜３４に掘り込み部３５ｃ１，３５ｃ２、３５ａ，３５ｂを形成するときのエッチングによって半導体部３３が受けるプロセス上のダメージを排除できるため、電界効果トランジスタＱｆの特性ばらつきを抑制することができ、より信頼性の高い電界効果トランジスタＱｆを製造することができる。
　また、この第１０実施形態に係る半導体装置１Ｊの製造方法によれば、上述の第６実施形態と同様に、ゲート電極３７、コンタクト電極３８ａ、及びコンタクト電極３８ｂの各々の頭部３７ａ，３８ａ１，３８ｂ１が概ね同じ高さになるので、絶縁膜４６に掘り込み部４８ａ，４８ｂ，４８ｃの各々をドライエッチングで形成する際に、オーバーエッチング量を低減することができるため、各々の掘り込み部の開口幅を小さくすることができると共に、ばらつきを少なくすることができる。これにより、コンタクト抵抗、配線抵抗及び配線容量のばらつきを抑制することができ、ロバスト性のよい半導体装置１Ｊを提供することができる。
　なお、この第１０実施形態に係る電界効果トランジスタＱｆ及びコンタクト電極３８ａ及び３８ｂを上述の第９実施形態に係る固体撮像装置１Ｉに適用することができる。この場合においても、上述の第９実施形態に係る固体撮像装置１Ｉと同様の効果が得られる。
　また、この第１０実施形態に係る半導体装置１Ｊにおもいても、上述の第７実施形態に係る半導体装置１Ｇと同様に、コンタクト電極４９ａ、４９ｂ及び４９ｃを省略し、コンタクト電極３８ａ及び３８ｂ、並びにゲート電極３７の各々に、配線５０ａ、５０ｂ及び５０ｃの各々を直に接続してもよい。
　〔第１１実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１０３は、本技術の第１０実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図１０３に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として、本技術の第５実施形態に係る固体撮像装置１Ｅ又は第９実施形態に係る固体撮像装置１Ｉを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号（画像信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第１１実施形態の電子機器２００では、固体撮像装置２０１において、画素トランジスタの相互コンダクタスが向上しているため、画質の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　〔その他の実施形態〕
　上述の実施形態では、Ｙ方向に延伸する直方体形状の半導体部に電界効果トランジスタが設けられた場合について説明した。しかしながら、本技術は直方体形状の半導体部に限定されない。
　例えば、平面形状がＬ字形状で構成された半導体部の隅角部にチャネル形成部及びゲート電極が設けられた電界効果トランジスタを有する半導体装置にも本技術を適用することができる。
　また、上述の第１実施形態から第１０実施形態では、コンタクト電極が接続される半導体部として、第１絶縁膜２，３２上に設けられた島状の半導体部３，３３について説明した。しかしながら、本技術は、絶縁膜２，２２上に設けられた島状の半導体部３，３３に限定されない。
　例えば、半導体からなるベース部と一体化して突出する島状の半導体部にコンタクト電極が接続される場合においても本技術を適用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　上面部及び側面部を有する島状の半導体部と、
　前記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
　前記電界効果トランジスタを覆う絶縁層と、
　平面視で前記ゲート電極の外側の前記半導体部と重畳して前記絶縁層に設けられたコンタクト電極と、
　を備え、
　前記コンタクト電極は、前記半導体部の前記上面部及び側面部に接続されている、半導体装置。
（２）
　前記ゲート電極は、前記半導体部の第１方向において前記上面部及び前記側面部に亘って設けられ、
　前記コンタクト電極は、前記半導体部の前記第１方向と交差する第２方向での端部よりも前記ゲート電極側に位置している、上記（１）に記載の半導体装置。
（３）
　前記コンタクト電極は、前記半導体部の前記第１方向において互いに反対側に位置する２つの前記側面部の少なくとも何れか一方に接続されている、上記（２）に記載の半導体装置。
（４）
　前記半導体部は、前記上面部とは反対側の下面部を更に有し、
　前記コンタクト電極は、前記下面部にも接続されている、上記（１）から（３）の何れかに記載の半導体装置。
（５）
　前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に有し、
　前記半導体部の前記第１方向において、前記コンタクト電極の幅は、前記ゲート電極と、前記ゲート電極の両側の前記サイドウォールスペーとを含む幅よりも狭い、上記（２）から（４）の何れかに記載の半導体装置。
（６）
　前記絶縁層を貫通し、かつ前記半導体部の前記第１方向の外側に前記コンタクト電極と隣り合って設けられた貫通コンタクト電極を更に備え、
　前記コンタクト電極は、前記半導体部の前記貫通コンタクト電極側とは反対側の前記側面部に接続されている、上記（１）から（７）の何れかに記載の半導体装置。
（７）
　前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に有し、
　前記コンタクト電極は、前記一対の主電極領域の何れか一方の主電極領域と電気的に接続されている、上記（１）から（６）の何れかに記載の半導体装置。
（８）
　光電変換部と、前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路と、を更に備え、
　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、上記（１）から（７）の何れかに記載の半導体装置。
（９）
　平面視で前記半導体部と重畳して配置され、かつ前記光電変換部が設けられた半導体層を更に備えている、上記（８）に記載の半導体装置。
（１０）
　上面部及び側面部を有する島状の半導体部と、
　前記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
　前記電界効果トランジスタを覆う絶縁層と、
　平面視で前記ゲート電極の外側の前記半導体部と重畳して前記絶縁層に設けられたコンタクト電極と、を備え、
　前記コンタクト電極は、前記半導体部の前記上面部及び側面部に接続され、かつ前記ゲート電極と同一層で形成されている、半導体装置。
（１１）
　前記半導体部は、単結晶で構成され、
　前記コンタクト電極は、多結晶の半導体材料で構成されている、上記（１０）に記載の半導体装置。
（１２）
　前記半導体部と前記コンタクト電極との間に複数の絶縁物が点在している、上記（１０）又は（１１）に記載の半導体装置。
（１３）
　前記コンタクト電極の前記ゲート電極側と前記半導体部との間に、前記上面部及び側面部に亘って前記ゲート絶縁膜が選択的に設けられている、上記（１０）から（１２）の何れかに記載の半導体装置。
（１４）
　前記ゲート電極及び前記コンタクト電極は、平面視で前記半導体部と重畳する部分の厚さが同一である、上記（１０）から（１３）の何れかに記載の半導体装置。
（１５）
　前記ゲート電極は、前記半導体部の第１方向において前記上面部及び前記側面部に亘って設けられ、
　前記コンタクト電極は、前記半導体部の前記第１方向と交差する第２方向での端部よりも前記ゲート電極側に位置している、上記（１０）から（１４）の何れかに記載の半導体装置。
（１６）
　前記コンタクト電極は、前記半導体部の前記第１方向において互いに反対側に位置する２つの前記側面部の少なくとも何れか一方に接続されている、上記（１５）に記載の半導体装置。
（１７）
　前記半導体部は、前記上面部とは反対側の下面部を更に有し、
　前記コンタクト電極は、前記下面部にも接続されている、上記（１）から（１６）の何れかに記載の半導体装置。
（１８）
　前記コンタクト電極を第１コンタクト電極とし、
　前記平面視で前記第１コンタクト電極と重畳して前記第１コンタクト電極に接続された第２コンタクト電極を更に備えている、上記（１０）から（１７）の何れかに記載の半導体装置。
（１９）
　前記コンタクト電極には、前記絶縁層の前記半導体部側とは反対側に設けられた配線が接続されている、上記（１０）から（１８）の何れかに記載の半導体装置。
（２０）
　半導体装置と、
　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
　前記半導体装置から出力される信号に信号処理を行う信号処理回路と、
　を備え、
　前記半導体装置は、
　上面部及び側面部を有する島状の半導体部と、
　前記半導体部の前記上面部及び前記側面部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
　前記電界効果トランジスタを覆う絶縁層と、
　平面視で前記ゲート電極の外側の前記半導体部と重畳して前記絶縁層に設けられたコンタクト電極と、
　を備え、
　前記コンタクト電極は、前記半導体部の前記上面部及び側面部に接続されている、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｆ，１Ｆ１，１Ｆ２，１Ｆ３，１Ｇ，１Ｈ，１Ｊ　半導体装置
　１Ｅ，１Ｉ　固体撮像装置
　２　第１絶縁膜（ベース絶縁膜）
　３　半導体部（第１半導体層）
　３ａ　上面部
　３ｂ　下面部
　３ｃ１，３ｃ２，３ｃ３，３ｃ４　側面部
　４　第２絶縁膜（包囲絶縁膜）
　５ａ，５ｂ　掘り込み部（ゲート電極用掘り込み部）
　６　ゲート絶縁膜
　７　ゲート電極
　７ａ　頭部（第１部分）
　７ｂ１，７ｂ２，７ｂ３　脚部（第２部分）
　７Ｘ　ゲート材
　８　エクステンション領域
　９　サイドウォールスペーサ
　１０　コンタクト領域
　１１ａ，１１ｂ　主電極領域
　１２　チャネル形成部
　１３　第３絶縁膜（被覆絶縁膜）
　１４　絶縁層（包含絶縁層）
　１５ａ，１５ｂ，１５ｃ　掘り込み部
　１６ａ，１６ｂ，１６ｃ　バリアメタル膜
　１７ａ，１７ｂ，１７ｃ　コンタクト電極
　２２　層
　２３　掘り込み部
　２４　貫通コンタクト電極
　３２　第１絶縁膜（ベース絶縁膜）
　３３　半導体部（第１半導体層）
　３３ａ　上面部
　３３ｂ　下面部
　３３ｃ１，３ｃ２，３ｃ３，３ｃ４　側面部
　３３Ｘ　自然酸化膜
　３３Ｙ　酸化物
　３４　第２絶縁膜（包囲絶縁膜）
　３５ａ，３５ｂ，３５ｃ１，３５ｃ２　掘り込み部
　３６　ゲート絶縁膜
　３７　ゲート電極
　３７ａ　頭部（第１部分）
　３７ｂ１，３７ｂ２　脚部（第２部分）
　３８ａ，３８ｂ　コンタクト電極（第１コンタクト電極）
　３８ａ１，３８ｂ１　頭部（第１部分）
　３８ａ２，３８ｂ２　脚部（第２部分）
　３９ａ，３９ｂ　ｎ型の半導体領域
　４０ａ，４０ｂ　ｎ型の半導体領域（エクステンション領域）
　４１ａ，４１ｂ，４１ｃ　サイドウォールスペーサ
　４２　バッファ絶縁膜
　４３ａ，４３ｂ　ｎ型の半導体領域
　４４ａ，４４ｂ　主電極領域
　４５　チャネル形成部
　４６　第３絶縁膜（被覆絶縁膜）
　４７，４７Ｊ…絶縁層（包含絶縁層）
　４８ａ，４８ｂ，４８ｃ　掘り込み部
　４９ａ，４９ｂ，４９ｃ　コンタクト電極（第２コンタクト電極）
　５０ａ，５０ｂ，５０ｃ　配線
　１０２　半導体チップ
　１０２Ａ　画素アレイ部
　１０２Ｂ　周辺部
　１０３　画素
　１０４　垂直駆動回路
　１０５　カラム信号処理回路
　１０６　水平駆動回路
　１０７　出力回路
　１０８　制御回路
　１１０　画素駆動線
　１１１　垂直信号線
　１１３　ロジック回路
　１１４　ボンディングパッド
　１１５　画素回路
　１２４　光電変換部
　１３０　半導体層（第２半導体層）
　１３１　絶縁層
　１４１　平坦化層
　１４２　カラーフィルタ層
　１４３　レンズ層
　２００　電子機器
　２０１　固体撮像装置
　２０２　光学レンズ
　２０３　シャッタ装置
　２０４　駆動回路
　２０５　信号処理回路
　２０６　入射光

Claims (20)

  1. 　上面部及び側面部を有する島状の半導体部と、
    　前記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
    　前記電界効果トランジスタを覆う絶縁層と、
    　平面視で前記ゲート電極の外側の前記半導体部と重畳して前記絶縁層に設けられたコンタクト電極と、
    　を備え、
    　前記コンタクト電極は、前記半導体部の前記上面部及び側面部に接続されている、半導体装置。
  2. 　前記ゲート電極は、前記半導体部の第１方向において前記上面部及び前記側面部に亘って設けられ、
    　前記コンタクト電極は、前記半導体部の前記第１方向と交差する第２方向での端部よりも前記ゲート電極側に位置している、請求項１に記載の半導体装置。
  3. 　前記コンタクト電極は、前記半導体部の前記第１方向において互いに反対側に位置する２つの前記側面部の少なくとも何れか一方に接続されている、請求項２に記載の半導体装置。
  4. 　前記半導体部は、前記上面部とは反対側の下面部を更に有し、
    　前記コンタクト電極は、前記下面部にも接続されている、請求項１に記載の半導体装置。
  5. 　前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に有し、
    　前記半導体部の前記第１方向において、前記コンタクト電極の幅は、前記ゲート電極と、前記ゲート電極の両側の前記サイドウォールスペーサとを含む幅よりも狭い、請求項２に記載の半導体装置。
  6. 　前記絶縁層を貫通し、かつ前記半導体部の前記第１方向の外側に前記コンタクト電極と隣り合って設けられた貫通コンタクト電極を更に備え、
    　前記コンタクト電極は、前記半導体部の前記貫通コンタクト電極側とは反対側の前記側面部に接続されている、請求項１に記載の半導体装置。
  7. 　前記電界効果トランジスタは、前記ゲート電極のゲート長方向の両側の前記半導体部に設けられた一対の主電極領域を更に有し、
    　前記コンタクト電極は、前記一対の主電極領域の何れか一方の主電極領域と電気的に接続されている、請求項１に記載の半導体装置。
  8. 　光電変換部と、前記光電変換部で光電変換された信号電荷を画素信号に変換する画素回路と、を更に備え、
    　前記画素回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、請求項１に記載の半導体装置。
  9. 　平面視で前記半導体部と重畳して配置され、かつ前記光電変換部が設けられた半導体層を更に備えている、請求項８に記載の半導体装置。
  10. 　上面部及び側面部を有する島状の半導体部と、
    　前記半導体部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
    　前記電界効果トランジスタを覆う絶縁層と、
    　平面視で前記ゲート電極の外側の前記半導体部と重畳して前記絶縁層に設けられたコンタクト電極と、を備え、
    　前記コンタクト電極は、前記半導体部の前記上面部及び側面部に接続され、かつ前記ゲート電極と同一層で形成されている、半導体装置。
  11. 　前記半導体部は、単結晶で構成され、
    　前記コンタクト電極は、多結晶の半導体材料で構成されている、請求項１０に記載の半導体装置。
  12. 　前記半導体部と前記コンタクト電極との間に複数の絶縁物が点在している、請求項１０に記載の半導体装置。
  13. 　前記コンタクト電極の前記ゲート電極側と前記半導体部との間に、前記上面部及び側面部に亘って前記ゲート絶縁膜が選択的に設けられている、請求項１０に記載の半導体装置。
  14. 　前記ゲート電極及び前記コンタクト電極は、平面視で前記半導体部と重畳する部分の厚さが同一である、請求項１０に記載の半導体装置。
  15. 　前記ゲート電極は、前記半導体部の第１方向において前記上面部及び前記側面部に亘って設けられ、
    　前記コンタクト電極は、前記半導体部の前記第１方向と交差する第２方向での端部よりも前記ゲート電極側に位置している、請求項１０に記載の半導体装置。
  16. 　前記コンタクト電極は、前記半導体部の前記第１方向において互いに反対側に位置する２つの前記側面部の少なくとも何れか一方に接続されている、請求項１５に記載の半導体装置。
  17. 　前記半導体部は、前記上面部とは反対側の下面部を更に有し、
    　前記コンタクト電極は、前記下面部にも接続されている、請求項１０に記載の半導体装置。
  18. 　前記コンタクト電極を第１コンタクト電極とし、
    　前記平面視で前記第１コンタクト電極と重畳して前記第１コンタクト電極に接続された第２コンタクト電極を更に備えている、請求項１０に記載の半導体装置。
  19. 　前記コンタクト電極には、前記絶縁層の前記半導体層側とは反対側に設けられた配線が接続されている、請求項１０に記載の半導体装置。
  20. 　半導体装置と、
    　被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
    　前記半導体装置から出力される信号に信号処理を行う信号処理回路と、
    　を備え、
    　前記半導体装置は、
    　上面部及び側面部を有する島状の半導体部と、
    　前記半導体部の前記上面部及び前記側面部にゲート絶縁膜を介在して設けられたゲート電極を有する電界効果トランジスタと、
    　前記電界効果トランジスタを覆う絶縁層と、
    　平面視で前記ゲート電極の外側の前記半導体部と重畳して前記絶縁層に設けられたコンタクト電極と、
    　を備え、
    　前記コンタクト電極は、前記半導体部の前記上面部及び側面部に接続されている、電子機器。
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