KR20180028923A - 적층 웨이퍼의 가공 방법 - Google Patents

적층 웨이퍼의 가공 방법 Download PDF

Info

Publication number
KR20180028923A
KR20180028923A KR1020170111223A KR20170111223A KR20180028923A KR 20180028923 A KR20180028923 A KR 20180028923A KR 1020170111223 A KR1020170111223 A KR 1020170111223A KR 20170111223 A KR20170111223 A KR 20170111223A KR 20180028923 A KR20180028923 A KR 20180028923A
Authority
KR
South Korea
Prior art keywords
silicon substrate
cutting
laminated wafer
divided
glass substrate
Prior art date
Application number
KR1020170111223A
Other languages
English (en)
Other versions
KR102333519B1 (ko
Inventor
마키코 오마에
Original Assignee
가부시기가이샤 디스코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 디스코 filed Critical 가부시기가이샤 디스코
Publication of KR20180028923A publication Critical patent/KR20180028923A/ko
Application granted granted Critical
Publication of KR102333519B1 publication Critical patent/KR102333519B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 불투과층이 형성된 적층 웨이퍼를 양호하게 분할하는 것을 목적으로 한다.
실리콘 기판(W1)의 표면측에 유리 기판(W2)이 접착된 적층 웨이퍼(W)의 가공 방법으로서, 적외선이 투과하기 어려운 불투과층(14)이 형성된 실리콘 기판의 이면측으로부터, 디바이스가 형성되어 있지 않은 외주 잉여 영역을 절입하여 실리콘 기판을 노출시키고, 외주 잉여 영역에서 노출된 실리콘 기판의 상방에 적외선 카메라를 위치시켜 실리콘 기판의 표면측의 분할 예정 라인을 검출하여 얼라인먼트를 실시하며, 실리콘 기판용의 제1 절삭 블레이드로 분할 예정 라인을 따라 절입하여 실리콘 기판을 분할하고, 유리 기판용의 제2 절삭 블레이드로 실리콘 기판을 분할한 홈을 따라 절입하여 유리 기판을 분할하는 구성으로 하였다.

Description

적층 웨이퍼의 가공 방법{METHOD FOR PROCESSING A STACKED WAFER}
본 발명은 적층 웨이퍼를 분할 예정 라인을 따라 분할하는 적층 웨이퍼의 가공 방법에 관한 것이다.
종래, 적층 웨이퍼로서는 실리콘 기판의 표면에 유리 기판을 수지로 접착한 것이 알려져 있고, 이러한 종류의 적층 웨이퍼의 가공 방법으로서 초음파 블레이드로 절삭하는 방법이 제안되어 있다(예컨대, 특허문헌 1 참조). 특허문헌 1에 기재된 가공 방법에서는, 실리콘 기판의 이면에 보호 테이프가 첩착(貼着)되고, 유리 기판을 상방으로 향하게 한 상태로 척 테이블에 보호 테이프측이 유지된다. 그리고, 촬상 수단에 의해 유리 기판을 투과해서 실리콘 기판의 표면의 분할 예정 라인이 검출되어 얼라인먼트되고, 분할 예정 라인을 따라 초음파 블레이드에 의해 유리 기판 및 실리콘 기판이 절삭된다.
[특허문헌 1] 일본 특허 공개 제2007-081264호 공보
그런데, 적층 웨이퍼의 실리콘 기판의 이면측에 금속막이나 새틴 피니시면(satin finish surface) 등이 형성된 것이 존재하고 있다. 금속막이나 새틴 피니시면은 적외선을 통과시키기 어려운 불투과층이기 때문에, 실리콘 기판을 상방으로 향하게 한 상태에서는 적외선 카메라를 이용한 얼라인먼트를 할 수 없고, 특허문헌 1의 가공 방법과 같이 적층 웨이퍼를 유리 기판측으로부터 절삭할 필요가 있다. 그러나, 실리콘 기판의 이면에 금속막이 형성되어 있으면 금속 버어가 발생하고, 실리콘 기판의 이면에 새틴 피니시면이 형성되어 있으면 이면 치핑이 악화되거나 하여, 분할 후의 칩에 불량이 발생하기 쉬워진다고 하는 문제점이 발생하고 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 불투과층이 형성된 적층 웨이퍼를 양호하게 분할할 수 있는 적층 웨이퍼의 가공 방법을 제공하는 것을 목적의 하나로 한다.
본 발명의 일 양태의 적층 웨이퍼의 가공 방법은, 실리콘 기판의 표면에 복수의 분할 예정 라인에 의해 구획된 디바이스가 복수개 형성된 실리콘 기판의 상기 표면측에 수지로 유리 기판이 접착된 적층 웨이퍼의 가공 방법으로서, 실리콘 기판의 이면에는 적외선이 투과하기 어려운 불투과층이 형성되고, 상기 유리 기판측에 보호 테이프가 첩착된 적층 웨이퍼의 상기 보호 테이프를 통해 상기 유리 기판측을 절삭 장치의 척 테이블 상면에 배치하는 배치 단계와, 상기 배치 단계를 실시한 후에, 상기 절삭 장치의 절삭 블레이드로 상기 복수의 디바이스가 형성되어 있지 않은 외주 잉여 영역의 상기 불투과층을 절삭해서 제거하여 실리콘 기판을 노출시키는 외주 잉여 영역 실리콘 기판 노출 단계와, 상기 외주 잉여 영역 실리콘 기판 노출 단계를 실시한 후에, 상기 외주 잉여 영역의 노출된 실리콘 기판 상에 적외선 카메라를 위치시켜 상기 실리콘 기판을 투과해서 상기 표면측의 분할 예정 라인을 검출하여 얼라인먼트를 행하는 얼라인먼트 단계와, 상기 얼라인먼트 단계를 실시한 후에, 상기 적층 웨이퍼의 상기 실리콘 기판측으로부터 제1 절삭 블레이드를 상기 수지의 중간까지 절입하여, 상기 실리콘 기판을 상기 분할 예정 라인을 따라 분할하는 제1 절삭 단계와, 상기 제1 절삭 단계를 실시한 후에, 상기 제1 절삭 단계에서 절삭한 홈을 따라, 제2 절삭 블레이드를 상기 보호 테이프의 중간까지 절입하여, 상기 유리 기판을 상기 분할 예정 라인을 따라 분할하는 제2 절삭 단계를 구비한다.
이 구성에 의하면, 적층 웨이퍼의 실리콘 기판의 이면을 덮는 불투과층 중, 디바이스가 형성되어 있지 않은 외주 잉여 영역이 제거되어 실리콘 기판이 부분적으로 노출된다. 이 노출된 실리콘 기판에 적외선 카메라를 위치시킴으로써, 실리콘 기판을 투과한 적외선에 의해 실리콘 기판의 표면측의 분할 예정 라인이 검출되어 얼라인먼트가 실시된다. 또한, 실리콘 기판의 이면의 불투과층측으로부터 절입되기 때문에, 버어가 발생하기 어렵게 되고 이면 치핑이 발생하기 어렵게 되어 있다. 따라서, 불투과층이 형성된 적층 웨이퍼를 분할 예정 라인을 따라 양호하게 분할할 수 있다.
본 발명에 의하면, 실리콘 기판의 이면의 불투과층 중 외주 잉여 영역을 제거하여 얼라인먼트를 가능하게 하고, 실리콘 기판의 이면의 불투과층측으로부터 절입함으로써, 불투과층에 기인한 문제점을 해소하면서 적층 웨이퍼를 양호하게 분할할 수 있다.
도 1은 본 실시형태의 적층 웨이퍼의 분해 사시도이다.
도 2는 비교예의 적층 웨이퍼의 가공 방법의 설명도이다.
도 3은 본 실시형태의 배치 단계의 일례를 도시한 도면이다.
도 4는 본 실시형태의 외주 잉여 영역 실리콘 기판 노출 단계의 일례를 도시한 도면이다.
도 5는 본 실시형태의 얼라인먼트 단계의 일례를 도시한 도면이다.
도 6은 본 실시형태의 제1 절삭 단계의 일례를 도시한 도면이다.
도 7은 본 실시형태의 제2 절삭 단계의 일례를 도시한 도면이다.
이하, 첨부 도면을 참조하여, 본 실시형태의 적층 웨이퍼의 가공 방법에 대해 설명한다. 먼저, 가공 대상이 되는 적층 웨이퍼에 대해 설명한다. 도 1은 본 실시형태의 적층 웨이퍼의 분해 사시도이다. 도 2는 비교예의 적층 웨이퍼의 가공 방법의 설명도이다.
도 1에 도시된 바와 같이, 적층 웨이퍼(W)는, 실리콘 기판(W1)의 표면(11)측에 유리 기판(W2)을 투명한 수지(13)(도 3 참조)로 접착하여 형성되어 있다. 실리콘 기판(W1)의 표면(11)에는, 복수의 분할 예정 라인(L)이 격자형으로 배치되고, 분할 예정 라인(L)에 의해 구획된 복수의 디바이스(D)가 형성되어 있다. 실리콘 기판(W1)의 표면(11)은, 디바이스(D)가 형성된 디바이스 영역(A1)과, 디바이스 영역(A1)의 주위에서 디바이스(D)가 형성되어 있지 않은 외주 잉여 영역(A2)으로 나뉘어져 있다. 또한, 실리콘 기판(W1)의 이면(12)에는, 금속층이나 새틴 피니시면(satin finish surface) 등과 같이 적외선을 통과시키기 어려운 불투과층(14)이 형성되어 있다.
도 2a의 비교예에 나타낸 바와 같이, 통상, 이와 같이 구성된 적층 웨이퍼(W)는, 실리콘 기판(W1)의 이면(12)이 불투과층(14)으로 덮여져 있기 때문에, 유리 기판(W2)측으로부터 분할 예정 라인(L)(도 1 참조)을 따라 가공된다. 이 방법에서는, 적층 웨이퍼(W)의 유리 기판(W2)측을 상방으로 향하게 한 상태로, 링 프레임(F)에 첩착된 보호 테이프(T)에 적층 웨이퍼(W)의 실리콘 기판(W1)측이 첩착된다. 또한, 유리 기판(W2)용의 절삭 블레이드(39)가 초음파 진동됨으로써, 유리 기판(W2)과 실리콘 기판(W1)이 절삭 블레이드(39)에 의해 분할 예정 라인(L)을 따라 함께 초음파 절삭된다.
그런데, 적층 웨이퍼(W)는 절삭 블레이드(39)에 의해 다운 커트되어 있기 때문에, 실리콘 기판(W1)의 이면(12)의 불투과층(14)이 악화되기 쉽게 되어 있다. 이 때문에, 초음파 절삭에 의해 절삭 블레이드(39)에 대한 실리콘 기판(W1)의 절삭 저항이 저하되어 있으나, 실리콘 기판(W1)의 불투과층(14)의 버어나 치핑 등을 억제할 수 없다. 초음파 절삭으로 유리 기판(W2)과 실리콘 기판(W1)을 한번에 가공하는 대신에, 유리 기판(W2)과 실리콘 기판(W1)을 개별적으로 가공하는 것도 고려되지만, 이와 같이 2단계로 나눈 단계 커트여도 불투과층(14)의 악화를 방지할 수 없다.
예컨대, 도 2b의 도시 좌측에 도시된 바와 같이, 실리콘 기판(W1)의 이면(12)에 불투과층(14)으로서 금속막(15)이 형성되어 있으면, 실리콘 기판(W1)의 금속막(15)의 절삭에 의해 분할 후의 칩에 금속 버어(16)가 발생한다. 금속 버어(16)에 의해 칩이 불량이 되고, 금속 버어(16)가 보호 테이프(T)에 파고들어 칩을 박리할 수 없게 된다. 또한, 도 2b의 도시 우측에 도시된 바와 같이, 실리콘 기판(W1)의 이면(12)에 불투과층(14)으로서 새틴 피니시면(17)이 형성되어 있으면, 실리콘 기판(W1)의 새틴 피니시면(17)과 보호 테이프(T)의 첩착 면적이 감소하여 첩착력이 약해져, 실리콘 기판(W1)의 이면 치핑이 악화되어 버린다.
또한, 특히 실리콘 기판(W1)이 얇게(수십 ㎛) 형성되어 있는 경우에는, 실리콘 기판(W1)에 이면 치핑이 발생하고 크랙이 신장하여, 분할 후의 칩이 파손되어 버리고 있었다. 이와 같이, 실리콘 기판(W1)의 이면(12)에 불투과층(14)이 형성되는 경우에는, 적층 웨이퍼(W)를 유리 기판(W2)측으로부터 절삭하면 분할 후의 칩이 불량이 되기 쉬워진다. 한편, 적층 웨이퍼(W)를 표리 반전시켜 실리콘 기판(W1)측으로부터 절삭하고자 하면, 적외선 카메라에 의한 촬상이 불투과층(14)에 의해 차단되기 때문에, 분할 예정 라인(L)을 검출할 수 없어, 얼라인먼트를 실시할 수 없다.
그래서, 본 실시형태의 적층 웨이퍼(W)의 가공 방법에서는, 실리콘 기판(W1)의 이면(12)의 불투과층(14) 중 외주 잉여 영역(A2)에 상당하는 개소를 제거하여 얼라인먼트를 가능하게 하고(도 5 참조), 실리콘 기판(W1)의 이면(12)측으로부터 분할 예정 라인(L)을 따라 절삭하도록 하고 있다(도 6 및 도 7 참조). 이에 의해, 버어나 이면 치핑의 발생을 억제하여, 적층 웨이퍼(W)를 분할 예정 라인(L)을 따라 양호하게 분할하는 것이 가능해지고 있다. 한편, 본 실시형태에서는, 불투과층(14)으로서 금속막(15)이나 새틴 피니시면(17)이 형성된 적층 웨이퍼(W)를 가공하는 구성으로 하였으나, 이 구성에 한정되지 않는다. 본 실시형태의 적층 웨이퍼(W)의 가공 방법은, 금속막(15)이나 새틴 피니시면(17) 이외의 불투과층(14), 즉 실리콘 기판(W1)의 이면(12)에서 적외선의 투과량을 감소시키는 불투과층(14)이 형성된 적층 웨이퍼(W)에 대해서도 유효하다.
이하, 도 3 내지 도 7을 참조하여, 적층 웨이퍼의 가공 방법에 대해 상세히 설명한다. 도 3은 본 실시형태의 배치 단계, 도 4는 본 실시형태의 외주 잉여 영역 실리콘 기판 노출 단계, 도 5는 본 실시형태의 얼라인먼트 단계, 도 6은 본 실시형태의 제1 절삭 단계, 도 7은 본 실시형태의 제2 절삭 단계의 각각 일례를 도시한 도면이다.
도 3에 도시된 바와 같이, 절삭 장치의 가동 전에 배치 단계가 실시된다. 배치 단계에서는, 링 프레임(F)에 지지된 적층 웨이퍼(W)가 트리밍용의 절삭 장치(도시하지 않음)에 반입된다. 적층 웨이퍼(W)는, 링 프레임(F)에 첩착된 보호 테이프(T)가 적층 웨이퍼(W)의 유리 기판(W2)에 첩착되고, 보호 테이프(T)를 통해 유리 기판(W2)측이 절삭 장치의 척 테이블(31)의 상면에 배치된다. 이때, 적층 웨이퍼(W)의 중심이 척 테이블(31)의 회전축에 일치하도록 하여, 적층 웨이퍼(W)가 보호 테이프(T)를 통해 척 테이블(31)에 흡인 유지된다.
도 4에 도시된 바와 같이, 배치 단계가 실시된 후에 외주 잉여 영역 실리콘 기판 노출 단계가 실시된다. 외주 잉여 영역 실리콘 기판 노출 단계에서는, 복수의 디바이스(D)(도 1 참조)가 형성되어 있지 않은 외주 잉여 영역(A2)에 트리밍용의 절삭 블레이드(32)가 위치되고, 절삭 블레이드(32)에 의해 불투과층(14)이 절입된다. 계속해서, 절삭 블레이드(32)에 대해 척 테이블(31)이 회전함으로써, 외주 잉여 영역(A2)으로부터 불투과층(14)이 제거되어 적층 웨이퍼(W)의 외주를 따라 단차부(21)가 형성된다. 불투과층(14)이 부분적으로 제거됨으로써 실리콘 기판(W1)이 부분적으로 노출된다.
이 경우, 트리밍용의 절삭 블레이드(32)로서는, 금속층 등의 불투과층(14)에 의해 클로깅(clogging)되지 않고, 단차부(21)의 표면 거칠기를 가능한 한 매끄럽게 할 수 있는 것이 바람직하다. 또한, 트리밍용의 절삭 블레이드(32)의 선단 형상이 평탄하기 때문에, 불투과층(14)을 제거한 단차부 바닥면(22)이 평탄하게 형성되어 있다. 이와 같이, 실리콘 기판(W1)의 이면(12)측으로부터 디바이스 영역(A1)의 불투과층(14)을 남기고, 외주 잉여 영역(A2)의 불투과층(14)이 전체 둘레에 걸쳐 제거되어, 얼라인먼트 단계에 있어서의 적외선 카메라(36)(도 5 참조)에 의한 적외선의 투과 영역이 형성되어 있다.
도 5a에 도시된 바와 같이, 외주 잉여 영역 실리콘 기판 노출 단계가 실시된 후에 얼라인먼트 단계가 실시된다. 얼라인먼트 단계에서는, 트리밍용의 절삭 장치로부터 분할용의 절삭 장치(도시하지 않음)에 적층 웨이퍼(W)가 반입되고, 실리콘 기판(W1)측을 상방으로 향하게 한 상태로 보호 테이프(T)를 통해 유리 기판(W2)측이 척 테이블(35)의 상면에 유지된다. 외주 잉여 영역(A2)의 노출된 실리콘 기판(W1)의 상방에 적외선 카메라(36)가 위치되고, 실리콘 기판(W1)의 단차부(21)가 촬상된다. 이때, 적외선 카메라(36)로부터 실리콘 기판(W1)의 단차부(21)를 향해 적외선이 조사되고, 실리콘 기판(W1)을 투과하여 표면(11)에서 반사한 반사광이 적외선 카메라(36)에 받아들여짐으로써 촬상 화상이 생성된다.
도 5b에 도시된 바와 같이, 분할 예정 라인(L)은 실리콘 기판(W1)의 표면 전체를 가로지르도록 연장되어 있기 때문에, 불투과층(14)이 제거된 단차부(21) 바로 아래의 분할 예정 라인(L)이 촬상된다. 이때, 단차부 바닥면(22)이 평탄하고 또한 매끄럽게 형성되어 있기 때문에, 단차부 바닥면(22)에서의 적외선의 산란이 억제된 상태로 실리콘 기판(W1)을 투과하여 표면(11)(도 5a 참조)측의 분할 예정 라인(L)이 검출된다. 이 분할 예정 라인(L)의 촬상 화상에 기초하여, 실리콘 기판(W1)용의 제1 절삭 블레이드(37)의 폭 방향의 중심 위치가 분할 예정 라인(L)의 폭 방향의 중심 위치에 위치되도록 얼라인먼트가 실시된다.
도 6에 도시된 바와 같이, 얼라인먼트 단계가 실시된 후에 제1 절삭 단계가 실시된다. 제1 절삭 단계에서는, 실리콘 기판(W1)용의 제1 절삭 블레이드(37)에 의해 적층 웨이퍼(W)의 상단의 실리콘 기판(W1)이 분할된다. 제1 절삭 블레이드(37)로서는, 실리콘 절삭에 적합한 블레이드가 선택되며, 예컨대, 지립의 입자 직경이 작은 전기 주조 블레이드가 사용된다. 적층 웨이퍼(W)의 직경 방향 외측에서 제1 절삭 블레이드(37)가 분할 예정 라인(L)(도 1 참조)에 위치되면, 실리콘 기판(W1)의 하방의 수지(13)의 중간까지 절입 가능한 깊이로 제1 절삭 블레이드(37)가 내려지고, 이 제1 절삭 블레이드(37)에 대해 척 테이블(35)이 절삭 이송된다.
이에 의해, 제1 절삭 블레이드(37)에 의해 적층 웨이퍼(W)의 실리콘 기판(W1)측으로부터 수지(13)의 중간까지 절입되고, 분할 예정 라인(L)(도 5b 참조)을 따라 실리콘 기판(W1)이 분할된다. 이 절삭 이송이 반복됨으로써, 실리콘 기판(W1)이 모든 분할 예정 라인(L)을 따라 절삭되어, 적층 웨이퍼(W)의 상단의 실리콘 기판(W1)에 격자형의 홈(23)이 형성된다. 또한, 제1 절삭 블레이드(37)가 유리 기판(W2)을 절입하지 않고 실리콘 기판(W1)만을 분할하기 때문에, 제1 절삭 블레이드(37)에 글레이징(glazing) 등이 발생하기 어려워져 실리콘 기판(W1)에 대한 절삭 성능의 저하가 억제되고 있다.
또한, 적층 웨이퍼(W)가 제1 절삭 블레이드(37)에 의해 불투과층(14)측으로부터 다운 커트로 절입되기 때문에, 불투과층(14)을 절삭하는 것에 기인한 문제점을 억제할 수 있다. 즉, 불투과층(14)이 금속막이어도, 불투과층(14) 바로 아래의 실리콘 기판(W1)에 의해 금속막의 변형이 억제되어 금속 버어가 발생하기 어렵게 되어 있다. 또한, 불투과층(14)이 새틴 피니시면이어도, 새틴 피니시면이 적층 웨이퍼(W)의 상면에 위치하고 있기 때문에, 적층 웨이퍼(W)의 하면에 새틴 피니시면이 위치하는 경우와 같이 치핑이 악화되는 일이 없다. 이와 같이, 실리콘 기판(W1)에 불투과층(14)이 형성되어 있어도, 금속 버어나 치핑 등의 불량 요인이 억제된다.
도 7에 도시된 바와 같이, 제1 절삭 단계가 실시된 후에 제2 절삭 단계가 실시된다. 제2 절삭 단계에서는, 유리 기판(W2)용의 제2 절삭 블레이드(38)에 의해 적층 웨이퍼(W)의 하단의 유리 기판(W2)이 분할된다. 제2 절삭 블레이드(38)로서는, 유리 절삭에 적합한 블레이드가 선택되며, 예컨대, 제1 절삭 블레이드(37)(도 6 참조)보다 지립의 입자 직경이 굵고, 또한 폭이 좁은 레진 블레이드가 사용된다. 적층 웨이퍼(W)의 직경 방향 외측에서 제2 절삭 블레이드(38)가 실리콘 기판(W1) 상의 홈(23)에 위치되면, 유리 기판(W2)의 하방의 보호 테이프(T)의 중간까지 절입 가능한 깊이로 제2 절삭 블레이드(38)가 내려지고, 이 제2 절삭 블레이드(38)에 대해 척 테이블(35)이 절삭 이송된다.
이에 의해, 제2 절삭 블레이드(38)에 의해 적층 웨이퍼(W)가 보호 테이프(T)의 중간까지 절입되고, 실리콘 기판(W1)의 홈(23)[분할 예정 라인(L)]을 따라 유리 기판(W2)이 분할된다. 이 절삭 이송이 반복됨으로써, 유리 기판(W2)이 모든 분할 예정 라인(L)을 따라 절삭되고, 적층 웨이퍼(W)가 개개의 칩으로 분할된다. 또한, 제2 절삭 블레이드(38)가 제1 절삭 블레이드(37)보다 폭이 좁게 형성되어 있기 때문에, 실리콘 기판(W1)을 입자 직경이 굵은 제2 절삭 블레이드(38)에 의해 손상시키지 않고 유리 기판(W2)만을 양호하게 절삭하는 것이 가능해지고 있다.
이상과 같이, 본 실시형태의 적층 웨이퍼(W)의 가공 방법에 의하면, 적층 웨이퍼(W)의 실리콘 기판(W1)의 이면(12)을 덮는 불투과층(14) 중, 디바이스(D)가 형성되어 있지 않은 외주 잉여 영역(A2)이 제거되어 실리콘 기판(W1)이 부분적으로 노출된다. 이 노출된 실리콘 기판(W1)에 적외선 카메라(36)를 위치시킴으로써, 실리콘 기판(W1)을 투과한 적외선에 의해 실리콘 기판(W1)의 표면(11)측의 분할 예정 라인(L)이 검출되어 얼라인먼트가 실시된다. 또한, 실리콘 기판(W1)의 이면(12)의 불투과층(14)측으로부터 절입되기 때문에, 버어가 발생하기 어렵게 되고 이면 치핑이 발생하기 어렵게 되어 있다. 따라서, 불투과층(14)이 형성된 적층 웨이퍼(W)를 분할 예정 라인(L)을 따라 양호하게 분할할 수 있다.
한편, 본 실시형태에서는, 배치 단계, 외주 잉여 영역 실리콘 기판 노출 단계를 트리밍용의 절삭 장치로 실시하고, 얼라인먼트 단계, 제1 절삭 단계, 제2 절삭 단계를 분할용의 절삭 장치로 실시하는 구성으로 하였으나, 이 구성에 한정되지 않는다. 배치 단계, 외주 잉여 영역 실리콘 기판 노출 단계, 얼라인먼트 단계, 제1 절삭 단계, 제2 절삭 단계를 전부 동일한 절삭 장치로 실시해도 좋다.
또한, 본 실시형태 및 변형예를 설명하였으나, 본 발명의 다른 실시형태로서, 상기 실시형태 및 변형예를 전체적 또는 부분적으로 조합한 것이어도 좋다.
또한, 본 발명의 실시형태는 상기한 실시형태 및 변형예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 취지를 일탈하지 않는 범위에서 여러 가지로 변경, 치환, 변형되어도 좋다. 나아가서는, 기술의 진보 또는 파생하는 다른 기술에 의해, 본 발명의 기술적 사상을 다른 방법으로 실현할 수 있으면, 그 방법을 이용하여 실시되어도 좋다. 따라서, 특허청구의 범위는, 본 발명의 기술적 사상의 범위 내에 포함될 수 있는 모든 실시형태를 커버하고 있다.
또한, 본 실시형태에서는, 실리콘 기판에 유리 기판을 적층한 적층 웨이퍼를 가공하는 구성에 대해 설명하였으나, 불투과층에 기인한 문제점을 해소하면서 적층 웨이퍼를 양호하게 분할할 수 있는 다른 적층 웨이퍼의 가공 방법에 적용하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명은 불투과층이 형성된 적층 웨이퍼를 양호하게 분할할 수 있다고 하는 효과를 가지며, 특히, 얇은 두께의 실리콘 기판에 유리 기판을 첩착한 적층 웨이퍼를 절삭하는 적층 웨이퍼의 가공 방법에 유용하다.
11: 실리콘 기판의 표면 12: 실리콘 기판의 이면
13: 수지 14: 불투과층
15: 금속막(불투과층) 17: 새틴 피니시면(불투과층)
23: 실리콘 기판의 홈 32: 트리밍용의 절삭 블레이드
36: 적외선 카메라
37: 실리콘 기판용의 제1 절삭 블레이드
38: 유리 기판용의 제2 절삭 블레이드
A1: 디바이스 영역 A2: 외주 잉여 영역
D: 디바이스 L: 분할 예정 라인
T: 보호 테이프 W: 적층 웨이퍼
W1: 실리콘 기판 W2: 유리 기판

Claims (1)

  1. 실리콘 기판의 표면에 복수의 분할 예정 라인에 의해 구획된 디바이스가 복수개 형성된 실리콘 기판의 상기 표면측에 수지로 유리 기판이 접착된 적층 웨이퍼의 가공 방법으로서,
    실리콘 기판의 이면에는 적외선이 투과하기 어려운 불투과층이 형성되고,
    상기 유리 기판측에 보호 테이프가 첩착(貼着)된 적층 웨이퍼의 상기 보호 테이프를 통해 상기 유리 기판측을 절삭 장치의 척 테이블 상면에 배치하는 배치 단계와,
    상기 배치 단계를 실시한 후에, 상기 절삭 장치의 절삭 블레이드로 상기 복수의 디바이스가 형성되어 있지 않은 외주 잉여 영역의 상기 불투과층을 절삭해서 제거하여 실리콘 기판을 노출시키는 외주 잉여 영역 실리콘 기판 노출 단계와,
    상기 외주 잉여 영역 실리콘 기판 노출 단계를 실시한 후에, 상기 외주 잉여 영역의 노출된 실리콘 기판 상에 적외선 카메라를 위치시켜 상기 실리콘 기판을 투과해서 상기 표면측의 분할 예정 라인을 검출하여 얼라인먼트를 행하는 얼라인먼트 단계와,
    상기 얼라인먼트 단계를 실시한 후에, 상기 적층 웨이퍼의 상기 실리콘 기판측으로부터 제1 절삭 블레이드를 상기 수지의 중간까지 절입하여, 상기 실리콘 기판을 상기 분할 예정 라인을 따라 분할하는 제1 절삭 단계와,
    상기 제1 절삭 단계를 실시한 후에, 상기 제1 절삭 단계에서 절삭한 홈을 따라, 제2 절삭 블레이드를 상기 보호 테이프의 중간까지 절입하여, 상기 유리 기판을 상기 분할 예정 라인을 따라 분할하는 제2 절삭 단계
    를 포함하는 적층 웨이퍼의 가공 방법.
KR1020170111223A 2016-09-09 2017-08-31 적층 웨이퍼의 가공 방법 KR102333519B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-176373 2016-09-09
JP2016176373A JP6716403B2 (ja) 2016-09-09 2016-09-09 積層ウェーハの加工方法

Publications (2)

Publication Number Publication Date
KR20180028923A true KR20180028923A (ko) 2018-03-19
KR102333519B1 KR102333519B1 (ko) 2021-12-01

Family

ID=61569799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170111223A KR102333519B1 (ko) 2016-09-09 2017-08-31 적층 웨이퍼의 가공 방법

Country Status (4)

Country Link
JP (1) JP6716403B2 (ko)
KR (1) KR102333519B1 (ko)
CN (1) CN107808821B (ko)
TW (1) TWI729180B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7313805B2 (ja) * 2018-08-15 2023-07-25 株式会社ディスコ 切削装置
JP2020113614A (ja) * 2019-01-10 2020-07-27 株式会社ディスコ ウェーハの加工方法
DE102019204457B4 (de) * 2019-03-29 2024-01-25 Disco Corporation Substratbearbeitungsverfahren
JP2024006497A (ja) 2022-07-01 2024-01-17 株式会社ディスコ 加工方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173986A (ja) * 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd ２スピンドル切削装置における切削方法
JP2005129830A (ja) * 2003-10-27 2005-05-19 Tokyo Seimitsu Co Ltd ダイシング方法
JP2007081264A (ja) 2005-09-16 2007-03-29 Disco Abrasive Syst Ltd 切削方法および切削装置
JP2010103297A (ja) * 2008-10-23 2010-05-06 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR20110056290A (ko) * 2008-09-11 2011-05-26 후지필름 가부시키가이샤 고체 촬상 장치의 제조 방법
KR20110102199A (ko) * 2010-03-08 2011-09-16 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2015159241A (ja) * 2014-02-25 2015-09-03 株式会社ディスコ ウエーハの加工方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021476A (ja) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウエーハの分割方法
JP5495876B2 (ja) * 2010-03-23 2014-05-21 株式会社ディスコ 光デバイスウエーハの加工方法
JP5886538B2 (ja) * 2011-04-18 2016-03-16 株式会社ディスコ ウェーハの加工方法
JP2014070191A (ja) * 2012-09-28 2014-04-21 Fujifilm Corp 半導体装置製造用仮接着剤、並びに、それを用いた接着性支持体、及び、半導体装置の製造方法。
JP6325279B2 (ja) * 2014-02-21 2018-05-16 株式会社ディスコ ウエーハの加工方法
JP2015170675A (ja) * 2014-03-06 2015-09-28 株式会社ディスコ 板状物の加工方法
TWI667311B (zh) * 2014-06-13 2019-08-01 日商富士軟片股份有限公司 Temporary fixing of the adhesive, adhesive film, adhesive support, laminate and adhesive kit

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173986A (ja) * 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd ２スピンドル切削装置における切削方法
JP2005129830A (ja) * 2003-10-27 2005-05-19 Tokyo Seimitsu Co Ltd ダイシング方法
JP2007081264A (ja) 2005-09-16 2007-03-29 Disco Abrasive Syst Ltd 切削方法および切削装置
KR20110056290A (ko) * 2008-09-11 2011-05-26 후지필름 가부시키가이샤 고체 촬상 장치의 제조 방법
JP2010103297A (ja) * 2008-10-23 2010-05-06 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
KR20110102199A (ko) * 2010-03-08 2011-09-16 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2015159241A (ja) * 2014-02-25 2015-09-03 株式会社ディスコ ウエーハの加工方法

Also Published As

Publication number Publication date
TW201826358A (zh) 2018-07-16
JP6716403B2 (ja) 2020-07-01
CN107808821B (zh) 2023-04-18
TWI729180B (zh) 2021-06-01
CN107808821A (zh) 2018-03-16
KR102333519B1 (ko) 2021-12-01
JP2018041896A (ja) 2018-03-15

Similar Documents

Publication Publication Date Title
KR102163441B1 (ko) 웨이퍼의 가공 방법
US9105708B2 (en) Wafer processing method
KR20180028923A (ko) 적층 웨이퍼의 가공 방법
CN104733385B (zh) 器件晶片的加工方法
KR20150130228A (ko) 웨이퍼 가공 방법
KR20160072775A (ko) 웨이퍼의 가공 방법
US20080086858A1 (en) Method and apparatus of fabricating a semiconductor device by back grinding and dicing
KR102216978B1 (ko) 서포트 플레이트, 서포트 플레이트의 형성 방법 및 웨이퍼 가공 방법
KR20140105375A (ko) 웨이퍼의 가공 방법
KR20150131963A (ko) 웨이퍼 가공 방법
KR102519860B1 (ko) 웨이퍼의 가공 방법
CN108022876B (zh) 晶片的加工方法
TW201820436A (zh) 晶圓的加工方法
KR20150140215A (ko) 웨이퍼 가공 방법
TW202002054A (zh) 晶圓的加工方法及磨削裝置
JP5975763B2 (ja) ウエーハの加工方法
KR20150070941A (ko) 디바이스 웨이퍼의 가공 방법
CN104979183A (zh) 层叠基板的加工方法
JP5486865B2 (ja) 金属層付きチップの製造方法
JP7037422B2 (ja) 被加工物の加工方法
US20220331899A1 (en) Method of processing a substrate and system for processing a substrate
US20150093882A1 (en) Wafer processing method
KR20170122662A (ko) 웨이퍼의 가공 방법
JP2006287271A (ja) 半導体装置の製造方法
JP6422804B2 (ja) ウエーハの加工方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)