KR20180028633A - 적층 구조체를 포함하는 반도체 소자 - Google Patents

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Abstract

적층 구조체를 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 적층 구조체를 포함한다. 상기 적층 구조체는 상기 기판에 수직한 방향으로 배열되는 유닛들을 포함한다. 상기 적층 구조체를 관통하는 홀이 배치된다. 상기 홀 내에 수직 구조체가 배치된다. 상기 유닛들은 제1 유닛들 및 상기 제1 유닛들 사이의 제2 유닛들을 포함하고, 상기 제1 유닛들의 각각은 제1 게이트 및 상기 제1 게이트 상의 제1 층간 절연 층을 포함하고, 상기 제2 유닛들의 각각은 제2 게이트 및 상기 제2 게이트 사이의 제2 층간 절연 층을 포함한다. 상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비(ratio)는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비와 다르다.

Description

적층 구조체를 포함하는 반도체 소자{Semiconductor device including stack structure}
본 발명의 기술적 사상은 적층 구조체를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여, 기판에 수직한 방향으로 정렬되는 워드라인들 및 이러한 워드라인들을 관통하는 홀 내에 배치되는 채널 층을 포함하는 낸드 플래시 소자가 개발되고 있다. 집적도를 증가시키기 위하여 이러한 워드라인들의 수를 증가시키면서 워드라인들을 관통하는 홀을 형성하기 위한 식각 공정의 난이도는 점점 증가하고 있다. 이러한 홀을 형성하면서 반도체 소자의 특성을 저하시킬 수 있는 예기치 못한 불량들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 적층 구조체를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 성능을 개선할 수 있는 반도체 소자를 제공하는데 있다
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되는 적층 구조체를 포함한다. 상기 적층 구조체는 상기 기판에 수직한 방향으로 배열되는 유닛들을 포함한다. 상기 적층 구조체를 관통하는 홀이 배치된다. 상기 홀 내에 수직 구조체가 배치된다. 상기 유닛들은 제1 유닛들 및 상기 제1 유닛들 사이의 제2 유닛들을 포함하고, 상기 제1 유닛들의 각각은 제1 게이트 및 상기 제1 게이트 상의 제1 층간 절연 층을 포함하고, 상기 제2 유닛들의 각각은 제2 게이트 및 상기 제2 게이트 사이의 제2 층간 절연 층을 포함한다. 상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비(ratio)는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비와 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 기판 상에 배치되는 적층 구조체가 배치된다. 상기 적층 구조체는 상기 기판에 수직한 방향으로 배열되는 유닛들을 포함한다. 상기 적층 구조체를 관통하며 보잉 영역을 갖는 홀이 배치된다. 상기 홀 내에 수직 구조체가 배치된다. 상기 유닛들은 제1 유닛들 및 상기 제1 유닛들 사이의 제2 유닛을 포함하고, 상기 제1 유닛들의 각각은 제1 게이트 및 상기 제1 게이트 상의 제1 층간 절연 층을 포함하고, 상기 제2 유닛은 제2 게이트 및 제2 게이트 상의 제2 층간 절연 층을 포함한다. 상기 제2 유닛은 상기 보잉 영역의 적어도 일부와 마주본다. 상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비(ratio)는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비(ratio)와 다르다.
본 발명의 기술적 사상의 실시 예들에 따르면, 몰드 구조체 또는 적층 구조체를 관통하는 홀들의 모폴로지 불량을 방지할 수 있다. 이와 같이 홀들의 모폴로지 불량을 감소시킬 수 있으므로, 반도체 소자의 생산성을 향상시킬 수 있다. 또한, 상기 적층 구조체 내의 게이트들의 수를 증가시키더라도 상기 홀들의 불량을 방지할 수 있으므로, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소의 일 예를 설명하기 위한 도면이다.
도 4a 내지 도 4c은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소의 예들을 설명하기 위한 부분확대도들이다.
도 5 내지 도 9는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소의 변형 예들을 각각 설명하기 위한 도면들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 1 및 도 2를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 기판(3)이 제공될 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 기판(3) 상에 하부 절연 층(6)이 배치될 수 있다. 상기 하부 절연 층(6)은 실리콘 산화물로 형성될 수 있다. 상기 기판(3) 상에 적층 구조체(66)가 배치될 수 있다. 상기 적층 구조체(66)는 상기 하부 절연 층(6) 상에 배치될 수 있다.
상기 적층 구조체(66)는 하부 적층 영역(66L), 상기 하부 적층 영역(66L) 상의 상부 적층 영역(66U), 상기 하부 적층 영역(66L)과 상기 상부 적층 영역(66U) 사이의 제1 적층 영역들(66A), 및 상기 제1 적층 영역들(66A) 사이의 제2 적층 영역(66B)을 포함할 수 있다.
상기 적층 구조체(66)는 상기 기판(3)에 수직한 방향으로 배열되는 적층 유닛들을 포함할 수 있다. 상기 적층 유닛들의 각각은 게이트(60) 및 상기 게이트(60) 상의 층간 절연 층(15)을 포함할 수 있다. 상기 적층 구조체(66)의 상기 적층 유닛들은 상기 하부 적층 영역(66L) 내의 하부 적층 유닛(63L), 상기 상부 적층 영역(66U) 내의 상부 적층 유닛(63U), 상기 제1 적층 영역들(66A) 내의 제1 적층 유닛들(63a), 및 상기 제2 적층 영역(66B) 내의 제2 적층 유닛들(63b)을 포함할 수 있다.
일 예에서, 상기 제2 적층 유닛들(63b)은 복수개가 배치되며 상기 제1 적층 유닛들(63a) 보다 적은 수가 배치될 수 있다.
일 예에서, 상기 제2 적층 유닛들(63b)은 상기 제1 적층 유닛들(63a) 사이에 배치될 수 있다. 예를 들어, 상기 제2 적층 유닛들(63b)은 상기 제1 적층 유닛들(63a) 중 서로 상/하로 인접하는 두 개의 제1 적층 유닛들 사이에 배치될 수 있다.
일 예에서, 상기 제2 적층 유닛들(63b)은 상기 적층 구조체(66)의 상부면 보다 하부면에 가깝게 베치될 수 있다.
상기 하부 적층 유닛(63L)은 하부 게이트(60L) 및 상기 하부 게이트(60L) 상의 하부 층간 절연 층(15L)을 포함할 수 있다. 상기 상부 적층 유닛(63U)은 상부 게이트(60U) 및 상기 상부 게이트(60U) 상의 상부 층간 절연 층(15U)을 포함할 수 있다. 상기 제1 적층 유닛들(63a)의 각각은 제1 게이트(60a) 및 상기 제1 게이트(60a) 상의 제1 층간 절연 층(15a)을 포함할 수 있다. 상기 제2 적층 유닛들(63b)의 각각은 제2 게이트(60b) 및 상기 제2 게이트(60b) 상의 제2 층간 절연 층(15b)을 포함할 수 있다.
실시 예들에서, 상기 제2 적층 유닛들(63b)의 상기 제2 층간 절연 층(15b)의 두께와 상기 제2 게이트(60b)의 두께의 비(ratio)는 상기 제1 적층 유닛들(63a)의 상기 제1 층간 절연 층(15b)의 두께와 상기 제1 게이트(60a)의 두께의 비(ratio)와 다를 수 있다. 예를 들어, 상기 제2 적층 유닛들(63b)의 상기 제2 게이트(60b)의 두께에 대한 상기 제2 층간 절연 층(15b)의 두께의 비는 상기 제1 적층 유닛들(63a)의 상기 제1 게이트(60a)의 두께에 대한 상기 제1 층간 절연 층(15b)의 두께의 비 보다 클 수 있다.
상기 상부 적층 유닛(63U)의 두께는 상기 제1 및 제2 적층 유닛들(63a, 63b) 보다 두꺼울 수 있다. 상기 상부 적층 유닛(63U)의 상기 상부 게이트(60U)는 상기 제1 게이트(63a)의 두께와 동일한 두께를 가질 수 있고, 상기 상부 적층 유닛(63U)의 상기 상부 층간 절연 층(15U)은 상기 제1 층간 절연 층(15a)의 두께 보다 큰 두께를 가질 수 있다. 이와 마찬가지로, 상기 하부 적층 유닛(63L)의 상기 하부 게이트(60L)는 상기 제1 게이트(63a)의 두께와 동일한 두께를 가질 수 있고, 상기 하부 적층 유닛(63L)의 상기 하부 층간 절연 층(15L)은 상기 제1 층간 절연 층(15a)의 두께 보다 큰 두께를 가질 수 있다.
상기 적층 구조체(66)를 관통하는 홀들(24)이 배치될 수 있다. 상기 홀들(24)은 상기 적층 구조체(66)를 관통하며 상기 기판(3) 내로 연장될 수 있다.
상기 홀들(24)의 각각은 상기 상부 적층 영역(66U)을 관통하는 상부 홀 영역(24U), 상기 하부 적층 영역(66L)을 관통하며 상기 기판(3) 내로 연장되는 하부 홀 영역(24L), 상기 제1 적층 영역들(66A)을 관통하는 제1 홀 영역들(24A), 및 상기 제2 적층 영역(66B)을 관통하는 제2 홀 영역(24B)을 포함할 수 있다. 상기 제2 홀 영역(24B)은 상기 제1 홀 영역들(24A) 사이에 배치될 수 있다.
일 예에서, 상기 상부 홀 영역(24U)은 상부에서 하부로 갈수록 점차적으로 폭이 감소할 수 있다.
일 예에서, 상기 제2 홀 영역(24B)은 보잉 영역일 수 있다. 예를 들어, 상기 제2 홀 영역(24B)은 상기 제2 홀 영역(24B)에 인접하는 상기 제1 홀 영역들(24A) 보다 폭이 증가된 부분일 수 있다. 상기 제2 홀 영역(24B)은 하부에서 상부로 갈수록 폭이 증가하다가 다시 폭이 감소되는 부분을 포함할 수 있다. 따라서, 상기 제2 홀 영역(24B)은 상기 제2 홀 영역(24B)의 일부 또는 중간에서 최대 폭을 가질 수 있다. 상기 제2 홀 영역(24B)의 측벽은 상기 제2 홀 영역(24B)의 외측으로 연장되는 곡선을 포함할 수 있다.
상기 홀들(24) 내에 수직 구조체들(30)이 배치될 수 있다. 상기 홀들(24) 내에 배치되며 상기 수직 구조체들(30) 하부에 반도체 패턴들(27)이 배치될 수 있다. 상기 반도체 패턴들(27)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 층들일 수 있다.
상기 홀들(24) 내에 배치되는 상기 반도체 패턴들(27) 및 상기 수직 구조체들(30)은 상기 홀들(24)의 폭에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 홀들(24)의 상기 보잉 영역들(24B) 내에 배치되는 상기 수직 구조체들(30)은 외측으로 볼록한 모양으로 형성될 수 있다. 상기 홀들(24) 내에 형성되는 상기 수직 구조체들(30)의 폭은 상기 홀들(24)의 폭에 대응할 수 있으므로, 상기 수직 구조체들(30)의 폭에 대한 설명은 생략하기로 한다.
상기 수직 구조체들(30)의 각각은 코어 패턴(39), 상기 코어 패턴(39) 상의 패드(72), 상기 코어 패턴(39)의 측면 및 바닥을 덮는 채널 층(36)을 포함할 수 있다. 상기 코어 패턴(39)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 채널 층(36)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 패드(72)는 도전성의 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 패드(72)는 트랜지스터의 드레인일 수 있다.
일 예에서, 상기 수직 구조체들(30)의 각각은 상기 채널 층(36)과 상기 적층 구조체(66) 사이의 제1 게이트 유전 구조체(33)를 더 포함할 수 있다.
상기 적층 구조체(66) 및 상기 수직 구조체(30) 상에 상부 절연 층(45)을 형성할 수 있다. 상기 상부 절연 층(45) 및 상기 적층 구조체(66)를 관통하며 상기 적층 구조체(66)를 가로지르는 분리 패턴(75)이 배치될 수 있다. 상기 분리 패턴(75)의 측면들 상에 절연성 스페이서(69)가 배치될 수 있다.
일 예에서, 상기 분리 패턴(75)은 도전성 물질(e.g., 폴리 실리콘 또는 텅스텐 등)로 형성될 수 있다. 상기 분리 패턴(75) 하부의 상기 기판(3) 내에 불순물 영역(72)이 배치될 수 있다. 일 예에서, 상기 불순물 영역(72)은 트랜지스터의 소스(source)일 수 있다. 상기 홀들(24) 및 상기 수직 구조체들(30)은 상기 분리 패턴(75) 양 옆에 배치될 수 있다.
상기 상부 절연 층(45) 및 상기 분리 패턴(75) 상에 금속간 절연 층(78)이 배치될 수 있다. 상기 금속간 절연 층(78) 상에 도전성 라인(84)이 배치될 수 있다. 상기 도전성 라인(84)과 상기 수직 구조체들(30)의 상기 패드들(42) 사이에 콘택 플러그들(81)이 배치될 수 있다. 따라서, 상기 도전성 라인(84)은 상기 수직 구조체들(30)과 전기적으로 연결될 수 있다.
다음으로, 도 1 및 도 2와 함께 도 3을 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 일 예를 설명하기로 한다. 도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 일 예를 설명하기 위한 도면이다.
도 1 및 도 2와 함께 도 3을 참조하면, 상기 각각의 제2 적층 유닛들(63b)의 두께(tb)는 상기 각각의 제1 적층 유닛들(63a)의 두께(ta)와 다를 수 있다. 예를 들어, 상기 제2 적층 유닛들(63b)의 상기 제2 게이트(60b)는 상기 제1 적층 유닛들(63a)의 상기 제1 게이트(60a)의 두께(ta1)와 동일한 두께(tb1)를 가질 수 있고, 상기 제2 적층 유닛들(63b)의 상기 제2 층간 절연 층(15b)은 상기 제1 적층 유닛들(63a)의 상기 제1 층간 절연 층(15a)의 두께(ta2) 보다 큰 두께(tb2)를 가질 수 있다. 따라서, 상기 제1 및 제2 게이트들(60a, 60b)의 두께들(ta1, tb1)은 서로 동일할 수 있고, 상기 제2 층간 절연 층(15b)의 두께(tb2)은 상기 제1 층간 절연 층(15a) 보다 두께(ta2) 보다 두꺼울 수 있다. 따라서, 상기 제2 적층 유닛들(63b)의 상기 제2 게이트(60b)의 두께(tb1)에 대한 상기 제2 층간 절연 층(15b)의 두께(tb2)의 비(tb2/tb1)는 상기 제1 적층 유닛들(63a)의 상기 제1 게이트(60a)의 두께(ta1)에 대한 상기 제1 층간 절연 층(15b)의 두께(ta2)의 비(ta2/ta1) 보다 클 수 있다.
상기 상부 적층 유닛(63U)의 두께(tc)는 상기 제1 및 제2 적층 유닛들(63a)의 두께(ta, tb) 보다 두꺼울 수 있다. 예를 들어, 상기 상부 게이트(60U)는 상기 제1 게이트(63a)의 두께(ta1)와 동일한 두께(tc1)를 가질 수 있고, 상기 상부 층간 절연 층(15U)은 상기 제1 층간 절연 층(15a)의 두께(ta2) 및 상기 제2 층간 절연 층(15b)의 두께(tb2) 보다 큰 두께(tc2)를 가질 수 있다. 이와 마찬가지로, 상기 하부 게이트(도 2의 60L)는 상기 제1 게이트(63a)의 두께와 동일한 두께를 가질 수 있고, 상기 하부 층간 절연 층(도 2의 15L)은 상기 제1 층간 절연 층(15a)의 두께(ta2) 및 상기 제2 층간 절연 층(15b)의 두께(tb2) 보다 큰 두께를 가질 수 있다.
본 발명의 기술적 사상의 실시 예들에서, 상기 게이트들(60) 및 상기 수직 구조체들(30) 중 어느 하나는 정보 저장 층을 포함할 수 있다. 이러한 상기 게이트들(60) 및 상기 수직 구조체들(30)의 예들에 대하여, 도 4a 내지 도 4c를 참조하여 설명하기로 한다. 도 4a 내지 도 4c는 도 2의 'A'로 표시된 영역을 나타낸 부분 확대도들이다.
우선, 상기 수직 구조체들(30) 및 상기 게이트들(60)의 일 예에 대하여 도 4a를 참조하여 설명하기로 한다.
도 1 내지 도 3과 함께, 도 4a를 참조하면, 상기 수직 구조체들(30)은 정보 저장 층(32b)을 포함하는 상기 제1 게이트 유전 구조체(33)를 포함할 수 있다. 상기 제1 게이트 유전 구조체(33)는 상기 적층 구조체(66)에 가까운 터널 유전 층(32a) 및 상기 채널 층(36)에 가까운 장벽 유전 층(32c)을 포함할 수 있다. 상기 제1 게이트 유전 구조체(33)의 상기 정보 저장 층(32b)은 상기 터널 유전 층(32a)과 상기 장벽 유전 층(32c) 사이에 개재될 수 있다.
상기 터널 유전체(32a)는 실리콘 산화물 및/또는 질소 도핑된 실리콘 산화물(nitriogen doped silicon oxide)를 포함할 수 있다. 상기 정보 저장 층(32b)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(32b)은 전하(charge)를 트랩(trap) 하여 정보를 저장할 수 있는 차지 트랩 층(charge trap layer)일 수 있다. 상기 정보 저장 층(32b)은 메모리 소자의 동작 조건에 따라, 상기 채널 층(36)으로부터 상기 터널 유전체(130)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(32b) 내의 트랩된 전자를 소거할 수 있는 물질로 이루어질 수 있다. 예를 들어, 상기 정보 저장 층(32b)은 실리콘 질화물로 형성될 수 있다. 상기 장벽 유전체(32c)는고유전체의 에너지 밴드 갭 보다 큰 에너지 밴드 갭을 갖는 유전체, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 게이트들(60)은 게이트 전극(57) 및 상기 게이트 전극(57)과 상기 수직 구조체들(30) 사이에 개재되면서 상기 게이트 전극(57)과 상기 층간 절연 층(15) 사이로 연장되는 제2 게이트 유전 구조체(54)를 포함할 수 있다. 상기 게이트들(60)의 상기 제2 게이트 유전 구조체(54)는 블로킹 유전 층으로 형성될 수 있다. 예를 들어, 상기 제2 게이트 유전 구조체(54)는 하프늄 산화물 및/또는 알루미늄 산화물 등과 같은 고유전체로 형성될 수 있다.
다음으로, 상기 수직 구조체들(30) 및 상기 게이트들(60)의 다른 예에 대하여 도 4b를 참조하여 설명하기로 한다.
도 1 내지 도 3과 함께, 도 4b를 참조하면, 상기 게이트들(60)은 게이트 전극(57) 및 상기 게이트 전극(57)과 상기 수직 구조체들(30) 사이에 개재되면서 상기 게이트 전극(57)과 상기 층간 절연 층(15) 사이로 연장되는 게이트 유전 구조체(54)를 포함할 수 있다. 상기 게이트 유전 구조체(54)는 터널 유전 층(53a), 블로킹 유전 층(53c), 상기 터널 유전 층(53a)과 상기 블로킹 유전 층(53c) 사이의 정보 저장 층(53b)을 포함할 수 있다. 상기 터널 유전 층(53a)은 상기 채널 층(36)에 가까울 수 있고, 상기 블로킹 유전 층(53c)은 상기 게이트 전극(57)에 가까울 수 있다.
다음으로, 상기 수직 구조체들(30) 및 상기 게이트들(60)의 또 다른 예에 대하여 도 4c를 참조하여 설명하기로 한다.
도 1 내지 도 3과 함께, 도 4c를 참조하면, 상기 게이트들(60)은 게이트 전극으로 형성될 수 있다. 상기 수직 구조체들(30)은 상기 채널 층(36)과 상기 게이트들(60) 사이의 게이트 유전 구조체(33)를 포함할 수 있다. 상기 게이트 유전 구조체(33)는 상기 채널 층(36)에 가까운 터널 유전 층(32a'), 상기 게이트들(60)에 가까운 블로킹 유전 층(32c'), 상기 터널 유전 층(32a')과 상기 블로킹 유전 층(32c') 사이의 정보 저장 층(32b')을 포함할 수 있다.
이하에서, 도 5 내지 도 9를 참조하여 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 변형 예들을 설명하기로 한다. 도 5 내지 도 9는 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 변형 예들을 설명하기 위한 단면도들이다.
우선, 도 1 및 도 2와 함께 도 5를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 변형 예를 설명하기로 한다.
도 1 및 도 2와 함께, 도 5를 참조하면, 상기 제2 적층 유닛들(63b)은 서로 다른 두께를 갖는 유닛들(tb_1, tb_2, tb_3)을 포함할 수 있다. 예를 들어, 상기 제2 적층 유닛들(63b)의 상기 제2 게이트들(60b)은 상기 제1 게이트들(60a)의 두께(ta1)과 동일한 두께(tb1)를 가질 수 있고, 상기 제2 적층 유닛들(63b)의 상기 제2 층간 절연 층들(15b)은 서로 다른 두께들(tb2a, tb2b, tb2c)을 가질 수 있다. 상기 제2 층간 절연 층들(15b)은 점차적으로 두께가 증가하다가 점차적으로 두께가 감소되도록 배열될 수 있다.
상기 제2 층간 절연 층들(15b)은 상기 홀들(24)의 상기 제2 홀 영역, 즉 보잉 영역(24B)의 폭의 크기에 따라 두께가 달라질 수 있다. 상기 제2 층간 절연 층들(15b)의 두께들(tb2a, tb2b, tb2c)은 상기 보잉 영역(24B)의 폭이 클수록 커질 수 있다. 예를 들어, 제1 폭(W1)을 갖는 보잉 영역(24B)의 부분과 마주보는 제2 층간 절연 층(15b)은 제1 두께(tb2a)를 가질 수 있고, 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖는 보잉 부분(24B)과 마주보는 제2 층간 절연 층(15b)은 상기 제1 두께(tb2a) 보다 작은 제2 두께(tb2b)를 가질 수 있고, 상기 제2 폭(W2) 보다 작은 제3 폭(W3)을 갖는 보잉 부분(24B)과 마주보는 제2 층간 절연 층(15b)은 상기 제2 두께(tb2b) 보다 작은 제3 두께(tb2c)를 가질 수 있다.
상기 제2 층간 절연 층들(15b) 중 가장 작은 두께(tb2c)는 상기 제1 층간 절연 층(15a)의 상기 두께(ta2) 보다 클 수 있다. 상기 제2 층간 절연 층들(15b) 중에서, 상기 보잉 영역(24B)의 최대 폭의 부분(W1)과 마주보는 제2 층간 절연 층의 두께(tb2a)가 가장 두꺼울 수 있다. 또한, 상기 제2 층간 절연 층들(15b)은 상기 제1 적층 유닛들(63a)에 가까워질수록 상기 제1 두께(tb2a), 상기 제2 두께(tb2b) 및 상기 제3 두께(tb2c)의 순서로 두께가 작아질 수 있다.
다음으로, 도 1 및 도 2와 함께, 도 6을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 다른 변형 예를 설명하기로 한다.
도 1 및 도 2와 함께, 도 6를 참조하면, 상기 제2 적층 유닛들(63b)은 상기 제1 적층 유닛들(60a)의 두께(ta) 보다 작은 두께(tb')를 가질 수 있다. 상기 제1 및 제2 층간 절연 층들(15a, 15b)의 두께들(ta2, tb2')은 서로 동일할 수 있다. 상기 제2 게이트(60b)의 두께(tb1')는 상기 제1 게이트(60a)의 두께(ta1) 보다 작을 수 있다.
다음으로, 도 1 및 도 2와 함께, 도 7을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 또 다른 변형 예를 설명하기로 한다.
도 1 및 도 2와 함께, 도 7을 참조하면, 상기 제2 적층 유닛들(63b)은 서로 다른 두께를 갖는 유닛들(tb_1', tb_2', tb_3')을 포함할 수 있다. 상기 제1 및 제2 층간 절연 층들(15a, 15b)의 두께들(ta2, tb2')은 서로 동일할 수 있다. 상기 제2 게이트들(60b)은 서로 다른 두께들(tb1a', tb1b', tb1c')을 갖도록 배열될 수 있다. 예를 들어, 상기 제2 게이트들(60b)은 점차적으로 두께가 감소하다가 점차적으로 두께가 증가되도록 배열될 수 있다.
다음으로, 도 1 및 도 2와 함께, 도 8을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 또 다른 변형 예를 설명하기로 한다.
도 1 및 도 2와 함께, 도 8을 참조하면, 상기 제2 게이트(60b)의 두께(tb1")는 상기 제1 게이트(60a)의 두께(ta1) 보다 작을 수 있고, 상기 제2 층간 절연 층(15b)의 두께(tb2")는 상기 제1 층간 절연 층(15a)의 두께(ta2) 보다 클 수 있다. 따라서, 상기 각각의 제2 적층 유닛들(63b)의 두께(tb")는 상기 각각의 제1 적층 유닛들(63a)의 두께(ta)와 같거나, 유사할 수 있다.
다음으로, 도 1 및 도 2와 함께, 도 9를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 적층 유닛들의 또 다른 변형 예를 설명하기로 한다.
도 1 및 도 2와 함께, 도 9를 참조하면, 상기 제2 게이트들(60b)의 두께들(tb1a", tb1b", tb1c")은 상기 보잉 영역(24B)의 폭이 클수록 작아질 수 있고, 상기 제2 층간 절연 층들(15b)의 두께들(tb2a", tb2b", tb2c")은 상기 보잉 영역(24B)의 폭이 클수록 커질 수 있다. 예를 들어, 상기 제2 게이트들(60b)은 상기 보잉 영역(24B)의 최대 폭 부분에서 최소 두께(tb1a")로 형성될 수 있고, 상기 제2 층간 절연 층들(15b)은 상기 제2 홀 영역(24B)의 최대 폭 부분에서 최대 두께(tb2a")로 형성될 수 있다.
본 발명의 기술적 사상의 실시예들에서, 상기 홀들(24)의 상기 제2 홀 영역, 즉 보잉 영역(24B)은 상기 적층 구조체(66)의 어느 한 영역에 형성되는 것으로 설명하고 잇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 홀들(24)의 각각은 상/하부로 이격된 복수의 보잉 영역들을 갖도록 변형될 수 있다. 이러한 변형된 홀들에 대하여 도 10을 참조하여 설명하기로 한다. 도 10은 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1 및 도 10을 참조하면, 상기 적층 구조체(66)의 상기 제1 적층 영역들(66A) 사이에 배치되며 서로 이격된 제2 적층 영역들(66B_1, 66B_2)이 배치될 수 있다. 제2 적층 영역들(66B_1, 66B_2) 중 상부의 영역(66B_2)은 상기 적층 구조체(66)의 상부면에 가까울 수 있고, 하부의 영역(66B_1)은 상기 적층 구조체(66)의 하부면에 가까울 수 있다.
일 실시예에서, 상기 제2 적층 영역들(66B_1, 66B_2)은 도 2 내지 도 9에서 설명한 상기 제2 적층 영역들(66B) 중 어느 하나와 동일한 구조 또는 동일한 모양일 수 있다.
상기 적층 구조체(66)를 관통하는 홀들(24)에서, 상기 제2 적층 영역들(66B_1, 66B_2)을 관통하는 홀은 보잉 영역들(24B)로 형성될 수 있다. 따라서, 상기 홀들(24)은 상/하부로 이격된 상기 보잉 영역들(24B)을 포함할 수 있다. 상기 홀들(24) 내에 수직 구조체(30)가 배치될 수 있다. 상기 수직 구조체(30')는 도 2 내지 도 9에서 설명한 상기 수직 구조체(30)에 대응할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 낸드 플래시 메모리 소자일 수 있다. 예를 들어, 상기 하부 적층 영역(66L) 내에 형성되는 상기 하부 게이트(60L)는 낸드 플래시 메모리 소자의 접지 선택 게이트 전극 또는 접지 선택 게이트 라인을 포함할 수 있고, 상기 상부 적층 영역(66U) 내에 형성되는 상기 상부 게이트(60U)는 낸드 플래시 메모리 소자의 스트링 선택 게이트 전극 또는 스트링 선택 게이트 라인을 포함할 수 있다. 상기 제1 및 제2 적층 영역들(66A, 66B) 내에 형성되는 상기 제1 및 제2 게이트들(60a, 60b)은 낸드 플래시 메모리 소자의 메모리 셀 게이트 전극들 또는 워드라인들을 포함할 수 있다. 상기 수직 구조체들(30)과 전기적으로 연결될 수 있는 상기 도전성 라인(84)은 낸드 플래시 메모리 소자의 비트라인일 수 있다. 상기 게이트들(60) 및 상기 수직 구조체들(30) 중 어느 하나는 정보를 저장할 수 있는 층을 포함할 수 있고, 상기 수직 구조체들(30)은 채널 층을 포함할 수 있다.
실시예들에서, 상기 제2 게이트들(60b)과 마주보는 상기 홀들(24)의 상기 제2 홀 영역(24B)은 보잉 모양 또는 보잉 영역일 수 있다. 이러한 보잉 모양의 상기 제2 홀 영역(24B) 내에 형성되는 상기 수직 구조체들(30)의 측면들은 외측으로 볼록한 모양일 수 있다. 따라서, 상기 수직 구조체들(30)의 볼록한 부분들과 마주보는 상기 제2 적층 유닛들(63b)을 도 1 내지 도 9를 참조하여 설명한 것과 같이 형성함으로써, 상기 홀들(24)의 상기 제2 홀 영역(24B)을 보다 원에 가깝게 형성할 수 있으며, 상기 제2 홀 영역(24B)의 측벽의 거칠기를 개선할 수 있다.
다음으로, 도 11 내지 도 17을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예에 대하여 설명하기로 한다. 도 11, 및 도 13 내지 도 17은 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 12a 내지 도 12f의 각각은 본 발명의 기술적 사상의 실시 예들에 따른 몰딩 구조체의 다양한 예들을 설명하기 위한 단면도들이다.
도 1 및 도 11을 참조하면, 기판(3) 상에 하부 절연 층(6)을 형성할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 하부 절연 층(6)은 실리콘 산화물로 형성될 수 있다.
상기 하부 절연 층(6) 상에 몰드 구조체(9)를 형성할 수 있다. 상기 몰드 구조체(9)는 상기 하부 몰드 영역(9L), 상부 몰드 영역(9U), 상기 하부 몰드 영역(9L)과 상기 상부 몰드 영역(9U) 사이의 제1 몰드 영역들(9A), 상기 제1 몰드 영역들(9A) 사이의 제2 몰드 영역(9B)을 포함할 수 있다.
상기 몰드 구조체(9)는 상기 기판(3)에 수직한 방향으로 배열되는 몰드 유닛들로 형성될 수 있다. 상기 몰드 유닛들의 각각은 희생 층(12) 및 상기 희생 층(12) 상의 층간 절연 층(15)을 포함할 수 있다.
상기 몰드 구조체(9)의 상기 몰드 유닛들은 상기 하부 몰드 영역(9L) 내에 형성되는 하부 몰드 유닛(18L), 상기 상부 몰드 영역(9U) 내에 형성되는 상부 몰드 유닛(18U), 상기 제1 몰드 영역들(9A) 내에 형성되는 제1 몰드 유닛들(18a), 및 상기 제2 몰드 영역(9B) 내에 형성되는 제2 몰드 유닛들(18b)을 포함할 수 있다.
상기 하부 몰드 유닛(18L)은 하부 희생 층(12L) 및 상기 하부 희생 층(12L) 상의 하부 층간 절연 층(15L)을 포함할 수 있고, 상기 상부 몰드 유닛(18U)은 상부 희생 층(12U) 및 상기 상부 희생 층(12U) 상의 상부 층간 절연 층(15U)을 포함할 수 있다. 상기 제1 몰드 유닛들(18a)의 각각은 제1 희생 층(12a) 및 상기 제1 희생 층(12a) 상의 제1 층간 절연 층(15a)을 포함할 수 있고, 상기 제2 몰드 유닛들(18b)의 각각은 제2 희생 층(12b) 및 상기 제2 희생 층(12b) 상의 제2 층간 절연 층(15b)을 형성할 수 있다.
상기 제2 몰딩 유닛들(18b)의 상기 제2 층간 절연 층(15b)의 두께와 상기 제2 희생 층(12b)의 두께의 비(ratio)는 상기 제1 몰딩 유닛들(18a)의 상기 제1 층간 절연 층(15b)의 두께와 상기 제1 희생 층(12a)의 두께의 비(ratio)와 다를 수 있다. 예를 들어, 상기 제2 몰딩 유닛들(18b)의 상기 제2 희생 층(12b)의 두께에 대한 상기 제2 층간 절연 층(15b)의 두께의 비는 상기 제1 몰딩 유닛들(18a)의 상기 제1 희생 층(12a)의 두께에 대한 상기 제1 층간 절연 층(15b)의 두께의 비 보다 클 수 있다.
상기 몰드 구조체(9) 상에 마스크(21)를 형성할 수 있다. 상기 마스크(21)를 식각 마스크로 이용하여 상기 몰드 구조체(9)를 식각하는 식각 공정을 진행하여, 상기 몰드 구조체(9)를 관통하는 홀들(24)을 형성할 수 있다. 상기 식각 공정은 플라즈마를 이용하는 건식 식각 공정일 수 있다. 상기 홀들(24)을 형성한 후에, 상기 마스크(21)를 제거할 수 있다.
상기 홀들(24)의 각각은 상기 상부 몰드 영역(9U)을 관통하는 상부 홀 영역(24U), 상기 하부 몰드 영역(9L)을 관통하며 상기 기판(3) 내로 연장되는 하부 홀 영역(24L), 상기 제1 몰드 영역들(9A)을 관통하는 제1 홀 영역들(24A), 및 상기 제2 몰드 영역(9B)을 관통하는 제2 홀 영역(24B)을 포함할 수 있다. 상기 제2 홀 영역(24B)은 보잉 영역 또는 보잉 구조일 수 있다.
반도체 소자의 집적도 향상을 위하여 상기 몰드 구조체(9)의 높이를 증가시킬 수 있다. 이와 같이 높이가 증가된 상기 몰드 구조체(9)를 관통하는 상기 홀들(24)은 높은 종횡비를 가질 수 있다. 이와 같은 높은 종횡비의 상기 홀들(24)을 형성하기 위한 식각 공정은 식각 이온 에너지를 높게 하기 위하여 높은 바이어스 파워(high bias power)를 이용하는 건식 식각 공정일 수 있다. 이와 같은 건식 식각 공정을 이용하여 상기 홀들(24)을 형성하는 경우에, 상기 몰드 구조체(9)를 식각하기 위하여 상기 홀들(24) 내부로 입사하는 이온들이 상기 홀들(24) 내부의 측벽에 충돌하면서 상기 홀들(24) 내부에 보잉 영역(24B)이 형성될 수 있다. 상기 보잉 영역(24B)의 위치는 상기 홀들(24)의 종횡비 및 상기 식각 공정에서의 홀 내부 측벽에 도달하는 이온 입자의 위치에 따라 결정될 수 있다. 예를 들어, 상기 홀들(24)의 상기 보잉 영역(24B)은 상기 몰드 구조체(9)의 상부면 보다 하부면에 가깝게 형성될 수 있다. 이와는 달리, 상기 홀들(24)의 상기 보잉 영역(24B)은, 도 10을 참조하여 설명한 것과 같이, 하나의 홀 내에 상기 두 군데에 형성될 수도 있다.
상기 홀들(24) 내부의 상기 보잉 영역(24B)은 상기 홀들(24)의 모폴로지(morphology) 불량을 발생시킬 수 있지만, 본 발명의 발명자들은 상기 홀들(24)의 상기 보잉 영역(24B)이 형성되는 영역의 상기 몰드 구조체(9)의 상기 제2 몰드 영역(9B)을 상기 제2 몰드 유닛들(18b)로 형성함에 따라 상기 홀들(24)의 모폴로지 불량을 방지할 수 있다는 것을 발견하였다. 상기 모폴로지 불량은 상기 제2 홀 영역, 즉 보잉 영역(24B)이 원하는 모양(e.g., 원형)으로 형성되지 않는 경우를 포함할 수 있다. 예를 들어, 상기 모폴로지 불량은 상기 보잉 영역(24B)이 허용 오차 범위를 벗어난 찌그러진 모양 또는 타원형으로 형성되는 경우를 의미할 수 있다.
따라서, 본 발명의 기술적 사상에 따르면, 상기 홀들(24)의 상기 보잉 영역(24B)은 상기 제2 몰드 유닛들(18b)을 관통하는 부분에 형성될 수 있으며, 상기 제2 몰드 유닛들(18b)은 상기 홀들(24)의 상기 보잉 영역(24B)으로 인하여 발생될 수 있는 모폴로지 불량을 방지할 수 있다. 따라서, 상기 모폴로지 불량으로 인하여 발생될 수 있는 메모리 셀들의 지우기/프로그램 스피드(earae/program speed) 불량을 방지할 수 있다.
상기 제2 몰드 유닛들(18b)의 다양한 예들에 대하여 도 12a 내지 도 12f를 각각 참조하여 설명하기로 한다.
우선, 도 11 및 도 12a를 참조하면, 상기 제2 몰딩 유닛들(18b)은 도 3에서 설명한 상기 제2 적층 유닛들(63b)과 동일한 두께로 형성될 수 있다. 예를 들어, 상기 제2 몰딩 유닛들(18b)의 상기 희생 층들(12b) 및 상기 제2 층간 절연 층들(15b)은 도 3에서 설명한 상기 적층 유닛들(63b)의 상기 제2 게이트들(60b) 및 상기 제2 층간 절연 층들(15b)와 동일한 두께로 형성될 수 있다.
다음으로, 도 11 및 도 12b를 참조하면, 상기 제2 몰딩 유닛들(18b)의 상기 희생 층들(12b) 및 상기 제2 층간 절연 층들(15b)은 도 5에서 설명한 상기 적층 유닛들(63b)의 상기 제2 게이트들(60b) 및 상기 제2 층간 절연 층들(15b)와 동일한 두께로 형성될 수 있다.
다음으로, 도 11 및 도 12c를 참조하면, 상기 제2 몰딩 유닛들(18b)의 상기 희생 층들(12b) 및 상기 제2 층간 절연 층들(15b)은 도 6에서 설명한 상기 적층 유닛들(63b)의 상기 제2 게이트들(60b) 및 상기 제2 층간 절연 층들(15b)와 동일한 두께로 형성될 수 있다.
다음으로, 도 11 및 도 12d를 참조하면, 상기 제2 몰딩 유닛들(18b)의 상기 희생 층들(12b) 및 상기 제2 층간 절연 층들(15b)은 도 7에서 설명한 상기 적층 유닛들(63b)의 상기 제2 게이트들(60b) 및 상기 제2 층간 절연 층들(15b)와 동일한 두께로 형성될 수 있다.
다음으로, 도 11 및 도 12e를 참조하면, 상기 제2 몰딩 유닛들(18b)의 상기 희생 층들(12b) 및 상기 제2 층간 절연 층들(15b)은 도 8에서 설명한 상기 적층 유닛들(63b)의 상기 제2 게이트들(60b) 및 상기 제2 층간 절연 층들(15b)와 동일한 두께로 형성될 수 있다.
다음으로, 도 11 및 도 12f를 참조하면, 상기 제2 몰딩 유닛들(18b)의 상기 희생 층들(12b) 및 상기 제2 층간 절연 층들(15b)은 도 9에서 설명한 상기 적층 유닛들(63b)의 상기 제2 게이트들(60b) 및 상기 제2 층간 절연 층들(15b)와 동일한 두께로 형성될 수 있다.
도 1 및 도 13을 참조하면, 상기 홀들(24)에 의해 노출된 상기 기판(3) 상에 반도체 패턴들(27)을 형성할 수 있다. 상기 반도체 패턴들(27)을 형성하는 것은 에스이지(SEG) 공정을 이용하여 에피택시얼 층으로 형성하는 것을 포함할 수 있다. 상기 반도체 패턴들(27)은 단결정 실리콘으로 형성될 수 있다. 상기 홀들(24) 내의 상기 반도체 패턴들(27)은 상기 하부 희생 층(12L)과 마주볼 수 있다. 상기 반도체 패턴들(27)의 상부면은 상기 제1 희생 층들(12a) 보다 낮은 레벨에 형성될 수 있다.
상기 홀들(24) 내에 수직 구조체들(30)을 형성할 수 있다. 상기 수직 구조체들(30)을 형성하는 것은 상기 홀들(24)의 내벽을 덮으며 상기 반도체 패턴(27)과 연결되는 채널 층(36)을 형성하고, 상기 채널 층(36) 상에 상기 홀들(24)을 부분적으로 채우는 코어 패턴(39)을 형성하고, 상기 코어 패턴(39)을 갖는 기판 상에 패드(42)를 형성하고, 상기 상부 층간 절연 층(15U)이 노출될때까지 상기 패드(42) 및 상기 채널 층(36)을 평탄화하는 것을 포함할 수 있다. 상기 채널 층(36)은 실리콘 등과 같은 반도체 층으로 형성될 수 있고, 상기 코어 패턴(39)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 패드(42)는 도우프트 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 수직 구조체들(30)을 형성하는 것은 상기 채널 층(36)을 형성하기 전에 상기 홀들(24)의 측벽 상에 제1 게이트 유전 구조체(33)를 형성하는 것을 더 포함할 수 있다.
도 1 및 도 14를 참조하면, 상기 몰드 구조체(9) 및 상기 수직 구조체(30)를 덮는 상부 절연 층(45)을 형성할 수 있다. 상기 상부 절연 층(45)은 실리콘 산화물로 형성될 수 있다. 상기 상부 절연 층(45) 및 상기 몰드 구조체(9)를 관통하는 분리 개구부(47)를 형성할 수 있다. 상기 분리 개구부(47)는 상기 몰드 구조체(9)를 가로지를 수 있다. 상기 분리 개구부(47)는 상기 기판(3)을 노출시키면서 상기 몰드 구조체(9)의 상기 희생 층들(12)을 노출시킬 수 있다.
도 1 및 도 15를 참조하면, 상기 분리 개구부(47)에 의해 노출되는 상기 희생 층들(12)을 제거하여 빈 공간들(48)을 형성할 수 있다. 상기 빈 공간들(48)은 상기 수직 구조체들(30)의 측면들을 노출시킬 수 있다.
도 1 및 도 16을 참조하면, 상기 빈 공간들(48)을 채우는 게이트들(60)을 형성할 수 있다. 상기 게이트들(60)은 도 4a 내지 도 4c를 참조하여 설명한 상기 게이트들(60)과 동일할 수 있으므로, 상기 게이트들(60)에 대한 자세한 설명은 생략하기로 한다. 또한, 상기 게이트들(60) 및 상기 층간 절연 층들(15)은 도 1 내지 도 3을 참조하여 설명한 상기 적층 구조체(66)를 구성할 수 있다. 따라서, 상기 적층 구조체(66)에 대하여 도 1 및 도 2를 참조하여 설명한 바 있으므로, 여기서 상기 적층 구조체(66)에 대한 자세한 설명은 생략하기로 한다.
도 1 및 도 17을 참조하면, 상기 분리 개구부(47)의 측벽 상에 분리 스페이서들(69)을 형성할 수 있다. 상기 분리 스페이서들(69)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
이온 주입 공정을 진행하여, 상기 분리 개구부(47) 하부의 상기 기판(3) 내에 불순물 영역(72)을 형성할 수 있다. 상기 불순물 영역(72) 및 상기 패드(72)은 N형의 도전형을 가질 수 있고, 상기 불순물 영역(72)에 인접하는 상기 기판(3)은 P형의 도전형을 가질 수 있다.
상기 분리 개구부(47)의 나머지 부분을 채우는 분리 패턴(75)을 형성할 수 있다. 상기 분리 패턴(75)은 도전성 물질로 형성될 수 있다. 상기 분리 패턴(75)은 도우프트 실리콘 및/또는 금속 물질(e.g., 텅스텐 등)으로 형성될 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 분리 패턴(75) 및 상기 상부 절연 층(45) 상에 금속간 절연 층(78)을 형성할 수 있다. 상기 금속간 절연 층(78) 및 상기 상부 절연 층(45)을 관통하며 상기 패드들(42)과 전기적으로 연결되는 콘택 플러그들(81)을 형성할 수 있다. 상기 콘택 플러그들(81) 상에 상기 콘택 플러그들(81)과 전기적으로 연결되는 도전성 라인(84)을 형성할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 도 11과 관련된 부분에서 설명한 바와 같이, 상기 몰드 구조체(9)를 관통하는 상기 홀들(24)의 모폴로지 불량을 방지할 수 있다. 이와 같이 홀들(24)의 모폴로지 불량을 감소시킬 수 있으므로, 반도체 소자의 생산성을 향상시킬 수 있다. 이러한 몰드 구조체(9)를 관통하는 상기 홀들(24) 내에 채널 층(36)을 포함하는 상기 수직 구조체(30)를 형성하고, 상기 몰드 구조체(9)의 희생 층들(12)을 게이트들(60)로 대체하는 공정을 진행하여 상기 몰드 구조체(9)를 상기 게이트들(60)을 포함하는 상기 적층 구조체(66)로 형성할 수 있다.
반도체 소자의 집적도를 증가시키기 위하여, 상기 적층 구조체(66) 내의 상기 게이트들(60)의 수를 증가시키더라도 상기 홀들(24)의 불량을 방지할 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
상기 게이트들(60)은 메모리 소자의 워드라인들(60a)을 포함할 수 있다. 이러한 워드라인들(60a) 및 상기 홀들(24) 내에 형성되는 채널 층(36)을 포함하는 상기 수직 구조체들(30)를 이용하여 메모리 소자를 동작시키는 경우에, 상기 홀들(24)의 모폴로지 불량으로 인하여 발생될 수 있는 메모리 셀들의 지우기/프로그램 스피드(earae/program speed) 불량을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6 : 하부 절연 층
9 : 몰드 구조체 9L : 하부 몰드 영역
9U : 상부 몰드 영역 9A : 제1 몰드 영역
9B : 제2 몰드 영역 12 : 희생 층들
12L : 하부 희생 층 12U : 상부 희생 층
12a : 제1 희생 층 12b : 제2 희생 층
15 : 층간 절연 층들 15L : 하부 층간 절연 층
15U : 상부 층간 절연 층 15a : 제1 층간 절연 층
15b : 제2 층간 절연 층 18L : 하부 몰드 유닛
18U : 상부 몰드 유닛 18a : 제1 몰드 유닛
18b : 제2 몰드 유닛 21 : 마스크
24 : 홀들 24L : 하부 홀 영역
24A : 제1 홀 영역 24B : 제2 홀 영역(보잉 영역)
24U : 상부 홀 영역 27 : 반도체 패턴
30 : 수직 구조체 33 : 제1 게이트 유전 구조체
36 : 채널 층 39 : 코어 패턴
42 : 패드 45 : 상부 절연 층
47 : 분리 개구부 48 : 빈 공간들
60 : 게이트들 60L : 하부 게이트
60a : 제1 게이트 60b : 제2 게이트
60U : 상부 게이트 63L : 하부 유닛
63U : 상부 유닛 63a : 제1 유닛
63b : 제2 유닛 66 : 적층 구조체
66L : 하부 적층 영역 66U : 상부 적층 영역
66A : 제1 적층 영역 66B : 제2 적층 영역
69 : 스페이서 72 : 불순물 영역
75 : 분리 패턴 78 : 금속간 절연 층
81 : 콘택 플러그 84 : 도전성 라인(비트라인)

Claims (10)

  1. 기판 상에 배치되며 상기 기판에 수직한 방향으로 배열되는 유닛들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 홀; 및
    상기 홀 내의 수직 구조체를 포함하되,
    상기 유닛들은 제1 유닛들 및 상기 제1 유닛들 사이의 제2 유닛들을 포함하고,
    상기 제1 유닛들의 각각은 제1 게이트 및 상기 제1 게이트 상의 제1 층간 절연 층을 포함하고,
    상기 제2 유닛들의 각각은 제2 게이트 및 상기 제2 게이트 사이의 제2 층간 절연 층을 포함하고,
    상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비(ratio)는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비와 다른 반도체 소자.
  2. 제 1 항에 있어서,
    상기 홀은 제1 홀 영역들 및 상기 제1 홀 영역들 사이의 제2 홀 영역을 포함하고,
    상기 제2 홀 영역은 상기 제2 홀 영역에 인접하는 상기 제1 홀 영역들 보다 큰 폭을 갖는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 홀 영역들은 상기 제1 유닛들과 마주보고,
    상기 제2 홀 영역은 상기 제2 유닛들과 마주보는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 게이트들은 서로 동일한 두께를 갖고,
    상기 제2 층간 절연 층의 두께는 상기 제1 층간 절연 층의 두께 보다 큰 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비(ratio) 보다 큰 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 유닛들은 서로 다른 두께의 제2 층간 절연 층들을 포함하는 반도체 소자.
  7. 기판 상에 배치되며 상기 기판에 수직한 방향으로 배열되는 유닛들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하며 보잉 영역을 갖는 홀; 및
    상기 홀 내에 배치되는 수직 구조체를 포함하되,
    상기 유닛들은 제1 유닛들 및 상기 제1 유닛들 사이의 제2 유닛을 포함하고,
    상기 제1 유닛들의 각각은 제1 게이트 및 상기 제1 게이트 상의 제1 층간 절연 층을 포함하고,
    상기 제2 유닛은 제2 게이트 및 제2 게이트 상의 제2 층간 절연 층을 포함하고,
    상기 제2 유닛은 상기 보잉 영역의 적어도 일부와 마주보고,
    상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비(ratio)는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비(ratio)와 다른 반도체 소자.
  8. 제 7 항에 있어서,
    상기 홀의 상기 보잉 영역은 상기 홀의 제1 홀 영역들 사이에 배치되고,
    상기 보잉 영역은 상기 보잉 영역에 인접하는 상기 제1 홀 영역들 보다 큰 폭을 갖고,
    상기 제1 홀 영역들은 상기 제1 유닛들과 마주보는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 제2 게이트의 두께에 대한 상기 제2 층간 절연 층의 두께의 비(ratio)는 상기 제1 게이트의 두께에 대한 상기 제1 층간 절연 층의 두께의 비(ratio) 보다 큰 반도체 소자.
  10. 제 7 항에 있어서,
    상기 제2 층간 절연 층은 상기 제1 층간 절연 층 보다 두꺼운 반도체 소자.

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