KR20180027947A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

기판 상에 반도체 칩들을 실장하는 것, 상기 기판 상에 상기 반도체 칩들을 덮는 몰드막을 형성하는 것, 상기 기판의 하면 상에 외부 단자들을 형성하는 것, 상기 기판의 상기 하면 및 상기 외부 단자들 상에 분리막을 도포하는 것, 상기 기판 및 상기 몰드막을 절단하여, 상기 반도체 칩들을 개별적으로 분리시키는 것, 및 상기 기판의 측면 및 상기 몰드막을 둘러싸는 차폐부를 형성하는 것을 포함하는 반도체 패키지의 제조 방법을 제공한다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 전자파 간섭 차폐 (electromagnetic interference(EMI) shield)부를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
각종 전자기기에 실장된 반도체 패키지들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 영향을 미칠 수 있다. 데이터가 전송되는 각 신호 라인 주위에는 전류의 흐름에 따라 유도되는 전자기장이 형성되며, 이러한 전자기장은 인접한 신호 라인을 통하여 전송되는 신호에 영향을 미치게 된다. 그 결과, 부품의 정상적인 동작을 방해하는 전자파 간섭(electromagnetic interference, EMI) 현상이 유발된다. 이러한 전자파 간섭(EMI)으로 인하여 전자장치 자체에 회로기능 약화 및 동작 불량 등의 기능 장애 및 고장을 유발하게 된다. 특히, 부품의 고속 동작을 위한 고주파 신호가 신호 라인을 통하여 전송되는 경우, EMI 현상은 더욱 심화된다.
본 발명이 해결하고자 하는 일 과제는 전자파 간섭 차폐부를 갖는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전자파 간섭 차폐부를 형성할 때, 기판 하면 및 외부 단자들의 손상을 막을 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 기판 상에 반도체 칩들을 실장하는 것, 상기 기판 상에 상기 반도체 칩들을 덮는 몰드막을 형성하는 것, 상기 기판의 하면 상에 외부 단자들을 형성하는 것, 상기 기판의 상기 하면 및 상기 외부 단자들 상에 분리막을 도포하는 것, 상기 기판 및 상기 몰드막을 절단하여, 상기 반도체 칩들을 개별적으로 분리시키는 것, 및 상기 기판의 측면 및 상기 몰드막을 둘러싸는 차폐부를 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 그의 하면 상에 외부 단자가 배치되는 기판, 상기 기판의 상면에 실장되는 반도체 칩, 상기 기판의 상기 상면 및 상기 반도체 칩을 덮는 몰드막, 상기 몰드막의 상면, 상기 몰드막의 측면 및 상기 기판의 측면을 덮는 차폐부, 및 상기 기판의 상기 하면을 덮는 분리막을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 기판의 하면 및 외부 단자들을 덮는 분리막을 형성하며, 분리막은 기판의 하면 상으로 오버 플로우되는 도전 물질과 외부 단자들의 단락을 방지할 수 있다. 이를 통해, 도전 물질은 기판의 측면을 덮을 수 있도록 증착될 수 있으며, 기판의 측면에서 발생하는 코팅 불량이 방지될 수 있다. 더하여, 분리막은 기판의 하면 및 외부 단자들을 덮어, 이들을 보호할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 기판의 하면 및 외부 단자들을 덮고 있으며, 이를 통해 반도체 패키지의 하면을 보호할 수 있다. 분리막은 이후의 반도체 패키지의 실장 공정 시, 플럭스에 의해 용해되어 제거될 수 있다. 즉, 본 발명의 실시예들에 따른 분리막은 반도체 패키지의 실장 전에 발생할 수 있는 하부의 불량을 방지할 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 3 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 분리막의 패터닝을 설명하기 위한 평면도이다.
도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(10)는 기판(100), 외부 단자(110), 반도체 칩(120), 몰드막(130), 차폐부(140) 및 분리막(150)을 포함할 수 있다.
기판(100)이 제공될 수 있다. 기판(100)은 하면(100a), 하면(100a)과 대향하는 상면(100b), 및 하면(100a)과 상면(100b)을 연결하는 측면(100c)을 가질 수 있다. 기판(100)은 인쇄 회로 기판(printed circuit board, PCB) 또는 반도체 기판을 포함할 수 있다.
기판(100)은 접지 패턴(102)을 포함할 수 있다. 접지 패턴들(102)은 기판(100) 내에 매립될 수 있다. 이때, 기판(100)의 측면(100c)은 접지 패턴들(102)을 노출시킬 수 있다.
기판(100)의 아래에 외부 단자들(110)이 배치될 수 있다. 상세하게는, 외부 단자들(110)은 기판(100)의 하면(100a) 상에 배치되는 단자 패드들(104) 상에 배치될 수 있다. 외부 단자들(110) 중 어느 일부는 접지 패턴들(102)과 전기적으로 연결될 수 있다.
기판(100) 상에 반도체 칩(120)이 배치될 수 있다. 반도체 칩(120)과 기판(100)은 기판(100)의 상면(100b) 상에 배치되는 칩 패드들(106)과 본딩 와이어들(122)을 통해 전기적으로 연결될 수 있다. 반도체 칩(120)은 외부 단자들(110)과 전기적으로 연결될 수 있다. 도 1에서는 하나의 반도체 칩(120)을 포함하는 것을 도시하였으나, 반도체 칩(120)은 복수로 제공될 수도 있다. 반도체 칩(120)은 로직 칩, 메모리 칩, 혹은 이들의 조합일 수 있다. 실시예들에서는 반도체 칩(120)이 와이어 본딩 방법으로 실장되는 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 칩(120)은 플립 칩 본딩(flip chip bonding) 방법과 같은 다양한 방법으로 실장될 수 있다. 반도체 칩(120)과 기판(100) 사이에 접착층(124)이 개재될 수 있다. 예를 들어, 접착층(124)은 다이 접착 필름(die attach film, DAF)을 포함할 수 있다. 반도체 칩(120)은 접착층(124)을 통해 기판(100)의 상면(100b)에 접착될 수 있다.
반도체 칩(120) 상에 몰드막(130)이 배치될 수 있다. 상세하게는, 몰드막(130)은 반도체 칩(120) 및 본딩 와이어들(122)을 감쌀 수 있다. 몰드막(130)은 기판(100)의 상면(100b) 및 반도체 칩(120)을 덮을 수 있다. 몰드막(130)은 절연성 고분자 물질을 포함할 수 있다. 예를 들어, 몰드막(130)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
몰드막(130) 상에 차폐부(140)가 배치될 수 있다. 차폐부(140)는 몰드막(130)의 상면(130a), 몰드막(130)의 측면(130b) 및 기판(100)의 측면(100c)을 덮을 수 있다. 이때, 차폐부(140)는 접지 패턴들(102)과 접할 수 있다. 차폐부(140)의 최하부면은 기판(100)의 하면(100a)과 동일하거나 또는 더 낮은 레벨에 제공될 수 있다. 차폐부(140)는 금속과 같은 도전 물질을 포함할 수 있다.
차폐부(140)는 반도체 패키지의 외부로부터 인가되는 전자파 또는 반도체 패키지의 내부로부터 방출되는 전자파를 차폐할 수 있다. 차폐부(140)는 접지 패턴들(102)을 통해 접지될 수 있다. 차폐부(140)는 전자파를 흡수하여 접지 패턴들(102)을 통해 외부로 방출시킬 수 있다.
기판(100)의 하면(100a) 상에 분리막(150)이 배치될 수 있다. 상세하게는, 분리막(150)은 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮을 수 있다. 이때, 분리막(150)은 기판(100)의 하면(100a) 및 외부 단자(110)를 콘포말하게 덮을 수 있다. 분리막(150)은 1nm 내지 10nm의 두께를 가질 수 있다. 분리막(150)의 하면은 차폐부(140)의 최하부면과 동일한 레벨을 가질 수 있다. 분리막(150)의 하면은 차폐부(140)의 최하부면과 공면(coplanar)을 이룰 수 있다. 분리막(150)은 플루오린화 탄소(carbon fluoride, CFx)를 포함할 수 있다. 예를 들어, 분리막(150)은 tetrafluoroethylene 또는 carbon trifluoride를 포함할 수 있다. 도 1에서는 분리막(150)이 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 도 2에 도시된 바와 같이, 분리막(150)은 기판(100)의 하면(100a)의 일부만을 덮을 수도 있다. 상세하게는, 분리막(150)은 기판(100)의 하면(100a)의 중심부 및 외부 단자들(110)을 노출시킬 수 있다. 즉, 분리막(150)은 기판(100)의 하면(100a)의 엣지부와 오버랩될 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지(10)의 제조 방법을 설명한다. 이하, 도 1 및 도 2의 실시예에서 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 3 내지 도 8을 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 9는 분리막의 패터닝을 설명하기 위한 평면도이다. 도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 스트립형(strip type)의 기판일 수 있다. 기판(100)은 그의 내부에 매립되는 접지 패턴들(102)을 포함할 수 있다.
복수의 반도체 칩들(120)이 기판(100) 상에 실장될 수 있다. 예를 들어, 반도체 칩들(120)은 기판(100) 상에 본딩 와이어(122)를 이용하여 실장될 수 있다. 반도체 칩들(120)은 서로 이격되어 배치될 수 있다. 평면적 관점에서, 반도체 칩들(120)은 접지 패턴들(102)과 사이에 배치될 수 있다.
반도체 칩들(120) 상에 몰드막(130)이 형성될 수 있다. 몰드막(130)은 기판(100)의 상면(100b) 및 반도체 칩들(120)을 덮도록 형성될 수 있다. 예를 들어, 몰드막(130)은 MUF(mold under fill) 공정으로 형성될 수 있다. 몰드막(130)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
기판(100)의 아래에 외부 단자들(110)이 형성될 수 있다. 예를 들어, 외부 단자들(110)은 기판(100)의 하면(100a) 상에 배치된 단자 패드들(104) 상에 부착될 수 있다. 일 실시예에 따르면, 외부 단자들은 솔더 볼 또는 솔더 범프를 포함할 수 있다.
도 4를 참조하여, 기판(100)의 아래에 분리막(150)이 형성될 수 있다. 분리막(150)은 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮도록 도포될 수 있다. 예를 들어, 분리막(150)은 플라즈마 코팅 공정(plasma coating) 또는 스프레이 코팅 공정(spray coating)과 같은 유기막 코팅 공정을 이용하여 형성될 수 있다. 분리막(150)은 플루오린화 탄소(CFx)를 포함할 수 있다.
도 5를 참조하여, 기판(100) 및 몰드막(130)이 절단될 수 있다. 기판(100) 및 몰드막(130) 상에 싱귤레이션(sigulation) 공정이 수행될 수 있다. 예를 들어, 기판(100) 및 몰드막(130)은 쏘잉 라인(SL)을 따라 블레이드 쏘잉(blade sawing) 또는 레이저 쏘잉(laser sawing) 이 수행될 수 있다. 쏘잉 라인(SL)은 반도체 칩들(120)의 사이에 설정될 수 있다. 즉, 싱귤레이션 공정에 의한 절단면은 반도체 칩들(120)의 사이에 형성될 수 있다. 기판(100) 및 몰드막(130)의 절단을 통해, 반도체 칩들(120)이 개별적으로 분리될 수 있다. 더하여, 싱귤레이션 공정을 통해 접지 패턴들(102)이 절단될 수 있다. 절단된 접지 패턴들(102)의 측면은 절단된 기판(100)의 측면(100c) 상으로 노출될 수 있다.
도 6을 참조하여, 몰드막(130) 상에 차폐부(140)가 형성될 수 있다. 몰드막(130)의 상면(130a), 몰드막(130)의 측면(130b) 및 기판(100)의 측면(100c) 상에 도전 물질이 증착되어 차폐부(140)가 형성될 수 있다. 예를 들어, 차폐부(140)는 스퍼터링(sputtering) 공정을 통해 형성될 수 있다. 또는, 차폐부(140)는 전해 도금 또는 무전해 도금과 같은 도금 공정을 통해 형성될 수도 있다. 도전 물질은 금속을 포함할 수 있다.
차폐부(140)의 형성 공정에서, 차폐부(140)의 일 부분(140a)은 기판(100) 하면(100a)의 일부를 덮을 수 있다. 도전 물질은 기판(100)의 하면(100a)의 엣지부 상으로 오버 플로우(over flow)될 수 있다. 이는 외부 단자들(110) 사이의 전기적 단락(short)을 유발할 수 있다. 도전 물질이 기판(100)의 하면(100a) 상으로 오버 플로우 되지 않도록 증착량을 조절하는 경우, 도전 물질은 기판(100)의 측면(100c)의 일부를 덮지 않을 수 있다. 즉, 기판(100)의 측면(100c)에서 코팅 불량이 발생할 수 있다.
본 발명의 실시예들에 따르면, 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮는 분리막(150)이 형성되어, 분리막(150)은 기판(100)의 하면(100a) 상으로 오버 플로우되는 도전 물질과 외부 단자들(110)의 단락을 방지할 수 있다. 이를 통해, 도전 물질은 기판(100)의 측면(100c)을 덮을 수 있도록 증착될 수 있으며, 기판(100)의 측면(100c)에서 발생하는 코팅 불량이 방지될 수 있다. 더하여, 분리막(150)은 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮어, 이들을 보호할 수 있다.
도 7을 참조하여, 분리막(150) 상에 형성된 차폐부(140)의 일 부분(140a)이 제거되어 반도체 패키지(10)가 형성될 수 있다. 예를 들어, 분리막(150) 상의 차폐부(140)의 일 부분(140a)은 아세톤 클리닝 공정 또는 플라즈마 클리닝 공정을 통해 제거될 수 있다. 이때, 분리막(150)은 제거되지 않고, 기판(100)의 하면(100a) 상에 잔여할 수 있다. 일 예로, 분리막(150)과 기판(100) 사이의 접착력이 분리막(150)과 분리막(150) 상의 차폐부(140)의 일 부분(140a) 사이의 접착력보다 강할 수 있다. 따라서, 분리막(150)은 클리닝 공정 동안 기판(100)의 하면(100a) 상에 잔여하며, 차폐부(140)의 일 부분(140a)은 분리막(150)으로부터 제거될 수 있다.
도시하지는 않았으나, 차폐부(140)를 형성한 후에, 분리막(150)이 제거될 수도 있다. 분리막(150)은 플라즈마 클리닝 공정을 통해 제거될 수 있다. 예를 들어, 분리막(150)의 제거를 위한 플라즈마 클리닝 공정은 차폐부(140)의 일 부분(140a)의 제거 공정과 다른 조건 하에서 수행될 수 있다. 또는, 차폐부(140)의 일 부분(140a)이 제거된 이후, 플라즈마 클리닝 공정이 장시간 더 수행될 수도 있다. 분리막(150)의 제거 공정은 필요에 따라 수행되지 않을 수 있다. 이하, 설명의 편의를 위하여 도 7과 같이 분리막(150)이 제거되지 않는 것을 기준으로 설명한다.
실시예들에 따르면, 반도체 패키지(10)는 보드(160) 상에 실장될 수 있다. 도 8을 참조하여, 기판(100)의 하면(100a) 상에 보드(160)가 제공될 수 있다. 예를 들어, 보드(160)는 메모리 모듈의 보드를 포함할 수 있다. 보드(160)는 그의 상면에 배치되는 보드 패드들(162)을 가질 수 있다. 보드(160)의 상면과 기판(100)의 하면(100a) 사이에 플럭스(170, flux)가 제공될 수 있다. 예를 들어, 기판(100)의 하면(100a) 상에 플럭스(170)가 도포되어 외부 단자들(110)을 덮을 수 있다. 또는, 보드(160)의 상면 상에 플럭스(170)가 도포되어 보드 패드들(162)을 덮을 수 있다. 플럭스(170)의 도포는 프린팅(printing) 공정 또는 딥핑(dipping) 공정을 통해 수행될 수 있다. 플럭스(170)는 수지(resin), 활성화제(activator) 및 용매를 포함할 수 있다. 용매는 글리콜 에테르 에스테르계 화합물, 글리콜 에테르계 화합물, 에스테르계 화합물, 케톤계 화합물 또는 시클릭 에스테르계 화합물을 포함할 수 있다.
이후, 반도체 패키지(10)가 보드(160) 상에 실장될 수 있다. 이때, 분리막(150)이 제거될 수 있다. 상세하게는, 분리막(150)은 플럭스(170)에 의해 녹을 수 있다. 예를 들어, 분리막(150)은 플루오린화 탄소를 포함하며, 이는 플럭스(170)에 포함된 유기 용매에 용해될 수 있다. 분리막(150)이 용해됨에 따라, 외부 단자들(110)은 보드 패드들(162)과 접할 수 있다.
본 발명의 실시예들에 따른 분리막(150)은 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮고 있으며, 이를 통해 반도체 패키지(10)의 하면을 보호할 수 있다. 분리막(150)은 이후의 반도체 패키지(10)의 실장 공정 시, 플럭스(170)에 의해 용해되어 제거될 수 있다. 즉, 본 발명의 실시예들에 따른 분리막(150)은 반도체 패키지(10)의 실장 전에 발생할 수 있는 하부의 불량을 방지할 수 있다.
본 발명의 실시예들에 따르면, 분리막은 기판의 하면의 일부를 덮지 않을 수 있다.
도 9는 분리막의 패터닝을 설명하기 위한 평면도이다. 도 10 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 여기서 도 10은 도 9의 A-A'선을 따라 자른 단면도이다. 이하, 상기의 실시예들에서 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 3 및 도 4를 다시 참조하여, 기판(100)이 제공될 수 있다. 복수의 반도체 칩들(120)이 기판(100) 상에 실장될 수 있다. 반도체 칩들(120) 상에 몰드막(130)이 형성될 수 있다. 기판(100)의 아래에 외부 단자들(110)이 형성될 수 있다. 기판(100)의 아래에 분리막(150)이 기판(100)의 하면(100a) 및 외부 단자들(110)을 덮도록 도포될 수 있다.
도 9 및 도 10를 참조하여, 분리막(150)이 패터닝 될 수 있다. 상세하게는, 분리막(150) 상에 마스크 패턴을 형성한 후, 플라즈마 식각을 통해 노출된 분리막(150)의 일부가 제거될 수 있다. 패터닝된 분리막(150a)은 기판(100)의 하면(100a)의 중심부 및 외부 단자들(110)을 노출시킬 수 있다. 패터닝된 분리막(150a)은 쏘잉 라인(SL)과 중첩 배치되며, 기판(100)의 하면(100a)의 엣지부와 오버랩될 수 있다. 여기서, 기판(100)의 중심부 및 엣지부는 싱귤레이션 공정 후 분리되는 기판(100)의 중심 영역 및 엣지 영역을 의미한다.
도 11을 참조하여, 기판(100) 및 몰드막(130)이 절단되어 반도체 칩들(120)이 개별적으로 분리될 수 있다. 예를 들어, 기판(100) 및 몰드막(130)은 쏘잉 라인(SL)을 따라 싱귤레이션 공정이 수행될 수 있다. 싱귤레이션 공정을 통해 접지 패턴들(102)이 절단될 수 있다. 절단된 기판(100)의 측면(100c)에서 노출될 수 있다.
도 12를 참조하여, 몰드막(130) 상에 차폐부(140)가 형성될 수 있다. 차폐부(140)는 도전 물질을 증착하여 형성될 수 있다. 차폐부(140)의 형성 공정에서, 도전 물질은 기판(100)의 하면(100a)의 엣지부 상으로 오버 플로우(over flow)될 수 있다.
도 13을 참조하여, 형성된 차폐부(140)의 일 부분(140a)이 제거되어 반도체 패키지(10)가 형성될 수 있다.
실시예들에 따르면, 패터닝된 분리막(150a)은 도전 물질이 오버 플로우되는 기판(100)의 하면(100a)의 엣지부 상에 형성되며, 외부 단자들(110)을 덮지 않을 수 있다. 이를 통해, 도전 물질의 오버 플로우로부터 반도체 패키지(10)의 하면을 보호할 수 있다. 더하여, 외부 단자들(110)이 패터닝된 분리막(150a)으로부터 노출되어 있어, 반도체 패키지(10)를 보드(160) 상에 실장하는 방식에 많은 변형이 가능할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 외부 단자
120: 반도체 칩 130: 몰드막
140: 차폐부 150: 분리막
160: 보드 170: 플럭스

Claims (10)

  1. 기판 상에 반도체 칩들을 실장하는 것;
    상기 기판 상에 상기 반도체 칩들을 덮는 몰드막을 형성하는 것;
    상기 기판의 하면 상에 외부 단자들을 형성하는 것;
    상기 기판의 상기 하면 및 상기 외부 단자들 상에 분리막을 도포하는 것;
    상기 기판 및 상기 몰드막을 절단하여, 상기 반도체 칩들을 개별적으로 분리시키는 것; 및
    상기 기판의 측면 및 상기 몰드막을 둘러싸는 차폐부를 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 차폐부를 형성하는 것은:
    상기 몰드막, 상기 기판의 상기 측면 및 상기 분리막 상에 도전 물질을 도포하는 것; 및
    클리닝 공정을 수행하여 상기 분리막 상의 상기 도전 물질을 제거하는 것을 포함하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 기판 및 상기 몰드막을 절단하기 전에,
    상기 분리막을 패터닝하여 상기 외부 단자 및 상기 기판의 하면의 중심부를 노출시키는 것을 더 포함하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 분리막은 플루오린화 탄소를 포함하는 반도체 패키지의 제조 방법.
  5. 그의 하면 상에 외부 단자가 배치되는 기판;
    상기 기판의 상면에 실장되는 반도체 칩;
    상기 기판의 상기 상면 및 상기 반도체 칩을 덮는 몰드막;
    상기 몰드막의 상면, 상기 몰드막의 측면 및 상기 기판의 측면을 덮는 차폐부; 및
    상기 기판의 상기 하면을 덮는 분리막을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 분리막은 상기 기판의 상기 하면 및 상기 외부 단자와 오버랩되는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 분리막은 상기 기판의 하면의 엣지부와 오버랩되고,
    상기 외부 단자 및 상기 기판의 하면의 중심부는 노출되는 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 분리막은 플루오린화 탄소를 포함하는 반도체 패키지.
  9. 제 5 항에 있어서,
    상기 분리막은 상기 기판의 하면 및 외부 단자를 콘포말하게 덮는 반도체 패키지.
  10. 제 5 항에 있어서,
    상기 기판은 그의 내부에 접지 패턴을 더 포함하되,
    상기 차폐부는 상기 접지 패턴과 전기적으로 연결되는 반도체 패키지.
KR1020160115240A 2016-09-07 2016-09-07 반도체 패키지 및 그의 제조 방법 KR102634389B1 (ko)

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