KR20170141661A - 고체 촬상 소자, 반도체 장치, 및, 전자 기기 - Google Patents

고체 촬상 소자, 반도체 장치, 및, 전자 기기 Download PDF

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Abstract

본 개시의 고체 촬상 소자는, 광전변환을 행하는 화소가 행렬형상으로 배치된 화소 어레이부를 적어도 탑재하는 제1 반도체 기판과, 화소를 구동하는 제어 회로부를 적어도 탑재하는 제2 반도체 기판을 가지며, 제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어진다. 그리고, 화소 어레이부는, 분할된 복수의 분할 어레이부로 이루어지고, 제어 회로부는, 복수의 분할 어레이부의 각각에 대응하여 마련되어 있고, 화소 어레이부와 제어 회로부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행한다.

Description

고체 촬상 소자, 반도체 장치, 및, 전자 기기
본 개시는, 고체 촬상 소자, 반도체 장치, 및, 전자 기기에 관한 것이다.
반도체 장치의 한 예인 고체 촬상 소자에서, 그 노광 시간에 관해, 촬상면(수광면) 내에서 고정밀도의 동시성(면내 동시성)을 구하는 경우, 화소의 동작을 제어하는 화소 제어선의 신호 전달 속도가 특성을 지배한다. 그리고, 주로, 화소 제어선의 배선 저항이나 기생용량으로 정하여지는 시정수(時定數)에 의한 지연이, 신호 전달 속도를 저하시키는 요인으로 되어 있다. 화소 제어선은, 화소 어레이부를 행방향으로 횡단하도록 배선되어 있다. 따라서, 화소 제어선의 배선길이가 길어지지 않을 수 없기 때문에 화소 제어선의 시정수는 크다.
화소 제어선의 구동에 관해, 예를 들면, 화소 어레이부를 포함하는 제1 반도체 기판과, 화소를 구동하는 제어 회로부를 포함하는 제2 반도체 기판이 적층되어 이루어지는 적층형 고체 촬상 소자에서는 다음과 같은 구성이 채택되어 있다. 즉, 적층형 고체 촬상 소자에서는, 제2 반도체 기판 내의 제어 회로부에서 생성된 화소 제어 신호를, 관통 비아(VIA)를 통하여 제1 반도체 기판에 전달하는 구성이 채택되어 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 일본국 특개2011-159958호 공보
특허 문헌 1에 기재된 종래 기술에서는, 화소가 규칙적으로 배열되어 이루어지는 화소 어레이부에 있어서, 그 도중에 관통 비아를 형성하는 것은, 화소 배치의 연속성의 관점에서 곤란하다. 그때문에, 관통 비아를 화소 어레이부의 일방의 단부(端部)에 배치하지 않을 수가 없다. 그 결과, 화소 어레이부를 행방향으로 횡단하도록 배선된 화소 제어선을, 화소 어레이부의 일방의 단부에서 구동하게 된다. 그때문에, 화소 제어선의 배선 저항이나 기생용량으로 정하여지는 시정수에 의한 화소 제어 신호의 지연이 크고, 화소 제어의 고속화의 장애로 되어 있다.
그래서, 본 개시는, 화소 제어의 고속화를 가능하게 한 고체 촬상 소자, 반도체 장치, 및, 당해 고체 촬상 소자를 갖는 전자 기기를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 개시의 고체 촬상 소자는,
광전변환을 행하는 화소가 행렬형상으로 배치된 화소 어레이부를 적어도 탑재하는 제1 반도체 기판과,
화소를 구동하는 제어 회로부를 적어도 탑재하는 제2 반도체 기판을,
가지며,
제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
화소 어레이부는, 분할된 복수의 분할 어레이부로 이루어지고,
제어 회로부는, 복수의 분할 어레이부의 각각에 대응하여 마련되어 있고,
화소 어레이부와 제어 회로부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행하는,
고체 촬상 소자이다. 또한, 상기한 목적을 달성하기 위한 본 개시의 촬상 장치는, 상기한 구성의 고체 촬상 소자를 갖는 전자 기기이다.
상기한 목적을 달성하기 위한 본 개시의 반도체 장치는,
단위 회로가 행렬형상으로 배치된 회로부를 탑재하는 제1 반도체 기판과,
단위 회로를 구동하는 구동부를 탑재하는 제2 반도체 기판을,
가지며,
제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
회로부는, 분할된 복수의 분할 회로부로 이루어지고,
구동부는, 복수의 분할 회로부의 각각에 대응하여 마련되어 있고,
회로부와 구동부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 회로부의 단위로 전기적 접속을 행하는,
반도체 장치이다.
상기한 구성의 고체 촬상 소자, 반도체 장치, 또는, 전자 기기에서, 화소 어레이부(회로부)를 복수로 분할로 함으로써, 화소(단위 회로)의 제어선의 길이가, 분할되지 않은 경우의 분할수분(分割數分)의 1이 된다. 또한, 제1 반도체 기판과 제2 반도체 기판의 사이에서, 관통 비아를 사용하는 것이 아니고, 제1면에 배치된 전극을 사용하고, 화소 어레이부(회로부)와 제어 회로부(구동부)를, 분할 어레이부(분할 회로부)의 단위로 전기적으로 접속함으로써, 제어 회로부의 구동 대상이 되는, 분할 어레이부 개개의 제어선의 배선 저항이나 기생용량으로 정하여지는 시정수가, 분할되지 않은 경우보다도 작아진다.
본 개시에 의하면, 구동부의 구동 대상이 되는, 분할 회로부 개개의 제어선의 시정수가, 분할되지 않은 경우보다도 작아지기 때문에, 화소 제어의 고속화가 가능해진다.
또한, 여기에 기재된 효과로 반드시 한정되는 것은 아니고, 본 명세서 중에 기재되 어느 하나의 효과라도 좋다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 이것으로 한정되는 것이 아니고, 또한 부가적인 효과가 있어도 좋다.
도 1은, 본 개시의 기술이 적용되는 CMOS 이미지 센서의 시스템 구성의 한 예를 도시하는 개략 구성도.
도 2는, 화소 어레이부 및 칼럼 처리부의 구체적인 구성을 도시하는 블록도.
도 3A는, 단위화소의 구성의 한 예를 도시하는 회로도, 도 3B는, 상관이중 샘플링에 의한 노이즈 제거 처리의 동작 설명에 제공하는 타이밍 파형도.
도 4는, 이면 조사형의 화소 구조의 한 예를 도시하는 단면도.
도 5는, CMOS 이미지 센서의 적층 구조의 구성의 한 예를 도시하는, 적층 전의 개략 사시도.
도 6A는, 비아를 이용한 경우의 제1 칩의 플로어 플랜의 한 예를 도시하는 개략 평면도, 도 6B는, 비아를 이용한 경우의 제2 칩의 플로어 플랜의 한 예를 도시하는 개략 평면도.
도 7A는, 실시례 1에 관한 제1 칩의 플로어 플랜을 도시하는 개략 평면도, 도 7B는, 실시례 1에 관한 제2 칩의 플로어 플랜을 도시하는 개략 평면도.
도 8은, 제1 칩 및 제2 칩의 주요부의 단면 구조를 도시하는 단면도.
도 9는, 실시례 1에 관한 수직 구동 회로의 제1례를 도시하는 블록도.
도 10은, 실시례 1에 관한 수직 구동 회로의 제2례를 도시하는 블록도.
도 11A는, 실시례 2에 관한 제1 칩의 플로어 플랜을 도시하는 개략 평면도, 도 11B는, 실시례 2에 관한 제2 칩의 플로어 플랜을 도시하는 개략 평면도.
도 12는, 실시례 2에서의 제1 칩 및 제2 칩의 접합부의 구성의 한 예를 도시하는 개략도.
도 13은, 실시례 2에 관한 수직 구동 회로의 구성의 한 예를 도시하는 블록도.
도 14는, 실시례 3에 관한 수직 구동 회로의 구성의 한 예를 도시하는 회로도.
도 15A는, 본 개시의 촬상 장치의 구성례를 도시하는 블록도, 도 15B는, TOF 방식의 거리 측정 장치의 구성의 한 예를 도시하는 개략도.
도 16은, TOF 방식의 거리 측정 장치에서 TOF 동작(측거 동작)을 행할 때의 화소 제어 신호의 타이밍 관계를 도시하는 타이밍 차트.
도 17은, TOF 동작의 설명에 이용하는 화소 어레이부의 화소 배열을 도시하는 도면.
도 18은, TOF 동작의 동작례의 설명도.
이하, 본 개시의 기술을 실시하기 위한 형태(이하, 「실시 형태」라고 기술한다)에 관해 도면을 이용하여 상세히 설명한다. 본 개시의 기술은 실시 형태로 한정되는 것이 아니다. 이하의 설명에서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하기로 하고, 중복되는 설명은 생략한다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시의 고체 촬상 소자 및 전자 기기, 전반에 관한 설명
2. 본 개시의 기술이 적용되는 고체 촬상 소자
2-1. 시스템 구성(CMOS 이미지 센서의 예)
2-2. 화소 어레이부 및 칼럼 처리부의 구체적인 구성
2-3. 단위화소의 구성
2-4. 상관이중 샘플링에 의한 노이즈 제거 처리
2-5. 이면 조사형의 화소 구조
2-6. 적층 구조(적층형 CMOS 이미지 센서)
2-7. 비아(VIA)를 이용한 경우의 문제점
3. 본 개시의 한 실시 형태
3-1. 실시례 1(화소 어레이부를 행방향에서 4분할한 예)
3-2. 실시례 2(행제어선 드라이버부와 행디코더부를 분리한 예)
3-3. 실시례 3(용량소자를 부가하여 내부 전원의 안정화를 도모하는 예)
4. 변형례
5. 본 개시의 전자 기기
5-1. 촬상 장치
5-2. 거리 측정 장치
<본 개시의 고체 촬상 소자 및 전자 기기, 전반에 관한 설명>
본 개시의 고체 촬상 소자 및 전자 기기에서는, 제1 반도체 기판에 관해, 복수의 화소에 대해, 제1면과 반대측인 제2면측부터 입사광을 받아들이는 구조로 할 수 있다. 또한, 화소 어레이부에는, 화소행마다 화소 제어선이 배선되어 있고, 화소 제어선에 관해, 복수의 분할 어레이부에 대응하여 분할되어 있는 구성으로 할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시의 고체 촬상 소자 및 전자 기기에서는, 제어 회로부에 관해, 화소 어레이부에 화소행마다 배선된 화소 제어선을 구동하는 제어선 드라이버부를 갖는 구성으로 할 수 있다. 이때, 제어선 드라이버부에 관해, 회로 동작의 기준이 되는 타이밍 제어 신호를, 각 화소행에 대응하는 회로부에 대해 클록 트리 구조로 배신하는 구성으로 할 수 있다. 또한, 화소 제어선에 관해 복수개 단위로 블록화한 구성으로 할 수 있다. 이때, 제어선 드라이버부에 관해, 화소 제어선에 대해 타이밍 제어 신호를 블록 사이에서 일정한 지연(遲延)을 주어서 배신하는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 고체 촬상 소자 및 전자 기기에서는, 제어 회로부에 관해, 제어선 드라이버부에 디코드 신호를 공급하는 디코더부를 갖는 구성으로 할 수 있다. 이때, 제어선 드라이버부에 관해서는, 복수의 분할 어레이부마다 마련하고, 디코더부에 관해서는, 복수의 분할 어레이부마다에 대해 공통으로 하나 마련하는 구성으로 할 수 있다. 또한, 제어선 드라이버부에 관해, 그 출력단(出力段)의 고전위측 전원과 저전위측 전원의 사이에 접속된 전원 안정화를 위한 용량소자를 갖는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 전자 기기에서는, 피사체에 광을 조사하는 광원을 구비하고, 광원으로부터의 조사광에 의거한 피사체로부터의 반사광을 고체 촬상 소자에서 수광하고, 고체 촬상 소자의 검출 신호에 의거하여, 피사체까지의 거리를 측정하는 구성으로 할 수 있다.
<본 개시의 기술이 적용되는 고체 촬상 소자>
우선, 본 개시의 기술이 적용되는 고체 촬상 소자(즉, 본 개시의 고체 촬상 소자)에 관해 설명한다. 고체 촬상 소자는, 본 개시의 반도체 장치의 한 예이기도 하다. 여기서는, 고체 촬상 소자에 관해, 예를 들면 X-Y 어드레스 방식 고체 촬상 소자의 일종인 CMOS 이미지 센서를 예로 들어 설명한다.
[시스템 구성]
도 1은, 본 개시의 기술이 적용되는 CMOS 이미지 센서의 시스템 구성의 한 예를 도시하는 개략 구성도이다. 도 1에 도시하는 바와 같이, 본 예에 관한 CMOS 이미지 센서(10)는, 화소 어레이부(1), 수직 구동 회로(행주사 회로)(2), 칼럼 처리부(3), 참조신호 생성부(4), 및, 수평 주사 회로(열주사 회로)(5)를 구비하고 있다. CMOS 이미지 센서(10)는 또한, 입력 I/F(인터페이스)(6), 타이밍 제어 회로(7), 화상 신호 처리부(8), 출력 I/F(9A), 및, 주변 I/F(9B)를 구비하고 있다.
상기한 시스템 구성의 CMOS 이미지 센서(10)에서, 화소 어레이부(1)는, 광전변환 소자를 포함하는 단위화소(20)(도 2 참조)가 행렬형상(매트릭스형상)으로 2차원 배치됨에 의해 구성되어 있다. 타이밍 제어 회로(7)는, 입력 I/F(6)를 통하여 외부로부터 입력된 마스터 클록에 의거하여, 수직 구동 회로(2), 칼럼 처리부(3), 참조신호 생성부(4), 및, 수평 주사 회로(5) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다.
수직 구동 회로(2)는, 행제어선(行制御線) 드라이버부(2A) 및 행(行)디코더부(2B)로 이루어지고, 단위화소(이하, 단지 「화소」라고 기술하는 경우도 있다)(20)가 행렬형상으로 2차원 배치되어 이루어지는 화소 어레이부(1)에 대해, 행어드레스나 행주사(行走査)의 제어를 행한다. 이 행어드레스나 행주사의 제어에 의해, 선택된 화소(20)로부터 화소 신호가 판독되어, 칼럼 처리부(3)에 공급된다. 칼럼 처리부(3)는, 화소 어레이부(1)의 각 화소(20)로부터 판독되는 아날로그의 화소 신호를, 참조신호 생성부(4)로부터 공급되는 참조전압(Vref)을 이용하여, 디지털의 화소 신호로 변환하는 처리를 행한다. 칼럼 처리부(3)의 상세에 관해는 후술한다. 참조신호 생성부(4)는, AD 변환(아날로그-디지털 변환)을 행할 때에 칼럼 처리부(3)에서 이용하는 참조전압(Vref)을 생성한다.
수평 주사 회로(5)는, 칼럼 처리부(3)에서 AD 변환된 화소 신호에 대해, 열어드레스나 열주사의 제어를 행한다. 이 열(列)어드레스나 열주사(列走査)의 제어에 의해, 칼럼 처리부(3)에서 AD 변환된 디지털의 화소 신호는 촬상 데이터로서 화상 신호 처리부(8)에 공급된다. 화상 신호 처리부(8)는, 화상 신호 처리 회로(81), 마이크로 프로세서(82), 및, 메모리 회로(83) 등을 가지며, 수평 주사 회로(5)에 의한 제어하에 공급되는 촬상 데이터에 대해 각종의 신호 처리를 시행한다. 화상 신호 처리부(8)에서 각종의 신호 처리가 시행된 촬상 데이터는, 출력 I/F(9A)를 통하여 외부에 출력된다.
[화소 어레이부 및 칼럼 처리부의 구체적인 구성]
다음에, 화소 어레이부(1) 및 칼럼 처리부(3)의 구체적인 구성에 관해, 도 2를 이용하여 설명한다. 도 2는, 화소 어레이부(1) 및 칼럼 처리부(3)의 구체적인 구성을 도시하는 블록도이다.
(화소 어레이부)
도 2에 도시하는 바와 같이, 화소 어레이부(1)는, 단위화소(20)가 행방향 및 열방향으로, 즉, 행렬형상으로 2차원 배치된 구성으로 되어 있다. 단위화소(20)는, 수광한 광량에 응한 광전하를 생성하고, 또한, 축적하는 광전변환 소자(광전변환부)를 갖는다. 여기서, 행방향이란 화소행의 화소의 배열 방향(즉, 수평 방향)을 말하고, 열방향이란 화소열의 화소의 배열 방향(즉, 수직 방향)을 말한다. 여기서는, m행의 화소행과 n열의 화소열의 화소 배열로 하고 있다.
m행n열의 화소 배열에 대해, 화소 제어선으로서의 행제어선(11)(11-1∼11-m)이 화소행마다 행방향에 따라 배선되고, 열신호선(12)(12-1∼12-n)이 열방향에 따라 화소열마다 배선되어 있다. 행제어선(11)은, 단위화소(20)로부터 화소 신호를 판독할 때에, 수직 구동 회로(2)로부터 화소행의 단위로 출력되는 제어 신호를 전송한다. 도 1에서는, 행제어선(11)에 관해 1개의 배선으로서 도시하고 있지만, 1개로 한정되는 것이 아니다. 행제어선(11-1∼11-m)의 각 일단은, 수직 구동 회로(2)의 각 화소행에 대응한 각 출력단(出力端)에 접속되어 있다.
(수직 구동 회로)
수직 구동 회로(2)는, 그 구체적인 구성에 관해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소출(掃出) 주사계의 2개의 주사계를 갖는 구성으로 되어 있다. 판독 주사계는, 단위화소(20)로부터 신호를 판독하기 위해, 화소 어레이부(1)의 단위화소(20)를 행 단위로 차례로 선택 주사한다. 단위화소(20)로부터 판독되는 화소 신호는 아날로그 신호이다. 소출 주사계는, 판독 주사계에 의해 판독 주사가 행하여지는 판독행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사를 행한다.
이 소출 주사계에 의한 소출 주사에 의해, 판독행의 단위화소(20)의 광전변환 소자로부터 불필요한 전하가 소출됨에 의해 당해 광전변환 소자가 리셋된다. 그리고, 이 소출 주사계에 의한 소출 주사에 의해 불필요 전하를 소출함(리셋함)에 의해, 이른바 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전변환 소자의 광전하를 버리고, 새롭게 노광을 시작하는(광전하의 축적을 시작하는) 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 수광한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍으로부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위화소(20)에서의 광전하의 노광 기간이 된다.
(칼럼 처리부)
칼럼 처리부(3)는, 예를 들면, 화소 어레이부(1)의 화소열마다, 즉, 열신호선(12)(12-1∼12-n)마다, 화소 어레이부(1)의 각 단위화소(20)로부터 화소열마다 출력되는 아날로그의 화소 신호를 디지털의 화소 신호로 변환하는 AD 변환기의 구성으로 되어 있다. 이 AD 변환할 떼에, 참조신호 생성부(4)에서 생성되는 참조전압(Vref)이 사용된다.
참조신호 생성부(4)는, 시간이 경과함에 따라 전압치가 계단형상으로 변화하는, 이른바, 램프(RAMP)파형의 참조전압(Vref)을 생성한다. 참조신호 생성부(4)는, 예를 들면, DA 변환(디지털-아날로그 변환) 회로를 이용하여 구성할 수 있다. 또한, 참조신호 생성부(4)로서는, DA 변환 회로를 이용한 구성으로 한정되는 것이 아니다. 참조신호 생성부(4)는, 도 1의 타이밍 제어 회로(7)로부터 주어지는 제어 신호(CS1)에 의한 제어하에, 당해 타이밍 제어 회로(7)로부터 주어지는 클록(CK)에 의거하여 램프파의 참조전압(Vref)을 생성한다. 그리고, 참조신호 생성부(4)는, 생성한 참조전압(Vref)을 칼럼 처리부(3)에 공급한다.
도 2에 도시하는 바와 같이, AD 변환기 구성의 칼럼 처리부(3)는, 콤퍼레이터 회로(31), 카운터 회로(32), 스위치 회로(33), 및, 메모리 회로(34)를 구비하고 있고, 화소열마다 같은 구성으로 되어 있다.
콤퍼레이터 회로(31)는, 화소열마다 마련된 비교기(311)로 이루어진다. 비교기(311)는, 화소 어레이부(1)의 각 단위화소(20)로부터 출력되는 화소 신호에 응한 열신호선(12)의 신호 전압(Vout)과, 참조신호 생성부(4)로부터 공급되는 램프파의 참조전압(Vref)을 비교한다. 그리고, 비교기(311)는, 예를 들면, 참조전압(Vref)이 신호 전압(Vout) 보다도 큰 때에 출력(Vco)이 고레벨이 되고, 참조전압(Vref)이 신호 전압(Vout) 이하일 때에 출력(Vco)이 저레벨이 된다.
카운터 회로(32)는, 화소열마다 마련된 업/다운(U/D) 카운터(321)로 이루어진다. 업/다운 카운터(321)는, 비동기(非同期) 카운터이고, 도 1의 타이밍 제어 회로(7)로부터 주어지는 제어 신호(CS2)에 의한 제어하에, 당해 타이밍 제어 회로(7)로부터 클록(CK)이 참조신호 생성부(4)와 같은 타이밍에서 주어진다. 그리고, 업/다운 카운터(321)는, 클록(CK)에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함으로써, 비교기(311)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
스위치 회로(33)는, 화소열마다 마련된 전송 스위치(331)로 이루어진다. 전송 스위치(331)는, 도 1의 타이밍 제어 회로(7)로부터 주어지는 제어 신호(CS3)에 의한 제어하에, 어느 화소행의 단위화소(20)에 관한 업/다운 카운터(321)의 카운트 동작이 완료된 시점에서 온(폐(閉)) 상태가 된다. 그리고, 전송 스위치(331)는, 업/다운 카운터(321)의 카운트 결과를 메모리 회로(34)에 전송한다.
메모리 회로(34)는, 화소열마다 마련된 메모리(341)로 이루어지고, 화소열마다 전송 스위치(331)에 의해 전송되는 업/다운 카운터(321)의 카운트 결과를, 단위화소(20)로부터 판독된 아날로그의 화소 신호에 대응하는 N비트의 디지털 신호로서 격납한다.
상기한 구성의 칼럼 처리부(3)는, 단위화소(20) 모든 정보를 일제히 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 행할 수 있는 구성으로 되어 있다. 여기서, 고속 프레임 레이트 모드란, 통상 프레임 레이트 모드시에 비하여, 단위화소(20)의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배(예를 들면, 2배)로 올리는 동작 모드이다.
상술한 바와 같이, 화소 어레이부(1)의 각 단위화소(20)로부터 열신호선(12-1∼12-n)을 경유하여 화소열마다 공급되는 아날로그의 신호 전압(Vout)에 관해, 칼럼 처리부(3)에서 우선 비교기(311)에서 참조전압(Vref)과의 비교 동작이 행하여진다. 그리고, 업/다운 카운터(321)에서, 비교기(311)에서의 비교 동작의 시작부터 비교 동작의 종료까지 카운트 동작을 행함으로써, 아날로그 신호가 디지털 신호로 변환되어 메모리 회로(34)의 각 메모리(341)에 격납된다. 그리고, 메모리 회로(34)의 각 메모리(341)에 격납된 N비트의 디지털 신호는, 수평 주사 회로(5)에 의한 제어하에, 차례로 출력선(13)에 판독되어, 당해 출력선(13)을 경유하여 촬상 데이터로서 도 1의 화상 신호 처리부(8)에 공급된다.
[단위화소의 구성]
다음에, 단위화소(20)의 구성(화소 회로의 구성)에 관해, 도 3을 이용하여 설명한다. 도 3은, 단위화소(20)의 구성의 한 예를 도시하는 회로도이다.
도 3에 도시하는 바와 같이, 본 예에 관한 단위화소(20)는, 광전변환 소자로서 예를 들면 포토 다이오드(21)를 갖고 있다. 단위화소(20)는, 포토 다이오드(21)에 더하여, 예를 들면, 전하 전압 변환부(22), 전송 트랜지스터(전송 게이트부23), 리셋 트랜지스터(24), 증폭 트랜지스터(25), 선택 트랜지스터(26), 및, 전하배출 트랜지스터(27)를 갖는 구성으로 되어 있다.
또한, 여기서는, 전송 트랜지스터(23), 리셋 트랜지스터(24), 증폭 트랜지스터(25), 선택 트랜지스터(26), 및, 전하배출 트랜지스터(27)로서, 예를 들면 N채널형 MOS 트랜지스터를 이용하고 있다. 단, 여기서 예시한 전송 트랜지스터(23), 리셋 트랜지스터(24), 증폭 트랜지스터(25), 선택 트랜지스터(26), 및, 전하배출 트랜지스터(27)의 도전형의 조합은 한 예에 지나지 않고, 이들의 조합으로 한정되는 것이 아니다.
이 단위화소(20)에 대해, 선술한 행제어선(11)(11-1∼11-m)으로서, 복수의 제어선이 동일 화소행의 각 화소에 대해 공통으로 배선된다. 도 3에서는, 도면의 간략화를 위해, 복수의 제어선에 관해서는 도시를 생략하고 있다. 복수의 제어선은, 도 2의 수직 구동 회로(2)의 각 화소행에 대응하는 출력단(端)에 화소행의 단위로 접속되어 있다. 수직 구동 회로(2)는, 복수의 제어선에 대해 전송 신호(TRG), 리셋 신호(RST), 선택 신호(SEL), 및, 전하배출 신호(OFG)를 화소 제어 신호로서 적절히 출력한다.
포토 다이오드(21)는, 애노드 전극이 저전위측 전원(예를 들면, 그라운드)에 접속되어 있고, 수광한 광을 그 광량에 응한 전하량의 광전하(여기서는, 광전자)로 광전변환하여 그 광전하를 축적한다. 포토 다이오드(21)의 캐소드 전극은, 전송 트랜지스터(23)를 통하여 증폭 트랜지스터(25)의 게이트 전극과 전기적으로 접속되어 있다.
증폭 트랜지스터(25)의 게이트 전극과 전기적으로 연결된 영역은, 전하를 전압으로 변환하는 전하 전압 변환부(22)이다. 이하, 전하 전압 변환부(22)를 FD(플로팅·디퓨전/부유 확산 영역/불순물 확산 영역)부(22)라고 부른다.
전송 트랜지스터(23)는, 포토 다이오드(21)의 캐소드 전극과 FD부(22)의 사이에 접속되어 있다. 전송 트랜지스터(23)의 게이트 전극에는, 고레벨(예를 들면, VDD 레벨)이 액티브(이하, 「High 액티브」라고 기술한다)가 되는 전송 신호(TRG)가 수직 구동 회로(2)로부터 주어진다. 전송 트랜지스터(23)는, 전송 신호(TRG)에 응답하여 도통(導通) 상태가 됨으로써, 포토 다이오드(21)에서 광전변환되고, 축적된 광전하를 FD부(22)에 전송한다.
리셋 트랜지스터(24)는, 드레인 전극이 전원(VDD)에, 소스 전극이 FD부(22)에 각각 접속되어 있다. 리셋 트랜지스터(24)의 게이트 전극에는, High 액티브의 리셋 신호(RST)가 수직 구동 회로(2)로부터 주어진다. 리셋 트랜지스터(24)는, 리셋 신호(RST)에 응답하여 도통 상태가 되어, FD부(22)의 전하를 전원(VDD)에 버림에 의해 FD부(22)를 리셋한다.
증폭 트랜지스터(25)는, 게이트 전극이 FD부(22)에, 드레인 전극이 전원(VDD)에 각각 접속되어 있다. 이 증폭 트랜지스터(25)는, 포토 다이오드(21)에서의 광전변환에 의해 얻어지는 신호를 판독한 읽고 회로인 소스 팔로워의 입력부가 된다. 즉, 증폭 트랜지스터(25)는, 소스 전극이 선택 트랜지스터(26)를 통하여 열신호선(12)(12-1∼12-n)에 접속됨으로써, 당해 열신호선(12)의 일단에 접속된 전류원(도시 생략)과 소스 팔로워를 구성한다.
선택 트랜지스터(26)는, 예를 들면, 드레인 전극이 증폭 트랜지스터(25)의 소스 전극에, 소스 전극이 열신호선(12)에 각각 접속되어 있다. 선택 트랜지스터(26)의 게이트 전극에는, High 액티브의 선택 신호(SEL)가 수직 구동 회로(2)로부터 주어진다. 선택 트랜지스터(26)는, 선택 신호(SEL)에 응답하여 도통 상태가 됨으로써, 단위화소(20)를 선택 상태로 하여 증폭 트랜지스터(25)로부터 출력되는 신호를 열신호선(12)에 전달하다. 또한, 선택 트랜지스터(26)에 관해서는, 전원(VDD)과 증폭 트랜지스터(25)의 드레인 전극의 사이에 접속한 회로 구성을 채택하는 것도 가능하다.
전하배출 트랜지스터(27)는, 전원(VDD)과 포토 다이오드(21)의 캐소드 전극의 사이에 접속되어 있다. 전하배출 트랜지스터(27)의 게이트 전극에는, High 액티브의 전하배출 신호(OFG)가 수직 구동 회로(2)로부터 주어진다. 전하배출 트랜지스터(27)는, 전하배출 신호(OFG)에 응답하여 도통 상태가 되어, 포토 다이오드(21)의 전하를 전원(VDD)에 버림에 의해 포토 다이오드(21)를 리셋한다.
또한 여기서 예시한 단위화소(화소 회로)(20)의 구성은 한 예에 지나지 않고, 전송 트랜지스터(23), 리셋 트랜지스터(24), 증폭 트랜지스터(25), 선택 트랜지스터(26), 및, 전하배출 트랜지스터(27)의 5개의 트랜지스터로 이루어지는 화소 구성의 것으로 한정되는 것이 아니다. 예를 들면, 증폭 트랜지스터(25)에 선택 트랜지스터(26)의 기능을 갖게 한 4개의 트랜지스터로 이루어지는 화소 구성이나, 전하배출 트랜지스터(27)를 갖지 않는 4개 또는 3개의 트랜지스터로 이루어지는 화소 구성 등이라도 좋다.
[상관이중 샘플링에 의한 노이즈 제거 처리]
상기한 구성의 단위화소(20)가 배치되어 이루어지는 CMOS 이미지 센서(10)에서는, 일반적으로, 리셋 동작시의 노이즈를 제거하기 위해, 상관이중 샘플링(Correlated Double Sampling:CDS)에 의한 노이즈 제거 처리가 행하여진다. 이 상관이중 샘플링에 의한 노이즈 제거 처리의 동작에 관해, 도 3B의 타이밍 파형도를 이용하여 설명한다.
도 3B의 타이밍 파형도로 도시하는 바와 같이, 신호 판독을 위해 선택 신호(SEL)로 선택된 단위화소(20)는, 리셋 신호(RST)에 응답하여 FD부(22)를 전원 전위(VDD)로 리셋하고, 당해 전원 전위(VDD)를 리셋 레벨(Vrst)로서 판독한다. 계속해서, 전송 신호(TRG)에 의해 전송 트랜지스터(23)를 구동하고, 포토 다이오드(21)에 축적된 전하를 FD부(22)에 전송하고, 당해 전하를 신호 레벨(Vsig)로서 판독한다.
리셋 레벨(Vrst) 및 신호 레벨(Vsig)에는, 열(熱) 잡음, 기생용량의 커플링에 의한 잡음이라는, 리셋마다 랜덤하게 발생한 노이즈(Random Noise)가, FD부(22)를 전원 전위(VDD)에 리셋한 때에 가하여지고 있다. 이들의 노이즈로서는, FD부(22)를 리셋할 때마다 다른 노이즈가 가하여진다.
리셋 레벨(Vrst)을 먼저 판독하는 판독 방식에서는, 리셋한 때에 발생한 랜덤 노이즈는 FD부(22)에서 유지되어 있기 때문에, 신호 전하를 가하여 판독된 신호 레벨(Vsig)에는, 리셋 레벨(Vrst)과 같은 노이즈량이 유지되어 있다. 이 때문에, 신호 레벨(Vsig)로부터 리셋 레벨(Vrst)을 감산한 상관이중 샘플링 동작을 행함으로써, 이들의 노이즈를 제거한 신호를 얻는 것이 가능해진다. 또한, 신호의 판독에 사용되는 증폭 트랜지스터(25)의 임꼐치 편차 등, 고정적으로 가하여지는 노이즈(Fixed Pattern Noise)도 제거할 수 있다.
본 예에 관한 CMOS 이미지 센서(10)에서는, 칼럼 처리부(3)에서, AD 변환 처리할 때에, 상관이중 샘플링 처리가 실행된다. 구체적으로는, 칼럼 처리부(3)에서는, 비교기(311)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측하는 계측 수단으로서 업/다운 카운터(321)를 이용하고 있다. 그리고, 그 계측 동작시에, 업/다운 카운터(321)는, 단위화소(20)로부터 차례로 판독되는 리셋 레벨(Vrst) 및 신호 레벨(Vsig)에 관해, 리셋 레벨(Vrst)에 대해서는 다운 카운트를 행하고, 신호 레벨(Vsig)에 대해서는 업 카운트를 행한다. 이 다운 카운트/업 카운트의 동작에 의해, 신호 레벨(Vsig)과 리셋 레벨(Vrst)의 차분을 취할 수 있다. 그 결과, 칼럼 처리부(3)에서는, AD 변환 처리에 더하여 상관이중 샘플링 처리가 행하여지다. 또한, 여기서 기술한 상관이중 샘플링(CDS)처리에 관해서는, 롤링 셔터시에는 소정의 동작이 가능하지만, 도 3A의 화소 회로를 이용한 글로벌 셔터시(FD부(22)에 전하를 축적)에는 사용할 수가 없다.
[이면 조사형의 화소 구조]
상술한 본 예에 관한 CMOS 이미지 센서(10)에서의 단위화소(20)는, 이면 조사형의 화소 구조를 채택하고 있다. 여기서, 「이면 조사형의 화소 구조」란, 반도체 기판의 배선층이 형성되는 측의 제1면을 기판 표면이라고 할 때, 제1면과 반대측의 제2면, 즉 기판 이면측(반도체 기판의 이면)부터 입사광을 받아들이는(광이 조사되는) 화소 구조를 말한다. 이 이면 조사형의 화소 구조의 개략에 관해, 도 4를 이용하여 설명한다. 도 4는, 이면 조사형의 화소 구조의 한 예를 도시하는 단면도이다. 여기서는, 2화소분의 단면 구조를 나타내고 있다.
도 4에서, 반도체 기판(41)에는, 광전변환 소자인 포토 다이오드(21)나 화소 트랜지스터(도 3A의 트랜지스터(23∼270)가 형성되어 있다. 그리고, 반도체 기판(41)의 기판 이면(제2면)측에는, 절연막(42)을 통하여 컬러 필터(43)가 형성되어 있다. 그리고, 컬러 필터(43)의 위에 평탄화막(44)이, 당해 평탄화막(44)의 위에 마이크로 렌즈(온 칩 렌즈)(45)가 차례로 적층되어 있다.
일방, 반도체 기판(41)의 기판 표면(제1면)측의 층간 절연막(46) 내에, 화소 트랜지스터(도 3A의 트랜지스터(23∼270)의 게이트 전극이나 금속 배선이 다층 배선되어 이루어지는 배선층(47)이 형성되어 있다. 그리고, 층간 절연막(46)의 반도체 기판(41)과 반대측의 면에는, 접착제(48)에 의해 지지 기판(49)이 부착되어 있다.
상기한 이면 조사형의 화소 구조에 의하면, 배선층(47)이 형성되지 않은 기판 이면(제2면)측부터 입사광을 받아들이기 때문에, 동일한 면적의 포토 다이오드(21)라도, 표면 조사형의 화소 구조보다도 대량의 광을 받아들이고, 현격하게 노이즈가 적은 영상을 실현할 수 있다. 또한, 포토 다이오드(21)의 수광면을 고려하여 배선층(37)의 각 배선을 레이아웃할 필요가 없다. 따라서, 배선의 레이아웃의 자유도가 높아지기 때문에, 표면 조사형의 화소 구조에 비하여 화소의 미세화를 도모할 수 있다.
[적층 구조]
상술한 본 예에 관한 CMOS 이미지 센서(10)는, 화소 부분(화소 어레이부(1))와 회로 부분(수직 구동 회로(2)나 칼럼 처리부(3) 등)을 적층한 적층 구조를 갖는 적층형 CMOS 이미지 센서이다. 본 예에 관한 CMOS 이미지 센서(10)의 적층 구조의 개략에 관해, 도 5를 이용하여 설명한다. 도 5는, CMOS 이미지 센서(10)의 적층 구조의 구성의 한 예를 도시하는, 적층 전(前)의 개략 사시도이다.
본 예에 관한 CMOS 이미지 센서(10)는, 제1 반도체 기판(이하, 「제1 칩」라고 기술한다)(51)과 제2 반도체 기판(이하, 「제2 칩」라고 기술한다)(52)을 가지며, 제1 칩(51)이 상측의 칩으로서, 제2 칩(52)이 하측 칩으로서 적층된 적층 구조로 되어 있다.
이 적층 구조에서, 상측의 제1 칩(51)은, 광전변환 소자(포토 다이오드(21))를 포함하는 단위화소(20)가 행렬형상으로 2차원 배치되어 이루어지는 화소 어레이부(1)가 형성된 화소 칩으로 되어 있다. 제1 칩(51)의 주연부에는, 본딩 패드용의 개구(53)가 형성되어 있다.
하측의 제2 칩(52)은, 도 1에서의 수직 구동 회로(2), 칼럼 처리부(3), 참조신호 생성부(4), 수평 주사 회로(5), 타이밍 제어 회로(7), 및, 화상 신호 처리부(8) 등, 제1 칩(51)측의 화소 어레이부(1)의 각 화소(20)를 구동하는 회로 부분이 형성된 회로 칩으로 되어 있다. 제2 칩(52)의 주연부에는, 외부와의 전기적 접속을 행하기 위한 패드부(54)가, 제1 칩(51)의 본딩 패드용의 개구(53)에 대응하여 마련되어 있다.
제1 칩(51)측의 화소 어레이부(1)의 각 화소(20)는, 선술한 이면 조사형의 화소 구조로 되어 있다. 따라서, 제1 칩(51)은, 기판 이면(제2면)이 상면이 되도록, 제2 칩(52)에 대해 적층되어 있다. 환언하면, 제1 칩(51)은, 제2 칩(52)에 대해, 배선층(47)(도 4 참조)이 형성된 측의 제1(기판 표면)면이 대향한 상태로 적층되어 있다.
상술한 바와 같이, 화소 부분(화소 어레이부(1))와 회로 부분(수직 구동 회로(2)나 칼럼 처리부(3) 등)를 적층함으로써, 제1 칩(51)으로서 화소 어레이부(1)를 형성할 수 있을 정도의 크기(면적)의 것으로 끝나기 때문에, 제1 칩(51)의 사이즈(면적), 나아가서는, CMOS 이미지 센서(10) 전체의 사이즈를 소형화할 수 있다. 또한, 제1 칩(51)에는 단위화소(20)의 제작에 적합한 프로세스를, 제2 칩(52)에는 회로의 제작에 적합한 프로세스를 각각 적용할 수 있기 때문에, CMOS 이미지 센서(10)의 제조에 즈음하여, 프로세스의 최적화를 도모할 수 있다.
도 6A에, 제1 칩(51)의 플로어 플랜의 한 예를 도시하고, 도 6B에, 제2 칩(52)의 플로어 플랜의 한 예를 도시한다. 종래 기술에서는, 제1 칩(51)과 제2 칩(52) 사이의 전기적 접속에 비아(VIA)를 이용하는 구성을 채택하고 있다.
제2 칩(52)으로부터 제1 칩(51)에 대해 화소 어레이부(1)의 행어드레스나 행주사의 제어를 행하는 제어 신호를 전송할 필요가 있다. 또한, 제1 칩(51)으로부터 제2 칩(52)에 대해 화소 어레이부(1)의 각 화소(20)로부터 판독된 화소 신호를 전송할 필요가 있다. 그래서, 제2 칩(52)상의 수직 구동 회로(2)의 각 화소행에 대응하는 각 출력단(端)과, 제1 칩(51)상의 화소 어레이부(1)의 행제어선(11)과의 사이(11-1∼11-m)를, 제2 칩(52) 및 제1 칩(51)을 관통하는 관통 비아(55)를 통하여 전기적으로 접속한다. 또한, 제1 칩(51)상의 화소 어레이부(1)의 열신호선(12)(12-1∼12-n)과, 제2 칩(52)상의 칼럼 처리부(3)의 각 화소열에 대응하는 각 입력단과의 사이를, 제1 칩(51) 및 제2 칩(52)을 관통하는 관통 비아(56)를 통하여 전기적으로 접속한다.
[비어를 이용한 경우의 문제점]
그런데, 행제어선(11)을 통한 화소 제어의 고속화를 도모하기 위해서는, 행제어선(11)의 배선길이를 단축하는 수법이 유효하다. 행제어선(11)의 배선길이를 단축함으로써, 행제어선(11)의 배선 저항이나 기생용량으로 정하여지는 시정수를 작게 할 수 있기 때문에, 화소 제어의 고속화를 도모할 수 있다. 단, 이 수법을 채택하는 경우, 행제어선(11)을 구동하는 수직 구동 회로(2)를, 분할한 각각의 행제어선마다 필요가 있기 때문에, 화소 배치의 연속성을 고려하면, 비적층형의 CMOS 이미지 센서에서는 곤란하였다.
또한, 적층형의 CMOS 이미지 센서라도, 단위화소(20)가 규칙적으로 배치되어 이루어지는 화소 어레이부(1)에서, 그 도중에 관통 비아(55, 56)를 형성하는 것은, 화소 배치의 연속성의 관점에서 곤란하다. 따라서, 예를 들면, 행제어선(11)용의 관통 비아(55)에 관해서는, 도 6A에 도시하는 바와 같이, 화소 어레이부(1)의 단부(예를 들면, 좌측의 단부)에 배치하지 않을 수 없다. 이 경우, 화소 어레이부(1)를 행방향으로 횡단하도록 배선된 행제어선(11)을, 화소 어레이부(1)의 일방의 단부에 배치된 관통 비아(55)를 통하여 구동하게 된다. 그때문에, 행제어선(11)의 배선 저항이나 기생용량으로 정하여지는 시정수에 의한 화소 제어 신호의 지연이 크고, 화소 제어의 고속화의 장애가 된다.
<본 개시의 한 실시 형태>
그래서, 본 개시의 한 실시 형태에서는, 화소 부분을 탑재하는 제1 칩(51)과, 회로 부분을 탑재하는 제2 칩(52)이, 기판 표면(제1면)을 대향시킨 상태로 적층되어 이루어지는 적층형 CMOS 이미지 센서(10)에서, 이하와 같은 구성을 특징으로 하고 있다. 즉, 본 실시 형태에 관한 CMOS 이미지 센서(10)에서는, 우선, 제1 칩(51)에 탑재되는 화소 어레이부(1)의 영역을, 행방향에서 복수로 분할하고, 화소 어레이부(1)가 복수의 분할 어레이부로 이루어지는 구성으로 한다. 이에 의해, 화소 행제어선(11)도, 복수의 분할 어레이부에 대응하여 분할되게 된다. 이에 대응하여, 제2 칩(52)에 탑재되는 제어 회로부, 구체적으로는, 수직 구동 회로(2)나 칼럼 처리부(3) 등에 대해서도 복수로 분할한다. 이에 의해, 수직 구동 회로(2)는, 화소 어레이부(1)의 복수의 분할 어레이부의 각각에 대응하여 마련되게 된다.
그리고, 본 실시 형태에 관한 CMOS 이미지 센서(10)에서는, 제1 칩(51) 및 제2 칩(52)의 각 기판 표면에 전극(예를 들면, 범프)을 배치하고, 화소 어레이부(1)와 수직 구동 회로(2)의 사이에서, 기판 표면 사이에서 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행하도록 한다. 여기서, 화소 어레이부(1)의 영역의 분할수, 즉, 분할 어레이부의 개수를 X라고 하면, 복수의 분할 어레이부의 각각에서의 행제어선(11)(11-1∼11-m)의 배선길이는, 화소 어레이부(1)의 영역을 분할하지 않는 경우의 1/X이 된다.
또한, 제1 칩(51)과 제2 칩(52)의 사이에서의 전기적 접속에 관통 비아(55, 56)(도 6 참조)를 사용하는 것이 아니고, 기판 표면에 배치된 전극을 사용하고, 화소 어레이부(1)와 수직 구동 회로(2)를, 분할 어레이부의 단위로 전기적으로 접속하도록 한다. 이에 의해, 수직 구동 회로(2)의 구동 대상이 되는, 분할 어레이부 개개의 행제어선(11)의 배선 저항이나 기생용량으로 정하여지는 시정수가, 분할되지 않은 경우보다도 작아지기 때문에, 노광 시간 등의 화소 제어의 고속화와 동시성(同時性)의 향상을 도모할 수 있다.
이하에, 본 실시 형태에 관한 CMOS 이미지 센서(10)의 구체적인 실시례에 관해 설명한다.
[실시례 1]
도 7A는, 실시례 1에 관한 제1 칩(51)의 플로어 플랜을 도시하는 개략 평면도이고, 도 7B는, 실시례 1에 관한 제2 칩(52)의 플로어 플랜을 도시하는 개략 평면도이다.
실시례 1에서는, 화소 어레이부(1)의 영역을 4분할(X=4)하여, 화소 어레이부(1)가 4개의 분할 어레이부(1A, 1B, 1C, 1D)로 이루어지는 구성으로 되어 있다. 이 화소 어레이부(1)의 영역의 분할에 수반하여 행제어선(11)도 4분할되어, 4계통의 행제어선(11A, 11B, 11C, 11D)로 이루어진다. 또한 도 7A에서, 행제어선(11A, 11B, 11C, 11D)의 화살표 방향은, 행제어선(11A, 11B, 11C, 11D)에 의해 전송되는 화소 제어 신호의 전송 방향을 나타내고 있다.
도 7A 및 도 7B에서, 화소 어레이부(1)의 양측 및 중앙부에는, 제1 칩(51)과 제2 칩(52)의 사이에서, 행제어선(11)에 관해 전기적 접속을 행하기 위한 접속 영역(57-1, 57-2, 57- 3)이, 열방향(도면의 상하 방향)에 따라 마련되어 있다. 또한, 화소 어레이부(1)의 칼럼 처리부(3)가 배치되는 측의 단부(도면의 상단부)에는, 제1 칩(51)과 제2 칩(52)의 사이에서, 열신호선(12)에 관해 전기적 접속을 행하기 위한 접속 영역(58-1, 58-2)이 행방향(도면의 좌우 방향)에 따라 마련되어 있다.
또한, 도 7B에 도시하는 바와 같이, 4분할된 행제어선(11A, 11B, 11C, 11D)의 각각에 대응하여, 4개의 수직 구동 회로(2-1∼2-4)가 접속 영역(57-1, 57-2, 57-3)의 부근에 배치되어 있다. 구체적으로는, 화소 어레이부(1)의 좌측의 접속 영역(57-1)의 부근에 행제어선(11A)을 구동하는 수직 구동 회로(2-1)가 배치되고, 화소 어레이부(1)의 우측의 접속 영역(57-2)의 부근에 행제어선(11D)을 구동하는 수직 구동 회로(2-2)가 배치되어 있다. 또한, 화소 어레이부(1)의 중앙부의 접속 영역(57-3)을 끼우고, 행제어선(11B)을 구동하는 수직 구동 회로(2-3)와, 행제어선(11CD)을 구동하는 수직 구동 회로(2-4)가 배치되어 있다.
그리고, 접속 영역(57-1, 57-2, 57-3) 및 접속 영역(58-1, 58-2)에서, 제1 칩(51) 및 제2 칩(52)의 각 기판 표면에 배치된 전극, 예를 들면 범프(60)(도 8 참조)를 이용하여, 화소 어레이부(1)와 수직 구동 회로(2)를, 분할 어레이부(1A, 1B, 1C, 1D)의 단위로 전기적으로 접속한다. 그 상세에 관해, 도 8을 이용하여 설명한다. 도 8은, 제1 칩(51) 및 제2 칩(52)의 주요부의 단면 구조를 도시하는 단면도이다. 도 8에는, 접속 영역(57-1)의 주변의 단면 구조를 나타내고 있다.
도 8에 도시하는 바와 같이, 접속 영역(57-1)은, 제1 칩(51)측의 접속 전극(57A)과 제2 칩(52)측의 접속 전극(57B)으로 이루어진다. 접속 전극(57A, 57B)은, 알루미늄(Al) 등의 금속재료로 이루어진다. 그리고, 접속 영역(57-1)에서, 접속 전극(57A)과 접속 전극(57B)이 범프(60)에 의해 전기적으로 접속된다. 이에 의해, 수직 구동 회로(2)(2-1∼2-4)는, 배선층(61)의 각 배선 및 범프(60)를 통하여, 화소 어레이부(1)와 분할 어레이부(1A, 1B, 1C, 1D)의 단위로 전기적으로 접속된다.
구체적으로는, 수직 구동 회로(2-1)의 각 출력단(端)은, 접속 영역(57-1)에서 각 범프(60)를 통하여 행제어선(11A)의 각 일단에 접속된다. 수직 구동 회로(2-2)의 각 출력단(端)은, 접속 영역(57-2)에서 각 범프(60)를 통하여 행제어선(11D)의 각 일단에 접속된다. 수직 구동 회로(2-3)의 각 출력단(端)은, 접속 영역(57-3)에서 각 범프(60)를 통하여 행제어선(11B)의 각 일단에 접속된다. 수직 구동 회로(2-4)의 각 출력단(端)은, 접속 영역(57-3)에서 각 범프(60)를 통하여 행제어선(11C)의 각 일단에 접속된다.
도 8에서, 패드부(54)는, 알루미늄 등의 금속재료로 이루어진다. 패드부(54)는, 배선층(62)의 각 배선을 통하여 I/O(입출력) 회로, 예를 들면 입력 I/F(6)와 전기적으로 접속된다. 배선층(61) 및 배선층(62)의 각 배선은, 구리(Cu) 등의 금속재료로 이루어진다.
상술한 바와 같이, 화소 어레이부(1)와 수직 구동 회로(2)를, 제1 칩(51) 및 제2 칩(52)의 각 기판 표면에 배치된 범프(60)를 통하여 전기적으로 접속한 구성을 채택함으로써, 도 8에 도시하는 바와 같이, 화소 어레이부(1)의 화소 배치의 연속성을 저해하는 일은 없다. 그리고, 행제어선(11)을 통하여서의 화소 제어의 고속화를 도모하는데 있어서, 화소 어레이부(1)를 행방향에서 복수로 분할함에 의해 행제어선(11)의 배선길이를 단축할 수 있다.
(수직 구동 회로의 제1례)
도 9는, 수직 구동 회로(2)의 제1례를 도시하는 블록도이다. 도 9에 도시하는 바와 같이, 수직 구동 회로(2)는, 행제어선(11)(11-1∼11-m)을 구동하는 행제어선 드라이버부(2A)와, 행제어선 드라이버부(2A)를 제어하는 행디코더부(2B)로 이루어진다.
행제어선 드라이버부(2A)는, 화소 어레이부(1)의 행수(行數)만큼 마련된 NAND 회로(71-1∼71-m)와, NAND 회로(71-1∼71-m)의 후단에 배치된 인버터 회로(72-1∼72-m)를 갖는 구성으로 되어 있다. NAND 회로(71-1∼71-m)의 각 일방의 입력단에는, 행디코더부(2B)로부터 디코드 신호가 주어진다. NAND 회로(71-1∼71-m)의 각 타방의 입력단은, 이웃하는 2개의 화소행마다 공통으로 접속되어 있다. NAND 회로(71-1∼71-m)의 각 출력은, 인버터 회로(72-1∼72-m)에서 극성 반전되어 화소 제어 신호로서 행제어선(11-1∼11-m)에 주어진다.
화소 제어 신호에 의한 구동 모드로서, 행제어선(11-1∼11-m)을 차례로 구동하고행 단위로 단위화소(20)의 신호를 판독하는 롤링 셔터 모드와, 행제어선(11-1∼11-m)을 동시에 구동하여 전 화소의 신호를 일괄하여 판독하는 글로벌 셔터 모드가 있다. 이들의 구동 모드 중, 특히, 글로벌 셔터 모드시의 면내 동시성(촬상면내에서의 동시성)이 중요하게 된다.
본 예에 관한 수직 구동 회로(2)에서는, 글로벌 셔터 동작시에 수직 방향(열방향)의 구동 타이밍의 스큐(타이밍의 어긋남)를 억제하기 위해, 회로 동작의 기준이 되는 타이밍 제어 신호를, 클록 트리 구조로 행제어선 드라이버부(2A)의 각 화소행에 대응하는 회로부에 배신하는 구성을 채택하고 있다. 여기서, 「클록 트리 구조」란, 트리형상으로 클록 신호(본 예에서는, 타이밍 제어 신호)를 분배하는 구조이다. 구체적으로는, 도 9에 도시하는 바와 같이, 이웃하는 예를 들면 8개의 화소행을 단위로 하여, NAND 회로(71-1∼71-m)의 각 타방의 입력단에 타이밍 제어 신호를 주는 구성으로 한다. 타이밍 제어 신호는, 타이밍 제어 회로(7)(도 1 참조)로부터 공급된다.
이와 같이, 행제어선 드라이버부(2A)의 각 화소행에 대응하는 회로부에 클록 트리 구조로 타이밍 제어 신호를 배신하는 구성을 채택함에 의해, 글로벌 셔터 동작시에, 제1 칩(51)의 화소 어레이부(1)의 셔터 타이밍의 스큐를, 수직, 수평 함께 최소한으로 억제할 수 있다. 그 결과, 글로벌 셔터 모드일 때에, 고정밀도의 면내 동시성을 실현할 수 있다.
(수직 구동 회로의 제2례)
제1례에 관한 수직 구동 회로(2)에서는, 수직 방향 모든 행제어선(11-1∼11-m)을 동시에 구동하는 경우를 사용 목적으로 하고 있다. 구체적으로는, 글로벌 셔터 동작시에 있어서, 타이밍 제어 신호를 클록 트리 구조로 배신함으로써, 면내 동시성을 실현하도록 하고 있다. 이 면내 동시성으로 한하지 않고, 사용 목적에 따라서는, 행제어선(11-1∼11-m)을 수직 방향(열방향)에서 복수개 단위로 블록 나누어, 블록마다 동시성을 유지하도록 하는 것도 가능하다.
제2례에 관한 수직 구동 회로(2)에서는, 블록마다 동시성을 유지하도록 하고 있다. 도 10은, 수직 구동 회로(2)의 제2례를 도시하는 블록도이다. 도 10에 도시하는 바와 같이, 제2례에 관한 수직 구동 회로(2)에서는, 수직 방향(열방향)에서, 행제어선(11-1∼11-m)을 예를 들면 이웃하는 4개씩을 단위로 하여 블록화하고 있다. 그리고, 타이밍 제어 신호에 대해 블록 사이에 버퍼(73-1, 73-2, …)를 삽입하여, 각각 일정한 지연을 주도록 하고 있다.
이와 같이, 행제어선(11-1∼11-m)을 블록화하고, 타이밍 제어 신호에 대해 블록 사이에서 일정한 지연을 주도록 함으로써, 블록마다 동시성을 확보할(동시성을 유지할) 수 있다. 또한, 블록마다 동작 타이밍이 다르기 때문에, 수직 구동 회로(2)에 흐르는 피크 전류의 저감을 도모할 수 있다.
또한 제1례에서도, 타이밍 제어 신호를 2계통 이상 준비하고, 이들 복수 계통의 타이밍 제어 신호를, 인접하는 화소행의 제어에 교대로 이용하도록 함으로써, 제2례와 마찬가지로, 블록마다 동시성을 확보할 수 있다.
[실시례 2]
도 11A는, 실시례 2에 관한 제1 칩(51)의 플로어 플랜을 도시하는 개략 평면도이고, 도 11B는, 실시례 2에 관한 제2 칩(52)의 플로어 플랜을 도시하는 개략 평면도이다.
실시례 1에서는, 행제어선 드라이버부(2A) 및 행디코더부(2B)로 이루어지는 수직 구동 회로(2)(2-1∼2-4)를, 4분할된 행제어선(11A, 11B, 11C, 11D)의 각각에 대응하여 배치한 구성을 채택하고 있다. 구체적으로는, 행제어선(11A)의 구동용으로 수직 구동 회로(2-1)가 마련되고, 행제어선(11B)의 구동용으로 수직 구동 회로(2-3)가 마련되고, 행제어선(11C)의 구동용으로 수직 구동 회로(2-4)가 마련되고, 행제어선(11D)의 구동용으로 수직 구동 회로(2-2)가 마련되어 있다.
이에 대해, 실시례 2에서는, 수직 구동 회로(2)를 행제어선 드라이버부(2A)와 행디코더부(2B)로 분리하고, 도 11B에 도시하는 바와 같이, 행디코더부(2B)에 관해서는, 행제어선(11A, 11B, 11C, 11D)에 대해 공통으로, 화소 어레이부(1)의 예를 들면 좌측의 단부에 1개 배치하는 구성을 채택하고 있다. 그리고, 도 11A 및 도 1B에서, 화소 어레이부(1)의 양측 및 중앙부에는, 제1 칩(51)과 제2 칩(52)의 사이에서, 디코드선(14)에 관해 전기적 접속을 행하기 위한 접속 영역(59-1, 59-2, 59-3)이, 열방향(도면의 상하 방향)에 따라 마련되어 있다.
또한, 도 11B에 도시하는 바와 같이, 행제어선 드라이버부(2A)에 관해서는, 행제어선(11A, 11B, 11C, 11D)의 각각에 대응하여 배치하는 구성을 채택하고 있다. 구체적으로는, 행제어선(11A)의 구동용으로 행제어선 드라이버부(2A-1)가 마련되고, 행제어선(11B)의 구동용으로 행제어선 드라이버부(2A-3)가 마련되어 있다. 또한, 행제어선(11C)의 구동용으로 행제어선 드라이버부(2A-4)가 마련되고, 행제어선(11D)의 구동용으로 행제어선 드라이버부(2A-2)가 마련되어 있다.
도 12는, 실시례 2에서의 제1 칩(51) 및 제2 칩(52)의 접합부의 구성의 한 예를 도시하는 개략도이다. 도 12에 도시하는 바와 같이, 제2 칩(52)에 탑재된 행디코더부(2B)와, 제1 칩(51)에 배선된 디코드선(14)은, 접속 영역(59-1)에서 범프(60)에 의해 전기적으로 접속된다. 또한, 디코드선(14)은, 접속 영역(59-3)에서 범프(60)에 의해 행제어선 드라이버부(2A-3, 2A-4)와 전기적으로 접속되고, 또한 접속 영역(59-2)에서 범프(60)에 의해 행제어선 드라이버부(2A-2)와 전기적으로 접속된다.
이에 의해, 행디코더부(2B)로부터 출력되는 디코드 신호는, 행디코더부(2B)와 인접하는 행제어선 드라이버부(2A-1)에 직접 공급됨과 함께, 디코드선(14)에 의해 전송되어 행제어선 드라이버부(2A-3, 2A-4)에, 행제어선 드라이버부(2A-2)에 공급된다. 행제어선 드라이버부(2A)(2A-1∼2A-4)와 행제어선(11)(11A∼11D)과의 전기적 접속에 관해서는, 실시례 1에서의 수직 구동 회로(2)(2-1∼2-4)와 행제어선(11)(11A∼11D)과의 전기적 접속과 같다. 도 13에, 실시례 2에 관한 수직 구동 회로(2)의 구성의 한 예를 도시한다.
실시례 2에 의하면, 행디코더부(2B)를 행제어선(11A, 11B, 11C, 11D)에 대해 공통으로 배치하고, 행제어선 드라이버부(2A)를 행제어선(11A, 11B, 11C, 11D)의 각각에 대응하여 배치하고 있기 때문에, 실시례 1에 비하여 제2 칩(52)의 레이아웃 면적을 저감할 수 있다. 구체적으로는, 실시례 1에서는, 행디코더부(2B)에 관해서도, 행제어선(11A, 11B, 11C, 11D)의 각각에 대응하여 배치하고 있기 때문에, 행제어선(11A, 11B, 11C, 11D)에 대해 공통으로 하나 배치하는 실시례 2에서는, 실시례 1에 비하여 행디코더부 3개분만큼 레이아웃 면적을 저감할 수 있다.
[실시례 3]
도 14는, 실시례 3에 관한 수직 구동 회로(2)의 구성의 한 예를 도시하는 회로도이다. 도 14에서, 수직 구동 회로(2)의 각 화소행에 대응하는 회로 부분은, NAND 회로(71)(71-1∼71-m)와, 그 후단에 배치된 인버터 회로(72)(72-1∼72-m)에 의해 구성되어 있다.
수직 구동 회로(2)의 각 화소행의 출력단(出力段)을 구성하는 인버터 회로(72)는, 고전위측 전원과 저전위측 전원의 사이에 직렬로 접속되고, 게이트 전극이 공통으로 접속되고 입력단이 되는 P채널형 MOS 트랜지스터(Qp) 및 N채널형 MOS 트랜지스터(Qn)로 이루어지는 CMOS 인버터 구성으로 되어 있다. 그리고, MOS 트랜지스터(Qp) 및 MOS 트랜지스터(Qn)의 드레인 공통 접속 노드가 인버터 회로(72)의 출력단(端)이 되고, 이 출력단(端)에 행제어선(11)(11-1∼11-m)의 일단이 접속되어 있다.
수직 구동 회로(2)의 행제어선 드라이버부(2A)의 부근, 예를 들면 수직 구동 회로(2)의 각 화소행의 출력단(出力段), 즉 인버터 회로(72)의 고전위측 전원과 저전위측 전원(예를 들면, 그라운드)과의 사이에는 용량소자(C)가 접속되어 있다. 이 용량소자(C)는, 전원 전압을 안정화시키는 안정화 용량이다.
그런데, 글로벌 셔터 동작시는, 행제어선(11)(11-1∼11-m)의 큰 기생용량을 고속에 충방전하기 때문에, 순간적으로 큰 전류가 흐르고, 내부 전원의 전원 전압이 불안정하게 된다(예를 들면, 노이즈가 실린다(乘る)). 그리고, 노이즈가 실리는 등, 전원 전압이 불안정하게 되면, 글로벌 셔터시의 동작이 불안정하게 된다.
이에 대해, 실시례 3에 관한 수직 구동 회로(2)에 의하면, 행제어선 드라이버부(2A)의 부근에서, 고전위측 전원과 저전위측 전원의 사이에 접속된 용량소자(C)를 구비하기 때문에, 순간적으로 큰 전류가 흘렀다고 하여도, 예를 들면 노이즈를 흡수하고, 전원 전압을 안정화시킬 수 있다. 이에 의해, 글로벌 셔터시의 동작의 안정화를 도모할 수 있다. 용량소자(C)에 의한 전원 안정화의 기술은, 실시례 1 및 실시례 2에 관한 수직 구동 회로(2)에 대해서도 적용할 수 있다.
<변형례>
이상, 본 개시의 기술을 바람직한 실시 형태에 의거하여 설명하였지만, 본 개시는 당해 실시 형태로 한정되는 것이 아니다. 실시 형태에서 설명한 고체 촬상 소자의 구성, 구조는 어디까지나 예시에 지나지 않고, 적절히, 변경할 수 있다. 예를 들면, 상기한 실시 형태에서는, 화소 어레이부(1)의 영역을 4분할하는 경우를 예로 들어 설명하였지만, 분할수는 4로 한정되는 것이 아니다. 분할수가 많을수록, 분할 어레이부 개개의 행제어선(11)의 배선길이를 단축할 수 있고, 그에 수반하여 배선 저항이나 기생용량으로 정하여지는 시정수를 작게 할 수 있기 때문에, 화소 제어의 보다 고속화를 도모할 수 있다.
또한, 상기한 실시 형태에서는, 고체 촬상 소자, 예를 들면 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였지만, 이 적용례로 한정되는 것이 아니다. 즉, 본 개시의 기술은, 단위 회로가 행렬형상으로 배치된 회로부를 탑재하는 제1 반도체 기판과, 단위 회로를 구동하는 구동부를 탑재하는 제2 반도체 기판이, 배선층이 형성된 측의 기판면이 대향한 상태로 적층되어 이루어지는, 메모리 장치 등의 반도체 장치 전반에 대해 적용 가능하다.
이 경우, 본 개시의 반도체 장치는, 단위 회로가 행렬형상으로 배치된 회로부를 탑재하는 제1 반도체 기판과, 단위 회로를 구동하는 구동부를 탑재하는 제2 반도체 기판이, 배선층이 형성된 측의 기판면이 대향한 상태로 적층되어 있다. 그리고, 회로부는, 분할된 복수의 분할 회로부로 이루어지고, 구동부는, 복수의 분할 회로부의 각각에 대응하여 마련되어 있고, 회로부와 구동부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 회로부의 단위로 전기적 접속을 행하는 구성으로 이루어진다.
<전자 기기>
상기한 실시 형태에 관한 CMOS 이미지 센서는, 디지털 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 소자를 이용한 복사기 등의 전자 기기 전반에 있어서, 그 촬상부(화상 취입부)로서 이용할 수 있다. 또한, 전자 기기에 탑재되는 상기 모듈형상의 형태, 즉, 카메라 모듈을 촬상 장치로 하는 경우도 있다.
[촬상 장치]
도 15A는, 본 개시의 촬상 장치의 구성례를 도시하는 블록도이다. 도 15A에 도시하는 바와 같이, 본 개시의 촬상 장치(100)는, 렌즈군(101) 등을 포함하는 광학계, 촬상 소자(102), 카메라 신호 처리부인 DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108) 등을 갖고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108)가 버스 라인(109)을 통하여 상호 접속된 구성으로 되어 있다.
렌즈군(101)은, 피사체로부터의 입사광(상광)을 받아들여 촬상 소자(102)의 촬상면상에 결상한다. 촬상 소자(102)는, 렌즈군(101)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
표시 장치(105)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(102)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(106)는, 촬상 소자(102)에서 촬상된 동화 또는 정지화를, 메모리 카드나 비디오테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(107)는, 유저에 의한 조작하에, 본 촬상 장치(100)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 및, 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
이와 같은 촬상 장치(100)는, 비디오 카메라나 디지털 카메라, 나아가서는, 휴대 전화기 등의 모바일 기기용 카메라 모듈에 적용할 수 있다. 그리고, 이 촬상 장치(100)에서, 촬상 소자(102)로서, 화소 제어의 고속화가 가능한, 선술한 실시 형태에 관한 CMOS 이미지 센서를 이용할 수 있다. 이에 의해, 예를 들면, 고속의 글로벌 셔터 동작이 필요한 어플리케이션에서, 셔터 동작의 면내의 동시성을 유지할 수 있다.
[거리 측정 장치]
선술한 실시 형태에 관한 CMOS 이미지 센서는, 비디오 카메라, 디지털 스틸 카메라, 또는, 휴대 전화기 등의 모바일 기기용 카메라 모듈 외에, 예를 들면, 피사체(측정 대상물)까지의 거리를 측정하는 거리 측정 장치에 적용할 수 있다. 거리 측정 장치로서는, 예를 들면, 피사체에 조사한 광이 피사체에서 반사하여 되돌아올 때까지의 시간(피사체까지의 왕복 시간)을 계측함에 의해 피사체까지의 거리를 측정하는 TOF(Time Of Flight) 방식의 3차원 거리 화상 센서가 알려져 있다.
도 15B는, TOF 방식의 거리 측정 장치의 구성의 한 예를 도시하는 개략도이다. 도 15B에 도시하는 바와 같이, 본 예에 관한 거리 측정 장치(200)는, 근접하여 배치된 광원(201), 수광 센서(202), 및, 제어부(203)를 갖는다.
광원(201)은, 피사체(측정 대상물)(300)에 대해 예를 들면 레이저광을 조사한다. 수광 센서(202)는, 선술한 실시 형태에 관한 CMOS 이미지 센서로 이루어지고, 광원(201)으로부터의 조사광(조사 신호)에 의거한 피사체(300)로부터의 반사광(반사 신호)을 수광한다. 제어부(203)는, 예를 들면, 마이크로 컴퓨터 등에 의해 구성되고, 광원(201) 및 수광 센서(202)의 동작을 제어하는 처리를 행한다. 제어부(203)는, 광원(201) 및 수광 센서(202)를 제어하는 처리 외에, 수광 센서(202)의 검출 신호에 의거하여, 피사체(300)까지의 거리를 산출하는 처리를 행한다.
거리 측정 장치(200)에서, 수광 센서(202)로서 이용하는 CMOS 이미지 센서의 단위화소(20)로서는, 후술하는 동작 설명으로부터 분명한 하와 같이, 도 3A에 도시하는 화소 구성, 즉 전하배출 트랜지스터(27)를 갖는 화소 구성을 이용하는 것이 바람직하다. 도 16에, TOF 방식의 거리 측정 장치(200)에서의 TOF 동작(측거 동작)을 행할 때의 화소 제어 신호의 타이밍 관계를 도시한다.
또한, 도 17에, TOF 동작의 설명에 이용하는 화소 어레이부(1)의 화소 배열을 도시한다. 도 17에는, m행n열의 화소 배열을 나타내고 있다. 이 예에서는, 화소 제어 신호 중, 리셋 신호(RST), 전하배출 신호(OFG), 및, 전송 신호(TRG)는 각각 화소행마다 모든 화소(20)에 공통으로 공급된다. 이 화소 제어 신호의 공급례는, 도 16의 타이밍 차트에 대응하는 논리적(論理的)인 공급례를 의미하고 있고, 물리적으로는, 실시례 1 내지 실시례 3에서는 각각 독립한 행제어선 드라이버부(2A)로부터 화소 어레이부(1)의 분할 어레이부의 단위로 공급된다.
또한 수직 구동 회로(2)에서의 행디코더부(2B)는, 다양한 노광 모드에 대응하기 위해 탑재되어 있는데, 도 16의 타이밍 차트에서의 리셋 신호(RST), 전하배출 신호(OFG), 및, 전송 신호(TRG)의 동작례의 경우에는 행디코더부(2B)는 불필요하다. 그때문에, 도 9 및 도 10에 도시하는 수직 구동 회로(2)에서는, 행디코더부(2B)의 출력이 전부 고레벨로 되어 있는 상태를 전제로 하고 있다. 도 13에 도시하는 바와 같이, 행제어선 드라이버부(2A)를 분할하고 있는 경우는 그렇지가 않다.
이하에, 도 3A에 도시하는 화소 회로를 이용하여, 도 16의 타이밍 차트에 의거한 동작례에 관해 설명한다.
도 16의 타이밍 차트에서, 최초에 펄스형상의 고레벨의 리셋 신호(RST)가 주어저서, 리셋 트랜지스터(24)가 도통 상태가 된다. 이에 의해, 도 17에 도시하는 화소 배열의 모든 화소(20)의 FD부(22)가 리셋된다(전 화소 리셋 기간). 다음에, 전 화소 노광 기간에서, 전하배출 신호(OFG)의 초기의 논리 상태는 고레벨이고, 전송 신호(TRG)의 초기의 논리 상태는 저레벨이다. 이 초기 상태는, 포토 다이오드(21)가 리셋되어 있는 상태이다.
이 초기 상태로부터, 전하배출 신호(OFG) 및 전송 신호(TRG)의 논리 상태가 반전함에 의해 노광이 행하여진다. TOF 동작의 노광에 관해서는 후술한다. 노광 완료 후는, 행디코더부(2B)가 동작함에 의해, 제1행째의 선택 신호(SEL)(1)로부터 제m행째의 선택 신호(SEL)(m)까지를 차례로 액티브(고레벨) 상태로 함에 의해, 화소행 단위로 각 화소(20)의 FD부(22)에 축적된 화소 신호를 판독한다.
다음에, TOF 동작의 동작례에 관해 도 18을 이용하여 설명한다. 도 18은, TOF 동작의 동작례의 설명도이다. TOF 방식의 거리 측정 장치 등의 어플리케이션에서는, 고속성이 측정 정밀도의 향상에 연결되기 때문에, 셔터 동작의 고속화가 강하게 요구된다. 도 16의 타이밍 차트에 있어서, 전하배출 신호(OFG) 및 전송 신호(TRG)는, 고속화가 필요한 셔터 동작을 맡는 화소 제어 신호이다.
도 15B에 도시하는 TOF 방식의 거리 측정 장치(200)에서, 선술한 실시 형태에 관한 CMOS 이미지 센서로 이루어지는 수광 센서(202)의 부근에 설치된 광원(201)으로부터 조사된 광은, 피사체(300)에서 반사하여, 수광 센서(202)에 도달한다.
(Phase 1)
제어부(203)에 의한 제어하에, 단위화소(20)에 대해, 조사광과 동시에(또는, 오프셋 시간을 갖고서), 전송 신호(TRG)를 고레벨로 천이시키고, 전하배출 신호(OFG)를 저레벨로 천이시킨다. 이 기간이 노광 기간이다. 노광 기간 중은, 피사체(300)로부터의 반사광 중, 전송 신호(TRG)의 펄스에 관한 기간의 반사광분(反射光分)의 신호(S1)와, 전송 신호(TRG)의 펄스 기간 중의 배경광분(背景光分)의 신호(H)가, 광전변환되어 FD부(22)에 축적된다.
(Phase 2)
Phase 1과 같은 동작이고, 전송 신호(TRG)의 펄스 폭은 Phase 1의 경우와 같다. 단, 동작 타이밍은 조사광의 펄스폭분의 오프셋을 갖는다. 그리고, 반사광분의 신호(S2)와 배경광분의 신호(H)가 FD부(22)에 축적된다.
(Phase 3)
광원(201)으로부터 조사광을 피사체(300)에 조사하지 않고, Phase 1의 경우와 같은 동작을 행한다.
(a) Phase 3의 동작을 p회 실행하고, FD부(22)에 축적된 전하(배경광분의 신호(H)×p분)를, 롤링 판독에 의해 전화소로부터 판독한다. 이 판독한 전화소분의 데이터는, 외부에 접속된 메모리에 기억한다.
(b) Phase 1의 동작을 p회 실행한 후, FD부(22)에 축적된 전하((배경광분의 신호(H) + 반사광분의 신호(S1))×p분)를 전화소로부터 판독한다. 그리고, 이 판독 데이터로부터, (a)에서 메모리에 기억한 데이터를 화소마다 감산하고, 그 결과(반사광분의 신호(S1)×p분)를 메모리에 기억한다.
(c) Phase 2를 p회 실행한 후, (a)와 마찬가지로, (반사광분의 신호(S2)×p분)를 메모리에 기억한다.
(d) 조사광의 펄스 폭을 W[s]라고 하면, 측정 거리 D[m]는 다음 식(1)으로부터 구할 수 있다.
D=(C·W·Δφ)/2 …(1)
여기서, C는 광속이다. 또한, Δφ는, 다음 식(2)으로 주어진다.
Δφ=S2/(S1 +S2) …(2)
또한 본 개시는 이하와 같은 구성을 취할 수도 있다.
[1] 광전변환을 행하는 화소가 행렬형상으로 배치된 화소 어레이부를 적어도 탑재하는 제1 반도체 기판과,
화소를 구동하는 제어 회로부를 적어도 탑재하는 제2 반도체 기판을,
가지며,
제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
화소 어레이부는, 분할된 복수의 분할 어레이부로 이루어지고,
제어 회로부는, 복수의 분할 어레이부의 각각에 대응하여 마련되어 있고,
화소 어레이부와 제어 회로부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행하는,
고체 촬상 소자.
[2] 제1 반도체 기판은, 복수의 화소에 대해, 제1면과 반대측의 제2면측부터 입사광을 받아들이는 구조로 되어 있는,
상기 [1]에 기재된 고체 촬상 소자.
[3] 화소 어레이부에는, 화소행마다 화소 제어선이 배선되어 있고,
화소 제어선은, 복수의 분할 어레이부에 대응하여 분할되어 있는,
상기 [1] 또는 [2]에 기재된 고체 촬상 소자.
[4] 제어 회로부는, 화소 어레이부에 화소행마다 배선된 화소 제어선을 구동하는 제어선 드라이버부를 가지며,
제어선 드라이버부는, 회로 동작의 기준이 되는 타이밍 제어 신호를, 각 화소행에 대응하는 회로부에 대해 클록 트리 구조로 배신하는,
상기 [1]부터 [3]의 어느 하나에 기재된 고체 촬상 소자.
[5] 화소 제어선은, 복수개 단위로 블록화되어 있고,
제어선 드라이버부는, 화소 제어선에 대해 타이밍 제어 신호를 블록 사이에서 일정한 지연을 주어서 배신하는,
상기 [4]에 기재된 고체 촬상 소자.
[6] 제어 회로부는, 제어선 드라이버부에 디코드 신호를 공급하는 디코더부를 가지며,
제어선 드라이버부는, 복수의 분할 어레이부마다 마련되어 있고,
디코더부는, 복수의 분할 어레이부마다에 대해 공통으로 하나 마련되어 있는,
상기 [4] 또는 [5]에 기재된 고체 촬상 소자.
[7] 제어선 드라이버부는, 출력단(出力段)의 고전위측 전원과 저전위측 전원의 사이에 접속된 전원 안정화를 위한 용량소자를 갖는,
상기 [4]부터 [6]의 어느 하나에 기재된 고체 촬상 소자.
[8] 단위 회로가 행렬형상으로 배치된 회로부를 탑재하는 제1 반도체 기판과,
단위 회로를 구동하는 구동부를 탑재하는 제2 반도체 기판을,
가지며,
제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
회로부는, 분할된 복수의 분할 회로부로 이루어지고,
구동부는, 복수의 분할 회로부의 각각에 대응하여 마련되어 있고,
회로부와 구동부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 회로부의 단위로 전기적 접속을 행하는,
반도체 장치.
[9] 광전변환을 행하는 화소가 행렬형상으로 배치된 화소 어레이부를 적어도 탑재하는 제1 반도체 기판과,
화소를 구동하는 제어 회로부를 적어도 탑재하는 제2 반도체 기판을,
가지며,
제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
화소 어레이부는, 분할된 복수의 분할 어레이부로 이루어지고,
제어 회로부는, 복수의 분할 어레이부의 각각에 대응하여 마련되어 있고,
화소 어레이부와 제어 회로부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행하는,
고체 촬상 소자를 갖는 전자 기기.
[10] 피사체에 광을 조사하는 광원을 구비하고,
광원으로부터의 조사광에 의거한 피사체로부터의 반사광을 고체 촬상 소자에서 수광하고,
고체 촬상 소자의 검출 신호에 의거하여, 피사체까지의 거리를 측정하는,
상기 [10]에 기재된 전자 기기.
1 : 화소 어레이부
1A, 1B, 1C, 1D : 분할화소 어레이부
2(2-1∼2-4) : 수직 구동 회로(행주사 회로)
2A(2A-1∼2A-4) : 행제어선 드라이버부
2B : 행디코더부
3 : 칼럼 처리부
4 : 참조신호 생성부
5 : 수평 주사 회로(열주사 회로)
7 : 타이밍 제어 회로
8 : 화상 신호 처리부
10 : CMOS 이미지 센서
11(11-1∼11-m), 11A, 11B, 11C, 11D : 행제어선
12(12-1∼12-n) : 열신호선
20 : 단위화소(화소 회로)
21 : 포토 다이오드(광전변환 소자)
22 : 전하 전압 변환부(FD부)
23 : 전송 트랜지스터(전송 게이트부)
24 : 리셋 트랜지스터
25 : 증폭 트랜지스터
26 : 선택 트랜지스터
27 : 전하배출 트랜지스터
31 : 콤퍼레이터 회로
32 : 카운터 회로
33 : 스위치 회로
34 : 메모리 회로
51 : 제1 칩(제1 반도체 기판)
52 : 제2 칩(제2 반도체 기판)
60 : 범프(전극)

Claims (10)

  1. 광전변환을 행하는 화소가 행렬형상으로 배치된 화소 어레이부를 적어도 탑재하는 제1 반도체 기판과,
    화소를 구동하는 제어 회로부를 적어도 탑재하는 제2 반도체 기판을 가지며,
    제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
    화소 어레이부는, 분할된 복수의 분할 어레이부로 이루어지고,
    제어 회로부는, 복수의 분할 어레이부의 각각에 대응하여 마련되어 있고,
    화소 어레이부와 제어 회로부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행하는 것을 특징으로 하는 고체 촬상 소자.
  2. 제1항에 있어서,
    제1 반도체 기판은, 복수의 화소에 대해, 제1면과 반대측의 제2면측부터 입사광을 받아들이는 구조로 되어 있는 것을 특징으로 하는 고체 촬상 소자.
  3. 제1항에 있어서,
    화소 어레이부에는, 화소행마다 화소 제어선이 배선되어 있고,
    화소 제어선은, 복수의 분할 어레이부에 대응하여 분할되어 있는 것을 특징으로 하는 고체 촬상 소자.
  4. 제1항에 있어서,
    제어 회로부는, 화소 어레이부에 화소행마다 배선된 화소 제어선을 구동하는 제어선 드라이버부를 가지며,
    제어선 드라이버부는, 회로 동작의 기준이 되는 타이밍 제어 신호를, 각 화소행에 대응하는 회로부에 대해 클록 트리 구조로 배신하는 것을 특징으로 하는 고체 촬상 소자.
  5. 제4항에 있어서,
    화소 제어선은, 복수개 단위로 블록화되어 있고,
    제어선 드라이버부는, 화소 제어선에 대해 타이밍 제어 신호를 블록 사이에서 일정한 지연을 주어서 배신하는 것을 특징으로 하는 고체 촬상 소자.
  6. 제4항에 있어서,
    제어 회로부는, 제어선 드라이버부에 디코드 신호를 공급하는 디코더부를 가지며,
    제어선 드라이버부는, 복수의 분할 어레이부마다 마련되어 있고,
    디코더부는, 복수의 분할 어레이부마다에 대해 공통으로 하나 마련되어 있는 것을 특징으로 하는 고체 촬상 소자.
  7. 제4항에 있어서,
    제어선 드라이버부는, 출력단(出力段)의 고전위측 전원과 저전위측 전원의 사이에 접속된 전원 안정화를 위한 용량소자를 갖는 것을 특징으로 하는 고체 촬상 소자.
  8. 단위 회로가 행렬형상으로 배치된 회로부를 탑재하는 제1 반도체 기판과,
    단위 회로를 구동하는 구동부를 탑재하는 제2 반도체 기판을 가지며,
    제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
    회로부는, 분할된 복수의 분할 회로부로 이루어지고,
    구동부는, 복수의 분할 회로부의 각각에 대응하여 마련되어 있고,
    회로부와 구동부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 회로부의 단위로 전기적 접속을 행하는 것을 특징으로 하는 반도체 장치.
  9. 광전변환을 행하는 화소가 행렬형상으로 배치된 화소 어레이부를 적어도 탑재하는 제1 반도체 기판과,
    화소를 구동하는 제어 회로부를 적어도 탑재하는 제2 반도체 기판을 가지며,
    제1 반도체 기판과 제2 반도체 기판은, 배선층이 형성된 측의 제1면이 대향한 상태로 적층되어 이루어지고,
    화소 어레이부는, 분할된 복수의 분할 어레이부로 이루어지고,
    제어 회로부는, 복수의 분할 어레이부의 각각에 대응하여 마련되어 있고,
    화소 어레이부와 제어 회로부의 사이에서, 제1 반도체 기판 및 제2 반도체 기판의 각 제1면에 배치된 전극을 통하여, 분할 어레이부의 단위로 전기적 접속을 행하는 것을 특징으로 하는 고체 촬상 소자를 갖는 전자 기기.
  10. 제9항에 있어서,
    피사체에 광을 조사하는 광원을 구비하고,
    광원으로부터의 조사광에 의거한 피사체로부터의 반사광을 고체 촬상 소자에서 수광하고,
    고체 촬상 소자의 검출 신호에 의거하여, 피사체까지의 거리를 측정하는 것을 특징으로 하는 전자 기기.
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