JPWO2016170833A1 - 固体撮像素子、半導体装置、及び、電子機器 - Google Patents

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Abstract

本開示の固体撮像素子は、光電変換を行う画素が行列状に配置された画素アレイ部を少なくとも搭載する第１半導体基板と、画素を駆動する制御回路部を少なくとも搭載する第２半導体基板と、を有し、第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成る。そして、画素アレイ部は、分割された複数の分割アレイ部から成り、制御回路部は、複数の分割アレイ部のそれぞれに対応して設けられており、画素アレイ部と制御回路部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割アレイ部の単位で電気的接続を行う。

Description

本開示は、固体撮像素子、半導体装置、及び、電子機器に関する。
半導体装置の一例である固体撮像素子において、その露光時間について、撮像面（受光面）内で高精度の同時性（面内同時性）を求める場合、画素の動作を制御する画素制御線の信号伝達速度が特性を支配する。そして、主に、画素制御線の配線抵抗や寄生容量で決まる時定数による遅延が、信号伝達速度を低下させる要因となっている。画素制御線は、画素アレイ部を行方向に横断するように配線されている。従って、画素制御線の配線長が長くならざるを得ないため画素制御線の時定数は大きい。
画素制御線の駆動に関して、例えば、画素アレイ部を含む第１半導体基板と、画素を駆動する制御回路部を含む第２半導体基板とが積層されて成る積層型固体撮像素子では次のような構成が採られている。すなわち、積層型固体撮像素子では、第２半導体基板内の制御回路部で生成された画素制御信号を、貫通ビア（ＶＩＡ）を通して第１半導体基板に伝達する構成が採られている（例えば、特許文献１参照）。
特開２０１１−１５９９５８号公報
特許文献１に記載の従来技術では、画素が規則正しく配列されて成る画素アレイ部において、その途中に貫通ビアを形成することは、画素配置の連続性の観点から困難である。そのため、貫通ビアを画素アレイ部の一方の端部に配置せざるを得ない。その結果、画素アレイ部を行方向に横断するように配線された画素制御線を、画素アレイ部の一方の端部から駆動することになる。そのため、画素制御線の配線抵抗や寄生容量で決まる時定数による画素制御信号の遅延が大きく、画素制御の高速化の妨げとなっている。
そこで、本開示は、画素制御の高速化を可能とした固体撮像素子、半導体装置、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。
上記の目的を達成するための本開示の固体撮像素子は、
光電変換を行う画素が行列状に配置された画素アレイ部を少なくとも搭載する第１半導体基板と、
画素を駆動する制御回路部を少なくとも搭載する第２半導体基板と、
を有し、
第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
画素アレイ部は、分割された複数の分割アレイ部から成り、
制御回路部は、複数の分割アレイ部のそれぞれに対応して設けられており、
画素アレイ部と制御回路部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割アレイ部の単位で電気的接続を行う、
固体撮像素子である。また、上記の目的を達成するための本開示の撮像装置は、上記の構成の固体撮像素子を有する電子機器である。
上記の目的を達成するための本開示の半導体装置は、
単位回路が行列状に配置された回路部を搭載する第１半導体基板と、
単位回路を駆動する駆動部を搭載する第２半導体基板と、
を有し、
第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
回路部は、分割された複数の分割回路部から成り、
駆動部は、複数の分割回路部のそれぞれに対応して設けられており、
回路部と駆動部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割回路部の単位で電気的接続を行う、
半導体装置である。
上記の構成の固体撮像素子、半導体装置、あるいは、電子機器において、画素アレイ部（回路部）を複数に分割にすることで、画素（単位回路）の制御線の長さが、分割されていない場合の分割数分の１になる。また、第１半導体基板と第２半導体基板との間において、貫通ビアを使用するのではなく、第１面に配された電極を使用し、画素アレイ部（回路部）と制御回路部（駆動部）とを、分割アレイ部（分割回路部）の単位で電気的に接続することで、制御回路部の駆動対象となる、分割アレイ部個々の制御線の配線抵抗や寄生容量で決まる時定数が、分割されていない場合よりも小さくなる。
本開示によれば、駆動部の駆動対象となる、分割回路部個々の制御線の時定数が、分割されていない場合よりも小さくなるため、画素制御の高速化が可能となる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示の技術が適用されるＣＭＯＳイメージセンサのシステム構成の一例を示す概略構成図である。 図２は、画素アレイ部及びカラム処理部の具体的な構成を示すブロック図である。 図３Ａは、単位画素の構成の一例を示す回路図であり、図３Ｂは、相関二重サンプリングによるノイズ除去処理の動作説明に供するタイミング波形図である。 図４は、裏面照射型の画素構造の一例を示す断面図である。 図５は、ＣＭＯＳイメージセンサの積層構造の構成の一例を示す、積層前の概略斜視図である。 図６Ａは、ビアを用いた場合の第１チップのフロアプランの一例を示す概略平面図であり、図６Ｂは、ビアを用いた場合の第２チップのフロアプランの一例を示す概略平面図である。 図７Ａは、実施例１に係る第１チップのフロアプランを示す概略平面図であり、図７Ｂは、実施例１に係る第２チップのフロアプランを示す概略平面図である。 図８は、第１チップ及び第２チップの要部の断面構造を示す断面図である。 図９は、実施例１に係る垂直駆動回路の第１例を示すブロック図である。 図１０は、実施例１に係る垂直駆動回路の第２例を示すブロック図である。 図１１Ａは、実施例２に係る第１チップのフロアプランを示す概略平面図であり、図１１Ｂは、実施例２に係る第２チップのフロアプランを示す概略平面図である。 図１２は、実施例２における第１チップ及び第２チップの接合部の構成の一例を示す概略図である。 図１３は、実施例２に係る垂直駆動回路の構成の一例を示すブロック図である。 図１４は、実施例３に係る垂直駆動回路の構成の一例を示す回路図である。 図１５Ａは、本開示の撮像装置の構成例を示すブロック図であり、図１５Ｂは、ＴＯＦ方式の距離測定装置の構成の一例を示す概略図である。 図１６は、ＴＯＦ方式の距離測定装置においてＴＯＦ動作（測距動作）を行う際の画素制御信号のタイミング関係を示すタイミングチャートである。 図１７は、ＴＯＦ動作の説明に用いる画素アレイ部の画素配列を示す図である。 図１８は、ＴＯＦ動作の動作例の説明図である。
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像素子及び電子機器、全般に関する説明
２．本開示の技術が適用される固体撮像素子
２−１．システム構成（ＣＭＯＳイメージセンサの例）
２−２．画素アレイ部及びカラム処理部の具体的な構成
２−３．単位画素の構成
２−４．相関二重サンプリングによるノイズ除去処理
２−５．裏面照射型の画素構造
２−６．積層構造（積層型ＣＭＯＳイメージセンサ）
２−７．ビア（ＶＩＡ）を用いた場合の問題点
３．本開示の一実施形態
３−１．実施例１（画素アレイ部を行方向において４分割した例）
３−２．実施例２（行制御線ドライバ部と行デコーダ部とを分離した例）
３−３．実施例３（容量素子を付加して内部電源の安定化を図る例）
４．変形例
５．本開示の電子機器
５−１．撮像装置
５−２．距離測定装置
＜本開示の固体撮像素子及び電子機器、全般に関する説明＞
本開示の固体撮像素子及び電子機器にあっては、第１半導体基板について、複数の画素に対して、第１面と反対側の第２面側から入射光を取り込む構造とすることができる。また、画素アレイ部には、画素行毎に画素制御線が配線されており、画素制御線について、複数の分割アレイ部に対応して分割されている構成とすることができる。
上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、制御回路部について、画素アレイ部に画素行毎に配線された画素制御線を駆動する制御線ドライバ部を有する構成とすることができる。このとき、制御線ドライバ部について、回路動作の基準となるタイミング制御信号を、各画素行に対応する回路部に対してクロックツリー構造で配信する構成とすることができる。また、画素制御線について複数本単位でブロック化した構成とすることができる。このとき、制御線ドライバ部について、画素制御線に対してタイミング制御信号をブロック間で一定の遅延を与えて配信する構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、制御回路部について、制御線ドライバ部にデコード信号を供給するデコーダ部を有する構成とすることができる。このとき、制御線ドライバ部については、複数の分割アレイ部毎に設け、デコーダ部については、複数の分割アレイ部毎に対して共通に１つ設ける構成とすることができる。また、制御線ドライバ部について、その出力段の高電位側電源と低電位側電源との間に接続された、電源安定化のための容量素子を有する構成とすることができる。
また、上述した好ましい構成を含む本開示の電子機器にあっては、被写体に光を照射する光源を備え、光源からの照射光に基づく被写体からの反射光を固体撮像素子で受光し、固体撮像素子の検出信号に基づいて、被写体までの距離を測定する構成とすることができる。
＜本開示の技術が適用される固体撮像素子＞
先ず、本開示の技術が適用される固体撮像素子（即ち、本開示の固体撮像素子）について説明する。固体撮像素子は、本開示の半導体装置の一例でもある。ここでは、固体撮像素子について、例えばＸ−Ｙアドレス方式固体撮像素子の一種であるＣＭＯＳイメージセンサを例に挙げて説明する。
［システム構成］
図１は、本開示の技術が適用されるＣＭＯＳイメージセンサのシステム構成の一例を示す概略構成図である。図１に示すように、本例に係るＣＭＯＳイメージセンサ１０は、画素アレイ部１、垂直駆動回路（行走査回路）２、カラム処理部３、参照信号生成部４、及び、水平走査回路（列走査回路）５を備えている。ＣＭＯＳイメージセンサ１０は更に、入力Ｉ／Ｆ（インターフェース）６、タイミング制御回路７、画像信号処理部８、出力Ｉ／Ｆ９Ａ、及び、周辺Ｉ／Ｆ９Ｂを備えている。
上記のシステム構成のＣＭＯＳイメージセンサ１０において、画素アレイ部１は、光電変換素子を含む単位画素２０（図２参照）が行列状（マトリクス状）に２次元配置されることによって構成されている。タイミング制御回路７は、入力Ｉ／Ｆ６を通して外部から入力されるマスタークロックに基づいて、垂直駆動回路２、カラム処理部３、参照信号生成部４、及び、水平走査回路５などの動作の基準となるクロック信号や制御信号を生成する。
垂直駆動回路２は、行制御線ドライバ部２Ａ及び行デコーダ部２Ｂから成り、単位画素（以下、単に「画素と記述する場合もある）２０が行列状に２次元配置されて成る画素アレイ部１に対して、行アドレスや行走査の制御を行う。この行アドレスや行走査の制御により、選択された画素２０から画素信号が読み出され、カラム処理部３に供給される。カラム処理部３は、画素アレイ部１の各画素２０から読み出されるアナログの画素信号を、参照信号生成部４から供給される参照電圧Ｖrefを用いて、デジタルの画素信号に変換する処理を行う。カラム処理部３の詳細については後述する。参照信号生成部４は、ＡＤ変換（アナログ−デジタル変換）を行う際にカラム処理部３で用いる参照電圧Ｖrefを生成する。
水平走査回路５は、カラム処理部３でＡＤ変換された画素信号に対して、列アドレスや列走査の制御を行う。この列アドレスや列走査の制御により、カラム処理部３でＡＤ変換されたデジタルの画素信号は撮像データとして画像信号処理部８に供給される。画像信号処理部８は、画像信号処理回路８１、マイクロプロセッサ８２、及び、メモリ回路８３などを有し、水平走査回路５による制御の下に供給される撮像データに対して各種の信号処理を施す。画像信号処理部８で各種の信号処理が施された撮像データは、出力Ｉ／Ｆ９Ａを通して外部へ出力される。
［画素アレイ部及びカラム処理部の具体的な構成］
次に、画素アレイ部１及びカラム処理部３の具体的な構成について、図２を用いて説明する。図２は、画素アレイ部１及びカラム処理部３の具体的な構成を示すブロック図である。
（画素アレイ部）
図２に示すように、画素アレイ部１は、単位画素２０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。単位画素２０は、受光した光量に応じた光電荷を生成し、且つ、蓄積する光電変換素子（光電変換部）を有する。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。ここでは、ｍ行の画素行とｎ列の画素列の画素配列としている。
ｍ行ｎ列の画素配列に対して、画素制御線としての行制御線１１（１１-1〜１１-m）が画素行毎に行方向に沿って配線され、列信号線１２（１２-1〜１２-n）が列方向に沿って画素列毎に配線されている。行制御線１１は、単位画素２０から画素信号を読み出す際に、垂直駆動回路２から画素行の単位で出力される制御信号を伝送する。図１では、行制御線１１について１本の配線として図示しているが、１本に限られるものではない。行制御線１１-1〜１１-mの各一端は、垂直駆動回路２の各画素行に対応した各出力端に接続されている。
（垂直駆動回路）
垂直駆動回路２は、その具体的な構成については図示を省略するが、一般的に、読み出し走査系と掃き出し走査系の２つの走査系を有する構成となっている。読み出し走査系は、単位画素２０から信号を読み出すために、画素アレイ部１の単位画素２０を行単位で順に選択走査する。単位画素２０から読み出される画素信号はアナログ信号である。掃き出し走査系は、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査を行う。
この掃き出し走査系による掃き出し走査により、読み出し行の単位画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃き出し走査系による掃き出し走査によって不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素２０における光電荷の露光期間となる。
（カラム処理部）
カラム処理部３は、例えば、画素アレイ部１の画素列毎、即ち、列信号線１２（１２-1〜１２-n）毎に、画素アレイ部１の各単位画素２０から画素列毎に出力されるアナログの画素信号をデジタルの画素信号に変換するＡＤ変換器の構成となっている。このＡＤ変換の際に、参照信号生成部４で生成される参照電圧Ｖrefが用いられる。
参照信号生成部４は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形の参照電圧Ｖrefを生成する。参照信号生成部４は、例えば、ＤＡ変換（デジタル−アナログ変換）回路を用いて構成することができる。尚、参照信号生成部４としては、ＤＡ変換回路を用いた構成に限られるものではない。参照信号生成部４は、図１のタイミング制御回路７から与えられる制御信号ＣＳ1による制御の下に、当該タイミング制御回路７から与えられるクロックＣＫに基づいてランプ波の参照電圧Ｖrefを生成する。そして、参照信号生成部４は、生成した参照電圧Ｖrefをカラム処理部３に供給する。
図２に示すように、ＡＤ変換器構成のカラム処理部３は、コンパレータ回路３１、カウンタ回路３２、スイッチ回路３３、及び、メモリ回路３４を備えており、画素列毎に同じ構成となっている。
コンパレータ回路３１は、画素列毎に設けられた比較器３１１から成る。比較器３１１は、画素アレイ部１の各単位画素２０から出力される画素信号に応じた列信号線１２の信号電圧Ｖoutと、参照信号生成部４から供給されるランプ波の参照電圧Ｖrefとを比較する。そして、比較器３１１は、例えば、参照電圧Ｖrefが信号電圧Ｖoutよりも大きいときに出力Ｖcoが高レベルになり、参照電圧Ｖrefが信号電圧Ｖout以下のときに出力Ｖcoが低レベルになる。
カウンタ回路３２は、画素列毎に設けられたアップ／ダウン（Ｕ／Ｄ）カウンタ３２１から成る。アップ／ダウンカウンタ３２１は、非同期カウンタであり、図１のタイミング制御回路７から与えられる制御信号ＣＳ2による制御の下に、当該タイミング制御回路７からクロックＣＫが参照信号生成部４と同じタイミングで与えられる。そして、アップ／ダウンカウンタ３２１は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント又はアップ（ＵＰ）カウントを行うことで、比較器３１１での比較動作の開始から比較動作の終了までの比較期間を計測する。
スイッチ回路３３は、画素列毎に設けられた転送スイッチ３３１から成る。転送スイッチ３３１は、図１のタイミング制御回路７から与えられる制御信号ＣＳ3による制御の下に、ある画素行の単位画素２０についてのアップ／ダウンカウンタ３２１のカウント動作が完了した時点でオン（閉）状態となる。そして、転送スイッチ３３１は、アップ／ダウンカウンタ３２１のカウント結果をメモリ回路３４に転送する。
メモリ回路３４は、画素列毎に設けられたメモリ３４１から成り、画素列毎に転送スイッチ３３１によって転送されるアップ／ダウンカウンタ３２１のカウント結果を、単位画素２０から読み出されたアナログの画素信号に対応するＮビットのデジタル信号として格納する。
上記の構成のカラム処理部３は、単位画素２０全ての情報を一斉に読み出すプログレッシブ走査方式での通常フレームレートモードと、高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行うことができる構成となっている。ここで、高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素２０の露光時間を１／Ｎに設定してフレームレートをＮ倍（例えば、２倍）に上げる動作モードである。
上述したように、画素アレイ部１の各単位画素２０から列信号線１２-1〜１２-nを経由して画素列毎に供給されるアナログの信号電圧Ｖoutについて、カラム処理部３において先ず比較器３１１で参照電圧Ｖrefとの比較動作が行われる。そして、アップ／ダウンカウンタ３２１において、比較器３１１での比較動作の開始から比較動作の終了までカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ回路３４の各メモリ３４１に格納される。そして、メモリ回路３４の各メモリ３４１に格納されたＮビットのデジタル信号は、水平走査回路５による制御の下に、順に出力線１３に読み出され、当該出力線１３を経由して撮像データとして図１の画像信号処理部８に供給される。
［単位画素の構成］
次に、単位画素２０の構成（画素回路の構成）について、図３を用いて説明する。図３は、単位画素２０の構成の一例を示す回路図である。
図３に示すように、本例に係る単位画素２０は、光電変換素子として例えばフォトダイオード２１を有している。単位画素２０は、フォトダイオード２１に加えて、例えば、電荷電圧変換部２２、転送トランジスタ（転送ゲート部）２３、リセットトランジスタ２４、増幅トランジスタ２５、選択トランジスタ２６、及び、電荷排出トランジスタ２７を有する構成となっている。
尚、ここでは、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、選択トランジスタ２６、及び、電荷排出トランジスタ２７として、例えばＮチャネル型ＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、選択トランジスタ２６、及び、電荷排出トランジスタ２７の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この単位画素２０に対して、先述した行制御線１１（１１-1〜１１-m）として、複数の制御線が同一画素行の各画素に対して共通に配線される。図３では、図面の簡略化のために、複数の制御線については図示を省略している。複数の制御線は、図２の垂直駆動回路２の各画素行に対応した出力端に画素行の単位で接続されている。垂直駆動回路２は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、選択信号ＳＥＬ、及び、電荷排出信号ＯＦＧを画素制御信号として適宜出力する。
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２３を介して増幅トランジスタ２５のゲート電極と電気的に接続されている。
増幅トランジスタ２５のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷電圧変換部２２である。以下、電荷電圧変換部２２をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部２２と呼ぶ。
転送トランジスタ２３は、フォトダイオード２１のカソード電極とＦＤ部２２との間に接続されている。転送トランジスタ２３のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが垂直駆動回路２から与えられる。転送トランジスタ２３は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、蓄積された光電荷をＦＤ部２２に転送する。
リセットトランジスタ２４は、ドレイン電極が電源ＶDDに、ソース電極がＦＤ部２２にそれぞれ接続されている。リセットトランジスタ２４のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが垂直駆動回路２から与えられる。リセットトランジスタ２４は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部２２の電荷を電源ＶDDに捨てることによってＦＤ部２２をリセットする。
増幅トランジスタ２５は、ゲート電極がＦＤ部２２に、ドレイン電極が電源ＶDDにそれぞれ接続されている。この増幅トランジスタ２５は、フォトダイオード２１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ２５は、ソース電極が選択トランジスタ２６を介して列信号線１２（１２-1〜１２-n）に接続されることで、当該列信号線１２の一端に接続される電流源（図示せず）とソースフォロワを構成する。
選択トランジスタ２６は、例えば、ドレイン電極が増幅トランジスタ２５のソース電極に、ソース電極が列信号線１２にそれぞれ接続されている。選択トランジスタ２６のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが垂直駆動回路２から与えられる。選択トランジスタ２６は、選択信号ＳＥＬに応答して導通状態となることで、単位画素２０を選択状態として増幅トランジスタ２５から出力される信号を列信号線１２に伝達する。尚、選択トランジスタ２６については、電源ＶDDと増幅トランジスタ２５のドレイン電極との間に接続した回路構成を採ることも可能である。
電荷排出トランジスタ２７は、電源ＶDDとフォトダイオード２１のカソード電極との間に接続されている。電荷排出トランジスタ２７のゲート電極には、Ｈｉｇｈアクティブの電荷排出信号ＯＦＧが垂直駆動回路２から与えられる。電荷排出トランジスタ２７は、電荷排出信号ＯＦＧに応答して導通状態となり、フォトダイオード２１の電荷を電源ＶDDに捨てることによってフォトダイオード２１をリセットする。
尚、ここで例示した単位画素（画素回路）２０の構成は一例に過ぎず、転送トランジスタ２３、リセットトランジスタ２４、増幅トランジスタ２５、選択トランジスタ２６、及び、電荷排出トランジスタ２７の５つのトランジスタから成る画素構成のものに限られるものではない。例えば、増幅トランジスタ２５に選択トランジスタ２６の機能を持たせた４つのトランジスタから成る画素構成や、電荷排出トランジスタ２７を持たない４つ又は３つのトランジスタから成る画素構成などであっても良い。
［相関二重サンプリングによるノイズ除去処理］
上記の構成の単位画素２０が配置されて成るＣＭＯＳイメージセンサ１０では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）によるノイズ除去処理が行わる。この相関二重サンプリングによるノイズ除去処理の動作について、図３Ｂのタイミング波形図を用いて説明する。
図３Ｂのタイミング波形図に示すように、信号読み出しのために選択信号ＳＥＬで選択された単位画素２０は、リセット信号ＲＳＴに応答してＦＤ部２２を電源電位ＶDDにリセットし、当該電源電位ＶDDをリセットレベルＶrstとして読み出す。続いて、転送信号ＴＲＧによって転送トランジスタ２３を駆動し、フォトダイオード２１に蓄積された電荷をＦＤ部２２へ転送し、当該電荷を信号レベルＶsigとして読み出す。
リセットレベルＶrst及び信号レベルＶsigには、熱雑音、寄生容量のカップリングによる雑音といった、リセット毎にランダムに発生するノイズ(Random Noise)が、ＦＤ部２２を電源電位ＶDDにリセットした際に加わっている。これらのノイズとしては、ＦＤ部２２をリセットする度に異なるノイズが加わる。
リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズはＦＤ部２２で保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことで、これらのノイズを除去した信号を得ることが可能となる。また、信号の読み出しに用いられる増幅トランジスタ２５の閾値ばらつき等、固定的に加わるノイズ(Fixed Pattern Noise)も除去することができる。
本例に係るＣＭＯＳイメージセンサ１０にあっては、カラム処理部３において、ＡＤ変換処理の際に、相関二重サンプリング処理が実行される。具体的には、カラム処理部３では、比較器３１１での比較動作の開始から比較動作の終了までの比較期間を計測する計測手段としてアップ／ダウンカウンタ３２１を用いている。そして、その計測動作の際に、アップ／ダウンカウンタ３２１は、単位画素２０から順に読み出されるリセットレベルＶrst及び信号レベルＶsigについて、リセットレベルＶrstに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶrstとの差分をとることができる。その結果、カラム処理部３では、ＡＤ変換処理に加えて相関二重サンプリング処理が行われる。尚、ここで記述した相関二重サンプリング（ＣＤＳ）処理については、ローリングシャッタ時には所定の動作が可能であるが、図３Ａの画素回路を用いたグローバルシャッタ時（ＦＤ部２２に電荷を蓄積）には使用できない。
［裏面照射型の画素構造］
上述した本例に係るＣＭＯＳイメージセンサ１０における単位画素２０は、裏面照射型の画素構造を採っている。ここで、「裏面照射型の画素構造」とは、半導体基板の配線層が形成される側の第１面を基板表面とするとき、第１面と反対側の第２面、即ち基板裏面側（半導体基板の裏側）から入射光を取り込む（光が照射される）画素構造を言う。この裏面照射型の画素構造の概略について、図４を用いて説明する。図４は、裏面照射型の画素構造の一例を示す断面図である。ここでは、２画素分の断面構造を示している。
図４において、半導体基板４１には、光電変換素子であるフォトダイオード２１や画素トランジスタ（図３Ａのトランジスタ２３〜２７）が形成されている。そして、半導体基板４１の基板裏面（第２面）側には、絶縁膜４２を介してカラーフィルタ４３が形成されている。そして、カラーフィルタ４３の上に平坦化膜４４が、当該平坦化膜４４の上にマイクロレンズ（オンチップレンズ）４５が順に積層されている。
一方、半導体基板４１の基板表面（第１面）側の層間絶縁膜４６内に、画素トランジスタ（図３Ａのトランジスタ２３〜２７）のゲート電極や金属配線が多層配線されて成る配線層４７が形成されている。そして、層間絶縁膜４６の半導体基板４１と反対側の面には、接着剤４８によって支持基板４９が貼り付けられている。
上記の裏面照射型の画素構造によれば、配線層４７が形成されていない基板裏面（第２面）側から入射光を取り込むために、同じ面積のフォトダイオード２１であっても、表面照射型の画素構造よりも大量の光を採り入れ、格段にノイズの少ない映像を実現することができる。また、フォトダイオード２１の受光面を考慮して配線層３７の各配線をレイアウトする必要が無い。従って、配線のレイアウトの自由度が高くなるため、表面照射型の画素構造に比べて画素の微細化を図ることができる。
［積層構造］
上述した本例に係るＣＭＯＳイメージセンサ１０は、画素部分（画素アレイ部１）と回路部分（垂直駆動回路２やカラム処理部３など）とを積層した積層構造を有する積層型ＣＭＯＳイメージセンサである。本例に係るＣＭＯＳイメージセンサ１０の積層構造の概略について、図５を用いて説明する。図５は、ＣＭＯＳイメージセンサ１０の積層構造の構成の一例を示す、積層前の概略斜視図である。
本例に係るＣＭＯＳイメージセンサ１０は、第１半導体基板（以下、「第１チップ」と記述する）５１と第２半導体基板（以下、「第２チップ」と記述する）５２とを有し、第１チップ５１が上側のチップとして、第２チップ５２が下側チップとして積層された積層構造となっている。
この積層構造において、上側の第１チップ５１は、光電変換素子（フォトダイオード２１）を含む単位画素２０が行列状に２次元配置されて成る画素アレイ部１が形成された画素チップとなっている。第１チップ５１の周縁部には、ポンディングパッド用の開口５３が形成されている。
下側の第２チップ５２は、図１における垂直駆動回路２、カラム処理部３、参照信号生成部４、水平走査回路５、タイミング制御回路７、及び、画像信号処理部８など、第１チップ５１側の画素アレイ部１の各画素２０を駆動する回路部分が形成された回路チップとなっている。第２チップ５２の周縁部には、外部との電気的接続を行うためのパッド部５４が、第１チップ５１のポンディングパッド用の開口５３に対応して設けられている。
第１チップ５１側の画素アレイ部１の各画素２０は、先述した裏面照射型の画素構造となっている。従って、第１チップ５１は、基板裏面（第２面）が上面となるように、第２チップ５２に対して積層されている。換言すれば、第１チップ５１は、第２チップ５２に対し、配線層４７（図４参照）が形成された側の第１面（基板表面）が対向した状態で積層されている。
上述したように、画素部分（画素アレイ部１）と回路部分（垂直駆動回路２やカラム処理部３など）とを積層することで、第１チップ５１として画素アレイ部１を形成できる程度の大きさ（面積）のもので済むため、第１チップ５１のサイズ（面積）、ひいては、ＣＭＯＳイメージセンサ１０全体のサイズを小型化できる。また、第１チップ５１には単位画素２０の作製に適したプロセスを、第２チップ５２には回路の作製に適したプロセスをそれぞれ適用できるため、ＣＭＯＳイメージセンサ１０の製造に当たって、プロセスの最適化を図ることができる。
図６Ａに、第１チップ５１のフロアプランの一例を示し、図６Ｂに、第２チップ５２のフロアプランの一例を示す。従来技術にあっては、第１チップ５１と第２チップ５２との間の電気的接続にビア（ＶＩＡ）を用いる構成を採っている。
第２チップ５２から第１チップ５１に対して画素アレイ部１の行アドレスや行走査の制御を行う制御信号を伝送する必要がある。また、第１チップ５１から第２チップ５２に対して画素アレイ部１の各画素２０から読み出された画素信号を伝送する必要がある。そこで、第２チップ５２上の垂直駆動回路２の各画素行に対応する各出力端と、第１チップ５１上の画素アレイ部１の行制御線１１（１１-1〜１１-m）との間を、第２チップ５２及び第１チップ５１を貫通する貫通ビア５５を通して電気的に接続する。また、第１チップ５１上の画素アレイ部１の列信号線１２（１２-1〜１２-n）と、第２チップ５２上のカラム処理部３の各画素列に対応する各入力端との間を、第１チップ５１及び第２チップ５２を貫通する貫通ビア５６を通して電気的に接続する。
［ビアを用いた場合の問題点］
ところで、行制御線１１を通しての画素制御の高速化を図るためには、行制御線１１の配線長を短くする手法が有効である。行制御線１１の配線長を短くすることで、行制御線１１の配線抵抗や寄生容量で決まる時定数を小さくすることができるため、画素制御の高速化を図ることができる。但し、この手法を採る場合、行制御線１１を駆動する垂直駆動回路２を、分割した各々の行制御線毎に必要があるために、画素配置の連続性を考慮すると、非積層型のＣＭＯＳイメージセンサでは困難であった。
また、積層型のＣＭＯＳイメージセンサであっても、単位画素２０が規則正しく配置されて成る画素アレイ部１において、その途中に貫通ビア５５，５６を形成することは、画素配置の連続性の観点から困難である。従って、例えば、行制御線１１用の貫通ビア５５については、図６Ａに示すように、画素アレイ部１の端部（例えば、左側の端部）に配置せざるを得ない。この場合、画素アレイ部１を行方向に横断するように配線された行制御線１１を、画素アレイ部１の一方の端部に配置された貫通ビア５５を通して駆動することになる。そのため、行制御線１１の配線抵抗や寄生容量で決まる時定数による画素制御信号の遅延が大きく、画素制御の高速化の妨げとなる。
＜本開示の一実施形態＞
そこで、本開示の一実施形態では、画素部分を搭載する第１チップ５１と、回路部分を搭載する第２チップ５２とが、基板表面（第１面）を対向させた状態で積層されて成る積層型ＣＭＯＳイメージセンサ１０において、以下のような構成を特徴としている。すなわち、本実施形態に係るＣＭＯＳイメージセンサ１０では、先ず、第１チップ５１に搭載される画素アレイ部１の領域を、行方向において複数に分割し、画素アレイ部１が複数の分割アレイ部から成る構成とする。これにより、画素行制御線１１も、複数の分割アレイ部に対応して分割されることになる。これに対応して、第２チップ５２に搭載される制御回路部、具体的には、垂直駆動回路２やカラム処理部３等についても複数に分割する。これにより、垂直駆動回路２は、画素アレイ部１の複数の分割アレイ部のそれぞれに対応して設けられることになる。
そして、本実施形態に係るＣＭＯＳイメージセンサ１０では、第１チップ５１及び第２チップ５２の各基板表面に電極（例えば、バンプ）を配置し、画素アレイ部１と垂直駆動回路２との間において、基板表面間で電極を通して、分割アレイ部の単位で電気的接続を行うようにする。ここで、画素アレイ部１の領域の分割数、即ち、分割アレイ部の個数をＸとすると、複数の分割アレイ部の各々における行制御線１１（１１-1〜１１-m）の配線長は、画素アレイ部１の領域を分割しない場合の１／Ｘになる。
また、第１チップ５１と第２チップ５２との間における電気的接続に貫通ビア５５，５６（図６参照）を使用するのではなく、基板表面に配された電極を使用し、画素アレイ部１と垂直駆動回路２とを、分割アレイ部の単位で電気的に接続するようにする。これにより、垂直駆動回路２の駆動対象となる、分割アレイ部個々の行制御線１１の配線抵抗や寄生容量で決まる時定数が、分割されていない場合よりも小さくなるため、露光時間等の画素制御の高速化と同時性の向上を図ることができる。
以下に、本実施形態に係るＣＭＯＳイメージセンサ１０の具体的な実施例について説明する。
［実施例１］
図７Ａは、実施例１に係る第１チップ５１のフロアプランを示す概略平面図であり、図７Ｂは、実施例１に係る第２チップ５２のフロアプランを示す概略平面図である。
実施例１では、画素アレイ部１の領域を４分割（Ｘ＝４）し、画素アレイ部１が４つの分割アレイ部１Ａ，１Ｂ，１Ｃ，１Ｄから成る構成となっている。この画素アレイ部１の領域の分割に伴って行制御線１１も４分割され、４系統の行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄから成る。尚、図７Ａにおいて、行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの矢印の向きは、行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄによって伝送される画素制御信号の伝送方向を表わしている。
図７Ａ及び図７Ｂにおいて、画素アレイ部１の両側及び中央部には、第１チップ５１と第２チップ５２との間で、行制御線１１に関して電気的接続を行うための接続領域５７-1，５７-2，５７-3が、列方向（図の上下方向）に沿って設けられている。また、画素アレイ部１のカラム処理部３が配置される側の端部（図の上端部）には、第１チップ５１と第２チップ５２との間で、列信号線１２に関して電気的接続を行うための接続領域５８-1，５８-2が行方向（図の左右方向）に沿って設けられている。
また、図７Ｂに示すように、４分割された行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの各々に対応して、４つの垂直駆動回路２-1〜２-4が接続領域５７-1，５７-2，５７-3の近傍に配置されている。具体的には、画素アレイ部１の左側の接続領域５７-1の近傍に行制御線１１Ａを駆動する垂直駆動回路２-1が配され、画素アレイ部１の右側の接続領域５７-2の近傍に行制御線１１Ｄを駆動する垂直駆動回路２-2が配されている。また、画素アレイ部１の中央部の接続領域５７-3を挟んで、行制御線１１Ｂを駆動する垂直駆動回路２-3と、行制御線１１ＣＤを駆動する垂直駆動回路２-4とが配されている。
そして、接続領域５７-1，５７-2，５７-3及び接続領域５８-1，５８-2において、第１チップ５１及び第２チップ５２の各基板表面に配された電極、例えばバンプ６０（図８参照）を用いて、画素アレイ部１と垂直駆動回路２とを、分割アレイ部１Ａ，１Ｂ，１Ｃ，１Ｄの単位で電気的に接続する。その詳細について、図８を用いて説明する。図８は、第１チップ５１及び第２チップ５２の要部の断面構造を示す断面図である。図８には、接続領域５７-1の周辺の断面構造を示している。
図８に示すように、接続領域５７-1は、第１チップ５１側の接続電極５７Ａと第２チップ５２側の接続電極５７Ｂとから成る。接続電極５７Ａ，５７Ｂは、アルミニウム（Ａｌ）等の金属材料から成る。そして、接続領域５７-1において、接続電極５７Ａと接続電極５７Ｂとがバンプ６０によって電気的に接続される。これにより、垂直駆動回路２（２-1〜２-4）は、配線層６１の各配線及びバンプ６０を介して、画素アレイ部１と分割アレイ部１Ａ，１Ｂ，１Ｃ，１Ｄの単位で電気的に接続される。
具体的には、垂直駆動回路２-1の各出力端は、接続領域５７-1において各バンプ６０を介して行制御線１１Ａの各一端に接続される。垂直駆動回路２-2の各出力端は、接続領域５７-2において各バンプ６０を介して行制御線１１Ｄの各一端に接続される。垂直駆動回路２-3の各出力端は、接続領域５７-3において各バンプ６０を介して行制御線１１Ｂの各一端に接続される。垂直駆動回路２-4の各出力端は、接続領域５７-3において各バンプ６０を介して行制御線１１Ｃの各一端に接続される。
図８において、パッド部５４は、アルミニウム等の金属材料から成る。パッド部５４は、配線層６２の各配線を介してＩ／Ｏ（入出力）回路、例えば入力Ｉ／Ｆ６と電気的に接続される。配線層６１及び配線層６２の各配線は、銅（Ｃｕ）等の金属材料から成る。
上述したように、画素アレイ部１と垂直駆動回路２とを、第１チップ５１及び第２チップ５２の各基板表面に配されたバンプ６０を介して電気的に接続する構成を採ることで、図８に示すように、画素アレイ部１の画素配置の連続性を阻害することはない。そして、行制御線１１を通しての画素制御の高速化を図るに当たって、画素アレイ部１を行方向において複数に分割することによって行制御線１１の配線長を短くすることができる。
（垂直駆動回路の第１例）
図９は、垂直駆動回路２の第１例を示すブロック図である。図９に示すように、垂直駆動回路２は、行制御線１１（１１-1〜１１-m）を駆動する行制御線ドライバ部２Ａと、行制御線ドライバ部２Ａを制御する行デコーダ部２Ｂとから成る。
行制御線ドライバ部２Ａは、画素アレイ部１の行数分設けられたＮＡＮＤ回路７１-1〜７１-mと、ＮＡＮＤ回路７１-1〜７１-mの後段に配されたインバータ回路７２-1〜７２-mとを有する構成となっている。ＮＡＮＤ回路７１-1〜７１-mの各一方の入力端には、行デコーダ部２Ｂからデコード信号が与えられる。ＮＡＮＤ回路７１-1〜７１-mの各他方の入力端は、隣り合う２つの画素行毎に共通に接続されている。ＮＡＮＤ回路７１-1〜７１-mの各出力は、インバータ回路７２-1〜７２-mで極性反転されて画素制御信号として行制御線１１-1〜１１-mに与えられる。
画素制御信号による駆動モードとして、行制御線１１-1〜１１-mを順に駆動して行単位で単位画素２０の信号を読み出すローリングシャッタモードと、行制御線１１-1〜１１-mを同時に駆動して全画素の信号を一括して読み出すグローバルシャッタモードとがある。これらの駆動モードのうち、特に、グローバルシャッタモード時の面内同時性（撮像面内での同時性）が重要となる。
本例に係る垂直駆動回路２では、グローバルシャッタ動作時に垂直方向（列方向）の駆動タイミングのスキュー（タイミングのずれ）を抑えるために、回路動作の基準となるタイミング制御信号を、クロックツリー構造で行制御線ドライバ部２Ａの各画素行に対応する回路部に配信する構成を採っている。ここで、「クロックツリー構造」とは、ツリー状にクロック信号（本例では、タイミング制御信号）を分配する構造である。具体的には、図９に示すように、隣り合う例えば８つの画素行を単位として、ＮＡＮＤ回路７１-1〜７１-mの各他方の入力端にタイミング制御信号を与える構成とする。タイミング制御信号は、タイミング制御回路７（図１参照）から供給される。
このように、行制御線ドライバ部２Ａの各画素行に対応する回路部にクロックツリー構造でタイミング制御信号を配信する構成を採ることにより、グローバルシャッタ動作の際に、第１チップ５１の画素アレイ部１のシャッタタイミングのスキューを、垂直、水平共に最小限に抑えることができる。その結果、グローバルシャッタモードの際に、高精度の面内同時性を実現することができる。
（垂直駆動回路の第２例）
第１例に係る垂直駆動回路２では、垂直方向全ての行制御線１１-1〜１１-mを同時に駆動する場合を使用目的としている。具体的には、グローバルシャッタ動作時において、タイミング制御信号をクロックツリー構造で配信することで、面内同時性を実現するようにしている。この面内同時性に限らず、使用目的によっては、行制御線１１-1〜１１-mを垂直方向（列方向）において複数本単位でブロック分けし、ブロック毎に同時性を保つようにすることも可能である。
第２例に係る垂直駆動回路２では、ブロック毎に同時性を保つようにしている。図１０は、垂直駆動回路２の第２例を示すブロック図である。図１０に示すように、第２例に係る垂直駆動回路２では、垂直方向（列方向）において、行制御線１１-1〜１１-mを例えば隣り合う４本ずつを単位としてブロック化している。そして、タイミング制御信号に対してブロック間にバッファ７３-1，７３-2，・・・を挿入し、それぞれ一定の遅延を与えるようにしている。
このように、行制御線１１-1〜１１-mをブロック化し、タイミング制御信号に対してブロック間で一定の遅延を与えるようにすることで、ブロック毎に同時性を確保する（同時性を保つ）ことができる。また、ブロック毎に動作タイミングが異なるため、垂直駆動回路２に流れるピーク電流の低減を図ることができる。
尚、第１例においても、タイミング制御信号を２系統以上用意し、これら複数系統のタイミング制御信号を、隣接する画素行の制御に交互に用いるようにすることで、第２例と同様に、ブロック毎に同時性を確保することができる。
［実施例２］
図１１Ａは、実施例２に係る第１チップ５１のフロアプランを示す概略平面図であり、図１１Ｂは、実施例２に係る第２チップ５２のフロアプランを示す概略平面図である。
実施例１では、行制御線ドライバ部２Ａ及び行デコーダ部２Ｂから成る垂直駆動回路２（２-1〜２-4）を、４分割された行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの各々に対応して配置した構成を採っている。具体的には、行制御線１１Ａの駆動用に垂直駆動回路２-1が設けられ、行制御線１１Ｂの駆動用に垂直駆動回路２-3が設けられ、行制御線１１Ｃの駆動用に垂直駆動回路２-4が設けられ、行制御線１１Ｄの駆動用に垂直駆動回路２-2が設けられている。
これに対して、実施例２では、垂直駆動回路２を行制御線ドライバ部２Ａと行デコーダ部２Ｂとに分離し、図１１Ｂに示すように、行デコーダ部２Ｂについては、行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄに対して共通に、画素アレイ部１の例えば左側の端部に１つ配置する構成を採っている。そして、図１１Ａ及び図１Ｂにおいて、画素アレイ部１の両側及び中央部には、第１チップ５１と第２チップ５２との間で、デコード線１４に関して電気的接続を行うための接続領域５９-1，５９-2，５９-3が、列方向（図の上下方向）に沿って設けられている。
また、図１１Ｂに示すように、行制御線ドライバ部２Ａについては、行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの各々に対応して配置する構成を採っている。具体的には、行制御線１１Ａの駆動用に行制御線ドライバ部２Ａ-1が設けられ、行制御線１１Ｂの駆動用に行制御線ドライバ部２Ａ-3が設けられている。また、行制御線１１Ｃの駆動用に行制御線ドライバ部２Ａ-4が設けられ、行制御線１１Ｄの駆動用に行制御線ドライバ部２Ａ-2が設けられている。
図１２は、実施例２における第１チップ５１及び第２チップ５２の接合部の構成の一例を示す概略図である。図１２に示すように、第２チップ５２に搭載された行デコーダ部２Ｂと、第１チップ５１に配線されたデコード線１４とは、接続領域５９-1においてバンプ６０によって電気的に接続される。また、デコード線１４は、接続領域５９-3においてバンプ６０によって行制御線ドライバ部２Ａ-3，２Ａ-4と電気的に接続され、更に接続領域５９-2においてバンプ６０によって行制御線ドライバ部２Ａ-2と電気的に接続される。
これにより、行デコーダ部２Ｂから出力されるデコード信号は、行デコーダ部２Ｂと隣接する行制御線ドライバ部２Ａ-1に直接供給されるとともに、デコード線１４によって伝送されて行制御線ドライバ部２Ａ-3，２Ａ-4に、行制御線ドライバ部２Ａ-2に供給される。行制御線ドライバ部２Ａ（２Ａ-1〜２Ａ-4）と行制御線１１（１１Ａ〜１１Ｄ）との電気的接続に関しては、実施例１における垂直駆動回路２（２-1〜２-4）と行制御線１１（１１Ａ〜１１Ｄ）との電気的接続と同じである。図１３に、実施例２に係る垂直駆動回路２の構成の一例を示す。
実施例２によれば、行デコーダ部２Ｂを行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄに対して共通に配置し、行制御線ドライバ部２Ａを行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの各々に対応して配置しているため、実施例１に比べて第２チップ５２のレイアウト面積を低減できる。具体的には、実施例１では、行デコーダ部２Ｂについても、行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの各々に対応して配置しているため、行制御線１１Ａ，１１Ｂ，１１Ｃ，１１Ｄに対して共通に１つ配置する実施例２では、実施例１に比べて行デコーダ部３個分だけレイアウト面積を低減できる。
［実施例３］
図１４は、実施例３に係る垂直駆動回路２の構成の一例を示す回路図である。図１４において、垂直駆動回路２の各画素行に対応する回路部分は、ＮＡＮＤ回路７１（７１-1〜７１-m）と、その後段に配されたインバータ回路７２（７２-1〜７２-m）とによって構成されている。
垂直駆動回路２の各画素行の出力段を構成するインバータ回路７２は、高電位側電源と低電位側電源との間に直列に接続され、ゲート電極が共通に接続されて入力端となるＰチャネル型ＭＯＳトランジスタＱｐ及びＮチャネル型ＭＯＳトランジスタＱｎから成るＣＭＯＳインバータ構成となっている。そして、ＭＯＳトランジスタＱｐ及びＭＯＳトランジスタＱｎのドレイン共通接続ノードがインバータ回路７２の出力端となり、この出力端に行制御線１１（１１-1〜１１-m）の一端が接続されている。
垂直駆動回路２の行制御線ドライバ部２Ａの近傍、例えば垂直駆動回路２の各画素行の出力段、即ちインバータ回路７２の高電位側電源と低電位側電源（例えば、グランド）との間には容量素子Ｃが接続されている。この容量素子Ｃは、電源電圧を安定化させる安定化容量である。
ところで、グローバルシャッタ動作時は、行制御線１１（１１-1〜１１-m）の大きな寄生容量を高速に充放電するために、瞬間的に大きな電流が流れ、内部電源の電源電圧が不安定となる（例えば、ノイズが乗る）。そして、ノイズが乗るなど、電源電圧が不安定となると、グローバルシャッタ時の動作が不安定となる。
これに対して、実施例３に係る垂直駆動回路２によれば、行制御線ドライバ部２Ａの近傍において、高電位側電源と低電位側電源との間に接続された容量素子Ｃを備えるため、瞬間的に大きな電流が流れたとしても、例えばノイズを吸収し、電源電圧を安定化させることができる。これにより、グローバルシャッタ時の動作の安定化を図ることができる。容量素子Ｃによる電源安定化の技術は、実施例１及び実施例２に係る垂直駆動回路２に対しても適用できる。
＜変形例＞
以上、本開示の技術を好ましい実施形態に基づいて説明したが、本開示は当該実施形態に限定されるものではない。実施形態において説明した固体撮像素子の構成、構造はあくまでも例示に過ぎず、適宜、変更することができる。例えば、上記の実施形態では、画素アレイ部１の領域を４分割する場合を例に挙げて説明したが、分割数は４に限られるものではない。分割数が多いほど、分割アレイ部個々の行制御線１１の配線長を短くでき、それに伴って配線抵抗や寄生容量で決まる時定数を小さくすることができるため、画素制御のより高速化を図ることができる。
また、上記の実施形態では、固体撮像素子、例えばＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これ適用例に限られるものではない。すなわち、本開示の技術は、単位回路が行列状に配置された回路部を搭載する第１半導体基板と、単位回路を駆動する駆動部を搭載する第２半導体基板とが、配線層が形成された側の基板面が対向した状態で積層されて成る、メモリ装置などの半導体装置全般に対して適用可能である。
この場合、本開示の半導体装置は、単位回路が行列状に配置された回路部を搭載する第１半導体基板と、単位回路を駆動する駆動部を搭載する第２半導体基板とが、配線層が形成された側の基板面が対向した状態で積層されている。そして、回路部は、分割された複数の分割回路部から成り、駆動部は、複数の分割回路部のそれぞれに対応して設けられており、回路部と駆動部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割回路部の単位で電気的接続を行う構成となる。
＜電子機器＞
上記の実施形態に係るＣＭＯＳイメージセンサは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
［撮像装置］
図１５Ａは、本開示の撮像装置の構成例を示すブロック図である。図１５Ａに示すように、本開示の撮像装置１００は、レンズ群１０１などを含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、更には、携帯電話機等のモバイル機器向けカメラモジュールに適用することができる。そして、この撮像装置１００において、撮像素子１０２として、画素制御の高速化が可能な、Ｓ先述した実施形態に係るＣＭＯＳイメージセンサを用いることができる。これにより、例えば、高速なグローバルシャッタ動作が必要なアプリケーションにおいて、シャッタ動作の面内の同時性を保つことができる。
［距離測定装置］
先述した実施形態に係るＣＭＯＳイメージセンサは、ビデオカメラ、デジタルスチルカメラ、あるいは、携帯電話機等のモバイル機器向けカメラモジュールの他に、例えば、被写体（測定対象物）までの距離を測定する距離測定装置に適用することができる。距離測定装置としては、例えば、被写体に照射した光が被写体で反射して戻ってくるまでの時間（被写体までの往復時間）を計測することによって被写体までの距離を測定するＴＯＦ(Time Of Flight)方式の３次元距離画像センサが知られている。
図１５Ｂは、ＴＯＦ方式の距離測定装置の構成の一例を示す概略図である。図１５Ｂに示すように、本例に係る距離測定装置２００は、近接して配置された光源２０１、受光センサ２０２、及び、制御部２０３を有する。
光源２０１は、被写体（測定対象物）３００に対して例えばレーザ光を照射する。受光センサ２０２は、先述した実施形態に係るＣＭＯＳイメージセンサから成り、光源２０１からの照射光（照射信号）に基づく被写体３００からの反射光（反射信号）を受光する。制御部２０３は、例えば、マイクロコンピュータ等によって構成され、光源２０１及び受光センサ２０２の動作を制御する処理を行う。制御部２０３は、光源２０１及び受光センサ２０２を制御する処理の他に、受光センサ２０２の検出信号に基づいて、被写体３００までの距離を算出する処理を行う。
距離測定装置２００において、受光センサ２０２として用いるＣＭＯＳイメージセンサの単位画素２０としては、後述する動作説明から明らかなように、図３Ａに示す画素構成、即ち電荷排出トランジスタ２７を有する画素構成を用いることが好ましい。図１６に、ＴＯＦ方式の距離測定装置２００においてＴＯＦ動作（測距動作）を行う際の画素制御信号のタイミング関係を示す。
また、図１７に、ＴＯＦ動作の説明に用いる画素アレイ部１の画素配列を示す。図１７には、ｍ行ｎ列の画素配列を示している。この例では、画素制御信号のうち、リセット信号ＲＳＴ、電荷排出信号ＯＦＧ、及び、転送信号ＴＲＧはそれぞれ画素行毎に全ての画素２０に共通に供給される。この画素制御信号の供給例は、図１６のタイミングチャートに対応した論理的な供給例を意味しており、物理的には、実施例１乃至実施例３にあってはそれぞれ独立した行制御線ドライバ部２Ａから画素アレイ部１の分割アレイ部の単位で供給される。
尚、垂直駆動回路２における行デコーダ部２Ｂは、様々な露光モードに対応するために搭載されているが、図１６のタイミングチャートにおけるリセット信号ＲＳＴ、電荷排出信号ＯＦＧ、及び、転送信号ＴＲＧの動作例の場合には行デコーダ部２Ｂは不要である。そのため、図９及び図１０に示す垂直駆動回路２では、行デコーダ部２Ｂの出力が全て高レベルになっている状態を前提としている。図１３に示すように、行制御線ドライバ部２Ａを分割している場合はこの限りではない。
以下に、図３Ａに示す画素回路を用いて、図１６のタイミングチャートに基づく動作例について説明する。
図１６のタイミングチャートにおいて、最初にパルス状の高レベルのリセット信号ＲＳＴが与えられ、リセットトランジスタ２４が導通状態となる。これにより、図１７に示す画素配列の全ての画素２０のＦＤ部２２がリセットされる（全画素リセット期間）。次に、全画素露光期間において、電荷排出信号ＯＦＧの初期の論理状態は高レベルであり、転送信号ＴＲＧの初期の論理状態は低レベルである。この初期状態は、フォトダイオード２１がリセットされている状態である。
この初期状態から、電荷排出信号ＯＦＧ及び転送信号ＴＲＧの論理状態が反転することによって露光が行われる。ＴＯＦ動作の露光については後述する。露光完了後は、行デコーダ部２Ｂが動作することにより、第１行目の選択信号ＳＥＬ(1)から第ｍ行目の選択信号ＳＥＬ(m)までを順にアクティブ（高レベル）状態とすることにより、画素行単位で各画素２０のＦＤ部２２に蓄積された画素信号を読み出す。
次に、ＴＯＦ動作の動作例について図１８を用いて説明する。図１８は、ＴＯＦ動作の動作例の説明図である。ＴＯＦ方式の距離測定装置などのアプリケーションにおいては、高速性が測定精度の向上につながるため、シャッタ動作の高速化が強く求められる。図１６のタイミングチャートにおいて、電荷排出信号ＯＦＧ及び転送信号ＴＲＧは、高速化が必要なシャッタ動作を司る画素制御信号である。
図１５Ｂに示すＴＯＦ方式の距離測定装置２００において、先述した実施形態に係るＣＭＯＳイメージセンサから成る受光センサ２０２の近傍に設置された光源２０１から照射された光は、被写体３００で反射し、受光センサ２０２に到達する。
（Ｐｈａｓｅ１）
制御部２０３による制御の下に、単位画素２０に対して、照射光と同時に（もしくは、オフセット時間をもって）、転送信号ＴＲＧを高レベルに遷移させ、電荷排出信号ＯＦＧを低レベルに遷移させる。この期間が露光期間である。露光期間中は、被写体３００からの反射光のうち、転送信号ＴＲＧのパルスにかかる期間の反射光分の信号Ｓ1と、転送信号ＴＲＧのパルス期間中の背景光分の信号Ｈとが、光電変換されてＦＤ部２２に蓄積される。
（Ｐｈａｓｅ２）
Ｐｈａｓｅ１と同様の動作であり、転送信号ＴＲＧのパルス幅はＰｈａｓｅ１の場合と同じである。但し、動作タイミングは照射光のパルス幅分のオフセットをもつ。そして、反射光分の信号Ｓ2と背景光分の信号ＨとがＦＤ部２２に蓄積される。
（Ｐｈａｓｅ３）
光源２０１から照射光を被写体３００に照射せず、Ｐｈａｓｅ１の場合と同様の動作を行う。
（ａ）Ｐｈａｓｅ３の動作をｐ回実行し、ＦＤ部２２に蓄積された電荷（背景光分の信号Ｈ×ｐ分）を、ローリング読み出しによって全画素から読み出す。この読み出した全画素分のデータは、外部に接続されたメモリに記憶する。
（ｂ）Ｐｈａｓｅ１の動作をｐ回実行した後、ＦＤ部２２に蓄積された電荷（(背景光分の信号Ｈ＋反射光分の信号Ｓ1）×ｐ分)を全画素から読み出す。そして、この読み出したデータから、（ａ）でメモリに記憶したデータを画素毎に減算し、その結果（反射光分の信号Ｓ1×ｐ分)をメモリに記憶する。
（ｃ）Ｐｈａｓｅ２をｐ回実行した後、（ａ）と同様に、（反射光分の信号Ｓ2×ｐ分)をメモリに記憶する。
（ｄ）照射光のパルス幅をＷ［ｓ］とすると、測定距離Ｄ［ｍ］は次式（１）から求めることができる。
Ｄ＝（Ｃ・Ｗ・Δφ）／２ ・・・（１）
ここで、Ｃは光速である。また、Δφは、次式（２）で与えられる。
Δφ＝Ｓ2／（Ｓ1＋Ｓ2） ・・・（２）
尚、本開示は以下のような構成をとることもできる。
［１］光電変換を行う画素が行列状に配置された画素アレイ部を少なくとも搭載する第１半導体基板と、
画素を駆動する制御回路部を少なくとも搭載する第２半導体基板と、
を有し、
第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
画素アレイ部は、分割された複数の分割アレイ部から成り、
制御回路部は、複数の分割アレイ部のそれぞれに対応して設けられており、
画素アレイ部と制御回路部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割アレイ部の単位で電気的接続を行う、
固体撮像素子。
［２］第１半導体基板は、複数の画素に対して、第１面と反対側の第２面側から入射光を取り込む構造となっている、
上記［１］に記載の固体撮像素子。
［３］画素アレイ部には、画素行毎に画素制御線が配線されており、
画素制御線は、複数の分割アレイ部に対応して分割されている、
上記［１］又は［２］に記載の固体撮像素子。
［４］制御回路部は、画素アレイ部に画素行毎に配線された画素制御線を駆動する制御線ドライバ部を有し、
制御線ドライバ部は、回路動作の基準となるタイミング制御信号を、各画素行に対応する回路部に対してクロックツリー構造で配信する、
上記［１］から［３］のいずれかに記載の固体撮像素子。
［５］画素制御線は、複数本単位でブロック化されており、
制御線ドライバ部は、画素制御線に対してタイミング制御信号をブロック間で一定の遅延を与えて配信する、
上記［４］に記載の固体撮像素子。
［６］制御回路部は、制御線ドライバ部にデコード信号を供給するデコーダ部を有し、
制御線ドライバ部は、複数の分割アレイ部毎に設けられており、
デコーダ部は、複数の分割アレイ部毎に対して共通に１つ設けられている、
上記［４］又は［５］に記載の固体撮像素子。
［７］制御線ドライバ部は、出力段の高電位側電源と低電位側電源との間に接続された、電源安定化のための容量素子を有する、
上記［４］から［６］のいずれかに記載の固体撮像素子。
［８］単位回路が行列状に配置された回路部を搭載する第１半導体基板と、
単位回路を駆動する駆動部を搭載する第２半導体基板と、
を有し、
第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
回路部は、分割された複数の分割回路部から成り、
駆動部は、複数の分割回路部のそれぞれに対応して設けられており、
回路部と駆動部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割回路部の単位で電気的接続を行う、
半導体装置。
［９］光電変換を行う画素が行列状に配置された画素アレイ部を少なくとも搭載する第１半導体基板と、
画素を駆動する制御回路部を少なくとも搭載する第２半導体基板と、
を有し、
第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
画素アレイ部は、分割された複数の分割アレイ部から成り、
制御回路部は、複数の分割アレイ部のそれぞれに対応して設けられており、
画素アレイ部と制御回路部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割アレイ部の単位で電気的接続を行う、
固体撮像素子を有する電子機器。
［１０］被写体に光を照射する光源を備え、
光源からの照射光に基づく被写体からの反射光を固体撮像素子で受光し、
固体撮像素子の検出信号に基づいて、被写体までの距離を測定する、
上記［１０］に記載の電子機器。
１・・・画素アレイ部、１Ａ，１Ｂ，１Ｃ，１Ｄ・・・分割画素アレイ部、２（２-1〜２-4）・・・垂直駆動回路（行走査回路）、２Ａ（２Ａ-1〜２Ａ-4）・・・行制御線ドライバ部、２Ｂ・・・行デコーダ部、３・・・カラム処理部、４・・・参照信号生成部、５・・・水平走査回路（列走査回路）、７・・・タイミング制御回路、８・・・画像信号処理部、１０・・・ＣＭＯＳイメージセンサ、１１（１１-1〜１１-m）,１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・行制御線、１２（１２-1〜１２-n）・・・列信号線、２０・・・単位画素（画素回路）、２１・・・フォトダイオード（光電変換素子）、２２・・・電荷電圧変換部（ＦＤ部）、２３・・・転送トランジスタ（転送ゲート部）、２４・・・リセットトランジスタ、２５・・・増幅トランジスタ、２６・・・選択トランジスタ、２７・・・電荷排出トランジスタ、３１・・・コンパレータ回路、３２・・・カウンタ回路、３３・・・スイッチ回路、３４・・・メモリ回路、５１・・・第１チップ（第１半導体基板）、５２・・・第２チップ（第２半導体基板）、６０・・・バンプ（電極）、

Claims (10)

  1. 光電変換を行う画素が行列状に配置された画素アレイ部を少なくとも搭載する第１半導体基板と、
    画素を駆動する制御回路部を少なくとも搭載する第２半導体基板と、
    を有し、
    第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
    画素アレイ部は、分割された複数の分割アレイ部から成り、
    制御回路部は、複数の分割アレイ部のそれぞれに対応して設けられており、
    画素アレイ部と制御回路部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割アレイ部の単位で電気的接続を行う、
    固体撮像素子。
  2. 第１半導体基板は、複数の画素に対して、第１面と反対側の第２面側から入射光を取り込む構造となっている、
    請求項１に記載の固体撮像素子。
  3. 画素アレイ部には、画素行毎に画素制御線が配線されており、
    画素制御線は、複数の分割アレイ部に対応して分割されている、
    請求項１に記載の固体撮像素子。
  4. 制御回路部は、画素アレイ部に画素行毎に配線された画素制御線を駆動する制御線ドライバ部を有し、
    制御線ドライバ部は、回路動作の基準となるタイミング制御信号を、各画素行に対応する回路部に対してクロックツリー構造で配信する、
    請求項１に記載の固体撮像素子。
  5. 画素制御線は、複数本単位でブロック化されており、
    制御線ドライバ部は、画素制御線に対してタイミング制御信号をブロック間で一定の遅延を与えて配信する、
    請求項４に記載の固体撮像素子。
  6. 制御回路部は、制御線ドライバ部にデコード信号を供給するデコーダ部を有し、
    制御線ドライバ部は、複数の分割アレイ部毎に設けられており、
    デコーダ部は、複数の分割アレイ部毎に対して共通に１つ設けられている、
    請求項４に記載の固体撮像素子。
  7. 制御線ドライバ部は、出力段の高電位側電源と低電位側電源との間に接続された、電源安定化のための容量素子を有する、
    請求項４に記載の固体撮像素子。
  8. 単位回路が行列状に配置された回路部を搭載する第１半導体基板と、
    単位回路を駆動する駆動部を搭載する第２半導体基板と、
    を有し、
    第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
    回路部は、分割された複数の分割回路部から成り、
    駆動部は、複数の分割回路部のそれぞれに対応して設けられており、
    回路部と駆動部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割回路部の単位で電気的接続を行う、
    半導体装置。
  9. 光電変換を行う画素が行列状に配置された画素アレイ部を少なくとも搭載する第１半導体基板と、
    画素を駆動する制御回路部を少なくとも搭載する第２半導体基板と、
    を有し、
    第１半導体基板と第２半導体基板とは、配線層が形成された側の第１面が対向した状態で積層されて成り、
    画素アレイ部は、分割された複数の分割アレイ部から成り、
    制御回路部は、複数の分割アレイ部のそれぞれに対応して設けられており、
    画素アレイ部と制御回路部との間において、第１半導体基板及び第２半導体基板の各第１面に配された電極を通して、分割アレイ部の単位で電気的接続を行う、
    固体撮像素子を有する電子機器。
  10. 被写体に光を照射する光源を備え、
    光源からの照射光に基づく被写体からの反射光を固体撮像素子で受光し、
    固体撮像素子の検出信号に基づいて、被写体までの距離を測定する、
    請求項９に記載の電子機器。
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