JP2006352426A - 撮像装置 - Google Patents

Abstract

【課題】 画面分割読み出しＣＣＤの画面合成の精度向上、画質向上や、フレキからの不要輻射逓減、またデューティを変えた基準クロックを伝送することによる受け側での逓倍数の逓減を可能とする撮像装置の提供。
【解決手段】 多チャンネル分割エリアセンサの出力をデジタル化し、エリアセンサ側基板とメイン側基板との双方に当該エリアセンサの画素クロックを逓倍するＰＬＬを具備し、前記基板間を、当該逓倍したクロックを用いてデジタル化した画像信号をシリアル伝送することを特徴とする撮像装置。
【選択図】 図１

Description

本発明は、撮像装置に関し、特には所謂ＣＣＤ撮像素子を用いた撮像装置に関する。

近年、撮像装置は高画素化が進み、画面を中央で垂直２分割して別々に読み出すＣＣＤエリアセンサも登場している。図５の５０１が左右分割２チャンネル読み出しのＣＣＤエリアセンサの例であり、多画素センサーの画像をテレビレートで読み出す必要性から、従来の水平読み出しＣＣＤを中央で分割し、画面の右半分５０２と左半分５０３とを左右に別々に読み出す構成となっている。左右別々に取り出された画像信号はそれぞれ電荷電圧変換アンプ５０６、５０７で出力電圧に変換され、端子５１０、５１１に出力される。２分割して読み出す場合、チャンネル間のオフセットやゲインの違いを補正する必要が生じる。さらに、ＣＣＤエリアセンサの非線形性により、明るい所ではゲインが合っているにもかかわらず、暗部では輝度が合わずに中央部に縦の段差が見えるという現象が生じることがあり、非直線性の補正も必要となる。
特開２０００−２５３３０５号公報

デジタルビデオでは、メインとなる基板に対してＣＣＤ撮像素子を載せる子基板はその構造上、垂直に実装されることになるので、基板間を接続するため、フレキシブルケーブルを用いた画像信号の伝送が必要となる。デジタルカメラにおいても、レンズなどの光学部品と一体となるＣＣＤ撮像素子と、メインとなる基板とはフレキシブルケーブルで接続されることが多い。フレキシブルケーブルを介して２画面分割された２チャンネルのアナログ信号を伝送する場合、伝送特性のチャンネルごとの微妙な差が、非整形的な特性の違いとなるため、２画面合成の回路が複雑になり、かつ精度を上げることが難しかった。２画面分割された２チャンネルの画像信号をそれぞれＡ／Ｄ変換し、デジタル化してからフレキシブルケーブルを通せば前記問題点は解決するが、例えば１６ビットｘ２チャンネルなら３２ビットものデジタル信号をフレキシブルケーブルに通す必要があり、フレキシブルケーブルが太くなり、かつデジタル信号をフレキシブルケーブルに通すことから不要輻射の問題が出る恐れがある。

本発明は前述の如き問題点を解決するために成されたものであり、画面分割読み出しＣＣＤの画面合成の精度向上、画質向上や、フレキからの不要輻射逓減、また、デューティを変えた基準クロックを伝送することによる受け側での逓倍数の逓減を可能とする撮像装置を提供することを目的とする。

前述の如き問題を解決し、前記目的を達成するため、本発明は、多チャンネル分割エリアセンサの出力をデジタル化し、エリアセンサ側基板とメイン側基板との双方に当該エリアセンサの画素クロックを逓倍するＰＬＬを具備し、前記基板間を、当該逓倍したクロックを用いてデジタル化した画像信号をシリアル伝送するようにした。

また、本発明は、前記基板間の伝送にＬＶＤＳに代表される差動ペア伝送を用い、差動のペア信号でフレキシブルケーブルを挟む形で伝送するようにした。

また、本発明は、前記エリアセンサ側基板とメイン側基板との双方に具備したエリアセンサの画素クロックを逓倍するＰＬＬを同期させるため、フレキシブルケーブルで伝送する基準クロックとして、画素クロックの周波数をｎ倍（ｎは１以外の自然数）したものを用い、さらに当該基準クロック波形が画素クロックで繰り返すように波形のデューティを変えるようにした。

本願の請求項１に記載した発明によれば、Ａ／Ｄ変換後のデジタルデータをフレキシブルケーブルに通すようにしたので、多チャンネル分割エリアセンサの画面合成が容易となり、画質向上、画面を合成する回路量の削減と、それによるコストの低減が可能となった。

本願の請求項２に記載した発明によれば、フレキシブルケーブルを通すデジタルデータを差動ペア伝送としたので、不要輻射を減らすことができた。

本願の請求項３に記載した発明によれば、フレキシブルケーブルで伝送する基準クロックを画素クロックのｎ倍（ｎは１以外の自然数）高めることにより、メインとなる基板側の逓倍数を減らすことができ、当該逓倍のためのＰＬＬに要求されるジッタなどの要求仕様を低減させることができ、結果として回路量の削減と、それによるコストの低減が可能となった。

以下本発明を実施するための最良の形態を、実施例により詳しく説明する。

図１は本発明が適用される撮像装置の構成を示す図である。

図１において、ＣＣＤ撮像素子１０１で撮像された画像信号はバッファー１０４ａとバッファー１０４ｂを介してそれぞれＣＤＳ１０５ａとＣＤＳ１０５ｂに加えられる。ここで、ＣＣＤ撮像素子１０１は撮像素子中央で縦に２分割された２チャンネルＣＣＤであり、２チャンネルで同時に読み出された画像信号がそれぞれバッファー１０４ａとバッファー１０４ｂに読み出される。当該２チャンネルは撮像された信号の右半分と左半分であり、信号処理は２チャンネルとも同様なので、ここでは便宜上各番号にａとｂを付して説明する。

ＣＣＤ撮像素子１０１には、タイミングジェネレータ１０２から、周知の水平転送パルスＨ１、Ｈ２とリセットゲートパルスＲＧが加えられている。タイミングジェネレータ１０２には水晶発振器１０３より３６ＭＨｚの基準クロックが加えられ、各種のパルスを発生させる。ＣＤＳ１０５ａとＣＤＳ１０５ｂは、タイミングジェネレータ１０２より加えられた基準タイミングＳＨＰ、サンプルタイミングＳＨＤを用いて周知の相関二重サンプルを行うことで低周波ノイズを除去し、その結果をＡ／Ｄ変換手段１０６ａ、１０６ｂに加える。

Ａ／Ｄ変換手段１０６ａ、１０６ｂは、加えられた画像信号を１６ビットにＡ／Ｄ変換し、結果をパラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂにそれぞれ加える。ここでパラレルシリアル変換手段１０７ａにはＡ／Ｄ変換手段１０６ａで変換されたデジタル信号の上位８ビットが加えられ、パラレルシリアル変換手段１０７ｂにはＡ／Ｄ変換手段１０６ａで変換されたデジタル信号の下位８ビットが加えられるものとする。パラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂは後述の如く、加えられたパラレルデータをシリアルデータに変換し結果をそれぞれ、ＬＶＤＳラインドライバ１１１ａ、１１２ａ、１１１ｂ、１１２ｂに加える。

タイミングジェネレータ１０２からは更に３６ＭＨｚのクロックが逓倍手段１０９に加えられる。逓倍手段１０９は入力された３６ＭＨｚのクロックを、周知のＰＬＬを用いて８逓倍し、結果の２８８ＭＨｚクロックをパラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂと計数手段１１０に加える。計数手段１１０は、逓倍手段１０９から加えられた２８８ＭＨｚのクロックを３ビットのカウンタで０〜７と計数し、パラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂに変換タイミングを、更にＬＶＤＳラインドライバ１１３に後述するｔｘｃｌｋ波形を出力する。

パラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂと計数手段１１０による動作の詳細を図２（ａ）を用いて説明する。

同図において入力端子２０１に加えられた８ビットのパラレルデータは切り替え手段２０４に加えられる。また、逓倍された２８８ＭＨｚのクロックが端子２０２に加えられ、変換タイミングｔｍｇが端子２０３に加えられている。切り替え手段２０４は、端子２０３に加えられている変換タイミングｔｍｇが論理０の時は入力端子２０１に加えられた８ビットのパラレルデータを８ビットのＤＦＦ２０５にパラレルロードし、変換タイミングｔｍｇが論理１の時には、ＤＦＦ２０５に蓄えられたデータを１ビットずつシフトさせてシリアルデータとして端子２０６に出力する。

各所の波形を図２（ｂ）を用いて説明する。

ＣＬＫは端子２０２に加えられた２８８ＭＨｚクロック、ｔｍｇは端子２０３に加えられた変換タイミングであり、端子２０６にはｓｄａｔａで示される形で１ビットシリアル化されたデータが出力される。また、計数手段１１０は、同図のｔｍｇとｔｘｃｌｋで示される波形を生成し、ｔｍｇをパラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂへ、ｔｘｃｌｋをＬＶＤＳラインドライバ１１３に出力する。ここで、ｔｘｃｌｋは２２８ＭＨｚのクロックを計数し、ここでは‘１０００１１００’を繰り返し出力するように構成している。当該ｔｘｃｌｋは０から１への立ち上がりに着目すると７２ＭＨｚのクロックであるが、クロックのデューティを変えることで、８ビットのシリアルデータの前半と後半が区別できるようにしている。

図１に戻って説明を続ける。

ＬＶＤＳラインドライバ１１１ａ、１１２ａ、１１１ｂ、１１２ｂはシリアル化された画像信号を低振幅のＬＶＤＳ波形に変換し、フレキシブルケーブルを介してそれぞれＬＶＤＳラインレシーバ１１５ａ、１１６ａ、１１５ｂ、１１６ｂに加える。ＬＶＤＳラインレシーバ１１５ａ、１１６ａ、１１５ｂ、１１６ｂは、受信したシリアル信号を３ＶのＣ−ＭＯＳ信号に変換し、結果をシリアルパラレル変換手段１１７ａ、１１８ａ、１１７ｂ、１１８ｂにそれぞれ加える。シリアルパラレル変換手段１１７ａ、１１８ａ、１１７ｂ、１１８ｂは全て同様の構成となっており、加えられたシリアル信号を、後述する逓倍手段１１９と計数手段１２０からそれぞれ加えられるクロックとタイミング信号を用いてパラレルデータに変換し、結果を２画面合成手段１２１に加える。

シリアルパラレル変換手段１１７ａ、１１８ａ、１１７ｂ、１１８ｂの構成を図３を用いて説明する。

シリアルデータが端子３０１に、２８８ＭＨｚのクロックが端子３０２に、タイミング信号ｔｍｇが端子３０３にそれぞれ加えられる。端子３０１に加えられたシリアルデータは、８個のＤＦＦで構成されたレジスタ３０４に加えられ、端子３０２に加えられた２８８ＭＨｚのクロックで順次シフトされ、結果が切り替え手段３０５に出力される。切り替え手段３０５は、端子３０３に加えられたタイミング信号ｔｍｇが論理１の時にはレジスタ３０４の結果を８個のＤＦＦで構成されたレジスタ３０６に加え、タイミング信号ｔｍｇが論理０の時にはレジスタ３０６の結果を保持することでシリアルパラレル変換を行い、結果を端子３０７に出力する。

シリアルパラレル変換手段１１７ａからはＡ／Ｄ変換手段１０６ａで変換されたデジタル信号の上位８ビットデータが得られ、シリアルパラレル変換手段１１８ａからは、同じＡ／Ｄ変換手段１０６ａで変換されたデジタル信号の下位８ビットデータが得られるので、これらを束ね、１６ビットのデジタル化された画像信号として、２画面合成手段１２１に加える。シリアルパラレル変換手段１１７ｂ、１１８ｂのデータも同様に１６ビットデータに束ねて２画面合成手段１２１に加える。

２画面合成手段１２１は、加えられた２画面分割された画像信号の黒レベルを合わせ、リニアリティを補正し、ゲインを補正したあと、片方のチャンネルをミラー反転して合成し、１つの画面に復元して結果を画像処理手段１１２に加える。ここで２画面合成手段１２１のミラー反転して合成するまでの前段回路は、後述する計数手段１２０の出力する３６ＭＨｚのｔｍｇ信号をクロックとして動作する。画像処理手段１１２は画像の縮小処理、ガンマ処理、色分離処理など周知の処理を行い、得られた画像信号を端子１２３に出力する。

ＬＶＤＳラインドライバ１１３は、加えられたｔｘｃｌｋ信号を低振幅のＬＶＤＳ波形に変換し、フレキシブルケーブルを介してＬＶＤＳラインレシーバ１２４に加える。ＬＶＤＳラインレシーバ１２４は加えられた低振幅のＬＶＤＳ信号を３ＶのＣ−ＭＯＳ信号に変換し、結果を逓倍手段１１９と計数手段１２０に加える。逓倍手段１１９は、加えられたｔｘｃｌｋを４逓倍することで２８８ＭＨｚのクロックを生成し、結果をシリアルパラレル変換手段１１７ａ、１１８ａ、１１７ｂ、１１８ｂと計数手段１２０に加える。ここで逓倍手段１１９は加えられたｔｘｃｌｋの立ち上がりエッジだけを用いて４逓倍を行う。

計数手段１２０は加えられた２８８ＭＨｚのクロックＣＬＫとｔｘｃｌｋ信号とからパラレルシリアル変換に必要なタイミング信号ｔｍｇを生成する。当該タイミング信号ｔｍｇは、２画面合成手段１２１前段部のクロックとしても用いる。

ｔｘｃｌｋ信号からｔｍｇ信号を生成する方法の一例を図４を用いて説明する。

図４（ａ）において、端子４０１にｔｘｃｌｋ、端子４０２に２８８ＭＨｚのクロックＣＬＫが加えられている。インバータ４０７でＣＬＫを反転し、ＤＦＦ４０３、ＤＦＦ４０４、ＤＦＦ４０６のクロックとして加える。クロックの立下りを用いる理由は、本実施例では逓倍手段１１９は、ｔｘｃｌｋの立ち上がりエッジにほぼ位相の合った２８８ＭＨｚのクロックＣＬＫを生成することを想定しており、２８８ＭＨｚであるＣＬＫをクロックとして動作しているＤＦＦで、ｔｘｃｌｋを受け取ることはできないため、立下りクロックを用いている。

アンドゲート４０５を用いて１の連続を検出してその結果をＤＦＦ４０６に保持する。ＤＦＦ４０６の出力を、図４（ｂ）のタイミング図にｘとして示す。ＤＦＦ４０６の出力結果を立ち上がりクロックを加えたＤＦＦ４０８で取り直した結果がｙである。これを更にＤＦＦ４０９で１クロック分遅らせた信号をタイミング信号ｔｍｇとして用いることができる。

以上説明したように、本実施例ではｔｘｃｌｋとして、‘１０００１１００’の繰り返しを用いることにより、逓倍手段１１９は、本来要求される８逓倍ではなく４逓倍で２８８ＭＨｚを生成することができる。これにより、同じジッタが要求されるとすると、逓倍数が少ない分、逓倍に用いるＰＬＬに要求される仕様は緩和されるので、回路量の削減、コストの低減が可能となる。

なお、本実施例では、２チャンネル読み出しＣＣＤ撮像素子の出力をシリアル伝送する例で説明したが、１チャンネル出力のＣＣＤ撮像素子に本発明を適用することももちろん可能であり、フレキシブルケーブルを通す信号線の削減や、不要輻射の低減、クロックを逓倍するＰＬＬのジッタに対する要求仕様の低減といった本発明の効果はそのまま得られる。

また、本実施例では、タイミングジェネレータ１０２に与えるクロックとして、３６ＭＨｚを用いたが、２倍の７２ＭＨｚを２分周して用いることも可能であり、その場合、逓倍手段１０９には元の７２ＭＨｚを加えることで、逓倍手段１０９の逓倍数も逓倍手段１１９と同様４倍に下げることができる。

本発明が適用される撮像装置の構成例を示す図である。 パラレルシリアル変換手段１０７ａ、１０８ａ、１０７ｂ、１０８ｂと計数手段１１０による動作の詳細について説明する図である。 シリアルパラレル変換手段１１７ａ、１１８ａ、１１７ｂ、１１８ｂの構成を説明する図である。 ｔｘｃｌｋ信号からｔｍｇ信号を生成する方法について説明する図である。 左右分割２チャンネル読み出しのＣＣＤエリアセンサを説明する図である。

符号の説明

１０１ ＣＣＤ撮像素子
１０２ タイミングジェネレータ
１０７ａ、１０８ａ、１０７ｂ、１０８ｂ パラレルシリアル変換手段
１０９ 逓倍手段
１１０ 計数手段
１１７ａ、１１８ａ、１１７ｂ、１１８ｂ シリアルパラレル変換手段
１１９ 逓倍手段
１２０ 計数手段

Claims (3)

1. 多チャンネル分割エリアセンサの出力をデジタル化し、エリアセンサ側基板とメイン側基板との双方に当該エリアセンサの画素クロックを逓倍するＰＬＬを具備し、前記基板間を、当該逓倍したクロックを用いてデジタル化した画像信号をシリアル伝送することを特徴とする撮像装置。
2. 基板間の伝送に差動ペア伝送を用い、差動のペア信号でフレキシブルケーブルを挟む形で伝送することを特徴とする請求項１記載の撮像装置。
3. エリアセンサ側基板とメイン側基板との双方に具備したエリアセンサの画素クロックを逓倍するＰＬＬを同期させるため、フレキシブルケーブルで伝送する基準クロックとして、画素クロックの周波数をｎ倍したものを用い、さらに当該基準クロック波形が画素クロックで繰り返すように波形のデューティを変えることを特徴とする請求項２記載の撮像装置。

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