CN113658967A - 光检测设备 - Google Patents

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Abstract

本发明涉及光检测设备。该光检测设备可包括：第一基板，所述第一基板包括：第一像素阵列，包括第一多个像素；以及第二像素阵列，包括第二多个像素；第二基板，所述第二基板结合到所述第一基板，所述第二基板包括第一像素控制电路、第二像素控制电路和第三像素控制电路；和多个连接部，位于所述第一基板和所述第二基板之间，所述多个连接部包括：第一多个连接部，电连接至所述第一像素控制电路并且电连接至所述第一多个像素中的至少一者；第二多个连接部，电连接至所述第二像素控制电路、所述第一多个像素中的至少一者并且所述第二多个像素中的至少一者；以及第三多个连接部，电连接至所述第三像素控制电路并且电连接至所述第二多个像素中的至少一者。

Description

光检测设备
本申请是申请日为2016年2月19日、发明名称为“固态图像元件、半导体装置和电子设备”的申请号为201680022374.0的专利申请的分案申请。
技术领域
本发明涉及固态图像元件、半导体装置和电子设备。
背景技术
在作为半导体装置的示例的固态图像元件中，当在摄像面(光接收面)中需要曝光时间的高度精确的同步(平面内同步)时，用于控制像素操作的像素控制线的信号传输速度在各种特性中占主导。此外，由于由像素控制线的线电阻和寄生电容决定的时间常数而造成的延迟是使信号传输速度降低的主要因素。像素控制线被布置为在行方向上横跨像素阵列单元。因此，像素控制线的线长度必须长，且因此像素控制线的时间常数就大。
例如，关于像素控制线的驱动，下述构造被用于堆叠型固态图像元件中：其中，堆叠有包括像素阵列单元的第一半导体基板和包括用于驱动像素的控制电路单元的第二半导体基板。即，堆叠型固态图像元件使用这样的构造：通过贯通过孔将第二半导体基板中的控制电路单元产生的像素控制信号传输至第一半导体基板(例如，参照专利文献1)。
引用列表
专利文献
专利文献1：JP 2011-159958号公报
发明内容
本发明要解决的技术问题
在专利文献1所述的以往技术中，从像素布置的连续性的角度来说，难以将贯通过孔形成在包括有规则排列的像素的像素阵列单元的中部。因此，贯通过孔必须位于像素阵列单元的端部。于是，从像素阵列单元的端部驱动被布置为在行方向上横跨像素阵列单元的像素控制线。因此，由于由像素控制线的线电阻和寄生电容决定的时间常数而造成的像素控制信号的延迟大，这阻碍像素控制的高速化。
因此，本发明具有这样的目的：提出一种能够使像素控制高速化的固态图像元件、半导体装置以及包括该固态图像元件的电子设备。
技术问题的解决方案
用于实现上述目的的本发明的固态图像元件包括：第一半导体基板，所述第一半导体基板至少设置有进行光电转换的像素以矩阵的形式布置的像素阵列单元；和第二半导体基板，所述第二半导体基板至少设置有驱动所述像素的控制电路单元。在形成有配线层的第一面彼此面对的情况下，所述第一半导体基板和所述第二半导体基板被堆叠，所述像素阵列单元包括多个被划分阵列单元，所述控制电路单元以与所述多个被划分阵列单元的各者对应的方式而被设置，且在所述多个被划分阵列单元的各者中，通过位于所述第一半导体基板的第一面和所述第二半导体基板的第一面上的电极来建立所述像素阵列单元和所述控制电路单元之间的电连接。此外，用于实现上述目的的本发明的摄像装置是包括有上述构造的固态图像元件的电子设备。
用于实现上述目的的本发明的半导体装置包括：第一半导体基板，所述第一半导体基板设置有单位电路以矩阵的形式布置的电路单元；和第二半导体基板，所述第二半导体基板设置有驱动所述单位电路的驱动单元。在形成有配线层的第一面彼此面对的情况下，所述第一半导体基板和所述第二半导体基板被堆叠，所述电路单元包括多个被划分电路单元，所述驱动单元以与所述多个被划分电路单元的各者对应的方式而被设置，且在所述多个被划分电路单元的各者中，通过位于所述第一半导体基板的第一面和所述第二半导体基板的第一面上的电极来建立所述电路单元和所述驱动单元之间的电连接。
在上述构造的固态图像元件、半导体装置或电子设备中，像素阵列单元(电路单元)被划分成多个部分，以将像素(单位电路)的控制线的长度减小至通过将未被划分的长度除以划分数量而获得的长度。此外，第一半导体基板和第二半导体基板之间不使用贯通过孔，而是通过使用位于第一面上的电极在每个被划分阵列单元(被划分电路单元)中将像素阵列单元(电路单元)和控制电路单元(驱动单元)电连接，且因此与不被划分的阵列单元的情况相比，由每个被划分阵列单元(其是控制电路单元的驱动目标)的控制线的线电阻和寄生电容决定的时间常数变得更小。
本发明的有益效果
根据本发明，与不被划分的电路单元的情况相比，每个被划分电路单元(其是驱动单元的驱动目标)的控制线的时间常数变得更小，且因此实现了像素控制的高速化。
注意，这里所述的效果未必是限制，而是可以实现本说明书所述的效果中的任一效果。此外，本说明书所述的效果仅是示例且不限于此，且可以使额外的效果成为可能。
附图说明
图1是图示了应用本发明的技术的CMOS图像传感器的系统构造例的示意性构造图。
图2是图示了像素阵列单元和列处理单元的具体构造的框图。
图3A是图示了单位像素的构造例的电路图，且图3B是用于说明通过相关双采样进行去噪处理的操作的时序波形图。
图4是图示了背面照射型像素结构的示例的横截面图。
图5是图示了CMOS图像传感器的堆叠结构的构造例的在堆叠前的示意性立体图。
图6的图6A是图示了当使用过孔时的第一芯片的布局规划的示例的示意性平面图，且图6的图6B是图示了当使用过孔时的第二芯片的布局规划的示例的示意性平面图。
图7的图7A是图示了根据第一实施例的第一芯片的布局规划的示意性平面图，且图7的图7B是图示了根据第一实施例的第二芯片的布局规划的示意性平面图。
图8是图示了第一芯片和第二芯片的主要部分的横截面结构的横截面图。
图9是图示了根据第一实施例的垂直驱动电路的第一示例的框图。
图10是图示了根据第一实施例的垂直驱动电路的第二示例的框图。
图11的图11A是图示了根据第二实施例的第一芯片的布局规划的示意性平面图，且图11的图11B是图示了根据第二实施例的第二芯片的布局规划的示意性平面图。
图12是图示了第二实施例中的第一芯片和第二芯片之间的接合部的构造例的示意图。
图13是图示了根据第二实施例的垂直驱动电路的构造例的框图。
图14是图示了根据第三实施例的垂直驱动电路的构造例的电路图。
图15的图15A是图示了本发明的摄像装置的示例性构造的框图，且图15的图15B是图示了TOF方式的测距装置的构造例的示意图。
图16是图示了当TOF方式的测距装置进行TOF操作(测距操作)时的像素控制信号的时序关系的时序图。
图17图示了用于TOF操作的说明的像素阵列单元的像素阵列。
图18是TOF操作的示例性操作的说明图。
具体实施方式
在下文中，将通过使用附图详细说明用于实施本发明的技术的方式(以下，被称为“实施例”)。本发明的技术不限于实施例。在下面的说明中，相同的附图标记用于相同的元件或具有相同功能的元件，且省略重复的说明。注意，将以下面的顺序作出说明。
1.与本发明的固态图像元件和电子设备相关的总体说明
2.应用本发明的技术的固态图像元件
2-1.系统构造(CMOS图像传感器的示例)
2-2.像素阵列单元和列处理单元的具体构造
2-3.单位像素的构造
2-4.通过相关双采样进行的去噪处理
2-5.背面照射型像素结构
2-6.堆叠结构(堆叠型CMOS图像传感器)
2-7.当使用过孔时的问题
3.本发明的实施例
3-1.第一实施例(像素阵列单元在行方向上被划分成四个的示例)
3-2.第二实施例(行控制线驱动单元和行解码单元被分开的示例)
3-3.第三实施例(添加有电容元件以使内部电源稳定的示例)
4.变型例
5.本发明的电子设备
5-1.摄像装置
5-2.测距装置
<与本发明的固态图像元件和电子设备相关的总体说明>
在本发明的固态图像元件和电子设备中，第一半导体基板能够被构造为将来自与第一面相反的第二面这侧的入射光接收到多个像素中。此外，在像素阵列单元中，像素控制线沿着各自的像素行进行布置，且像素控制线被划分为对应于被多个被划分阵列单元。
在具有上述更好构造的本发明的固态图像元件和电子设备中，控制电路单元能够被构造为使得像素阵列单元包括用于驱动沿着各自的像素行进行布置的像素控制线的控制线驱动单元。在这种情况下，控制线驱动单元被构造为以时钟树结构将电路操作中参考的时序控制信号传送至对应于各自的像素行的电路单元。此外，多个像素控制线被分组成各模块。在这种情况下，控制线驱动单元被构造为在模块之间具有恒定延迟地将时序控制信号传送至像素控制线。
此外，在具有上述更好构造的本发明的固态图像元件和电子设备的中，控制电路单元被构造为包括将解码信号供给至控制线驱动单元的解码单元。在这种情况下，对于多个被划分阵列单元中的每个阵列单元都设置有控制线驱动单元，且对于多个被划分阵列单元共同设置有解码单元。此外，控制线驱动单元被构造为包括使电源稳定的电容元件，该电容元件连接在输出级的高电势侧电源和低电势侧电源之间。
此外，具有上述更好构造的本发明的电子设备包括将光照射到成像对象上的光源，该电子设备通过固态图像元件接收基于来自光源的照射光的从成像对象反射的光，且该电子设备根据固态图像元件的检测信号测量与成像对象的距离。
<应用本发明的技术的固态图像元件>
首先，将说明应用本发明的技术的固态图像元件(即，本发明的固态图像元件)。固态图像元件也是本发明的半导体装置的示例。这里，例如，将以X-Y寻址型固态图像元件这种类型的CMOS图像传感器作为例子来说明固态图像元件。
[系统构造]
图1是图示了应用本发明的技术的CMOS图像传感器的系统构造例的示意性构造图。如图1所示，根据本示例的CMOS图像传感器10包括像素阵列单元1、垂直驱动电路(行扫描电路)2、列处理单元3、参考信号产生单元4和水平扫描电路(列扫描电路)5。CMOS图像传感器10还包括输入接口(接口)6、时序控制电路7、图像信号处理单元8、输出接口9A和外围接口9B。
在上述系统构造的CMOS图像传感器10中，像素阵列单元1被构造为使得含有光电转换元件的单位像素20(参照图2)以矩阵的形式二维布置。时序控制电路7根据通过输入接口6从外部输入的主时钟而生成垂直驱动电路2、列处理单元3、参考信号产生单元4和水平扫描电路5的操作中参考的时钟信号和控制信号。
垂直驱动电路2由行控制线驱动单元2A和行解码单元2B组成，且对包括有以矩阵的形式二维布置的单位像素(以下，一些情况下被简称为“像素”)20的像素阵列单元1进行行寻址和行扫描的控制。通过行寻址和行扫描的控制，从被选的像素20中读出像素信号，且将读出的像素信号供给至列处理单元3。通过使用从参考信号产生单元4供给来的参考电压Vref，列处理单元3进行将从像素阵列单元1的各像素20中读出的模拟像素信号转换成数字像素信号的处理。将稍后说明列处理单元3的细节。参考信号产生单元4产生当进行AD转换(模拟数字转换)时在列处理单元3中使用的参考电压Vref。
水平扫描电路5对通过列处理单元3从模拟转换成数字的像素信号进行列寻址和列扫描的控制。通过列寻址和列扫描的控制，将通过列处理单元3从模拟转换成数字的数字像素信号作为被摄图像数据供给至图像信号处理单元8。图像信号处理单元8包括例如图像信号处理电路81、微处理器82和存储电路83，且对在水平扫描电路5的控制下供给来的被摄图像数据进行各种类型的信号处理。经过图像信号处理单元8进行各种类型的信号处理的被摄图像数据通过输出接口9A输出至外部。
[像素阵列单元和列处理单元的具体构造]
接着，将通过使用图2说明像素阵列单元1和列处理单元3的具体构造。图2是图示了像素阵列单元1和列处理单元3的具体构造的框图。
(像素阵列单元)
如图2所示，像素阵列单元1被构造为使得单位像素20在行方向和列方向上二维布置，即以矩阵的形式二维布置。单位像素20包括光电转换元件(光电转换单元)，其产生和累积与接收的光量相应的光电荷。这里，行方向是沿着像素行的像素的阵列方向(即，水平方向)，且列方向是沿着像素列的像素的阵列方向(即，垂直方向)。这里，形成有m个像素行和n个像素列的像素阵列。
对于m行n列的像素阵列，作为像素控制线的行控制线11(11-1至11-m)沿着行方向布置以用于各自的像素行，且列信号线12(12-1至12-n)沿着列方向布置以用于各自的像素列。当从单位像素20中读出像素信号时，行控制线11传输从垂直驱动电路2输出至各自的像素行的控制信号。图1将行控制线11图示为单线，但是行控制线11不限于单线。各行控制线11-1至11-m的一端连接至垂直驱动电路2的与各个像素行对应的各个输出端子。
(垂直驱动电路)
本图未图示垂直驱动电路2的具体构造，但是通常包括读出扫描系统和扫出扫描系统这样的两个扫描系统。读出扫描系统有选择地顺序地逐行扫描像素阵列单元1的单位像素20，以便从单位像素20中读出信号。从单位像素20中读出的像素信号是模拟信号。扫出扫描系统在读出扫描前对读出扫描系统进行读出扫描的读出行进行快门速度的时间的扫出扫描。
通过扫出扫描系统进行的扫出扫描，从读出行的单位像素20的光电转换元件中扫去不必要的电荷，使得光电转换元件复位。然后，通过扫出扫描系统进行的扫出扫描扫去(复位)不必要的电荷来进行所谓的电子快门操作。这里，电子快门操作意味着这样的操作：丢弃光电转换元件的光电荷，且开始新的曝光(开始光电荷的累积)。
读出扫描系统进行的读取操作读出的信号对应于在紧接着前一读取操作之后或在电子快门操作之后接收的光量。此外，从紧接着前一读取操作的读出时刻或电子快门操作的扫去时刻到本次的读取操作的读出时刻的时段是单位像素20中的光电荷的曝光时段。
(列处理单元)
列处理单元3被构造为AD转换器，其相对于像素阵列单元1的各像素列，即例如相对于各列信号线12(12-1至12-n)将通过各像素列从像素阵列单元1的各单位像素20中输出的模拟像素信号转换成数字像素信号。在该AD转换时，使用参考信号产生单元4产生的参考电压Vref。
参考信号产生单元4产生被称为斜坡(RAMP)波形的参考电压Vref，其电压值随着时间以阶梯的方式变化。例如，参考信号产生单元4能够通过使用数字模拟转换(DA转换)电路构成。注意，参考信号产生单元4不限于使用DA转换电路的构造。在从图1的时序控制电路7供给来的控制信号CS1的控制下，参考信号产生单元4基于从时序控制电路7供给来的时钟CK产生斜坡波的参考电压Vref。然后，参考信号产生单元4将产生的参考电压Vref供给至列处理单元3。
如图2所示，AD转换器构造的列处理单元3包括比较电路31、计数电路32、开关电路33和存储电路34，且在各像素列中具有相同构造。
比较电路31由针对各个像素列设置的比较器311组成。比较器311将与从像素阵列单元1的各单位像素20中输出的像素信号相应的列信号线12的信号电压Vout与从参考信号产生单元4供给来的斜坡波形式的参考电压Vref进行比较。然后，例如，当参考电压Vref高于信号电压Vout时，比较器311将输出Vco设置为高电平，且当参考电压Vref等于或低于信号电压Vout时，比较器311将输出Vco设置为低电平。
计数电路32由针对各个像素列设置的上/下(U/D)计数器321组成。上/下计数器321是异步计数器，且在从图1的时序控制电路7供给来的控制信号CS2的控制下，并且时钟CK以与参考信号产生单元4相同的时序从时序控制电路7供给。然后，通过与时钟CK同步地进行向下计数或向上计数，上/下计数器321测量比较器311中从比较操作开始到比较操作结束的比较时段。
开关电路33由针对各像素列设置的传输开关331组成。在从图1的时序控制电路7供给来的控制信号CS3的控制下，当上/下计数器321相对于某一像素行的单位像素20完成计数操作时，传输开关331变成接通(闭合)状态。然后，传输开关331将上/下计数器321的计数结果传输至存储电路34。
存储电路34由针对各像素列设置的存储器341组成，且针对各个像素列将传输开关331传输来的上/下计数器321的计数结果存储为与从单位像素20中读出的模拟像素信号对应的N位数字信号。
上述构造的列处理单元3被构造为以一次读出所有单位像素20的信息的顺序扫描方法有选择地进行与包括高速帧速率模式和标准帧速率模式的操作模式中的各者对应的AD转换操作。这里，高速帧速率模式是这样的操作模式：与标准帧速率模式相比，通过将单位像素20的曝光时间设置为标准帧速率模式下的1/N来使帧速率增加了N倍(例如，两倍)。
如上所述，列处理单元3中的比较器311首先进行参考电压Vref和从像素阵列单元1的各单位像素20通过列信号线12-1至12-n在各像素列中供给的模拟信号电压Vout之间的比较操作。然后，上/下计数器321进行比较器311中从比较操作开始到比较操作结束的计数操作，且因此模拟信号转换成数字信号且存储在存储电路34的各存储器341中。然后，在水平扫描电路5的控制下，将存储在存储电路34的各存储器341中的N位数字信号依次读出至输出线13，且经由输出线13将N位数字信号作为被摄图像数据供给至图1的图像信号处理单元8。
[单位像素的构造]
接着，将通过使用图3说明单位像素20的构造(像素电路的构造)。图3是图示了单位像素20的构造例的电路图。
如图3所示，根据本示例的单位像素20包括作为光电转换元件的例如光电二极管21。除了光电二极管21以外，单位像素20还包括例如电荷电压转换部22、传输晶体管(传输栅极单元)23、复位晶体管24、放大晶体管25、选择晶体管26和电荷放电晶体管27。
注意，这里，例如，N沟道MOS晶体管用作传输晶体管23、复位晶体管24、放大晶体管25、选择晶体管26和电荷放电晶体管27。注意，这里图示的传输晶体管23、复位晶体管24、放大晶体管25、选择晶体管26和电荷放电晶体管27的导电类型的组合仅是示例，且不限于这样的组合。
在单位像素20中，对于同一像素行的像素，共同布置有作为前述行控制线11(11-1至11-m)的多个控制线。为了使图3简化，图3省略了所述多个控制线的图示。所述多个控制线在各自的像素行中连接至图2的垂直驱动电路2的与各个像素行对应的输出端子。垂直驱动电路2将传输信号TRG、复位信号RST、选择信号SEL和电荷放电信号OFG作为像素控制信号适当地输出至该多个控制线。
光电二极管21具有连接至低电势侧电源(例如，地)的阳极电极，且将接收的光光电转换成电荷量与光量相应的光电荷(这里，光电子)以累积光电荷。光电二极管21的阴极电极经由传输晶体管23电连接至放大晶体管25的栅极电极。
电连接至放大晶体管25的栅极电极的区域是将电荷转换成电压的电荷电压转换部22。在下面，将电荷电压转换部22称为FD(浮动扩散/浮动扩散区/杂质扩散区)部22。
传输晶体管23连接在光电二极管21的阴极电极与FD部22之间。高电平(例如，VDD电平)有效(以下，被称为“高有效”)的传输信号TRG从垂直驱动电路2供给至传输晶体管23的栅极电极。传输晶体管23响应于传输信号TRG而变得导通，且因此将在光电二极管21中被光电转换且累积的光电荷传输至FD部22。
复位晶体管24具有连接至电源VDD的漏极电极和连接至FD部22的源极电极。高有效的复位信号RST从垂直驱动电路2供给至复位晶体管24的栅极电极。复位晶体管24响应于复位信号RST而变得导通，且通过将FD部22的电荷丢弃至电源VDD来使FD部22复位。
放大晶体管25具有连接至FD部22的栅极电极和连接至电源VDD的漏极电极。放大晶体管25是源级跟随器的输入部，该源极跟随器是读出通过光电二极管21中的光电转换而获得的信号的读出电路。即，放大晶体管25具有经由选择晶体管26连接至列信号线12(12-1至12-n)的源极电极，且因此放大晶体管25与连接至列信号线12的一端的电流源(图中未图示)一起构成源极跟随器。
选择晶体管26例如具有连接至放大晶体管25的源极电极的漏极电极和连接至列信号线12的源极电极。高有效的选择信号SEL从垂直驱动电路2供给至选择晶体管26的栅极电极。选择晶体管26响应于选择信号SEL而变得导通，且因此将单位像素20设置成被选状态且将放大晶体管25输出的信号传输至列信号线12。注意，选择晶体管26也能够使用连接在电源VDD与放大晶体管25的漏极电极之间的电路构造。
电荷放电晶体管27连接在电源VDD与光电二极管21的阴极电极之间。高有效的电荷放电信号OFG从垂直驱动电路2供给至电荷放电晶体管27的栅极电极。电荷放电晶体管27响应于电荷放电信号OFG而变得导通，且通过将光电二极管21的电荷丢弃至电源VDD来使光电二极管21复位。
注意，这里图示的单位像素(像素电路)20的构造仅是示例，且不限于由传输晶体管23、复位晶体管24、放大晶体管25、选择晶体管26和电荷放电晶体管27这样的五个晶体管组成的像素构造。例如，可以使用由包括具有选择晶体管26功能的放大晶体管25在内的四个晶体管组成的像素构造，或由不包括电荷放电晶体管27在内的四个或三个晶体管组成的像素构造。
[通过相关双采样进行的去噪处理]
一般而言，在由如上构造一样布置的单位像素20组成的CMOS图像传感器10中，通过相关双采样(CDS)进行去噪处理以便去除复位操作时的噪声。将通过使用图3B的时序波形图说明通过相关双采样进行的去噪处理的操作。
如图3B的时序波形图所示，由用于读出信号的选择信号SEL选择的单位像素20响应于复位信号RST来使FD部22复位至电源电势VDD，且将电源电势VDD读出为复位电平Vrst。其后，由传输信号TRG驱动传输晶体管23，且光电二极管21中累积的电荷传输至FD部22且电荷被读出为信号电平Vsig。
在复位电平Vrst和信号电平Vsig中，当使FD部22复位至电源电势VDD时，添加了每次复位都随机出现的噪声(随机噪声)，例如热噪声和由于寄生电容的耦合而产生的噪声等。由于这些噪声，每次复位FD部22时都添加不同的噪声。
在预先读出复位电平Vrst的读出方法中，由FD部22保留复位时出现的随机噪声，且因此通过添加信号电荷而读出的信号电平Vsig保留与复位电平Vrst相同的噪声量。因此，通过进行从信号电平Vsig中减去复位电平Vrst的相关双采样操作，能够获得去除了噪声的信号。此外，能够去除固定添加的噪声(固定模式噪声)，例如用于读出信号的放大晶体管25的阈值的离差等。
在根据本示例的CMOS图像传感器10中，列处理单元3在AD转换处理时执行相关双采样处理。具体地，列处理单元3使用上/下计数器321作为用于测量比较器311中从比较操作开始到比较操作结束的比较时段的测量工具。然后，在测量操作时，相对于从单位像素20中依次读出的复位电平Vrst和信号电平Vsig，上/下计数器321对复位电平Vrst进行向下计数且对信号电平Vsig进行向上计数。通过向下计数/向上计数的操作，能够获得信号电平Vsig和复位电平Vrst之间的差值。因此，在列处理单元3中，除了AD转换处理以外，还进行相关双采样处理。注意，关于这里所述的相关双采样(CDS)处理，在卷帘快门时能够进行预定的操作，但是在使用图3A的像素电路的全局快门时(电荷累积在FD部22中)不能进行。
[背面照射型像素结构]
根据上述本示例的CMOS图像传感器10中的单位像素20使用背面照射型像素结构。这里，当其上形成有半导体基板的配线层的第一面是基板正面时，“背面照射型像素结构”是从与第一面相反的第二面，即从基板背面侧(半导体基板的背侧)接收入射光(照射光)的像素结构。将通过使用图4说明背面照射型像素结构的概况。图4是图示了背面照射型像素结构的示例的横截面图。这里，图示了两个像素的横截面结构。
在图4中，作为光电转换元件的光电二极管21和像素晶体管(图3A的晶体管23至27)形成在半导体基板41中。此外，在半导体基板41的基板背面(第二面)侧，形成有滤色器43，滤色器43与半导体基板41的基板背面之间具有绝缘膜42。此外，平坦化膜44堆叠在滤色器43上，且微透镜(片上透镜)45依次堆叠在平坦化膜44上。
另一方面，由像素晶体管(图3A的晶体管23至27)的栅极电极和布置在多层中的金属线组成的配线层47形成在半导体基板41的基板正面(第一面)侧的层间绝缘膜46中。此外，支持基板49通过粘合剂48粘附在层间绝缘膜46的与半导体基板41相反的面上。
根据上述的背面照射型像素结构，从没有形成配线层47的基板背面(第二面)侧接收入射光，且因此与具有相同的光电二极管21面积的正面照射型像素结构相比，基板背面(第二面)接收较大量的光，且能够取得具有显著较小噪声量的视频。此外，不需要在考虑光电二极管21的光接收面的情况下来布局配线层37的各个线。因此，线的布局的自由度变高，且因此与正面照射型像素结构相比，能够实现像素的小型化。
[堆叠结构]
根据上述本示例的CMOS图像传感器10是具有堆叠结构的堆叠型CMOS图像传感器，该堆叠结构将像素部(像素阵列单元1)和电路部(垂直驱动电路2、列处理单元3等)进行堆叠。将通过使用图5说明根据本示例的CMOS图像传感器10的堆叠结构的概况。图5是图示了CMOS图像传感器10的堆叠结构的构造例的在堆叠前的示意性立体图。
根据本示例的CMOS图像传感器10包括第一半导体基板(以下，被称为“第一芯片”)51和第二半导体基板(以下，被称为“第二芯片”)52，并且具有第一芯片51被堆叠为上层芯片且第二芯片52被堆叠为下层芯片的堆叠结构。
在该堆叠结构中，上侧的第一芯片51是设置有像素阵列单元1的像素芯片，在像素阵列单元1中，包括有光电转换元件(光电二极管21)的单位像素20以矩阵的形式二维布置。用于围筑焊盘的开口53形成在第一芯片51的外围部中。
下侧的第二芯片52是用于形成例如图1中的垂直驱动电路2、列处理单元3、参考信号产生单元4、水平扫描电路5、时序控制电路7和图像信号处理单元8等电路部的电路芯片，该电路芯片驱动第一芯片51侧的像素阵列单元1的各像素20。在第二芯片52的外围部中，与第一芯片51的用于围筑焊盘的开口53对应地，设置有用于电连接至外部的焊盘部54。
第一芯片51侧的像素阵列单元1的各像素20具有前述的背面照射型像素结构。因此，第一芯片51堆叠在第二芯片52上，使得基板背面(第二面)位于上表面。换言之，在其上形成有配线层47(参照图4)的第一面(基板正面)面对第二芯片52的情况下，堆叠第一芯片51。
如上所述，堆叠有像素部(像素阵列单元1)和电路部(垂直驱动电路2、列处理单元3等)，且因此第一芯片51需要具有仅用于形成像素阵列单元1的尺寸(面积)，从而能够减小第一芯片51的尺寸(面积)且因此减小整个CMOS图像传感器10的尺寸。此外，适用于单位像素20的制造的工艺能够应用于第一芯片51且适用于电路的制造的工艺能够应用于第二芯片52，且因此优化CMOS图像传感器10的生产工艺。
图6A图示了第一芯片51的布局规划的示例，且图6B图示了第二芯片52的布局规划的示例。以往的技术使用这样的构造：在第一芯片51和第二芯片52之间的电连接中使用过孔。
需要将用于控制像素阵列单元1的行寻址和行扫描的控制信号从第二芯片52传输至第一芯片51。此外，需要将从像素阵列单元1的各像素20中读出的像素信号从第一芯片51传输至第二芯片52。因此，第二芯片52上的垂直驱动电路2的与各个像素行对应的输出端子和第一芯片51上的像素阵列单元1的行控制线11(11-1至11-m)通过贯穿第二芯片52和第一芯片51的贯通过孔55电连接。此外，第一芯片51上的像素阵列单元1的列信号线12(12-1至12-n)和第二芯片52上的列处理单元3的与各个像素列对应的输入端子通过贯穿第一芯片51和第二芯片52的贯通过孔56来电连接。
[当使用过孔时的问题]
顺便一说，为了通过行控制线11来实现像素控制的高速化，减小行控制线11的线长度的方法是有效的。通过减小行控制线11的线长度，减小了由行控制线11的线电阻和寄生电容决定的时间常数，且因此实现像素控制的高速化。然而，当使用该方法时，对于每个被划分出的行控制线，都需要用于驱动行控制线11的垂直驱动电路2，且因此考虑到像素布置的连续性，已经难以在非堆叠型CMOS图像传感器中使用该方法。
此外，从像素布置的连续性的角度来说，甚至对于堆叠型CMOS图像传感器，也难以将贯通过孔55、56形成在规则地布置有单位像素20的像素阵列单元1的中部中。因此，例如，如图6A所示，用于行控制线11的贯通过孔55必须位于像素阵列单元1的端部(例如，左侧的端部)。在这种情况下，通过位于像素阵列单元1的一个端部处的贯通过孔55来驱动被布置为在行方向上横跨像素阵列单元1的行控制线11。因此，由于由行控制线11的线电阻和寄生电容决定的时间常数而造成的像素控制信号的延迟大，从而阻碍像素控制的高速化。
<本发明的实施例>
因此，在本发明的实施例中，堆叠型CMOS图像传感器10具有下面的构造，在该CMOS图像传感器10中，堆叠设置有像素部的第一芯片51和设置有电路部的第二芯片52并且它们的基板正面(第一面)彼此面对。即，在根据本实施例的CMOS图像传感器10中，首先，设置在第一芯片51中的像素阵列单元1的区域在行方向上被划分成多个部分，使得像素阵列单元1由多个被划分阵列单元组成。因此，像素行控制线11与多个被划分阵列单元对应地被划分。相应地，设置在第二芯片52中的控制电路单元，特别地，垂直驱动电路2、列处理单元3等被划分成多个部分。因此，垂直驱动电路2被设置为与像素阵列单元1的多个被划分阵列单元中的各者对应。
此外，在根据本实施例的CMOS图像传感器10中，电极(例如，块电极(bump))位于第一芯片51和第二芯片52的基板正面上，且通过基板正面之间的电极在被划分出的每个阵列单元中建立像素阵列单元1和垂直驱动电路2之间的电连接。这里，当像素阵列单元1的区域的划分数量，即被划分出的阵列单元的数量是X时，多个被划分阵列单元的各者中的行控制线11(11-1至11-m)的线长度变成当像素阵列单元1的区域不被划分时的线长度的1/X。
此外，在第一芯片51和第二芯片52之间的电连接中不使用贯通过孔55、56(参照图6)，而是通过使用位于基板正面上的电极在各个被划分出的每个阵列单元中电连接像素阵列单元1和垂直驱动电路2。因此，与阵列单元不被划分时相比，被划分出的每个阵列单元(其是垂直驱动电路2的驱动目标)的由行控制线11的线电阻和寄生电容决定的时间常数变得更小，且因此实现曝光时间等的像素控制的高速化和同步性的提高。
在下面，将说明根据本实施例的CMOS图像传感器10的具体实施例。
[第一实施例]
图7A是图示了根据第一实施例的第一芯片51的布局规划的示意性平面图，且图7B是图示了根据第一实施例的第二芯片52的布局规划的示意性平面图。
在第一实施例中，像素阵列单元1的区域被划分成四个(X＝4)，且像素阵列单元1由被划分出的1A、1B、1C、1D这样的四个阵列单元组成。当像素阵列单元1的区域被划分时，行控制线11被划分成四个且由11A、11B、11C、11D这样的四组行控制线组成。注意，在图7A中，行控制线11A、11B、11C、11D的箭头的方向表示行控制线11A、11B、11C、11D传输的像素控制信号的传输方向。
在图7A和7B中，用于电连接至行控制线11的连接区域57-1、57-2、57-3在像素阵列单元1的两侧和中心部沿着列方向(图中的垂直方向)设置在第一芯片51和第二芯片52之间。此外，用于电连接至列信号线12的连接区域58-1、58-2在像素阵列单元1的列处理单元3所处的端部(图中的上端部)沿着行方向(图中的横向方向)设置在第一芯片51和第二芯片52之间。
此外，如图7B所示，四个垂直驱动电路2-1至2-4位于连接区域57-1、57-2、57-3的附近以与被划分成四个的行控制线11A、11B、11C、11D分别对应。具体地，用于驱动行控制线11A的垂直驱动电路2-1位于像素阵列单元1的左侧的连接区域57-1的附近，且用于驱动行控制线11D的垂直驱动电路2-2位于像素阵列单元1的右侧的连接区域57-2的附近。此外，用于驱动行控制线11B的垂直驱动电路2-3和用于驱动行控制线11C的垂直驱动电路2-4的位置将像素阵列单元1的中心部的连接区域57-3夹在中间。
此外，在连接区域57-1、57-2、57-3和连接区域58-1、58-2中，对于被划分出的每个阵列单元1A、1B、1C、1D，像素阵列单元1和垂直驱动电路2通过使用位于第一芯片51和第二芯片52的基板正面上的电极(例如，块电极60(参照图8))来电连接。将通过使用图8说明细节。图8是图示了第一芯片51和第二芯片52的主要部分的横截面结构的横截面图。图8图示了连接区域57-1周围的横截面结构。
如图8所示，连接区域57-1由第一芯片51侧的连接电极57A和第二芯片52侧的连接电极57B组成。连接电极57A、57B由金属材料制成，例如铝(Al)等。此外，在连接区域57-1中，连接电极57A和连接电极57B通过块电极60来电连接。因此，在被划分出的每个阵列单元1A、1B、1C、1D中，垂直驱动电路2(2-1至2-4)通过配线层61中的各个线和块电极60而被电连接至像素阵列单元1。
具体地，垂直驱动电路2-1的各输出端子经由连接区域57-1中的各块电极60连接至行控制线11A的各端。垂直驱动电路2-2的各输出端子经由连接区域57-2中的各块电极60连接至行控制线11D的各端。垂直驱动电路2-3的各输出端子经由连接区域57-3中的各块电极60连接至行控制线11B的各端。垂直驱动电路2-4的各输出端子经由连接区域57-3中的各块电极60连接至行控制线11C的各端。
在图8中，焊盘部54由金属材料制成，例如铝等。焊盘部54经由配线层62中的各线电连接至输入输出(I/O)电路，例如输入接口6。配线层61和配线层62中的各线由金属材料制成，例如铜(Cu)等。
如上所述，通过使用像素阵列单元1和垂直驱动电路2经由位于第一芯片51和第二芯片52的基板正面上的块电极60来电连接的构造，如图8所示，不阻碍像素阵列单元1的像素布置的连续性。因此，为了通过行控制线11来使像素控制高速化，通过将像素阵列单元1在行方向上划分成多个部分来减小行控制线11的线长度。
(垂直驱动电路的第一示例)
图9是图示了垂直驱动电路2的第一示例的框图。如图9所示，垂直驱动电路2由用于驱动行控制线11(11-1至11-m)的行控制线驱动单元2A和用于控制行控制线驱动单元2A的行解码单元2B组成。
行控制线驱动单元2A包括针对像素阵列单元1的各行设置的NAND电路71-1至71-m和位于NAND电路71-1至71-m的后续级的反相电路72-1至72-m。解码信号从行解码单元2B供给至NAND电路71-1至71-m的第一输入端子。在相邻的两个像素行之间，NAND电路71-1至71-m的第二输入端子彼此连接。NAND电路71-1至71-m的输出通过反相电路72-1至72-m而被极性反转，并且作为像素控制信号而被供给至行控制线11-1至11-m。
像素控制信号的驱动模式包括卷帘快门模式和全局快门模式，卷帘快门模式用于依次驱动行控制线11-1至11-m且以逐行的方式读出单位像素20的信号，且全局快门模式用于同时驱动行控制线11-1至11-m且一次读出所有像素的信号。在这些驱动模式中，全局快门模式时的平面内同步(成像面内的同步)特别重要。
根据本示例的垂直驱动电路2被构造为使得在电路操作中参考的时序控制信号以时钟树结构传送至行控制线驱动单元2A的与各自的像素行对应的电路单元，以便减小全局快门操作时垂直方向(列方向)的驱动时序的歪斜(时序错误)。这里，“时钟树结构”是以树的形状来分配时钟信号(本示例中的时序控制信号)的结构。具体地，如图9所示，对于相邻的(例如，八个)像素行，时序控制信号供给至NAND电路71-1至71-m的第二输入端子。时序控制信号从时序控制电路7(参照图1)供给。
如上所述，通过使用以时钟树结构将时序控制信号传送至行控制线驱动单元2A的与各自的像素行对应的电路单元的构造，在全局快门操作时，能够在垂直方向和水平方向上都将第一芯片51的像素阵列单元1的快门时序的歪斜减小至最小。因此，在全局快门模式时，实现高度精确的平面内同步。
(垂直驱动电路的第二示例)
根据第一示例的垂直驱动电路2将用于在垂直方向上同时驱动所有行控制线11-1至11-m的情况。具体地，在全局快门操作时，通过以时钟树结构传送时序控制信号来实现平面内同步。此平面内同步不是限制，而是根据使用目的，行控制线11-1至11-m能够在垂直方向(列方向)上被分组成多个模块，以维持各模块内的同步。
根据第二示例的垂直驱动电路2维持各模块内的同步。图10是图示了垂直驱动电路2的第二示例的框图。如图10所示，在根据第二示例的垂直驱动电路2中，例如，在垂直方向(列方向)上每四个相邻的行控制线11-1至11-m被分组成一个模块。此外，缓冲器73-1，73-2，……被插入在各模块之间以使时序控制信号延迟恒定的时间。
如上所述，通过将行控制线11-1至11-m分组且使模块之间的时序控制信号延迟恒定的时间，能够确保各模块的同步(可以维持同步)。此外，操作时序在各模块内不同，且因此减小垂直驱动电路2中流动的峰值电流。
注意，类似于第二示例，在第一示例中也通过提供两组或以上时序控制信号且使这多组时序控制信号交替地用于相邻的像素行的控制，确保各模块内的同步。
[第二实施例]
图11A是图示了根据第二实施例的第一芯片51的布局规划的示意性平面图，且图11B是图示了根据第二实施例的第二芯片52的布局规划的示意性平面图。
第一实施例使用这样的构造：由行控制线驱动单元2A和行解码单元2B组成的垂直驱动电路2(2-1至2-4)的位置与被划分成11A、11B、11C、11D这样的四个行控制线分别对应。具体地，垂直驱动电路2-1设置用来驱动行控制线11A，垂直驱动电路2-3设置用来驱动行控制线11B，垂直驱动电路2-4设置用来驱动行控制线11C，且垂直驱动电路2-2设置用来驱动行控制线11D。
与之相比，第二实施例使用这样的构造：垂直驱动电路2被分开成行控制线驱动单元2A和行解码单元2B，且如图11B所示，例如，一个行解码单元2B位于像素阵列单元1的左侧的端部以共同用于行控制线11A、11B、11C、11D。此外，在图11A和11B中，用于电连接至解码线14的连接区域59-1、59-2、59-3在像素阵列单元1的两侧和中心部沿着列方向(图中的垂直方向)设置在第一芯片51和第二芯片52之间。
此外，如图11B所示，行控制线驱动单元2A的位置与行控制线11A、11B、11C、11D分别对应。具体地，行控制线驱动单元2A-1设置用来驱动行控制线11A，且行控制线驱动单元2A-3设置用来驱动行控制线11B。此外，行控制线驱动单元2A-4设置用来驱动行控制线11C，且行控制线驱动单元2A-2设置用来驱动行控制线11D。
图12是图示了第二实施例中的第一芯片51和第二芯片52之间的接合部的构造例的示意图。如图12所示，设置在第二芯片52中的行解码单元2B和布置在第一芯片51中的解码线14通过连接区域59-1中的块电极60来电连接。此外，解码线14通过连接区域59-3中的块电极60电连接至行控制线驱动单元2A-3、2A-4，且还通过连接区域59-2中的块电极60电连接至行控制线驱动单元2A-2。
因此，从行解码单元2B中输出的解码信号直接供给至与行解码单元2B相邻的行控制线驱动单元2A-1，并且由解码线14传输且被供给至行控制线驱动单元2A-3、2A-4和行控制线驱动单元2A-2。行控制线驱动单元2A(2A-1至2A-4)和行控制线11(11A至11D)之间的电连接与第一实施例中的垂直驱动电路2(2-1至2-4)和行控制线11(11A至11D)之间的电连接相同。图13图示了根据第二实施例的垂直驱动电路2的构造例。
根据第二实施例，行解码单元2B设置为共同用于行控制线11A、11B、11C、11D，且行控制线驱动单元2A设置为与行控制线11A、11B、11C、11D分别对应，且因此与第一实施例相比，能够减小第二芯片52的布局面积。具体地，在第一实施例中，行解码单元2B也设置为与行控制线11A、11B、11C、11D分别对应，且因此在一个行解码单元设置为共同用于行控制线11A、11B、11C、11D的第二实施例中，与第一实施例相比，布局面积减小了三个行解码单元的面积。
[第三实施例]
图14是图示了根据第三实施例的垂直驱动电路2的构造例的电路图。在图14中，垂直驱动电路2的与各像素行对应的电路部由NAND电路71(71-1至71-m)和位于后续级的反相电路72(72-1至72-m)组成。
垂直驱动电路2的构成各像素行的输出级的反相电路72具有CMOS反相器构造，该构造由串联连接在高电势侧电源和低电势侧电源之间且它们的栅极电极被连接以形成共同输入端子的P沟道MOS晶体管Qp和N沟道MOS晶体管Qn组成。此外，MOS晶体管Qp和MOS晶体管Qn的漏极共用连接节点是反相电路72的输出端子，且行控制线11(11-1至11-m)的一端连接至该输出端子。
电容元件C连接在垂直驱动电路2的行控制线驱动单元2A的附近，例如连接在垂直驱动电路2的各像素行的输出级，即连接在反相电路72的高电势侧电源和低电势侧电源(例如，地)之间。电容元件C是用于使电源电压稳定的稳定化电容。
顺便一说，在全局快门操作时，行控制线11(11-1至11-m)的大寄生电容被高速地充电和放电，且因此瞬间流动大电流，从而使内部电源的电源电压不稳定(例如，噪声产生)。此外，如果电源电压由于例如噪声产生而变得不稳定，那么全局快门时的操作变得不稳定。
与之相比，根据第三实施例的垂直驱动电路2包括位于行控制线驱动单元2A附近的连接在高电势侧电源和低电势侧电源之间的电容元件C，且因此即使瞬间流动大电流，也能够例如通过吸收噪声来稳定电源电压。因此，使全局快门时的操作稳定。通过电容元件C进行电源稳定化的技术能够应用于根据第一实施例和第二实施例的垂直驱动电路2。
<变型例>
在上面，已经根据优选实施例说明了本发明的技术，但是本发明不限于实施例。实施例中说明的固态图像元件的构造和结构仅是示意，且能够适当地变化。例如，已经以像素阵列单元1的区域被划分成四个的情况作为示例说明了上面的实施例，但是划分数量不限于四个。随着划分数量变得越大，被划分出的阵列单元的各行控制线11的线长度变得越短，且伴随之，由线电阻和寄生电容决定的时间常数变得越小，且因此实现像素控制的高速化。
此外，已经以应用是固态图像元件(例如，CMOS图像传感器)的情况作为示例说明了上面的实施例，但是不限于该示例性应用。即，本发明的技术通常应用于例如存储装置等半导体装置，其中，在其上形成有配线层的基板面彼此面对的情况下，堆叠设置有单位电路以矩阵形式坐落的电路单元的第一半导体基板和设置有用于驱动单位电路的驱动单元的第二半导体基板。
在这种情况下，在本发明的半导体装置中，在其上形成有配线层的基板面彼此面对的情况下，堆叠设置有单位电路以矩阵形式布置的电路单元的第一半导体基板和设置有用于驱动单位电路的驱动单元的第二半导体基板。此外，电路单元由多个被划分电路单元组成，且驱动单元设置为与被划分出的电路单元分别对应，且在被划分出的每个电路单元中，通过位于第一半导体基板和第二半导体基板的第一面上的电极来建立电路单元与驱动单元之间的电连接。
<电子设备>
根据上面的实施例的CMOS图像传感器能够用作电子设备中的摄像单元(图像获取单元)，该电子设备例如是摄像装置(例如数字照相机和摄像机等)、具有摄像功能的便携式终端装置(例如移动手机等)和使固态图像元件用于图像读取单元的复印机等。注意，上面的设置在电子设备中的模组形式，即相机模组在一些情况下用作摄像装置。
[摄像装置]
图15A是图示了本发明的摄像装置的示例性构造的框图。如图15A所示，本发明的摄像装置100包括：具有透镜组101等的光学系统；摄像元件102；作为相机信号处理单元的DSP电路103；帧存储器104；显示装置105、记录装置106、操作系统107和电源系统108。此外，DSP电路103、帧存储器104、显示装置105、记录装置106、操作系统107和电源系统108经由总线109彼此连接。
透镜组101接收来自成像对象的入射光(图像光)且将图像形成在摄像元件102的成像面上。摄像元件102以像素为单位将透镜组101通过其将图像形成在成像面上的入射光的光量转换成电信号，且将该电信号输出为像素信号。
显示装置105是例如液晶显示装置和有机电致发光(EL)显示装置等面板型显示装置，且显示摄像元件102拍摄的动态图像或静态图像。记录装置106将摄像元件102拍摄的动态图像或静态图像记录在记录介质中，该记录介质例如是存储卡、录像带和数字通用盘(DVD)等。
操作系统107在用户的操作下发出关于本摄像装置100的各种功能的操作指令。电源系统108将各种类型的电源适当地供给至这些供给目标，所述各种类型的电源是DSP电路103、帧存储器104、显示装置105、记录装置106和操作系统107的操作电源。
摄像装置100能够应用于摄像机和数字照相机，且还能够应用于例如移动手机等移动装置的相机模组。此外，摄像装置100能够使用根据前述的实施例的CMOS图像传感器(其能够使像素控制高速化)作为摄像元件102。因此，在例如需要高速全局快门操作的应用中，能够维持快门操作的平面内同步。
[测距装置]
代替应用于摄像机、数字照相机或例如移动手机等移动装置的相机模组，根据前述的实施例的CMOS图像传感器例如能够应用于测量与成像对象(测量对象)的距离的测距装置。作为测距装置，例如，存在已知的TOF(飞行时间)方式的三维距离图像传感器，其通过测量直至照射和反射在成像对象上的光返回的时间(相对于成像对象的往返时间)来测量与成像对象的距离。
图15B是图示了TOF方式的测距装置的构造例的示意图。如图15B所示，根据本示例的测距装置200包括靠近布置的光源201、光接收传感器202和控制单元203。
例如，光源201将激光照射至成像对象(测量对象)300。光接收传感器202使用根据前述的实施例的CMOS图像传感器来构造，且接收以来自光源201的照射光(照射信号)为基础的来自成像对象300的反射光(反射信号)。控制单元203使用例如微计算机等来构造，且进行用于控制光源201和光接收传感器202的操作的处理。除了用于控制光源201和光接收传感器202的处理以外，控制单元203还根据光接收传感器202的检测信号来进行用于计算与成像对象300的距离的处理。
在测距装置200中，图3A所示的像素构造，即包括有电荷放电晶体管27的像素构造优选用作被用作光接收传感器202的CMOS图像传感器的单位像素20，这从后面说明的操作说明中显然可知。图16图示了当TOF方式的测距装置200进行TOF操作(测距操作)时的像素控制信号的时序关系。
此外，图17图示了用于TOF操作的说明的像素阵列单元1的像素阵列。图17图示了m行n列的像素阵列。在本示例中，像素控制信号中的复位信号RST、电荷放电信号OFG和传输信号TRG通过各个像素行共同供给至所有像素20。像素控制信号的此供给示例意味着与图16的时序图对应的逻辑供应示例，且在物理上，从第一实施例至第三实施例中的独立的行控制线驱动单元2A供给像素阵列单元1的被划分出的各阵列单元中的像素控制信号。
注意，垂直驱动电路2中的行解码单元2B设置用来处理各种曝光模式，但是在图16的时序图中的复位信号RST、电荷放电信号OFG和传输信号TRG的示例性操作的情况下，行解码单元2B不是必要的。因此，在图9和10所示的垂直驱动电路2中，将行解码单元2B的所有输出都位于高电平的状态假设为前提。如图13所示，这不是当行控制线驱动单元2A被划分时的限制。
在下面，将通过使用图3A所示的像素电路说明基于图16的时序图的示例性操作。
在图16的时序图中，首先，供给脉冲形式的高电平复位信号RST，且复位晶体管24变得导通。因此，图17所示的像素阵列的所有像素20的FD部22复位(所有像素复位时段)。接着，在所有像素曝光时段中，电荷放电信号OFG的初始逻辑状态是高电平，且传输信号TRG的初始逻辑状态是低电平。在这样的初始状态下，光电二极管21复位。
电荷放电信号OFG和传输信号TRG的逻辑状态从该初始状态反转，且因此进行曝光。将在后面说明TOF操作的曝光。在曝光完成后，行解码单元2B操作以将第一行的选择信号SEL(1)至第m行的选择信号SEL(m)依次激活(至高电平)，使得从各像素行中读出累积在各像素20的FD部22中的像素信号。
接着，将通过使用图18说明TOF操作的示例性操作。图18是TOF操作的示例性操作的说明图。在例如TOF方式的测距装置等应用中，高的速度提高了测量精确度，且因此急切需要快门操作的高速化。在图16的时序图中，电荷放电信号OFG和传输信号TRG是用于管理需要被高速化的快门操作的像素控制信号。
在图15B所示的TOF方式的测距装置200中，从设置在使用根据前述的实施例的CMOS图像传感器而构造的光接收传感器202的附近的光源201照射出的光在成像对象300上被反射，且到达光接收传感器202。
(相位1)
相对于单位像素20，在控制单元203的控制下，与照射光同时地(或在偏置时间后)，传输信号TRG变换至高电平且电荷放电信号OFG变换至低电平。该时段是曝光时段。在曝光时段内，来自成像对象300的反射光中的在传输信号TRG脉冲的时段内的反射光的信号S1和在传输信号TRG脉冲的时段内的背景光的信号H被光电转换且被累积在FD部22中。
(相位2)
相位2是类似于相位1的操作，且传输信号TRG的脉宽与相位1中的相同。注意，操作时序具有照射光的脉宽的偏移。此外，反射光的信号S2和背景光的信号H累积在FD部22中。
(相位3)
来自光源201的照射光不照射在成像对象300上，且进行类似于相位1的操作。
(a)执行p次相位3的操作，且通过卷帘读出从所有像素中读出累积在FD部22中的电荷(背景光的信号H×p)。所有像素的读取数据存储在连接至外部的存储器中。
(b)在执行p次相位1的操作后，从所有像素中读出累积在FD部22中的电荷((背景光的信号H+反射光的信号S1)×p)。此外，针对每个像素，从该读取数据中减去在(a)中存储在存储器中的数据，且将结果(反射光的信号S1×p)存储在存储器中。
(c)在执行p次相位2后，以与(a)相同的方式，将(反射光的信号S2×p)存储在存储器中。
(d)当照射光的脉宽是W[s]时，根据下面的方程式(1)来计算测量距离D[m]。
Figure BDA0003152035350000261
这里，C是光速。此外，
Figure BDA0003152035350000262
通过下面的方程式(2)计算出的。
Figure BDA0003152035350000263
此外，本发明也可以被如下地构造。
[1]一种固态图像元件，其包括：
第一半导体基板，所述第一半导体基板至少设置有像素阵列单元，进行光电转换的像素以矩阵的形式布置在所述像素阵列单元中；和
第二半导体基板，所述第二半导体基板至少设置有驱动所述像素的控制电路单元，
其中，在形成有配线层的第一面彼此面对的情况下，所述第一半导体基板和所述第二半导体基板被堆叠，
所述像素阵列单元包括多个被划分阵列单元，
所述控制电路单元以与所述多个被划分阵列单元的各者对应的方式而被设置，且
在所述被划分阵列单元的各者中，通过位于所述第一半导体基板的所述第一面和所述第二半导体基板的所述第一面上的电极来建立所述像素阵列单元与所述控制电路单元之间的电连接。
[2]根据[1]所述的固态图像元件，其中，
所述第一半导体基板被构造为将来自与所述第一面相反的第二面侧的入射光接收至多个所述像素中。
[3]根据[1]或[2]所述的固态图像元件，其中，
在所述像素阵列单元中，针对各自的像素行而布置有像素控制线，且
所述像素控制线以对应于所述多个被划分阵列单元的方式而被划分。
[4]根据[1]至[3]中任一项所述的固态图像元件，其中，
所述控制电路单元包括控制线驱动单元，所述控制线驱动单元驱动在所述像素阵列单元中针对各自的像素行而布置的像素控制线，且
所述控制线驱动单元以时钟树结构将在电路操作中参考的时序控制信号传送至与所述各自的像素行对应的电路单元。
[5]根据[4]所述的固态图像元件，其中，
所述像素控制线被分组成包含多个像素控制线的模块，且
所述控制线驱动单元以在所述模块之间具有恒定延迟的方式将所述时序控制信号传送至所述像素控制线。
[6]根据[4]或[5]所述的固态图像元件，其中，
所述控制电路单元包括将解码信号供给至所述控制线驱动单元的解码单元，
所述控制线驱动单元是针对所述多个被划分阵列单元的各者而设置的，且
针对所述多个被划分阵列单元共同地设置一个解码单元。
[7]根据[4]至[6]中任一项所述的固态图像元件，其中，
所述控制线驱动单元包括用于电源稳定化的电容元件，所述电容元件连接在输出级的高电势侧电源与低电势侧电源之间。
[8]一种半导体装置，其包括：
第一半导体基板，所述第一半导体基板设置有单位电路以矩阵的形式布置的电路单元；和
第二半导体基板，所述第二半导体基板设置有驱动所述单位电路的驱动单元，
其中，在形成有配线层的第一面彼此面对的情况下，所述第一半导体基板和所述第二半导体基板被堆叠，
所述电路单元包括多个被划分电路单元，
所述驱动单元以与所述多个被划分电路单元的各者对应的方式而被设置，且
在所述多个被划分电路单元的各者中，通过位于所述第一半导体基板的所述第一面和所述第二半导体基板的所述第一面上的电极来建立所述电路单元与所述驱动单元之间的电连接。
[9]一种电子设备，其包括
固态图像元件，所述固态图像元件包括：
第一半导体基板，所述第一半导体基板至少设置有像素阵列单元，进行光电转换的像素以矩阵的形式布置在所述像素阵列单元中；和
第二半导体基板，所述第二半导体基板至少设置有驱动所述像素的控制电路单元，
其中，在形成有配线层的第一面彼此面对的情况下，所述第一半导体基板和所述第二半导体基板被堆叠，
所述像素阵列单元包括多个被划分阵列单元，
所述控制电路单元以与所述多个被划分阵列单元的各者对应的方式而被设置，且
在所述被划分阵列单元的各者中，通过位于所述第一半导体基板的所述第一面和所述第二半导体基板的所述第一面上的电极来建立所述像素阵列单元与所述控制电路单元之间的电连接。
[10]根据[9]所述的电子设备，还包括：
光源，所述光源将光照射到成像对象上，
其中，以来自所述光源的照射光为基础的来自所述成像对象的反射光被所述固态图像元件接收，且
根据所述固态图像元件的检测信号来测量距所述成像对象的距离。
附图标记的列表
1 像素阵列单元
1A，1B，1C，1D 被划分出的像素阵列单元
2(2-1至2-4) 垂直驱动电路(行扫描电路)
2A(2A-1至2A-4) 行控制线驱动单元
2B 行解码单元
3 列处理单元
4 参考信号产生单元
5 水平扫描电路(列扫描电路)
7 时序控制电路
8 图像信号处理单元
10 CMOS图像传感器
11(11-1至11-m)，11A，11B，11C，11D 行控制线
12(12-1至12-n) 列信号线
20 单位像素(像素电路)
21 光电二极管(光电转换元件)
22 电荷电压转换部(FD部)
23 传输晶体管(传输栅极单元)
24 复位晶体管
25 放大晶体管
26 选择晶体管
27 电荷放电晶体管
31 比较电路
32 计数电路
33 开关电路
34 存储电路
51 第一芯片(第一半导体基板)
52 第二芯片(第二半导体基板)
60 块电极(电极)

Claims (20)

1.一种光检测设备，其包括：
第一基板，所述第一基板包括：
第一像素阵列，所述第一像素阵列包括第一多个像素；以及
第二像素阵列，所述第二像素阵列包括第二多个像素；
第二基板，所述第二基板结合到所述第一基板，所述第二基板包括第一像素控制电路、第二像素控制电路和第三像素控制电路；和
多个连接部，所述多个连接部位于所述第一基板和所述第二基板之间，所述多个连接部包括：
第一多个连接部，所述第一多个连接部电连接至所述第一像素控制电路并且电连接至所述第一多个像素中的至少一者；
第二多个连接部，所述第二多个连接部电连接至所述第二像素控制电路、所述第一多个像素中的至少一者和所述第二多个像素中的至少一者；以及
第三多个连接部，所述第三多个连接部电连接至所述第三像素控制电路并且电连接至所述第二多个像素中的至少一者。
2.根据权利要求1所述的光检测设备，其还包括像素解码电路。
3.根据权利要求2所述的光检测设备，其中，所述像素解码电路被配置为控制所述第一像素控制电路、所述第二像素控制电路和所述第三像素控制电路。
4.根据权利要求3所述的光检测设备，其还包括解码线，其中，所述第一多个连接部中的至少一者、所述第二多个连接部中的至少一者和所述第三多个连接部中的至少一者电连接至所述解码线。
5.根据权利要求4所述的光检测设备，其中，所述解码线布置在所述第一基板中。
6.根据权利要求2所述的光检测设备，其还包括多个焊盘，并且所述像素解码电路位于所述多个焊盘的一部分和所述第一像素控制电路之间。
7.根据权利要求1所述的光检测设备，其中，所述多个连接部包括多个块电极。
8.根据权利要求1所述的光检测设备，其中，所述多个连接部中的各个连接部包括位于所述第一基板上的第一连接电极、位于所述第二基板上的第二连接电极，以及在所述第一连接电极和所述第二连接电极之间的电连接。
9.根据权利要求1所述的光检测设备，其中，所述第一像素控制电路被配置为控制所述第一多个像素中的第一部分，并且所述第二像素控制电路被配置为控制所述第一多个像素中的与所述第一部分不同的第二部分。
10.根据权利要求9所述的光检测设备，其中，所述第二像素控制电路被配置为控制所述第二多个像素中的第三部分，并且所述第三像素控制电路被配置为控制所述第二多个像素中的与所述第三部分不同的第四部分。
11.根据权利要求1所述的光检测设备，其中，所述第一像素阵列具有第一组控制线和第二组控制线，并且所述第二像素阵列具有第三组控制线和第四组控制线。
12.根据权利要求11所述的光检测设备，其中，所述第一像素控制电路被配置为控制所述第一组控制线，所述第二像素控制线路被配置为控制所述第二组控制线和所述第三组控制线，并且所述第三像素控制线路被配置为控制所述第四组控制线。
13.根据权利要求11所述的光检测设备，其中，所述第一像素控制线路的输出端子通过所述第一多个连接部中的一者电连接至所述第一组控制线中的控制线，并且所述第二像素控制线路的输出端子通过所述第二多个连接部中的一者电连接至所述第二组控制线中的控制线。
14.根据权利要求11所述的光检测设备，其中，所述第二像素控制线路的输出端子通过所述第二多个连接部中的一者电连接至所述第三组控制线中的控制线，并且所述第三像素控制线路通过所述第三多个连接部中的一者电连接至所述第四组控制线中的控制线。
15.根据权利要求1所述的光检测设备，其中，所述光检测设备被配置为测量对象与所述光检测设备的距离。
16.根据权利要求15所述的光检测设备，其中，其还包括光源，并且其中，所述第一像素阵列和所述第二像素阵列被定位为接收所述对象反射的光。
17.根据权利要求16所述的光检测设备，其还包括配置为基于所述第一像素阵列和所述第二像素阵列生成的对应于检测的反射光的信号来确定所述对象的所述距离的电路。
18.一种光检测设备，其包括：
第一基板，所述第一基板包括第一多个像素和第二多个像素；
第二基板，所述第二基板包括第一像素控制电路、第二像素控制电路和第三像素控制电路；和
多个连接部，所述多个连接部电连接所述第一基板和所述第二基板，所述多个连接部包括：
第一多个连接部，所述第一多个连接部电连接至所述第一像素控制电路并且电连接至所述第一多个像素中的至少一者；
第二多个连接部，所述第二多个连接部电连接至所述第二像素控制电路、所述第一多个像素中的至少一者和所述第二多个像素中的至少一者；以及
第三多个连接部，所述第三多个连接部电连接至所述第三像素控制电路并且电连接至所述第二多个像素中的至少一者。
19.根据权利要求18所述的光检测设备，其中，所述多个连接部中的各个连接部包括位于所述第一基板上的第一连接电极、位于所述第二基板上的第二连接电极，以及在所述第一连接电极和所述第二连接电极之间的电连接。
20.根据权利要求18所述的光检测设备，其中，所述第一像素控制电路被配置为控制所述第一多个像素中的第一部分，并且所述第二像素控制电路被配置为控制所述第一多个像素中的与所述第一部分不同的第二部分。
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