JP2015106758A - 固体撮像装置 - Google Patents

Abstract

【課題】メモリに格納された情報が画素アレイを透過した光によって書き換えられることを防止することができる固体撮像装置を提供すること。
【解決手段】実施形態に係る固体撮像装置は、第１のチップと、第２のチップとを備える。第１のチップは、撮像画像の各画素に対応する複数の光電変換素子が２次元アレイ状に配置された画素アレイを有し、光電変換素子によって光電変換される信号電荷に応じた画素信号を画素毎に出力する。第２のチップは、第１のチップが積層され、画素アレイを第１のチップの厚さ方向に投影して形成される投影領域の外側に、第１のチップから出力される画素信号を格納するメモリを有する。
【選択図】図３

Description

本発明の実施形態は、固体撮像装置に関する。

従来、撮像画像に対応する複数の光電変換素子が２次元アレイ状に配置された画素アレイを有する第１のチップと、メモリなどの記憶回路を有する第２のチップとを貼り合わせて積層することによって、装置の専有面積を低減した固体撮像装置がある。

しかしながら、かかる固体撮像装置では、画素アレイを透過した光がメモリに照射される場合に、メモリに格納された情報が光の照射によって書き換えられることがある。

特開２０１１−９４８９号公報

本発明の一つの実施形態は、メモリに格納された情報が画素アレイを透過した光によって書き換えられることを防止することができる固体撮像装置を提供することを目的とする。

本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第１のチップと、第２のチップとを備える。第１のチップは、撮像画像の各画素に対応する複数の光電変換素子が２次元アレイ状に配置された画素アレイを有し、前記光電変換素子によって光電変換される信号電荷に応じた画素信号を前記画素毎に出力する。第２のチップは、前記第１のチップが積層され、前記画素アレイを前記第１のチップの厚さ方向に投影して形成される投影領域の外側に、前記第１のチップから出力される前記画素信号を格納するメモリを有する。

実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。 実施形態に係る固体撮像装置の概略構成を示すブロック図。 実施形態に係る固体撮像装置の構成を示す斜視による説明図。 図３に示すに示すＡ−Ａ´線による固体撮像装置の断面模式図。 実施形態に係る固体撮像装置の構成要素の配置を示す分解斜視図。 実施形態の変形例１に係る固体撮像装置の構成要素の配置を示す分解斜視図。 実施形態の変形例２に係る固体撮像装置の構成要素の配置を示す分解斜視図。

以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。

カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像の各画素に対応した画素信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。

後段処理部１２は、ＩＳＰ（Image Signal Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画素信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。

そして、ＩＳＰ１５は、信号処理後の画素信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画素信号は、固体撮像装置１４の調整や制御に用いられる。

記憶部１６は、ＩＳＰ１５から入力される画素信号を画像として記憶する。また、記憶部１６は、記憶した画像の画素信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画素信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。

次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。ここでは、固体撮像装置１４が光の入射する面とは逆側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。

なお、本実施形態に係る固体撮像装置１４は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等といった任意のイメージセンサであってもよい。

図２に示すように、固体撮像装置１４は、画素アレイ２、垂直選択回路（以下、「ＶＳＲ（Vertical Shift Register）３」と記載する）、信号処理回路（以下、「ＣＤＳ／ＡＤＣ（Correlated Double Sampling／Analog to Digital Converter）４」と記載する）、メモリ５、水平選択回路（以下、「ＨＳＲ（Horizontal Shift Register）６」と記載する）、およびＴＧ（Timing Generator）７１，７２を備える。

画素アレイ２には、撮像画像の各画素に対応する複数の光電変換素子ＰＤが、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状に配置されている。なお、図２では、撮像画像の単位画素ＰＩＣとなる１画素に対応する回路素子を選択的に図示している。本実施形態では、単位画素ＰＩＣが２個の光電変換素子ＰＤを備える場合について説明するが、単位画素ＰＩＣが備える光電変換素子ＰＤの個数は、１個でもよく、３個以上であってもよい。

各単位画素ＰＩＣは、２個の光電変換素子ＰＤ，ＰＤ、２個の転送トランジスタＴＲＳ，ＴＲＳ、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲを備える。

各光電変換素子ＰＤは、カソードがグランドに接続され、アノードが転送トランジスタＴＲＳのソースに接続されるフォトダイオードである。２個の転送トランジスタＴＲＳの各ドレインは、１つのフローティングディフュージョンＦＤに接続される。

各転送トランジスタＴＲＳは、ゲート電極が信号線Ｌ１を介してＶＳＲ３に接続される。そして、各転送トランジスタＴＲＳは、ゲート電極に転送信号が入力されると、光電変換素子ＰＤによって光電変換された信号電荷をフローティングディフュージョンＦＤへ転送する。フローティングディフュージョンＦＤには、リセットトランジスタＲＳＴのソースが接続される。

また、リセットトランジスタＲＳＴは、ゲート電極が信号線Ｌ３を介してＶＳＲ３に接続され、ドレインが電源電圧線Ｖｄｄに接続される。かかるリセットトランジスタＲＳＴは、フローティングディフュージョンＦＤへ信号電荷が転送される前に、ゲート電極へリセット信号が入力されると、フローティングディフュージョンＦＤの電位を電源電圧の電位にリセットする。

また、フローティングディフュージョンＦＤには、増幅トランジスタＡＭＰのゲート電極が接続される。増幅トランジスタＡＭＰは、ドレインがアドレストランジスタＡＤＲのソースに接続され、ソースが信号線Ｌ４に接続される。信号線Ｌ４は、一端がＣＤＳ／ＡＤＣ４に接続され、他端が電流源Ｉを介してグランドに接続される。

かかる増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤへ転送される信号電荷の電荷量に応じた画素信号をＣＤＳ／ＡＤＣ４へ出力する。つまり、増幅トランジスタＡＭＰは、単位画素ＰＩＣが備える２個の光電変換素子ＰＤによって光電変換された信号電荷を増幅した画素信号をＣＤＳ／ＡＤＣ４へ出力する。また、アドレストランジスタＡＤＲは、ゲートが信号線Ｌ２を介してＶＳＲ３に接続され、ドレインが電源電圧線Ｖｄｄに接続される。

ＴＧ７１は、ＶＳＲ３に対して動作タイミングの基準となるパルス信号を出力する処理部である。ＶＳＲ３は、２次元アレイ（行列）状に配置された複数の光電変換素子ＰＤの中から信号電荷を読み出す光電変換素子を行単位で順次選択する処理部である。

具体的には、ＶＳＲ３は、まず、信号線Ｌ３を介してリセットトランジスタＲＳＴのゲート電極へリセット信号を出力することによって、フローティングディフュージョンＦＤをリセットする。続いて、ＶＳＲ３は、信号線Ｌ１，Ｌ１を介して転送トランジスタＴＲＳ，ＴＲＳのゲート電極へ転送信号を出力することによって、光電変換素子ＰＤからフローティングディフュージョンＦＤへ信号電荷を転送させる。

その後、ＶＳＲ３は、信号線Ｌ２を介してアドレストランジスタＡＤＲのゲート電極へ選択信号を出力することによって、選択した単位画素ＰＩＣからＣＤＳ／ＡＤＣ４へ画素信号を出力させる。

また、ＴＧ７２は、ＣＤＳ／ＡＤＣ４、メモリ５、およびＨＳＲ６に対して動作タイミングの基準となるパルス信号を出力する処理部である。ＣＤＳ／ＡＤＣ４は、画素アレイ２から入力される画素信号から、相関二重サンプリングによってノイズを除去し、ノイズ除去後のアナログの画素信号をデジタルの画素信号へ変換してメモリ５へ出力する処理部である。

メモリ５は、ＣＤＳ／ＡＤＣ４から入力される画素信号を一時的に格納する揮発性の情報記憶デバイスである。本実施形態では、メモリ５として、例えば、ＤＲＡＭ（Dynamic Random Access Memory）を採用することによって、ＳＲＡＭ（Static Random Access Memory）等の他のメモリを採用する場合に比べてメモリ５の占有面積を低減している。

ＨＳＲ６は、撮像画像の水平走査ライン毎に、画素信号をメモリ５から読み出してＩＳＰ１５へ出力する処理部である。このように、固体撮像装置１４では、画素アレイ２に配置される複数の光電変換素子ＰＤが入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、各光電変換素子ＰＤに蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。

かかる固体撮像装置１４では、画素アレイ２とメモリ５とを１個のチップ上に設ける場合、チップ上に画素アレイ２の面積と同程度の面積を有するメモリ５が設けられることになる。具体的には、画素アレイ２は、光電変換素子ＰＤやフローティングディフュージョンＦＤにおけるリーク電流の発生を抑制するため、製造工程において比較的高温での熱処理が行われる。

一方、画素アレイ２よりも面積が小さなメモリ５を形成するためには、極めて微細な回路素子の形成が可能な最新のデザインルールを採用する必要がある。ただし、最新のデザインルールを採用して形成される極めて微細な回路素子は、熱処理に対する耐性が低い。

したがって、画素アレイ２とメモリ５とを１個のチップ上に設ける場合、メモリ５の形成に最新のデザインルールを採用することができず、その結果、チップ上に画素アレイ２の面積と同程度の面積を有するメモリ５を形成することになりチップ面積が大きくなる。

そこで、本実施形態では、画素アレイ２とメモリ５とを別のチップに設け、これら２枚のチップを積層することによって、固体撮像装置１４の専有面積を低減する。さらに、チップにおけるメモリ５の配設位置を工夫することによって、メモリ５に格納された情報が画素アレイ２を透過した光によって書き換えられることを防止する。

次に、専有面積の低減および透過光による悪影響を低減可能とした固体撮像装置１４の構成について、図３および図４を参照して説明する。図３は、実施形態に係る固体撮像装置１４の構成を示す斜視による説明図であり、図４は、図３に示すＡ−Ａ´線による固体撮像装置１４の断面模式図である。

なお、図３は、メモリ５の配設位置が分かりやすいように、一部透視図としている。また、図３および図４では、固体撮像装置１４の構成要素のうち、画素アレイ２およびメモリ５を選択的に図示している。

図３に示すように、固体撮像装置１４は、中央に画素アレイ２が設けられる第１のチップ１０と、メモリ５が設けられ、第１のチップ１０が積層される第２のチップ２０とを備える。つまり、固体撮像装置１４は、第２のチップ２０に第１のチップ１０が載置接続される積層構造を備える。これにより、固体撮像装置１４は、１個のチップ上に画素アレイ２およびメモリ５が設けられる場合に比べてチップの占有面積を低減することができる。

このように、第１のチップ１０は、中央に画素アレイ２が設けられるので、第１のチップ１０の中央領域上に、第１のチップ１０と略同一面積の撮像レンズを設けることができる。これにより、撮像レンズの中心位置と画素アレイ２の中心位置とを合わせることができ、画素アレイ２の受光面全体を受光領域として機能させることができる。

また、かかる固体撮像装置１４によれば、撮像レンズの面積と略同一面積の設置領域さえあれば配設が可能なので、固体撮像装置１４が配設される機器のサイズを小型化させることができる。

また、固体撮像装置１４では、製造工程に複数回の熱処理が含まれる画素アレイ２が形成される第１のチップ１０とは別体の第２のチップ２０にメモリ５が設けられるので、メモリ５の形成に、最新のデザインルールを採用することができる。したがって、固体撮像装置１４によれば、メモリ５の面積を画素アレイ２の面積よりも小さく抑えることができるので、第２のチップ２０についても占有面積を低減することができる。

また、固体撮像装置１４では、メモリ５としてＳＲＡＭよりも回路構成が簡易で回路面積も小さなＤＲＡＭを採用しているので、これによっても第２のチップ２０の占有面積を低減することができる。

ただし、ＤＲＡＭのように、キャパシタに電荷を保持することによって情報を格納するメモリは、例えば、太陽光や宇宙線などの強い光がキャパシタに照射された場合に、格納した情報が光の照射によって書き換えられることがある。

そこで、固体撮像装置１４のメモリ５は、第２のチップ２０上面のなかで、画素アレイ２を第１のチップ１０の厚さ方向に投影して形成される投影領域２ａの外側に設けられる。なお、第１のチップ１０上面における画素アレイ２の領域を除く領域は、遮光膜８によって被覆される。

これにより、固体撮像装置１４では、画素アレイ２に入射する光１００が、仮に第１のチップ１０を透過して第２のチップ２０まで到達したとしても、光１００が前述の投影領域２ａに照射されるだけで、メモリ５に照射されることはない。

なお、画素アレイ２の外側に照射される光１００は、遮光膜８によって遮光されるので、メモリ５に照射されることはない。したがって、固体撮像装置１４によれば、メモリ５に格納された画素信号の情報が画素アレイ２を透過した光１００によって書き換えられることを防止することができる。

また、図４に示すように、第１のチップ１０は、第１のチップ１０を厚さ方向に貫通して画素信号を第２のチップへ出力する複数の貫通電極（例えば、Through Silicon Via）９１を備える。各貫通電極９１は、図２における信号線Ｌ４の一部を構成するものである。

かかる各貫通電極９１は、一端が画素アレイ２の各単位画素ＰＩＣ、具体的には、単位画素ＰＩＣにおける増幅トランジスタＡＭＰのソースに接続され、他端が第１のチップ１０の受光面とは逆側に設けられるバンプ９２に接続される。なお、図４には、画素アレイ２が備える複数の単位画素ＰＩＣのうち、４個の単位画素ＰＩＣを選択的に示している。

また、第２のチップ２０は、第１のチップ１０の各バンプ９２と対向する位置に、バンプ９３を備える。また、第２のチップ２０は、各バンプ９３と、ＣＤＳ／ＡＤＣ４（図２参照）、メモリ５、およびＨＳＲ６とを接続する配線層９４を備える。そして、第１のチップ１０と第２のチップ２０とは、対向するバンプ９２，９３同士を溶着されることで電気的に接続される。

これにより、固体撮像装置１４は、画素アレイ２およびメモリ５が１個のチップ上に設けられる場合に比べて、画素アレイ２からの画素信号の出力に要する時間を短縮することができる。

具体的には、画素アレイ２およびメモリ５が１個のチップ上に設けられる場合、画素アレイ２からの画素信号の出力は、行列状に配置される単位画素ＰＩＣから１行の単位画素ＰＩＣの列を選択し、１行ずつ順番に行われる。

これに対して、固体撮像装置１４では、ＶＳＲ３から全ての単位画素ＰＩＣへ同時に、転送信号と選択信号とを順次出力することによって、全ての単位画素ＰＩＣから一度に画素信号を出力させることができる。したがって、固体撮像装置１４によれば、画素アレイ２およびメモリ５が１個のチップ上に設けられる場合に比べて、画素アレイ２からの画素信号の出力に要する時間を短縮することができる。

次に、図５を参照して、固体撮像装置１４における各構成要素の配置について説明する。図５は、実施形態に係る固体撮像装置１４の構成要素の配置を示す分解斜視図である。なお、図５では、画素アレイ２が備える複数個の単位画素ＰＩＣうち、６個の単位画素ＰＩＣを選択的に示している。

また、以下では、図５に示す構成要素のうち、図２または図３に示す構成要素と同一の構成要素については、図２または図３に示す符号と同一の符号を付することにより、その説明を省略する。

図５に示すように、第１のチップ１０は、中央に画素アレイ２が設けられ、画素アレイ２の横、具体的には、行列状に配設される単位画素ＰＩＣの行方向の側方に、ＶＳＲ３が設けられる。また、第１のチップ１０は、画素アレイ２が設けられる領域の外側の角部に、ＴＧ７１が設けられる。

一方、第２のチップ２０は、画素アレイ２を第１のチップ１０の厚さ方向に投影することによって形成される投影領域２ａの内部に、前述したバンプ９３が設けられる。また、第２のチップ２０は、投影領域２ａよりも手前側、具体的には、行列状に配設される単位画素ＰＩＣの列方向の下側に、投影領域２ａから近い方からＣＤＳ／ＡＤＣ４、メモリ５およびＨＳＲ６がそれぞれ設けられる。

このように、第２のチップ２０では、投影領域２ａに最も近い位置には、ＣＤＳ／ＡＤＣ４が設けられ、ＣＤＳ／ＡＤＣ４を挟んで画素アレイ２の逆側にメモリ５が設けられる。これにより、固体撮像装置１４では、光が画素アレイ２を斜め方向に透過して、投影領域２ａを少々漏れた場合であっても、メモリ５まで光が漏れ入ることを抑制することができる。

したがって、固体撮像装置１４によれば、画素アレイ２へ光が斜めから入射する場合であっても、入射する光によってメモリ５に格納された情報が書き換えられることを抑制することができる。

また、第２のチップ２０は、投影領域２ａの外側の角部に、ＴＧ７２が設けられる。このように、固体撮像装置１４では、ＴＧ７１が第１のチップ１０に、ＴＧ７２が第２のチップ２０に設けられるので、ＴＧ７１およびＴＧ７２を１個のチップに設ける場合に比べ、第１のチップ１０および第２のチップ２０の占有面積を小さくすることができる。

上述したように、実施形態に係る固体撮像装置は、画素アレイを有する第１のチップと、第１のチップが積層され、画素アレイを第１のチップの厚さ方向に投影することによって形成される投影領域の外側に、メモリを有する第２のチップとを備える。

かかる実施形態に係る固体撮像装置によれば、画素アレイを透過した光がメモリに照射されることを抑制することができるので、メモリに格納された情報が画素アレイを透過した光によって書き換えられることを防止することができる。

なお、上述した実施形態に係る固体撮像装置１４の構成は一例であり、種々の変形が可能である。次に、図６および図７を参照して、実施形態の変形例に係る固体撮像装置１４ａ，１４ｂについて説明する。

図６は、実施形態の変形例１に係る固体撮像装置１４ａの構成要素の配置を示す分解斜視図であり、図７は、実施形態の変形例２に係る固体撮像装置１４ｂの構成要素の配置を示す分解斜視図である。なお、以下では、図６および図７に示す構成要素のうち、図５に示す構成要素と同一の構成要素については、図５に示す符号と同一の符号を付することにより、その説明を省略する。

図６に示すように、変形例１に係る固体撮像装置１４ａの第１のチップ１０ａは、画素アレイ２を挟んで両側にＶＳＲ３を備える。具体的には、ＶＳＲ３は、行列状に配設される単位画素ＰＩＣの行方向で、画素アレイ２の両側に配設される。

２個の各ＶＳＲ３は、行列状に配設される複数の単位画素ＰＩＣのうち、ＶＳＲ３に近い側に位置する半数の単位画素ＰＩＣに対して、それぞれ転送信号および選択信号を出力する。これにより、各ＶＳＲ３から各単位画素ＰＩＣへ転送信号および選択信号を出力してから、各単位画素ＰＩＣから画素信号が出力されるまでの時間を短縮することができる。

具体的には、転送信号および選択信号の伝送に要する時間は、ＶＳＲ３から各単位画素ＰＩＣまでの信号線Ｌ１，Ｌ２（図２参照）の配線容量が大きいほど長くなる。そこで、固体撮像装置１４ａでは、例えば、画素アレイ２の右側に設けられるＶＳＲ３によって、画素アレイ２内の右半分の領域に設けられる単位画素ＰＩＣへ転送信号および選択信号を出力させる。そして、画素アレイ２の左側に設けられるＶＳＲ３によって、画素アレイ２内の左半分の領域に設けられる単位画素ＰＩＣへ転送信号および選択信号を出力させる。

これにより、固体撮像装置１４ａでは、ＶＳＲ３から各単位画素ＰＩＣまでの信号線Ｌ１，Ｌ２の長さが短くなるので、ＶＳＲ３から各単位画素ＰＩＣまでの信号線Ｌ１，Ｌ２の配線容量が小さくなる。したがって、固体撮像装置１４ａによれば、転送信号および選択信号の出力から、画素信号が出力されるまでの時間を短縮することができる。

また、固体撮像装置１４ａの第２のチップ２０ａは、投影領域２ａを挟んで両側に、それぞれ、ＣＤＳ／ＡＤＣ４、メモリ５、ＨＳＲ６を備える。具体的には、ＣＤＳ／ＡＤＣ４、メモリ５、およびＨＳＲ６は、行列状に配設される単位画素ＰＩＣの行方向と平行な方向で、投影領域２ａの両側に配設される。

投影領域２ａの一側に設けられるＣＤＳ／ＡＤＣ４、メモリ５、およびＨＳＲ６は、行列状に配設される複数の単位画素ＰＩＣのうち、例えば、偶数番目の行の単位画素ＰＩＣから出力される画素信号を処理する。

かかる場合、投影領域２ａの他側に設けられるＣＤＳ／ＡＤＣ４、メモリ５、およびＨＳＲ６は、行列状に配設される複数の単位画素ＰＩＣのうち、奇数番目の行の単位画素ＰＩＣから出力される画素信号を処理する。

これにより、固体撮像装置１４ａでは、２組のＣＤＳ／ＡＤＣ４、メモリ５、およびＨＳＲ６によって、画素信号を並行して処理することができる。したがって、固体撮像装置１４ａによれば、画素信号に対する信号処理に要する時間を半減させることができる。

次に、変形例２に係る固体撮像装置１４ｂについて説明する。図７に示すように、変形例２に係る固体撮像装置１４ｂは、第１のチップ１０ｂがアナログ回路３０を備え、第２のチップ２０ｂがロジック回路４０を備える点をのぞき、変形例１に係る固体撮像装置１４ａと同様の構成である。

アナログ回路３０は、例えば、ＶＳＲ３へ電圧を供給する昇圧回路などが含まれる。かかるアナログ回路３０は、画素アレイ２を挟んで両側に配置される。具体的には、アナログ回路３０は、行列状に配設される単位画素ＰＩＣの列方向で、画素アレイ２の両側に配設される。

このように、固体撮像装置１４ｂでは、１個のチップで構成される場合であれば、ＣＤＳ／ＡＤＣ４、メモリ５、およびＨＳＲ６などが設けられるはずの空きスペースに、アナログ回路３０が設けられる。

したがって、固体撮像装置１４ｂによれば、１個のチップで構成される場合であれば、チップの外側に設けられるようなアナログ回路３０を第１のチップ１０ｂ内に納めることができるので、固体撮像装置１４ｂが設けられる機器全体のサイズの小型化が可能となる。

また、ロジック回路４０は、例えば、ＩＳＰ１５（図１参照）などの信号処理回路が含まれる。かかるロジック回路４０は、投影領域２ａを挟んで両側に配置される。具体的には、ロジック回路４０は、行列状に配設される単位画素ＰＩＣの行方向で、投影領域２ａの両側に配設される。

このように、固体撮像装置１４ｂでは、１個のチップで構成される場合であれば、ＶＳＲ３などが設けられるはずの空きスペースに、ロジック回路４０が設けられる。したがって、固体撮像装置１４ｂによれば、１個のチップで構成される場合であれば、チップの外側に設けられるようなロジック回路４０を第２のチップ２０ｂ内に納めることができるので、固体撮像装置１４ｂが設けられる機器全体のサイズの小型化が可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ デジタルカメラ、１１ カメラモジュール、１２ 後段処理部、１３ 撮像光学系、１４，１４ａ、１４ｂ 固体撮像装置、１５ ＩＳＰ、１６ 記憶部、１７ 表示部、２ 画素アレイ、３ ＶＳＲ、４ ＣＤＳ／ＡＤＣ、５ メモリ、６ ＨＳＲ、７１，７２ ＴＧ、ＰＤ 光電変換素子、ＴＲＳ 転送トランジスタ、ＦＤ フローティングディフュージョン、ＲＳＴ リセットトランジスタ、ＡＤＲ アドレストランジスタ、ＡＭＰ 増幅トランジスタ、Ｌ１〜Ｌ４ 信号線、１０，１０ａ，１０ｂ 第１のチップ、２０，２０ａ，２０ｂ 第２のチップ。

Claims (5)

1. 撮像画像の各画素に対応する複数の光電変換素子が２次元アレイ状に配置された画素アレイを有し、前記光電変換素子によって光電変換される信号電荷に応じた画素信号を前記画素毎に出力する第１のチップと、
   前記第１のチップが積層され、前記画素アレイを前記第１のチップの厚さ方向に投影して形成される投影領域の外側に、前記第１のチップから出力される前記画素信号を格納するメモリを有する第２のチップと
   を備えることを特徴とする固体撮像装置。
2. 前記第１のチップは、
   当該第１のチップを厚さ方向に貫通して前記画素信号を前記第２のチップへ出力する貫通電極
   を備えることを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１のチップは、
   前記画素アレイを挟んで両側に、前記画素信号を出力させる前記画素を前記光電変換素子の行単位で選択する垂直選択回路
   を備える
   ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
4. 前記第２のチップは、
   前記投影領域を挟んで両側に、それぞれ、前記画素信号に対して信号処理を行う信号処理回路および前記メモリ
   を備えることを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
5. 前記メモリは、
   ＤＲＡＭ（Dynamic Random Access Memory）である
   ことを特徴とする請求項１〜４のいずれか一つに記載の固体撮像装置。

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