KR20170096644A - 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치 - Google Patents
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Abstract
표시 기판은 베이스 기판, 베이스 기판 상에 배치되며 액티브 패턴, 게이트 전극 및 복수의 절연막들을 포함하는 하부 적층 구조물, 하부 적층 구조물 상에 배치되는 배선들, 배선들 상에 각각 형성된 유색 처리된 캡핑 패턴들을 포함한다.
Description
본 발명은 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 화소 회로 및 배선들을 포함하는 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시(Organic Light Emitting Display: OLED) 장치 및 액정 표시 장치(Liquid Display Device: LCD)와 같은 표시 장치에 있어서, 예를 들면 박막 트랜지스터(Thin Film Transistor: TFT), 커패시터 및 각종 배선들을 포함하는 표시 기판이 제공되며, 상기 표시 기판 상에 전극들 및 발광층을 포함하는 표시 구조물이 형성될 수 있다.
최근, 상기 표시 장치의 해상도가 증가함에 따라, 화소들 및 회로들의 임계 사이즈가 감소하고 있다. 따라서, 고해상도의 표시 장치를 안정적으로 구현하기 위해 미세 패턴을 균일하게 형성하기 위한 공정들이 연구되고 있다.
본 발명의 일 과제는 우수한 표시 품질을 갖는 표시 기판을 제공하는 것이다.
본 발명의 일 과제는 우수한 표시 품질을 갖는 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 일 과제는 우수한 표시 품질을 갖는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 기판은 베이스 기판, 상기 베이스 기판 상에 배치되며, 액티브 패턴, 게이트 전극 및 복수의 절연막들을 포함하는 하부 적층 구조물, 상기 하부 적층 구조물 상에 배치되는 배선들, 및 상기 배선들 상에 각각 형성된 유색 처리된 캡핑 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 적층 구조물은 복수의 단차들을 포함하며, 상기 배선들은 서로 높이가 다른 상면들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캡핑 패턴들의 상면들은 서로 동일한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 캡핑 패턴들은 유색 물질이 함유된 비감광성 고분자 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 유색 물질은 흑색 물질 또는 염료를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 염료는 약 300 nm 내지 약 500 nm 범위의 파장에 대해 광흡수성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 절연막들은 상기 베이스 기판의 상면 상에 형성된 배리어 막, 상기 액티브 패턴을 커버하며 상기 배리어 막 상에 형성된 게이트 절연막, 및 상기 게이트 전극을 커버하며 상기 게이트 절연막 상에 형성된 층간 절연막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 서로 중첩되는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다. 상기 게이트 절연막은 상기 액티브 패턴 및 상기 제1 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 형성된 제2 게이트 절연막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선들 중 상기 하부 적층 구조물의 높이 방향으로 상기 액티브 패턴, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 모두 중첩되는 부분들이 가장 높은 상면들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 배선들 중 상기 액티브 패턴, 상기 제1 게이트 전극 및 상기 제2 게이트 전극이 생략된 상기 하부 적층 구조물의 영역과 중첩되는 부분들이 가장 낮은 상면들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 층간 절연막 및 상기 게이트 절연막을 관통하며 상기 액티브 패턴과 접촉하는 제1 전극 및 제2 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 제1 전극 및 상기 제2 전극 상에 각각 형성된 제1 전극 캡핑 패턴 및 제2 전극 캡핑 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극 캡핑 패턴 및 상기 제2 전극 캡핑 패턴은 상기 캡핑 패턴들과 동일한 물질을 포함하며, 상기 캡핑 패턴들과 동일한 높이의 상면들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 표시 기판은 상기 제1 전극 및 상기 제2 전극을 커버하며 상기 층간 절연막 상에 형성된 비아 절연막, 상기 비아 절연막 상에 배치되며 상기 제2 전극과 전기적으로 연결되는 제3 전극, 및 상기 비아 절연막 상에서 상기 제3 전극을 부분적으로 커버하는 화소 정의막을 더 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 베이스 기판, 상기 베이스 기판 상에 배치되며 액티브 패턴, 게이트 전극 및 복수의 절연막들을 포함하는 하부 적층 구조물, 상기 하부 적층 구조물 상에 배치되며 높이가 다른 상면들을 포함하는 배선들, 상기 배선들 상에 각각 형성되며 동일한 높이의 상면들을 포함하는 캡핑 패턴들, 상기 복수의 절연막들의 적어도 일부를 관통하여 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 드레인 전극과 전기적으로 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 표시층, 및 상기 표시층을 사이에 두고 상기 화소 전극과 중첩되는 대향 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캡핑 패턴들은 유색 처리된 비감광성 고분자 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캡핑 패턴들은 염료 또는 흑색 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 배선들과 교차하며 연장하는 게이트 라인들을 더 포함할 수 있다. 상기 게이트 전극은 서로 중첩되는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선들은 상기 하부 적층 구조물의 영역에 따라 단차들을 포함하며, 상기 단차들이 상기 캡핑 패턴들에 의해 평탄화될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 기판의 제조 방법에 따르면 베이스 기판 상에 액티브 패턴을 형성할 수 있다. 상기 베이스 기판 상에 상기 액티브 패턴을 덮는 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막 상에 게이트 전극을 형성할 수 있다. 상기 게이트 절연막 상에 상기 게이트 전극을 덮는 층간 절연막을 형성할 수 있다. 상기 층간 절연막 상에 상기 액티브 패턴 및 상기 게이트 전극 중 적어도 하나와 중첩되는 부분에서 단차를 포함하는 도전막을 형성할 수 있다. 상기 도전막 상에 평탄화 막을 형성할 수 있다. 상기 평탄화 막 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막을 부분적으로 제거하여 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 사용한 사진 식각 공정을 통해 상기 평탄화 막 및 상기 도전막을 부분적으로 제거하여 캡핑 패턴들 및 배선들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 막은 유색 처리된 비감광성 고분자를 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는 노광 공정을 수행하는 것을 포함하며, 상기 평탄화 막은 상기 노광 공정에 사용되는 광에 대해 흡수성을 갖는 염료를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막 및 상기 게이트 절연막을 관통하여 상기 액티브 패턴들과 접촉하는 전극들을 더 형성할 수 있다. 상기 전극들 상에 전극 캡핑 패턴들을 형성할 수 있다. 상기 전극들 및 상기 전극 캡핑 패턴들은 상기 사진 식각 공정을 통해 각각 상기 도전막 및 상기 평탄화 막으로부터 형성될 수 있다.
전술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 표시 기판 또는 표시 장치의 배선 형성을 위한 도전막을 형성하고, 상기 도전막 상에 평탄화 막 및 포토레지스트 막을 형성할 수 있다. 상기 평탄화 막에 의해 상기 도전막의 단차들이 평탄화될 수 있다. 따라서, 상기 포토레지스트 막에 대한 사진 식각 공정 시, 상기 단차들에 의해 야기되는 노광량의 불균일 분포가 감소 또는 제거될 수 있다. 그러므로, 원하는 미세 사이즈의 배선들이 상기 도전막으로부터 형성될 수 있다. 또한, 상기 평탄화막으로부터 상기 배선 상에 캡핑 패턴이 형성되며, 상기 캡핑 패턴에 의해 상기 배선으로부터의 반사광이 흡수되므로 표시 품질이 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다.
도 4는 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이다.
도 5 및 도 6은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다.
도 7 및 도 8은 각각 예시적인 실시예들에 따른 표시 기판에 포함되는 배선의 주변 영역을 확대 도시한 평면도 및 단면도이다.
도 9는 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 10 내지 도 24는 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 25 내지 도 27은 비교예에 따른 배선 형성 방법을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다.
도 4는 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이다.
도 5 및 도 6은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다.
도 7 및 도 8은 각각 예시적인 실시예들에 따른 표시 기판에 포함되는 배선의 주변 영역을 확대 도시한 평면도 및 단면도이다.
도 9는 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다.
도 10 내지 도 24는 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 25 내지 도 27은 비교예에 따른 배선 형성 방법을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 이 때, 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서는 중복되는 설명을 생략하기로 한다.
도 1은 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이다. 도 2 및 도 3은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다.
예를 들면, 도 1은 상기 표시 기판에 포함되는 화소의 회로 레이 아웃을 포함하고 있다. 예를 들면, 도 1은 인접하는 2개의 화소들을 도시하고 있다. 설명의 편의를 위해 도 1에서는 절연성 구조물들의 도시는 생략되었다. 한편, 도 1에서 베이스 기판(100)의 상면에 평행하며 서로 수직하게 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의한다. 상기 방향의 정의는 이후 모든 도면들에 동일하게 적용될 수 있다.
도 2는 도 1에 표시된 I-I'라인 및 II-II'라인들을 따라 절단한 단면도들을 포함하고 있다. 도 3은 도 1에 표시된 III-III'라인 및 IV-IV'라인을 따라 절단한 단면도들을 포함하고 있다.
도 1 내지 도 3을 참조하면, 상기 표시 기판은 베이스 기판(100) 상에 배치되는 액티브 패턴(110), 게이트 라인들(132, 134, 136), 게이트 전극(130) 및 배선들(160, 162, 164)을 포함할 수 있다. 배선들(160, 162, 164) 상에는 각각 캡핑 패턴(170, 172)이 형성될 수 있다.
상기 표시 기판은 복수의 절연막들을 포함하는 절연 구조 및 전극들을 추가적으로 포함할 수 있다. 상기 절연 구조는 배리어막(105), 게이트 절연막(120), 층간 절연막(140), 비아 절연막(180) 및 화소 정의막(195)을 포함할 수 있다. 상기 전극들은 제1 내지 제3 전극들(150, 155, 190)을 포함할 수 있다.
베이스 기판(100)으로서 유리 기판 또는 플라스틱 기판이 사용될 수 있다. 일부 실시예들에 있어서, 베이스 기판(100)은 투명성 및 소정의 유연성을 갖는 폴리머 재질의 물질을 포함할 수 있다. 이 경우, 상기 표시 기판은 투명 플렉시블 표시 장치에 채용될 수 있다. 예를 들면, 베이스 기판(100)은 폴리이미드, 폴리실록산, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 고분자 물질을 포함할 수 있다. 일 실시예에 있어서, 베이스 기판(100)은 폴리이미드를 포함할 수 있다.
베이스 기판(100)의 상면 상에는 배리어 막(105)이 형성될 수 있다. 배리어 막(105)에 의해 베이스 기판(100)을 통해 침투하는 수분이 차단될 수 있으며, 베이스 기판(100) 및 베이스 기판(100) 상에 형성된 구조물 사이의 불순물 확산이 차단될 수 있다.
배리어 막(105)은 예를 들면, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 일부 실시예들에 있어서, 배리어막(105)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수 있다.
액티브 패턴(110)은 배리어 막(105) 상에 배치될 수 있다. 액티브 패턴(110)은 각 화소 마다 반복적인 형상으로 배치될 수 있다. 액티브 패턴(110)은 폴리실리콘과 같은 실리콘 화합물을 포함할 수 있다. 액티브 패턴(110)의 일부 영역들에는 p형 혹은 n형 불순물이 도핑되어 전도성이 증가될 수 있다.
일부 실시예들에 있어서, 액티브 패턴(110)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 또는 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO)과 같은 산화물 반도체를 포함할 수도 있다.
게이트 절연막(120)은 배리어막(105) 상에 형성되어 액티브 패턴(110)을 커버할 수 있다. 예시적인 실시예들에 있어서, 게이트 절연막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 절연막(110)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.
도 2 및 도 3에 도시된 바와 같이, 게이트 절연막(110)은 배리어막(105) 및 액티브 패턴(110)의 표면들을 따라 컨포멀한 표면 프로파일을 가질 수 있다. 일부 실시예들에 있어서, 게이트 절연막(110)은 액티브 패턴(110)과 중첩되는 영역에서 단차를 포함할 수 있다.
게이트 절연막(110) 상에는 게이트 전극(130) 및 제1 내지 제3 게이트 라인들(132, 134, 136)이 배치될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(132, 134, 136)은 상기 제1 방향으로 연장하며 액티브 패턴(110)의 복수의 영역들과 중첩될 수 있다. 또한, 게이트 라인들(132, 134, 136)은 상기 제2 방향을 따라 복수의 화소들에 포함된 액티브 패턴(110)과 중첩될 수 있다.
게이트 전극(130)은 액티브 패턴(110)의 일 영역과 중첩되는 플레이트 형상을 가질 수 있다.
일부 실시예들에 있어서, 제1 게이트 라인(132)은 발광 제어 라인으로 제공될 수 있다. 제2 및 제3 게이트 라인들(134, 136)은 스캔 라인으로 제공될 수 있다. 게이트 전극(130)은 제1 게이트 라인(132) 및 제2 게이트 라인(134) 사이에 배치될 수 있다.
게이트 전극(130) 및 게이트 라인들(132, 134, 136)과 실질적으로 중첩되지 않는 액티브 패턴(110)의 영역들에는 상기 p형 또는 n형 불순물이 도핑되어 전도성이 부여될 수 있다. 게이트 전극(130) 및 게이트 라인들(132, 134, 136)과 실질적으로 중첩되는 액티브 패턴(110)의 영역들은 채널 영역으로 제공될 수 있다.
따라서, 게이트 전극(130) 및 게이트 라인들(132, 134, 136), 및 액티브 패턴(110)에 의해 복수의 트랜지스터들이 정의될 수 있다. 일부 실시예들에 있어서, 도 1에 도시된 바와 같이 게이트 전극(130) 및 액티브 패턴(110)의 중첩 영역에서 제1 트랜지스터(TR1)이 정의되며, 게이트 라인들(132, 134, 136) 및 액티브 패턴(110)의 중첩 영역들에서 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)이 정의될 수 있다.
일부 실시예들에 있어서, 제1 트랜지스터(TR1)는 표시 기판 또는 상기 표시 기판을 포함하는 표시 장치에 구동 전류를 공급하는 구동 트랜지스터로 제공될 수 있다. 예를 들면, 제7 트랜지스터(TR7)는 스위칭 트랜지스터로 제공될 수 있다.
게이트 전극(130) 및 게이트 라인들(132, 134, 136)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 게이트 전극(130) 및 게이트 라인들(132, 134, 136)은 물리적, 화학적 성질이 다른 2개 이상의 금속층이 적층된 구조를 가질 수 있다. 예를 들어, 게이트 전극(130) 및 게이트 라인들(132, 134, 136)은 저저항화를 위해, Al/Mo 구조 혹은 Ti/Cu 구조와 같은 복층 구조를 가질 수 있다.
층간 절연막(140)은 게이트 절연막(120) 상에 형성되어 게이트 전극(130) 및 게이트 라인들(132, 134, 136)을 커버할 수 있다. 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 층간 절연막(140)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.
도 2 및 도 3에 도시된 바와 같이, 층간 절연막(140)은 게이트 절연막(120), 게이트 전극(130) 및 게이트 라인들(132, 134, 136)의 표면들을 따라 컨포멀한 표면 프로파일을 가질 수 있다. 일부 실시예들에 있어서, 층간 절연막(140)은 액티브 패턴(110), 게이트 전극(130) 및/또는 게이트 라인들(132, 134, 136)과 중첩되는 영역에서 단차들을 포함할 수 있다.
도 2에 도시된 바와 같이, 제1 전극(150) 및 제2 전극(155)은 각각 층간 절연막(140) 및 게이트 절연막(120)을 관통하여 액티브 패턴(110)과 접촉할 수 있다. 예를 들면, 제1 전극(150) 및 제2 전극(155)은 액티브 패턴(110)의 불순물 영역들과 접촉할 수 있다. 예를 들면, 제2 게이트 라인(136)과 중첩되는 상기 불순물 영역들 사이의 액티브 패턴(110) 부분은 전하가 이동하는 채널 영역으로 제공될 수 있다.
일부 실시예들에 있어서, 제1 전극(150) 및 제2 전극(155)은 각각 소스 전극 및 드레인 전극으로 제공될 수 있다.
도 1 및 도 3에 도시된 바와 같이, 층간 절연막(140) 상에는 제1 내지 제3 배선들(160, 162, 164)이 배치될 수 있다.
제1 배선(160) 및 제2 배선(162)은 상기 제2 방향으로 연장되며 게이트 라인들(132, 134, 136)과 교차할 수 있다. 제1 배선(160) 및 제2 배선(162) 복수의 화소들에 공통적으로 제공되며, 상기 제1 방향을 따라 반복적으로 배치될 수 있다.
제1 배선(160)은 상기 제1 방향으로 이웃하는 화소들의 경계부에 배치될 수 있다. 도 1 및 도 3에 도시된 바와 같이, 제1 배선(160)은 이웃하는 2개의 화소들에 속한 액티브 패턴들(110)과 공통적으로 부분적으로 중첩될 수 있다. 일부 실시예들에 있어서, 제1 배선(160)은 상기 표시 기판 또는 상기 표시 장치의 전원 라인(예를 들면, ELVDD 라인)으로 제공될 수 있다.
제2 배선(162)은 제1 배선(160)과 상기 제1 방향으로 인접하며, 상기 제2 방향으로 연장하며 게이트 라인들(132, 134, 136) 및 게이트 전극(130)과 중첩될 수 있다. 일부 실시예들에 있어서, 제2 배선(162)은 상기 표시 기판 또는 상기 표시 장치의 데이터 라인으로 제공될 수 있다.
제2 배선(162)은 층간 절연막(140)을 사이에 두고 게이트 전극(130) 또는 게이트 라인들(132, 134, 136)과 중첩됨에 따라, 적어도 하나의 커패시터가 각 화소에 형성될 수 있다.
제3 배선(164)은 제2 게이트 라인(134)과 교차하며 게이트 전극(130) 및 액티브 패턴(110)과 전기적으로 연결될 수 있다. 예를 들면, 제3 배선(164)은 상기 표시 기판 또는 상기 표시 장치의 소스 라인으로 제공될 수 있다.
예시적인 실시예들에 따르면, 제1 내지 제3 배선들(160, 162, 164)은 하부의 적층 구조에 따라 단차를 포함할 수 있다. 예를 들면, 제1 내지 제3 배선들(160, 162, 164)은 서로 다른 높이의 상면들을 포함할 수 있다. 또한, 제1 내지 제3 배선들(160, 162, 164) 각각은 높이가 다른 복수의 상면들을 포함할 수 있다.
도 3에 도시된 바와 같이, 제2 배선(162)의 일부(제1 부분(162a)으로 지칭한다)는 게이트 전극(130) 및 액티브 패턴(110)을 포함하는 적층 구조 상에 배치될 수 있다. 따라서, 제2 배선(162)의 제1 부분(162a)은 상대적으로 높은 상면을 가질 수 있다. 제1 배선(160)의 일부는 게이트 전극(130)이 생략된 적층 구조 상에 배치되므로, 제2 배선(162)의 제1 부분(162a)보다 낮은 상면을 가질 수 있다. 제2 배선(162)의 다른 부분(제2 부분(162b)으로 지칭한다)은 게이트 전극(130) 및 액티브 패턴(110)이 생략된 적층 구조 상에 배치될 수 있다. 따라서, 제2 배선(162)의 제2 부분(162b)은 가장 낮은 위치의 상면을 가질 수 있다.
또한, 인접하는 액티브 패턴들(110) 사이에서 상기 적층 구조는 리세스를 포함함에 따라, 제1 배선(160) 역시 리세스 또는 단차를 포함할 수 있다.
제1 내지 제3 배선(160, 162, 164)들은 Ag, Mg, Al, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속, 상기 금속들의 합금 및/또는 상기 금속의 질화물을 포함할 수 있다. 제1 내지 제3 배선(160, 162, 164)은 서로 다른 2개 이상의 금속층이 적층된 구조를 가질 수도 있다.
한편, 일부 실시예들에 있어서, 층간 절연막(140)은 복수의 층을 포함할 수 있다. 예를 들면, 제1 전극(150) 및 제2 전극(155)은 제1 층간 절연막 상에 형성되며, 제1 전극(150) 및 제2 전극(155)을 덮는 제2 층간 절연막이 상기 제1 층간 절연막 상에 형성될 수 있다. 제1 내지 제3 배선들(160, 162, 164)은 상기 제2 층간 절연막 상에 배치될 수 있다.
제1 내지 제3 배선들(160, 162, 164)은 콘택들을 통해 액티브 패턴(110)과 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 제1 배선(160)은 제1 콘택(152a)을 통해 액티브 패턴(110)과 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 제1 콘택(152a)은 이웃하는 2개의 화소들에 속한 액티브 패턴들(110)과 함께 접촉할 수 있다. 제1 콘택(152a)을 통해 제1 배선(160)에서 액티브 패턴(110)으로 구동 전류가 공급될 수 있다.
제2 배선(162)은 제2 콘택(152b)을 통해 액티브 패턴(110)과 전기적으로 연결될 수 있다. 제3 배선(164)은 제3 콘택(152c) 및 제4 콘택(152d)을 통해 각각 게이트 전극(130) 및 액티브 패턴(110)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 도 3에 도시된 바와 같이, 배선들(160, 162, 164)의 상기 상면들 상에는 각각 캡핑 패턴들(170, 172)이 배치될 수 있다. 이에 따라, 배선들(160, 162, 164)의 상기 상면들이 캡핑 패턴들(170, 172)에 의해 커버되어 외부로 노출되지 않을 수 있다.
제1 배선(160) 상에는 제1 캡핑 패턴(170)이 배치되며, 제2 배선(162) 상에는 제2 캡핑 패턴(172)이 배치될 수 있다. 도 3에 도시되지는 않았으나, 제3 배선(164) 상에는 제3 캡핑 패턴이 배치될 수 있다.
예시적인 실시예들에 따르면, 상기 캡핑 패턴들은 모두 동일한 높이의 상면들을 가질 수 있다. 상대적으로 높은 위치의 상면을 포함하는 상기 배선 상에서 상기 캡핑 패턴은 상대적으로 얇은 두께를 가지며, 상대적으로 낮은 위치의 상면을 포함하는 상기 배선 상에서 상기 캡핑 패턴은 상대적으로 큰 두께를 가질 수 있다.
이에 따라, 제1 캡핑 패턴(170), 제2 캡핑 패턴(172) 및 상기 제3 캡핑 패턴의 상기 상면들은 동일한 평면 상에 위치할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 캡핑 패턴(170), 제2 캡핑 패턴(172) 및 상기 제3 캡핑 패턴의 상기 상면들은 베이스 기판(100)의 상기 상면으로부터 동일한 높이("H"로 표시됨)에 위치할 수 있다.
예시적인 실시예들에 따르면, 상기 캡핑 패턴들은 유색 고분자 물질을 포함할 수 있다. 일부 실시예들에 있어서, 상기 캡핑 패턴들은 유색 물질들이 분산 또는 결합된 비감광성 고분자 물질을 포함할 수 있다. 예를 들면, 상기 비감광성 고분자 물질은 노볼락(novolac), 폴리스티렌(polystyrene), 폴리히드록시 스티렌(polyhydroxystyrene: PHS), 폴리아크릴레이트(polyacrylate), 폴리메타크릴레이트(polymethacrylate), 폴리비닐에스테르(polyvinyl ester), 폴리비닐에테르(polyvinyl ether), 폴리올레핀(polyolefin), 폴리노르보넨(polynorbornene), 폴리에스테르(polyester), 폴리아미드(polyamide), 폴리카보네이트(polycarbonate) 등의 주쇄 구조의 고분자 물질을 포함하며, 상기 주쇄 구조 내에 노광 공정에 의해 반응하는 작용기(예를 들면, 이탈기 또는 보호기)를 포함하지 않을 수 있다.
상기 캡핑 패턴들에 포함된 유색 물질은, 예를 들면 카본 블랙과 같은 탄소 계열의 흑색 물질, 또는 광흡수성을 갖는 염료 물질을 포함할 수 있다. 일부 실시예들에 있어서, 상기 염료 물질은 약 300 nm 내지 약 500 nm 범위의 파장을 갖는 광에 흡수성을 가질 수 있다.
상기 캡핑 패턴들이 배선들(160, 162, 164)을 커버함에 따라, 배선들(160, 162, 164)로부터 반사되는 광이 흡수 또는 차단될 수 있다. 따라서, 외부광에 의한 표시 품질의 저하를 방지할 수 있다.
도 2에 도시된 바와 같이, 비아 절연막(180)은 층간 절연막(140) 상에 형성되어 제1 전극(150), 제2 전극(155) 및 상기 캡핑 패턴들을 커버할 수 있다. 설명의 편의를 위해, 도 3에서는 비아 절연막(180)의 도시가 생략되었다.
비아 절연막(180)은 제2 전극(155)과 제3 전극(190)을 전기적으로 연결시키는 비아(via) 구조를 수용할 수 있다. 일부 실시예들에 있어서, 비아 절연막(180)은 상기 표시 기판의 평탄화 막으로 제공될 수 있다. 비아 절연막(180)은 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 유기 물질을 포함할 수 있다.
제3 전극(190)은 비아 절연막(180) 상에 배치되며, 비아 절연막(180)을 관통하여 제2 전극(155)과 접촉 혹은 전기적으로 연결되는 상기 비아 구조를 포함할 수 있다. 예시적인 실시예들에 따르면, 제3 전극(190)은 각 화소 마다 독립적으로 배치될 수 있다. 제3 전극(190)은 상기 표시 기판 또는 표시 장치의 화소 전극 또는 양극(anode)로 제공될 수 있다.
일 실시예에 있어서, 제3 전극(190)은 일함수가 높은 투명 도전성 물질을 포함할 수 있다. 예를 들면, 제3 전극(190)은 인듐 주석 화합물(Indium Tin Oxide: ITO), 인듐 아연 화합물(Indium Zinc Oxide: IZO), 아연 산화물 또는 인듐 산화물을 포함할 수도 있다.
일 실시예에 있어서, 제3 전극(190)은 반사 전극으로 제공될 수 있다. 이 경우, 제1 전극(190)은 Ag, Mg, Al, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질 또는 이들 금속의 합금을 포함할 수 있다.
일 실시예에 있어서, 제3 전극(190)은 상기 투명 도전성 물질 및 상기 금속을 포함하는 복층 구조를 가질 수도 있다.
베이스 기판(100) 상에 형성된 상기 절연 구조, 액티브 패턴(110), 게이트 전극(130), 게이트 라인들(132, 134, 136), 배선들(160, 162, 164), 및 전극들(150, 155, 190)에 의해 상기 표시 장치의 백-플레인(Back-Plane: BP) 구조물이 정의될 수 있다.
상기 백-플레인 구조물은 화소 정의막(195)을 더 포함할 수도 있다. 화소 정의막(195)은 비아 절연막(180) 상에 형성되어, 제3 전극(190)의 주변부를 커버할 수 있다. 화소 정의막(195)은 폴리이미드 수지 또는 아크릴 수지와 같은 유기 물질을 포함할 수 있다.
도 4는 예시적인 실시예들에 따른 표시 기판을 나타내는 평면도이다. 도 5 및 도 6은 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도들이다. 도 5는 도 4에 표시된 I-I'라인 및 II-II'라인들을 따라 절단한 단면도들을 포함하고 있다. 도 6은 도 4에 표시된 III-III'라인 및 IV-IV'라인을 따라 절단한 단면도들을 포함하고 있다.
도 4 내지 도 6에 도시된 표시 기판은 게이트 전극 및 게이트 절연막의 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 표시 기판과 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 반복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 4 내지 도 6을 참조하면, 상기 표시 기판에 포함되는 게이트 전극 및 게이트 절연막은 복층 구조로 설계될 수 있다. 예시적인 실시예들에 따르면, 도 1 내지 도 3의 게이트 전극(130)과 실질적으로 동일한 제1 게이트 전극(130a)이 제1 게이트 절연막(120a) 상에 배치될 수 있다. 제1 게이트 절연막(120a)은 도 1 내지 도 3에 도시된 게이트 절연막(120)과 실질적으로 동일하거나 유사한 물질 및 프로파일을 가질 수 있다.
제1 게이트 절연막(120a) 상에 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)을 덮는 제2 게이트 절연막(120b)이 형성될 수 있다. 제2 게이트 절연막(120b)은 액티브 패턴(110), 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)과 중첩되는 영역에서 단차들을 포함할 수 있다.
제2 게이트 절연막(120b) 상에는 제2 게이트 전극(138)이 배치될 수 있다. 도 4에 도시된 바와 같이, 제2 게이트 전극(138)은 제1 및 제2 게이트 라인들(132, 134) 사이에서 제1 게이트 전극(130a)과 중첩되도록 배치될 수 있다. 일부 실시예들에 있어서, 제2 게이트 전극(138)은 상기 제2 방향으로 연장하며 복수의 화소들에 공통으로 제공될 수 있다.
제2 게이트 전극(138)은 제2 게이트 절연막(120b)을 사이에 두고 제1 게이트 전극(130a)과 중첩될 수 있다. 이에 따라, 제2 게이트 전극(138), 제2 게이트 절연막(120b) 및 제1 게이트 전극(130a)에 의해 예를 들면, 상기 표시 기판 또는 표시 장치의 스토리지 커패시터(Cst)가 정의될 수 있다.
층간 절연막(140)은 제2 게이트 절연막(120b) 상에 형성되어 제2 게이트 전극(138)을 커버할 수 있다. 층간 절연막(140)은 액티브 패턴(110), 제1 게이트 전극(130a) 및/또는 제2 게이트 전극(138)들과 중첩되는 영역들에서 높이가 변하는 단차들을 포함할 수 있다.
도 1 내지 도 3을 참조로 설명한 바와 같이, 층간 절연막(140) 상에는 서로 다른 높이의 상면들을 포함하는 제1 내지 제3 배선들(160, 162, 164)이 형성될 수 있다.
도 6에 도시된 바와 같이, 제2 배선(162)의 제1 부분(162a)은 제2 게이트 전극(138), 제1 게이트 전극(130a) 및 액티브 패턴(110)을 포함하는 적층 구조 상에 배치되므로 상대적으로 높은 상면을 가질 수 있다. 제1 배선(160)의 일부는 제1 게이트 전극(130a)이 생략된 적층 구조 상에 배치되므로, 제2 배선(162)의 제1 부분(162a)보다 낮은 상면을 가질 수 있다. 제2 배선(162)의 제2 부분(162b) 은 게이트 전극들(130a, 138) 및 액티브 패턴(110)이 생략된 적층 구조 상에 배치되므로 가장 낮은 위치의 상면을 가질 수 있다. 또한, 인접하는 액티브 패턴들(110) 사이에서 상기 적층 구조는 리세스를 포함함에 따라, 제1 배선(160) 역시 리세스 또는 단차를 포함할 수 있다.
도 1 내지 도 3을 참조로 설명한 바와 같이, 배선들(160, 162, 164) 상에는 각각 캡핑 패턴이 적층될 수 있다. 제1 배선(160) 상에는 제1 캡핑 패턴(170)이 배치되며, 제2 배선(162) 상에는 제2 캡핑 패턴(172)이 배치될 수 있다. 도 6에 도시되지는 않았으나, 제3 배선(164) 상에는 제3 캡핑 패턴이 배치될 수 있다.
상술한 바와 같이, 상기 캡핑 패턴들은 서로 다른 두께를 가지며, 모두 동일한 높이의 상면들을 가질 수 있다.
제1 전극(150) 및 제2 전극(155)이 층간 절연막(140), 제2 게이트 절연막(120b) 및 제1 게이트 절연막(120a)을 관통하며 액티브 패턴(110)과 접촉할 수 있다. 비아 절연막(180)은 층간 절연막(140) 상에 형성되어 제1 전극(150) 및 제2 전극(155)을 커버할 수 있다.
제3 전극(190)은 비아 절연막(180) 상에 배치되어 제2 전극(155)과 전기적으로 연결될 수 있다. 비아 절연막(180) 상에는 제3 전극(190)을 부분적으로 커버하는 화소 정의막(195)이 형성될 수 있다.
도 7 및 도 8은 각각 예시적인 실시예들에 따른 표시 기판에 포함되는 배선의 주변 영역을 확대 도시한 평면도 및 단면도이다. 예를 들면, 도 7 및 도 8은 도 4 내지 도 6의 표시 기판에 포함되는 제1 배선(160)의 일부 및 주변 적층 구조를 확대 도시한 도면들이다.
도 7 및 도 8을 참조하면, 제1 배선(160)은 상기 제2 방향으로 연장하며 서로 높이가 다른 복수의 상면들을 포함할 수 있다. 도 8에 도시된 바와 같이, 제2 게이트 전극(138) 및 액티브 패턴(110)과 중첩되는 영역("A"로 표시됨)에서 제1 배선(160)은 상대적으로 높은 상면을 가질 수 있다. 한편, 제2 게이트 전극(138) 및 액티브 패턴(110)이 생략되고 제2 게이트 라인(134)이 추가된 적층 구조 상에서(예를 들면, "C"로 표시된 영역에서) 제1 배선(160)은 상대적으로 낮은 상면을 가질 수 있다. 제2 게이트 전극(138), 액티브 패턴(110) 및 제2 게이트 라인(134)이 생략된 적층 구조 상에서(예를 들면, "B"로 표시된 영역에서) 제1 배선(160)은 가장 낮은 상면을 가질 수 있다.
제1 캡핑 패턴(170)은 제1 배선(160) 상을 커버하며, 상기 제2 방향으로 제1 배선(160)과 함께 연장될 수 있다. 도 8에 도시된 바와 같이, 제1 캡핑 패턴(170)은 제1 배선(160)의 단차 구조에 따라 두께가 변화될 수 있다.
예를 들면, "A" 영역에서 제1 캡핑 패턴(170)은 상대적으로 얇은 두께를 가질 수 있으며, "C" 영역에서 상대적으로 큰 두께를 가질 수 있다. "B" 영역에서 제1 캡핑 패턴(170)은 가장 두꺼운 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 캡핑 패턴(170)은 상술한 바와 같이 가변적인 두께를 가지며 실질적으로 평탄한 상면을 가질 수 있다. 따라서, 상기 적층 구조에 기인하는 제1 배선(160)의 상기 단차 구조가 제1 캡핑 패턴(170)에 의해 평탄화 될 수 있다.
도 9는 예시적인 실시예들에 따른 표시 기판을 나타내는 단면도이다. 도 9에 도시된 표시 기판은 전극 캡핑 패턴을 제외하고는 도 1 내지 도 3, 또는 도 4 내지 도 6을 참조로 설명한 표시 기판과 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 반복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 9를 참조하면, 제1 전극(150a) 및 제2 전극(155a)은 층간 절연막(140), 제2 게이트 절연막(120b) 및 제1 게이트 절연막(120a)을 관통하며 액티브 패턴(110)과 접촉할 수 있다. 일부 실시예들에 있어서, 제1 전극(150a) 및 제2 전극(155a)은 각각 하부 적층 구조에 따라, 높이가 서로 다른 상면 또는 단차를 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 전극(150a) 및 제2 전극(155a) 상에는 각각 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)이 배치될 수 있다. 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)은 각각 실질적으로 평탄한 상면을 가질 수 있다. 또한, 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)의 상기 상면들은 실질적으로 동일한 높이에 위치할 수 있다.
제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)에 의해 제1 전극(150a) 및 제2 전극(155a)에 포함된 상기 단차들이 실질적으로 제거되거나 평탄화될 수 있다.
일부 실시예들에 있어서, 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)은 상술한 캡핑 패턴들(170, 172)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다. 예를 들면, 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)은 유색 비감광성 고분자 물질을 포함할 수 있다.
일부 실시예들에 있어서, 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)은 상기 상면들은 캡핑 패턴들(170, 172)의 상면들과 실질적으로 동일한 높이에 위치할 수 있다.
제3 전극(190)은 비아 절연막(180) 및 제2 전극 캡핑 패턴(178b)을 관통하여 제2 전극(155a)과 접촉 또는 전기적으로 연결될 수 있다.
도 10 내지 도 24는 예시적인 실시예들에 따른 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 예를 들면, 도 10 내지 도 24는 도 4 내지 도 6을 참조로 설명한 표시 기판의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 10, 도 13 및 도 16 상기 제조 방법을 설명하기 위한 평면도들이다. 설명의 편의를 위해, 도 10, 도 13 및 도 16에서는 절연성 구조물들의 도시는 생략되었다. 도 11, 도 14, 도 17, 도 19 및 도 24는 상기 평면도들에 표시된 I-I'라인 및 II-II'라인들을 따라 절단한 단면도들을 포함하고 있다. 도 12, 도 15, 도 18 및 도 20 내지 도 23은 상기 평면도들에 표시된 III-III'라인 및 IV-IV'라인을 따라 절단한 단면도들을 포함하고 있다.
도 10 내지 도 12를 참조하면, 베이스 기판(100) 상에 배리어 막(105)을 형성하고, 배리어 막(105) 상에 액티브 패턴(110)을 형성할 수 있다.
베이스 기판(100)으로서 유리 기판 또는 플라스틱 기판이 사용될 수 있다. 일부 실시예들에 있어서, 베이스 기판(100)은 투명성 및 소정의 유연성을 갖는 폴리머 재질의 사용하여 제조될 수 있다.
배리어 막(105)은 베이스 기판(100)의 상면을 전체적으로 커버하도록 형성될 수 있다. 배리어 막(105) 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
배리어 막(105) 상에 예를 들면, 비정질 실리콘 또는 폴리실리콘을 사용하여 반도체 층을 형성한 후, 상기 반도체 층을 패터닝하여 액티브 패턴(110)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 반도체 층 형성 후, 저온 폴리실리콘(Low Temperature Polycrystalline silicon: LTPS) 공정 또는 레이저 결정화 공정과 같은 결정화 공정을 수행할 수 있다.
일부 실시예들에 있어서, 상기 반도체 층은 IGZO, ZTO, ITZO 등과 같은 산화물 반도체를 사용하여 형성될 수도 있다.
도 10에 도시된 바와 같이, 액티브 패턴(110)은 각 화소 마다 반복적인 형상으로 배열되도록 패터닝될 수 있다.
도 13 내지 도 15를 참조하면, 배리어 막(105) 상에 액티브 패턴(110)을 덮는 제1 게이트 절연막(120a)을 형성하고, 제1 게이트 절연막(120a) 상에 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)을 형성할 수 있다.
제1 게이트 절연막(120a)은 배리어 막(105) 및 액티브 패턴(110)의 표면들을 따라 컨포멀하게 형성될 수 있다. 제1 게이트 절연막(120a)은 액티브 패턴(110) 상에서 돌출부를 포함할 수 있다. 제1 게이트 절연막(120a)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
제1 게이트 절연막(120a) 상에 제1 도전막을 형성한 후, 상기 제1 도전막을 패터닝하여 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)을 형성할 수 있다. 상기 제1 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 상기 제1 도전막은 복수의 금속층을 적층하여 형성될 수도 있다.
제1 게이트 전극(130a)은 액티브 패턴(110)의 일 영역과 중첩되는 플레이트 형상으로 패터닝될 수 있다. 게이트 라인들(132, 134, 136)은 상기 제1 방향으로 연장하도록 패터닝될 수 있다.
예를 들면, 제1 게이트 라인(132)은 발광 제어 라인으로 제공되며, 제2 및 제3 게이트 라인들(134, 136)은 스캔 라인으로 제공될 수 있다.
일부 실시예들에 있어서, 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136) 형성 후, 액티브 패턴(110)에 이온 주입 공정을 통해 p형 불순물 또는 n형 불순물을 주입할 수 있다. 예를 들면, 상기 이온 주입 공정 시, 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)이 이온 주입 마스크로 사용될 수 있다. 따라서, 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)과 중첩되지 않는 액티브 패턴(110) 부분들에 불순물 영역이 형성되어, 전기 전도성이 증가될 수 있다.
액티브 패턴(110) 및 제1 게이트 전극(130a), 및 액티브 패턴(110) 및 게이트 라인들(132, 134, 136)의 중첩부들에서 도 1 또는 도 4에 도시된 바와 같이, 트랜지스터들이 정의될 수 있다.
도 16 내지 도 18을 참조하면, 제1 게이트 절연막(120a) 상에 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)을 덮는 제2 게이트 절연막(120b)을 형성할 수 있다. 제2 게이트 절연막(120b) 상에는 제2 게이트 전극(138)이 형성될 수 있다.
제2 게이트 절연막(120b)은 제1 게이트 절연막(120a), 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136)의 표면들을 따라 컨포멀하게 형성될 수 있다. 제2 게이트 절연막(120b)은 액티브 패턴(110), 제1 게이트 전극(130a) 및 게이트 라인들(132, 134, 136) 상에서 돌출부 또는 단차들을 포함할 수 있다. 제2 게이트 절연막(120b)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다
예를 들면, 제2 게이트 절연막(120b) 상에 제2 도전막을 형성하고, 상기 제2 도전막을 패터닝하여 제2 게이트 전극(138)을 형성할 수 있다. 상기 제2 도전막은 금속, 합금 또는 금속 질화물을 사용하여 형성될 수 있다. 상기 제2 도전막은 복수의 금속층을 적층하여 형성될 수도 있다.
제2 게이트 전극(138)은 제2 게이트 절연막(120b)을 사이에 두고 제1 게이트 전극(130a)과 중첩되도록 패터닝 될 수 있다. 또한, 제2 게이트 전극(138)은 상기 제1 방향으로 연장하며, 복수의 화소들에 공통적으로 제공될 수 있다.
도 19 및 도 20을 참조하면, 제2 게이트 절연막(120b) 상에 제2 게이트 전극(138)을 덮는 층간 절연막(140)을 형성할 수 있다. 층간 절연막(140)은 액티브 패턴(110), 제1 및 제2 게이트 전극들(138, 130a) 및 게이트 라인들(132, 134, 136)과 중첩되는 영역에서 서로 다른 높이의 단차들을 포함할 수 있다. 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
이후, 예를 들면 제3 게이트 라인(136)의 양 측부에서 층간 절연막(140), 제2 게이트 절연막(120b) 및 제1 게이트 절연막(120a)을 관통하여 액티브 패턴(110)과 접촉하는 제1 전극(150) 및 제2 전극(155)을 형성할 수 있다.
예를 들면, 층간 절연막(140), 제2 게이트 절연막(120b) 및 제1 게이트 절연막(120a)을 관통하여 제3 게이트 라인(136)의 상기 양 측부에서 액티브 패턴(110)을 노출시키는 콘택 홀들을 형성할 수 있다. 층간 절연막(140) 상에 상기 콘택 홀들을 채우는 제3 도전막을 형성하고, 상기 제3 도전막을 사진 식각 공정을 통해 패터닝하여 제1 전극(150) 및 제2 전극(155)을 형성할 수 있다. 상기 제3 도전막은 예를 들면, 금속, 금속 질화물 및/또는 합금을 사용하여 형성될 수 있다.
일부 실시예들에 있어서, 제1 전극(150) 및 제2 전극(155)은 각각 소스 전극 및 드레인 전극으로 제공될 수 있다.
일부 실시예들에 있어서, 층간 절연막(140)은 복층 구조로 형성될 수도 있다. 예를 들면, 제2 게이트 절연막(120b) 및 제2 게이트 전극(138) 상에 제1 층간 절연막이 형성되고, 상기 제1 층간 절연막, 제2 게이트 절연막(120b) 및 제1 게이트 절연막(120a)을 관통하는 제1 전극(150) 및 제2 전극(155)이 형성될 수 있다. 이후, 상기 제1 층간 절연막 상에 제1 전극(150) 및 제2 전극(155)을 덮는 제2 층간 절연막이 형성될 수도 있다.
도 21을 참조하면, 층간 절연막(140) 상에 제4 도전막(165)을 형성하고, 제4 도전막(165) 상에 평탄화 막(175)을 형성할 수 있다.
제4 도전막(165)은 서로 높이가 다른 상면들 또는 단차들을 포함할 수 있다. 예를 들면, 제4 도전막(165)은 액티브 패턴(110), 제1 게이트 전극(130a) 및 제2 게이트 전극(138)을 포함하는 적층 구조 상에서는 상대적으로 높은 상면을 가지며, 액티브 패턴(110), 제1 게이트 전극(130a) 및/또는 제2 게이트 전극(138)이 생략된 적층 구조 상에서는 상대적으로 낮은 상면을 가질 수 있다. 제4 도전막(165)은 예를 들면, 금속, 금속 질화물 및/또는 합금을 사용하여 형성될 수 있다.
평탄화 막(175)은 제4 도전막(165)을 전체적으로 커버하며 제4 도전막(165)에 포함된 상기 단차들을 실질적으로 제거할 수 있다. 예시적인 실시예들에 따르면, 평탄화 막(175)은 유색 고분자 물질을 사용하여 스핀 코팅(spin coating) 공정과 같은 코팅 공정을 통해 형성될 수 있다.
일부 실시예들에 있어서, 평탄화 막(175)은 유색 물질들이 분산 또는 결합된 비감광성 고분자 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 비감광성 고분자 물질은 고분자 주쇄 구조 내에 노광 공정에 의해 반응하는 작용기(예를 들면, 이탈기 또는 보호기)를 포함하지 않을 수 있다.
상기 유색 물질은, 예를 들면 카본 블랙과 같은 탄소 계열의 흑색 물질, 또는 광흡수성을 갖는 염료 물질을 포함할 수 있다. 일부 실시예들에 있어서, 상기 염료 물질은 약 300 nm 내지 약 500 nm 범위의 파장을 갖는 광에 흡수성을 가질 수 있다.
도 22를 참조하면, 평탄화 막(175) 상에 포토레지스트 패턴(177)을 형성할 수 있다.
예시적인 실시예들에 따르면, 평탄화 막(175) 상에 스핀 코팅 공정을 통해 포토레지스트 고분자를 포함하는 조성물을 도포하여 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막 상에 노광 공정을 형성하고, 현상 공정을 통해, 예를 들면 상기 포토레지스트 막의 노광부를 제거하여 포토레지스트 패턴(177)을 형성할 수 있다.
상기 포토레지스트 고분자는 감광성 고분자를 포함할 수 있다. 예를 들면, 상기 감광성 고분자는 상기 노광 공정에 의해 유도되는 광화학반응에 의해 참여할 수 있는 이탈기 또는 보호기가 반복 단위로서 결합된 주쇄 구조를 포함할 수 있다. 상기 주쇄 구조는 예를 들면 노볼락, 폴리스티렌, 폴리히드록시 스티렌, 폴리아크릴레이트, 폴리메타크릴레이트, 폴리비닐에스테르, 폴리비닐에테르, 폴리올레핀, 폴리노르보넨, 폴리에스테르, 폴리아미드, 폴리카보네이트 등을 포함할 수 있다.
상기 조성물은 화학 증폭 레지스트(chemically amplified resist: CAR) 조성물일 수 있다. 이 경우, 상기 조성물은 광산 발생제(photoacid generator: PAG)를 포함할 수 있다.
일부 실시예들에 있어서, 상기 노광 공정의 광원은 I-라인, G-라인, H-라인과 같은 자외선 광원을 포함할 수 있다. 상술한 바와 같이, 평탄화 막(175)은 약 300 nm 내지 약 500 nm 범위의 파장에서 광흡수성을 가지므로, 하부 적층 구조에 따른 난반사 광을 흡수할 수 있다.
또한, 평탄화 막(175)에 의해 제4 도전막(165)의 상기 단차가 제거되므로, 상기 포토레지스트 막이 균일한 두께로 형성될 수 있다. 따라서, 상기 포토레지스트 막의 두께 차이에 따른 노광량의 산포를 억제할 수 있다.
그러므로, 불균일한 반사광 및 노광량의 산포가 억제되어 원하는 피치, 너비를 갖는 포토레지스트 패턴(177)이 형성될 수 있다.
도 23을 참조하면, 포토레지스트 패턴(177)을 식각 마스크로 사용하여 평탄화 막(175) 및 제4 도전막(165)을 패터닝할 수 있다. 이에 따라, 층간 절연막(140) 상에 제1 및 제2 배선들(160, 162) 및 제1 및 제2 캡핑 패턴들(170, 172)이 형성될 수 있다.
제1 캡핑 패턴(170) 및 제2 캡핑 패턴(172)은 각각 제1 배선(160) 및 제2 배선(162)의 상면을 커버하며, 서로 동일한 높이의 상면들을 가질 수 있다. 또한, 도 4에 도시된 바와 같이, 제3 배선(164)이 제1 및 제2 배선들(160, 162)과 함께 형성되며, 제3 배선(164)의 상면을 커버하는 제3 캡핑 패턴이 형성될 수 있다.
일부 예시적인 실시예들에 있어서, 도 9에 도시된 바와 같이, 제1 전극(150) 및 제2 전극(155) 상면을 커버하는 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)이 상기 캡핑 패턴들과 함께 평탄화 막(175)으로부터 형성될 수도 있다. 일부 실시예들에 있어서, 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)은 상기 캡핑 패턴들과 동일한 높이의 상면들을 가질 수 있다.
도 24를 참조하면, 층간 절연막(140) 상에 상기 배선들 및 캡핑 패턴들을 덮는 비아 절연막(180)을 형성할 수 있다. 예를 들면, 비아 절연막(180)은 유기 고분자 물질을 사용하여 스핀 코팅 공정을 통해 형성되며, 실질적으로 평탄한 상면을 가질 수 있다.
이후, 비아 절연막(180)을 부분적으로 제거하여 제2 전극(155)의 상면을 적어도 부분적으로 노출시키는 비아 홀을 형성할 수 있다. 비아 절연막(180) 상에 상기 비아 홀을 적어도 부분적으로 채우는 제5 도전막을 형성하고, 상기 제5 도전막을 패터닝하여 제3 전극(190)을 형성할 수 있다. 제3 전극(190)은 예를 들면, 화소 전극 또는 양극으로 제공될 수 있다. 상기 제5 도전막은 금속, 합금 및/또는 투명 도전성 산화물을 포함하도록 형성될 수 있다.
비아 절연막(180) 상에는 제3 전극(190) 상면을 부분적으로 커버하는 화소 정의막(195)이 형성될 수 있다. 화소 정의막(195)은 예를 들면, 폴리이미드 수지 또는 아크릴 수지와 같은 감광성 유기 물질을 도포한 후, 노광 및 현상 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 화소 정의막(195)은 고분자 물질 또는 무기 물질을 사용하여 잉크젯 프린팅 공정과 같은 프린팅 공정을 통해 형성될 수도 있다.
상술한 배리어 막(105), 반도체 층, 제1 및 제2 게이트 절연막들(120a, 120b), 제1 내지 제5 도전막들 및 층간 절연막(140)은 예를 들면, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(high density plasma-chemical vapor deposition: HDP-CVD) 공정, 스퍼터링(sputtering) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD), 원자층 증착(Atomic Layer Deposition: ALD), 열 증착 공정, 진공 증착 공정 또는 프린팅 공정들 중에서 적어도 하나의 공정을 통해 형성될 수 있다.
도 25 내지 도 27은 비교예에 따른 배선 형성 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 도 10 내지 도 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 베이스 기판(100) 상에 순차적으로 배리어 막(105), 액티브 패턴(110), 제1 게이트 절연막(120a), 제1 게이트 전극(130a), 제2 게이트 절연막(120b), 제2 게이트 전극(138) 및 층간 절연막(140)을 형성하고, 층간 절연막(140) 상에 배선 형성을 위한 제4 도전막(165)이 형성될 수 있다. 비교예에 따르면, 제4 도전막(165)에 대한 사진 식각 공정 수행을 위한 포토레지스트 막(300)을 제4 도전막(165) 상에 직접 형성할 수 있다. 포토레지스트 막(300)의 두께는 하부 적층 구조에 따라 변화될 수 있다.
도 26을 참조하면, 포토레지스트 막(300)에 대해 노광 공정을 수행할 수 있다. 예를 들면, 투명 기판(310) 및 차광 패턴(320)을 포함하는 노광 마스크(330)를 배치하고, 차광 패턴들(320) 사이의 투명 기판(310)을 투과부로 활용하여 노광 공정을 수행할 수 있다.
도 26에 도시된 바와 같이, 상대적으로 두꺼운 하부 적층 구조의 영역("D"로 표시됨)에서는 상대적으로 광이 수평 방향으로 분산될 수 있다.
도 27을 참조하면, 포토레지스트 막(300)의 노광부를 현상 공정을 통해 제거하여 제1 내지 제3 포토레지스트 패턴들(303, 305, 307)을 형성할 수 있다.
도 26에서 설명된 바와 같이, "D" 영역에서는 상기 광이 수평 방향으로 분산되어, 제1 포토레지스트 패턴(303)은 지나치게 과식각된 형상을 가질 수 있다. 이에 따라서, 제1 포토레지스트 패턴(303)의 너비는 원하는 너비보다 지나치게 감소되어, 배선의 저항 증가, 배선의 단절과 같은 불량을 야기할 수 있다.
그러나, 상술한 본 발명의 예시적인 실시예들에 따르면, 포토레지스트 막을 형성하기 전에 유색 고분자 물질을 포함하는 평탄화 막(175)을 형성할 수 있다. 이에 따라, 상기 하부 적층 구조의 단차가 실질적으로 제거되어 상기 포토레지스트 막은 전체적으로 균일한 두께로 형성될 수 있다.
따라서, 상기 비교예에서와 같이 포토레지스트 막(300)의 두께 변화에 따른 노광량의 산포가 감소되어 원하는 미세 치수의 포토레지스트 패턴 및 배선을 형성할 수 있다.
도 28은 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다. 예를 들면, 도 28은 상술한 예시적인 실시예들에 따른 표시 기판을 포함하는 유기 발광 표시(OLED) 장치를 도시하고 있다. 상기 표시 기판의 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 28에서 상기 표시 기판은 도 1 또는 도 4에 도시된 I-I' 라인 및 IV-IV' 라인을 따라 절단한 단면도로 도시되었으며, 예를 들어 도 9를 참조로 설명한 구조 가질 수 있다.
상술한 바와 같이, 배선(예를 들면, 제2 배선(162)) 상에는 캡핑 패턴(예를 들면, 제2 캡핑 패턴(172))이 형성될 수 있다. 또한, 일부 실시예들에 있어서, 제1 전극(150a) 및 제2 전극(155a) 상에는 각각 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)이 형성될 수 있다.
일부 실시예들에 있어서, 상기 캡핑 패턴, 제1 전극 캡핑 패턴(178a) 및 제2 전극 캡핑 패턴(178b)의 상면들은 실질적으로 동일한 평면 상에 위치할 수 있다.
상기 표시 장치는 상기 표시 기판 상에 배치되는 표시층(200), 제4 전극(210), 보호층(220), 충전층(230) 및 인캡슐레이션(encapsulation) 기판(240)을 포함할 수 있다.
표시층(200)은 화소 정의막(195) 및 제3 전극(190) 상에 배치될 수 있다. 예를 들면, 표시층(200)은 화소 정의막(195)의 측벽 및 화소 정의막(195)에 의해 노출된 제3 전극(190)의 상면 상에 배치될 수 있다.
표시층(200)은 적색 화소(Pr), 녹색 화소(Pg) 및 청색 화소(Pb) 마다 독립적으로 패터닝되어 각 화소별로 다른 색광들을 발생시키는 유기 발광층을 포함할 수 있다. 상기 유기 발광층은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 및 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
일부 실시예들에 있어서, 표시층(200)은 제3 전극(190) 및 상기 유기 발광층 사이에 배치되는 정공 수송층(hole transport layer: HTL)을 더 포함할 수 있다. 또한, 표시층(200)은 상기 유기 발광층 상에 배치되는 전자 수송층(electron transport layer: ETL)을 더 포함할 수 있다.
상기 정공 수송층은 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등과 같은 정공 수송 물질을 포함할 수 있다.
상기 전자 수송층은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP), 트리아졸(TAZ), 페닐퀴나졸린(phenylquinazoline) 등과 같은 전자 수송 물질을 포함할 수 있다.
일부 실시예들에 있어서, 상기 유기 발광층, 상기 정공 수송층 및 상기 전자 수송층 중 적어도 하나는 화소 별로 패터닝되지 않고, 복수의 화소들에 공통으로 제공될 수 있다. 일 실시예에 있어서, 상기 유기 발광층은 상기 복수의 화소들에 공통으로 제공되며, 각 화소별 색상은 컬러 필터를 통해 구현할 수 있다. 이 경우, 상기 투명 표시 장치는 W-OLED(White-OLED) 로 제공될 수 있다.
일부 실시예들에 있어서, 표시층(200)은 상술한 유기 발광층 대신 액정층을 포함할 수도 있다. 이 경우, 상기 투명 표시 장치는 액정 표시 장치(Liquid Crystal Display: LCD)로 제공될 수 있다.
제4 전극(210)은 화소 정의막(195) 및 표시층(200) 상에 배치될 수 있다. 제4 전극(210)은 표시층(200)을 사이에 두고 제3 전극(190)과 서로 마주보도록 배치되는 대향 전극으로 제공될 수 있다.
예시적인 실시예들에 따르면, 제4 전극(210)은 복수의 상기 화소들 상에서 공통적으로 연장되는 공통 전극으로 제공될 수 있다. 또한, 제4 전극(210) 상기 표시 장치의 음극(cathode)으로 제공될 수 있다.
예를 들면, 제4 전극(210)은 Ag, Mg, Al, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 일 함수가 낮은 금속 물질 또는 이들 금속의 합금을 포함할 수 있다.
제4 전극(210) 상에는 보호층(220)이 형성될 수 있다. 보호층(220)은 제4 전극(210) 및 표시층(200)의 패시베이션을 위한 캡핑막으로 제공될 수 있다.
보호층(220) 상부에 인캡슐레이션 기판(240)이 배치되고, 보호층(220) 및 인캡슐레이션 기판(240) 사이에는 충전층(230)이 더 포함될 수 있다.
인캡슐레이션 기판(240)으로서 예를 들면, 유리 재질 또는 폴리머 재질 기판을 사용할 수 있다. 충전층(230)은 예를 들면, 실질적으로 투명성 또는 투과성을 갖는 유기 물질을 포함할 수 있다.
일부 실시예들에 있어서, 인캡슐레이션 기판(240) 및 충전층(230) 대신 유/무기 복합층을 밀봉 필름으로 활용할 수도 있다. 일부 실시예들에 있어서, TFE(Thin Film Encapsulation)를 상기 밀봉필름으로 활용할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 기판은, 예를 들면 서브미크론 수준의 미세 배선을 포함하는 OLED 장치, LCD 장치 등과 같은 각종 표시 장치에 채용되어 고해상도를 구현할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 베이스 기판
105: 배리어 막
120: 게이트 절연막 120a: 제1 게이트 절연막
120b: 제2 게이트 절연막 130: 게이트 전극
130a: 제1 게이트 전극 132: 제1 게이트 라인
134: 제2 게이트 라인 136: 제3 게이트 라인
138: 제2 게이트 전극 140: 층간 절연막
150, 150a: 제1 전극
152a, 152b, 152c, 152d: 제1 내지 제4 콘택
155, 155a: 제2 전극 160: 제1 배선
162: 제2 배선 162a: 제1 부분
162b: 제2 부분 164: 제3 배선
165: 제4 도전막 170: 제1 캡핑 패턴
172: 제2 캡핑 패턴 175: 평탄화 막
177: 포토레지스트 패턴 178a: 제1 전극 캡핑 패턴
178b: 제2 전극 캡핑 패턴 180: 비아 절연막
190: 제3 전극 195: 화소 정의막
200: 표시층 210: 제4 전극
220: 보호층 230: 충전층
240: 인캡슐레이션 기판 300: 포토레지스트 막
303, 305, 307: 포토레지스트 패턴
310: 투명 기판 320: 차광 패턴
330: 노광 마스크
120: 게이트 절연막 120a: 제1 게이트 절연막
120b: 제2 게이트 절연막 130: 게이트 전극
130a: 제1 게이트 전극 132: 제1 게이트 라인
134: 제2 게이트 라인 136: 제3 게이트 라인
138: 제2 게이트 전극 140: 층간 절연막
150, 150a: 제1 전극
152a, 152b, 152c, 152d: 제1 내지 제4 콘택
155, 155a: 제2 전극 160: 제1 배선
162: 제2 배선 162a: 제1 부분
162b: 제2 부분 164: 제3 배선
165: 제4 도전막 170: 제1 캡핑 패턴
172: 제2 캡핑 패턴 175: 평탄화 막
177: 포토레지스트 패턴 178a: 제1 전극 캡핑 패턴
178b: 제2 전극 캡핑 패턴 180: 비아 절연막
190: 제3 전극 195: 화소 정의막
200: 표시층 210: 제4 전극
220: 보호층 230: 충전층
240: 인캡슐레이션 기판 300: 포토레지스트 막
303, 305, 307: 포토레지스트 패턴
310: 투명 기판 320: 차광 패턴
330: 노광 마스크
Claims (23)
- 베이스 기판;
상기 베이스 기판 상에 배치되며, 액티브 패턴, 게이트 전극 및 복수의 절연막들을 포함하는 하부 적층 구조물;
상기 하부 적층 구조물 상에 배치되는 배선들; 및
상기 배선들 상에 각각 형성된 유색 처리된 캡핑 패턴들을 포함하는 표시 기판. - 제1항에 있어서, 상기 하부 적층 구조물은 복수의 단차들을 포함하며, 상기 배선들은 서로 높이가 다른 상면들을 포함하는 표시 기판.
- 제2항에 있어서, 상기 캡핑 패턴들의 상면들은 서로 동일한 높이를 갖는 표시 기판.
- 제1항에 있어서, 상기 캡핑 패턴들은 유색 물질이 함유된 비감광성 고분자 물질을 포함하는 표시 기판.
- 제4항에 있어서, 상기 유색 물질은 흑색 물질 또는 염료를 포함하는 표시 기판.
- 제5항에 있어서, 상기 염료는 300 nm 내지 500 nm 범위의 파장에 대해 광흡수성을 갖는 표시 기판.
- 제1항에 있어서, 상기 복수의 절연막들은,
상기 베이스 기판의 상면 상에 형성된 배리어 막;
상기 액티브 패턴을 커버하며 상기 배리어 막 상에 형성된 게이트 절연막; 및
상기 게이트 전극을 커버하며 상기 게이트 절연막 상에 형성된 층간 절연막을 포함하는 표시 기판. - 제7항에 있어서, 상기 게이트 전극은 서로 중첩되는 제1 게이트 전극 및 제2 게이트 전극을 포함하며,
상기 게이트 절연막은,
상기 액티브 패턴 및 상기 제1 게이트 전극 사이에 형성된 제1 게이트 절연막; 및
상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 형성된 제2 게이트 절연막을 포함하는 표시 기판. - 제8항에 있어서, 상기 배선들 중 상기 하부 적층 구조물의 높이 방향으로 상기 액티브 패턴, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 모두 중첩되는 부분들이 가장 높은 상면들을 갖는 표시 기판.
- 제8항에 있어서, 상기 배선들 중 상기 액티브 패턴, 상기 제1 게이트 전극 및 상기 제2 게이트 전극이 생략된 상기 하부 적층 구조물의 영역과 중첩되는 부분들이 가장 낮은 상면들을 갖는 표시 기판.
- 제7항에 있어서, 상기 층간 절연막 및 상기 게이트 절연막을 관통하며 상기 액티브 패턴과 접촉하는 제1 전극 및 제2 전극을 더 포함하는 표시 기판.
- 제11항에 있어서, 상기 제1 전극 및 상기 제2 전극 상에 각각 형성된 제1 전극 캡핑 패턴 및 제2 전극 캡핑 패턴을 더 포함하는 표시 기판.
- 제12항에 있어서, 상기 제1 전극 캡핑 패턴 및 상기 제2 전극 캡핑 패턴은 상기 캡핑 패턴들과 동일한 물질을 포함하며, 상기 캡핑 패턴들과 동일한 높이의 상면들을 갖는 표시 기판.
- 제11항에 있어서,
상기 제1 전극 및 상기 제2 전극을 커버하며 상기 층간 절연막 상에 형성된 비아 절연막;
상기 비아 절연막 상에 배치되며 상기 제2 전극과 전기적으로 연결되는 제3 전극; 및
상기 비아 절연막 상에서 상기 제3 전극을 부분적으로 커버하는 화소 정의막을 더 포함하는 표시 기판. - 베이스 기판;
상기 베이스 기판 상에 배치되며, 액티브 패턴, 게이트 전극 및 복수의 절연막들을 포함하는 하부 적층 구조물;
상기 하부 적층 구조물 상에 배치되며, 높이가 다른 상면들을 포함하는 배선들;
상기 배선들 상에 각각 형성되며 동일한 높이의 상면들을 포함하는 캡핑 패턴들;
상기 복수의 절연막들의 적어도 일부를 관통하여 상기 액티브 패턴과 전기적으로 연결되는 소스 전극 및 드레인 전극;
상기 드레인 전극과 전기적으로 연결되는 화소 전극;
상기 화소 전극 상에 배치되는 표시층; 및
상기 표시층을 사이에 두고 상기 화소 전극과 중첩되는 대향 전극을 포함하는 표시 장치. - 제15항에 있어서, 상기 캡핑 패턴들은 유색 처리된 비감광성 고분자 물질을 포함하는 표시 장치.
- 제16항에 있어서, 상기 캡핑 패턴들은 염료 또는 흑색 물질을 포함하는 표시 장치.
- 제15항에 있어서, 상기 배선들과 교차하며 연장하는 게이트 라인들을 더 포함하며,
상기 게이트 전극은 서로 중첩되는 제1 게이트 전극 및 제2 게이트 전극을 포함하는 표시 장치. - 제18항에 있어서, 상기 배선들은 상기 하부 적층 구조물의 영역에 따라 단차들을 포함하며, 상기 단차들이 상기 캡핑 패턴들에 의해 평탄화되는 표시 장치.
- 베이스 기판 상에 액티브 패턴을 형성하는 단계;
상기 베이스 기판 상에 상기 액티브 패턴을 덮는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 절연막 상에 상기 게이트 전극을 덮는 층간 절연막을 형성하는 단계;
상기 층간 절연막 상에 상기 액티브 패턴 및 상기 게이트 전극 중 적어도 하나와 중첩되는 부분에서 단차를 포함하는 도전막을 형성하는 단계;
상기 도전막 상에 평탄화 막을 형성하는 단계;
상기 평탄화 막 상에 포토레지스트 막을 형성하는 단계;
상기 포토레지스트 막을 부분적으로 제거하여 포토레지스트 패턴을 형성하는 단계; 및
상기 포토레지스트 패턴을 사용한 사진 식각 공정을 통해 상기 평탄화 막 및 상기 도전막을 부분적으로 제거하여 캡핑 패턴들 및 배선들을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제20항에 있어서, 상기 평탄화 막은 유색 처리된 비감광성 고분자를 사용하여 형성되는 표시 기판의 제조 방법.
- 제21항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는 노광 공정을 수행하는 것을 포함하며,
상기 평탄화 막은 상기 노광 공정에 사용되는 광에 대해 흡수성을 갖는 염료를 포함하는 표시 기판의 제조 방법. - 제20항에 있어서, 상기 층간 절연막 및 상기 게이트 절연막을 관통하여 상기 액티브 패턴들과 접촉하는 전극들을 형성하는 단계; 및
상기 전극들 상에 전극 캡핑 패턴들을 형성하는 단계를 더 포함하며,
상기 전극들 및 상기 전극 캡핑 패턴들은 상기 사진 식각 공정을 통해 각각 상기 도전막 및 상기 평탄화 막으로부터 형성되는 표시 기판의 제조 방법.
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