KR20170094207A - 반도체 패키지를 마킹하는 방법 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법은 복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계 - 각각의 반도체 다이는 활성 표면 및 활성 표면의 반대편인 배면을 포함함 - 를 포함할 수 있다. 코팅 기계를 사용하여 웨이퍼 위에 그리고 웨이퍼 내의 복수의 반도체 다이 각각의 배면 상에 감광성 층이 형성될 수 있다. 디지털 노출 기계 및 현상제를 사용하여 감광성 층 내에 복수의 반도체 다이 각각에 대한 식별 마크가 형성될 수 있는데, 여기서 식별 마크의 두께는 감광성 층의 두께의 50% 이하이다. 감광성 층은 경화될 수 있다. 웨이퍼는 복수의 반도체 디바이스로 낱개화될 수 있다.

Description

반도체 패키지를 마킹하는 방법{METHOD OF MARKING A SEMICONDUCTOR PACKAGE}
관련 출원
본 출원은 2014년 8월 26일자로 출원된 미국 가출원 제62/042,183호의 이익을 주장하고, 2014년 12월 16일자로 출원된 미국 가출원 제62/092,322호의 이익을 추가로 주장하며, 이러한 출원들의 개시 내용 전체는 이로써 이러한 참조에 의해 포함된다.
기술분야
본 발명은 대체로 반도체 디바이스 및 패키징에 관한 것이고, 더 구체적으로는, 패키지 레벨 직렬화를 이용한, 반도체 다이와 같은 반도체 패키지 및 패키지 컴포넌트의 식별, 추적, 또는 양측 모두에 관한 것이다.
반도체 디바이스는 보통 현대의 전자 제품에서 발견된다. 반도체 디바이스는 전기 컴포넌트의 수 및 밀도 면에서 다양하다. 이산 반도체 디바이스는, 대체로, 한 가지 타입의 전기 컴포넌트, 예를 들어 발광 다이오드(LED), 소신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 MOSFET(metal oxide semiconductor field effect transistor)를 포함한다. 집적된 반도체 디바이스는 전형적으로 수백 개 내지 수백만 개의 전기 컴포넌트를 포함한다. 집적된 반도체 디바이스의 예는 마이크로제어기, 마이크로프로세서, 전하 결합 디바이스(charged-coupled device, CCD), 태양 전지, 및 디지털 마이크로-미러 디바이스(digital micro-mirror device, DMD)를 포함한다.
반도체 디바이스는 신호 프로세싱, 고속 계산, 전자기 신호의 송수신, 전자 디바이스의 제어, 태양광의 전기 변환, 및 텔레비전 디스플레이를 위한 시각적 투영의 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 또한 군사용 응용물, 항공기 산업, 자동차, 산업용 제어기, 및 사무용 설비에서도 발견된다.
반도체 디바이스는 반도체 재료의 전기적 특성을 활용한다. 반도체 재료의 원자 구조는 그의 전기 전도성이 전기장 또는 베이스 전류의 인가에 의해 또는 도핑 공정을 통해 조작되게 한다. 도핑은 반도체 디바이스의 전도성을 조작 및 제어하도록 반도체 재료에 불순물을 도입시킨다.
반도체 디바이스는 능동 및 수동 전기 구조물을 포함한다. 바이폴라 및 전계 효과 트랜지스터를 비롯한 능동 구조물은 전기 전류의 흐름을 제어한다. 도핑 레벨 및 전기장 또는 베이스 전류의 인가 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 촉진하거나 제한한다. 저항기, 커패시터, 및 인덕터를 비롯한 수동 구조물은 다양한 전기적 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다. 수동 및 능동 구조물은 전기적으로 접속되어 회로를 형성하는데, 회로는 반도체 디바이스가 고속 계산 및 다른 유용한 기능을 수행할 수 있게 한다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조(front-end manufacturing) 및 백엔드 제조(back-end manufacturing)를 이용하여 제조되고, 각각의 공정은 잠재적으로 수백 개의 단계를 수반한다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 반도체 다이의 형성을 수반한다. 본 명세서에서 사용되는 바와 같은 "반도체 다이"라는 용어는 해당 단어의 단수형 및 복수형 양측 모두를 지칭하며, 이에 따라, 단일의 반도체 디바이스 및 다수의 반도체 디바이스 양측 모두를 지칭할 수 있다. 네이티브 웨이퍼 상에서의 반도체 다이의 제조 또는 프론트엔드 제조 동안, 각각의 반도체 다이는 전형적으로 동일하고, 능동 컴포넌트 및 수동 컴포넌트를 전기적으로 접속시킴으로써 형성되는 회로를 포함한다. 백엔드 제조는 완성된 웨이퍼로부터 개개의 반도체 다이를 낱개화하는 것 및 다이를 패키징하여 구조적 지지 및 환경적 격리를 제공하는 것을 수반할 수 있다.
개개의 반도체 다이 및 반도체 패키지는 반도체 다이 및 반도체 패키지를 식별, 추적, 또는 양측 모두를 하기 위해 반도체 다이 또는 반도체 패키지의 배면 상의 프린팅 또는 레이저 마킹과 같은 식별자로 마킹될 수 있다. 이와 같이, 반도체 다이 및 패키지의 마킹은 네이티브 반도체 웨이퍼로부터의 반도체 다이의 낱개화 전에, 또는 프론트엔드 제조 공정, 백엔드 제조 공정, 또는 양측 모두에서의 낱개화 및 패키징 후에 행해질 수 있다.
도 1은 종래 기술에서 공지된 바와 같은 마킹 또는 식별자(4)를 포함하는 반도체 패키지(2)의 일 실시예를 도시한다. 마킹(4)은 패키지의 외부 표면 상에, 예컨대 프린팅 또는 레이저 마킹에 의해 봉합재 또는 성형 화합물 내에 또는 그 상에 형성된다. 마킹(4)은 문자숫자식 글자, 코드, 및 패키지(2)의 배향을 식별하기 위한 노치(5), 핀 또는 다른 I/O 상호접속부와 같은 제1 입력/출력(I/O) 상호접속부를 식별할 수 있는 핀 식별자, 점, 또는 원(6)을 포함할 수 있는 다른 심볼 또는 도안을 포함할 수 있다. 마킹(4)은, 또한, 로트-트레이스 코드, 디바이스 마크, 로고, 일자 코드, 제조 공장 위치, 또는 다른 바람직한 정보 중 하나 이상을 포함할 수 있다.
전술한 그리고 다른 태양, 특징, 및 이점은 발명을 실시하기 위한 구체적인 내용 및 도면으로부터 그리고 청구범위로부터 당업자에게는 명백할 것이다.
따라서, 일 태양에서, 반도체 디바이스를 제조하는 방법은 복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계를 포함할 수 있는데, 여기서 각각의 반도체 다이는 활성 표면 및 활성 표면의 반대편인 배면을 포함한다. 코팅 기계를 사용하여 웨이퍼 위에 그리고 웨이퍼 내의 복수의 반도체 다이 각각의 배면 상에 감광성 층이 형성될 수 있다. 디지털 노출 기계 및 현상제를 사용하여 감광성 층 내에 복수의 반도체 다이 각각에 대한 식별 마크가 형성될 수 있는데, 여기서 식별 마크의 두께는 감광성 층의 두께의 50% 이하이다. 감광성 층은 경화될 수 있다. 웨이퍼는 복수의 반도체 디바이스로 낱개화될 수 있다.
반도체 디바이스를 제조하는 방법은 웨이퍼가 네이티브 반도체 웨이퍼이고 웨이퍼가 재구성된 웨이퍼 또는 재구성된 패널인 것을 추가로 포함할 수 있다. 길이, 폭, 또는 길이와 폭 양측 모두가 150 마이크로미터 이하인 특징부 크기를 갖는 식별 마크가 형성될 수 있다. 10 내지 60 마이크로미터(μm)의 범위 내의 두께를 포함하는 감광성 층이 형성될 수 있고, 2 내지 30 마이크로미터의 범위 내의 두께를 갖는 고유 식별 마크가 형성될 수 있다. 비감광성 층 및 감광성 층을 포함하는 다중 필름 재료로서 감광성 층이 형성될 수 있는데, 여기서 감광성 층의 두께는 비감광성 층의 두께 이하이다. 약 300 밀리미터의 직경을 갖는 웨이퍼가 형성될 수 있고, 약 300 mm의 직경을 포함하는 웨이퍼에 대해 25 WPH(wafers per hour) 이상의 속도로 복수의 반도체 다이 각각에 대한 고유 식별 마크가 형성될 수 있다.
다른 태양에서, 반도체 디바이스를 제조하는 방법은 복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계를 포함할 수 있는데, 여기서 각각의 반도체 다이는 활성 표면 및 활성 표면의 반대편인 배면을 포함한다. 웨이퍼 위에 그리고 웨이퍼 내의 복수의 반도체 다이 각각의 배면 위에 감광성 층이 형성될 수 있다. 디지털 노출 기계 및 현상제를 사용하여 감광성 층에 복수의 반도체 다이 각각에 대한 식별 마크가 형성될 수 있다. 감광성 층이 경화될 수 있고, 웨이퍼는 복수의 반도체 디바이스로 낱개화될 수 있다.
반도체 디바이스를 제조하는 방법은 웨이퍼가 네이티브 반도체 웨이퍼, 또는 재구성된 웨이퍼 또는 재구성된 패널인 것을 추가로 포함할 수 있다. 식별 마크는 길이, 폭, 또는 길이와 폭 양측 모두가 150 마이크로미터 이하인 특징부 크기를 포함할 수 있다. 웨이퍼 내의 복수의 반도체 다이 각각의 배면 상에 감광성 층이 형성될 수 있다. 비감광성 층 및 감광성 층을 포함하는 다중 필름 재료로서 감광성 층이 형성될 수 있다. 복수의 반도체 다이 각각에 대한 고유 식별 마크를 포함하는 식별 마크가 형성될 수 있다. 웨이퍼 위에 감광성 층을 형성하기 위한 코팅 기계는 필름 라미네이터, 스핀 코터, 커튼 코터, 또는 슬롯 다이 코터일 수 있다.
다른 태양에서, 반도체 디바이스를 제조하는 방법은 복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계를 포함할 수 있는데, 여기서 각각의 반도체 다이는 활성 표면 및 활성 표면의 반대편인 배면을 포함한다. 웨이퍼 위에 그리고 복수의 반도체 다이 각각의 위에 감광성 층이 형성될 수 있다. 감광성 층에 복수의 반도체 다이 각각에 대한 식별 마크가 형성될 수 있다.
반도체 디바이스를 제조하는 방법은 웨이퍼가 네이티브 반도체 웨이퍼, 또는 재구성된 웨이퍼 또는 재구성된 패널인 것을 추가로 포함할 수 있다. 식별 마크는 길이, 폭, 또는 길이와 폭 양측 모두가 150 마이크로미터 이하인 특징부 크기를 포함할 수 있다. 웨이퍼 내의 복수의 반도체 다이 각각의 배면 상에 감광성 층이 형성될 수 있다. 비감광성 층 및 감광성 층을 포함하는 다중 필름 재료로서 감광성 층이 형성될 수 있다. 감광성 층의 두께의 50% 이하인 두께를 갖는 식별 마크가 형성될 수 있다.
도 1은 종래 기술에서 공지된 바와 같은 반도체 패키지 상의 마킹을 도시한다.
도 2a 내지 도 2e는 복수의 반도체 다이를 포함하는 반도체 웨이퍼를 도시한다.
도 3a 내지 도 3f는 식별 마크를 갖는 반도체 패키지 및 식별 마크를 제공하는 방법의 태양을 도시한다.
도 4는 식별 마크를 포함하는 반도체 패키지의 일 실시예를 도시한다.
도 5는 식별 마크를 포함하는 복수의 반도체 패키지를 포함하는 웨이퍼의 일 실시예를 도시한다.
도 6은 식별 마크를 포함하는 복수의 반도체 패키지를 포함하는 웨이퍼의 일 실시예를 도시한다.
도 7은 식별 마크를 포함하는 반도체 패키지의 일 실시예를 도시한다.
도 8은 식별 마크를 포함하는 반도체 패키지의 일 실시예를 도시한다.
도 9는 식별 마크를 포함하는 반도체 패키지의 일 실시예를 도시한다.
도 10a 및 도 10b는 고유 식별자를 포함하는 반도체 패키지의 태양에 관한 공정 흐름을 도시한다.
본 발명의 실시예는 반도체 패키징을 개선하도록 하는 방법 및 시스템을 개시한다. 본 발명, 그의 태양 및 구현예는 본 명세서에 개시된 특정 패키지 타입, 재료 타입, 또는 다른 시스템 컴포넌트 예 또는 방법으로 제한되지 않는다. 반도체 제조 및 패키징에 따른, 당업계에 공지된 많은 추가적인 컴포넌트, 제조, 및 조립 절차는 본 발명으로부터의 특정 구현예와 함께 사용하기 위해 고려된다. 따라서, 예를 들어, 특정 구현예가 개시되지만, 그러한 구현예 및 구현용 컴포넌트는 의도된 동작에 따라 그러한 시스템 및 구현용 컴포넌트에 대해 당업계에 공지되어 있는 바와 같이 임의의 컴포넌트, 모델, 타입, 재료, 버전, 수량, 등을 포함할 수 있다. 일부 경우에 있어서, 주지된 공정 및 제조 기법은 본 발명을 불필요하게 이해하기 어렵게 만들지 않게 하기 위해 구체적인 세부사항이 기술되지 않았다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현들이고, 반드시 축척대로 묘사되지는 않는다.
단어 "예시적인", "예", 또는 그의 다양한 형태가 본 명세서에서 예, 사례, 또는 예시로서 역할을 하는 것을 의미하는 데 사용된다. "예시적인"으로서 또는 "예"로서 본 명세서에 기술되는 임의의 태양 또는 설계는 반드시 다른 태양 또는 설계보다 바람직하거나 유리한 것으로 해석되어야 하는 것은 아니다. 또한, 예는 오로지 명료성 및 이해를 위해서만 제공되며, 본 발명의 개시된 요지 또는 관련 부분을 임의의 방식으로 제한하거나 한정하고자 하도록 하는 것은 아니다. 다양한 범주의 다수의 추가적인 또는 대안의 예가 제시되었을 수 있지만 간결성을 위해 생략되었다는 것이 이해될 것이다.
본 명세서에서 사용되는 바와 같은 "위(over)", "사이(between)", 및 "상(on)"이라는 용어는 다른 층에 대한 하나의 층의 상대적 포지션을 지칭한다. 다른 층 위에 또는 아래에 침착 또는 배치된 하나의 층은 또 다른 층과 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재 층을 가질 수 있다. 층들 사이에 침착 또는 배치된 하나의 층은 그 층들과 직접적으로 접촉할 수 있거나, 또는 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2 층 "상"의 제1 층은 해당 제2 층과 접촉한다.
본 발명이 상이한 형태로 다수의 실시예를 포함하지만, 본 발명이 개시된 방법 및 시스템의 원리의 예시로서 간주될 것이고 개시된 개념의 넓은 태양을 예시된 실시예로 제한하도록 의도되지 않는다는 이해 하에 특정 실시예의 세부사항이 하기의 페이지에서 도면 및 기록된 설명에 제시된다. 게다가, 다른 제조 디바이스 및 예가 제공된 것들과 혼합 또는 치환될 수 있다는 것이 당업자에 의해 이해되어야 한다. 상기의 설명이 특정 실시예를 나타내는 대신, 다수의 수정이 본 발명의 사상으로부터 벗어나지 않으면서 이루어질 수 있고 이들 실시예 및 구현예가 다른 기술에도 마찬가지로 적용될 수 있다는 것이 이의없이 명백해질 것이다. 따라서, 개시된 요지는 본 발명의 사상 및 범주와 당업자의 지식 내에 속하는 모든 그러한 변경, 수정, 및 변형을 포괄하도록 의도된다.
반도체 디바이스는, 대체로, 두 가지의 복잡한 제조 공정, 즉 프론트엔드 제조 및 백엔드 제조를 이용하여 제조된다. 프론트엔드 제조는 반도체 웨이퍼의 표면 상에의 복수의 다이의 형성을 수반한다. 웨이퍼 상의 각각의 다이는 기능적 전기 회로를 형성하도록 전기적으로 접속되는 능동 및 수동 전기 컴포넌트들을 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전기 전류의 흐름을 제어하는 능력을 갖는다. 커패시터, 인덕터, 저항기, 및 변압기와 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 창출한다.
수동 및 능동 컴포넌트들은 도핑, 침착, 포토리소그래피, 에칭, 및 평탄화를 비롯한 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기법에 의해 반도체 재료에 불순물을 도입시킨다. 도핑 공정은 능동 디바이스 내의 반도체 재료의 전기 전도성을 수정하여, 반도체 재료를 절연체, 도체로 변환하거나, 또는 전기장 또는 베이스 전류에 응답하여 반도체 재료 전도율을 동적으로 변화시킨다. 트랜지스터는 전기장 또는 베이스 전류의 인가 시에 트랜지스터가 전기 전류의 흐름을 촉진 또는 제한할 수 있게 하기 위해 필요에 따라 배열되는 가변 도핑 타입 및 도핑 정도의 영역을 포함한다.
능동 및 수동 컴포넌트들은 상이한 전기 특성을 갖는 재료의 층에 의해 형성된다. 층은 침착되고 있는 재료의 타입에 의해 부분적으로 결정되는 다양한 침착 기법에 의해 형성될 수 있다. 예를 들어, 박막 침착은 화학 증착(CVD), 물리 증착(PVD), 전해 도금, 및 무전해 도금 공정을 수반할 수 있다. 각각의 층은 대체로 능동 컴포넌트, 수동 컴포넌트, 또는 컴포넌트들 사이의 전기적 접속의 일부분을 형성하도록 패턴화된다.
층은 패턴화될 층 위에 감광 재료, 예컨대 포토레지스트의 침착을 수반하는 포토리소그래피를 이용하여 패턴화될 수 있다. 패턴은 광을 이용하여 포토마스크로부터 포토레지스트로 전사된다. 일 실시예에서, 광이 적용된 포토레지스트 패턴의 부분은 용제를 사용하여 제거되어, 패턴화될 하부 층의 일부분을 노출시킨다. 다른 실시예에서, 광이 적용되지 않은 포토레지스트 패턴, 즉 네거티브 포토레지스트의 부분은 용제를 사용하여 제거되어, 패턴화될 하부 층의 일부분을 노출시킨다. 포토레지스트의 나머지 부분이 제거되어, 패턴화된 층을 뒤에 남긴다. 대안으로, 일부 타입의 재료는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다.
패턴화는 반도체 웨이퍼 표면 상의 상부 층 중 일부분이 제거되게 하는 기본 동작이다. 반도체 웨이퍼의 일부분은 포토리소그래피, 포토마스킹, 마스킹, 산화물 또는 금속 제거, 포토그래피 및 스텐실링, 및 마이크로리소그래피를 이용하여 제거될 수 있다. 포토리소그래피는 레티클(reticle) 또는 포토마스크에 패턴을 형성하는 것, 및 반도체 웨이퍼의 표면 층에 패턴을 전사시키는 것을 포함한다. 포토리소그래피는 2-단계 공정에서 반도체 웨이퍼의 표면 상에 능동 및 수동 컴포넌트들의 수평 치수를 형성한다. 첫째, 레티클 또는 마스크 상의 패턴이 포토레지스트의 층에 전사된다. 포토레지스트는 광에 노출될 때 구조 및 특성 면에서 변화를 겪는 감광성 재료이다. 포토레지스트의 구조 및 특성을 변화시키는 공정은 네거티브 작용 포토레지스트(negative-acting photoresist) 또는 포지티브 작용 포토레지스트(positive-acting photoresist) 중 어느 하나로서 일어난다. 둘째, 포토레지스트 층이 웨이퍼 표면에 전사된다. 전사는 에칭이 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 층의 일부분을 제거하는 경우에 일어난다. 포토레지스트의 화학물질은, 포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 층의 일부분이 제거되는 동안에 포토레지스트가 실질적으로 온전한 상태를 유지하고 화학적 에칭 용액에 의한 제거를 견디도록 하는 것이다. 포토레지스트를 형성, 노출, 및 제거하는 공정뿐 아니라 반도체 웨이퍼의 일부분을 제거하는 공정은 사용되는 특정 레지스트 및 원하는 결과에 따라 수정될 수 있다.
네거티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 중합으로 공지된 공정에서 가용성 상태로부터 불용성 상태로 변화된다. 중합 시, 중합되지 않는 재료는 광 또는 에너지 소스에 노출되고, 폴리머는 내에칭성(etch-resistant)인 가교결합 재료를 형성한다. 대부분의 네거티브 레지스트에서, 폴리머는 폴리아이소프렌이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되지 않는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 불투명한 패턴에 대응하는 구멍을 남긴다. 불투명한 영역에 패턴이 존재하는 마스크는 클리어 필드 마스크(clear-field mask)로 지칭된다.
포지티브 작용 포토레지스트에서, 포토레지스트는 광에 노출되고, 광분해(photosolubilization)로 공지된 공정에서 상대적으로 불용성인 상태로부터 훨씬 더 가용성인 상태로 변화된다. 광분해 시, 상대적으로 불용성인 레지스트는 적절한 광 에너지에 노출되고, 더 가용성인 상태로 변환된다. 레지스트의 광분해된 부분은 현상 공정에서 용제에 의해 제거될 수 있다. 기본적인 포지티브 포토레지스트 폴리머는 페놀-포름알데히드 노볼락 수지로도 지칭되는 페놀-포름알데히드 폴리머이다. 화학용제 또는 현상제로 가용성 부분(즉, 광에 노출되는 부분)을 제거하는 것은 레지스트 층에 레티클 상의 투명한 패턴에 대응하는 구멍을 남긴다. 투명한 영역에 패턴이 존재하는 마스크는 다크 필드 마스크(dark-field mask)로 지칭된다.
포토레지스트에 의해 커버되지 않는 반도체 웨이퍼의 상부 부분의 제거 후, 포토레지스트의 잔여물이 제거되어, 패턴화된 층을 뒤에 남긴다. 대안으로, 일부 타입의 재료는 무전해 및 전해 도금과 같은 기법을 이용한 이전의 침착/에칭 공정에 의해 형성된 영역 또는 공극에 재료를 직접적으로 침착시킴으로써 패턴화된다.
기존 패턴 위에 얇은 재료 필름을 침착시키는 것은 하부 패턴을 과대시할 수 있고, 불균일하게 편평한 표면을 생성할 수 있다. 균일하게 편평한 표면은 더 작고 더 조밀하게 패킹된 능동 및 수동 컴포넌트들을 생성하는 데 필요하다. 평탄화는 웨이퍼의 표면으로부터 재료를 제거하기 위해 그리고 균일하게 편평한 표면을 제조하기 위해 이용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼의 표면을 폴리싱하는 것을 수반한다. 연마(abrasive) 재료 및 부식성 화학물질이 폴리싱 동안에 웨이퍼의 표면에 추가된다. 연마재의 기계적 작용과 화학물질의 부식성 작용의 결합은 임의의 불규칙한 토포그래피를 제거하여, 균일하게 편평한 표면을 가져온다.
백엔드 제조는 완성된 웨이퍼를 개개의 반도체 다이로 커팅 또는 낱개화하고 나서 구조적 지지, 환경적 격리, 및 패키지 상호접속을 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 낱개화하기 위해, 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 지칭되는 웨이퍼의 비기능 영역을 따라서 절단된다. 웨이퍼는 레이저 커팅 툴 또는 쏘우 블레이드를 사용하여 낱개화된다.
일부 사례에서, 낱개화 후, 개개의 반도체 다이는 다른 시스템 컴포넌트와의 상호접속을 위한 핀 또는 콘택트 패드를 포함하는 패키지 기판에 실장된다. 이어서, 반도체 다이 위에 형성된 콘택트 패드는 패키지 내의 콘택트 패드에 접속된다. 전기적 접속이 솔더 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드를 사용하여 이루어질 수 있다. 봉합재 또는 다른 성형 재료가 패키지 위에 침착되어, 물리적 지지 및 전기적 격리를 제공할 수 있다. 이어서, 완성된 패키지는 전기 시스템 내에 삽입되고, 반도체 디바이스의 기능은 다른 시스템 컴포넌트가 이용가능하게 된다. 성형 또는 재구성된 웨이퍼 또는 패널을 이용한 반도체 패키지는 팬아웃 임베디드 다이 패키지 및 팬아웃 웨이퍼 레벨 패키지(fan-out wafer level package, fo-WLP)를 포함한다. 예를 들어 도 3a 내지 도 4 및 도 9와 관련하여, 그러한 프로세싱의 예가 제시 및 논의된다.
웨이퍼 레벨 패키징(WLP), 웨이퍼 레벨 칩 스케일 패키징(wafer level chip scale packaging, WLCSP), 또는 칩 스케일 패키징(chip scale packaging, CSP)과 같은 다른 사례에서, 구조적 지지, 환경적 격리, 및 패키지 상호접속을 위한 대부분의 또는 모든 패키지 프로세싱은 다이가 낱개화되기 전에 행해진다. 본 명세서에서 사용되는 바와 같이, WLP는, 반도체 다이 또는 집적 회로가 네이티브 웨이퍼 상에서 그의 패키징이 형성 또는 구축되고, 생성된 패키지 크기 또는 풋프린트가 크기 면에서 반도체 다이의 크기 또는 풋프린트와 동일한 임의의 반도체 패키지를 지칭할 수 있다. 본 명세서에서 사용되는 바와 같이, WLCSP 및 CSP는 단일의 직접 표면 실장가능 반도체 다이에 대한 패키지를 지칭하며, 여기서 패키지 크기 또는 풋프린트는 반도체 다이의 크기 또는 풋프린트보다 약간 더 클 수 있는데, 패키지 크기는 반도체 다이의 크기의 1.0배 초과이고 반도체 다이의 크기의 1.2배 미만이다. 예를 들어 도 5 내지 도 8과 관련하여, 그러한 프로세싱의 예가 제시 및 논의된다.
일부 사례에서, 반도체 패키징은 기계적 보호를 제공하도록 웨이퍼의 배면 상에 에폭시 필름을 적층하는 것을 포함할 수 있다. 통상적으로, 식별 마크를 제공하기 위해 배면 라미네이트 필름 상에 판독가능한 마크를 생성하는 데 레이저 마킹 또는 프린팅이 이용되어 왔다. 식별 마크는 도 1에서 식별 마크(4)로 도시된 바와 같이, 부품 번호, 제조 일자, 회사 로고, 제조 장소, 또는 다른 원하는 정보를 포함할 수 있다. 하기에 기술되는 바와 같이, 레이저, 프린팅, 또는 레이저와 프린팅 양측 모두를 이용하는 종래의 반도체 패키지 마킹 방법을 능가하도록 개선된 패키지 마킹 방법이 이용될 수 있다.
도 2a는 구조적 지지를 위해 베이스 기판 재료(22), 예컨대 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 또는 실리콘 탄화물을 제한 없이 갖는 네이티브 반도체 웨이퍼 또는 반도체 웨이퍼(20)의 평면도를 도시한다. 복수의 반도체 다이 또는 컴포넌트(24)가 전술된 바와 같은 비활성의 다이간 웨이퍼 영역 또는 쏘우 스트리트(26)에 의해 분리되는 웨이퍼(20) 상에 형성될 수 있다. 쏘우 스트리트(26)는 반도체 웨이퍼(20)를 개개의 반도체 다이(24)로 낱개화하기 위한 커팅 영역을 제공할 수 있다.
도 2b는 도 2a에 도시된 반도체 웨이퍼(20)의 일부분의 단면도를 도시한다. 각각의 반도체 다이(24)는 배면 또는 뒷면(28) 및 배면의 반대편인 활성 표면(30)을 포함할 수 있다. 활성 표면(30)은, 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호접속되는 능동 디바이스, 수동 디바이스, 전도성 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함할 수 있다. 예를 들어, 회로는 활성 표면(30) 내에 형성되어 DSP, ASIC, 메모리, 또는 다른 신호 프로세싱 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하는 하나 이상의 트랜지스터, 다이오드, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(24)는, 또한, RF 신호 프로세싱 또는 다른 목적을 위해 인덕터, 커패시터, 및 저항기와 같은 집적된 수동 디바이스(integrated passive device, IPD)를 포함할 수 있다. 일 실시예에서, 반도체 다이(24)는 플립칩 타입 디바이스를 포함할 수 있다.
전기 전도성 층(32)이 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적합한 금속 침착 공정을 이용하여 활성 표면(30) 위에 형성될 수 있다. 전도성 층(32)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 전도성 층(32)은 활성 표면(30) 상의 회로에 전기적으로 접속되는 콘택트 패드 또는 접합 패드로서 동작할 수 있다. 전도성 층(32)은, 도 2b에 도시된 바와 같이, 반도체 다이(24)의 에지로부터 제1 거리에 나란히 배치되는 콘택트 패드로서 형성될 수 있다. 대안으로, 전도성 층(32)은, 제1 로우(row)의 콘택트 패드가 다이의 에지로부터 제1 거리에 배치되고 제1 로우와 교번하는 제2 로우의 콘택트 패드가 다이의 에지로부터 제2 거리에 배치되도록 다수의 로우에서 오프셋되는 콘택트 패드로서 형성될 수 있다.
도 2c는 반도체 웨이퍼(20)가 반도체 웨이퍼(20)의 배면 또는 뒷면(28)을 평탄화시키고 그의 두께를 감소시키는, 그라인더(38)를 사용한 선택적 그라인딩 동작을 겪을 수 있음을 도시한다. 화학적 에칭이 또한 반도체 웨이퍼(20)를 제거 및 평탄화하는 데 이용될 수 있다. 반도체 웨이퍼(20)는, 또한, 쏘우 블레이드 또는 레이저 커팅 툴(39)을 사용하여 쏘우 스트리트(26)를 통해 개개의 반도체 다이(24)로 낱개화될 수 있다.
도 2b에 이어서, 도 2d는 절연 층, 패시베이션 층, 또는 폴리머 층(33)이 반도체 다이(24)의 활성 표면(30)에서와 같이 네이티브 웨이퍼(20)에 침착되어 그 상에 패턴화될 수 있음을 도시한다. 절연 층(33)은 폴리머 재료, 감광성 저온 경화 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 합성 필름, 필러를 갖는 절연 페이스트, 솔더 마스크 레지스트 필름, 액체 성형 화합물, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 알루미늄 산화물(Al2O3), 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함할 수 있다. 절연 층(33)은 프린팅, 스핀 코팅, 분무 코팅, 적층, 또는 다른 적합한 공정을 이용하여 침착될 수 있다. 절연 층(3)은 후속의 전기적 상호접속부에 대한 공간을 생성하도록 후속해서 패턴화될 수 있고 선택적으로 경화될 수 있다.
개구를 형성하도록 에칭, 레이저 드릴링, 기계적 드릴링, 또는 다른 적합한 공정에 의해 절연 층(33)의 일부분이 제거될 수 있다. 개구는 절연 층(33)을 완전히 통과해서 연장될 수 있으며, 반도체 다이(24) 또는 네이티브 웨이퍼(20)의 콘택트 패드(32) 또는 임의의 다른 부분을 노출시킬 수 있다. 도 2d는 후속으로 형성된 전도성 기둥부, 전도성 포스트, 또는 전도성 상호접속부(34)를 위한, 절연 층(33)을 통과하는 다수의 상이한 개구를 도시한다.
전도성 기둥부(34)는 콘택트 패드(32) 위에 형성될 수 있고, 그에 접속될 수 있다. 전도성 기둥부(34)는 프린팅, PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금, 금속 증착, 금속 스퍼터링, 또는 다른 적합한 금속 침착 공정과 같은 패턴화 및 금속 침착 공정을 이용하여 절연 층(33) 및 콘택트 패드(32) 상에 또는 그 위에 직접적으로 형성될 수 있다. 전도성 기둥부(34)는 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층일 수 있다. 일 실시예에서, 반도체 다이(24) 및 전도성 층(32) 위에 포토레지스트 층이 침착된다. 포토레지스트 층의 일부가 에칭 현상(etching development) 공정에 의해 노출 및 제거될 수 있다. 전도성 기둥부(34)는 선택적 도금 공정을 이용하여 구리 기둥부, 포스트, 또는 컬럼으로서 포토레지스트의 제거된 부분 내에 그리고 콘택트 패드(32) 위에 형성될 수 있다. 포토레지스트 층은 제거되어, 후속의 전기적 상호접속 및 반도체 다이(24)의 활성 표면(30)에 대한 스탠드오프(standoff)를 제공하도록 전도성 기둥부(34)를 남겨 둘 수 있다. 일부 실시예에서, 전도성 기둥부(34)는 10 내지 40 μm, 15 내지 25 μm의 범위 내의 높이(H1) 또는 약 20 μm의 높이를 포함할 수 있다.
절연 층(33) 및 전도성 기둥부(34)는, 반도체 웨이퍼(20)가 도 2d에 대해 전술된 바와 같이 그라인더(38) 및 쏘우 블레이드 또는 레이저 커팅 툴(39)을 사용한 그라인딩 및 낱개화를 겪기 전에 네이티브 반도체 웨이퍼(20) 상에 형성될 수 있다.
도 2b에 이어서, 도 2e는 도 2d에 대해 전술된 바와 같이 네이티브 웨이퍼(20)에 침착되어 그 상에 패턴화된 절연 층, 패시베이션 층, 또는 폴리머 층(33)을 도시한다. 도 2e는 도 2d로부터의 전도성 포스트(34)와 유사하거나 동일할 수 있는 전도성 기둥부, 전도성 포스트, 또는 전도성 상호접속부(36)를 추가로 도시한다. 전도성 포스트(35)는 콘택트 패드(32)와 전도성 기둥부(36) 사이에 팬인 재배선 층(RDL)으로서 형성될 수 있는 전도성 층(35) 위에, 그 상에, 또는 그와 전기 접촉하게 형성됨으로써 전도성 포스트(34)와는 상이하다.
전기 전도성 층(35)은 절연 층(33) 내의 개구, 절연 층(33), 및 콘택트 패드(32) 위에 그리고 그들과 접촉하게 침착될 수 있다. 비제한적인 예로서, 전도성 층(35)은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 침착될 수 있다. 전도성 층(35)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 텅스텐(W), 폴리실리콘, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층을 포함할 수 있다.
절연 층(33), 전도성 층(35), 및 전도성 기둥부(36)는 반도체 웨이퍼(20)가 도 2d에 대해 전술된 바와 같이 그라인더(38) 및 쏘우 블레이드 또는 레이저 커팅 툴(39)을 사용한 그라인딩 및 낱개화를 겪기 전에 네이티브 반도체 웨이퍼(20) 상에 형성될 수 있다.
도 3a는 패키지, 반도체 패키지, 반도체 디바이스, fo-WLCSP, 또는 도 3e에 도시된 fo-임베디드 다이 패키지(82)의 형성에 사용되는 도 2d로부터의 복수의 반도체 다이(24)를 포함하는 재구성된 웨이퍼 또는 패널(50)을 도시한다. 도 3a는, 추가로, 복수의 반도체 다이(24) 주위에 배치된 봉합재 또는 성형 화합물(52)을 도시한다. 봉합재(52)는 페이스트 프린팅, 압축 성형, 전사 성형, 액체 봉합재 성형, 진공 적층, 필름 보조 성형, 또는 다른 적합한 애플리케이터를 이용하여 침착될 수 있다. 봉합재(52)는 폴리머 복합 재료, 예컨대 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머일 수 있다. 봉합재(52)는 비전도성일 수 있고, 물리적 지지를 제공할 수 있으며, 외부 요소 및 오염물로부터 반도체 디바이스를 환경적으로 보호할 수 있다.
봉합재(52)는 배면(28), 활성 표면(30), 및 배면(28)과 전면(30) 사이의 접속부 또는 연장부의 모든 측부 표면들을 포함한 반도체 다이(24)의 모든 6개의 측면들 또는 모든 측면들과 접촉할 수 있고, 그들을 커버할 수 있고, 그들 위에 또는 그들에 인접하게 배치될 수 있다. 재구성된 웨이퍼(50)의 저부 표면 또는 제1 표면(56)은 구리 기둥부(34)의 저부 표면 또는 단부와 동일면 또는 실질적인 동일면일 수 있는 봉합재(52)의 저부 표면을 포함할 수 있다. 재구성된 웨이퍼(50)의 상부 표면 또는 제2 표면(58)은 제1 표면(56)의 반대편에 배치될 수 있으며, 반도체 다이(24)의 배면(28) 위에 배치될 수 있다. 재구성된 웨이퍼(50)의 상부 표면(58)은, 예를 들어 도 3a, 도 3b, 및 도 9에 도시된 바와 같은 반도체 다이(24)의 배면(28) 위에 있으면서 그로부터 오프셋될 수 있거나, 또는 그와 동일면일 수 있다.
일부 실시예에서, 봉합재(52)는 반도체 다이(24) 주위에 배치될 수 있는 한편, 반도체 다이는 실리콘, 폴리머, 베릴륨 산화물, 또는 구조적 지지를 위한 다른 적합한 저비용의 경질 재료와 같은 임시 또는 희생 베이스 재료를 포함할 수 있는 임시 캐리어 또는 기판에, 예컨대 페이스다운(face down)으로 실장된다. 선택적인 계면 층 또는 양면 테이프가 임시 캐리어의 상부 표면 위에 그리고 복수의 반도체 다이(24)와 임시 캐리어 사이에 접착 접합 필름으로서 배치될 수 있다. 캐리어 및 계면 층은 화학적 에칭, 기계적 박리, CMP, 기계적 그라인딩, 열 베이크, UV 광, 레이저 스캐닝, 또는 습식 스트리핑에 의해 제거될 수 있다. 도 3a는 재구성된 웨이퍼(50)의 저부 표면(56)이 노출되고 하기에서 더 상세히 기술되는 바와 같은 후속 프로세싱을 준비하도록 하는 임시 캐리어 및 계면 층의 제거 후의 재구성된 웨이퍼(50)의 비제한적인 예를 도시한다.
반도체 다이(24)는, 도 3a에서, 재구성된 웨이퍼(50) 내의 공간 또는 갭(51)에 의해 이격된 것으로 도시되어 있다. 갭(51)은 후속으로 형성되는 팬아웃 상호접속 구조물을 위한 영역을 제공할 수 있다. 갭(51)의 크기는 패널 설계에 따라 결정될 수 있고, 팬아웃 웨이퍼 레벨 패키지(fo-WLP), 및 팬아웃 상호접속 구조물 또는 재배선 층(RDL)이 각각의 반도체 다이(24) 주위에 형성될 정도로 충분한 공간을 제공할 수 있다. 갭(51)은, 또한, 최종 반도체 다이 패키지(82) 내에의 포함을 위해 다른 반도체 디바이스 또는 컴포넌트를 반도체 다이(24)에 인접하게 선택적으로 실장하기 위한 충분한 영역을 포함할 수 있다. 다른 디바이스 또는 컴포넌트는 이산 디바이스, 분산형 컴포넌트, 또는 인덕터, 커패시터, 및 저항기를 포함한 수동 디바이스를 포함할 수 있다. 임의의 이벤트에서, 갭(51)은 반도체 다이(24) 사이에 충분한 공간을 포함하여, 재구성된 웨이퍼(50)로부터 반도체(24)의 후속 낱개화를 위한 충분한 공간을 제공할 수 있다.
봉합재(52)는 페이스트 프린팅, 압축 성형, 전사 성형, 액체 봉합재 성형, 진공 적층, 스핀 코팅, 또는 다른 적합한 애플리케이터를 이용하여 복수의 반도체 다이(24) 주위에 형성 및 침착될 수 있다. 봉합재(52)는 반도체 다이(24) 주위에서 상승 온도 하에 고르게 분산될 수 있고 균일하게 분포될 수 있으며, 균일한 커버리지를 위해 봉합재(50)의 점도가 선택될 수 있다. 복수의 반도체 다이(24)는, 비전도성일 수 있고 반도체 디바이스를 외부 요소 및 오염물로부터 환경적으로 보호할 수 있는 봉합재(52)에 함께 임베드될 수 있다. 봉합재(52)는 원하는 반도체 다이 패키지를 형성하는 데 필요한 후속 프로세싱을 허용하고 가능하게 하는 임의의 형상 및 크기의 폼팩터 또는 풋프린트를 포함하는 재구성된 웨이퍼(50)를 형성하도록 반도체 다이(24) 주위에 배치될 수 있다. 비제한적인 예로서, 재구성된 웨이퍼(52)는 300 밀리미터(mm) 반도체 웨이퍼의 폼팩터와 유사한 폼팩터를 포함할 수 있으며, 300 mm 또는 약 300 mm, 즉 300 mm +/- 5 mm의 직경을 갖는 원형 풋프린트를 포함한다. 유사하게, 임의의 바람직한 직경의 원형 풋프린터가 또한 형성될 수 있다. 다른 비제한적인 예로서, 재구성된 웨이퍼(50)는 정사각형 풋프린트, 직사각형 풋프린트, 또는 임의의 다른 바람직한 풋프린트를 포함하는 반도체 다이(24)의 스트립을 포함할 수 있다.
도 3b는 재구성된 웨이퍼(50)의 상부 표면(58)을 평탄화시키고 반도체 다이(24)의 뒷면(28)을 노출시켜서 뒷면(28)이 재구성된 웨이퍼(50)의 상부 표면(50)과 동일면이 되게 하는, 그라인더(38)를 사용한 선택적 그라인딩 동작을 재구성된 웨이퍼(50)가 겪을 수 있음을 도시한다. 화학적 에칭이 또한 재구성된 웨이퍼(50)를 제거 및 평탄화하는 데 이용될 수 있다. 재구성된 웨이퍼(50)의 재료의 제거 및 평탄화는, 또한, 재구성된 웨이퍼(50) 및 생성된 반도체 패키지(82)의 높이를 감소시킬 수 있다.
도 3c는, 재구성된 웨이퍼(50)의 형성 후, 감광성 또는 광이미징가능(photoimagable) 재료(40)의 층이 재구성된 웨이퍼(50)의 상부 표면(58) 위에 형성될 수 있음을 도시한다. 감광성 재료(40)가 재구성된 웨이퍼(50) 위에 배치되어 있는 것으로 도시되어 있지만, 감광성 재료(40)는, 또한, 본 명세서에 기술된 마킹으로부터 또한 이익을 얻을 것인 네이티브 웨이퍼 또는 반도체 디바이스의 다른 구조물 또는 배열물 위에 배치될 수 있다. 네이티브 웨이퍼(20) 위에 형성되어 있는 감광성 재료(40)의 예는 도 5 내지 도 8과 관련하여 도시 및 논의된다. 감광성 재료(40)의 층은 재구성된 웨이퍼(50)의 상부 표면(58)을 따라서 연장될 수 있고 그의 윤곽을 따를 수 있는 저부 표면 또는 제1 표면(42)을 포함할 수 있다. 감광성 재료(40)의 층은, 또한, 저부 표면(42)을 따라서 연장될 수 있고 그의 윤곽을 따를 수 있는, 저부 표면(42)의 반대편인 상부 표면 또는 제2 표면(44)을 포함할 수 있다. 감광성 재료(40)는 에폭시 재료, 폴리머 재료, 또는 다른 적합한 재료를 포함할 수 있고, 감광성 재료를 적용하기 위한 임의의 적합한 방법을 이용하여 필름, 시트, 또는 층으로 형성될 수 있다. 비제한적인 예로서, 감광성 재료(40)는, 또한, 솔더 마스크 및 건식 필름 솔더 마스크, 예컨대 히타치(Hitachi) FZ2700-GA를 포함할 수 있다. 하기에 더 상세히 논의되는 바와 같이, 패키지 마킹에 대한 공정 처리율을 증가시킴으로써, 마킹 공정 비용을 감소시킴으로써, 마킹 일관성을 개선함으로써, 그리고 감소된 글자 또는 심볼 크기를 제공함으로써 반도체 디바이스 상에 식별 마크를 배치하는 효율을 증가시키기 위한 방법의 일부로서, 감광성 재료(40)는 낱개화되지 않은 재구성된 웨이퍼(50) 내에 포함된 것들과 같은 복수의 반도체 패키지의 배면 상에 배치될 수 있거나 또는 그에 적용될 수 있다.
일부 사례에서, 감광성 재료(40)는 재료 또는 필름의 단일 또는 모놀리식 층으로서 형성될 수 있다. 다른 사례에서, 감광성 재료(40)는, 또한, 다층 재료 또는 필름과 같은 1개 초과의 재료 또는 층으로 형성될 수 있다. 예를 들어, 감광성 재료(40)는, 또한, 비감광성 층(40b) 위에 형성된 감광성 층(40a)을 포함하는 다층 필름으로서 형성될 수 있다. 프레젠테이션의 용이성을 위해, 감광성 재료(40)는, 때때로, 층(40a, 40b)을 포함하는 다층 재료로서 도시되지만, 층(40)이 나타내질 때마다 단일 층 또는 다층 구조물이 사용될 수 있다는 조건 하에, 다른 때에는, 단일 층(40)으로서 도시된다. 감광성 재료(40)가 다층 필름으로서 형성되는 경우, 비감광성 층(40b)은 재구성된 웨이퍼(50)의 상부 표면(58), 반도체 다이(24)의 배면(28), 또는 양측 모두에 직접적으로 접착될 수 있다. 감광성 재료(40a)는 비감광성 층(40b) 상에 배치될 수 있거나 또는 그 위에 위치될 수 있다. 감광성 재료(40)의 노출 후, 식별 마크(46)를 생성하도록 감광성 재료(40)의 감광성 부분의 전체 두께가 선택적으로 제거될 수 있다. 일부 사례에서, 감광성 재료(40)의 전체 두께가 제거될 것이지만, 다른 사례에서는, 감광성 재료(40)의 전체가 아닌 일부가 제거되어, 비감광성 층(40b)을 온전한 상태로 두는 것과 같이 감광성 층(40)의 일부를 남겨둘 것이고, 상부 표면(58), 배면(28), 또는 양측 모두의 전체를 커버하게 할 것이다. 감광성 층(40a) 또는 식별 마크(46)의 두께(T2)는 감광성 층(40)(즉, 40a, 40b)의 두께(T1)의 50% 이하일 수 있다. 일부 사례에서, 감광성 층(40a)의 두께(T2)는 비감광성 층(40b)의 두께(T3) 이하이다.
도 3d는, 배면(28)을 비롯한 재구성된 웨이퍼(50)의 상부 표면(58) 상에의, 위의, 또는 그와 접촉하는 감광성 재료(40)의 형성 또는 배치 후, 하나 이상의 식별 마크(46)가 감광성 재료(40)에 형성될 수 있음을 도시한다. 일부 실시예에서, 복수의 식별 마크(46)는 프로그래밍가능한 마스크리스 패턴화 시스템을 이용하여 감광성 재료(40)에 형성될 수 있다. 재구성된 웨이퍼(50) 상에 형성된 식별 마크(46) 각각은 특정 반도체 다이, 패키지, 또는 반도체 디바이스에 대응할 수 있다. 식별 마크(46)는 텍스트, 글자, 형상, 심볼, 로고, 문자숫자 시퀀스, 2차원 행렬 코드, 바 코드, QR 코드, IR 코드, 핀 1 식별자, 또는 기계판독가능 또는 인간-판독가능할 수 있는 임의의 다른 식별 마크 또는 이미지를 포함한 하나 이상의 특징부(45)를 포함할 수 있다. 특징부(45)는 길이, 폭, 또는 양측 모두가 150 μm 이하인 특징부 크기를 포함할 수 있다.
식별 마크(46)의 형성은, 디지털 노출 기계, 마스크리스 패턴화 기계, 레이저 직접 이미징 기계, 또는 다른 유사한 기계를 적어도 부분적으로 사용함으로써 달성될 수 있다. 비제한적인 예로서, 레이저 직접 이미징 기계를 사용하면, 광폴리머 필름을 포함할 수 있는 감광성 재료(40) 상에 패턴이 노출될 수 있다. 제한이 아닌 예시로서, 폴리머 필름을 노출시키는 데 사용되는 광의 파장은 350 나노미터(nm) 내지 410 nm의 것일 수 있다. 감광성 재료(40)의 노출 후, 패턴화된 또는 노출된 감광성 재료(40)는 감광성 재료(40) 내에 식별 마크(46)를 형성하도록 부분적으로 또는 완전히 현상될 수 있다.
이어서, 패턴화된 필름은 부분적으로 화학적으로 현상되어 개구, 리세스, 함몰부, 압흔(indentation), 보이드(void), 또는 캐비티가 감광성 재료(40)에 형성되어, 재구성된 웨이퍼(50)의 상부 표면(58) 위에, 배면(28) 위에, 또는 양측 모두의 위에 하나 이상의 특징부(45)를 포함할 수 있는 식별 마크(46)를 형성하도록 할 수 있다.
감광성 재료(40)의 패턴화 및 현상, 그리고 수반되는 식별 마크(46)의 생성 후, 감광성 재료(40)는 이어서 재료의 경도를 증가시키도록 경화될 수 있다. 감광성 재료(40)의 경화는 열 경화, UV 경화, 마이크로파 경화, 또는 다른 적합한 경화 중 하나 이상으로 달성될 수 있다. 패턴화 및 현상에 의해 생성된 식별 마크(46)의 특징부(45)의 크기는 레이저 절삭(laser ablation), 잉크 프린팅, 및 잉크 분사와 같은 종래의 마킹 기술의 치수보다 작은, 길이 및 폭을 포함한 치수를 포함할 수 있다. 일부 실시예에서, 패턴화 및 현상에 의해 생성된 특징부(45)의 크기는 길이, 폭, 또는 양측 모두가 150 μm 이하, 100 μm 이하, 및 50 μm 이하일 수 있다. 식별 마크(46)는, 또한 50 μm 이하의 픽셀 크기로 형성될 수 있다.
식별 마크(46) 각각은 재구성된 웨이퍼(50) 상의 또는 그 내의 각각의 유닛에 대한 식별 마크 또는 고유 식별 마크로서의 역할을 할 수 있다. 식별 마크(46)는 제품 타입, 제품 기능과 같은 특정 반도체 다이(24)에 대한 고유 식별 정보, 및 네이티브 웨이퍼(20) 또는 재구성된 웨이퍼(50) 내에서의 반도체 다이(24) 또는 그의 패키지의 위치, 고유 웨이퍼 식별(ID) 번호와 같은 제품 제조 정보뿐 아니라 반도체 다이(24) 또는 그의 패키지(82)의 제조 시간, 일자, 또는 위치 중 하나 이상에 관한 정보와 다른 바람직한 정보를 인코딩할 수 있거나 또는 그를 포함할 수 있다. 이와 같이, 식별 마크(46)는 웨이퍼 식별(ID) 번호 및 웨이퍼 또는 패널 상의 유닛의 포지션을 비롯한 각각의 반도체 다이, 반도체 패키지, 또는 재구성된 웨이퍼(50)의 유닛에 대해 고유할 수 있는 정보를 포함하는 기계 판독가능 마크를 제공할 수 있다. 식별 마크(46)는, 또한, 패키지 타입, 출처, 배향, 및 웨이퍼 포지션에 관한 정보를 전달할 수 있다. 예를 들어, 패키지(82) 각각을 고유하게 식별하기 위해, 재구성된 웨이퍼(52) 내의 패키지 포지션에 대한 x-y 좌표와 같은 포지션 정보는 다른 식별 정보에 더해서 패키지(82) 상에 포함될 수 있다.
식별 마크(46)는 감광성 층(40)에 완전히 또는 부분적으로 형성될 수 있다. 식별 마크(46)는 식별 마크(46)가 개구를 생성하기 위해 소정 영역에서 감광성 층(40)의 전체 두께를 선택적으로 제거함으로써 형성될 때 감광성 층(40)에 완전히 형성될 수 있다. 다시 말해, 식별 마크(46)는 감광성 재료(40)를 완전히 통과해서, 예컨대 상부 표면(44)으로부터 저부 표면(42)까지 연장될 수 있다. 대안으로, 감광성 재료(40)의 부분 두께만이 제거되어, 재구성된 웨이퍼(50)의 상부 표면(58), 배면(28), 반도체 패키지(82)의 상부 표면, 또는 봉합재(52)의 상부 표면을 커버하는 감광성 재료(40)의 연속 층(예컨대, 비감광성 층(40b) 또는 감광성 재료(40)의 다른 부분)을 남길 수 있다. 감광성 재료(40)가 네거티브 작용 필름을 포함하는 사례에서, 노출되는 감광성 재료(40)의 부분은 가교 결합하여, 그것이 탄산나트륨 또는 다른 적합한 에이전트와 같은 현상제에 내성이 있게 할 것이다. 감광성 재료(40)가 포지티브 작용 필름인 사례에서, 노출되는 감광성 재료(40)의 부분은 테트라메틸암모늄 하이드록시드(TMAH) 또는 다른 적합한 에이전트와 같은 현상제에서 용해가능하게 될 수 있다. 감광성 재료(40)의 부분 현상은 노출 에너지, 포커싱, 현상 시간, 현상 온도, 및 현상제 용액 농도를 비롯한 노출 및 현상 공정을 최적화함으로써 달성될 수 있다.
네거티브 작용 필름의 경우, 노출 공정은 마크 영역 내의 감광성 필름을 부분적으로 노출시켜서 가교 결합이 필름의 부분 두께에서 발생하게 하도록 최적화될 수 있다. 이는 노출 에너지를 증가시킴으로써, 또는 이미지를 디포커싱하여 마크의 영역에서 노출 투여량을 더 낮춤으로써 달성될 수 있다. 포지티브 작용 재료의 경우, 노출 에너지는 마크의 영역 내의 필름의 부분 두께만을 노출시키도록 감소될 수 있다. 감광성 재료(40)의 부분 현상에 의해 생성된 식별 마크(46)의 두께 또는 깊이(T2)는 변할 수 있고, 일부 실시예에서, 식별 마크(46)의 가독성을 최적화시키기 위해 2 내지 30 μm 또는 약 2 내지 30 μm의 범위 내에 있을 수 있다. 상부 표면(44)과 저부 표면(42) 사이의 감광성 재료(40)의 두께 또는 깊이(T1)는 식별 마크(46)의 두께(T2) 초과일 수 있고, 10 내지 60 마이크로미터 또는 약 10 내지 60 마이크로미터의 범위 내에 있을 수 있다.
식별 마크(46)가 추가적인 절연 또는 보호 층과 같은 추가적인 패키징에 의해 커버되는 사례에서, 절연 층은 반도체 패키지의 외부 또는 노출된 표면으로부터 멀리 떨어지게 배치되어 있으면서 심지어 반도체 패키지 내에 포함될 때 식별 마크(46)가 광학적으로 인식 및 판독되도록 허용하는 투명한 또는 반투명한 재료를 포함할 수 있다. 다른 사례에서, 식별 마크(46)는 금속, 플라스틱, 또는 다른 적합한 재료를 포함한 상이한 컬러의 재료로 마크를 충전하여 마크(46)를 더 시인되게 쉽게 함으로써 높은 광학 콘트라스트를 제공할 수 있다. 광학 콘트라스트는, 또한, 상이한 컬러의 재료, 또는 상이한 재료 또는 층, 예컨대 비감광성 층(40b) 또는 반도체 다이(24)의 배면(28)이 콘트라스트를 증가시킬 만큼의 그리고 식별 마크(46)를 더 용이하게 인식 또는 판독되게 할 만큼의 충분한 재료를 감광성 층(40)으로부터 제거함으로써 달성될 수 있다.
본 명세서에 기술된 바와 같이 감광성 재료(40) 내에 복수의 식별 마크(46)를 형성함으로써, 레이저 마킹 또는 잉크 프린팅을 이용한 반도체 패키지 또는 반도체 디바이스의 배면 상에의 종래의 패키지 마킹과 관련하여 다수의 이점들이 실현된다.
첫째, 레이저 마킹 또는 잉크 프린팅을 이용한 패키지 마킹은, 종종 느리고 자본 집약적인 순차 공정이다. 예를 들어, 300 밀리미터(mm) WLCSP는 수천 개의 개별 다이 유닛을 가질 수 있는데, 각각의 개별 다이 유닛은 각각에 대해 여러 줄의 문자숫자식 글자 및 다른 심볼을 갖는다. 그 결과, 단일의 웨이퍼가 웨이퍼당 약 300,000개의 글자 또는 심볼의 명문(inscription)을 필요로 할 수 있다. 그러한 명문은, 전형적으로, 높은 자본 비용 및 긴 제조 사이클 시간을 초래할 수 있는 1시간 이상의 레이저 마킹을 필요로 할 수 있다. 웨이퍼 상의 글자의 개수를 증가시키기 위해, 예컨대, 추가적인 정보를 제공하기 위해 글자 크기가 감소되는 사례에서, 증가된 개수의 글자는 마킹의 시간 및 비용을 추가로 증가시킨다. 대조적으로, 각각의 반도체 다이(24)에 대한 감광성 재료(40)에의 식별 마크(46)의 형성은, 레이저 마킹을 사용하는 것과 같이 프로세싱 시간을 증가시키지 않으면서 식별 마크(46)의 추가를 허용하도록 하는 맞춤형 광 패턴을 사용함으로써 동시에 그리고 동일한 프로세싱 단계 동안에 행해질 수 있다. 달리 말해, 식별 마크(46)를 갖는 웨이퍼를 제조하기 위한 공정 시간은 마크 밀도 또는 마크의 개수 또는 식별 마크(46)에 사용되는 글자와는 독립적인데, 이는 프로세싱 시간 및 연관된 비용을 크게 감소시킬 수 있다. 추가로, 로고 및 로고 마크가 식별 마크(46)의 일부로서 형성되는 경우에는 레이저 마크의 일부로서 포함된 로고 또는 로고 마크가 종종 느릴 수 있고, 시간 집약적일 수 있고, 불량한 품질의 것일 수 있는 반면, 마크의 크기 또는 세부사항 및 마크의 품질은 감광성 재료(40) 내에 마크(46)를 형성하기 때문에 마크를 생성하기 위한 프로세싱 시간을 증가시키지 않는다.
둘째, 결점이 있거나, 불완전하거나, 또는 달리 결함이 있는 식별 마크(46)의 재작업은 감광성 재료(40)를 사용하여 가능한데, 감광성 재료는 달리 레이저 절삭에는 사용불가능할 것이다. 레이저 절삭을 이용하면, 재작업은 실제로는 가능하지 않은데, 그 이유는 남겨져야 하는 필름의 일부가 레이저 절삭되었기 때문이다. 전형적으로, 에폭시 필름의 레이저 마킹은 경화 후에 행해지며, 경화 후에는 패키지에 영구적으로 부착된 필름을 제거할 방법이 없다. 심지어 경화 전에도, 일단 필름이 웨이퍼에 적층되면 이를 제거하기가 매우 어렵다. 포지티브 포토 공정에서, 필름은 충분히 이미징될 수 있으며, 필름이 열적으로 경화되기 전의 임의의 시간에 현상될 수 있다. 예를 들어, 포지티브 작용 필름의 노출 및 현상 후, 이미지는, 예컨대 자동 광학 검사(automated optical inspection, AOI) 기계에 의해 검사될 수 있다. 에러가 검출되는 경우, 에러는 전체 웨이퍼를 노출시켜서 전체 필름이 현상제에 용해되게 함으로써 교정될 수 있다. 이어서, 필름은 현상되어 재적용될 수 있고, 새로운 마킹 공정이 수행되어 에러 없이 식별 마크(46)를 제공하게 할 수 있다.
셋째, 레이저 마킹은 대량 제조 시에 제어하기 어려운 공정일 수 있는데, 이는 깨진 마크, 누락 마크, 오정렬 마크, 희미한 마크, 또는 과도하게 깊은 마크와 같은 결함을 초래할 수 있다. 이들 결함은 마킹을 판독불가능하게 할 수 있고, 그에 따라, 값비싼 스크랩 또는 낭비되는 재료를 초래할 수 있다. 또한, 변화하는 레이저 관통 깊이는 상이한 층들 및 상이한 재료들에게서 노출을 초래할 수 있는데, 이들은 바람직하지 않게 시인성이 감소되는 콘트라스트에서의 변화를 초래할 수 있다.
넷째, 레이저 마킹의 사용을 제어하는 것에 대한 다른 제한은 레이저 절삭에 의해 제조된 글자의 크기에 관한 것이다. 본 기술 분야에서 공지되어 있는 바와 같이, 레이저 마킹에 의해 제조된 글자의 실제 최소 크기는 약 150 μm의 실제 한계를 갖는다. 레이저 마킹 한계에 대한 최소 글자 크기는 레이저 마킹에 필요한 시간 증가에 의해 영향을 받는데, 이는 레이저 절삭 공정의 순차 특성 때문에 더 많은 글자를 포함하기 위해 글자 크기가 감소하기 때문이다. 레이저 마킹에 대한 최소 글자 크기는, 또한, 특히 매우 작은 패키지에 대해, 패키지의 배면 상에 인코딩될 수 있는 정보의 양을 제한한다. 유사하게, 잉크 마킹의 사용은 제한된 글자 크기 및 해상도, 추가적인 재료 비용, 및 약간 증가되는 패키지 두께라는 단점을 가질 수 있다. 게다가, 프린팅 품질은 제어하기가 어려울 수 있고, 품질 문제는 보편적일 수 있다. 대조적으로, 본 명세서에 개시된 바와 같은 감광성 재료(40) 내에의 식별 마크(46)의 형성은 길이, 폭, 또는 양측 모두가 150 μm 미만, 100 μm 미만, 및 50 μm 이하의 최소 글자 크기를 허용한다.
감광성 재료(40)에의 식별 마크(46)의 형성을 도시하는 것에 더해서, 도 3d는, 또한, 재구성된 웨이퍼(50) 위에 팬아웃 빌드업 상호접속 구조물과 같은 빌드업 상호접속 구조물(80)의 형성을 도시한다. 빌드업 상호접속 구조물(80)의 형성은 감광성 재료(40)의 형성 또는 배치 전 또는 후에 그리고 감광성 재료(40)에의 식별 마크(46)의 형성 전 또는 후에 발생할 수 있다. 빌드업 상호접속 구조물(80)의 비제한적인 예가 도 3d와 관련하여 기술 및 도시되어 있지만, 빌드업 상호접속 구조물(80)에 대해 추가적인 층, 구성, 및 설계가 또한 고려된다.
이와 같이, 빌드업 상호접속 구조물(80)은 절연 또는 패시베이션 층(60)의 침착 및 패턴화를 포함할 수 있다. 절연 층(60)은, 반도체 다이(24)가 실장되는 임시 캐리어의 제거 전 또는 후, 재구성된 웨이퍼(50), 예컨대 재구성된 웨이퍼(50)의 저부 표면(56)에 적용될 수 있다. 절연 층(60)은 봉합재(50) 및 반도체 다이(24)를 포함하는 재구성된 웨이퍼(50)에 등각으로 적용될 수 있고, 그의 외곽선을 따르는 제1 표면을 가질 수 있다. 절연 층(60)은 제1 표면의 반대편인 제2 평면 표면을 포함할 수 있다. 절연 층(60)은 감광성 저온 경화 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 합성 필름, 필러를 갖는 절연 페이스트, 솔더 마스크 레지스트 필름, 액체 성형 화합물, SiO2, Si3N4, SiON, Al2O3, 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함할 수 있다. 절연 층(60)은 프린팅, 스핀 코팅, 분무 코팅, 적층, 또는 다른 적합한 공정을 이용하여 침착될 수 있다. 절연 층(60)은 후속의 전기적 상호접속부에 대한 공간을 생성하도록 후속해서 패턴화될 수 있고 선택적으로 경화될 수 있다.
개구를 형성하도록 에칭, 레이저 드릴링, 기계적 드릴링, 또는 다른 적합한 공정에 의해 절연 층(60)의 일부분이 제거될 수 있다. 개구는 절연 층(60)을 완전히 통과해서 연장될 수 있으며, 반도체 다이(24) 또는 재구성된 웨이퍼(50)의 콘택트 패드(32) 또는 임의의 다른 부분을 노출시킬 수 있다. 도 3d는 후속으로 형성되는 전도성 비아 및 전기적 상호접속부를 위한 다수의 상이한 개구(62)를 도시한다.
도 3d는, 또한, 전기 전도성 층(66)이 개구 내에 침착될 수 있을 뿐 아니라 콘택트 패드(32) 위에 침착되어 그와 전기 접촉할 수 있고, 절연 층(60)의 부분들 위에 침착되면서 그에 걸쳐서 연장되어 RDL을 형성할 수 있음을 도시한다. 비제한적인 예로서, 전도성 층(66)은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 침착될 수 있다. 전도성 층(66)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 폴리실리콘, 또는 다른 적합한 전기 전도성 재료의 하나 이상의 층을 포함할 수 있다.
일부 실시예에서, 2개의 상이한 부분들, 즉 전도성 비아(66a) 및 RDL 트레이스(66b)를 포함하는 전도성 층(66)이 형성될 수 있다. 전도성 비아(66a)는 빌드업 상호접속 구조물의 일부를 형성할 수 있고, 콘택트 패드(32)와 RDL 트레이스(66b) 사이의 수직 전기적 접속을 제공할 수 있다. 도 3d에 도시된 바와 같이, RDL 트레이스(66b)는 절연 층(60)의 제2 표면에, 그리고 전도성 비아(66a)의 표면과 동일면이거나 실질적으로 동일면인 전도성 비아(66a)의 표면에 등각으로 적용될 수 있다. 일부 경우에 있어서, 전도성 비아(66a) 및 RDL 트레이스(66b)는 동시에 또는 동일한 프로세싱 단계 동안에 형성될 수 있는 반면, 다른 경우에 있어서, 전도성 비아(66a) 및 RDL 트레이스(66b)는 상이한 시간에 또는 상이한 프로세싱 단계들의 일부로서 형성될 수 있다. 어느 하나의 이벤트에서, 전도성 층(66b)은 절연 층(60)의 제2 표면 및 전도성 비아(66a)에 걸쳐서 연장되어, 전도성 층(66b)이 재구성된 웨이퍼(50)의 저부 표면(56)에 평행하게 또는 실질적으로 평행하게 배향될 수 있게 할 수 있다.
전도성 층(66)은, 또한, 전도성 비아(66a) 없이 형성될 수 있으며, 절연 층(60) 및 콘택트 패드(32)에 등각으로 적용되는 RDL(66)로서 형성될 수 있다. 이와 같이, 전도성 층은 재구성된 웨이퍼(50)의 저부 표면(56)에 평행하거나 실질적으로 평행한 절연 층(60)의 제2 표면에 걸쳐서 연장될 수 있고, 또한 콘택트 패드(32)를 노출시키는 개구(62b)의 측벽의 외곽선 또는 슬로프를 따를 수 있을 뿐 아니라 콘택트 패드(32)와의 계면에서 또는 콘택트 패드(32)와 접촉하여 개구(63D)의 저부를 따라서 연장될 수 있다. 도 3d에 도시된 바와 같은 전도성 층(66)은 콘택트 패드(32)와의 수직 및 수평 전기 접속 양측 모두를 제공할 수 있는 빌드업 상호접속 구조물의 일부를 형성할 수 있다.
도 3d는, 또한, 절연 층(60) 및 전도성 층(66)에 등각으로 적용되고 그들의 외곽선을 따르는 제1 표면을 포함하는 절연 또는 패시베이션 층(70)을 도시한다. 절연 층(70)은 제1 표면의 반대편인 제2 평면 표면을 추가로 포함한다. 절연 층(70)은 감광성 저온 경화 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 합성 필름, 필러를 갖는 절연 페이스트, 솔더 마스크 레지스트 필름, 액체 성형 화합물, SiO2, Si3N4, SiON, Al2O3, 또는 유사한 절연 및 구조적 특성을 갖는 다른 재료의 하나 이상의 층을 포함할 수 있다. 절연 층(70)은 프린팅, 스핀 코팅, 분무 코팅, 적층, 또는 다른 적합한 공정을 이용하여 침착될 수 있다. 절연 층(60)과 같이, 절연 층(70)은, 또한, 절연 재료를 통해 식별 마크(46)의 광학적 인식을 허용하도록 투명 또는 반투명 재료를 포함할 수 있다. 절연 층(70)은, 또한, 후속으로 패턴화되고 선택적으로 경화될 수 있다.
절연 층(70)을 완전히 통과해서 연장되고 전도성 층(66)의 일부분을 노출시키는 개구를 형성하도록 절연 층(70)의 일부분이 에칭, 레이저 드릴링, 기계적 드릴링, 또는 다른 적합한 공정에 의해 제거될 수 있다. PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적합한 공정을 이용하여 전기 전도성 층이 절연 층(70)에서의 개구 내에 그리고 전도성 층(66)과 접촉하게 침착되어 UBM(under bump metallization) 패드(74)를 형성할 수 있다. UBM 패드(74)는 접착 층, 배리어 층, 시드 층, 및 습윤 층을 비롯한 다수의 금속 스택일 수 있다. UBM 패드(74)의 층은 Ti, 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), Al, Cu, 크롬(Cr), 크롬 구리(CrCu), Ni, 니켈 바나듐(NiV), 팔라듐(Pd), 백금(Pt), Au, 및 Ag일 수 있다. 비제한적인 예로서, UBM 패드(74)는 TiW 시드 층, Cu 시드 층, 및 Cu UBM 층을 포함할 수 있다. TiW 시드 층은 절연 층(70) 및 전도성 층(66) 위에 등각으로 적용될 수 있다. Cu 시드 층은 TiW 시드 층 위에 등각으로 적용될 수 있다. Cu UBM 층은 TiW 시드 층 및 Cu 시드 층 위에 등각으로 적용될 수 있다. UBM 패드(74)는 전도성 층(66)과 후속으로 형성된 솔더 범프 또는 다른 I/O 상호접속 구조물 사이의 중간 전도성 층으로서 작용한다. UBM 패드(74)는 전도성 층(66)으로의 저저항 상호접속, 솔더 확산에 대한 배리어, 및 솔더 습윤성의 증가를 제공할 수 있다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭, 스크린 프린팅, 또는 다른 적합한 공정을 이용하여 UBM 패드(74) 및 전도성 층(66) 위에 침착될 수 있다. 범프 재료는 선택적 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au, Ag, Pb, 비스무트(Bi), Cu, 솔더, 및 이들의 조합일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연납 솔더, 또는 무연납 솔더일 수 있다. 범프 재료는 적합한 부착 또는 접합 공정을 이용하여 UBM 패드(74)에 접합될 수 있다. 일 실시예에서, 범프 재료는 그의 용융점 이상으로 재료를 가열함으로써 리플로우되어 구형 볼 또는 범프(78)를 형성할 수 있다. 일부 응용예에서, 범프(78)는 다시 리플로우되어 UBM 패드(74)에 대한 전기 접촉을 개선시킨다. 범프는 또한 UBM 패드(74)에 압축 접합될 수 있다. 범프(78)는 UBM 패드(74) 위에 형성될 수 있는 한 가지 타입의 상호접속 구조물을 나타낸다. 상호접속 구조물은 또한 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 상호접속부를 포함할 수 있다. 함께 취해지는 경우, 절연 또는 패시베이션 층(60), 전도성 층(66), 절연 또는 패시베이션 층(70), UBM 패드(74), 및 범프(78)는 반도체 패키지(82)의 구성 및 설계에 따라 반도체 패키지 또는 반도체 디바이스(82) 전체에 걸쳐서 전기 접속 및 전기 신호 분배를 제공하는 빌드업 상호접속 구조물(80)을 형성할 수 있다. 이와 같이, 빌드업 상호접속 구조물은 비제한적인 예로서 포함되었지만 원하는 상호접속을 제공하도록 하는 더 많은 층들 또는 더 적은 층들을 추가적으로 포함할 수 있는 특정 개수 또는 타입의 층으로 제한되지 않는다.
도 3e는, 빌드업 상호접속 구조물(80)의 형성 및 감광성 재료(40) 내에의 식별 마크(46)의 형성 후, 재구성된 웨이퍼(50)가 쏘우 블레이드 또는 레이저 커팅 툴(79)을 사용하여 낱개화되어 반도체 패키지(82)를 형성할 수 있다는 것을 도시한다. 반도체 패키지(82)는 반도체 다이(24)의 배면(28) 위에 배치되는 배면 또는 제1 표면(84)을 포함할 수 있다. 반도체 패키지(82)는, 또한, 반도체 다이(24)의 활성 표면(30) 위에 배치되는 전면 또는 제2 표면(86)을 포함할 수 있다.
도 3f는 반도체 패키지(82)의 배면(84)을 향해 지향된 반도체 패키지(82)의 평면도를 도시한다. 이와 같이, 도 3d는 봉합재(52)로 매립된 반도체 다이(24), 및 감광성 재료(40) 내에 포함되고 반도체 패키지(82)의 배면(84)에서 노출되는 복수의 특징부(45)를 포함하는 식별 마크(46)를 도시한다. 식별 마크(46)는 식별 마크(46)에 의해 저장, 링크, 또는 제시된 정보의 전달에 대한 광학 검사에 의해 시인되고 판독가능하게 하기 위해 반도체 패키지(82)의 외부 또는 외측 표면에 있을 수 있다. 대안으로, 식별 마크(46)는 반도체 패키지(82)의 외부 또는 외측 표면으로부터 떨어져서 포지셔닝될 수 있고, 반도체 패키지(82) 내에 임베드될 수 있다. 식별 마크(46)가 반도체 패키지(82) 내에 임베드되는 경우, 식별 마크 위에 배치된 그들 층 또는 재료는 반투명하거나 투명하여, 식별 마크가 식별 마크(46)에 의해 저장, 링크, 또는 제시된 정보의 전달에 대한 광학 검사에 의해 시인되고 판독가능하게 할 수 있다.
도 4는 반도체 패키지(82)와 유사한 반도체 패키지 또는 반도체 디바이스(87)의 단면도를 도시하는데, 여기서 동일한 참조 번호는 동일한 또는 유사한 공정에 의해 제조된 유사한 또는 동일한 구조물 또는 재료를 나타낸다. 반도체 패키지(87)는 배면 또는 제1 표면(88), 및 제1 표면(88)의 반대편인 전면 또는 제2 표면(89)을 포함한다. 반도체 패키지(87)는 도 2e에 도시된 반도체 웨이퍼(20)로부터의 반도체 다이(24)의 포함에 의해 반도체 패키지(82)와는 상이한데, 여기서 팬인 RDL(35)은 전도성 기둥부(36)의 형성 전에 반도체 다이(24) 위에 패턴화된다. 이와 같이, 반도체 패키지(87)는 반도체 다이(24)의 배면(28) 위에 그리고 그와 접촉하게 배치된 감광성 재료(40)에 형성되어 있는 식별 마크(46)로부터 이익을 얻을 수 있는 다른 예시적인 패키지 구조물을 예시한다.
도 5 내지 도 8은 WLP가 감광성 재료(40) 내에 식별 마크(46)를 갖는 반도체 패키지를 마킹하는 방법에 의해 형성될 수 있는 사례를 각각 도시한다. 반도체 다이(24) 각각은 반도체 다이(24) 각각에 대한 소스 식별 정보, 예컨대 낱개화 전의 반도체 웨이퍼(20) 내에서의 포지션을 기록하는 고유 식별 마크(46)를 포함할 수 있다. 다른 사례에서, 식별 마크(46)는 고유할 필요는 없지만, 패키지에 관한 다른 관련 정보를 포함 또는 전달할 수 있다.
도 2e에 이어서, 도 5는 네이티브 웨이퍼(20)의 낱개화 전에 팬인 RDL(35) 및 전도성 기둥부(36)를 갖는 네이티브 반도체 웨이퍼(20)를 도시한다. 도 5는, 전술된 바와 같이, WLP의 형성 동안의 한 지점에서, 복수의 반도체 패키지 또는 디바이스가 감광성 재료(40) 내의 식별 마크(46)로 마킹되었던 네이티브 웨이퍼(20)를 도시한다.
도 2d에 이어서, 도 6은 네이티브 웨이퍼(20)의 낱개화 전에 팬인 RDL을 갖지 않고 전도성 기둥부(34)를 갖는 네이티브 반도체 웨이퍼(20)를 도시한다. 도 6은, 전술된 마킹 방법을 통해, WLP의 형성 동안의 한 지점에서, 복수의 반도체 패키지 또는 디바이스가 감광성 재료(40) 내의 식별 마크(46)로 마킹되었던 네이티브 웨이퍼(20)를 도시한다.
도 6에 이어서, 도 7은 전도성 기둥부(34) 주위에 봉합재(52)를 배치한 후, 전도성 기둥부(34) 및 봉합재(53) 위에의 빌드업 상호접속 층(104)의 형성 후, 그리고 WLP(100)를 그의 네이티브 웨이퍼(20)로부터 낱개화한 후의 WLP, 반도체 패키지, 또는 반도체 디바이스(100)를 도시한다. 도시된 바와 같이, 빌드업 상호접속 층(104)은 팬인 구조물로서 선택적으로 형성될 수 있는 전도성 층 또는 RDL(106), 절연 층 또는 패시베이션 층(107), UBM(108), 및 범프(110)를 포함할 수 있는데, 이들은 모두가 반도체 다이(24), 전도성 기둥부(34), 및 봉합재(53) 위에 형성된다. 도 7은, 또한, 전술된 마킹 방법을 통해, 감광성 재료(40)에 형성되는 식별 마크(46)를 갖는 WLP(100)를 도시한다.
도 8은, WLP(100)를 그의 네이티브 웨이퍼(20)로부터 낱개화한 후, 전도성 기둥부(34 또는 36) 없이 반도체 다이의 배면(28) 위에 빌드업 상호접속 층(124)이 형성된 WLP, 반도체 패키지, 또는 반도체 디바이스(120)를 도시한다. 도시된 바와 같이, 빌드업 상호접속 층(104)은 팬인 구조물로서 선택적으로 형성될 수 있는 전도성 층 또는 RDL(126), 절연 층 또는 패시베이션 층(128), UBM(130), 및 범프(132)를 포함할 수 있는데, 이들은 모두가 반도체 다이(24) 위에 형성된다. 도 8은, 또한, 전술된 마킹 방법을 통해, 감광성 재료(40)에 형성되는 식별 마크(46)를 갖는 WLP(120)를 도시한다.
도 9는 도 3e에 도시된 fo-WLP(82)와 유사하지만 전도성 기둥부(34)가 없고 반도체 다이(24)의 활성 표면(30)과 빌드업 상호접속 층(80) 사이에 봉합재 재료(52)가 배치되지 않은 패키지, 반도체 패키지, 반도체 디바이스, 또는 fo-WLCSP(140)를 도시한다. 이와 같이, 봉합재(52)의 저부 표면은 반도체 다이(24)의 활성 표면(30)과 동일면일 수 있거나 실질적으로 동일면일 수 있다. 패키지(140)는, 또한, 반도체(24)의 배면(28) 상에 또는 그와 직접 접촉하는 감광성 층(40)을 갖지 않음으로써 패키지(82)와는 상이하다. 대신, 감광성 층(40)은 봉합재(52)의 층 또는 부분에 의해 배면(28)으로부터 오프셋된다. 임의의 이벤트에서, 도 3a 내지 도 3f에서와 같은 전술된 마킹 방법을 통해, fo-WLCSP(140)는 반도체 패키지가 감광성 재료(40)에 형성된 식별 마크(46)를 어떻게 포함할 수 있는지의 다른 비제한적인 예를 제공한다.
도 10a는 반도체 다이(24) 또는 반도체 디바이스(82)와 함께 또는 그의 일부로서 고유 식별 마크(46)를 형성하는 비제한적인 예에 대한 공정 흐름(190)을 도시한다. 이와 같이, 공정 흐름(190)은 블록(192)에서 시작할 수 있는데, 여기서 감광성 재료(40) 또는 광이미징가능 폴리머 필름이 재구성된 웨이퍼(50)의 상부 표면(58)에 또는 반도체 패키지(82)의 배면(84)에서 적용될 수 있다. 블록(194)에서, 웨이퍼 상의 또는 재구성된 웨이퍼(50) 상의 기준점 또는 설계 특징부의 포지션이 측정될 수 있다. 재구성된 웨이퍼(50)의 활성 표면 또는 저부 표면(56) 상의 또는 반도체 패키지(82)의 전면(86)에서의 설계 특징부가 또한 식별 마크(46) 또는 마킹 패턴을 정렬하는 데 사용될 수 있다. 블록(196)에서, 식별 마크(46) 또는 잠상(latent image)이 감광성 재료(41) 상에 또는 폴리머 필름 상에 노출될 수 있다. 식별 마크(46)는 식별 마크(46)의 포지티브 또는 네거티브 이미지를 포함할 수 있다. 식별 마크(46)는 재구성된 웨이퍼(50) 상에서 다수의 반도체 다이(24) 또는 반도체 패키지(82)에 실질적으로 정렬될 수 있다. 블록(198)에서, 감광성 재료(40)는 감광성 재료(40)의 두께의 일부분만을 또는 그 전체를 제거하도록 부분적으로 또는 완전히 현상되어, 식별 마크(46)가 시인되게 할 수 있다. 감광성 재료(40)가 부분적으로 현상되어 감광성 재료(40)의 일부만이 제거되는 경우, 반도체 다이(24), 재구성된 웨이퍼(50), 또는 반도체 패키지(82)의 상부 표면을 커버하는 감광성 재료(40)의 인접한 층이 유지될 수 있다. 블록(200)에서, 감광성 재료(40)는 감광성 재료(40)를 경화시키도록 하는, 예컨대 열, UV, 적외선, 또는 다른 적합한 경화에 의해 경화될 수 있다.
도 10b는 방법 또는 공정 흐름(190)을 구현하는 데 사용될 수 있는 완전 통합형 제조 라인(210)의 비제한적인 예를 도시한다. 통합형 제조 라인(210)은 적어도 코팅 기계(212), 디지털 노출 기계(214), 현상제(216), 및 경화 오븐(218)을 포함할 수 있는데, 이들은 모두가 함께 링크되어, 재구성된 웨이퍼(50)와 같은 웨이퍼 또는 패널이 통합형 제조 라인(210)을 통해 순차적인 선형 흐름으로 프로세싱될 수 있도록 할 수 있다. 코팅 기계(212)는 필름 라미네이터, 스핀 코터, 커튼 코터, 슬롯 다이 코터, 또는 다른 적합한 코팅 기계일 수 있다. 디지털 노출 기계(214)는 레이저 직접 이미징 기계 또는 다른 유사한 기계일 수 있다.
코팅 기계(212)가 필름 라미네이터인 경우, 라미네이팅 필름이 공급되는 커버 필름을 제거하도록 추가적인 기계 또는 장비가 포함 또는 삽입될 수 있다. 커버 필름 제거기는 감광성 재료(40)의 노출 후에 커버 필름을 제거할 수 있지만, 노출 전에도 행해질 수 있다. 감광성 재료(40)의 노출과 현상 사이에 일정 기간의 임시 버퍼가 포함, 삽입, 또는 보존되어, 네거티브 작용 감광성 재료(40)를 사용한 노출과 현상 사이에서 감광성 재료(40)의 가교 결합을 위한 충분한 시간을 허용하도록 할 수 있다. AOI 기계는 식별 마크(46)의 품질을 평가하기 위해 감광성 재료(40)의 현상 후와 경화 전에 삽입될 수 있다. 이는 식별 마크(46)에 따른 임의의 품질 문제가 있는 경우에 식별 마크(46)가 재작업될 수 있게 할 것이다. 대안으로, AOI 기계는 경화 오븐 뒤에 삽입될 수 있거나, 또는 전적으로 생략될 수 있다. 통합형 제조 라인은 네이티브 웨이퍼(20)이든 재구성된 웨이퍼(50)이든, 웨이퍼의 배치(batch)의 로딩 및 언로딩을 용이하게 하도록 라인의 각각의 단부 상에 로딩 포트를 포함할 수 있다. 통합형 제조 라인은 로딩 포트로부터 웨이퍼를 언로딩한 후 그리고 코팅 전에 그 웨이퍼에 대한 웨이퍼 또는 패널 ID 번호를 식별하도록 하나 이상의 식별 마크(46)를 판독할 수 있다. 일부 사례에서, 통합형 제조 라인은 웨이퍼 ID 번호를 사용하여 노출 기계에 의해 실행될 마킹 명령어 또는 파일을 호출할 수 있다.
본 명세서에 개시된 바와 같은 반도체 패키지 또는 디바이스를 마킹하는 방법을 구현함으로써, 감광성 재료(40)의 광이미징 및 부분 현상을 통해 인간-판독가능 및 기계 판독가능한 식별 마크(46)가 패키지(82, 87, 100, 120, 140)와 같은 반도체 패키지의 배면 상에 형성되어 다수의 이점을 제공할 수 있다. 첫째, 반도체 패키지는 300 mm WLCSP에 대해 25 WPH 초과의 증가된 속도 또는 처리율로 제조될 수 있는데, 이는 유사한 크기의 웨이퍼 상에서의 전통적인 레이저 마킹에 대한 약 3 WPH 미만의 처리율보다 더 크다. 둘째, 제조 사이클 시간이 증가된 처리율의 결과로서 감소될 수 있다. 셋째, 처리율, 제조 시간, 또는 양측 모두가 반도체 패키지 상에 마킹된 식별 마크(46)에서의 글자 또는 심볼의 개수와는 독립적일 수 있다. 넷째, 식별 마크(46)의 마킹 해상도가 증가되어, 글자 크기가 실질적으로 감소될 수 있게 할 수 있다. 다섯째, 로그 또는 유사한 도안에 대한 것을 포함한 식별 마크(46)의 시인성이 레이저 절삭에 비해 개선될 수 있다. 여섯째, 반도체 패키지 상에 식별 마크(46)를 마킹하는 비용이 레이저 마킹 및 잉크 프린팅에 비해 감소될 수 있다. 일곱째, 마스크리스 패턴화 기계를 사용하여 맞춤형 툴링(tooling)이 필요하지 않으며, 반도체 패키지 각각에 대한 고유 식별 마크(46)가 재구성된 웨이퍼(50) 내에 포함되는 것에 의해 복수의 반도체 패키지 각각에 대한 설계 및 콘텐츠를 마킹하는 것이 달성될 수 있다. 이러한 기술은 WLCSP뿐 아니라 임베디드 다이 또는 팬아웃 웨이퍼 레벨 패키지에 특히 유용한데, 여기서는 웨이퍼 또는 패널당 수천 개의 유닛 및 수십만 개의 글자가 있을 수 있다. 여덟째, 레이저 출력의 가변성으로 인한 품질에서의 문제가 제거될 수 있다. 아홉째, 마킹이 마킹 표준을 충족시키지 않은 경우에, 예컨대, 감광성 층(40)의 제거, 및 새로운 마크(46)를 사용한 새로운 감광성 층(40)의 재적용에 의해 마크(46)의 재작업이 가능해진다.
본 발명이 상이한 형태로 다수의 실시예를 포함하지만, 본 발명이 개시된 방법 및 시스템의 원리의 예시로서 간주될 것이고 개시된 개념의 넓은 태양을 예시된 실시예로 제한하도록 의도되지 않는다는 이해 하에 특정 실시예의 세부사항이 도면 및 기록된 설명에 제시된다. 게다가, 다른 제조 디바이스 및 예가 제공된 것들과 혼합 또는 치환될 수 있다는 것이 당업자에 의해 이해되어야 한다. 설명이 특정 실시예를 나타내는 경우, 다수의 수정이 본 발명의 사상으로부터 벗어나지 않으면서 이루어질 수 있고 이들 실시예 및 구현예가 첨부된 청구범위에서 기술되는 바와 같은 본 발명의 더 넓은 사상 및 범주로부터 벗어나지 않으면서 다른 기술에도 마찬가지로 적용될 수 있다는 것이 이의없이 명백해질 것이다. 따라서, 개시된 요지는 제한적인 의미라기보다는 예시적인 의미에서 고려되어야 할 것이고, 본 발명의 사상 및 범주와 당업자의 지식 내에 속하는 모든 그러한 변경, 수정, 및 변형을 포괄하도록 의도된다.

Claims (20)

  1. 반도체 디바이스를 제조하는 방법으로서,
    복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계 - 각각의 반도체 다이는 활성 표면 및 상기 활성 표면의 반대편인 배면을 포함함 -;
    코팅 기계를 사용하여 상기 웨이퍼 위에 그리고 상기 웨이퍼 내의 상기 복수의 반도체 다이 각각의 배면 상에 감광성 층을 형성하는 단계;
    디지털 노출 기계 및 현상제를 사용하여 상기 감광성 층 내에 상기 복수의 반도체 다이 각각에 대한 식별 마크를 형성하는 단계 - 상기 식별 마크의 두께는 상기 감광성 층의 두께의 50% 이하임 -;
    상기 감광성 층을 경화시키는 단계; 및
    상기 웨이퍼를 복수의 반도체 디바이스로 낱개화하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 웨이퍼는 네이티브(native) 반도체 웨이퍼인, 방법.
  3. 제1항에 있어서, 상기 웨이퍼는 재구성된 웨이퍼 또는 재구성된 패널인, 방법.
  4. 제1항에 있어서, 길이, 폭, 또는 길이와 폭 양측 모두가 150 마이크로미터 이하인 특징부 크기를 갖는 상기 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
  5. 제1항에 있어서,
    10 내지 60 마이크로미터의 범위 내의 두께를 포함하는 상기 감광성 층을 형성하는 단계; 및
    2 내지 30 마이크로미터의 범위 내의 두께를 갖는 고유 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
  6. 제1항에 있어서, 비감광성 층 및 감광성 층을 포함하는 다중 필름 재료로서 상기 감광성 층을 형성하는 단계 - 상기 감광성 층의 두께는 상기 비감광성 층의 두께 이하임 - 를 추가로 포함하는, 방법.
  7. 제1항에 있어서,
    약 300 밀리미터의 직경을 갖는 상기 웨이퍼를 형성하는 단계; 및
    약 300 mm의 직경을 포함하는 웨이퍼에 대해 25 WPH(wafers per hour) 이상의 속도로 상기 복수의 반도체 다이 각각에 대한 상기 고유 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계 - 각각의 반도체 다이는 활성 표면 및 상기 활성 표면의 반대편인 배면을 포함함 -;
    상기 웨이퍼 위에 그리고 상기 웨이퍼 내의 상기 복수의 반도체 다이 각각의 배면 위에 감광성 층을 형성하는 단계;
    디지털 노출 기계 및 현상제를 사용하여 상기 감광성 층에 상기 복수의 반도체 다이 각각에 대한 식별 마크를 형성하는 단계;
    상기 감광성 층을 경화시키는 단계; 및
    상기 웨이퍼를 복수의 반도체 디바이스로 낱개화하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 웨이퍼는 네이티브 반도체 웨이퍼, 또는 재구성된 웨이퍼 또는 재구성된 패널인, 방법.
  10. 제8항에 있어서, 길이, 폭, 또는 길이와 폭 양측 모두가 150 마이크로미터 이하인 특징부 크기를 갖는 상기 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
  11. 제8항에 있어서, 상기 웨이퍼 내의 상기 복수의 반도체 다이 각각의 배면 상에 상기 감광성 층을 형성하는 단계를 추가로 포함하는, 방법.
  12. 제8항에 있어서, 비감광성 층 및 감광성 층을 포함하는 다중 필름 재료로서 상기 감광성 층을 형성하는 단계를 추가로 포함하는, 방법.
  13. 제8항에 있어서, 상기 식별 마크를 형성하는 단계는 상기 복수의 반도체 다이 각각에 대한 고유 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
  14. 제8항에 있어서, 상기 웨이퍼 위에 상기 감광성 층을 형성하기 위한 코팅 기계는 필름 라미네이터, 스핀 코터, 커튼 코터, 또는 슬롯 다이 코터를 추가로 포함하는, 방법.
  15. 반도체 디바이스를 제조하는 방법으로서,
    복수의 반도체 다이를 포함하는 웨이퍼를 제공하는 단계 - 각각의 반도체 다이는 활성 표면 및 상기 활성 표면의 반대편인 배면을 포함함 -;
    상기 웨이퍼 위에 그리고 상기 복수의 반도체 다이 각각의 위에 감광성 층을 형성하는 단계; 및
    상기 감광성 층에 상기 복수의 반도체 다이 각각에 대한 식별 마크를 형성하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 웨이퍼는 네이티브 반도체 웨이퍼, 또는 재구성된 웨이퍼 또는 재구성된 패널인, 방법.
  17. 제15항에 있어서, 길이, 폭, 또는 길이와 폭 양측 모두가 150 마이크로미터 이하인 특징부 크기를 갖는 상기 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
  18. 제15항에 있어서, 상기 웨이퍼 내의 상기 복수의 반도체 다이 각각의 배면 상에 상기 감광성 층을 형성하는 단계를 추가로 포함하는, 방법.
  19. 제15항에 있어서, 비감광성 층 및 감광성 층을 포함하는 다중 필름 재료로서 상기 감광성 층을 형성하는 단계를 추가로 포함하는, 방법.
  20. 제15항에 있어서, 상기 감광성 층의 두께의 50% 이하인 두께를 갖는 상기 식별 마크를 형성하는 단계를 추가로 포함하는, 방법.
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