KR20170004882A - 반도체장치 및 그 제조방법 - Google Patents

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KR20170004882A
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도시히로 이와사키
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Abstract

본 발명은 절연 재료층에 글래스 크로스나 부직포 등의 보강섬유를 포함하지 않는, 금속 박막 배선층의 정밀화, 금속 비어의 소경화, 및 층간 두께의 박형화를 가능하게 하는 반도체장치를 제공하는 것. 보강섬유를 포함하지 않는 절연재료(114b)에 의해서 밀봉된 1개 내지 복수의 반도체 소자(107a, 107b)와, 복수의 금속 박막 배선층(102)과, 상기 금속 박막 배선층간, 및, 상기 반도체 소자의 전극(106)과 금속 박막 배선층(102)을 전기적으로 접속하는 금속 비어(109)를 포함하는 절연 재료층(101, 108)과, 상기 절연 재료층의 한쪽의 주면측에 배치되고, 상기 절연 재료층(101, 108)의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 휨 조정층(123)을 구비하는 반도체장치를 제공하는 것이다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 특히, 대형의 패널 스케일로 박막 배선공정 및 조립공정을 행하는, 패널 스케일 팬-아웃 패키지(Panel scale Fan-out package) 구조를 가지는 반도체장치 및 그 제조방법에 관한 것이다.
최근의 전자기기의 고기능화 및 소형화의 요구에 수반하여, 전자부품의 고밀도 집적화, 또한 고밀도 실장화가 진행되고 있고, 이들 전자기기에 사용되는 반도체장치는 종래에 비하여 더 소형화되고 있다.
LSI 유닛이나 IC 모듈과 같은 반도체장치의 특정 타입에는, 도 8에 나타내는 바와 같이, 집적회로칩(30)이 내층 기판(8) 및 프리프레그(prepreg)(40)의 개구 내에서 열경화성 절연 수지층(43)에 매몰된 것이 있다(일본 공개특허공보 2010-251688호). 그러나, 반도체 소자가 절연 재료층에 매몰된 타입의 종래의 반도체장치에 있어서는, 제조공정시에 있어서의 휨 방지 및 제품으로서의 휨 방지나 강도 확보의 목적으로, 절연 재료층의 적어도 일부에, 보강섬유에 에폭시 등의 열경화성 수지를 함침하여 경화시켜서 이루어지는 강성을 가지는 복합재료(이하 "프리프레그"라고도 한다)가 이용되고 있다.
그러나, 층간 절연재로서 프리프레그를 이용하면, 상기 프리프레그의 박형화가 곤란할 뿐만 아니라, 가공성, 품질면 등의 관점에서 금속 비어(via)나 금속 박막 배선을 미세화하는 것이 어려워진다. 그 결과, 절연 재료층의 다층화가 필요하기 때문에, 반도체장치의 대폭적인 소형·박형화를 할 수 없다고 하는 결점이 있었다.
또한, 일본 공개특허공보 2010-219489호에 기재된 반도체장치는, 도 9에 나타내는 바와 같이, 수지 경화체 또는 금속으로부터 구성되는 지지판(1)을 구비하고 있고, 그 한쪽의 주면(主面)에, 반도체 칩(2)이 소자 회로면(표측면)을 위쪽을 향하도록 배치되고, 소자 회로면과 반대측의 면(이측면)이 접착제(3)에 의해 지지판(1)에 고착되어 있다. 그리고, 지지판(1)의 주면 전체에는, 반도체 칩(2)의 소자 회로면을 덮도록 하여 절연 재료층(4)이 1층만 형성되어 있다. 이 단층의 절연 재료층(4) 상에는, 구리 등의 도전성 금속으로 이루어지는 배선층(5)이 형성되어 있고, 반도체 칩(2)의 전극 패드와 배선층(5)을 전기적으로 접속하는 도전부(6)가 형성되어 있다. 이 장치는, 최근, 더욱 요구가 높아지고 있는 전자부품의 고밀도화, 소형 박형화에 크게 공헌한다.
이 반도체장치(20)에 있어서는, 지지판(1)으로서는 절연 수지를 경화시킨 수지 경화체, 혹은 스테인리스 스틸이나 42 알로이 등의 금속으로부터 구성되는 균일한 두께를 가지는 평판을 이용하고 있고, 이것이 반도체장치로서 일체화되어 있다. 이 때문에, 최종제품으로서의 반도체장치가 두꺼워지고, 반도체장치의 프로파일의 감축(두께 감축)이 곤란하게 된다.
본 발명의 목적은, 절연 재료층에 글래스 크로스나 부직포 등의 보강섬유를 포함하지 않는, 금속 박막 배선층의 정밀화, 금속 비어의 소경화(小徑化), 및 층간 두께의 박형화를 가능하게 하는 반도체장치를 제공하는 것이다.
본 발명자들은, 예의 검토를 진행시킨 결과, 보강섬유를 포함하지 않는 절연재료에 의해 밀봉된 1개 내지 복수의 반도체 소자와, 복수의 금속 박막 배선층과, 상기 금속 박막 배선층간, 및, 상기 반도체 소자의 전극과 금속 박막 배선층을 전기적으로 접속하는 금속 비어를 포함하는 절연 재료층을 포함하는 반도체장치에 있어서, 상기 절연 재료층의 한쪽의 주면측에 휨 조정층을 배치하여, 절연 재료층의 휨을 휨 조정층의 휨에 의해서 상쇄하는 것에 의해서 반도체장치의 휨을 저감할 수 있는 것을 발견하여 본 발명을 완성했다.
즉, 본 발명은 이하에 기재하는 바와 같은 것이다.
(1) 보강섬유를 포함하지 않는 절연재료에 의해서 밀봉된 1개 내지 복수의 반도체 소자와 복수의 금속 박막 배선층과, 상기 금속 박막 배선층간, 및, 상기 반도체 소자의 전극과 금속 박막 배선층을 전기적으로 접속하는 금속 비어를 포함하는 절연 재료층과,
상기 절연 재료층의 한쪽의 주면측에 배치되고, 상기 절연 재료층의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 휨 조정층을 구비하는 반도체장치.
(2) 상기 반도체 소자가, 상기 절연 재료층에 마련된 외부 단자의 실장면의 배면측에, 접착제를 개재하여, 소자 회로면을 위쪽을 향하도록 탑재되어 있는, 상기 (1)에 기재된 반도체장치.
(3) 상기 휨 조정층이 절연 수지로 이루어지는 층인, 상기 (1) 또는 (2)에 기재된 반도체장치.
(4) 상기 휨 조정층이 상기 절연 재료층의 최외층에 마련된 내부전극 상에 실장된, 1개 내지 복수의 전자부품과 상기 전자부품을 밀봉하는 절연 수지로 이루어지는, 상기 (1) 또는 (2)에 기재된 반도체장치.
(5) 상기 전자부품과 상기 절연 재료층의 사이에 형성되는 간극이 상기 전자부품을 밀봉하는 절연 수지에 의해서 충전되어 있는, 상기 (4)에 기재된 반도체장치.
(6) 상기 절연 수지의 열팽창 계수(α1)는, 30 ppm/℃ 이하이며 상기 절연 재료층의 층간 절연재료의 열팽창 계수(α1)의 0.8 ~ 1.5배이며, 상기 절연 수지 및 층간 절연재료의 유리 전이점(DMA법)이 150℃ 이상인, 상기 (1) ~ (5) 중 어느 하나에 기재된 반도체장치.
(7) 상기 반도체 소자의 전극과 상기 전자부품의 탑재면이 대향하고 있는, 상기 (4) 또는 (5)에 기재된 반도체장치.
(8) 상기 반도체 소자의 상하 각각의 상기 절연 재료층의 층수가, 1층 또는 다층으로 이루어지는, 상기 (1) ~ (7) 중 어느 하나에 기재된 반도체장치.
(9) 1개의 상기 반도체 소자가 임의의 층면에 탑재되어 있는, 상기 (1) ~ (8) 중 어느 하나에 기재된 반도체장치.
(10) 복수의 상기 반도체 소자가 임의의 동일층면 상, 임의의 다른층면 상, 또는 그것들 양쪽의 조합으로 탑재되어 있는, 상기 (1) ~ (8) 중 어느 하나에 기재된 반도체장치.
(11) 외부전극, 및 동일면 상에 있는 금속 박막 배선층의 도체의 측면이 상기 절연 재료층에 매몰되어 있는, 상기 (1) ~ (10) 중 어느 하나에 기재된 반도체장치.
(12) 상기 (1)에 기재된 반도체장치의 제조방법으로서,
지지판의 표면에 외부전극을 포함하는 금속 박막 배선층을 형성하는 공정,
상기 외부전극을 포함하는 금속 박막 배선층 상에 보강섬유를 포함하지 않는 제1 층간 절연재료를 적층하여, 제1 절연 재료층을 형성하는 공정,
상기 제1 절연 재료층 상에 접착제를 개재하여 반도체 소자를 전극을 가지는 소자 회로면을 위쪽을 향하도록 탑재하는 공정,
보강섬유를 포함하지 않는 제2 층간 절연재료에 의해서 반도체 소자 및 그것들의 주변을 밀봉하는 공정,
상기 제2 층간 절연재료에 대해서 상기 외부전극을 포함하는 상기 금속 박막 배선층과 반도체 소자의 전극에 도달하는 금속 비어용의 구멍을 개구하는 공정,
상기 제2 층간 절연재료 상에 금속 박막 배선층과 금속 비어를 형성하는 공정,
상기 제2 층간 절연재료를 형성하고, 구멍을 개구하고, 금속 박막 배선층 및 금속 비어를 형성하는 공정을 반복하여 제2 절연 재료층을 형성하는 공정,
상기 제2 절연 재료층 상에 절연 수지로 이루어지는 휨 조정층을 형성하는 공정, 및
상기 제1 절연 재료층으로부터 지지판을 박리하고, 외부전극을 포함하는 금속 박막 배선층의 표면을 노출시키는 공정을 포함하고,
상기 휨 조정층은 제1 층간 절연 재료층 및 제2 층간 절연 재료층의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 물성을 구비하는 반도체장치의 제조방법.
(13) 상기 (4)에 기재된 반도체장치의 제조방법으로서,
지지판의 표면에 외부전극을 포함하는 금속 박막 배선층을 형성하는 공정,
상기 외부전극을 포함하는 금속 박막 배선층 상에 보강섬유를 포함하지 않는 제1 층간 절연재료를 적층하여, 제1 절연 재료층을 형성하는 공정,
상기 제1 절연 재료층 상에 접착제를 개재하여 반도체 소자를 전극을 가지는 소자 회로면을 위쪽을 향하도록 탑재하는 공정,
보강섬유를 포함하지 않는 제2 층간 절연재료에 의해서 반도체 소자 및 그것들의 주변을 밀봉하는 공정,
상기 제2 층간 절연재료에 대해서 외부전극을 포함하는 상기 금속 박막 배선층과 반도체 소자의 전극에 도달하는 금속 비어용의 구멍을 개구하는 공정,
상기 제2 층간 절연재료 상에 금속 박막 배선층과 금속 비어를 형성하는 공정,
상기 제2 층간 절연재료를 형성하고, 구멍을 개구하고, 금속 박막 배선층 및 금속 비어를 형성하는 공정을 반복하여 제2 절연 재료층을 형성하는 공정,
상기 제2 절연 재료층 상에 솔더 레지스트층을 형성하고, 전자부품을 실장하는 공정,
절연 수지로 상기 전자부품을 밀봉하여 휨 조정층을 형성하는 공정, 및
상기 제1 절연 재료층으로부터 지지판을 박리하여, 외부전극을 포함하는 금속 박막 배선층의 표면을 노출시키는 공정을 포함하고,
상기 휨 조정층은 제1 층간 절연 재료층 및 제2 층간 절연 재료층의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 물성을 구비하는 반도체장치의 제조방법.
본 발명의 반도체장치는 이하에 기재하는 바와 같은 효과를 가질 수 있다.
-절연 재료층에 보강섬유를 포함하지 않기 때문에, 금속 박막 배선층의 정밀화, 금속 비어의 소경화, 및 층간 두께의 박형화가 가능해지고, 고밀도 배선과 층수 저감의 효과에 의해 반도체장치의 소형·박형화가 가능해진다.
-지지판 및 프리프레그를 가지지 않지만, 휨 조정층을 가지고 있기 때문에, 휨이 발생하기 어렵다.
-반도체 소자-전자부품간의 배선 길이를 최단화 할 수 있기 때문에, 전기 특성을 향상할 수 있다.
-도체 소자의 임의의 층수면에의 탑재가 가능하기 때문에, 배선 설계의 자유도가 증가하며, 휨 대책으로서의 잔동률(殘銅率) 등과의 밸런스 설계가 가능해진다.
-외부전극의 측면이 절연 재료층에 매몰되어 있기 때문에, 외부전극의 밀착 강도가 증가하며 내충격성, 2차 실장 신뢰성이 향상된다. 또한, 외부전극의 표면 처리 도금 과다에 의한 인접하는 외부 단자간의 단락을 회피할 수 있다.
도 1은 본 발명의 제1 실시형태의 반도체장치를 나타내는 도면이다.
도 2는 도 1에 나타낸 반도체장치의 외부전극의 단면을 나타내는 도면이다.
도 3a는 본 발명의 제2 실시형태의 반도체장치를 나타내는 도면이다.
도 3b는 본 발명의 제2 실시형태의 반도체장치를 나타내는 도면이다.
도 4는 본 발명의 제3 실시형태의 반도체장치를 나타내는 도면이다.
도 5a ~ 5f는 본 발명의 제1 실시형태의 반도체장치의 제조공정을 나타내는 도면이다.
도 5g ~ 5j는 본 발명의 제1 실시형태의 반도체장치의 제조공정을 나타내는 도면이다.
도 6은 도 5a ~ 5j에 나타낸 반도체의 제조공정에 있어서의 구리박 캐리어 부가 극박 구리박의 벗겨짐 방지책의 일례를 나타내는 패널 단면도이다.
도 7은 도 5a ~ 5j에 나타낸 반도체의 제조공정에 있어서의 구리박 캐리어 부가 극박 구리박의 벗겨짐 방지책의 일례를 나타내는 패널 단면도이다.
도 8은 종래의 반도체장치의 단면 구조를 나타내는 도면이다.
도 9는 종래의 반도체장치의 단면 구조를 나타내는 도면이다.
도 10은 종래의 반도체장치에 있어서의 RF회로가 발생시키는 자속의 작용을 설명하는 도면이다.
이하, 본 발명을 실시하기 위한 형태에 대해서 설명한다. 이하의 기재에서는 실시형태를 도면에 근거하여 설명하지만, 이들 도면은 이해를 위해서 제공되는 것이며, 본 발명은 이들 도면으로 한정되는 것은 아니다.
상술한 바와 같이, 종래의 반도체장치는 휨을 방지하는 등의 목적으로 반도체 소자를 포함하는 절연 재료층 중에 강성을 가지는 프리프레그를 가지거나, 강성을 가지는 지지판을 적층한 것이었다. 이것에 비하여, 본 발명의 반도체장치는, 반도체 소자를 포함하는 절연 재료층 중에 섬유 보강재를 포함하지 않고, 또한, 지지체를 가지는 일 없이 반도체장치의 휨을 방지하는 것을 특징으로 하고 있다.
본 발명에 있어서 반도체장치의 휨을 방지하는 수단에 대해서 이하 상세히 기술한다.
본 발명의 반도체장치는 글래스 크로스나 부직포 등의 보강섬유를 포함하지 않는 절연 재료층에 1개 내지 복수의 반도체 소자가 밀봉되어 있고, 상기 절연 재료층에 부수되는 금속 박막 배선층과, 임의의 금속 박막 배선층간, 및, 상기 반도체 소자의 전극과 금속 박막 배선층을 전기적으로 접속하는 금속 비어를 포함하고 있다. 또한, 본 발명에 있어서의 "금속 박막 배선층"이라는 용어는 회로 형성공정에 의해서 얻어지는 도체 패턴을 총칭하는 것이며(단, 금속 비어를 제외한다), 신호 회로, 전원/그라운드의 솔리드 패턴, 전극 등 모든 것을 포함한다.
상기 절연 재료층은, 절연 재료층을 형성하는 절연재료의 종류, 반도체 소자의 배치, 반도체장치가 차지하는 체적, 구리박부의 면적비율(잔동률) 등에 대응하여 일정한 휨을 나타낸다.
여기서, 본 발명에 있어서는, 상기 절연 재료층의 한쪽의 주면측에, 절연 재료층이 나타내는 휨의 방향과는 반대 방향의 휨을 나타내는 층(이하, "휨 조정층"이라고 한다)을 배치하여 절연 재료층의 휨을 상쇄하고, 이것에 의해 반도체장치의 휨을 저감한다.
휨 조정층은 절연 재료층과의 열팽창 계수의 미스매치에 의해서 휨을 발생시키는 층이며, 휨 조정층은 단일의 재료로 이루어지는 층이라도 좋고, 전자부품을 포함하는 층이라도 좋다.
구체적으로는, 휨 조정층은, 절연 수지로 이루어지는 층 또는 1개 내지 복수의 전자부품과 상기 전자부품을 밀봉하는 절연 수지로 이루어지는 층이 바람직하다.
반도체장치의 휨은 절연 재료층의 휨과 휨 조정층의 휨에 의해서 정해진다. 이 때문에, 예를 들면 휨 조정층으로서 특정의 절연 수지로 이루어지는 층을 선택했을 때, 반도체장치의 휨이 저감되도록, 절연 재료층의 휨을 조정하기 위해서, 절연 재료층을 형성하는 절연재료의 종류, 반도체 소자의 배치, 반도체 소자장치가 차지하는 체적률, 구리박부의 면적비율(잔동률) 등을 설계하는 것을 생각할 수 있다.
휨 조정층으로서 전자부품과 상기 전자부품을 밀봉하는 절연 수지로 이루어지는 층을 이용하는 경우에는, 절연 재료층의 휨을 상쇄하도록, 절연 수지의 종류, 전자부품의 배치 및 전자부품이 차지하는 체적률 등을 설계하는 것을 생각할 수 있다.
또한, 절연 재료층의 휨과 휨 조정층의 휨이 상쇄되도록, 절연 재료층 및 휨 조정층의 각각을 설계하는 것을 생각할 수 있다.
본 발명의 반도체장치는 지지판을 구비하지 않았다. 최근의 LSI에서는, 그 내부 탑재 소자로서 MOS 트랜지스터, 바이폴러 트랜지스터 등의 능동 소자 외에, 저항, 콘덴서, 인덕터 등의 수동 소자를 형성하는 것이 중요해지고 있다.
반도체장치를 동작시키면, 도 10에 나타내는 바와 같이 인덕터(23)에 전류가 흐른다.
인덕터(23)에 전류가 흐르면 도면의 화살표에 나타내는 자속(자계)(M)이 발생한다.
발생한 자속(M)이 Si 기판(21) 내에 들어가면 Si는 반도체이기 때문에, Si 기판(21) 내에 화살표로 나타내는 제1 와전류(C1)가 발생하고 제1 전력 손실이 일어난다.
또한, 금속 평판(1)에도 자속(M)이 걸리기 때문에, 제2 와전류(C2)가 발생하고 제2 전력 손실이 일어난다.
반도체 칩(2)이 얇을수록, 금속 평판(1)이 인덕터(23)와 가까워져서 금속 평판(1)에 와전류가 발생하기 쉬워지고 전력 손실이 커진다. 대형의 패널 스케일로 박막 배선공정 및 조립공정을 행하는 패널 스케일 팬-아웃 패키지 구조를 가지는 반도체장치에 있어서, 반도체 칩(2)의 두께는 50μm 두께로 얇기 때문에 와전류가 발생하기 쉽다.
상기와 같이, 인덕터(23)가 발생하는 자속(M)에 의해서 Si 기판(21) 및 금속 평판(1)에서 와전류(C1, C2)가 발생하여 전력 손실이 커지고, 지지체로서 금속 평판을 이용하지 않는 반도체장치에 비하여 인덕터의 특성을 나타내는 Q값을 저하시켜 버린다.
Q값은 인덕터의 성능 지표의 하나이며, 인덕터에 있어서 발생하는 전력 손실의 정도를 나타내는 것이다. Q값이 클수록 인덕터의 전력 손실이 적고 고성능인 인덕터라고 말할 수 있다. Q값의 향상은 고주파의 신호를 처리하는 집적회로(RFIC)의 성능 향상에 매우 중요하다. 특히 저소비 전력이 요구되는 휴대 전화 등의 기기에 있어서는 인덕터의 Q값이 약간 개선되는 것에 의해, 소비 전류를 큰 폭으로 저감할 수 있기 때문에, Q값이 높은 고성능인 인덕터가 필요하게 된다.
(실시형태 1)
도 1은 본 발명의 제1 실시형태에 관한 반도체장치(100)의 구조 단면도를 나타낸다.
반도체장치(100)는 그 한쪽의 측에 제1 절연 재료층(101)을 가지고 있다.
이 제1 절연 재료층(101)에는 외부전극(102a)이 마련되어 있고, 제1 절연 재료층(101)의 상기 외부전극(102a)의 실장면(103)의 배면측에는, 접착제(104)를 개재하여 반도체 소자(107a 및 107b)가, 소자 회로면(105) 및 상기 소자 회로면(105)에 배치된 전극(106)을 위쪽을 향하도록 탑재되어 있다.
반도체 소자(107a, 107b) 및 그것들의 주변은 제2 절연 재료층(108)에 의해서 밀봉되어 있다.
제1 절연 재료층(101) 및 제2 절연 재료층(108)에 부수하도록 구리 또는 구리합금으로 이루어지는 금속 박막 배선층(102)이 마련되어 있다.
금속 박막 배선층(102)의 임의의 배선층간, 및 상기 금속 박막 배선층(102)과 상기 반도체 소자(107a 및 107b)의 상기 전극(106)과는 금속 비어(109)에 의해서 전기적으로 접속되어 있다.
상기 제2 절연 재료층(108) 상에는 솔더 레지스트층(110) 및 내부전극(102b)이 마련되어 있고, 상기 내부전극(102b) 상에 땜납재(111)를 개재하여 전자부품(112a 및 112b)이 실장되어 있고, 전자부품(112a 및 112b)은 절연 수지(113)에 의해서 밀봉되어 있다.
금속 박막 배선층(102)과, 제1 절연 재료층(101)에 마련된 외부전극(102a)과, 반도체 소자(107a 및 107b)의 전극(106)과, 금속 비어(109)와, 제2 절연 재료층(108) 상에 마련된 내부전극(102b)과, 상기 내부전극(102b) 상에 실장된 전자부품(112a 및 112b)과는 전기적으로 접속되어 있다.
제1 절연 재료층(101)은, 제1 층간 절연재료(114a)의 한쪽 측에 상기 외부전극(102a)을 포함하는 상기 금속 박막 배선층(102)을 구비한, 편면 1층 기판으로서 구성한다. 상기 제1 층간 절연재료(114a)로서는, 글래스 크로스나 부직포 등의 보강섬유를 포함하지 않는 열경화 수지를 이용한다. 이것에 의해, 부수되는 상기 금속 박막 배선층(102)의 정밀화, 상기 금속 비어(109)의 소경화, 및 층간 두께의 박형화가 이루어지기 때문에, 고밀도 배선과 층수 저감의 효과에 의해 반도체장치의 소형·박형화가 가능해진다.
외부전극(102a) 및 동일층면 상의 상기 금속 박막선층(102)의 도체 측면은, 도 2에 나타내는 바와 같이 제1 절연 재료층(101)에 완전하게 매몰되어 있다. 이것에 의해 도체의 접촉 면적이 커지고, 외부전극(102a)의 밀착 강도가 증가하는 것으로, 내충격성, 2차 실장 신뢰성이 향상된다. 또한, 외부전극(102a)에 표면 처리로서 무전해 니켈-금도금 등을 실시하는 경우, 도금 두께 과다에 의한 단락의 위험성을 저감할 수 있다.
상기 제1 절연 재료층(101)은, 편면 1층 기판으로 한정되는 것이 아니고, 배선 설계, 구조 설계의 최적화를 위해서, 메탈 1층 기판, 양면 기판, 또는 다층 기판으로 해도 좋다. 제1 절연 재료층(101) 대신에 메탈 1층 기판 또는 양면 기판으로 하는 경우는, 금속 박막 배선층(102) 상에, 상기 접착제(104)를 개재하여, 상기 반도체 소자(107a 및 107b)를 탑재한다. 다층 기판으로 하는 경우에 있어서도, 상기 층간 절연재료(114a) 상에의 탑재로 한정되는 것이 아니고, 금속 박막 배선층(102) 상에, 접착제(104)를 개재하여, 반도체 소자(107a 및 107b)를 탑재해도 좋다. 이 때, 상기 접착제(104)로서 열전도율이 높은 재료를 이용하는 것으로, 상기 반도체장치(100)의 방열 설계를 용이하게 하는 것이 가능해진다.
그리고, 외부전극(102a)과 동일층면에 구리 솔리드 패턴을 설치하고, 금속 박막 배선층(102) 및 금속 비어(109)를 개재하여 상기 반도체 소자(107a 및 107b)의 전극(106)과 접속하는 것으로써 더욱 높은 방열 효과가 얻어진다. 반도체 소자(107a 및 107b)는, 전극(106)이 상기 전자부품(112a 및 112b)의 탑재면과 대향하도록 배치되어 있고 최단 거리로 결선(結線)할 수 있으므로, 전기 특성을 향상시킬 수 있다.
제1 절연 재료층(101)과 마찬가지로, 반도체 소자(107a, 107b)를 밀봉하는 상기 제2 절연 재료층(108)은, 글래스 크로스나 부직포 등의 보강섬유가 들어가지 않는 열경화 수지로 이루어지는 제2 층간 절연재료(114b)와, 상기 금속 박막 배선층(102)으로 구성되고, 다층화는 그것들의 순서대로 적층에 의해서 행한다. 상술과 같이 제1 상기 절연 재료층(101)의 층수는 자유롭게 변경할 수 있고, 상기 제2 절연 재료층(108)은 순서대로 적층을 행하므로, 임의의 단수 또는 복수층면에 임의의 수의 반도체 소자를 탑재하는 것이 가능하다. 이것에 의해, 반도체 소자의 임의 층수면에 탑재할 수 있기 때문에, 배선 설계의 자유도가 증가하는 것 외에, 휨 대책으로서 잔동률(殘銅率) 등과의 밸런스 설계가 가능해진다.
본 실시형태의 도 1에서, 상기 솔더 레지스트층(110)은, 상기 제2 절연 재료층(108)의 내부전극(102b)측에만 형성하고 있는데, 이에 한정하지 않고, 제1 절연 재료층(101)의 외부전극(102a)을 포함하는 금속 박막 배선층(102) 측에도 형성할 수 있다. 상기 외부전극(102a)을 SMD(Solder Mask Defined) 구조로 할 수 있기 때문에, 상기 외부전극(102a)의 밀착 강도를 더 높이는 것이 가능해진다. 또한, BGA 볼을 탑재하는 경우에, 상기 솔더 레지스트층(110)의 측벽이 지지체가 되고, BGA 볼의 결락을 방지할 수 있다.
상기 전자부품(112a 및 112b)은, 휨 조정층(123)을 구성하는 부재이며, 제조공정 중의 유동품 및 완성품의 초기 휨, 사용시의 휨을 억제하는 것을 의도하고 있다. 또한, 도 1에서는 편의상, 2개의 동종의 전자부품이 땜납 실장된 형태를 나타내고 있다. 이 때문에, 실장면에 차지하는 전자부품의 비율은, 25% 이상이 되도록 부품수 및 부품 종류를 결정하고 있다. 전자부품은, 수동 부품, 능동 부품, 기구 부품 등의 종류를 불문하고, 다른 전자부품의 혼재라도 좋다. 또한, 실장 방법도, 금-금 초음파 접합, 금 범프 압접, 도전 입자 압착, 도전성 접착제 접착 등이라도 좋다.
상기 전자부품(112a 및 112b)을 밀봉하는 절연 수지(113)는, 휨 조정층(123)을 구성하는 부재이며, 제조공정 중의 유동품 및 완성품의 초기 휨, 사용시의 휨을 억제하는 것을 의도하고 있다. 절연 수지(113)로서는, 열경화 수지 또는 사진 현상형의 광+열경화 수지를 적용하고, 반도체용의 밀봉 수지나, 프린트 배선판용의 절연재료인, 예를 들면, 층간 절연재료 시트, 솔더 레지스트 재료를 적용할 수 있다. 절연 수지(113)의 열팽창 계수(α1)는, 30 ppm/℃ 이하이며 상기 제1 층간 절연재료(114a) 및 상기 제2 층간 절연재료(114b)의 열팽창 계수(α1)의 0.8 ~ 1.5배로 조정한다.
본 발명자는, 본 발명의 반도체장치 구조체에 있어서, 금속 비어의 접속 신뢰성을 유지하기 위해서 필요한 층간 절연재료의 열팽창 계수(α1)와, 구리 또는 구리합금으로 이루어지는 금속 박막 배선층의 열팽창 계수(α1) 및 그 잔동률의 설계 영역에 있어서는, 절연 수지(113)의 열팽창 계수(α1)에 의한 휨 조정 범위는 층간 절연재료의 열팽창 계수(α1)의 0.8 ~ 1.5배의 범위에 있는 것을 발견했다. 상기 제1 층간 절연재료(114a)와 상기 제2 층간 절연재료(114b)의 열팽창 계수(α1)는 동등하다.
유리 전이점(DMA)은, 어느 재료도 150℃ 이상이다. 상기 절연 수지(113)의 탄성률(RT)은 35 GPa 이하이다. 이것에 의해, 제조공정 중의 유동품 및 완성품의 초기 휨, 사용시의 휨을 최소화할 수 있다. 장기 신뢰성 확보 때문에, 상기 전자부품(112a 및 112b)과 상기 제2 절연 재료층(108)과의 간극은, 도 1에 나타나는 바와 같이 절연 수지(113)에 의해서 확실히 충전되어 있다. 상기 전자부품(112a 및 112b)을, 상기 절연 수지(113) 내에 완전하게 매몰시키는 일 없이 전자부품(112a 및 112b)의 상측 3분의 1 정도를 노출시켜도 좋다. 이것에 의해, 반도체장치의 박형화에 기여할 수 있다.
도 1에 나타나는 실시형태 1의 반도체장치의 제품 사양의 상세한 일례를 들면 이하와 같다.
·제품 사이즈(반도체장치(100)): 5mm×5mm
·반도체 소자(107a, 107b)
사이즈: 2mm×2mm
두께: 50μm(반도체 소자(107a, 107b)는 동일 사이즈)
·금속 박막 배선층(102, 102a, 102b)
두께: 15μm(전층 공통)
잔동률: 65 ~ 95%(전층 공통)
·층간 절연재료(114a, 114b)
재료: 에폭시계 수지,
물성치: 유리 전이점(DMA) 172℃
열팽창 계수(α1): 23 ppm/℃,
·층간 두께: 20μm(금속 박막 배선층-금속 박막 배선층간, 금속 박막 배선층-반도체 소자 바닥면간, 및 반도체 소자 상부면-금속 박막 배선층간은, 모두 동일한 사양)
·솔더 레지스트층(110)
두께: 20μm
·절연 수지(113)
재료: 에폭시계 수지,
물성치: 유리 전이점(DMA) 185℃,
열팽창 계수(α1): 28 ppm/℃,
두께: 350μm
(실시형태 2)
도 3a는 본 발명의 제2 실시형태에 관한 반도체장치(200)의 구조 단면도이다.
제1 실시형태에 있어서, 휨 조정층(123)으로서의 기능을 전자부품(112a 및 112b)과 절연 수지(113)의 양쪽 모두에 부여하고 있지만, 절연 수지(113)만으로 해도 좋다. 도 3b는 본 발명의 제2 실시형태에 관한 반도체장치(200)의 평면도이며, 내부전극(102b) 및 제2 층간 절연재료(114b)의 주위 부분이 절연 수지(113)에 의해서 덮여 있는 상태를 나타내고 있다.
휨 조정층(123)을 절연 수지(113)만으로 하는 경우는, 솔더 레지스트층(110)을 구비하지 않고, 절연 수지(113)에 솔더 레지스트층(110)으로서의 기능을 부여할 수도 있다. 따라서, 절연 수지(113)에는 솔더 레지스트 재료를 적용해도 좋다. 또한, 소망의 물성치를 얻는 등 수지 조성물의 설계의 용이함을 생각하면, 광경화(光硬化) 기구를 이용하지 않는 열경화형 수지를 적용하는 것이 바람직하다. 열경화형의 경우는, 예를 들어 상기 수지를 경화시킨 후, 레이저 직묘(laser direct drawing)나, 구리박 또는 드라이 필름을 마스크로 하여 레이저 가공, 블러스트 처리, 과망간산염 수용액 등으로 에칭을 행하는 것으로 소망의 솔더 레지스트·패턴을 형성할 수 있다. 또한, 상기 반도체장치 구조에 있어서는, 외부전극(102a) 및 내부전극(102b)의 기능의 한정이 해제되고, 그것들의 기능을 조화시키는 것이 가능해지기 때문에, 상기 전자부품(112a 및 112b)의 유무나 PoP(Package on Package), SiP(System in Package) 등, 고객의 실장 형태에 반도체장치의 구조 사양을 맞추는 것이 가능해진다.
(실시형태 3)
도 4는 본 발명의 제3 실시형태에 관한 반도체장치(300)의 구조 단면도이다. 제1 절연 재료층(101) 상에, 접착제(104)를 개재하여, 반도체 소자(107a)를 탑재하고, 제2 절연 재료층(108) 상에, 상기 접착제(104)를 개재하여, 상기 반도체 소자(107b 및 107c)를 탑재하고 있다. 상술한 바와 같이 임의의 단수 또는 복수층면에 임의의 수의 반도체 소자를 탑재한 실시형태이다.
도 5a 내지 5j는, 본 발명의 제1 실시형태에 의한 반도체장치의 제조방법을 나타내는 공정 단면도이며, 도 5a 내지 5j는 패널에 다면 장착된 제품 단위 중, 1개의 제품 단위 부분을 나타내고 있다.
도 5a에 나타내는 바와 같이, 평판(115)의 표면에 응력 완화층(116) 및 접착층(117)을 개재하여, 구리박 캐리어(121)와 극박(極薄) 구리박(120)으로 이루어지는 구리박 캐리어 부가 극박 구리박(118)을 붙여서 지지판(119)을 형성한다. 지지판(119)은, 패널에 강성을 부여하여 제조공정 유동 중의 휨 방지의 역할을 수행한다.
응력 완화층에 대해서 설명한다.
일반적으로, 금속과 수지에서는 열팽창 계수에 큰 차이가 있기 때문에, 평판으로서 금속 기판을 이용한 반도체 패키지의 제조공정에 있어서는, 금속 기판과 반도체 소자를 밀봉하는 수지와의 사이에서의 열팽창 계수의 차이에 기인하여 내부 응력이 발생하고, 밀봉체에 휨이 발생한다.
응력 완화층(116)의 역할은, 평판(115)의 물성치와 제1 층간 절연재료(114a)의 물성치와의 차이에 기인하는 내부 응력(평판(115)과 제1 층간 절연재료(114a)과의 경계면에 생기는 응력)을 저감하는 것이다. 이 때문에, 응력 완화층(116)으로서는, 평판(115) 및 제1 층간 절연재료(114a)의 탄성률보다 작은 탄성률을 가지는 절연층을 이용하는 것이 바람직하다.
이 응력 완화층(116)은 지지판(119)의 일부를 구성하고 있고, 제조공정 도중에 제1 층간 절연재료(114a)로부터 박리된다. 따라서, 응력 완화층은 제조공정 중에 있어서의 반도체장치의 휨을 억제하는 것이며, 지지판(119)을 박리한 후에 반도체 조치의 휨 억제의 역할은 휨 조정층(123)에 인계된다.
구체적으로는, 동일 온도 조건하에서, 평판(115)의 탄성률을 A, 응력 완화층(116)의 탄성률을 B, 제1 층간 절연재료(114a)의 탄성률을 C로 했을 경우, A>C>B 혹은 C>A>B가 성립되도록, 평판(115), 응력 완화층(116) 및 제1 층간 절연재료(114a)의 조합을 결정하면 좋다.
이와 같이 응력 완화층(116)은, 저탄성인 것이 바람직하다. 예를 들면, 약 25℃(실온)의 온도 영역에서 2 GPa 이하, 또한, 100℃를 초과하는 온도 영역에서 100 MPa 이하의 탄성률을 가지는 것이 바람직하다. 각각의 온도 영역에 있어서 탄성률에 상한을 마련한 이유는, 이들 상한치를 초과하면 응력 완화층(116)이 너무 단단해서 응력 완화층으로서의 기능이 떨어져 버리기 때문이다.
즉, 실온에서는, 어느 정도의 강도가 있어도(탄성률이 높아도) 응력 완화층으로서 충분히 기능하기 때문에, 응력 완화층(116)의 탄성률은, 적어도 2 GPa 이하이면 좋다. 한편, 열경화성 수지의 경화 온도(170℃ 전후) 부근 등, 100℃를 초과하는 온도 영역(바람직하게는 150℃를 초과하는 온도 영역)에서는, 응력 완화층(116)의 탄성률을 100 MPa 이하로 한다. 그러한 고온역에서 100 MPa를 상회하면, 응력 완화층으로서의 기능을 수행할 수 없게 될 우려가 있기 때문이다.
탄성률이 낮으면 낮을수록 응력 완화층으로서의 기능은 높아지지만, 탄성률이 너무 낮으면 유동성이 극단적으로 높아지고, 더 이상 층으로서의 형상을 유지할 수 없게 될 우려가 있다. 따라서, 실온으로부터 260℃(리플로우 온도)의 범위 내에 있어서 형상을 유지 가능한 범위의 탄성률일 것이 조건이 된다.
응력 완화층(116)으로서, 상술한 탄성률의 관계를 만족하는 절연층을 이용했을 경우, 결과적으로, 동일 온도 조건하에서, 평판(115)의 선팽창 계수를 a, 응력 완화층(116)의 선팽창 계수를 b, 제1 층간 절연재료(114a)의 선팽창 계수를 c로 하면, a≤c<b(또는, a≒c<b)가 성립된다.
일반적으로, 금속 기판의 선팽창 계수는, 20 ppm/℃ 정도이며, 제1 층간 절연재료(114a)의 선팽창 계수는, 수십 ppm/℃ 정도이다. 이 때문에, 본 실시형태에 관한 반도체장치에서는, 200℃ 이하의 온도 영역에 있어서, 선팽창 계수가 100 ~ 200 ppm/℃, 바람직하게는 100 ~ 150 ppm/℃인 절연층을 이용한다. 또한, 200℃ 이하의 온도 영역이라고 하는 조건은, 반도체장치의 제조공정에 있어서의 상한 온도가 200℃ 전후인 것에 의한 것이다. 적어도 반도체장치의 제조공정 중에 있어서, 선팽창 계수가 상술한 범위에 들어가는 것이 바람직하다고 하는 취지이다.
또한, 본 발명의 실시형태에 관한 반도체장치에서는, 응력 완화층(116)으로서, 5% 질량 감소 온도가 300℃ 이상인 접착제를 이용하는 것이 바람직하다. 이 조건은, 일반적인 리플로우 온도가 260℃ 전후이기 때문에, 리플로우 처리를 거쳐도 질량 감소가 적은 절연층(즉, 리플로우 내성이 있는 절연층)을 이용하는 것으로, 반도체장치의 신뢰성의 저하를 방지하기 때문이다.
"질량 감소 온도"는, 물질의 내열성을 나타내기 위해서 이용되는 지표의 하나이며, 질소 가스나 공기를 흘리면서, 실온으로부터 서서히 미량의 물질을 가열하고, 일정한 질량 감소가 일어나는 온도로 나타낸다. 여기에서 "질량 감소 온도"는 5%의 질량 감소가 일어나는 온도를 나타내고 있다.
또한, 응력 완화층(116)으로서, 평판(철합금이나 구리합금 등의 대표적인 금속재료로 구성되는 기판)(115)과 제1 층간 절연재료(114a)(에폭시계, 페놀계 또는 폴리이미드계 등의 수지)의 쌍방에 대해서, JIS의 크로스 컷 테이프 시험(구 JIS K 5400)에 있어서 "분류 0"으로 분류되는 밀착력을 가지는 수지를 이용하는 것이 바람직하다. 이것에 의해, 평판(115)과 제1 층간 절연재료(114a)와의 사이의 접착성을 높이고, 또한 제1 층간 절연재료(114a)의 막 박리를 억제할 수 있다.
상기와 같이, 응력 완화층(116)으로서, (1) 동일 온도 조건하에서, 평판(115)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 밀봉체(105)의 탄성률을 C로 했을 경우, A>C>B 혹은 C>A>B가 성립되는 것, (2) 동일 온도 조건하에서, 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 밀봉체(105)의 선팽창 계수를 c로 했을 경우, a≤c<b(또는, a≒c<b)가 성립되는 것의 적어도 어느 하나(바람직하게는 전부)를 만족하는 것이 바람직하다.
이것에 의해, 평판(115)과 제1 층간 절연재료(114a)와의 사이의 물성치의 차이에 기인하는 내부 응력의 발생을 저감시키고, 평판(115)이나 제1 층간 절연재료(114a)에 최대한 휨을 발생시키지 않게 할 수 있다.
응력 완화층(116)에 관해서는, 일본 특허출원 2014-125982호(반도체 패키지 및 그 제조방법)를 참고로 할 수 있다.
평판(115)은, 수지 경화체 또는 스테인리스 스틸, 42 알로이, 구리, 구리합금 등의 금속판을 이용하고, 사이즈로서는 프린트 배선판의 워크 사이즈를 적용하고, 예를 들면 400 mm×500 mm, 500 mm×600 mm 등을 이용할 수 있다. 종래의 웨이퍼 레벨 패키징에 대해서, 대면적의 패널 상태에서 제조공정을 유동시키는 것으로 생산 효율이 높아지고, 저비용화가 가능해진다. 상기 구리박 캐리어 부가 극박 구리박(118)의 상하 방향은, 제품측이 1.5μm ~ 5μm의 극박 구리박(120)이 되도록 한다. 구리박 캐리어 부가 극박 구리박(118)으로서는, 프린트 배선판의 MSAP(Modified Semi Additive Process) 회로 형성용이나 코어 리스 기판의 제조 용도로서 널리 사용되고 있는 시판품을 이용할 수 있다.
제조공정을 통한 유동 중에 구리박 캐리어 부가 극박 구리박(118)이 박리되는 것을 방지하기 위해서, 도 6에 나타내는 바와 같이, 구리박 캐리어 부가 극박 구리박(118)의 사이즈를 평판(115), 접착층(117) 및 제1 층간 절연재료(114a)보다 작은 사이즈로 하고, 구리박 캐리어(121)와 극박 구리박(120)의 경계 단부를 상기 접착층(117) 및 상기 제1 층간 절연재료(114a)로 피복 보호할 수 있다.
후술하는 도 5i에 나타나는 바와 같이 지지판(119)은 제품으로부터 박리된다. 또한, 구리박 캐리어(121)와 극박 구리박(120)으로 이루어지는 구리박 캐리어 부가 극박 구리박(118)은 지지판(119)을 구성하는 부재이지만, 지지판(119)을 박리할 때에는 극박 구리박(120)은 제품측에 남겨지고, 다음에 에칭하여 제거된다.
지지판(119)을 박리할 때에는, 도 6의 A로부터 B의 점선부분에서 패널을 절단하고, 구리박 캐리어(121)와 극박 구리박(120)의 경계 단부를 다시 노출시키는 것으로, 지지판(119)의 박리는 용이해진다. 또한, 공정 능력을 높이는 등의 목적으로 제조공정 도중에 패널을 분할, 절단하는 경우가 있다. 이러한 경우에는, 구리박 캐리어 부가 극박 구리박(118)이 박리되고 방지책으로서, 도 7에 나타내는 바와 같이, 절단 부분(도 7의 C로부터 D의 점선 부분)의 구리박 캐리어 부가 극박 구리박(118)을 구리박 캐리어(121)의 두께 방향의 도중까지 하프 에칭을 행하여 구리박 캐리어 부가 극박 구리박의 홈(122)을 형성하고, 이 홈(122)에 제1 층간 절연재료(114a)를 충전한다. 제1 층간 절연재료(114a)가 충전되는 것으로, 패널을 분할, 절단한 후의 구리박 캐리어(121)와 극박 구리박(120)의 경계 단부를 상기 제1 층간 절연재료(114a)에 의해서 피복 보호할 수 있다. 지지판(119)을 박리할 때에는, 도 7의 E로부터 F, E＇로부터 F＇의 점선 부분에서 패널을 절단하고, 구리박 캐리어(121)와 극박 구리박(120)의 경계 단부를 다시 노출시키는 것으로, 지지판(119)의 박리가 용이해진다.
다음에, 도 5b에 나타내는 바와 같이, 극박 구리박(120) 상에 세미 어디티브(Semi-additive) 공법에 의해 외부전극(102a)을 포함하는 금속 박막 배선층(102)을 형성한다. 세미 어디티브 공법으로 한정되는 것은 아니지만, 극박 구리박(120)을 전해 구리 도금의 시드층으로서 사용할 수 있다는 점이나, 회로 형성의 정밀화에 적합하다는 점 등에서, 상기 공법을 적용하는 것이 바람직하다.
다음에, 도 5c에 나타내는 바와 같이, 외부전극(102a)을 포함하는 금속 박막 배선층(102) 상에 상기 제1 층간 절연재료(114a)를 적층하여, 제1 절연 재료층(101)을 형성한다.
다음에, 도 5d에 나타내는 바와 같이, 제1 절연 재료층(101) 상에 접착제(104)를 개재하여, 반도체 소자(107a 및 107b)를 전극(106)이 상향이 되도록 탑재한다.
다음에, 도 5e에 나타내는 바와 같이, 제2 층간 절연재료(114b)에 의해서 반도체 소자(107a, 107b), 및 그것들의 주변을 밀봉하고, 다음에, CO2 레이저 가공, UV-YAG 레이저 가공 등의 종래 기술을 이용하여, 제2 층간 절연재료(114b)에 대해서 외부전극(102a)을 포함하는 상기 금속 박막 배선층(102)과 반도체 소자(107a 및 107b)의 전극(106)에 도달하는 금속 비어(109)을 위한 천공을 행한다.
다음에, 도 5f에 나타내는 바와 같이, 세미 어디티브 공법이나 MSAP 공법 등의 종래 기술을 이용하여 회로 형성을 행하는 것으로 제2 층간 절연재료(114b) 상에 금속 박막 배선층(102)을 형성함과 함께 금속 비어(109)를 형성한다. 제2 층간 절연재료(114b)의 형성, 천공 가공, 및 회로 형성을 반복하는 것으로 제2 절연 재료층(108)을 형성한다.
다음에, 도 5g에 나타내는 바와 같이, 솔더 레지스트층(110)을 포토리소그래피에 의해서 형성하고, 다음에, 전자부품(112a 및 112b)을 땜납재(111)를 이용하여 실장한다.
다음에, 도 5h에 나타내는 바와 같이, 트랜스퍼 몰드, 컴프레션 몰드, 인젝션 몰드 등의 종래의 몰딩 기술을 이용하여 전자부품(112a 및 112b)을 절연 수지(113)로 밀봉하고, 열경화한다. 단, 절연 수지(113)의 형태에 의해서 밀봉 방법은 다르고, 액상 수지의 코팅, 수지 시트의 진공 라미네이션 등을 적용한다. 이때, 전자부품(112a 및 112b)과 제2 절연 재료층(108)과의 간극을 절연 수지(113)로 완전하게 충전하는(MUF: Molded Underfill) 것으로 장기 신뢰성이 확보된다. 휨 조정층에 절연 수지를 이용하는 경우, 예를 들면 TMV(Though Mold Via) 기술을 이용하면, 휨 조정층 상과 전기적으로 접속할 수 있고, 패키지 적층이 가능해진다. 단, 절연 수지(113)에 솔더 레지스트층(110)으로서의 기능을 부여하는 경우는, MUF는 적용되지 않는다.
다음에, 도 5i에 나타내는 바와 같이, 패널로부터 상기 지지판(119)을 박리하고, 극박 구리박(120)을 과산화 수소와 황산의 혼합액이나 과황산염의 수용액 등으로 에칭 제거하고, 도 5j에 나타내는 바와 같이, 외부전극(102a)을 포함하는 금속 박막 배선층(102)의 표면을 노출시킨다.
이때, 제1 층간 절연재료(114a)는 표면 거칠기가 있고 잔동이 염려되기 때문에, 수지면보다 1μm ~ 5μm 오목해지도록 에치 백(Etch-back)하는 것이 좋다.
지지판(119)의 강성 부여 기능이, 공정 도중에 절연 수지(113) 및 전자부품(112a 및 112b)에 인계되는 것으로, 제조 백 앤드 공정 중의 유동품 및 완성품의 휨 특성은 저하하는 일 없이 유지된다. 다음에, 블레이드 등으로 개편화하는 것으로써, 본 발명의 제1 실시형태에 의한 반도체장치(100)를 얻는다.
본 발명의 제2 실시형태 및 제3 실시형태의 반도체장치의 제조방법에 있어서, 기본적으로, 상기 제1 절연 재료층(101) 및 상기 제2 절연 재료층(108)의 층수가 다를 뿐이며, 각 제조공정의 요소 기술은 공통이기 때문에, 도 5a ~ 5j에 나타낸 것과 마찬가지의 제조공정을 적절하게 적용할 수 있다.

Claims (13)

  1. 보강섬유를 포함하지 않는 절연재료에 의해서 밀봉된 1개 내지 복수의 반도체 소자와, 복수의 금속 박막 배선층과, 상기 금속 박막 배선층간, 및, 상기 반도체 소자의 전극과 금속 박막 배선층을 전기적으로 접속하는 금속 비어를 포함하는 절연 재료층과,
    상기 절연 재료층의 한쪽의 주면측에 배치되고, 상기 절연 재료층의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 휨 조정층을 구비하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자가, 상기 절연 재료층에 마련된 외부 단자의 실장면의 배면측에, 접착제를 개재하여, 소자 회로면을 위쪽을 향하도록 탑재되어 있는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 휨 조정층이 절연 수지로 이루어지는 층인 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 휨 조정층이 상기 절연 재료층의 최외층에 마련된 내부전극 상에 실장된, 1개 내지 복수의 전자부품과, 상기 전자부품을 밀봉하는 절연 수지로 이루어지는 반도체장치.
  5. 제 4 항에 있어서,
    상기 전자부품과 상기 절연 재료층의 사이에 형성되는 간극이 상기 전자부품을 밀봉하는 절연 수지에 의해서 충전되는 반도체장치.
  6. 제 3 항에 있어서,
    상기 절연 수지의 열팽창 계수(α1)는, 30 ppm/℃ 이하이며 상기 절연 재료층의 층간 절연재료의 열팽창 계수(α1)의 0.8 ~ 1.5배이며, 상기 절연 수지 및 층간 절연재료의 유리 전이점(DMA법)이 150℃ 이상인 반도체장치.
  7. 제 4 항에 있어서,
    상기 반도체 소자의 전극과 상기 전자부품의 탑재면이 대향하는 반도체장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 소자의 상하 각각의 상기 절연 재료층의 층수가, 1층 또는 다층으로 이루어지는 반도체장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    1개의 상기 반도체 소자가 임의의 층면에 탑재되어 있는 반도체장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    복수의 상기 반도체 소자가 임의의 동일층면 상, 임의의 다른층면 상, 또는 그것들 양쪽의 조합으로 탑재되어 있는 반도체장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    외부전극, 및 동일면 상에 있는 금속 박막 배선층의 도체의 측면이 상기 절연 재료층에 매몰되어 있는 반도체장치.
  12. 제 1 항에 따른 반도체장치의 제조방법으로서,
    지지판의 표면에 외부전극을 포함하는 금속 박막 배선층을 형성하는 공정,
    상기 외부전극을 포함하는 금속 박막 배선층 상에 보강섬유를 포함하지 않는 제1 층간 절연재료를 적층하여, 제1 절연 재료층을 형성하는 공정,
    상기 제1 절연 재료층 상에 접착제를 개재하여 반도체 소자를 전극을 가지는 소자 회로면을 위쪽을 향하도록 탑재하는 공정,
    보강섬유를 포함하지 않는 제2 층간 절연재료에 의해서 반도체 소자 및 그것들의 주변을 밀봉하는 공정,
    상기 제2 층간 절연재료에 대해서 상기 외부전극을 포함하는 상기 금속 박막 배선층과 반도체 소자의 전극에 도달하는 금속 비어용의 구멍을 개구하는 공정,
    상기 제2 층간 절연재료 상에 금속 박막 배선층과 금속 비어를 형성하는 공정,
    상기 제2 층간 절연재료를 형성하고, 구멍을 개구하고, 금속 박막 배선층 및 금속 비어를 형성하는 공정을 반복하여 제2 절연 재료층을 형성하는 공정,
    상기 제2 절연 재료층 상에 절연 수지로 이루어지는 휨 조정층을 형성하는 공정, 및
    상기 제1 절연 재료층으로부터 지지판을 박리하고, 외부전극을 포함하는 금속 박막 배선층의 표면을 노출시키는 공정을 포함하고,
    상기 휨 조정층은 제1 층간 절연 재료층 및 제2 층간 절연 재료층의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 물성을 구비하는 반도체장치의 제조방법.
  13. 제 4 항에 따른 반도체장치의 제조방법으로서,
    지지판의 표면에 외부전극을 포함하는 금속 박막 배선층을 형성하는 공정,
    상기 외부전극을 포함하는 금속 박막 배선층 상에 보강섬유를 포함하지 않는 제1 층간 절연재료를 적층하여, 제1 절연 재료층을 형성하는 공정,
    상기 제1 절연 재료층 상에 접착제를 개재하여 반도체 소자를 전극을 가지는 소자 회로면을 위쪽을 향하도록 탑재하는 공정,
    보강섬유를 포함하지 않는 제2 층간 절연재료에 의해서 반도체 소자 및 그것들의 주변을 밀봉하는 공정,
    상기 제2 층간 절연재료에 대해서 외부전극을 포함하는 상기 금속 박막 배선층과 반도체 소자의 전극에 도달하는 금속 비어용의 구멍을 개구하는 공정,
    상기 제2 층간 절연재료 상에 금속 박막 배선층과 금속 비어를 형성하는 공정,
    상기 제2 층간 절연재료를 형성하고, 구멍을 개구하고, 금속 박막 배선층 및 금속 비어를 형성하는 공정을 반복하여 제2 절연 재료층을 형성하는 공정,
    상기 제2 절연 재료층 상에 솔더 레지스트층을 형성하고, 전자부품을 실장하는 공정,
    절연 수지로 상기 전자부품을 밀봉하여 휨 조정층을 형성하는 공정, 및
    상기 제1 절연 재료층으로부터 지지판을 박리하여, 외부전극을 포함하는 금속 박막 배선층의 표면을 노출시키는 공정을 포함하고,
    상기 휨 조정층은 제1 층간 절연 재료층 및 제2 층간 절연 재료층의 휨을 상쇄하여, 반도체장치의 휨을 저감하는 물성을 구비하는 반도체장치의 제조방법.
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