KR20160148479A

KR20160148479A - 복합 전자 부품

Info

Publication number: KR20160148479A
Application number: KR1020160074691A
Authority: KR
Inventors: 카즈오 하토리; 이사무 후지모토; 신이치로 쿠로이와
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2015-06-16
Filing date: 2016-06-15
Publication date: 2016-12-26
Also published as: JP2017005221A; CN106257610A; US10121593B2; KR101900375B1; US20160372265A1; CN106257610B

Abstract

접합되는 복수의 전자 부품 중 기판형의 전자 부품에서의 상면 도체끼리의 절연 저항의 저하를 억제할 수 있는 복합 전자 부품을 제공한다.
복합 전자 부품(1A)은 제1 전자 소자(20A)와, 제2 전자 소자(10)와, 접합재(31)를 포함한다. 제1 전자 소자(20A)는, 기부(21)와 기부(21)의 상면(21a)에 마련된 상면 도체(24A)를 갖는다. 제2 전자 소자(10)는, 기부(21)의 상면(21a)에 대향하는 하면(11a)을 갖는 소자 본체(11)와, 소자 본체(11)의 하면(11a)에 마련된 단자 도체(14A)를 갖는다. 접합재(31)는 상면 도체(24A)와 단자 도체(14A)를 접합한다. 상면 도체(24A)는, 중량비에서 최대의 금속 성분이 Ag인 도전층(24a)을 포함한다. 도전층(24a)의 측면(24a1)은, 보호 금속막으로서의 도전층(24b, 24c)에 의해 덮이고, 보호 금속막으로서의 도전층(24b, 24c)에 함유된 중량비에서 최대의 금속 성분은 Ag 및 Cu 이외이다.

Description

복합 전자 부품{COMPOSITE ELECTRONIC COMPONENT}

본 발명은 복수의 전자 소자를 포함한 복합 전자 부품에 관한 것이다.

종래, 복수의 전자 소자를 포함한 복합 전자 부품에 관해, 배선 기판에 대한 전자 부품의 고집적화의 관점에서, 몇 가지의 발명이 제안되고 있다.

예를 들면, 일본 공개특허공보 2001-338838호(특허문헌 1)에는, 콘덴서와 저항체로 이루어지는 복합 전자 부품이 개시되어 있다. 이 복합 전자 부품에서는, 칩형 콘덴서의 콘덴서 본체의 표면에 저항체가 마련되어 있고, 그 저항체와 콘덴서 본체의 표면에 마련된 한 쌍의 외부전극이 접속되어 있다.

또한 공개특허공보 평6-283301호(특허문헌 2)에는, 칩형 저항, 칩형 서미스터, 칩형 콘덴서 및 칩형 배리스터 등의 군으로부터 선택된 2종 이상의 동일한 형태이면서 동일한 치수의 직방체 형상의 칩형 소자가 이들 두께 방향을 따라 서로 겹쳐지고, 또한 이들에 마련된 단자 전극이 일괄적으로 리드 프레임으로 덮임으로써 일체화된 복합 전자 부품이 개시되어 있다.

일본 공개특허공보 2001-338838호 일본 공개특허공보 평6-283301호

본 발명자들은 일본 특허출원 2015-049457에서, 상술한 특허문헌 1 및 2에 개시된 것보다, 회로 설계의 자유도를 보다 높일 수 있는 복합 전자 부품을 제안했다. 이 복합 전자 부품은 절연성의 기부(基部)에 수동 소자의 기능이 부가되어 이루어지는 하나의 기판형의 전자 소자에, 다른 하나의 전자 소자가 접합된 신규 구성의 복합 전자 부품이다.

해당 신규 구성의 복합 전자 부품에서는, 기판형의 전자 소자의 절연성의 기부의 상면이 다른 하나의 전자 소자에 대향하는 면이 된다. 이 상면에, 접합재를 통해 다른 하나의 전자 소자가 접속되는 상면 도체가 마련된다. 또한 이 신규 구성의 복합 전자 부품의 어느 형태에서는, 기판형의 전자 소자의 절연성 기부의 상면에, 상술한 상면 도체 외에도, 또한 이 기판형의 전자 소자에 포함되는 전기적인 기능부에 접속되는 다른 상면 도체도 마련되어 있다.

이들 상면 도체는, 충분한 도전성을 얻기 위해 Ag 또는 Cu로 이루어지는 도전층을 포함하도록 구성되는 것이 일반적이다. 그러나 Ag 및 Cu는, 전계가 작용함으로써 그 일부가 이온화되어 다른 장소로 이동하고 그 이동 후에 다시 환원되어 석출되는, 이른바 “이온 마이그레이션(ion migration)”의 문제를 일으키기 쉬운 도전 재료이다.

그 때문에, 상기의 신규 구성의 복합 전자 부품과 같은 상면 도체가 채용되고 있는 반면에, 이온 마이그레이션의 문제에 어떠한 대책도 실시되지 않은 경우에는, 상면 도체 간의 절연 저항이 저하될 우려가 있다.

따라서 본 발명은 상술한 문제를 해결하기 위해 이루어진 것으로서, 접합되는 복수의 전자 부품 중 기판형의 전자 부품에서의 상면 도체끼리의 절연 저항의 저하를 억제할 수 있는 복합 전자 부품을 제공하는 것을 목적으로 한다.

본 발명에 기초하는 복합 전자 부품은 제1 전자 소자와, 높이 방향에 있어서 상기 제1 전자 소자에 실장된 제2 전자 소자와, 상기 제1 전자 소자 및 상기 제2 전자 소자를 접합하는 접합재를 포함하고 있다. 상기 제1 전자 소자는 상기 높이 방향에 교차하는 상면을 갖는 절연성의 기부와, 상기 기부의 상기 상면에 마련된 상면 도체를 갖고 있다. 상기 제2 전자 소자는, 상기 높이 방향에 있어서 상기 기부의 상기 상면에 대향하는 하면을 갖는 소자 본체와, 상기 소자 본체의 상기 하면 중 적어도 일부에 마련된 단자 도체를 갖고 있다. 상기 접합재는, 상기 상면 도체 중 적어도 일부와 상기 단자 도체 중 적어도 일부를 접합하고 있다. 상기 상면 도체는, 중량비에서 최대의 금속 성분으로서 Ag 또는 Cu를 함유하는 도전층을 포함하고 있으며, 상기 도전층의 측면 중 적어도 일부는 보호 금속막에 의해 덮여 있다. 상기 보호 금속막에 함유된 중량비에서 최대의 금속 성분은 Ag 및 Cu 이외의 금속이다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 보호 금속막에 함유된 중량비에서 최대의 금속 성분이 Sn, Ni, Au 및 Pb 중 어느 하나인 것이 바람직하다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 보호 금속막이 상기 상면 도체에 포함되는, 상기 도전층의 상면 및 상기 측면을 덮는 피복 도전층이어도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 보호 금속막이 도금층이어도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 보호 금속막이 상기 접합재의 일부여도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 상면 도체의 크기가, 상기 높이 방향에 직교하는 임의의 방향의 어디에서나 상기 단자 도체의 크기보다 작은 것이 바람직하다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 상면 도체의 두께가 5[㎛] 이상인 것이 바람직하다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 상면 도체가, 상기 높이 방향에 직교하는 길이 방향에 있어서 서로 이격되는 제1 상면 도체 및 제2 상면 도체와, 상기 제1 상면 도체와 상기 제2 상면 도체 사이에 위치하는 제3 상면 도체를 포함하고 있음과 함께, 상기 단자 도체가, 상기 길이 방향에 있어서 서로 이격되는 제1 단자 도체 및 제2 단자 도체를 포함하고 있어도 된다. 이 경우에, 상기 제1 단자 도체가 상기 접합재에 의해 상기 제1 상면 도체에 접합되어 있음과 함께, 상기 제2 단자 도체가 상기 접합재에 의해 상기 제2 상면 도체에 접합되어 있어도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 제1 상면 도체가 상기 높이 방향 및 상기 길이 방향에 직교하는 폭 방향에 있어서 상기 제1 단자 도체의 양단 사이에 위치하고 있음과 함께, 상기 제2 상면 도체가 상기 폭 방향에 있어서 상기 제2 단자 도체의 양단 사이에 위치하고 있어도 된다. 이 경우에는, 상기 제1 상면 도체의 상기 측면 중 상기 폭 방향에 직교하는 측면이 상기 보호 금속막으로 덮여 있음과 함께, 상기 제2 상면 도체의 상기 측면 중 상기 폭 방향에 직교하는 측면이 상기 보호 금속막으로 덮여 있는 것이 바람직하다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 기부의 상기 폭 방향에 있어서의 치수가, 상기 제2 전자 소자의 상기 폭 방향에 있어서의 치수보다 커도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 제1 상면 도체가, 상기 길이 방향에 있어서 상기 제1 단자 도체의 외단과 상기 제2 단자 도체의 외단 사이에 위치하고 있음과 함께, 상기 제2 상면 도체가, 상기 길이 방향에 있어서 상기 제1 단자 도체의 외단과 상기 제2 단자 도체의 외단 사이에 위치하고 있어도 된다. 이 경우에는, 상기 제1 상면 도체의 상기 측면 중 상기 길이 방향에 직교하는 측면이 상기 보호 금속막으로 덮여 있음과 함께, 상기 제2 상면 도체의 상기 측면 중 상기 길이 방향에 직교하는 측면이 상기 보호 금속막으로 덮여 있는 것이 바람직하다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 기부의 상기 길이 방향에 있어서의 치수가, 상기 제2 전자 소자의 상기 길이 방향에 있어서의 치수보다 커도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 소자 본체가, 적층된 복수의 유전체층 및 복수의 도전체층을 포함하고 있어도 되고, 또한 이 경우에, 상기 제1 전자 소자가 상기 기부의 상기 상면에 마련되어, 상기 제3 상면 도체와 접속된 저항체를 포함하고 있어도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 상면 도체가, 상기 제1 상면 도체와 상기 제2 상면 도체 사이에 위치하는 제4 상면 도체를 포함하고 있어도 되고, 또한 이 경우에, 상기 저항체가 상기 제4 상면 도체에 접속되어 있어도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 상면 도체가, 상기 높이 방향에 직교하는 길이 방향에 있어서 서로 이격되는 제1 상면 도체 및 제2 상면 도체를 포함하고 있음과 함께, 상기 단자 도체가, 상기 길이 방향에 있어서 서로 이격되는 제1 단자 도체 및 제2 단자 도체를 포함하고 있어도 된다. 이 경우에, 상기 제1 단자 도체가 상기 접합재에 의해 상기 제1 상면 도체에 접합되어 있음과 함께, 상기 제2 단자 도체가 상기 접합재에 의해 상기 제2 상면 도체에 접합되어 있어도 된다. 또한 이 경우에, 상기 제1 전자 소자가 상기 기부의 상기 상면과는 반대측에 위치하는 하면에 마련된 하면 도체를 더 갖고 있음과 함께, 상기 하면 도체가, 상기 길이 방향에 있어서 서로 이격되는 제1 하면 도체 및 제2 하면 도체와, 상기 제1 하면 도체와 상기 제2 하면 도체 사이에 위치하는 제3 하면 도체를 포함하고 있어도 된다. 또한 이 경우에, 상기 소자 본체가, 적층된 복수의 유전체층 및 복수의 도전체층을 포함하고 있음과 함께, 상기 제1 전자 소자가 상기 기부의 내부에 마련되어, 상기 제3 하면 도체와 전기적으로 접속된 인덕터 배선을 포함하고 있어도 된다.

상기 본 발명에 기초하는 복합 전자 부품에서는, 상기 하면 도체가, 상기 제1 하면 도체와 상기 제2 하면 도체 사이에 위치하는 제4 하면 도체를 포함하고 있어도 되고, 또한 이 경우에, 상기 인덕터 배선이 상기 제4 하면 도체에 전기적으로 접속되어 있어도 된다.

본 발명에 의하면, 접합되는 복수의 전자 부품 중 기판형의 전자 부품에서의 상면 도체끼리의 절연 저항의 저하를 억제할 수 있는 복합 전자 부품을 제공할 수 있다.

도 1은 본 발명의 실시형태 1에 따른 복합 전자 부품의 개략적인 사시도이다.
도 2는 도 1에 나타내는 복합 전자 부품의 모식적인 단면도이다.
도 3은 도 1에 나타내는 저항 소자의 모식적인 상면도 및 하면도이다.
도 4는 도 1에 나타내는 복합 전자 부품이 분해된 모식적인 사시도이다.
도 5는 도 1에 나타내는 복합 전자 부품의 모식적인 단면도 및 요부를 확대한 모식적인 단면도이다.
도 6은 도 1에 나타내는 복합 전자 부품의 제조 공정을 설명하기 위한 플로차트이다.
도 7은 도 6에 나타내는 천공(piercing) 공정을 설명하기 위한 모식적인 평면도이다.
도 8은 도 6에 나타내는 도전성 페이스트의 인쇄 공정을 설명하기 위한 모식적인 평면도이다.
도 9는 도 6에 나타내는 저항체 페이스트의 인쇄 공정을 설명하기 위한 모식적인 평면도이다.
도 10은 도 6에 나타내는 보호막의 도포 공정을 설명하기 위한 모식적인 평면도이다.
도 11은 도 6에 나타내는 머더 기판(mother substrate)의 절단 공정을 설명하기 위한 모식적인 평면도이다.
도 12는 도 6에 나타내는 접합재의 인쇄 공정 및 콘덴서 소자의 배치 공정을 설명하기 위한 모식적인 평면도이다.
도 13은 도 6에 나타내는 접합재의 인쇄 공정 및 콘덴서 소자의 배치 공정을 설명하기 위한 모식적인 측면도이다.
도 14는 본 발명의 실시형태 2에 따른 복합 전자 부품의 요부를 확대한 모식적인 단면도이다.
도 15는 도 14에 나타내는 저항 소자의 제작 플로에서의 소정 공정을 설명하기 위한 모식적인 단면도이다.
도 16은 본 발명의 실시형태 3에 따른 복합 전자 부품의 요부를 확대한 모식적인 단면도이다.
도 17은 도 16에 나타내는 저항 소자의 제작 플로에서의 소정 공정을 설명하기 위한 모식적인 단면도이다.
도 18은 본 발명의 실시형태 4에 따른 복합 전자 부품의 요부를 확대한 모식적인 단면도이다.
도 19는 본 발명의 실시형태 5에 따른 복합 전자 부품의 요부를 확대한 모식적인 단면도이다.
도 20은 본 발명의 실시형태 6에 따른 복합 전자 부품의 요부를 확대한 모식적인 단면도이다.
도 21은 본 발명의 실시형태 7에 따른 복합 전자 부품의 모식적인 단면도이다.
도 22는 도 21에 나타내는 인덕터 소자의 모식적인 상면도, 단면도 및 하면도이다.

이하, 본 발명의 실시형태에 대해, 도면을 참조하여 상세하게 설명한다. 또는 이하에 나타내는 실시형태의 기재에서는, 동일하거나 공통되는 부분에 대해서는, 본 명세서 중 및 도면 중에서 동일한 부호를 붙이고 원칙적으로 그 설명은 반복하지 않는다.

또한 여기에, 본 명세서의 일부를 구성하는 것으로서, 본 발명자들에 의한 일본 특허출원 2015-049457의 내용을 인용한다.

(실시형태 1)

도 1은 본 발명의 실시형태 1에 따른 복합 전자 부품(1A)의 개략적인 사시도이다. 도 2(A) 및 도 2(B)는 도 1 중에 나타내는 IIA-IIA선 및 IIB-IIB선을 따라 본 실시형태에 따른 복합 전자 부품(1A)이 절단된 경우의 모식적인 단면도이다. 도 3(A) 및 도 3(B)는 도 1에 나타내는 저항 소자(20A)의 모식적인 상면도 및 하면도이다. 도 4는 도 1에 나타내는 본 실시형태에 따른 복합 전자 부품(1A)이 분해된 모식적인 사시도이다. 또한 도 5(A)는 도 2 중에 나타내는 VA-VA선을 따라 본 실시형태에 따른 복합 전자 부품(1A)이 절단된 경우의 모식적인 단면도이다. 도 5(B)는 도 5(A) 중에 나타내는 영역(VB)을 확대한 모식적인 단면도이다. 먼저, 이들 도 1부터 도 5를 참조하여 본 실시형태에 따른 복합 전자 부품(1A)의 구성에 대해 설명한다.

도 1, 도 2, 도 4 및 도 5에 나타내는 바와 같이, 본 실시형태에 따른 복합 전자 부품(1A)은 2개의 전자 소자를 포함하고 있다. 즉, 복합 전자 부품(1A)은 제1 전자 소자로서의 저항 소자(20A)와, 제2 전자 소자로서의 콘덴서 소자(10)를 포함하고 있다. 콘덴서 소자(10)는 콘덴서 요소(C)를 포함하는 전자 부품이다. 저항 소자(20A)는 저항 요소(R)를 포함하는 전자 부품이다.

콘덴서 소자(10)는 대략 직방체 형상을 가지며, 후술하는 길이 방향(L)을 따른 4변의 치수가, 후술하는 폭 방향(W)을 따른 4변의 치수보다 크다. 여기서 말하는 대략 직방체 형상에는, 콘덴서 소자(10)의 각부(角部) 및 모서리부에 둥근 부분 등이 마련된 것이나, 콘덴서 소자(10)의 표면에 단차나 요철 등이 마련된 것 등이 포함된다.

저항 소자(20A)는 소정 두께를 갖는 대략 평판 형상을 가지며, 후술하는 길이 방향(L)을 따른 4변의 치수가, 후술하는 폭 방향(W)을 따른 4변의 치수보다 크다. 여기서 말하는 대략 평판 형상에는, 저항 소자(20A)의 각부 및 모서리부에 둥근 부분 등이 마련된 것이나, 저항 소자(20A)의 표면에 단차나 요철 등이 마련된 것 등이 포함된다.

도 1, 도 2 및 도 5에 나타내는 바와 같이, 콘덴서 소자(10)는 저항 소자(20A) 상에 배치되어 있다. 즉, 콘덴서 소자(10)의 하면(11a)과, 저항 소자(20)의 상면(21a)이 대향하도록 각 전자 소자가 배치되어 있다. 그리고 콘덴서 소자(10)가 제1 및 제2 접합재(31, 32)를 통해 저항 소자(20A)에 접합되어 있다.

여기서, 복합 전자 부품(1A)의 구성을 구체적으로 설명하기 위해, 콘덴서 소자(10)와 저항 소자(20A)가 나란한 방향을 높이 방향(H)이라고 부른다. 그리고 이 높이 방향(H)에 직교하는 방향 중 후술하는 콘덴서 소자(10)의 제1 및 제2 외부전극(14A, 14B)이 나란한 방향을 길이 방향(L)이라고 부른다. 또한 이 높이 방향(H) 및 길이 방향(L) 모두에 직교하는 방향을 폭 방향(W)이라고 부른다.

도 1, 도 2, 도 4 및 도 5에 나타내는 바와 같이, 콘덴서 소자(10)는 예를 들면, 적층 세라믹 콘덴서이며, 소자 본체로서의 콘덴서 본체(11)와, 단자 도체로서의 제1 및 제2 외부전극(14A, 14B)을 갖고 있다. 또한 본 명세서 중에서는, 이들 제1 및 제2 외부전극(14A, 14B)을, 제1 및 제2 단자 도체라고 부르는 경우도 있다. 콘덴서 본체(11)는 대략 직방체 형상을 갖고 있으며, 그 표면의 소정 영역에 마련된 제1 및 제2 외부전극(14A, 14B)은 길이 방향(L)에 있어서, 예를 들면 300[㎛]의 거리로 서로 이격되어 있다.

도 2 및 도 5에 나타내는 바와 같이, 콘덴서 본체(11)는 복수의 유전체층(12) 및 복수의 내부전극층(13)으로 이루어지고, 각 유전체층(12)과 각 내부전극층(13)이 교대로 적층되어 구성되어 있다. 본 실시형태에 따른 복합 전자 부품(1A)에서는, 복수의 유전체층(12) 및 복수의 내부전극층(13)의 적층방향이 높이 방향(H)과 일치하고 있다. 단, 이것은 일례에 불과하며, 복수의 유전체층(12) 및 복수의 내부전극층(13)의 적층방향은 폭 방향(W)과 일치하고 있어도 된다.

유전체층(12)은, 예를 들면 티탄산 바륨(BaTiO₃), 티탄산 칼슘(CaTiO₃), 티탄산 스트론튬(SrTiO₃), 또는 지르코늄산 칼슘(CaZrO₃) 등을 주성분으로 하는 세라믹 재료를 포함하는 재료로 이루어진다. 또한 유전체층(12)은 주성분보다 함유량이 적은 부성분으로서 Mn, Mg, Si, Co, Ni, 또는 희토류 등을 포함하고 있어도 된다. 한편, 내부전극층(13)은, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, 또는 Au 등의 금속 재료를 포함하는 재료로 이루어진다.

도 5(B)에 나타내는 바와 같이, 제1 및 제2 외부전극(14A, 14B)은, 모두 하지 도전층(14a), 피복 도전층(14b) 및 피복 도전층(14b)과는 다른 피복 도전층(14c)을 포함하는 복수의 도전층으로 구성되어 있다. 도 5(B)에서는, 제1 외부전극(14A)만이 나타나 있다. 하지 도전층(14a)은, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, 또는 Au 등의 페이스트를 베이킹함으로써 형성되는 소결 금속층으로 구성된다. 예를 들면, 피복 도전층(14b)은 도금층으로서의 Ni층이며, 피복 도전층(14C)은 피복 도전층(14b)을 덮는 도금층으로서의 Sn층이다. 피복 도전층(14b, 14C)은, 이를 대신하여 도금층으로서의 Cu층이나 Au층이어도 된다.

본 실시형태에서는, 하지 도전층(14a)이 소결 금속층으로서의 Cu층으로 구성되어 있고, 피복 도전층(14b)이 도금층으로서의 Ni층으로 구성되어 있으며, 피복 도전층(14c)이 도금층으로서의 Sn층으로 구성되어 있다. 도금층으로서의 Ni층인 피복 도전층(14b)은 도금층으로서의 Sn층인 피복 도전층(14c)으로 덮여 있다.

또한 제1 및 제2 외부전극(14A, 14B)은 하지 도전층(14a)을 생략하여 도금층으로만 구성되어 있어도 된다. 또한 하지 도전층(14a)은, 금속 성분과 수지 성분을 포함하는 도전성 수지 페이스트를 경화시킨 도전성의 수지층으로 구성되어 있어도 된다.

도 1, 도 2 및 도 5에 나타내는 바와 같이, 콘덴서 본체(11)는 길이 방향(L)에 있어서 마주 보는 한 쌍의 단면과, 폭 방향(W)에 있어서 마주 보는 한 쌍의 측면과, 높이 방향(H)에 있어서 마주 보는 한 쌍의 주면을 갖고 있다. 이 중, 높이 방향(H)에 있어서 마주 보는 한 쌍의 주면 중 한 쪽인 하면(11a)이, 저항 소자(20A)에 대향하고 있다.

또한 제1 외부전극(14A)은, 콘덴서 본체(11)의 한 쪽의 단면과, 상기 한 쌍의 측면 및 상기 한 쌍의 주면의 각각의 일부에 이어져 마련되어 있고, 제2 외부전극(14B)은 콘덴서 본체(11)의 다른 쪽의 단면과, 상기 한 쌍의 측면 및 상기 한 쌍의 주면의 각각의 일부에 이어져 마련되어 있다. 이로써, 콘덴서 본체(11)의 하면(11a)의 소정 영역은 길이 방향(L)에 있어서 서로 이격되는 제1 및 제2 외부전극(14A, 14B)에 의해 덮여 있으며, 이들 제1 및 제2 외부전극(14A, 14B) 사이에서 콘덴서 본체(11)의 하면(11a)의 일부가 노출되어 있다.

도 2에 나타내는 바와 같이, 높이 방향(H)을 따라 하나의 유전체층(12)을 끼우고 서로 이웃하는 한 쌍의 내부전극층(13) 중 한 쪽은, 콘덴서 본체(11)의 한 쌍의 단면 중 한 쪽에 인출되어 제1 및 제2 외부전극(14A, 14B) 중 한 쪽에 전기적으로 접속되어 있다. 그리고 다른 쪽의 내부전극층(13)은, 콘덴서 본체(11)의 한 쌍의 단면 중 다른 쪽에 인출되어 제1 및 제2 외부전극(14A, 14B) 중 다른 쪽에 전기적으로 접속되어 있다. 이로써, 제1 및 제2 외부전극(14A, 14B) 간은 복수의 콘덴서가 전기적으로 병렬로 접속된 상태로 되어 있다.

상술한 콘덴서 소자(10)는, 예를 들면 이하의 순서로 제조된다. 먼저, 유전체층(12)이 되는 세라믹 그린 시트의 표면에 내부전극층(13)이 되는 도전성 페이스트가 인쇄되어 이루어지는 소재 시트를 교대로 적층하여 압착함으로써 적층 칩이 얻어진다. 여기서, 복수의 적층 칩이 일체화된 적층 블록을 미리 준비하고, 이 적층 블록을 떼어 내어 적층 칩을 얻어도 된다. 다음으로, 적층 칩을 소성함으로써 콘덴서 본체(11)가 얻어진다. 그리고 그 후, 콘덴서 본체(11)의 표면에 제1 및 제2 외부전극(14A, 14B)이 형성되어 상술한 콘덴서 소자(10)가 제조된다.

또한 콘덴서 소자(10)의 크기는, 특별히 제한되는 것이 아니지만, 일례로는 그 길이 방향(L)의 치수가 0.62[㎜]이고, 그 폭 방향(W)의 치수가 0.32[㎜]이며, 그 높이 방향(H)의 치수가 0.32[㎜]이다.

도 1부터 도 5에 나타내는 바와 같이, 저항 소자(20A)는 절연성의 기부(21)와, 저항체(22)와, 보호막(23)과, 제1부터 제4 상면 도체(24A~24D)와, 제1부터 제4 하면 도체(25A~25D)와, 제1부터 제4 접속 도체(26A~26D)를 갖고 있다. 제1부터 제4 접속 도체(26A~26D)가 비아 도체(via conductor)로서 기부(21)의 내부에 마련되어 있는 경우, 이들을 제1부터 제4 비아 도체(26A~26D)라고 불러도 된다.

기부(21)는 소정 두께를 갖는 대략 평판 형상을 갖고 있으며, 예를 들면 에폭시 수지 등의 수지 재료나 알루미나 등의 세라믹 재료, 혹은 이들에 무기 재료 또는 유기 재료로 이루어지는 필러나 직포 등이 첨가된 것 등으로 구성된다. 보다 바람직하게는, 알루미나 기판이나, 저온 동시 소성 세라믹(LTCC) 기판을 포함하는 세라믹 기판이 기부(21)로서 이용된다. 또한 본 실시형태에서는, 기부(21)로서 LTCC 기판이 이용되고 있다.

기부(21)는 길이 방향(L)에 있어서 마주 보는 한 쌍의 측면인 제1 및 제2 측면과, 폭 방향(W)에 있어서 마주 보는 한 쌍의 측면인 제3 및 제4 측면과, 높이 방향(H)에 있어서 마주 보는 한 쌍의 주면을 갖고 있다. 도 2, 도 4 및 도 5에 나타내는 바와 같이, 한 쌍의 주면 중 한 쪽인 상면(21a)이 콘덴서 소자(10)에 대향하고 있으며, 한 쌍의 주면 중 다른 쪽인 하면(21b)이, 복합 전자 부품(1A)이 실장되는 배선 기판(도시하지 않음)과 대향하는 면이 된다. 배선 기판 상에 있어서 옆에 실장되는 다른 전자 부품과 제2 전자 소자가 접촉하는 것을 방지하기 위해서는, 기부(21)의 길이 방향(L)의 치수를 제2 전자 소자의 길이 방향(L)의 치수보다 크게 하는 것이 바람직하고, 또한 기부(21)의 폭 방향(W)의 치수를 제2 전자 소자의 폭 방향(L)의 치수보다 크게 하는 것도 바람직하다.

도 2 및 도 3에 나타내는 바와 같이, 저항체(22)는 기부(21)의 상면(21a)의 소정 위치에 마련되어 있고, 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에, 예를 들면 직사각형 또는 원형의 막 형상을 갖고 있다. 저항체(22)로는, 예를 들면 금속 피막, 산화 금속 피막, 또는 산화 금속 피막과 유리의 혼합물인 메탈 글레이즈 피막 등을 이용할 수 있다.

보호막(23)은 기부(21)의 상면(21a) 상에서 저항체(22) 중 적어도 일부를 덮고 있으며, 예를 들면 유리 재료나 수지 재료 등으로 이루어지는 절연성의 막으로 구성되어 있다. 여기서, 보호막(23)은 저항체(22)가 노출되지 않도록 저항체(22)를 완전히 덮고 있는 것이 바람직하다.

제1 및 제2 상면 도체(24A, 24B)는 기부(21)의 상면(21a)에 마련되어 있고, 직사각형상의 도전층으로 구성되어 있다. 제1 및 제2 상면 도체(24A, 24B)의 길이 방향(L)의 치수는, 예를 들면 0.125[㎜]이다. 제1 및 제2 상면 도체(24A, 24B)는 길이 방향(L)에 있어서, 예를 들면 0.36[㎜]의 거리로 서로 이격되어 있으며, 기부(21)의 상면(21a)의 길이 방향(L)에 있어서의 양 단부 근방에 배치되어 있다. 제1 상면 도체(24A)는 제1 측면, 제3 측면 및 제4 측면으로부터 소정 간격, 예를 들면 0.025[㎜]의 거리로 떨어져 있다. 또한 제2 상면 도체(24B)는 제2 측면, 제3 측면 및 제4 측면으로부터 소정 간격, 예를 들면 0.025[㎜]의 거리로 떨어져 있다. 기부(21)의 제1 및 제2 상면 도체(24A, 24B)는, 함유하는 금속 성분 중 중량비에서 최대의 금속 성분이 Ag인 Ag층, 또는 함유하는 금속 성분 중 중량비에서 최대의 금속 성분이 Cu인 Cu층을 포함하고 있다.

제3 및 제4 상면 도체(24C, 24D)는 기부(21)의 상면(21a)에 마련되어 있고, 직사각형상의 도전층으로 구성되어 있다. 제3 및 제4 상면 도체(24C, 24D)는 길이 방향(L)에 있어서, 제1 상면 도체(24A)가 마련된 영역과 제2 상면 도체(24B)가 마련된 영역 사이에 위치하고 있다. 또한 제3 및 제4 상면 도체(24C, 24D)는 폭 방향(W)에 있어서 서로 이격되어 있으며, 기부(21)의 상면(21a)의 폭 방향(W)에 있어서의 양 단부 근방에 배치되어 있다. 여기서, 제3 및 제4 상면 도체(24C, 24D)는, 길이 방향(L)에 있어서 서로 이격되어 배치되어 있어도 된다.

제3 및 제4 상면 도체(24C, 24D)는, 함유하는 금속 성분 중 중량비에서 최대의 금속 성분이 Ag인 Ag층, 또는 함유하는 금속 성분 중 중량비에서 최대의 금속 성분이 Cu인 Cu층을 포함하고 있다.

제1 및 제2 하면 도체(25A, 25B)는 기부(21)의 하면(21b)에 마련되어 있고, 직사각형상의 도전층으로 구성되어 있다. 제1 및 제2 하면 도체(25A, 25B)는 길이 방향(L)에 있어서 서로 이격되어 있으며, 기부(21)의 하면(21b)의 길이 방향(L)에 있어서의 양 단부 근방에 배치되어 있다. 제1 하면 도체(25A)는, 기부(21)를 끼우고 제1 상면 도체(24A)와 마주 보며 제1 측면, 제3 측면 및 제4 측면으로부터 소정 간격으로 떨어져 있다. 또한 제2 하면 도체(25B)는 기부(21)를 끼우고 제2 상면 도체(24B)와 마주 보며 제2 측면, 제3 측면 및 제4 측면으로부터 소정 간격으로 떨어져 있다.

제3 및 제4 하면 도체(25C, 25D)는 기부(21)의 하면(21b)에 마련되어 있고, 직사각형상의 도전층으로 구성되어 있다. 제3 및 제4 하면 도체(25C, 25D)는 길이 방향(L)에 있어서, 제1 하면 도체(25A)가 마련된 영역과 제2 하면 도체(25B)가 마련된 영역 사이에 위치하고 있다. 또한 제3 및 제4 하면 도체(25C, 25D)는 폭 방향(W)에 있어서 서로 이격되어 있으며, 기부(21)의 하면(21b)의 폭 방향(W)에 있어서의 양 단부 근방에 배치되어 있다.

제1 및 제2 접속 도체(26A, 26B)는 기부(21)를 높이 방향(H)을 따라 관통하는 제1 및 제2 비아 도체(26A, 26B)이며, 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에 대략 원형상을 갖고 있다. 제1 비아 도체(26A)는, 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에, 제1 상면 도체(24A) 및 제1 하면 도체(25A)와 겹쳐 있으며, 제1 상면 도체(24A)와 제1 하면 도체(25A)를 접속하고 있다. 제2 비아 도체(26B)는 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에, 제2 상면 도체(24B) 및 제2 하면 도체(25B)와 겹쳐 있으며, 제2 상면 도체(24B)와 제2 하면 도체(25B)를 접속하고 있다.

제3 및 제4 접속 도체(26C, 26D)는, 기부(21)를 높이 방향(H)을 따라 관통하는 제3 및 제4 비아 도체(26C, 26D)이며, 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에 대략 원형상을 갖고 있다. 제3 비아 도체(26C)는 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에, 제3 상면 도체(24C) 및 제3 하면 도체(25C)와 겹쳐 있으며, 제3 상면 도체(24C)와 제3 하면 도체(25C)를 접속하고 있다. 제4 비아 도체(26D)는, 높이 방향(H)을 따라 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에, 제4 상면 도체(24D) 및 제4 하면 도체(25D)와 겹쳐 있으며, 제4 상면 도체(24D)와 제4 하면 도체(25D)를 접속하고 있다.

또한 제1부터 제4 접속 도체(26A~26D)는 기부(21)의 측면에 마련되어 있어도 된다.

상술한 저항체(22)는 길이 방향(L)에 있어서 제1 상면 도체(24A)가 마련된 영역과 제2 상면 도체(24B)가 마련된 영역 사이에 위치하고 있으며, 높이 방향(H)으로부터 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에 저항체(22)의 폭 방향(W)에 있어서의 일단이 제3 상면 도체(24C)의 일부와 겹쳐 있음과 함께, 타단이 제4 상면 도체(24D)의 일부와 겹쳐 있다. 이로써, 제3 및 제4 상면 도체(24C, 24D)가 저항체(22)에 접속되게 된다.

저항 소자(20A)와 콘덴서 소자(10)가 물리적으로 간섭하는 것을 방지하기 위해서는, 저항체(22)의 길이 방향(L)에 있어서의 치수를, 콘덴서 소자(10)의 제1 외부전극(14A)과 제2 외부전극(14B)의 간격보다 작게 하는 것이 바람직하다.

또한 다른 도전성 부재와의 접촉을 막기 위해서는, 도시한 바와 같이 상술한 보호막(23)은 저항체(22)뿐만 아니라, 제3 및 제4 상면 도체(24C, 24D)도 덮는 것이 바람직하다.

또한 저항 소자(20A)의 크기는, 특별히 제한되는 것이 아니지만, 일례로는 그 길이 방향(L)의 치수가 0.66[㎜]이고, 그 폭 방향(W)의 치수가 0.36[㎜]이며, 그 높이 방향(H)의 치수가 0.14[㎜]이다.

또한 저항 소자(20A)는 제4 상면 도체(24D)를 포함하지 않고, 기부의 상면에 제1부터 제3 상면 도체(24A~24C)만을 가져도 된다. 이 경우, 저항체(22)는 제4 상면 도체(24D) 대신에 제1 상면 도체(24A) 또는 제2 상면 도체(24B)에 접속된다. 또한 이 경우, 저항 소자(20A)는 제4 하면 도체(25D) 및 제4 비아 도체(26D)를 포함하지 않아도 된다.

도 5(B)에 나타내는 바와 같이, 제1 및 제2 상면 도체(24A, 24B)는 모두 하지 도전층(24a), 피복 도전층(24b) 및 피복 도전층(24c)을 포함하는 복수의 도전층으로 구성되어 있다. 도 5(B)에서는, 제1 상면 도체(24A)만이 나타나 있다. 여기서, 하지 도전층(24a)은 Ag 페이스트를 베이킹함으로써 형성된 소결 금속층으로서의 Ag층으로 구성되어 있으며, 피복 도전층(24b, 24C)은 각각 도금층으로서의 Ni층 및 이를 덮는 도금층으로서의 Au층으로 구성되어 있다.

한편, 제3 및 제4 상면 도체(24C, 24D)는, 제조의 용이화의 관점에서, 제1 및 제2 상면 도체(24A, 24B)의 하지 도전층(24a)과 동시에 형성되는 것이 바람직하다. 이 경우에는, 제3 및 제4 상면 도체(24C, 24D)는, Ag 페이스트를 베이킹함으로써 형성된 소결 금속층으로서의 Ag층으로 구성하는 것이 바람직하다.

또한 제1부터 제4 하면 도체(25A~25D)는, 제조의 용이화의 관점에서는, 제1 및 제2 상면 도체(24A, 24B)와 동일한 방법으로 형성하는 것이 바람직하다. 이 경우에는, 도 5(B)에 나타내는 바와 같이, 제1부터 제4 하면 도체(25A~25D)는, Ag 페이스트를 베이킹함으로써 형성된 소결 금속층으로서의 Ag층인 하지 도전층(25a)과, 도금층으로서의 Ni층인 피복 도전층(25b) 및 이를 덮는 도금층으로서의 Au층인 피복 도전층(25c)으로 이루어지는 복수의 도전층으로 구성되게 된다. 도 5(B)에서는, 제1 하면 도체(25A)만이 나타나 있다.

또한 제1부터 제4 비아 도체(26A~26D)는, 제조의 용이화의 관점에서, 제1 및 제2 상면 도체(24A, 24B)의 하지 도전층(24a), 그리고 제3 및 제4 상면 도체(24C, 24D), 또는 제1부터 제4 하면 도체(25A~25D)의 하지 도전층(25a)과 동일한 방법으로 형성하는 것이 바람직하다. 즉, 제1부터 제4 비아 도체(26A~26D)는, Ag 페이스트를 베이킹함으로써 형성된 소결 금속층으로 구성되는 것이 바람직하다.

여기서, 제1부터 제4 상면 도체(24A~24D), 및 제1부터 제4 하면 도체(25A~25D)가 모두 소결 금속층으로서의 Ag층을 포함하고 있는 이유는, 상면 도체 및 하면 도체에서의 도전성을 충분히 얻기 위함이다. 또한 제1 및 제2 상면 도체(24A, 24B) 및 제1부터 제4 하면 도체(25A~25D)의 최외부가, 모두 피복 도전층으로서의 Au층으로 구성되어 있는 이유는, 상면 도체 및 하면 도체와 이에 접합되는 접합재 사이의 전기적 및 기계적인 접속 신뢰성을 충분히 얻기 위함이다.

도 1, 도 2 및 도 5에 나타내는 바와 같이, 콘덴서 소자(10)와 저항 소자(20A)는, 상술한 제1 및 제2 접합재(31, 32)를 통해 접합되어 있다. 구체적으로는, 콘덴서 소자(10)가 높이 방향(H)에 있어서 저항 소자(20A)의 상면(21a) 측에 배치되어 실장됨으로써, 콘덴서 본체(11)의 하면(11a)과 기부(21)의 상면(21a)이 높이 방향(H)에 있어서 대향하고 있다. 그리고 콘덴서 소자(10)의 제1 외부전극(14A)과 저항 소자(20A)의 제1 상면 도체(24A)가 제1 접합재(31)를 통해 접합되고, 제2 외부전극(14B)과 제2 상면 도체(24B)가 제2 접합재(32)를 통해 접합되어 있다.

제1 및 제2 접합재(31, 32)로는, 예를 들면 솔더나 도전성 접착제 등을 이용할 수 있지만, 특히 솔더가 이용되는 것이 바람직하다. 일반적인 솔더로서, Sn이 금속 중량비에서 96.5[%], Ag가 금속 중량비에서 3[%], Cu가 금속 중량비에서 0.5[%] 함유하는 솔더(Sn-3Ag-0.5 Cu의 삼원계의 솔더)가 이용된다. 또한 복합 전자 부품(1A)의 배선 기판에 대한 구현 시에, 콘덴서 소자(10)와 저항 소자(20A)를 접합하는 솔더가 재용융하는 것을 피하기 위해 제1 및 제2 접합재(31, 32)로는, 이른바 고온 솔더가 이용되는 것이 바람직하다. 고온 솔더에는, 예를 들면 Sn을 금속의 주성분으로서 Bi, Au, Zn, Al 또는 Sb가 첨가된 솔더가 있다.

이로써, 제1 외부전극(14A)은, 제1 상면 도체(24A)와 제1 비아 도체(26A)를 통해 제1 하면 전극(25A)에 전기적으로 접속된다. 제2 외부전극(14B)은 제2 상면 도체(24B)와 제2 비아 도체(26B)를 통해 제2 하면 도체(25B)에 전기적으로 접속된다. 따라서 제1 및 제2 상면 도체(24A, 25B) 및 제1 및 제2 비아 도체(26A, 26B)는 콘덴서 소자(10)의 중계 도체로서 기능한다. 제1 및 제2 하면 도체(25A, 25B)는 콘덴서 소자(10)의 배선 기판에 대한 접속 단자로서 기능한다.

한편, 저항 소자(20A)에 마련된 저항체(22)는, 상술한 바와 같이 저항 소자(20A)의 제3 및 제4 상면 도체(24C, 24D)에 전기적으로 접속되어 있다. 제3 상면 도체(24C)는 제3 비아 도체(26C)를 통해 제3 하면 도체(25C)에 전기적으로 접속되어 있다. 제4 상면 도체(24D)는, 제4 비아 도체(26D)를 통해 제4 하면 도체(25D)에 전기적으로 접속되어 있다. 따라서 제3 및 제4 상면 도체(24C, 24D) 그리고 제3 및 제4 비아 도체(26C, 26D)는 저항체(22)의 중계 도체로서 기능한다. 제3 및 제4 하면 도체(25C, 25D)는, 저항 소자(20A)의 배선 기판에 대한 접속 단자로서 기능한다.

여기서, 도 5(B)에 나타내는 바와 같이, 본 실시형태에 따른 복합 전자 부품(1A)에서는, 상술한 바와 같이 제1 및 제2 상면 도체(24A, 24B)가, 각각 하지 도전층(24a)으로서의 Ag층과 피복 도전층(24b)으로서의 Ni층 및 피복 도전층(24c)으로서의 Au층의 복수의 층으로 구성되어 있다. 또한 하지 도전층(24a)으로서의 Ag층은, 그 상면이 피복 도전층(24b, 24c)에 의해 덮여 있는 것 외에도, 그 측면(이들 측면에는, 길이 방향(L)에 교차하는 한 쌍의 측면 및 폭 방향(W)에 교차하는 한 쌍의 측면이 포함된다)도 피복 도전층(24b, 24c)에 의해 덮여 있다. 도 5(B)에서는, 제1 상면 도체(24A)의 하지 도전층(24a) 중, 폭 방향(W)에 교차하는 한 쌍의 측면 중 한 쪽의 측면(24a1)이 피복 도전층(24b, 24c)에 의해 덮여 있는 모습이 나타나 있다.

본 실시형태에 따른 복합 전자 부품(1A)에서는, Ag층으로 이루어지는 하지 도전층(24a)의 측면이 Ag 및 Cu를 포함하지 않는 보호 금속막으로서의 피복 도전층(24b, 24c)에 의해 덮여 있기 때문에, 해당 Ag층으로 이루어지는 하지 도전층(24a)이 외부에 노출되지 않는다. 그 때문에, 제1 및 제2 상면 도체(24A, 24B)에 포함되는 Ag층에 기인한 이온 마이그레이션의 문제의 발생을 저감할 수 있어, 상면 도체끼리의 절연 저항의 저하가 억제된다. 따라서 본 실시형태에 따른 복합 전자 부품(1A)은 높은 신뢰성을 갖는다.

또한 본 실시형태에 따른 복합 전자 부품(1A)에서는, 제3 및 제4 상면 도체(24C, 24D)가, 상술한 제1 및 제2 상면 도체(24A, 24B)의 구성과는 다르며, Ag층으로 이루어지는 하지 도전층(24a)으로만 구성되어 있다. 이것은 제3 및 제4 상면 도체(24C, 24D)가, 피복 도전층 대신에 저항체(22)를 덮는 보호막(23)에 의해 덮여 있기 때문이며, 해당 보호막(23)에 의해 덮임으로써 이온 마이그레이션의 발생을 저감할 수 있기 때문이다. 그러나 보호막(23)에 의해 이들 제3 및 제4 상면 도체(24C, 24D) 각각의 전부 또는 일부를 덮지 않는 경우에는, 상술한 제1 및 제2 상면 도체(24A, 24B)와 동일하게, 제3 및 제4 상면 도체(24C, 24D)의 Ag층이 피복 도전층(24b, 24c)으로 덮이는 것이 바람직하다.

또한 본 실시형태에 따른 복합 전자 부품(1A)에서는, 제1 및 제2 상면 도체(24A, 24B)의 각각에서의 Ag층으로 이루어지는 하지 도전층(24a)의 측면을 덮는 피복 도전층(24b, 24c)이, 또한 제1 및 제2 접합재(31, 32)에 의해 덮여 있다. 여기서, 해당 제1 및 제2 접합재(31, 32)는 상술한 바와 같이 Sn-3Ag-0.5 Cu의 삼원계의 솔더로 구성되어 있기 때문에, 이온 마이그레이션을 발생시키기 쉬운 도전 재료인 Ag 및 Cu를 포함하고 있다. 그러나 해당 제1 및 제2 접합재(31, 32) 중에 포함되는 Ag 및 Cu는, 모두 상당히 미량이기 때문에, Ag층으로 이루어지는 하지 도전층(24a)이 노출되어 있는 경우와 비교하여 발생할 수 있는 이온 마이그레이션의 정도는 대폭 낮다. 따라서 이렇게 구성한 경우에도, 높은 신뢰성을 확보하는 것이 가능하다.

여기서, 제1 및 제2 상면 도체(24A, 24B)의 각각에서의 Ag층으로 이루어지는 하지 도전층(24a)의 측면을 덮는 피복 도전층(24b, 24c)이, 또한 제1 및 제2 접합재(31, 32)에 의해 덮여 있는 경우에는, 저항 소자(20A)에 대한 콘덴서 소자(10)의 구현 시에, 이른바 셀프 얼라인먼트(self alignment) 효과를 얻기 쉬워진다. 또한 상세에 대해서는 후술한다.

또한 본 실시형태에 따른 복합 전자 부품(1A)에서는, 제1부터 제4 하면 도체(25A~25D)에서도, 상술한 제1 및 제2 상면 도체(24A, 24B)에 준한 구성이 채용되었다. 이렇게 구성함으로써, 이들 하면 도체끼리의 절연 저항의 저하도 억제할 수 있다.

도 6은 도 1에 나타내는 복합 전자 부품(1A)의 제조 공정을 설명하기 위한 플로차트이며, 도 7부터 도 13은, 도 6에 나타내는 플로차트에서의 소정의 각 공정을 설명하기 위한 모식적인 평면도 및 모식적인 측면도이다. 이하, 이들 도 6부터 도 13을 참조하여 본 실시형태에 따른 복합 전자 부품(1A)의 제조 공정에 대해 설명한다. 또한 도 7부터 도 10은, 제조 과정의 재공품을 세라믹 그린 시트(121)의 상면(121a) 측에서 본 모식적인 도면이며, 또한 도 11 및 도 12는 제조 과정의 재공품을 저항 소자(20A)의 기부(21)의 상면(21a) 측에서 본 모식적인 도면이다. 또한 도 13(A)는 제조 과정의 재공품을 폭 방향(W)을 따라 본 모식적인 도면이며, 도 13(B)는 제조 과정의 재공품을 길이 방향(L)을 따라 본 모식적인 도면이다.

이하에서 설명하는 제조의 각 공정 중 저항 소자(20A)의 제작 공정은, 복수의 저항 소자(20A)가 일체화된 집합체를 미리 준비하고, 집합체를 떼어 냄으로써 복수의 저항 소자(20A)를 일괄적으로 제작하는 경우의 것이다. 또한 저항 소자(20A)의 제작 플로는, 당연히 이에 한정되는 것이 아니다. 집합체는, 도 10 등에 나타내는 머더 기판(121')에 상당한다.

도 6에 나타내는 바와 같이, 먼저 세라믹 그린 시트가 제작된다(공정 ST1). 구체적으로는, 세라믹 분말, 바인더 수지 및 용매 등이 소정 배합 비율로 혼합됨으로써 세라믹 슬러리가 조제된다. 이 세라믹 슬러리가 캐리어 필름 상에서 다이 코팅, 그라비어 코팅, 마이크로그라비어 코팅, 스크린 인쇄, 또는 스프레이 코팅 등에 의해 시트 형상으로 도포됨으로써 세라믹 그린 시트가 형성된다. 형성된 세라믹 그린 시트는, 저항 소자(20A)의 집합체인 머더 기판(121')이 되는 것이며, 또한 저항 소자(20A)의 기부(21)가 되는 것이다.

다음으로, 천공 가공이 실시된다(공정 ST2). 구체적으로는, 도 7에 나타내는 바와 같이, 세라믹 그린 시트(121)에 복수의 관통 구멍(128)이 형성된다. 여기서, 해당 관통 구멍(128)의 형성은 제1부터 제4 비아 도체(26A~26D)를 형성하기 위한 전 처리가 된다.

도 6으로 되돌아 가서, 다음으로 도전성 페이스트가 인쇄된다(공정 ST3). 구체적으로는, 도 8에 나타내는 바와 같이, 세라믹 그린 시트(121)의 상면(121a) 및 하면에, 도전성 페이스트로서 Ag 페이스트가 스크린 인쇄법 또는 그라비어 인쇄법 등에 의해 인쇄된다. 이로써, 세라믹 그린 시트(121)에 마련된 관통 구멍(128)이, 제1부터 제4 비아 도체(26A~26D)가 되는 Ag 페이스트로 이루어지는 도전 패턴(126)에 의해 메워짐과 함께, 세라믹 그린 시트(121)의 상면(121a)에 제1부터 제4 상면 도체(24A~24D)가 되는 Ag 페이스트로 이루어지는 소정 형상의 도전 패턴(124a)이 형성되고, 또한 세라믹 그린 시트(121)의 하면에 제1부터 제4 하면 도체(25A~25D)가 되는 Ag 페이스트로 이루어지는 소정 형상의 도전 패턴이 형성되게 된다.

도 6으로 되돌아 가서, 다음으로 소성이 실시된다(공정 ST4). 구체적으로는, 여기까지의 재공품이 소정 온도로 가열되고, 이로써 세라믹 그린 시트(121) 및 해당 세라믹 그린 시트(121) 상에 인쇄된 Ag 페이스트로 이루어지는 도전 패턴(124a 및 126) 등의 소결 처리가 실시된다. 그 결과, 세라믹 그린 시트(121)가 경질의 머더 기판(121')으로 변화되고, 도전 패턴(124a 및 126) 등이 소결 금속층으로 변화된다. 이로써, 도 9 등에 나타내는 바와 같이, 머더 기판(121')에는 제1 및 제2 상면 도체(24A, 24B) 및 제1부터 제4 하면 도체(25A~25D)의 일부가 되는 하지 도전층(24a, 25a)과, 제3 및 제4 상면 도체(24C, 24D)와, 제1부터 제4 비아 도체(26A~26D)가 형성되게 된다.

도 6으로 되돌아 가서, 다음으로 저항체 페이스트가 인쇄된다(공정 ST5). 구체적으로는, 도 9에 나타내는 바와 같이, 머더 기판(121')의 상면(121a)'에 저항체 페이스트가 스크린 인쇄법 또는 그라비어 인쇄법 등을 이용하여 인쇄된다. 이로써, 머더 기판(121')의 상면(121a)'이 저항체 페이스트로 이루어지는 저항체 패턴(122)이 형성되게 된다. 또한 그 때, 제3 및 제4 상면 도체(24C, 24D)의 일부에 해당 저항체 패턴(122)이 겹치도록 인쇄가 실시된다.

도 6으로 되돌아 가서, 다음으로 저항체 페이스트가 베이킹된다(공정 ST6). 구체적으로는, 여기까지의 재공품이 소정 온도로 가열되고, 이로써 도 10에 나타내는 바와 같이, 머더 기판(121') 상에 인쇄된 저항체 페이스트의 소결 처리가 실시된다. 그 결과, 저항체 패턴(122)이 머더 기판(121')에 베이킹되고, 이로써 머더 기판(121')에는, 저항체(22)가 형성되게 된다.

도 6으로 되돌아 가서, 다음으로 저항체의 트리밍이 실시된다(공정 ST7). 구체적으로는, 저항체(22)에 레이저 광이 조사되어 그 일부가 제거됨으로써, 해당 저항체(22)의 저항값의 조정이 실시된다.

다음으로, 보호막이 도포되고(공정 ST8), 이어서 보호막의 경화 처리가 실시된다(공정 ST9). 구체적으로는, 도 10에 나타내는 바와 같이, 저항체(22)와 이 저항체(22)에 접속된 제3 및 제4 상면 도체(24C, 24D)를 덮도록 보호막(23)이 도포된다. 그 후, 여기까지의 재공품이 소정 온도로 가열됨으로써, 해당 보호막(23)이 머더 기판(121')에 부착된 상태로 경화되게 된다.

도 6으로 되돌아 가서, 다음으로 도금 처리가 실시된다(공정 ST10). 구체적으로는, 여기까지의 재공품이 Ni 도금조 및 Au 도금조에 순차 침지됨으로써, 머더 기판(121') 상에서 노출되는 하지 도전층(24a, 25a)의 도금 처리가 실시된다. 이로써, 해당 하지 도전층(24a, 25a)이 Ni층인 피복 도전층(24b, 25b)에 의해 덮이고, 피복 도전층(24b, 25b)이 Au층인 피복 도전층(24c, 25c)에 의해 덮인다. 이로써, 제1 및 제2 상면 도체(24A, 24B) 및 제1부터 제4 하면 도체(25A~25D)가 형성되게 된다. 또한 그 때, 하지 도전층(24a)의 측면도, 이것이 Ni층 및 Au층인 피복 도전층(24b, 24c)에 의해 덮인다.

다음으로, 머더 기판(121')이 절단된다(공정 ST11). 구체적으로는, 도 11에 나타내는 바와 같이, 가압 절단이나 다이싱에 의해 머더 기판(121')이 소정 절단 라인을 따라 절단됨으로써, 각각의 저항 소자(20A)가 절단된다. 이상으로부터, 저항 소자(20A)의 제작이 완료된다.

그리고 도 6으로 되돌아 가서, 접합재가 인쇄되고(공정 ST12), 이어서 콘덴서 소자가 배치된다(공정 ST13). 구체적으로는, 도 12 및 도 13에 나타내는 바와 같이, 제1 및 제2 상면 도체(24A, 24B)를 덮도록 솔더 페이스트로 이루어지는 제1 및 제2 접합재(31, 32)가 각각 스크린 인쇄법 등에 의해 인쇄되어, 해당 제1 및 제2 접합재(31, 32) 상에 각각 제1 및 제2 외부전극(14A, 14B)이 배치되도록 콘덴서 소자(10)가 배치된다.

여기서, 도 13(A)에 나타내는 바와 같이, 길이 방향(L)에 있어서의 제1 및 제2 외부전극(14A, 14B)의 치수를 각각 Le로 하고, 길이 방향(L)에 있어서의 제1 및 제2 상면 도체(24A, 24B)의 치수를 각각 Ll로 한 경우에는, 이들 Le 및 Ll이 Ll＜Le의 조건을 충족하고 있는 것이 바람직하다. 즉, 길이 방향(L)에 있어서, 제1 및 제2 상면 도체(24A, 24B)는 제1 외부전극(14A)의 외단 및 제2 외부전극(14B)의 외단 사이에 위치하는 것이 바람직하다. 즉, 제1 상면 도체(24A)의 외단과 제2 외부전극(14B)의 외단 사이의 거리는, 제1 외부전극(14A)의 외단과 제2 외부전극(14B)의 외단 사이의 거리보다 작은 것이 바람직하고, 또한 제2 상면 도체(24B)의 외단과 제1 외부전극(14A)의 외단 사이의 거리는, 제2 외부전극(14B)의 외단과 제1 외부전극(14A)의 외단 사이의 거리보다 작은 것이 바람직하다. 또한 높이 방향(H)으로부터 기부(21)의 상면(21a)에 수직인 방향으로 보아, 제1 상면 도체(24A)의 길이 방향(L)의 외단은 제1 외부전극(14A)과 겹쳐 있는 것이 바람직하고, 또한 제2 상면 도체(24B)의 길이 방향(L)의 외단은 제2 외부전극(14B)과 겹쳐 있는 것이 바람직하다.

또한 길이 방향(L)에 있어서의 제1 외부전극(14A)의 외단이란, 길이 방향(L)에 있어서의 제1 외부전극(14A)의 양단 중 제2 외부전극(14B)으로부터 먼 쪽의 단을 의미한다. 길이 방향(L)에 있어서의 제2 외부전극(14B)의 외단이란, 길이 방향(L)에 있어서의 제2 외부전극(14B)의 양단 중 제1 외부전극(14A)로부터 먼 쪽의 단을 의미한다. 길이 방향(L)에 있어서의 제1 상면 도체(24A)의 외단이란, 길이 방향(L)에 있어서의 제1 상면 도체(24A)의 양단 중 제2 상면 도체(24B)로부터 먼 쪽의 단을 의미한다. 길이 방향(L)에 있어서의 제2 상면 도체(24B)의 외단이란, 길이 방향(L)에 있어서의 제2 상면 도체(24B)의 양단 중 제1 상면 도체(24B)로부터 먼 쪽의 단을 의미한다.

또한 도 13(B)에 나타내는 바와 같이, 폭 방향(W)에 있어서의 제1 및 제2 외부전극(14A, 14B)의 치수를 각각 We로 하고, 폭 방향(W)에 있어서의 제1 및 제2 상면 도체(24A, 24B)의 치수를 각각 Wl로 한 경우에는, 이들 We 및 Wl이 Wl＜We의 조건을 충족하고 있는 것이 바람직하다. 즉, 폭 방향(W)에 있어서, 제1 상면 도체(24A)가 제1 외부전극(14A)의 양단 사이에 위치하는 것이 바람직하고, 또한 제2 상면 도체(24B)가 제2 외부전극(14B)의 양단 사이에 위치하는 것이 바람직하다. 즉, 폭 방향에 있어서, 제1 상면 도체(24A)의 한 쪽 단과 다른 쪽 단 사이의 거리(Wl)는, 제1 외부전극(14A)의 한 쪽 단과 제1 상면 도체(24A)의 다른 쪽 단 사이의 거리보다 작은 것이 바람직하고, 제2 상면 도체(24B)의 한 쪽 단과 다른 쪽 단 사이의 거리(Wl)는, 제2 외부전극(14B)의 한 쪽 단과 제2 상면 도체(24B)의 다른 쪽 단 사이의 거리보다 작은 것이 바람직하다. 또한 높이 방향(H)으로부터 기부(21)의 상면(21a)에 수직인 방향으로 보아, 제1 상면 도체(24A)의 폭 방향(W)의 양단은, 각각 제1 외부전극(14A)과 겹쳐 있는 것이 바람직하고, 또한 제2 상면 도체(24B)의 폭 방향(W)의 양단은, 각각 제2 외부전극(14B)과 겹쳐 있는 것이 바람직하다.

즉, 높이 방향(H)에 직교하는 임의의 방향의 어디에서나, 제1 및 제2 상면 도체(24A, 24B)의 크기가, 제1 및 제2 외부전극(14A, 14B)의 크기보다 작은 것이 바람직하다(이하, 이 바람직한 조건을 "제1 조건"이라고 칭함). 본 실시형태에서는, 높이 방향(H)으로부터 기부(21)의 상면(21a)에 수직인 방향으로 보아, 제1 상면 도체(24A) 모두가 제1 외부전극(14A)과 겹쳐 있으며, 제2 상면 도체(24B) 모두가 제2 외부전극(14B)과 겹쳐 있다.

한편, 도 13(A)에 나타내는 바와 같이, 길이 방향(L)에 있어서의 제1 및 제2 접합재(31, 32)의 도포 영역의 길이를 각각 Ls로 한 경우에는, 해당 Ls와 상기 Ll이 Ll＜Ls의 조건을 충족하고 있는 것이 바람직하다. 또한 도 13(B)에 나타내는 바와 같이, 폭 방향(W)에 있어서의 제1 및 제2 접합재(31, 32)의 도포 영역의 길이를 각각 Ws로 한 경우에는, 해당 Ws와 상기 Wl이 Wl＜Ws의 조건을 충족하고 있는 것이 바람직하다. 즉, 제1 및 제2 접합재(31, 32)는, 각각 제1 및 제2 상면 도체(24A, 24B)로부터 밀려나오도록 도포되는 것이 바람직하다(이하, 이 바람직한 조건을 "제2 조건"이라고 칭함).

조건 1 및/또는 조건 2를 충족함으로써, 후술하는 리플로 시에, 즉 저항 소자(20A)에 대한 콘덴서 소자(10)의 구현 시에, 이른바 셀프 얼라인먼트 효과를 얻기 쉬워진다. 여기서, 셀프 얼라인먼트 효과란, 솔더링 시에 용융한 솔더에 그 표면적이 작아지는 힘(즉, 표면장력)이 작용함에 따라, 용융한 솔더에 의해 지지된 실장의 대상이 되는 전자 소자가 이동함으로써 그 위치가 결정되는 효과인 것이며, 이 셀프 얼라인먼트 효과가 얻어짐으로써 구현 시의 위치 어긋남을 방지할 수 있게 된다.

여기서, 상기 조건 1을 충족함으로써, 기부(21)의 상면(21a)에 수직인 방향으로 본 상태에서 콘덴서 소자(10)보다 제1 및 제2 상면 도체(24A, 24B)의 측면이 내측에 위치하게 된다. 그리고 제1 및 제2 접합재(31, 32)로서의 솔더의 용융 시에 해당 제1 및 제2 상면 도체(24A, 24B)의 측면 부근에 위치하는 솔더의 표면장력이, 그 상부에 위치하는 콘덴서 소자(10)를 내측으로 향하여 잡아 당기는 방향으로 작용하게 된다. 이 콘덴서 소자(10)를 내측으로 향하여 잡아 당기는 힘은, 상기 제1 및 제2 상면 도체(24A, 24B)의 측면 부근에 솔더가 없는 경우와 비교하여 상당히 크다. 따라서 상기 제2 조건을 더 충족함으로써, 상기 제1 및 제2 상면 도체(24A, 24B)의 측면 부근에 솔더가 위치하게 되기 때문에, 콘덴서 소자(10)를 내측으로 향하여 잡아 당기는 힘이 보다 강하게 얻어짐으로써, 그 결과 셀프 얼라인먼트 효과가 보다 확실하게 얻어지게 된다.

또한 상술한 셀프 얼라인먼트 효과는, 제1 및 제2 상면 도체(24A, 24B)의 두께, 즉 저항 소자(20A)의 기부(21)의 상면(21a)을 기준으로 한 제1 및 제2 상면 도체(24A, 24B)의 높이가 5[㎛] 이상인 경우에, 보다 확실하게 얻어지는 것이기 때문에 해당 제1 및 제2 상면 도체(24A, 24B)의 두께는, 바람직하게는 5[㎛] 이상이 된다.

도 6으로 되돌아 가서, 다음으로 리플로가 실시된다(공정 ST14). 구체적으로는, 여기까지의 재공품이 리플로 오븐 등에 투입됨으로써 솔더링이 실시되고, 제1 및 제2 상면 도체(24A, 24B)와 제1 및 제2 외부전극(14A, 14B)이 각각 제1 및 제2 접합재(31, 32)에 의해 접합된다. 이로써, 콘덴서 소자(10)가 저항 소자(20A)에 대하여 실장되게 되어, 상술한 본 실시형태에 따른 복합 전자 부품(1A)의 제조가 완료된다.

또한 이상에서 설명한 복합 전자 부품의 제조 플로는 일례에 불과하며, 당연히 다른 제조 플로에 기초하여 본 실시형태에 따른 복합 전자 부품(1A)을 제조하는 것도 가능하다.

(실시형태 2)

도 14는 본 발명의 실시형태 2에 따른 복합 전자 부품(1B)의 요부를 확대한 모식적인 단면도이며, 도 15(A)부터 도 15(D)는, 도 14에 나타내는 저항 소자(20B)의 제작 플로에서의 소정의 각 공정을 설명하기 위한 모식적인 단면도이다. 이하, 이들 도 14 및 도 15를 참조하여, 본 실시형태에 따른 복합 전자 부품(1B)의 구성 및 이 복합 전자 부품(1B)에 포함된 저항 소자(20B)의 제작 플로에 대해 설명한다.

도 14에 나타내는 바와 같이, 복합 전자 부품(1B)은 실시형태 1에 따른 복합 전자 부품(1A)의 저항 소자(20A)와는 다른 구성의 저항 소자(20B)를 포함하고 있다. 그리고 저항 소자(20B)에 마련된 제1 및 제2 상면 도체(24A, 24B)에 대한 제1 및 제2 접합재(31, 32)의 접합 위치가, 복합 전자 부품(1A)과 다르다.

구체적으로는, 제1 및 제2 상면 도체(24A, 24B)는 Ag층인 하지 도전층(24a)과, Ni층인 피복 도전층(24b) 및 이를 덮는 Au층인 피복 도전층(24c)으로 이루어지는 복수의 도전층으로 구성되어 있다. Ag층인 하지 도전층(24a)은, 그 상면이 피복 도전층(24b, 24c)에 의해 덮여 있을 뿐만 아니라, 그 측면(24a1)도 피복 도전층(24b, 24c)에 의해 덮여 있다. 도 14에서는, 제1 상면 도체(24A)만이 나타나 있다.

반면에, 제1 및 제2 상면 도체(24A, 24B)의 각각에서, Ag층인 하지 도전층(24a)의 측면(24a1)을 덮는 피복 도전층(24b, 24C)은 제1 및 제2 접합재(31, 32)에 의해 덮여 있지 않고, 하지 도전층(24a)의 상면을 덮는 피복 도전층(24b, 24c)만이 제1 및 제2 접합재(31, 32)에 의해 덮여 있다. 도 14에서는, 제1 상면 도체(24A)의 하지 도전층(24a)의 측면(24a1)이 피복 도전층(24b, 24c)에 의해서만 덮여 있는 모습이 나타나 있다.

이렇게 구성한 경우에도, Ag층인 하지 도전층(24a)의 측면(24a1)이 Ag 및 Cu를 포함하지 않는 보호 금속막으로서의 피복 도전층(24b, 24c)에 의해 덮여 있기 때문에, 상술한 실시형태 1의 경우와 동일하게, 상면 도체 간의 절연 저항의 저하를 억제할 수 있게 된다.

또한 본 실시형태에 따른 복합 전자 부품(1B)에서는, 상술한 실시형태 1의 경우와는 다르며, 제1 및 제2 상면 도체(24A, 24B)의 크기가, 높이 방향(H)에 직교하는 방향에 있어서 제1 및 제2 외부전극(14A, 14B)보다 크게 구성되어 있다. 이렇게 구성한 경우에는, 상술한 셀프 얼라인먼트 효과가 얻어지는 정도가 약간 저하되기는 하지만, 상면 도체끼리의 절연 저항의 저하를 효과적으로 억제할 수 있는 점에 대해서는, 상술한 실시형태 1과 비교하여 손색 없는 효과를 얻을 수 있다.

상기 구성의 저항 소자(20B)는, 예를 들면 이하의 제작 플로에 의해 용이하게 제작할 수 있다. 또한 해당 저항 소자(20B)의 제작 플로의 설명은, 상술한 저항 소자(20A)의 제작 플로의 설명에 기본적으로 준하고 있으며, 이하에서는 특히 상이점에 착안하여 그 설명을 실시한다.

도 15(A)에 나타내는 바와 같이, 먼저 세라믹 그린 시트(121)의 상면(121a) 및 하면(121b)에 Ag 페이스트로 이루어지는 소정 형상의 도전 패턴(124a, 125a)이 각각 인쇄된 후 재공품의 소성이 실시된다. 그 후, 저항체 페이스트의 인쇄 및 베이킹, 트리밍, 보호막의 도포 및 경화 처리가 순차 실시된다.

다음으로, 도 15(B)에 나타내는 바와 같이, 하지 도전층(24a, 25a)이 형성된 머더 기판(121')의 소정 위치를 향하여, 상면(121a)'측 및 하면(121b)'측으로부터 머더 기판(121')에 도달하도록 각각 레이저 광이 조사된다. 이로써, 머더 기판(121')의 상면(121a)'측 및 하면(121b)'측의 각각에 단면이 대략 V자 형상의 홈부(129a)가 형성되게 되고, 하지 도전층(24a, 25a)이 홈부(129a)에 의해 분단되게 된다.

다음으로, 도 15(C)에 나타내는 바와 같이, 홈부(129a)가 형성된 머더 기판(121') 대하여 도면 중에 나타내는 화살표 AR방향을 따라 힘이 가해짐으로써, 머더 기판(121')의 절단이 실시된다. 이로써, 머더 기판(121')은 개편화(個片化)되게 된다.

다음으로, 도 15(D)에 나타내는 바와 같이, 절단된 각각의 재공품에 대하여 도금 처리가 실시되어, 하지 도전층(24a)을 덮도록 도금층으로서의 Ni층인 피복 도전층(24b) 및 도금층으로서의 Au층인 피복 도전층(24c)이 형성되고, 하지 도전층(25a)을 덮도록 도금층으로서의 Ni층인 피복 도전층(25b) 및 도금층으로서의 Au층인 피복 도전층(25c)이 형성된다. 이로써, 하지 도전층(24a)의 측면(24a1)이 피복 도전층(24b, 24c)에 의해 덮여 이루어지는 제1 및 제2 상면 도체(24A, 24B)가 형성되게 된다. 이상으로부터, 저항 소자(20B)의 제작이 완료된다.

또한 머더 기판(121')에 홈부(129a)를 형성한 후이며, 머더 기판(121')을 절단하여 개편화하기 전에 하지 도전층(24a, 24b)에 도금층을 형성해도, 동일한 구성의 저항 소자(20B)가 얻어진다.

(실시형태 3)

도 16은 본 발명의 실시형태 3에 따른 복합 전자 부품(1C)의 요부를 확대한 모식적인 단면도이며, 도 17(A)부터 도 17(D)는, 도 16에 나타내는 저항 소자(20C)의 제작 플로에서의 소정의 각 공정을 설명하기 위한 모식적인 단면도이다. 이하, 이들 도 16 및 도 17을 참조하여, 본 실시형태에 따른 복합 전자 부품(1C)의 구성 및 이 복합 전자 부품(1C)에 포함된 저항 소자(20C)의 제작 플로에 대해 설명한다.

도 16에 나타내는 바와 같이, 복합 전자 부품(1C)은, 실시형태 1에 따른 복합 전자 부품(1A)의 저항 소자(20C)는 다른 구성의 저항 소자(20C)를 포함하고 있다.

구체적으로는, 제1 및 제2 상면 도체(24A, 24B)는 Ag층인 하지 도전층(24a)과, Ni층인 피복 도전층(24b) 및 이를 덮는 Au층인 피복 도전층(24c)으로 이루어지는 복수의 도전층으로 구성되어 있다. Ag층인 하지 도전층(24a)은, 그 상면만이 피복 도전층(24b, 24c)에 의해 덮여 있으며, 그 측면(24a1)은 피복 도전층(24b, 24c)에 의해 덮여 있지 않다. 도 16에서는, 제1 상면 도체(24A)만이 나타나 있다.

반면에, 제1 및 제2 상면 도체(24A, 24B)의 각각에서, Ag층인 하지 도전층(24a)의 측면(24a1)은 제1 및 제2 접합재(31, 32)에 의해 덮여 있다. 도 16에서는, 제1 상면 도체(24A)의 하지 도전층(24a)의 측면(24a1)이 제1 접합재(31)에 의해 덮여 있는 모습이 나타나 있다. 하지 도전층(24a)의 측면(24a1)은 높이 방향(H)에서 보아, 제1 외부전극(14A)과 겹치고, 또한 높이 방향(H)에 대하여 경사져 있다. 이 때문에, 제1 및 제2 상면 도체(24A, 24B)의 하지 도전체층(24a)의 측면(24a1)은, 각각 제1 및 제2 접합재(31, 32)에 의해 덮이기 쉽다.

또한 저항 소자(20A)의 크기는, 특별히 제한되는 것이 아니지만, 일례로는 그 길이 방향(L)의 치수가 0.60[㎜]이고, 그 폭 방향(W)의 치수가 0.30[㎜]이며, 그 높이 방향(H)의 치수가 0.14[㎜]이다.

이렇게 구성한 경우에도, 제1 및 제2 상면 도체(24A, 24B)의 하지 도전층(24a)의 측면(24a1)이, 각각 Ag 및 Cu를 거의 포함하지 않는 보호 금속막으로서의 제1 및 제2 접합재(31, 32)에 의해 덮여 있기 때문에, 상술한 실시형태 1의 경우와 동일하게, 상면 도체 간의 절연 저항의 저하를 억제할 수 있게 된다.

상기 구성의 저항 소자(20C)는, 예를 들면 이하의 제작 플로에 의해 용이하게 제작할 수 있다. 또한 해당 저항 소자(20C)의 제작 플로의 설명은, 상술한 저항 소자(20A)의 제작 플로의 설명에 기본적으로 준하고 있으며, 이하에서는 특히 상이점에 착안하여 그 설명을 실시한다.

도 17(A)에 나타내는 바와 같이, 먼저 세라믹 그린 시트(121)의 상면(121a) 및 하면(121b)에 Ag 페이스트로 이루어지는 소정 형상의 도전 패턴(124a, 125a)이 각각 인쇄된 후 재공품의 소성이 실시된다. 그 후, 저항체 페이스트의 인쇄 및 베이킹, 트리밍, 보호막의 도포 및 경화 처리가 순차 실시된다.

다음으로, 도 17(B)에 나타내는 바와 같이, 여기까지의 재공품에 대하여 도금 처리가 실시되어, 하지 도전층(24a)을 덮도록 도금층으로서의 Ni층인 피복 도전층(24b) 및 도금층으로서의 Au층인 피복 도전층(24c)이 형성되고, 하지 도전층(25a)을 덮도록 도금층으로서의 Ni층인 피복 도전층(25b) 및 도금층으로서의 Au층인 피복 도전층(25c)이 형성된다.

다음으로, 도 17(C)에 나타내는 바와 같이, 하지 도전층(24a, 25a) 및 피복 도전층(24b, 24c, 25b, 25c)이 형성된 머더 기판(121')의 소정 위치를 향하여, 상면(121a)'측 및 하면(121b)'측으로부터 머더 기판(121')에 도달하도록 각각 레이저 광이 조사된다. 이로써, 머더 기판(121')의 상면(121a)'측 및 하면(121b)'측의 각각에 단면이 대략 V자 형상의 홈부(129b)가 형성되게 되고, 하지 도전층(24a, 25a) 및 피복 도전층(24b, 24c, 25b, 25c)이 홈부(129b)에 의해 분단되게 된다.

다음으로, 도 17(D)에 나타내는 바와 같이, 홈부(129b)가 형성된 머더 기판(121') 대하여 도면 중에 나타내는 화살표 AR방향을 따라 힘이 가해짐으로써, 머더 기판(121')의 절단이 실시된다. 이로써, 머더 기판(121')은 개편화되게 되고, 하지 도전층(24a)의 측면(24a1)이 피복 도전층(24b, 24c)에 의해 덮이지 않고 노출되어 이루어지는 제1 및 제2 상면 도체(24A, 24B)가 형성되게 된다. 이상으로부터, 저항 소자(20C)의 제작이 완료된다.

(실시형태 4)

도 18은 본 발명의 실시형태 4에 따른 복합 전자 부품(1D)의 요부를 확대한 모식적인 단면도이다. 이하, 이 도 18을 참조하여 본 실시형태에 따른 복합 전자 부품(1D)에 대해 설명한다.

도 18에 나타내는 바와 같이, 복합 전자 부품(1D)은, 상술한 실시형태 1에 따른 복합 전자 부품(1A)의 저항 소자(20A)와는 다른 제1 및 제2 상면 도체(24A, 24B)의 구성을 갖는 저항 소자(20D)를 포함하고 있다. 그리고 저항 소자(20D)의 제1 및 제2 상면 도체(24A, 24B)를 구성하는 도전층의 재료가, 복합 전자 부품(1A)과 다르다.

구체적으로는, 제1 및 제2 상면 도체(24A, 24B)는 Cu층인 하지 도전층(24a)과, Sn층인 피복 도전층(24b)으로 이루어지는 복수의 도전층으로 구성되어 있다. 도 18에서는, 제1 상면 도체(24A)만이 나타나 있다. Cu층인 하지 도전층(24a)은, 예를 들면 Cu페이스트를 베이킹함으로써 형성된 소결 금속층으로 구성되고, Sn층인 피복 도전층(24b)은, 예를 들면 도금층으로 구성된다. 또한 Sn층인 피복 도전층(24b)은, 제1 및 제2 접합재(31, 32)로서 솔더를 이용한 경우에, 제1 및 제2 접합재(31, 32) 중에 확산됨으로써 이것과 일체화된다.

그 결과, 콘덴서 소자(10)의 저항 소자(20D)에 대한 실장 후에는, 제1 및 제2 상면 도체(24A, 24B)의 Cu층인 하지 도전층(24a)은, 각각 그 상면이 제1 및 제2 접합재(31, 32)에 의해 덮여 있을 뿐만 아니라, 그 측면(24a1)도 제1 및 제2 접합재(31, 32)에 의해 덮여 있다. 도 18에서는, 제1 상면 도체(24A)의 하지 도전층(24a)의 측면(24a1)이 제1 접합재(31)에 의해 덮여 있는 모습이 나타나 있다.

이렇게 구성한 경우에도, Cu층인 하지 도전층(24a)의 측면(24a1)이 Ag 및 Cu를 거의 포함하지 않는 보호 금속막으로서의 제1 및 제2 접합재(31, 32)에 의해 덮여 있기 때문에, 상술한 실시형태 1의 경우와 동일하게, 상면 도체 간의 절연 저항의 저하를 억제할 수 있게 된다.

(실시형태 5)

도 19는 본 발명의 실시형태 5에 따른 복합 전자 부품(1E)의 요부를 확대한 모식적인 단면도이다. 이하, 이 도 19를 참조하여 본 실시형태에 따른 복합 전자 부품(1E)에 대해 설명한다.

도 19에 나타내는 바와 같이, 복합 전자 부품(1E)은, 상술한 실시형태 2에 따른 복합 전자 부품(1B)의 저항 소자(20B)와는 다른 제1 및 제2 상면 도체(24A, 24B)의 구성을 갖는 저항 소자(20E)를 포함하고 있다. 그리고 저항 소자(20E)의 제1 및 제2 상면 도체(24A, 24B)를 구성하는 도전층의 재료가, 복합 전자 부품(1B)과 다르고, 상술한 실시형태 4에 따른 복합 전자 부품(1D)과 동일하다.

구체적으로는, 제1 및 제2 상면 도체(24A, 24B)는 Cu층인 하지 도전층(24a)과, Sn층인 피복 도전층(24b)으로 이루어지는 복수의 도전층으로 구성되어 있다. 도 19에서는, 제1 상면 도체(24A)만이 나타나 있다. 또한 Sn층인 피복 도전층(24b)의 일부는, 제1 및 제2 접합재(31, 32)로서 솔더를 이용한 경우에, 제1 및 제2 접합재(31, 32) 중에 확산됨으로써 이것과 일체화된다.

그 결과, 콘덴서 소자(10)의 저항 소자(20E)에 대한 실장 후에는, 제1 및 제2 상면 도체(24A, 24B)의 Cu층인 하지 도전층(24a)은, 그 상면이 제1 및 제2 접합재(31, 32)에 의해 덮여 있을 뿐만 아니라, 그 측면(24a1)이 피복 도전층(24b)에 의해 덮이게 된다. 도 19에서는, 제1 상면 도체(24A)의 하지 도전층(24a)의 측면(24a1)이 피복 도전층(24b)에 의해 덮여 있는 모습이 나타나 있다.

이렇게 구성한 경우에도, Cu층인 하지 도전층(24a)의 측면(24a1)이 Ag 및 Cu를 포함하지 않는 보호 금속막으로서의 피복 도전층(24b)에 의해 덮여 있기 때문에, 상술한 실시형태 2의 경우와 동일하게, 상면 도체 간의 절연 저항의 저하를 억제할 수 있게 된다.

(실시형태 6)

도 20은 본 발명의 실시형태 6에 따른 복합 전자 부품(1F)의 요부를 확대한 모식적인 단면도이다. 이하, 이 도 20을 참조하여 본 실시형태에 따른 복합 전자 부품(1F)에 대해 설명한다.

도 20에 나타내는 바와 같이, 복합 전자 부품(1F)은, 상술한 실시형태 3에 따른 복합 전자 부품(1C)의 저항 소자(20C)와는 다른 제1 및 제2 상면 도체(24A, 24B)의 구성을 갖는 저항 소자(20F)를 포함하고 있다. 그리고 저항 소자(20F)의 제1 및 제2 상면 도체(24A, 24B)를 구성하는 도전층의 재료가, 복합 전자 부품(1C)과 다르고, 상술한 실시형태 4에 따른 복합 전자 부품(1D)과 동일하다.

구체적으로는, 제1 및 제2 상면 도체(24A, 24B)는 Cu층인 하지 도전층(24a)과, Sn층인 피복 도전층(24b)으로 이루어지는 복수의 도전층으로 구성되어 있다. 도 20에서는, 제1 상면 도체(24A)만이 나타나 있다. 또한 Sn층인 피복 도전층(24b)은 제1 및 제2 접합재(31, 32)로서 솔더를 이용한 경우에, 제1 및 제2 접합재(31, 32) 중에 확산됨으로써 이것과 일체화된다.

그 결과, 콘덴서 소자(10)의 저항 소자(20F)에 대한 실장 후에는, 제1 및 제2 상면 도체(24A, 24B)의 Cu층인 하지 도전층(24a)은, 각각 그 상면이 제1 및 제2 접합재(31, 32)에 의해 덮여 있을 뿐만 아니라, 그 측면(24a1)도 제1 및 제2 접합재(31, 32)에 의해 덮여 있다. 도 20에서는, 제1 상면 도체(24A)의 하지 도전층(24a)의 측면(24a1)이 제1 접합재(31)에 의해 덮여 있는 모습이 나타나 있다.

또한 실시형태 3과 동일하게, 하지 도전층(24a)의 측면(24a1)은 높이 방향(H)에서 보아 제1 외부전극(14A)과 겹치고, 또한 높이 방향(H)에 대하여 경사져 있다. 이 때문에, 제1 및 제2 상면 도체(24A, 24B)의 하지 도전체층(24a)의 측면(24a1)은, 각각 제1 및 제2 접합재(31, 32)에 의해 덮이기 쉽다.

이렇게 구성한 경우에도, Cu층인 하지 도전층(24a)의 측면(24a1)이 Ag 및 Cu를 거의 포함하지 않는 보호 금속막으로서의 제1 및 제2 접합재(31, 32)에 의해 덮여 있기 때문에, 상술한 실시형태 3의 경우와 동일하게, 상면 도체 간의 절연 저항의 저하를 억제할 수 있게 된다.

(실시형태 7)

도 21(A) 및 도 21(B)는, 본 발명의 실시형태 7에 따른 복합 전자 부품(1G)의 모식적인 단면도이며, 도 22(A)부터 도 22(C)는, 도 21에 나타내는 인덕터 소자의 모식적인 상면도, 단면도 및 하면도이다. 또한 도 21(B)는, 도 21(A) 중에 나타내는 XXIB-XXIB선을 따라 본 실시형태에 따른 복합 전자 부품(1G)이 절단된 경우의 모식적인 단면도이며, 도 22(B)는 도 21(A) 중에 나타내는 XXIIB-XXIIB선을 따라 본 실시형태에 따른 복합 전자 부품(1G)이 절단된 경우의 모식적인 단면도이다. 이하, 이들 도 21 및 도 22를 참조하여 본 실시형태에 따른 복합 전자 부품(1G)에 대해 설명한다.

도 21에 나타내는 바와 같이, 복합 전자 부품(1A)은, 상술한 실시형태 1에 따른 복합 전자 부품(1A)과 비교한 경우에, 기판형의 전자 소자인 제1 전자 소자가 저항 소자가 아니라 인덕터 소자(20G)인 점에서 상이하다.

도 21 및 도 22에 나타내는 바와 같이, 인덕터 소자(20G)는 절연성의 기부(21)와, 인덕터 배선(28)과, 제1 및 제2 상면 도체(24A, 24B)와, 제1부터 제4 하면 도체(25A~25D)와, 제1부터 제4 비아 도체(26A~26D)를 갖고 있다.

인덕터 배선(28)은 기부(21)의 내부에 매립 배선으로서 형성되어 있으며, 높이 방향(H)으로부터 기부(21)의 상면(21a)에 수직인 방향으로 본 경우에, 소용돌이 형상의 형상을 갖고 있다. 인덕터 배선(28)의 외주측 단부는, 제3 비아 도체(26C)에 접속되어 있으며, 내주측 단부는 제4 비아 도체(26D)에 접속되어 있다. 또한 제3 및 제4 비아 도체(26C, 26D)는, 모두 인덕터 배선(28)으로부터 기부(21)의 하면(21b) 측을 향하여 연장되어 있으며, 기부(21)의 하면(21b)에 마련된 제3 및 제4 하면 도체(25C, 25D)에 각각 접속되어 있다. 또한 인덕터 배선(28)은, 높이 방향(H)에 적층된 복수의 인덕터 배선층을 포함해도 된다.

또한 제1 및 제2 상면 도체(24A, 24B), 제1 및 제2 하면 도체(25A, 25B) 및 제1 및 제2 비아 도체(26A, 26B)의 구성은, 상술한 실시형태 1과 동일하게, 특히 제1 및 제2 상면 도체(24A, 24B)를 구성하는 도전층의 재료 및 해당 제1 및 제2 상면 도체(24A, 24B)와 제1 및 제2 접합재(31, 32)의 접합 구조도, 상술한 실시형태 1과 동일하다.

따라서 이렇게 구성한 경우에도, 상술한 실시형태 1의 경우와 동일하게, 상면 도체 사이에 전기적인 단락(短絡)이 발생하는 것을 효과적으로 억제할 수 있게 된다.

상술한 본 발명의 실시형태 1부터 7에서는, 제1 및 제2 상면 도체의 측면의 전 주위에 걸쳐 하지 도전층이 보호 금속막에 의해 덮여 있는 경우를 예시하여 설명을 실시했지만, 해당 측면의 전 주위가 반드시 보호 금속막에 의해 덮여 있을 필요는 없고, 일부만이 보호 금속막에 의해 덮여 있어도 된다. 이렇게 구성한 경우에도, 상면 도체 간의 절연 저항의 저하를 억제할 수 있다.

또한 본 발명의 실시형태 1부터 7에서는, 기판형의 전자 소자인 제1 전자 소자의 기부로서 LTCC 기판을 이용한 경우를 예시하여 설명을 실시했지만, 이 경우에는, 상술한 바와 같이 제1 및 제2 상면 도체가, 하지 도전층인 Ag층과, 피복 도전층인 Ni층 및 피복 도전층인 Au층으로 이루어지는 복수의 도전층으로 구성되어 있는지, 혹은 하지 도전층인 Cu층과, 피복 도전층인 Sn층으로 이루어지는 복수의 도전층으로 구성되어 있는지 중 어느 하나로 되어 있는 것이 바람직하다. 그러나 당연히 이에 한정되는 것이 아니라, 제1 및 제2 상면 도체를, 하지 도전층인 Ag층과, 피복 도전층인 Ni층 및 피복 도전층인 Sn층으로 이루어지는 복수의 도전층 등으로 구성해도 된다.

또한 기판형의 전자 소자인 제1 전자 소자의 기부로서 유리 에폭시 기판을 이용하는 경우나, 알루미나 기판을 이용하는 경우, 실리콘 기판을 이용하는 경우 등에서는, 제1 및 제2 상면 도체를, 하지 도전층인 Cu층과, 피복 도전층인 Sn층으로 이루어지는 복수의 도전층으로 구성하는 것이 바람직하다.

또한 이들 도전층은, 상술한 소결 금속층이나 도금층에 한정되는 것이 아니라, 증착법에 의해 형성된 금속 증착층이나 스퍼터링법에 의해 형성된 스퍼터층 등이어도 된다.

어쨌든, 하지 도전층으로서 충분한 도전성을 고려하여 Ag층 또는 Cu층을 이용하는 경우에는, 접합재와의 사이의 전기적 및 기계적인 접속 신뢰성을 고려한 뒤에 피복 도전층의 재료의 선정 및 접합재의 재료의 선정이 실시되는 것이 바람직하고, 이 경우에, 해당 하지 도전층의 측면을 보호 도전층(피복 도전층 혹은 접합재)으로 덮음과 함께, 해당 보호 금속막에 함유된 중량비에서 최대의 금속 성분을, Ag 및 Cu 이외로 하면 된다. 이 경우, 보호 금속막에 함유된 중량비에서 최대의 금속 성분은 Sn, Ni, Au 및 Pb 중 어느 하나가 되는 것이 바람직하다.

보호 금속막이나 도전층에 함유되는 중량비에서 최대의 금속 성분의 특정에는, 공지의 분석 방법을 이용할 수 있고, 예를 들면 주사형 전자현미경(SEM)에 부대된 파장 분산형 X선 분석 장치(WDX)에 의한 원소 분석 등을 이용할 수 있다.

또한 상술한 본 발명의 실시형태 1부터 7에서는, 콘덴서 소자의 콘덴서 본체를 구성하는 유전체층 및 내부전극층의 적층방향을 복합 전자 부품의 높이 방향과 합치하도록 구성한 경우를 예시하여 설명을 실시했지만, 해당 적층방향은 복합 전자 부품의 폭 방향과 합치하도록 구성하는 것도 당연히 가능하다.

또한 상술한 본 발명의 실시형태 1부터 7에서는, 복합 전자 부품에 포함하는 콘덴서 소자로서, 적층 세라믹 콘덴서를 이용한 경우를 예시하여 설명을 실시했지만, 적층 세라믹 콘덴서를 대신하여 다른 종류의 콘덴서 소자를 복합 전자 부품에 포함하는 것으로 해도 된다.

또한 상술한 본 발명의 실시형태 1부터 7에서는, 기판형의 제1 전자 소자로서 저항 소자 또는 인덕터 소자를 예시하여 설명을 실시했지만, 기판형의 제1 전자 소자는 서미스터 소자, 압전 소자 등, 다른 전자 소자여도 된다. 또한 기판형의 제1 전자 소자에 실장되는 제2 전자 소자로서도, 상술한 콘덴서 소자 이외의 전자 소자여도 된다.

또한 상술한 본 발명의 실시형태 1부터 7에서 나타낸 특징적인 구성은, 본 발명의 취지를 벗어나지 않는 한, 당연히 서로 그 조합이 가능하다.

이렇게, 이번에 개시한 상기 실시형태는 모든 점에서 예시로서, 제한적인 것이 아니다. 본 발명의 기술적 범위는 특허청구범위에 의해 획정되고, 또한 특허청구범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.

1A~1G: 복합 전자 부품 10: 콘덴서 소자
11: 콘덴서 본체 11a: 하면
12: 유전체층 13: 내부전극층
14A: 제1 외부전극 14B: 제2 외부전극
14a: 하지 도전층 14b, 14c: 피복 도전층
20A~20F: 저항 소자 20G: 인덕터 소자
21: 기부 21a: 상면
21b: 하면 22: 저항체
23: 보호막 24A: 제1 상면 도체
24B: 제2 상면 도체 24C: 제3 상면 도체
24D: 제4 상면 도체 24a: 하지 도전층
24a1: 측면 24b, 24c: 피복 도전층
25A: 제1 하면 도체 25B: 제2 하면 도체
25C: 제3 하면 도체 25D: 제4 하면 도체
25a: 하지 도전층 25b, 25c: 피복 도전층
26A: 제1 접속 도체(제1 비아 도체) 26B: 제2 접속 도체(제2 비아 도체)
26C: 제3 접속 도체(제3 비아 도체) 26D: 제4 접속 도체(제4 비아 도체)
28: 인덕터 배선 31: 제1 접합재
32: 제2 접합재 121: 세라믹 그린 시트
121a: 상면 121b: 하면
121': 머더 기판 121a': 상면
121b': 하면 122: 저항체 패턴
124a, 125a, 126: 도전 패턴 128: 관통 구멍
129a, 129b: 홈부

Claims

제1 전자 소자와,
높이 방향에 있어서 상기 제1 전자 소자에 실장된 제2 전자 소자와,
상기 제1 전자 소자 및 상기 제2 전자 소자를 접합하는 접합재를 포함하고,
상기 제1 전자 소자는, 상기 높이 방향에 교차하는 상면을 갖는 절연성의 기부(基部)와, 상기 기부의 상기 상면에 마련된 상면 도체를 가지며,
상기 제2 전자 소자는, 상기 높이 방향에 있어서 상기 기부의 상기 상면에 대향하는 하면을 갖는 소자 본체와, 상기 소자 본체의 상기 하면 중 적어도 일부에 마련된 단자 도체를 갖고,
상기 접합재는, 상기 상면 도체 중 적어도 일부와 상기 단자 도체 중 적어도 일부를 접합하며,
상기 상면 도체가, 중량비에서 최대의 금속 성분으로서 Ag 또는 Cu를 함유하는 도전층을 포함하고,
상기 도전층의 측면 중 적어도 일부가 보호 금속막에 의해 덮이며,
상기 보호 금속막에 함유된 중량비에서 최대의 금속 성분이 Ag 및 Cu 이외의 금속인 것을 특징으로 하는 복합 전자 부품.
제1항에 있어서,
상기 보호 금속막에 함유된 중량비에서 최대의 금속 성분이 Sn, Ni, Au 및 Pb 중 어느 하나인 것을 특징으로 하는 복합 전자 부품.
제1항에 있어서,
상기 보호 금속막이 상기 상면 도체에 포함되는, 상기 도전층의 상면 및 상기 측면을 덮는 피복 도전층인 것을 특징으로 하는 복합 전자 부품.
제3항에 있어서,
상기 보호 금속막이 도금층인 것을 특징으로 하는 복합 전자 부품.
제1항에 있어서,
상기 보호 금속막이 상기 접합재의 일부인 것을 특징으로 하는 복합 전자 부품.
제1항에 있어서,
상기 상면 도체의 크기가, 상기 높이 방향에 직교하는 임의의 방향의 어디에서나 상기 단자 도체의 크기보다 작은 것을 특징으로 하는 복합 전자 부품.
제1항에 있어서,
상기 상면 도체의 두께가 5[㎛] 이상인 것을 특징으로 하는 복합 전자 부품.
제1항 내지 제7항 중 어느 한 항에 있어서,
상기 상면 도체가, 상기 높이 방향에 직교하는 길이 방향에 있어서 서로 이격되는 제1 상면 도체 및 제2 상면 도체와, 상기 제1 상면 도체와 상기 제2 상면 도체 사이에 위치하는 제3 상면 도체를 포함하고,
상기 단자 도체가, 상기 길이 방향에 있어서 서로 이격되는 제1 단자 도체 및 제2 단자 도체를 포함하며,
상기 제1 단자 도체가 상기 접합재에 의해 상기 제1 상면 도체에 접합되고,
상기 제2 단자 도체가 상기 접합재에 의해 상기 제2 상면 도체에 접합되어 있는 것을 특징으로 하는 복합 전자 부품.
제8항에 있어서,
상기 제1 상면 도체가, 상기 높이 방향 및 상기 길이 방향에 직교하는 폭 방향에 있어서 상기 제1 단자 도체의 양단 사이에 위치하고,
상기 제2 상면 도체가, 상기 폭 방향에 있어서 상기 제2 단자 도체의 양단 사이에 위치하며,
상기 제1 상면 도체의 상기 측면 중 상기 폭 방향에 직교하는 측면이 상기 보호 금속막으로 덮이고,
상기 제2 상면 도체의 상기 측면 중 상기 폭 방향에 직교하는 측면이 상기 보호 금속막으로 덮여 있는 것을 특징으로 하는 복합 전자 부품.
제9항에 있어서,
상기 기부의 상기 폭 방향에 있어서의 치수가, 상기 제2 전자 소자의 상기 폭 방향에 있어서의 치수보다 큰 것을 특징으로 하는 복합 전자 부품.
제8항에 있어서,
상기 제1 상면 도체가, 상기 길이 방향에 있어서 상기 제1 단자 도체의 외단과 상기 제2 단자 도체의 외단 사이에 위치하고,
상기 제2 상면 도체가, 상기 길이 방향에 있어서 상기 제1 단자 도체의 외단과 상기 제2 단자 도체의 외단 사이에 위치하며,
상기 제1 상면 도체의 상기 측면 중 상기 길이 방향에 직교하는 측면이 상기 보호 금속막으로 덮이고,
상기 제2 상면 도체의 상기 측면 중 상기 길이 방향에 직교하는 측면이 상기 보호 금속막으로 덮여 있는 것을 특징으로 하는 복합 전자 부품.
제11항에 있어서,
상기 기부의 상기 길이 방향에 있어서의 치수가, 상기 제2 전자 소자의 상기 길이 방향에 있어서의 치수보다 큰 것을 특징으로 하는 복합 전자 부품.
제8항에 있어서,
상기 소자 본체가, 적층된 복수의 유전체층 및 복수의 도전체층을 포함하고,
상기 제1 전자 소자가 상기 기부의 상기 상면에 마련되어, 상기 제3 상면 도체와 접속된 저항체를 포함하고 있는 것을 특징으로 하는 복합 전자 부품.
제13항에 있어서,
상기 상면 도체가, 상기 제1 상면 도체와 상기 제2 상면 도체 사이에 위치하는 제4 상면 도체를 포함하고,
상기 저항체가 상기 제4 상면 도체에 접속되어 있는 것을 특징으로 하는 복합 전자 부품.
제1항 내지 제7항 중 어느 한 항에 있어서,
상기 상면 도체가, 상기 높이 방향에 직교하는 길이 방향에 있어서 서로 이격되는 제1 상면 도체 및 제2 상면 도체를 포함하고,
상기 단자 도체가, 상기 길이 방향에 있어서 서로 이격되는 제1 단자 도체 및 제2 단자 도체를 포함하며,
상기 제1 단자 도체가 상기 접합재에 의해 상기 제1 상면 도체에 접합되고,
상기 제2 단자 도체가 상기 접합재에 의해 상기 제2 상면 도체에 접합되며,
상기 제1 전자 소자가 상기 기부의 상기 상면과는 반대측에 위치하는 하면에 마련된 하면 도체를 더 갖고,
상기 하면 도체가, 상기 길이 방향에 있어서 서로 이격되는 제1 하면 도체 및 제2 하면 도체와, 상기 제1 하면 도체와 상기 제2 하면 도체 사이에 위치하는 제3 하면 도체를 포함하며,
상기 소자 본체가, 적층된 복수의 유전체층 및 복수의 도전체층을 포함하고,
상기 제1 전자 소자가 상기 기부의 내부에 마련되어, 상기 제3 하면 도체와 전기적으로 접속된 인덕터 배선을 포함하고 있는 것을 특징으로 하는 복합 전자 부품.
제15항에 있어서,
상기 하면 도체가, 상기 제1 하면 도체와 상기 제2 하면 도체 사이에 위치하는 제4 하면 도체를 포함하고,
상기 인덕터 배선이 상기 제4 하면 도체에 전기적으로 접속되어 있는 것을 특징으로 하는 복합 전자 부품.