KR20160130249A - 반도체 관련 부재 가공용 시트 및 당해 시트를 사용하는 칩의 제조 방법 - Google Patents

반도체 관련 부재 가공용 시트 및 당해 시트를 사용하는 칩의 제조 방법 Download PDF

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KR20160130249A
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다쿠오 니시다
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린텍 가부시키가이샤
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Abstract

반도체 관련 부재 가공용 시트의 박리성을 높이는 것과, 반도체 관련 부재 가공용 시트를 사용하여 반도체 관련 부재로부터 제조한 칩을 구비하는 부재의 신뢰성이 잘 저하되지 않게 되는 것을, 보다 안정적으로 달성할 수 있는 반도체 관련 부재 가공용 시트로서, 기재 (2) 와, 기재 (2) 의 일방의 면의 상방에 형성된 점착제층 (3) 을 구비한 반도체 관련 부재 가공용 시트 (1) 로서, 점착제층 (3) 은 에너지선 중합성 관능기를 갖는 에너지선 중합성 화합물을 함유하고, 에너지선 중합성 화합물의 적어도 1 종은 분기 구조를 갖는 중합체인 중합성 분기 중합체이고, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 측의 면을 실리콘 웨이퍼의 경면에 첩부하고, 반도체 관련 부재 가공용 시트 (1) 에 에너지선을 조사하여, 실리콘 웨이퍼의 경면에 대한 점착제층 (3) 의 점착성을 저하시킨 후, 반도체 관련 부재 가공용 시트 (1) 를 실리콘 웨이퍼로부터 박리하여 얻어지는, 실리콘 웨이퍼에 있어서의 반도체 관련 부재 가공용 시트 (1) 가 첩착되어 있던 경면을 측정 대상면으로 하여, 25 ℃, 상대습도 50 ％ 의 환경하에서, 물방울을 사용하여 측정된 접촉각이 40°이하인 반도체 관련 부재 가공용 시트가 제공된다.

Description

반도체 관련 부재 가공용 시트 및 당해 시트를 사용하는 칩의 제조 방법{SHEET FOR SEMICONDUCTOR-RELATED-MEMBER PROCESSING AND PROCESS FOR PRODUCING CHIP USING SAID SHEET}
본 발명은, 실리콘 웨이퍼 등의 반도체 관련 부재를 분할 가공함으로써 형성된 부재인 칩을 제조할 때에 사용되는 반도체 관련 부재 가공용 시트 및 그 반도체 관련 부재 가공용 시트를 사용한 칩의 제조 방법에 관한 것이다.
실리콘 웨이퍼 등의 반도체 관련 부재로부터 칩을 제조하는 방법의 일례로서, 다음과 같은 방법을 들 수 있다. 먼저, 기재와 점착제층을 구비한 반도체 관련 부재 가공용 시트의 점착제층측의 면을, 반도체 관련 부재의 회로가 형성된 면 (본 명세서에 있어서, 이 면을 「부재 앞면」이라고 하는 경우가 있다) 에 첩부 (貼付) 한다. 다음으로, 부재 앞면과 반대측의 노출면측에서부터 반도체 관련 부재를 연삭하여, 반도체 관련 부재의 두께를 저감시킨다. 계속해서, 반도체 관련 부재의 연삭면 (본 명세서에 있어서, 이 면을 「부재 뒷면」이라고 하는 경우가 있다) 에 별도의 반도체 관련 부재 가공용 시트를 첩부하고, 부재 앞면에 첩부되는 반도체 관련 부재 가공용 시트를 박리한다. 그리고, 이 별도의 반도체 관련 부재 가공용 시트가 첩부되어 있는 반도체 관련 부재에 대하여 분할 가공을 실시하여, 별도의 반도체 관련 부재 가공용 시트의 점착제층측의 면에 다수의 칩이 첩착 (貼着) 된 상태에 있는 구조체를 얻는다. 마지막으로, 이 구조체로부터 칩을 개별적으로 픽업함으로써, 칩을 얻을 수 있다.
이와 같이, 반도체 관련 부재로부터 칩을 제조할 때에는, 반도체 관련 부재나 칩의 면에 대하여, 반도체 관련 부재 가공용 시트를 첩부하거나 박리 (픽업을 포함한다. 이하 동일.) 하거나 하는 작업이 이루어지는 경우가 많다. 연삭 후의 실리콘 웨이퍼와 같이, 반도체 관련 부재는 두께가 수 십 ㎛ 정도인 경우도 있기 때문에, 반도체 관련 부재 가공용 시트의 박리성을 높이는 것은, 반도체 관련 부재의 품질 관리상 중요한 과제이다.
본 명세서에 있어서 「박리성」이란, 반도체 관련 부재 가공용 시트의 특성의 하나로서, 반도체 관련 부재 가공용 시트가 첩착된 상태에 있는 반도체 관련 부재 또는 칩 (이하, 이들을 「피착체」라고 총칭하는 경우도 있다) 으로부터 반도체 관련 부재 가공용 시트를 박리할 때, 피착체에 결락 (缺落) 이나 균열 등의 품질상 문제를 잘 발생하지 않게 하는 특성을 말한다. 다이싱 시트로부터 칩을 픽업할 때에 칩에 가해지는 힘을 저감하여 칩에 결락이나 균열 등이 잘 발생하지 않도록 하는 특성인 픽업 적성 (適性) 은, 상기한 박리성의 일 구체예로 위치 매김된다. 박리성이 우수한 반도체 관련 부재 가공용 시트를 사용하면, 반도체 관련 부재 가공용 시트를 피착체로부터 박리할 때에 피착체의 결락이나 균열 등의 문제가 잘 발생하지 않는다.
반도체 관련 부재 가공용 시트의 박리성을 높이기 위해서, 통상적으로 반도체 관련 부재 가공용 시트의 점착제층은 특정한 자극에 의해 그 점착성이 저하되도록 설계되어 있고, 특정한 자극으로서, 예를 들어 자외선이나 전자선 등의 에너지선 조사가 채용된다.
또한, 픽업 불량을 해소하는 관점, 즉 다이싱 테이프의 픽업에 있어서의 박리성을 높이는 관점에서, 점착제층에 유리 (遊離) 에폭시기 함유 화합물을 함유시키는 기술이 특허문헌 1 에 개시되어 있다.
특허문헌 1 : 일본 공개특허공보 2008-192917호
특허문헌 1 에 개시된 바와 같이 점착제층에 유리 에폭시기 함유 화합물을 함유시키는 것은, 픽업 시간을 단축하거나 픽업력을 저감시키거나 하기 위해 유효한 수단의 하나이다. 그러나, 상기 수단만으로 반도체 관련 부재 가공용 시트의 박리성을 더욱 높이고자 하면, 점착제층 내의 유리 에폭시기 함유 화합물의 함유량을 증가시킬 필요가 있다. 유리 에폭시기 함유 화합물의 함유량을 증가시킨 점착제층을 구비하는 반도체 관련 부재 가공용 시트를 사용하여 반도체 관련 부재로부터 칩을 제조했을 때에, 그 칩을 구비하는 부재 (몰드 칩, 보호막이 부착된 칩 등을 구체예로서 들 수 있다) 의 신뢰성을 유지하기가 곤란하게 될 가능성이 있음이, 본 발명자들의 검토에 의해 밝혀졌다.
본 발명은 이러한 현상을 감안하여, 반도체 관련 부재 가공용 시트를 사용하여 반도체 관련 부재로부터 제조한 칩을 구비하는 부재의 신뢰성 저하를 안정적으로 억제하고, 바람직하게는 반도체 관련 부재 가공용 시트의 박리성을 향상시킬 수 있는 반도체 관련 부재 가공용 시트, 및 그 시트를 사용하는 칩의 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서 본 발명자들이 검토한 결과, 다음의 새로운 지견이 얻어졌다. 즉, 에너지선 중합성 관능기를 가짐과 함께 분기 구조를 갖는 중합체 (본 명세서에 있어서, 이러한 중합체를 「중합성 분기 중합체」라고도 한다) 를 함유하는 점착제층을 구비하는 반도체 관련 부재 가공용 시트를 사용함으로써, 당해 반도체 관련 부재 가공용 시트를 사용하여 반도체 관련 부재로부터 제조한 칩을 구비하는 부재의 신뢰성이 잘 저하되지 않게 되는 것을, 안정적으로 달성할 수 있다. 또한, 중합성 분기 중합체는, 특허문헌 1 에 개시된 유리 에폭시기 함유 화합물과 비교하여, 반도체 관련 부재 가공용 시트의 점착제층에 있어서의 함유량이 소량이라도 반도체 관련 부재 가공용 시트의 박리성을 높일 수 있다.
이러한 지견에 기초하여 완성된 본 발명은 다음과 같다.
(1) 기재와, 상기 기재의 일방의 면의 상방에 형성된 점착제층을 구비한 반도체 관련 부재 가공용 시트로서, 상기 점착제층은, 에너지선 중합성 관능기를 갖는 에너지선 중합성 화합물을 함유하고, 상기 에너지선 중합성 화합물의 적어도 1 종은, 분기 구조를 갖는 중합체인 중합성 분기 중합체이고, 상기 반도체 관련 부재 가공용 시트의 상기 점착제층측의 면을 실리콘 웨이퍼의 경면 (鏡面) 에 첩부하고, 상기 반도체 관련 부재 가공용 시트에 에너지선을 조사하여, 상기 실리콘 웨이퍼의 경면에 대한 상기 점착제층의 점착성을 저하시킨 후, 상기 반도체 관련 부재 가공용 시트를 상기 실리콘 웨이퍼로부터 박리하여 얻어지는, 상기 실리콘 웨이퍼에 있어서의 상기 반도체 관련 부재 가공용 시트가 첩착되어 있던 경면을 측정 대상면으로 하여, 25 ℃, 상대습도 50 ％ 의 환경하에서, 물방울을 사용하여 측정된 물에 대한 접촉각이 40°이하인 것을 특징으로 하는 반도체 관련 부재 가공용 시트.
(2) 상기 중합성 분기 중합체는 폴리스티렌 환산 중량 평균 분자량이 100,000 이하인, 상기 (1) 에 기재된 반도체 관련 부재 가공용 시트.
(3) 상기 에너지선 중합성 화합물은, 폴리스티렌 환산 중량 평균 분자량이 100,000 이상의 물질인 중합성 고분자 화합물을 포함하는, 상기 (1) 또는 (2) 에 기재된 반도체 관련 부재 가공용 시트.
(4) 상기 반도체 관련 부재 가공용 시트는, 상기 점착제층측의 주면 (主面) 을 측정 대상면, 실리콘 웨이퍼의 경면을 피착면으로 하여, 상기 측정 대상면과 피착면을 첩합 (貼合) 시키고 나서 상기 점착제층에 대하여 에너지선을 조사하여 상기 측정 대상면의 상기 피착면에 대한 점착성을 저하시킨 후에, JIS Z 0237 : 2000 에 준거하여 180°필링 테스트를 실시했을 때에 측정되는 점착력이 100 mN/25 ㎜ 이하인, 상기 (1) 내지 (3) 중 어느 하나에 기재된 반도체 관련 부재 가공용 시트.
(5) 상기 (1) 내지 (4) 중 어느 하나에 기재된 반도체 관련 부재 가공용 시트의 상기 점착제층측의 면을, 반도체 관련 부재의 하나의 면에 첩부하는 첩부 공정, 상기 반도체 관련 부재 가공용 시트 상의 상기 반도체 관련 부재를 분할하여, 상기 점착제층에 첩착되는 복수의 칩을 얻는 분할 공정, 상기 점착제층에 에너지선을 조사하여, 상기 점착제층에 첩착되는 상기 복수의 칩의 면에 대한 상기 점착제층의 점착성을 저하시키는 조사 공정, 및 상기 반도체 관련 부재 가공용 시트의 점착제층으로부터 상기 복수의 칩을 분리시켜 개별의 칩을 얻는 픽업 공정을 구비하는 것을 특징으로 하는 칩의 제조 방법.
(6) 상기 반도체 관련 부재가 관통 전극을 갖는 실리콘 웨이퍼를 구비하는, 상기 (5) 에 기재된 제조 방법.
본 발명에 관련된 반도체 관련 부재 가공용 시트를 사용함으로써, 당해 칩을 구비하는 부재의 신뢰성이 잘 저하되지 않는 칩을 반도체 관련 부재로부터 제조하는 것이 가능해진다. 바람직한 일 형태에 있어서는, 반도체 관련 부재 가공용 시트의 박리성을 높이는 것도 달성될 수 있다.
도 1 은 본 발명의 일 실시형태에 관련된 반도체 관련 부재 가공용 시트의 개략 단면도이다.
이하, 본 발명의 실시형태에 대해서 설명한다.
도 1 에 나타낸 바와 같이, 본 발명의 일 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는, 기재 (2) 와, 기재 (2) 의 일방의 면의 상방에 형성된 점착제층 (3) 을 구비한다. 본 명세서에 있어서 반도체 관련 부재란 반도체 제조에서 사용되는 재료를 의미하며, 예를 들어, 실리콘, SiC, GaN 등의 반도체 웨이퍼, 알루미나, 사파이어 등의 세라믹 기판, 반도체 패키지, 유리 부재 등을 들 수 있다.
1. 기재
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 기재 (2) 는, 반도체 관련 부재 가공용 시트 (1) 를 피착체에 첩부할 때, 반도체 관련 부재 가공용 시트 (1) 를 피착체로부터 박리할 때 등, 반도체 관련 부재 가공용 시트 (1) 를 사용할 때에 파단되지 않는 한 그 구성 재료는 한정되지 않고, 통상은 수지계의 재료를 주재로 하는 필름으로 구성된다.
그 필름의 구체예로서, 에틸렌-아세트산비닐 공중합체 필름, 에틸렌-(메트)아크릴산 공중합체 필름, 에틸렌-(메트)아크릴산에스테르 공중합체 필름 등의 에틸렌계 공중합 필름 ; 저밀도 폴리에틸렌 (LDPE) 필름, 직사슬 저밀도 폴리에틸렌 (LLDPE) 필름, 고밀도 폴리에틸렌 (HDPE) 필름, 중밀도 폴리에틸렌 (MDPE) 필름 등의 폴리에틸렌 필름, 폴리프로필렌 필름, 폴리부텐 필름, 폴리부타디엔 필름, 폴리메틸펜텐 필름, 에틸렌-노르보르넨 공중합체 필름, 노르보르넨 수지 필름 등의 폴리올레핀계 필름 ; 폴리염화비닐 필름, 염화비닐 공중합체 필름 등의 폴리염화비닐계 필름 ; 폴리에틸렌테레프탈레이트 필름, 폴리부틸렌테레프탈레이트 필름 등의 폴리에스테르계 필름 ; 폴리우레탄 필름 ; 폴리이미드 필름 ; 폴리스티렌 필름 ; 폴리카보네이트 필름 ; 불소 수지 필름 등을 들 수 있다. 또한 이들의 가교 필름, 아이오노머 필름과 같은 변성 필름도 사용된다. 상기한 기재 (2) 는 이들의 1 종으로 이루어지는 필름이어도 되고, 나아가 이들을 2 종류 이상 조합한 적층 필름이어도 된다. 또, 본 명세서에 있어서 「(메트)아크릴산」은, 아크릴산 및 메타크릴산의 양쪽을 의미한다. 다른 유사 용어에 대해서도 동일하다.
기재 (2) 를 구성하는 필름은, 에틸렌계 공중합 필름 및 폴리올레핀계 필름의 적어도 1 종을 구비하는 것이 바람직하다.
에틸렌계 공중합 필름은 공중합비를 변경하는 등에 의해 그 기계 특성을 광범한 범위에서 제어하는 것이 용이하다. 이 때문에, 에틸렌계 공중합 필름을 구비하는 기재 (2) 는 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 기재로서 요구되는 기계 특성을 만족하기 쉽다. 또한, 에틸렌계 공중합 필름은 점착제층 (3) 에 대한 밀착성이 비교적 높기 때문에, 반도체 관련 부재 가공용 시트 (1) 를 사용했을 때에 기재 (2) 와 점착제층 (3) 의 계면에서의 박리가 잘 발생하지 않는다.
에틸렌계 공중합 필름 및 폴리올레핀계 필름은, 반도체 관련 부재 가공용 시트로서의 특성에 악영향을 미치는 성분 (예를 들어, 폴리염화비닐계 필름 등에서는, 당해 필름에 함유되는 가소제가 기재 (2) 로부터 점착제층 (3) 으로 이행하고, 다시 점착제층 (3) 의 기재 (2) 에 대향하는 측과 반대측의 면에 분포하여, 점착제층 (3) 의 피착체의 면에 대한 점착성을 저하시키는 경우가 있다) 의 함유량이 적기 때문에, 점착제층 (3) 의 피착체의 면에 대한 점착성이 저하되는 등의 문제가 잘 발생하지 않는다. 즉, 에틸렌계 공중합 필름 및 폴리올레핀계 필름은 화학적인 안정성이 우수하다.
기재 (2) 는, 상기한 수지계 재료를 주재로 하는 필름 내에, 안료, 염료, 난연제, 가소제, 대전 방지제, 활제, 필러 등의 각종 첨가제가 함유되어 있어도 된다. 안료로는, 예를 들어, 이산화티탄, 카본 블랙 등을 들 수 있다. 또한, 필러로서, 멜라민 수지와 같은 유기계 재료, 흄드 실리카와 같은 무기계 재료 및 니켈 입자와 같은 금속계 재료가 예시된다. 이러한 첨가제의 함유량은 한정되지 않지만, 기재 (2) 가 원하는 기능을 발휘하고, 평활성이나 유연성을 상실하지 않는 범위에 그치게 해야 한다.
점착제층 (3) 을 경화시키기 위해서 조사하는 에너지선으로서 자외선을 사용하는 경우에는, 기재 (2) 는 자외선에 대하여 투과성을 갖는 것이 바람직하다. 또, 에너지선으로서 전자선을 사용하는 경우에는 기재 (2) 는 전자선의 투과성을 갖고 있는 것이 바람직하다.
또한, 기재 (2) 의 점착제층 (3) 측의 면 (이하, 「기재 제 1 면」이라고도 한다) 에는, 카르복실기, 그리고 그 이온 및 염으로 이루어지는 군에서 선택되는 1 종 또는 2 종 이상을 갖는 성분이 존재하는 것이 바람직하다. 기재 (2) 에 있어서의 상기 성분과 점착제층 (3) 에 관련된 성분 (점착제층 (3) 을 구성하는 성분 및 가교제 (C) 등의 점착제층 (3) 을 형성하는 데 있어서 사용되는 성분이 예시된다) 이 화학적으로 상호 작용함으로써, 이들의 사이에서 박리가 생길 가능성을 저감시킬 수 있다.
기재 제 1 면에 그러한 성분을 존재시키기 위한 구체적인 수법은 한정되지 않는다. 기재 (2) 자체를 예를 들어 에틸렌-(메트)아크릴산 공중합체 필름, 아이오노머 수지 필름 등으로 하고, 기재 (2) 를 구성하는 재료가 되는 수지가 카르복실기, 그리고 그 이온 및 염으로 이루어지는 군에서 선택되는 1 종 또는 2 종 이상을 갖는 것으로 하는 것이어도 된다. 기재 제 1 면에 상기 성분을 존재시키는 다른 수법으로서, 기재 (2) 는 예를 들어 폴리올레핀계 필름이고, 기재 제 1 면측에 코로나 처리가 이루어져 있거나, 프라이머층이 형성되어 있거나 해도 된다. 또, 기재 (2) 의 기재 제 1 면과 반대측의 면에는 각종 도막 (塗膜) 이 형성되어 있어도 된다.
기재 (2) 의 두께는, 반도체 관련 부재 가공용 시트 (1) 를 사용할 때에 파단 등의 문제가 발생하지 않는 한, 한정되지 않는다. 바람직하게는 20 ㎛ 이상 450 ㎛ 이하, 보다 바람직하게는 25 ㎛ 이상 400 ㎛ 이하, 특히 바람직하게는 50 ㎛ 이상 350 ㎛ 이하의 범위에 있다.
2. 점착제층
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 가 구비하는 점착제층 (3) 은, 주제 (A) 및 에너지선 중합성 화합물 (B), 또한 필요에 따라서 가교제 (C) 등을 함유하는 점착제 조성물로부터 형성된 것이다. 후술하는 바와 같이, 에너지선 중합성 화합물 (B) 가 주제 (A) 로서의 성질을 갖는 경우에는, 점착제 조성물은, 주제 (A) 로서의 성질을 갖는 에너지선 중합성 화합물 (B) 이외에 별도 주제 (A) 가 되는 성분을 함유하지 않는 경우도 있다.
(1) 주제 (A)
주제 (A) 의 종류는 점착제층, 특히 에너지선을 조사하기 전의 점착제층에 적절한 점착성을 부여할 수 있는 한, 한정되지 않는다. 이러한 주제 (A) 로서, 고무계, 아크릴계, 실리콘계, 폴리비닐에테르계 등의 수지 재료가 예시된다. 이하, 아크릴계 재료의 일종인 아크릴계 중합체 (A1) 에 관해서 다소 상세히 설명한다.
아크릴계 중합체 (A1) 로는, 종래 공지된 아크릴계의 중합체를 사용할 수 있다. 아크릴계 중합체 (A1) 의 폴리스티렌 환산 중량 평균 분자량 (Mw) 은, 도공시의 막 제조성 관점에서 10,000 이상 2,000,000 이하인 것이 바람직하고, 100,000 이상 1,500,000 이하인 것이 보다 바람직하다.
또, 실시예를 포함하여 본 명세서에 있어서, 폴리스티렌 환산 중량 평균 분자량 (Mw) 의 값은, 테트라히드로푸란 (THF) 을 용매로 하는 겔·퍼미에이션 크로마토그래피 (GPC) 에 의한 표준 폴리스티렌 환산치로서 측정된 값을 의미한다. 구체적으로는, GPC 측정 장치 (토소사 제조「HLC-8220GPC」) 를 사용하여, 이하에 나타내는 조건으로 실시하는 것으로 한다.
칼럼 : TSK gel GMHXL → TSK gel GMHXL → TSK gel 2000HXL
측정 온도 : 40 ℃
유속 : 1 ㎖/분
검출기 : 시차 굴절계
아크릴계 중합체 (A1) 의 유리 전이 온도 (Tg) 는, 바람직하게는 -70 ℃ 이상 30 ℃ 이하, 더욱 바람직하게는 -60 ℃ 이상 20 ℃ 이하의 범위에 있다. 유리 전이 온도 (Tg) 는, Fox 식으로부터 계산할 수 있다.
상기 아크릴계 중합체 (A1) 은, 1 종류의 아크릴계 모노머로부터 형성된 단독 중합체여도 되고, 복수 종류의 아크릴계 모노머로부터 형성된 공중합체여도 되며, 1 종류 또는 복수 종류의 아크릴계 모노머와 아크릴계 모노머 이외의 모노머로부터 형성된 공중합체여도 된다. 아크릴계 모노머가 되는 화합물의 구체적인 종류는 한정되지 않고, (메트)아크릴산, (메트)아크릴산에스테르, 그 유도체 (아크릴로니트릴 등) 를 구체예로서 들 수 있다. (메트)아크릴산에스테르에 관해서추가로 구체예를 나타내면, 메틸(메트)아크릴레이트, 에틸(메트)아크릴레이트, 프로필(메트)아크릴레이트, 부틸(메트)아크릴레이트, 2-에틸헥실(메트)아크릴레이트, 데실(메트)아크릴레이트, 라우릴(메트)아크릴레이트, 스테아릴(메트)아크릴레이트 등의 사슬상 골격을 갖는 (메트)아크릴레이트 ; 시클로헥실(메트)아크릴레이트, 벤질(메트)아크릴레이트, 이소보르닐(메트)아크릴레이트, 디시클로펜타닐(메트)아크릴레이트, 테트라히드로푸르푸릴(메트)아크릴레이트, 이미드아크릴레이트 등의 고리형 골격을 갖는 (메트)아크릴레이트 ; 2-히드록시에틸(메트)아크릴레이트, 2-히드록시프로필(메트)아크릴레이트 등의 수산기를 갖는 (메트)아크릴레이트 ; 글리시딜(메트)아크릴레이트, N-메틸아미노에틸(메트)아크릴레이트 등의 수산기 이외의 반응성 관능기를 갖는 (메트)아크릴레이트를 들 수 있다. 또한, 아크릴계 모노머 이외의 모노머로서, 에틸렌, 노르보르넨 등의 올레핀, 아세트산비닐, 스티렌 등이 예시된다. 또, 아크릴계 모노머가 알킬(메트)아크릴레이트인 경우에는, 그 알킬기의 탄소수는 1 내지 18 의 범위인 것이 바람직하다.
본 실시형태에 관련된 점착제층 (3) 을 형성하기 위한 점착제 조성물이, 후술하는 바와 같이 아크릴계 중합체 (A1) 을 가교할 수 있는 가교제 (C) 를 함유하고 있는 경우에는, 아크릴계 중합체 (A1) 이 갖는 반응성 관능기의 종류는 한정되지 않고, 가교제 (C) 의 종류 등에 기초하여 적절히 결정하면 된다. 가교제 (C) 가 폴리이소시아네이트 화합물인 경우에는, 아크릴계 중합체 (A1) 이 갖는 반응성 관능기로서, 수산기, 카르복실기, 아미노기 등을 구체예로서 들 수 있다. 이들 중에서도, 가교제 (C) 가 폴리이소시아네이트 화합물인 경우에는, 이소시아네이트기와의 반응성이 높은 수산기를 반응성 관능기로서 채용하는 것이 바람직하다. 아크릴계 중합체 (A1) 에 반응성 관능기로서 수산기를 도입하는 방법은 한정되지 않는다. 일례로서, 아크릴계 중합체 (A1) 이 2-히드록시에틸(메트)아크릴레이트 등의 수산기를 갖는 아크릴레이트에 기초한 구성 단위를 골격에 함유하는 경우를 들 수 있다.
(2) 에너지선 중합성 화합물 (B)
본 실시형태에 관련된 점착제층 (3) 을 형성하기 위한 점착제 조성물이 함유하는 에너지선 중합성 화합물 (B) 는, 에너지선 중합성기를 갖고, 자외선, 전자선 등의 에너지선의 조사를 받아 중합 반응할 수 있는 한, 구체적인 구성은 한정되지 않는다. 에너지선 중합성 화합물 (B) 가 중합함으로써 점착제층 (3) 의 피착체의 면에 대한 점착성이 저하되어, 박리하기 쉬워진다. 에너지선이 조사될 때까지는 에너지선 중합성기의 중합 반응은 실질적으로 발생하지 않기 때문에, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 은, 에너지선이 조사되기 전의 상태에 있어서, 에너지선 중합성 화합물 (B) 를 함유한다.
에너지선 중합성기의 종류는 한정되지 않는다. 그 구체예로서, 비닐기, (메트)아크릴로일기 등의 에틸렌성 불포화 결합을 갖는 관능기 등을 들 수 있다. 점착제 조성물이 가교제 (C) 를 함유하는 경우에는, 에너지선 중합성기는 에틸렌성 불포화 결합을 갖는 관능기인 것이 바람직하고, 그 중에서도 에너지선이 조사되었을 때의 반응성의 높음이란 관점에서 (메트)아크릴로일기가 보다 바람직하다.
점착제 조성물이 함유하는 에너지선 중합성 화합물 (B) 는 1 종류여도 되고, 복수 종류여도 된다. 에너지선 중합성 화합물 (B) 를 구성하는 화합물의 분자량은 한정되지 않는다. 그 분자량이 과도하게 작은 경우에는, 제조 과정에 있어서 그 화합물이 휘발되는 것이 우려되고, 이 때 점착제층 (3) 의 조성의 안정성이 저하된다. 따라서, 에너지선 중합성 화합물 (B) 를 구성하는 화합물의 분자량은, 중량 평균 분자량 (Mw) 으로서 100 이상으로 하는 것이 바람직하고, 200 이상으로 하는 것이 보다 바람직하며, 300 이상으로 하는 것이 특히 바람직하다.
에너지선 중합성 화합물 (B) 를 구성하는 화합물의 구체적인 종류는 한정되지 않는다. 이러한 화합물의 구체예로서, 트리메틸올프로판트리(메트)아크릴레이트, 테트라메틸올메탄테트라(메트)아크릴레이트, 펜타에리트리톨트리(메트)아크릴레이트, 디펜타에리트리톨모노히드록시펜타(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트, 1,4-부틸렌글리콜디(메트)아크릴레이트, 1,6-헥산디올디(메트)아크릴레이트 등의 사슬상 골격을 갖는 알킬(메트)아크릴레이트 ; 디시클로펜타디엔디메톡시디(메트)아크릴레이트, 이소보르닐(메트)아크릴레이트 등의 고리형 골격을 갖는 알킬(메트)아크릴레이트 ; 폴리에틸렌글리콜디(메트)아크릴레이트, 올리고에스테르(메트)아크릴레이트, 우레탄(메트)아크릴레이트 올리고머, 에폭시 변성 (메트)아크릴레이트, 폴리에테르(메트)아크릴레이트 등의 아크릴레이트계 화합물 등을 들 수 있다. 주제 (A) 가 아크릴계 중합체 (A1) 을 함유하는 경우에는, 상기 화합물 중에서도 아크릴레이트계 화합물은 아크릴계 중합체 (A1) 에 대한 상용성이 높기 때문에 바람직하다.
에너지선 중합성 화합물 (B) 가 1 분자 중에 갖는 에너지선 중합성기의 수는 한정되지 않지만, 복수인 것이 바람직하고, 3 이상인 것이 보다 바람직하며, 5 이상인 것이 특히 바람직하다.
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 이 함유하는 에너지선 중합성 화합물 (B) 의 적어도 1 종은, 분기 구조를 갖는 중합체인 중합성 분기 중합체 (B1) 이다.
본 명세서에 있어서 중합성 분기 중합체 (B1) 이란, 에너지선 중합성 화합물 (B) 의 일종으로서, 에너지선 중합성기 및 분기 구조를 갖는 중합체를 의미한다. 중합성 분기 중합체 (B1) 은, 반도체 관련 부재 가공용 시트의 박리성을 향상시키는 기능을 갖는다. 중합성 분기 중합체 (B1) 은 분기 구조를 갖기 때문에, 그 배합량이 적어도, 반도체 관련 부재 가공용 시트의 박리성이 향상되기 쉽다. 그리고, 중합성 분기 중합체 (B1) 의 배합량이 억제됨으로써, 후술하는 박리 후 수 (水) 접촉각의 상승이 억제된다. 그리고, 중합성 분기 중합체 (B1) 은 중합성의 에너지선 중합성기를 갖기 때문에, 에너지선 조사 후의 중합성 분기 중합체 (B1) 에서 기인한 물질은, 점착제층으로부터 반도체 관련 부재 가공용 시트의 피착체로 잘 이행되지 않는다. 중합성 분기 중합체 (B1) 에 관한 구체적인 구조 (구체예로서, 분자량, 분기 구조의 정도, 1 분자 중에 갖는 에너지선 중합성기의 수 등을 들 수 있다) 는 한정되지 않는다. 이러한 중합성 분기 중합체 (B1) 을 얻는 방법으로는, 예를 들어, 2 개 이상의 라디칼 중합성 이중 결합을 분자 내에 갖는 모노머와, 활성 수소기 및 1 개의 라디칼 중합성 이중 결합을 분자 내에 갖는 모노머와, 1 개의 라디칼 중합성 이중 결합을 분자 내에 갖는 모노머를 중합시키는 것에 의해 얻어지는, 분기 구조를 갖는 중합체와, 활성 수소기와 반응하여 결합을 형성 가능한 관능기 및 적어도 1 개의 라디칼 중합성 이중 결합을 분자 내에 갖는 화합물을 반응시킴으로써 얻을 수 있다.
주제 (A) (후술하는, 주제 (A) 로서의 성질을 갖는 에너지선 중합성 화합물 (B) 도 포함한다) 와의 상호 작용을 적절히 억제하는 것을 용이하게 하는 관점에서, 중합성 분기 중합체 (B1) 의 폴리스티렌 환산 중량 평균 분자량 (Mw) 은 1,000 이상 100,000 이하인 것이 바람직하고, 3,000 이상 30,000 이하인 것이 보다 바람직하다. 중합성 분기 중합체 (B1) 에 있어서의 1 분자 중에 갖는 에너지선 중합성기의 수는 한정되지 않는다.
점착제층 (3) 중의 중합성 분기 중합체 (B1) 의 함유량은, 후술하는 박리 후 수 접촉각을 소정의 범위로 할 수 있는 한, 한정되지 않는다. 상기 함유량이 과도하게 높아지면, 반도체 관련 부재 가공용 시트 (1) 가 첩부된 반도체 관련 부재의 면으로 이행되는 유기 물질의 양이 증대하여 박리 후 수 접촉각이 높아진다. 점착제층 (3) 중의 중합성 분기 중합체 (B1) 의 함유량이 과도하게 낮은 경우에는, 중합성 분기 중합체 (B1) 을 함유시킨 의의가 상실되어 버리기 때문에, 통상, 점착제층 (3) 을 형성하기 위한 점착제 조성물에 관해서, 주제 (A) 와 후술하는 중합성 고분자 화합물 (B2) 의 총합 100 질량부 (상기한 점착제 조성물이 후술하는 중합성 고분자 화합물 (B2) 도 포함하는 경우에는, 본 명세서에 있어서, 주제 (A) 의 질량부란, 주제 (A) 의 질량부와 중합성 고분자 화합물 (B2) 의 질량부의 총합을 의미한다) 에 대하여, 중합성 분기 중합체 (B1) 을 0.01 질량부 이상 함유시키는 것이 바람직하고, 0.1 질량부 이상 함유시키는 것이 보다 바람직하다. 중합성 분기 중합체 (B1) 은 분기 구조를 갖기 때문에, 점착제층 (3) 중의 함유량이 비교적 소량이라도, 박리성이 우수한 반도체 관련 부재 가공용 시트 (1) 를 얻을 수 있다.
중합성 분기 중합체 (B1) 의 종류에 따라서는, 반도체 관련 부재의 면으로 이행된 중합성 분기 중합체 (B1) 이 반도체 관련 부재의 면에 잔류하는 파티클로서 계측되는 경우도 있다. 이 파티클 (중합성 분기 중합체 (B1) 에서 유래하지 않는 것도 포함한다. 이하 동일.) 은 반도체 관련 부재에 근거하는 제품의 신뢰성을 저하시킬 우려가 있는 점에서, 반도체 관련 부재의 면에 잔류하는 파티클수는 적은 것이 바람직하다. 구체적으로는, 실리콘 웨이퍼로 이루어지는 반도체 관련 부재의 면에 잔류하는 0.20 ㎛ 이상의 입경의 파티클의 수를 200 미만으로 하는 것이 바람직하고, 150 이하로 하는 것이 보다 바람직하고, 100 미만으로 하는 것이 더욱 바람직하며, 50 이하로 하는 것이 특히 바람직하다. 이러한 파티클에 관한 요청을 만족하는 것을 쉽게 하는 관점에서, 중합성 분기 중합체 (B1) 의 함유량은, 주제 (A) 100 질량부에 대하여 8.0 질량부 미만으로 하는 것이 바람직하고, 5.0 질량부 이하로 하는 것이 보다 바람직하고, 3.0 질량부 미만으로 하는 것이 더욱 바람직하며, 2.5 질량부 이하로 하는 것이 특히 바람직하고, 2.0 질량부 이하로 하는 것이 매우 바람직하다.
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 이 함유하는 에너지선 중합성 화합물 (B) 는, 이것을 구성하는 재료의 적어도 1 종이 주제 (A) 로서의 성질을 갖고 있어도 된다. 그와 같은 주제 (A) 로서의 성질을 갖는 에너지선 중합성 화합물 (B) 의 구체예로서, 에너지선 중합성기를 갖고, 폴리스티렌 환산 중량 평균 분자량 (Mw) 이 100,000 이상의 물질인, 중합성 고분자 화합물 (B2) 를 들 수 있다.
중합성 고분자 화합물 (B2) 는 주제 (A) 로서의 성질을 갖기 때문에, 중합성 고분자 화합물 (B2) 를 함유시킴으로써 점착제층 (3) 을 형성하기 위한 조성물의 조성이 간소화되고 (점착제층 (3) 이 중합성 고분자 화합물 (B2) 를 함유하는 경우에는, 주제 (A) 를 별도로 함유시키는 것은 필요시되지 않는다), 점착제층 (3) 에 있어서의 에너지선 중합성기의 존재 밀도를 제어하기 쉬운 등의 이점을 갖는다. 중합성 고분자 화합물 (B2) 가 주제 (A) 로서의 성질을 보다 안정적으로 갖는 관점에서, 중합성 고분자 화합물 (B2) 의 폴리스티렌 환산 중량 평균 분자량 (Mw) 은 200,000 이상 2,000,000 이하인 것이 바람직하고, 300,000 이상 1,500,000 이하인 것이 보다 바람직하다.
에너지선 중합성 화합물 (B) 가 중합성 고분자 화합물 (B2) 를 함유하는 경우에는, 에너지선 중합성 화합물 (B) 가 저분자량 화합물로 이루어지는 경우보다 박리성이 향상되는 것이 용이하다.
이 이유는 다음과 같다. 에너지선 중합성 화합물 (B) 가 저분자량 화합물이면, 점착제층의 응집성을 유지하기 위해서 에너지선 중합성을 갖지 않는 주제 (A) 를 첨가할 필요가 있지만, 이러한 주제 (A) 는 에너지선 조사에 의해서도 가교 구조에 편입되지 않는다. 한편, 에너지선 중합성 화합물 (B) 가 중합성 고분자 화합물 (B2) 를 함유하는 경우이면, 이러한 에너지선 중합성을 갖지 않는 주제 (A) 를 첨가하지 않거나, 또는 첨가하는 양이 소량이라도 응집성이 유지된다. 따라서, 에너지선 조사에 의해서 가교 구조에 편입되지 않는 성분이 적기 때문에, 점착제층 (3) 중에 있어서 강고한 가교 구조가 형성되고, 점착성이 현저히 저하되어, 박리성이 향상되는 경향이 있다.
그리고, 에너지선 중합성 화합물 (B) 가 중합성 고분자 화합물 (B2) 를 함유하는 경우에는, 중합성 분기 중합체 (B1) 이 에너지선 조사에 의해 상기한 바와 같은 강고한 가교 구조로 편입되는 확률이 높아진다.
중합성 고분자 화합물 (B2) 의 구체적인 일례로, 아크릴계 중합체이면서, 에너지선 중합선기를 갖는 구성 단위를 주사슬 또는 측사슬에 갖는 것을 들 수 있다. 이러한 중합성 고분자 화합물 (B2) 는, 예를 들어 다음과 같은 방법으로 조제할 수 있다. 수산기, 카르복실기, 아미노기, 치환 아미노기, 에폭시기 등의 관능기를 함유하는 (메트)아크릴레이트에 기초하는 구성 단위 및 알킬(메트)아크릴레이트에 기초하는 구성 단위를 함유하여 이루어지는 공중합체인 아크릴계 중합체와, 상기 관능기와 반응할 수 있는 관능기 및 에너지선 중합성기 (예를 들어 에틸렌성 이중 결합을 갖는 기) 를 1 분자 내에 갖는 화합물을 반응시킴으로써, 상기한 아크릴계 중합체에 에너지선 중합성기를 부가시켜, 중합성 고분자 화합물 (B2) 를 얻을 수 있다.
에너지선 중합성 화합물 (B) 를 경화시키기 위한 에너지선으로는 전리 방사선, 즉, X 선, 자외선, 전자선 등을 들 수 있다. 이들 중에서도, 비교적 조사 설비의 도입이 용이한 자외선이 바람직하다.
전리 방사선으로서 자외선을 사용하는 경우에는, 취급의 용이함에서 파장 200 ∼ 380 ㎚ 정도의 자외선을 포함하는 근자외선을 사용하면 된다. 자외선량으로는, 에너지선 중합성 화합물 (B) 의 종류나 점착제층 (3) 의 두께에 따라서 적절히 선택하면 되고, 통상 50 ∼ 500 mJ/㎠ 정도이고, 100 ∼ 450 mJ/㎠ 가 바람직하며, 200 ∼ 400 mJ/㎠ 가 보다 바람직하다. 또한, 자외선 조도는, 통상 50 ∼ 500 mW/㎠ 정도이고, 100 ∼ 450 mW/㎠ 가 바람직하며, 200 ∼ 400 mW/㎠ 가 보다 바람직하다. 자외선원으로는 특별히 제한은 없고, 예를 들어 고압 수은 램프, 메탈 할라이드 램프, UV-LED 등이 사용된다.
전리 방사선으로서 전자선을 사용하는 경우에는, 그 가속 전압에 관해서는, 에너지선 중합성 화합물 (B) 의 종류나 점착제층 (3) 의 두께에 따라서 적절히 선정하면 되고, 통상 가속 전압 10 ∼ 1000 kV 정도인 것이 바람직하다. 또한, 조사선량은, 에너지선 중합성 화합물 (B) 가 적절히 반응하는 범위로 설정하면 되고, 통상 10 ∼ 1000 krad 의 범위에서 선정된다. 전자선원으로는 특별히 제한은 없으며, 예를 들어 코크로프트 월턴형, 반데그라프트형, 공진 변압기형, 절연 코어 변압기형, 또는 직선형, 다이나미트론형, 고주파형 등의 각종 전자선 가속기를 사용할 수 있다.
(3) 가교제 (C)
본 실시형태에 관련된 점착제층 (3) 을 형성하기 위한 점착제 조성물은, 전술한 바와 같이, 아크릴계 중합체 (A1) 등의 주제 (A) 와 반응할 수 있는 가교제 (C) 를 함유해도 된다. 이 경우에는, 본 실시형태에 관련된 점착제층 (3) 은, 주제 (A) 와 가교제 (C) 의 가교 반응에 의해 얻어진 가교물을 함유한다.
가교제 (C) 의 함유량은 한정되지 않는다. 상기한 가교물 형성의 용이함의 관점에서, 가교제 (C) 의 함유량은 주제 (A) 100 질량부에 대하여 0.02 질량부 이상 10 질량부 이하로 하는 것이 바람직하다. 가교제 (C) 의 종류로는, 예를 들어, 이소시아네이트계 화합물, 에폭시계 화합물, 금속 킬레이트계 화합물, 아지리딘계 화합물 등의 폴리이민 화합물, 멜라민 수지, 요소 수지, 디알데히드류, 메틸올 폴리머, 금속 알콕시드, 금속염 등을 들 수 있다. 이들 중에서도, 가교 반응을 제어하기 쉬운 것 등의 이유에 의해, 가교제 (C) 가 폴리이소시아네이트 화합물인 것이 바람직하다.
폴리이소시아네이트 화합물은 1 분자 당 이소시아네이트기를 2 개 이상 갖는 화합물로서, 예를 들어, 톨릴렌디이소시아네이트, 디페닐메탄디이소시아네이트, 자일릴렌디이소시아네이트 등의 방향족 폴리이소시아네이트 ; 디시클로헥실메탄-4,4'-디이소시아네이트, 비시클로헵탄트리이소시아네이트, 시클로펜틸렌디이소시아네이트, 시클로헥실렌디이소시아네이트, 메틸시클로헥실렌디이소시아네이트, 수첨 (水添) 자일릴렌디이소시아네이트 등의 지환식 이소시아네이트 화합물 ; 헥사메틸렌디이소시아네이트, 트리메틸헥사메틸렌디이소시아네이트, 리신디이소시아네이트 등의 사슬상 골격을 갖는 이소시아네이트를 들 수 있다.
또한, 이들 화합물의, 뷰렛체, 이소시아누레이트체나, 이들의 화합물과, 에틸렌글리콜, 트리메틸올프로판, 피마자유 등의 비방향족성 저분자 활성 수소 함유 화합물과의 반응물인 어덕트체 등의 변성체도 사용할 수 있다. 상기 폴리이소시아네이트 화합물은 1 종류의 물질로 구성되어 있어도 되고, 복수 종류의 물질로 구성되어 있어도 된다.
본 실시형태에 관련된 점착제층 (3) 을 형성하기 위한 점착제 조성물이 가교제 (C) 를 함유하는 경우에는, 그 가교제 (C) 의 종류 등에 따라서 적절한 가교 촉진제를 함유하는 것이 바람직하다. 예를 들어, 가교제 (C) 가 폴리이소시아네이트 화합물로 이루어지는 경우에는, 점착제층 (3) 을 형성하기 위한 점착제 조성물은 유기 주석 화합물 등의 유기 금속 화합물계의 가교 촉진제를 함유하는 것이 바람직하다.
(4) 그 밖의 성분
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 가 구비하는 점착제층 (3) 을 형성하기 위한 점착제 조성물은, 상기 성분에 더하여, 광중합 개시제, 염료나 안료 등의 착색 재료, 대전 방지제, 난연제, 필러 등의 각종 첨가제를 함유해도 된다. 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 가 구비하는 점착제층 (3) 은, 특허문헌 1 에 개시된 바와 같은 유리 에폭시기 함유 화합물을 실질적으로 함유하지 않는 것이 바람직하다.
여기서, 광중합 개시제에 관해서 다소 상세히 설명한다. 광중합 개시제로는, 벤조인 화합물, 아세토페논 화합물, 아실포스핀옥사이드 화합물, 티타노센 화합물, 티오크산톤 화합물, 퍼옥사이드 화합물 등의 광 개시제, 아민이나 퀴논 등의 광 증감제 등을 들 수 있고, 구체적으로는, 1-히드록시시클로헥실페닐케톤, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤질디페닐술파이드, 테트라메틸티우람모노술파이드, 아조비스이소부티로니트릴, 디벤질, 디아세틸, β-클로르안트라퀴논, 2,4,6-트리메틸벤조일디페닐포스핀옥사이드 등이 예시된다. 에너지선으로서 자외선을 사용하는 경우에는, 광중합 개시제를 배합함으로써 조사 시간, 조사량을 적게 할 수 있다.
(5) 물성, 형상 등
i) 박리 후 수 접촉각
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는, 다음에 정의되는 박리 후 수 접촉각이 40°이하이다.
먼저, 특단의 표면 처리가 실시되어 있지 않은 세정을 마친 평탄한 실리콘 웨이퍼의 경면에, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 측의 면을 첩부한다. 다음으로, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 에 에너지선을 조사하여, 실리콘 웨이퍼의 경면에 대한 점착제층 (3) 의 점착성을 저하시킨 후, 반도체 관련 부재 가공용 시트 (1) 를 실리콘 웨이퍼로부터 박리한다. 이렇게 해서 얻어지는, 실리콘 웨이퍼에 있어서의 반도체 관련 부재 가공용 시트 (1) 가 첩착되어 있던 경면 (본 명세서에 있어서, 「박리 후 실리콘면」이라고도 한다) 을 측정 대상면으로 하여, 25 ℃, 상대습도 50 ％ 의 환경하에서, 물방울을 사용하여 측정된 접촉각을, 본 명세서에 있어서 「박리 후 수 접촉각」이라고 한다.
이 박리 후 수 접촉각이 낮은 것은 박리 후 실리콘면에 부착되는 유기 물질이 적은 것, 즉, 점착제층 (3) 으로부터 실리콘 웨이퍼의 경면으로 이행되는 유기 물질이 적은 것을 나타내고 있다. 점착제층 (3) 으로부터 반도체 관련 부재의 면으로 이행된 유기 물질은, 분할 가공에 의해 얻어진 칩의 면에도 잔류하게 되기 때문에, 이러한 유기 물질은 칩을 구비하는 부재의 신뢰성을 저하시키는 요인의 하나가 될 가능성이 있다. 또한, 실리콘 웨이퍼의 경면으로 이행된 유기 물질이 파티클이라고 불리는 입자상의 잔류물을 형성하는 경우가 있어, 이러한 웨이퍼로부터 얻은 칩을 사용한 경우에는, 봉지 수지의 습윤성 저하나, 고도의 신뢰성 평가를 실시한 경우에 신뢰성을 저하시킬 우려가 있다.
이 점에 관하여, 특허문헌 1 에 개시되는 유리 에폭시기 함유 화합물을 함유하는 접착제층을 구비한 반도체 관련 부재 가공용 시트를 보호 시트로서 사용한 경우에는, 모델 시험으로서 실시한 실시예에 있어서 나타내는 바와 같이, 반도체 관련 부재에 대한 보호막의 접착 신뢰성이 저하되기 쉽다. 이는, 반도체 관련 부재 가공용 시트로부터 피착체로 이행된 유리 에폭시기 함유 화합물의 양이 많기 때문으로 생각된다.
이에 대하여, 전술한 바와 같이, 중합성 분기 중합체 (B1) 은, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 내의 함유량이 비교적 소량이라도, 반도체 관련 부재 가공용 시트 (1) 의 박리성을 향상시키는 것이 가능하다. 이 때문에, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 경우에는, 반도체 관련 부재 가공용 시트 (1) 를 피착체로부터 박리했을 때에 점착제층 (3) 으로부터 이행되는 유기 물질이 비교적 적다. 그러므로, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는 박리 후 수 접촉각이 높아지기 어렵다. 따라서, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 를 사용하여 반도체 관련 부재로부터 제조한 칩은 박리성, 특히 픽업 적성이 우수하며, 또한 칩을 구비하는 부재의 신뢰성이 잘 저하되지 않는다.
이상 설명한 바와 같이, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 에, 박리 후 수 접촉각이 40°이하가 되는 범위에서 중합성 분기 중합체 (B1) 을 함유시킴으로써, 박리성이 우수한 반도체 관련 부재 가공용 시트 (1) 를 얻는 것과, 반도체 관련 부재 가공용 시트 (1) 를 사용하여 반도체 관련 부재로부터 제조한 칩을 구비하는 부재의 신뢰성이 잘 저하되지 않게 되는 것을, 보다 안정적으로 달성하는 것이 가능해진다.
박리 후 실리콘면에 부착되는 유기 물질은 적은 것이 바람직한 점에서, 박리 후 수 접촉각은 30°이하인 것이 바람직하고, 25°이하인 것이 보다 바람직하고, 22.5°이하인 것이 더욱 바람직하며, 20°이하인 것이 특히 바람직하고, 16°이하인 것이 극히 바람직하다. 박리 후 수 접촉각의 하한은, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 이 첩부되기 전의 실리콘 웨이퍼의 경면을 측정 대상면으로 하여 측정한 경우에 얻어지는 13°이다.
ii) 조사 후 점착력
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는, 다음에 정의되는 조사 후 점착력이 100 mN/25 ㎜ 이하인 것이 바람직하다.
먼저, 측정 대상면인 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 측의 면을, 피착면인 실리콘 웨이퍼의 경면에 첩부한다. 다음으로, 반도체 관련 부재 가공용 시트 (1) 측에서부터 에너지선을 조사하여, 점착제층 (3) 의 실리콘 웨이퍼의 경면에 대한 점착성을 저하시킨다. 계속해서, 피착면을 스테인리스 시험판의 면에서 상기한 실리콘 웨이퍼의 경면으로 변경한 것 이외에는 JIS Z 0237 : 2000 에 준거하여, 180°필링 테스트를 실시한다. 이 시험에 의해 측정된 반도체 관련 부재 가공용 시트 (1) 의 점착력을, 본 명세서에 있어서 「조사 후 점착력」이라고 한다.
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 조사 후 점착력이 100 mN/25 ㎜ 이하인 것에 의해서, 박리성이 우수한 반도체 관련 부재 가공용 시트 (1) 가 얻기 쉬워진다. 반도체 관련 부재 가공용 시트 (1) 의 박리성을 보다 안정적으로 높이는 관점에서, 반도체 관련 부재 가공용 시트 (1) 의 조사 후 점착력은 90 mN/25 ㎜ 이하인 것이 바람직하고, 70 mN/25 ㎜ 이하인 것이 보다 바람직하고, 50 mN/25 ㎜ 이하인 것이 더욱 바람직하며, 40 mN/25 ㎜ 이하인 것이 특히 바람직하고, 35 mN/25 ㎜ 이하인 것이 매우 바람직하다.
iii) 픽업력
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는, 다음에 정의되는 픽업력이 2.5 N 이하인 것이 바람직하다.
먼저, 실리콘 웨이퍼 (직경 153 ㎜, 두께 650 ㎛) 를 그라인드 장치 (구체적인 장치로서, 디스코사 제조 「DFG8540」가 예시된다) 를 사용하여, 두께 100 ㎛ 까지 연삭한다. 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 측의 면을 연삭면에 첩부한다. 이 때, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 측의 면은, 실리콘 웨이퍼를 내포하도록 배치된 고리형의 지그인 링 프레임에도 첩부된다. 다이싱 장치 (구체적인 다이싱 장치로서, 도쿄 정밀사 제조 「A-WD-4000B」가 예시된다) 를 사용하여, 실리콘 웨이퍼를 10 ㎜×10 ㎜ 의 칩 사이즈로 다이싱한다. 다이싱 후, 반도체 관련 부재 가공용 시트 (1) 를 23 ℃, 상대습도 50 ％ 의 환경하에 24 시간 방치한다. 그 후, 반도체 관련 부재 가공용 시트 (1) 에 에너지선을 기재 (2) 측의 면에서부터 조사하여, 점착제층 (3) 의 실리콘 웨이퍼의 연삭면에 대한 점착성을 저하시킨다. 계속해서, 반도체 관련 부재 가공용 시트 (1) 의 기재 (2) 측의 면에 있어서의, 링 프레임의 내주와 웨이퍼 둘레 단부와의 사이의 영역에 원통상의 지그를 갖다 대고 누른다. 그리고, 이 링 프레임을 2 ㎜ 잡아 당겨 떨어뜨려, 반도체 관련 부재 가공용 시트 (1) 를 신장시킨다.
그 후, 반도체 관련 부재 가공용 시트 (1) 의 기재 (2) 측의 면에 푸시업 핀을 접촉시켜 칩을 픽업한다. 푸시업 핀의 수는 4 이고, 핀 위치는 1 변 8 ㎜ 의 정사각형의 꼭지점이다. 핀의 푸시업 양은 1.5 ㎜ 이고, 푸시업 속도는 0.3 ㎜/초이다. 이상의 조건으로 행해진 픽업시의 푸시업 핀에 가해지는 최대 하중 (단위 : N) 을, 본 명세서에 있어서 「픽업력」이라고 한다.
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 픽업력이 2.5 N 이하인 것에 의해서, 박리성이 우수한 반도체 관련 부재 가공용 시트 (1) 가 얻기 쉬워진다. 반도체 관련 부재 가공용 시트 (1) 의 박리성을 높이는 관점에서, 반도체 관련 부재 가공용 시트 (1) 의 조사 후 점착력은 2.0 N 이하인 것이 바람직하다.
iv) 두께
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 가 구비하는 점착제층 (3) 의 두께는 한정되지 않는다. 점착제층 (3) 의 두께는, 통상은 3 ㎛ 내지 100 ㎛, 바람직하게는 5 ㎛ 내지 80 ㎛ 정도이다.
v) 박리 시트
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는, 반도체 관련 부재에 점착제층 (3) 을 첩부하기까지의 사이에 점착제층 (3) 을 보호할 목적에서, 점착제층 (3) 의 기재 (2) 에 대향하는 측과 반대측의 면에, 박리 시트의 박리면이 첩합되어 있어도 된다. 박리 시트의 구성은 임의이며, 플라스틱 필름을 박리제 등에 의해 박리 처리한 것이 예시된다. 플라스틱 필름의 구체예로서, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르 필름, 및 폴리프로필렌이나 폴리에틸렌 등의 폴리올레핀 필름을 들 수 있다. 박리제로는, 실리콘계, 불소계, 장쇄 알킬계 등을 사용할 수 있지만, 이들 중에서, 저렴하고 안정적인 성능이 얻어지는 실리콘계가 바람직하다. 박리 시트의 두께에 대해서 특별히 제한은 없지만, 통상 20 ㎛ 이상 250 ㎛ 이하 정도이다.
3. 반도체 관련 부재 가공용 시트의 제조 방법
반도체 관련 부재 가공용 시트 (1) 의 제조 방법은, 전술한 점착제 조성물로부터 형성되는 점착제층 (3) 을 기재 (2) 의 하나의 면의 상방에 형성할 수 있으면, 상세한 방법은 한정되지 않는다. 일례를 들면, 전술한 점착제 조성물 및 원한다면 추가로 용매를 함유하는 도공용 조성물을 조제하고, 기재 (2) 의 하나의 면 상에, 다이 코터, 커튼 코터, 스프레이 코터, 슬릿 코터, 나이프 코터 등에 의해 그 점착제 조성물 또는 도공용 조성물을 도포하여 도막을 형성하고, 당해 하나의 면 상의 도막을 건조시킴으로써 점착제층 (3) 을 형성할 수 있다. 점착제 조성물 또는 도공용 조성물은, 도포를 실시하는 것이 가능하다면 그 성상은 한정되지 않는다.
점착제 조성물 또는 도공용 조성물이 가교제 (C) 를 함유하는 경우에는, 상기한 건조의 조건 (온도, 시간 등) 을 변경함으로써, 또는 가열 처리를 별도로 둠으로써, 도막 내의 주제 (A) 와 가교제 (C) 의 가교 반응을 진행시켜, 점착제층 (3) 내에 원하는 존재 밀도로 가교 구조를 형성시키면 된다. 이 가교 반응을 충분히 진행시키기 위해서, 상기한 방법 등에 의해 기재 (2) 에 점착제층 (3) 을 적층시킨 후, 얻어진 반도체 관련 부재 가공용 시트 (1) 를, 예를 들어 23 ℃, 상대습도 50 ％ 의 환경에 수 일간 가만히 정지시켜 두는 등의 양생 (養生) 을 실시해도 된다.
반도체 관련 부재 가공용 시트 (1) 의 제조 방법의 별도의 일례로서, 전술한 박리 시트의 박리면 상에 점착제 조성물 또는 도공용 조성물을 도포하여 도막을 형성하고, 이것을 건조시켜 점착제층 (3) 과 박리 시트로 이루어지는 적층체를 형성하고, 이 적층체에 있어서의 점착제층 (3) 측의 면을 기재 (2) 의 기재 제 1 면에 첩부하여, 반도체 관련 부재 가공용 시트 (1) 와 박리 시트의 적층체를 얻어도 된다. 이 적층체에 있어서의 박리 시트는 공정 재료로서 박리해도 되고, 반도체 관련 부재에 첩부하기까지의 사이에 점착제층 (3) 을 보호하고 있어도 된다.
4. 칩의 제조 방법
최근, 칩을 제공하는 반도체 관련 부재로서, TSV (Through Silicon Via) 기술에 의해 형성된 관통 전극을 갖는 실리콘 웨이퍼를 구비하는 부재 (본 명세서에 있어서, 이러한 관통 전극을 갖는 반도체 관련 부재를 「TSV 웨이퍼」라고도 한다) 가 사용되게 되었다. 이러한 TSV 웨이퍼로부터 형성된 칩 (본 명세서에 있어서 「TSV 칩」이라고도 한다) 에 대하여 픽업을 실시하는 경우에는, 콜릿 등에 의해 다이싱 시트 (반도체 관련 부재 가공용 시트의 구체적인 적용예의 하나이다) 를 개재하여 TSV 칩이 푸시업되었을 때에, 관통구멍 부분에서 TSV 칩에 균열이 생기는 일이 없도록, 다이싱 시트의 점착제층의 TSV 칩의 면에 대한 점착성을 충분히 저하시키는 것이 요구되고 있다. 즉, TSV 웨이퍼로부터 TSV 칩을 제조할 때에 사용되는 반도체 관련 부재 가공용 시트는, 박리성이 우수한 것일 것이 요구되고 있다.
본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 는 박리성이 우수한 점에서, TSV 웨이퍼로부터 TSV 칩을 제조하기 위한 반도체 관련 부재 가공용 시트로서 바람직하게 사용할 수 있다. 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 를 다이싱 시트로서 사용하여 TSV 웨이퍼로부터 TSV 칩을 제조하는 경우를 구체예로 하여, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 를 사용해서 반도체 관련 부재로부터 칩을 제조하는 방법을 설명한다.
먼저, 본 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 측의 면을, 반도체 관련 부재의 하나의 면에 상당하는 TSV 웨이퍼의 일방의 주면에 첩부한다 (첨부 공정). TSV 웨이퍼의 일방의 주면은, 평활면인 경우도 있지만, 요철을 갖는 면인 경우도 있다. 반도체 관련 부재 가공용 시트 (1) 의 외주 근방의 영역은, 통상적으로 링 프레임에 첩부된다.
다음으로, 반도체 관련 부재 가공용 시트 (1) 상의 TSV 웨이퍼를 분할하여, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 에 첩착되는 복수의 TSV 칩을 얻는다 (분할 공정). TSV 웨이퍼를 분할하기 위한 구체적인 방법은 한정되지 않는다. 회전 날 (블레이드) 을 사용하여 분할하는 방법, 레이저 어브레이션에 의해 분할하는 방법, 레이저 등을 사용하여 TSV 웨이퍼의 내부에 예비적으로 개질층을 형성하고, 그 후 TSV 웨이퍼에 힘을 줘 분할하는 방법 등이 예시된다.
분할 공정 후, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 에 에너지선을 조사하여 점착제층 (3) 내의 에너지선 중합성 화합물 (B) 의 중합 반응을 진행시켜, 점착제층 (3) 에 첩착되는 복수의 TSV 칩의 면에 대한 점착제층 (3) 의 점착성을 저하시킨다 (조사 공정). 에너지선의 종류나 조사 조건 등은 이미 설명한 바와 같다. 여기서, 반도체 관련 부재 가공용 시트 (1) 상에 배치된 복수의 TSV 칩에 대하여 다음의 픽업 공정을 실시하는 것이 용이해지도록, 반도체 관련 부재 가공용 시트 (1) 를 주면 내 방향으로 신장하는 익스팬드 공정을 실시해도 된다. 이 신장의 정도는, 인접하는 TSV 칩이 가져야 하는 간격, 기재 (2) 의 인장 강도 등을 고려하여 적절히 설정하면 된다.
조사 공정 후, 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 으로부터 복수의 TSV 칩을 분리시켜 개별의 TSV 칩을 얻는다 (픽업 공정). 통상, 콜릿에 의해 반도체 관련 부재 가공용 시트 (1) 를 개재하여 TSV 칩의 하나를 밀어 올리고, 그 TSV 칩을 다른 TSV 칩으로부터 이간시킴과 함께, 돌출되어 나온 TSV 칩의 점착제층 (3) 에 대한 첩착 면적을 저감시킨다. 그리고, 그 돌출되어 나온 TSV 칩을 구인 (求引) 수단 등에 의해 집어 올린다. 이상의 픽업 공정에 의해 픽업된 TSV 칩은, 반송 공정 등 다음 공정에 제공된다.
픽업 공정에 있어서 점착제층의 TSV 칩의 면에 대한 점착성이 높은 (충분히 저하되어 있지 않은) 경우에는, 관통 전극의 구멍 직경이나 피치 등에 따라서는, 관통 전극이 형성되어 있는 부분이나 그 근방에 있어서의 TSV 칩의 기계 특성이 저하될 우려가 있다. 이 TSV 칩의 기계 특성의 저하가 현저한 경우에는, TSV 칩이 픽업 공정의 실시 중에 쪼개져 버리는 경우도 있다.
전술한 특허문헌 1 에 개시되는, 점착제층이 유리 에폭시기 함유 화합물을 함유하는 다이싱 시트에서는, 칩을 픽업하기 위해서 칩과 다이싱 시트 사이에 박리력이 부여되었을 때, 유리 에폭시기 함유 화합물과 점착제층을 구성하는 다른 성분과의 계면이나, 유리 에폭시기 함유 화합물 내에서 우선적으로 분리 (파괴) 가 발생함으로써 픽업력을 저감시키고 있다. 그러나, 이러한 부분에서 분리 (파괴) 가 발생하면, 점착제층에서 칩으로의 유리 에폭시기 함유 화합물의 이행이 불가피하게 발생하고 만다.
이에 대하여, 본 발명의 일 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 은 중합성 분기 중합체 (B1) 을 함유하기 때문에, 점착제층 (3) 으로부터 반도체 관련 부재로 이행되는 유기 물질의 양을 억제하는 것이 가능함과 함께, 픽업 공정에 있어서 반도체 관련 부재가 받는 기계적인 부하를 저감시키는 것이 가능하다. 이 이행 물질량의 저감과 픽업 부하의 저감을 양립시키는 것에 대하여 중합성 분기 중합체 (B1) 이 어떻게 기여하고 있는지는 명확하지는 않지만, 중합성 분기 중합체 (B1) 이, 점착제층 (3) 에 있어서 반도체 관련 부재 (TSV 웨이퍼) 와의 계면 근방에 존재하기 쉬운 경향을 갖고 있는 것으로 생각되는 것이나, 중합성 분기 중합체 (B1) 이 에너지선 조사에 의해 다른 에너지선 중합성 화합물 (B) 과 중합하는 것 등이 영향을 주고 있을 가능성이 있다.
이상 설명한 바와 같이, 본 실시형태에 관련된 칩의 제조 방법에 의하면, 칩의 부적절한 픽업이 잘 일어나지 않도록 하는 것이 가능함과 함께, 점착제층 (3) 에서 칩으로의 유기 물질의 이행량을 억제하는 것이 가능해진다. 따라서, 본 실시형태에 관련된 칩의 제조 방법은, 품질이 우수한 칩을 제조하는 것이 가능함과 함께, 본 실시형태에 관련된 제조 방법에 의해 제조된 칩을 구비하는 부재의 신뢰성이 잘 저하되지 않도록 하는 것이 가능하다.
이상 설명한 실시형태는 본 발명의 이해를 쉽게 하기 위해서 기재된 것으로, 본 발명을 한정하기 위해서 기재된 것은 아니다. 따라서, 상기 실시형태에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들어, 기재와 점착제층 사이에 중간층을 갖고 있어도 된다. 점착제층과 중간층의 물리적 성질을 변화시킴으로써, 반도체 관련 부재 가공용 시트에 별도의 기능을 부가하는 것도 가능하다. 구체예로서, 에너지선이 조사되기 전의 상태에 있어서 점착제층의 23 ℃ 에 있어서의 저장 탄성률 (G') 을 중간층의 23 ℃ 에 있어서의 저장 탄성률 (G') 보다 크게 하면, 상기한 TSV 웨이퍼와 같이, 반도체 관련 부재가 요철 영역을 갖는 경우라도, 요철 영역 전체가 만드는 볼록 형상에 따라서 중간층이 변형함으로써, 반도체 관련 부재의 요철 영역에 추종하도록 점착제층이 변형하는 것이 용이해진다. 그러므로, 이러한 물리적 성질을 갖는 점착제층 및 중간층을 갖는 반도체 관련 부재 가공용 시트는, 다이싱 시트로서 사용했을 때에, 다이싱 공정에 있어서 웨이퍼와 시트 사이로의 물의 침입이나 칩핑 등의 문제가 잘 발생하지 않는다. 더구나, 상기 구성을 갖는 경우에는, 요철 영역을 갖는 반도체 관련 부재의 오목부로, 저장 탄성률 (G') 이 높은 점착제층을 구성하는 재료 (점착제) 는 침입하기 어렵기 때문에, 반도체 관련 부재가 분할되어 이루어지는 칩을 픽업할 때에, 당해 칩의 오목부 내에 점착제가 잔류하는 문제가 잘 발생하지 않게 된다.
본 발명의 일 실시형태에 관련된 반도체 관련 부재 가공용 시트가 중간층을 갖는 경우에 있어서, 점착제층의 경화 전의 23 ℃ 에 있어서의 저장 탄성률 (G') 은 한정되지 않는다. 예시적으로 나타내면, 점착제층의 경화 전의 23 ℃ 에 있어서의 저장 탄성률 (G') 은, 3×105 ㎩ 이상인 것이 바람직하고, 3.5×105 ㎩ 이상 1×107 ㎩ 이하인 것이 보다 바람직하다. 점착제층의 경화 전의 23 ℃ 에 있어서의 저장 탄성률 (G') 을 상기 범위 내로 함으로써, 요철 영역을 갖는 반도체 관련 부재가 분할되어 이루어지는 칩의 오목부 내에 점착제가 잔류하는 문제가 한층 더 발생하기 힘들어진다.
본 발명의 일 실시형태에 관련된 반도체 관련 부재 가공용 시트가 중간층을 갖는 경우에 있어서, 중간층의 23 ℃ 에 있어서의 저장 탄성률 (G') 은 한정되지 않는다. 예시적으로 나타내면, 중간층의 23 ℃ 에 있어서의 저장 탄성률 (G') 은, 1×104 ㎩ 이상 1×105 ㎩ 미만인 것이 바람직하고, 1×104 ㎩ 이상 9×104 ㎩ 이하인 것이 보다 바람직하며, 1×104 ㎩ 이상 8×104 ㎩ 이하인 것이 특히 바람직하다. 중간층의 23 ℃ 에 있어서의 저장 탄성률 (G') 을 상기 범위 내로 조정함으로써, 반도체 관련 부재의 요철 영역 전체가 만드는 볼록 형상에 점착제층이 추종하는 것이 보다 용이해진다.
중간층의 두께는, 5 ㎛ 이상 50 ㎛ 이하인 것이 바람직하다. 중간층의 두께가 상기 범위에 있는 경우에는, 점착제층의 변형에 맞추어 중간층이 변형하는 것이 용이해진다. 중간층의 두께는, 10 ㎛ 이상 40 ㎛ 이하인 것이 보다 바람직하고, 15 ㎛ 이상 35 ㎛ 이하인 것이 더욱 바람직하고, 20 ㎛ 이상 30 ㎛ 이하인 것이 특히 바람직하다.
중간층은, 예를 들어 종래부터 공지된 여러 가지 점착제에 의해 형성될 수 있다. 이러한 점착제로는 조금도 한정되는 것은 아니지만, 예를 들어, 고무계, 아크릴계, 우레탄계, 실리콘계, 폴리비닐에테르 등의 점착제가 사용된다. 또한, 에너지선 경화형이나 가열 발포형, 수 팽윤형의 점착제도 사용할 수 있다. 에너지선 경화 (자외선 경화, 전자선 경화 등) 형 점착제로는, 특히 자외선 경화형 점착제를 사용하는 것이 바람직하다.
중간층을 구성하는 재료가 아크릴계의 재료인 경우에는, 본 발명의 일 실시형태에 관련된 반도체 관련 부재 가공용 시트 (1) 의 점착제층 (3) 을 구성하는 재료로서 예시한 아크릴계 점착제와 동일한 조성을 갖는 재료여도 된다. 구체적으로는, 주제 (A) 및 에너지선 중합성 화합물 (B), 나아가 필요에 따라서 가교제 (C) 등을 함유해도 된다. 주제 (A) 는 아크릴계 중합체 (A1) 을 함유하고 있어도 되고, 에너지선 중합성 화합물 (B) 는 중합성 고분자 화합물 (B2) 를 함유하고 있어도 된다.
중간층을 구성하는 재료가 우레탄계의 재료인 경우에는, 당해 재료는, 일본 공개특허공보 2013-197390호에 기재되는 우레탄 함유 경화물로 이루어져 있어도 된다. 여기서, 우레탄 함유 경화물은, 우레탄 올리고머 및/또는 우레탄(메트)아크릴레이트 올리고머와 필요에 따라서 첨가되는 에너지선 경화형 모노머를 함유하는 배합물을 에너지선 경화시킨 경화물이다.
실시예
이하, 실시예 등에 의해 본 발명을 더욱 구체적으로 설명하지만, 본 발명의 범위는 이들 실시예 등에 한정되는 것은 아니다.
〔실시예 1〕
(1) 점착제 조성물의 조제
다음 조성을 갖는 점착제 조성물 (용매 : 톨루엔, 성분 배합량은 모두 고형분 환산) 을 조제하였다.
i) 아크릴 폴리머 (부틸아크릴레이트/메틸메타크릴레이트/2-히드록시에틸아크릴레이트 = 60/10/30 (질량비), 폴리스티렌 환산 중량 평균 분자량 = 60만) 에, 메타크릴로일옥시에틸이소시아네이트를 2-히드록시에틸아크릴레이트에 대하여 80 ％ 당량 반응시켜 얻어진 반응물을 중합성 고분자 화합물 (B2) 로서 100 질량부,
ii) 중합성 분기 중합체 (B1) (닛산 화학 공업 (주) 제조 「OD-007」, 폴리스티렌 환산 중량 평균 분자량 : 14,000) 을 0.15 질량부,
iii) 가교제 (C) 로서 이소시아네이트 성분 (토요 잉크 제조사 제조 「BHS-8515」) 을 1.0 질량부, 및
iv) 광중합 개시제 (BASF 사 제조 「이르가큐어 (등록상표) 184」) 3.0 질량부.
(2) 반도체 관련 부재 가공용 시트의 제작
두께 38 ㎛ 의 폴리에틸렌테레프탈레이트제 필름의 일방의 주면 상에 실리콘계의 박리제층이 형성되어 이루어지는 박리 시트 (린텍사 제조 「SP-PET381031」) 를 준비하였다. 이 박리 시트의 박리면 상에 전술한 점착제 조성물을, 최종적으로 얻어지는 점착제층이 10 ㎛ 가 되도록 도포하였다. 얻어진 도막을 박리 시트째로 100 ℃ 의 환경하에서 1 분간 경과시킴으로써 도막을 건조시켜, 박리 시트와 점착제층으로 이루어지는 적층체를 얻었다.
한쪽 면에 코로나 처리를 실시한 에틸렌·메타크릴산 공중합체 (EMAA) 필름 (두께 80 ㎛, 코로나 처리면의 표면장력 54 mN/m) 의 코로나 처리면을 기재 제 1 면으로 하고, 그 면에, 상기한 적층체의 점착제층측의 면을 첩부하여, 도 1 에 나타나는 바와 같은 기재와 점착제층으로 이루어지는 반도체 관련 부재 가공용 시트를, 점착제층측의 면에 박리 시트가 추가로 적층된 상태로 얻었다.
〔실시예 2〕
실시예 1 에 있어서, 점착제 조성물에 함유되는 중합성 분기 중합체 (B1) 의 함유량을 0.03 질량부로 한 것 외에는 실시예 1 과 동일한 조작을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 3〕
실시예 1 에 있어서, 점착제 조성물에 중합성 분기 중합체 (B1) 을 함유시키지 않는 것으로 한 것 외에는 실시예 1 과 동일한 조작을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 4〕
실시예 1 에 있어서, 점착제 조성물에 함유되는 중합성 분기 중합체 (B1) 의 함유량을 3.0 질량부로 한 것 외에는 실시예 1 과 동일한 조작을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 5〕
실시예 1 의 점착제 조성물의 조성을 아래와 같이 변경한 것 외에는 실시예 1 과 동일한 조작을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
i) 아크릴 폴리머 (2-에틸헥실아크릴레이트/아세트산비닐/2-히드록시에틸아크릴레이트 = 40/40/20 (질량비), 폴리스티렌 환산 중량 평균 분자량 = 55만) 에, 메타크릴로일옥시에틸이소시아네이트를 2-히드록시에틸아크릴레이트에 대하여 80 ％ 당량 반응시켜 얻어진 반응물을 중합성 고분자 화합물 (B2) 로서 100 질량부,
ii) 에폭시기 함유 화합물 (다이니치 세이카 공업사 제조 「세이카 세븐 SS02-063」) 8.75 질량부,
iii) 가교제 (C) 로서 이소시아네이트 성분 (토요켐사 제조 「BHS-8515」) 1 질량부, 및
iv) 광중합 개시제 (BASF 사 제조 「이르가큐어 184」) 3 질량부.
〔실시예 6〕
(1) 점착제 조성물 A 의 제작
부틸아크릴레이트/메틸메타크릴레이트/2-히드록시에틸아크릴레이트 = 62/10/28 (질량비) 를 반응시켜 얻어진 아크릴 폴리머와, 그 아크릴 점착성 중합체의 2-히드록시에틸아크릴레이트 단위 100 몰 당 80 몰의 메타크릴로일옥시에틸이소시아네이트를 반응시켜 얻어진 중합성 고분자 화합물 (B2) (폴리스티렌 환산 중량 평균 분자량 = 40만) 100 질량부, 광중합 개시제 (α-히드록시시클로헥실페닐케톤 (BASF 사 제조 「이르가큐어 184」)) 3 질량부, 가교제 (다가 이소시아네이트 화합물 (토요켐사 제조 「BHS-8515」)) 8 질량부 (고형분 환산), 및 중합성 분기 중합체 (B1) (닛산 화학 공업사 제조 「OD-007」, 폴리스티렌 환산 중량 평균 분자량 = 14,000) 0.15 질량부를 용매 중에서 혼합하여, 점착제 조성물 A 를 얻었다.
(2) 중간층용 조성물의 제작
2-에틸헥실아크릴레이트/2-히드록시에틸아크릴레이트 = 95/5 (질량비) 를 반응시켜 아크릴 중합체 (폴리스티렌 환산 중량 평균 분자량 = 90만) 를 얻었다. 상기 아크릴 중합체 100 질량부, 및 가교제 (다가 이소시아네이트 화합물 (토요켐사 제조 「BHS-8515」)) 0.5 질량부 (고형분 환산) 를 용매 중에서 혼합하여, 중간층용 조성물을 얻었다.
(3) 반도체 관련 부재 가공용 시트의 제작
박리 필름 (린텍사 제조 「SP-PET381031(PF)」) 에 상기 중간층용 조성물을 도포·건조 (건조 조건 : 100 ℃, 1 분간) 시켜, 박리 필름 상에 형성된 중간층 (두께 : 20 ㎛) 을 얻었다. 이어서, 중간층과 기재 (에틸렌메타크릴산 공중합 필름, 두께 : 80 ㎛) 를 첩합하고, 중간층 상에서부터 박리 필름을 박리하여, 중간층을 기재 상에 전사하였다.
또한, 박리 필름 (린텍사 제조 「SP-PET381031(PF)」) 에 상기 점착제 조성물 A 를 도포·건조 (건조 조건 : 100 ℃, 1 분간) 시켜, 박리 필름 상에 형성된 점착제층 (두께 : 10 ㎛) 을 얻었다.
그 후, 기재가 부착된 중간층과 박리 필름이 부착된 점착제층을 첩합하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 7〕
부틸아크릴레이트/메틸메타크릴레이트/2-히드록시에틸아크릴레이트 = 62/10/28 (질량비) 를 반응시켜 얻어진 아크릴 점착성 중합체와, 그 아크릴 점착성 중합체의 2-히드록시에틸아크릴레이트 단위 100 몰 당 80 몰의 메타크릴로일옥시에틸이소시아네이트를 반응시켜 얻어진 중합성 고분자 화합물 (B2) (폴리스티렌 환산 중량 평균 분자량 = 60만) 100 질량부, 광중합 개시제 (α-히드록시시클로헥실페닐케톤 (BASF 사 제조 「이르가큐어 184」)) 3 질량부, 가교제 (다가 이소시아네이트 화합물 (토요켐사 제조 「BHS-8515」)) 8 질량부 (고형분 환산), 및 중합성 분기 중합체 (B1) (닛산 화학 공업사 제조 「OD-007」, 폴리스티렌 환산 중량 평균 분자량 = 14,000) 0.15 질량부를 용매 중에서 혼합하여, 점착제 조성물 B 를 얻었다.
점착제 조성물 A 를 대신해서 얻어진 점착제 조성물 B 를 사용한 것 외에는 실시예 6 과 동일한 작업을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 8〕
실시예 6 에 있어서 조제한 중합성 고분자 화합물 (B2) 100 질량부, 광중합 개시제 (α-히드록시시클로헥실페닐케톤 (BASF 사 제조 「이르가큐어 184」)) 3 질량부, 및 가교제 (다가 이소시아네이트 화합물 (토요켐사 제조 「BHS-8515」)) 8 질량부 (고형분 환산) 를 용매 중에서 혼합하여, 점착제 조성물 C 를 얻었다.
점착제 조성물 A 를 대신해서 얻어진 점착제 조성물 C 를 사용한 것 외에는 실시예 6 과 동일한 작업을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 9〕
점착제층의 두께를 30 ㎛ 로 한 것 외에는 실시예 6 과 동일하게 하여 반도체 관련 부재 가공용 시트를 얻었다.
〔실시예 10〕
실시예 1 의 점착제 조성물의 조성을 다음과 같이 변경한 것 외에는 실시예 1 과 동일한 조작을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
i) 아크릴 폴리머 (부틸아크릴레이트/메틸메타크릴레이트/2-히드록시에틸아크릴레이트 = 60/10/30 (질량비), 폴리스티렌 환산 중량 평균 분자량 = 60만) 에, 메타크릴로일옥시에틸이소시아네이트를 2-히드록시에틸아크릴레이트에 대하여 80 ％ 당량 반응시켜 얻어진 반응물을 중합성 고분자 화합물 (B2) 로서 100 질량부,
ii) 중합성 분기 중합체 (B1) (닛산 화학 공업 (주) 제조 「OD-007」, 폴리스티렌 환산 중량 평균 분자량 = 14,000) 을 8.75 질량부,
iii) 가교제 (C) 로서 이소시아네이트 성분 (토요 잉크 제조사 제조 「BHS-8515」) 을 1.0 질량부, 및
iv) 광중합 개시제 (BASF 사 제조 「이르가큐어 (등록상표) 184」) 3.0 질량부.
이하, 얻어진 점착제 조성물을 사용하고, 실시예 1 과 동일한 조작을 실시하여, 반도체 관련 부재 가공용 시트를 얻었다.
〔시험예 1〕<박리 후 수 접촉각의 측정>
먼저, 특단의 표면 처리가 실시되어 있지 않은 세정을 마친 드라이 폴리시 실리콘 웨이퍼 (직경 153 ㎜, 두께 650 ㎛) 의 경면에, 실시예 및 비교예에 있어서 제조한 반도체 관련 부재 가공용 시트의 각각의 점착제층측의 면을 첩부하였다. 이 실리콘 웨이퍼 및 반도체 관련 부재 가공용 시트를 23 ℃, 상대습도 50 ％ 의 환경하에 24 시간 보관하였다. 다음으로, 자외선 조사 장치 (린텍사 제조 「RAD2000m/8」) 를 사용하여, 반도체 관련 부재 가공용 시트에 에너지선을 조사 (조도 : 230 mW/㎠, 광량 : 190 mJ/㎠, 유량 30 ℓ/분의 질소 퍼지 있음) 하여, 실리콘 웨이퍼의 경면에 대한 점착제층의 점착성을 저하시켰다. 또, 조도 및 광량 측정에는, 아이그래픽스사 제조 「UV METER UVPF-36」을 사용하였다. 그 후, 반도체 관련 부재 가공용 시트를 실리콘 웨이퍼로부터 박리하였다.
이렇게 해서 얻어진, 실리콘 웨이퍼에 있어서의 반도체 관련 부재 가공용 시트가 첩착되어 있던 경면 (박리 후 실리콘면) 을 측정 대상면으로 하여, 25 ℃, 상대습도 50 ％ 의 환경하에서, 자동 접촉각계 (KRUSS 사 제조 「DSA100S」) 를 사용하여 2 ㎕ 의 물방울에 의해 구한 접촉각을 박리 후 수 접촉각으로서 측정하였다. 박리 후 수 접촉각의 측정 결과를 표 1 에 나타낸다.
〔시험예 2〕<파티클수의 계측>
실시예 및 비교예에 있어서 제조한 반도체 관련 부재 가공용 시트의 각각을 드라이 폴리시 실리콘 웨이퍼 (직경 153 ㎜, 두께 650 ㎛) 의 경면에 첩부하고, 그 상태로 23 ℃, 상대습도 50 ％ 의 환경하에 24 시간 방치하였다. 방치 후, 반도체 관련 부재 가공용 시트에 에너지선으로서 시험예 1 와 같은 조건의 자외선을 반도체 관련 부재 가공용 시트의 기재면으로부터 조사하였다. 그 후, 다이싱 테이프를 실리콘 웨이퍼로부터 벗기고, 웨이퍼 표면 검사 장치 (히타치 하이테크사 제조 「LS-6600」) 를 사용하여, 실리콘 웨이퍼의 박리면에 잔류하는 0.20 ㎛ 이상의 입경의 파티클 수를 계측하였다. 파티클수의 계측 결과를 표 1 에 나타낸다.
〔시험예 3〕<조사 후 점착력의 측정>
실시예 및 비교예에 있어서 제조한 반도체 관련 부재 가공용 시트의 각각의 점착제층측의 면을 측정 대상면으로 하여, 피착면인 실리콘 웨이퍼의 경면에 첩부하였다. 이 실리콘 웨이퍼 및 반도체 관련 부재 가공용 시트를 23 ℃, 상대습도 50 ％ 의 환경하에 20 분간 보관하였다. 다음으로, 반도체 관련 부재 가공용 시트측으로부터 시험예 1 과 같은 조건으로 에너지선을 조사하여, 점착제층의 피착면에 대한 점착성을 저하시켰다.
계속해서, 피착면을 스테인리스 시험판의 면에서 상기한 실리콘 웨이퍼의 경면으로 변경한 것 이외에는 JIS Z 0237 : 2000 에 준거하여, 180°필링 테스트를 실시하였다. 이 시험에 의해 측정된 반도체 관련 부재 가공용 시트의 점착력을, 그 시트의 조사 후 점착력으로 하였다. 조사 후 점착력의 측정 결과를 표 1 에 나타낸다.
〔시험예 4〕<픽업력의 측정>
실리콘 웨이퍼 (직경 153 ㎜, 두께 650 ㎛) 를 그라인드 장치 (디스코사 제조 「DFG8540」) 를 사용하여, 두께 100 ㎛ 까지 연삭하였다. 실시예 및 비교예에 있어서 제조한 반도체 관련 부재 가공용 시트의 각각을, 실리콘 웨이퍼의 연삭면에 첩부하였다. 또한, 반도체 관련 부재 가공용 시트의 점착제층측의 면을, 실리콘 웨이퍼를 내포하도록 배치된 고리형의 지그인 링 프레임에도 첩부하였다.
다음으로, 다이싱 장치 (도쿄 정밀사 제조 「A-WD-4000B」) 를 사용하고, 다이싱 블레이드로서 디스코사 제조 「NBC-ZH2050 27HECC」를 사용하여, 반도체 관련 부재 가공용 시트에 20 ㎛ 깊숙이 베는 풀커팅 가공에 의해, 실리콘 웨이퍼를 10 ㎜×10 ㎜ 의 칩 사이즈로 다이싱하였다.
다이싱 후, 반도체 관련 부재 가공용 시트를 23 ℃, 상대습도 50 ％ 의 환경하에 24 시간 방치하였다. 그 후, 반도체 관련 부재 가공용 시트에 시험예 1 과 동일한 조건으로 에너지선을 기재면으로부터 조사하여, 점착제층의 실리콘 웨이퍼의 연삭면에 대한 점착성을 저하시켰다.
계속해서, 반도체 관련 부재 가공용 시트의 기재측의 면에 있어서의, 링 프레임의 내주와 웨이퍼 둘레 단부와의 사이의 영역에 원통상의 지그를 갖다 대고 눌렀다. 그리고, 이 링 프레임을 2 ㎜ 잡아 당겨 떨어뜨려, 반도체 관련 부재 가공용 시트를 신장시켰다.
에너지선 조사 후, 반도체 관련 부재 가공용 시트의 기재면에 푸시업 핀을 접촉시켜 칩을 픽업하였다. 푸시업 핀의 수는 4 이고, 핀 위치는 1 변 8 ㎜ 의 정사각형의 꼭지점이었다. 핀의 푸시업 양은 1.5 ㎜ 이고, 푸시업 속도는 0.3 ㎜/초였다. 이상의 조건으로 실시된 픽업시의 푸시업 핀에 가해지는 최대 하중 (단위 : N) 을 픽업력으로 하였다. 픽업력의 측정 결과를 표 1 에 나타낸다.
〔시험예 5〕<보호막이 부착된 칩의 접착 신뢰성 시험>
반도체 관련 부재 가공용 시트로부터 피착체로 이행되는 물질이 칩을 포함하는 제품에 미치는 영향을 평가하기 위해서, 다음과 같은 모델 시험을 실시하였다.
실시예 및 비교예에 있어서 제조한 반도체 관련 부재 가공용 시트의 각각을 실리콘 웨이퍼 (#2000 연마품, 두께 : 350 ㎛) 에 첩부하고, 23 ℃, 상대습도 50 ％ 의 환경하에 1 일 방치하였다. 방치 후의 반도체 관련 부재 가공용 시트에 대하여 시험예 1 과 동일한 조건으로 에너지선을 조사하여, 점착제층의 실리콘 웨이퍼의 연마면에 대한 점착성을 저하시켰다.
그 후, 반도체 관련 부재 가공용 시트를 박리하고, 이 박리에 의해 표출된 실리콘 웨이퍼의 면에 보호막 형성용 테이프 (린텍사 제조 「Adwill LC285022」) 를 마운터 (린텍사 제조 「RAD3600F/12」) 를 사용해서 70 ℃ 에서 가열 첩부하여, 보호막 형성용 테이프와 실리콘 웨이퍼의 적층 구조체를 얻었다. 이 적층 구조체를 130 ℃ 의 분위기하에서 2 시간 가열함으로써, 보호막 형성용 테이프를 경화시켜 보호막을 얻었다.
이렇게 해서 얻어진 보호막의 면에, 다이싱 테이프 (린텍사 제조 「Adwill D-686H」) 를 마운터 (린텍사 제조 「RAD2700F/12Sa」) 를 사용해서 첩부하였다. 다음으로, 다이싱 장치 (DISCO 사 제조 「DFD651」) 를 사용하여, 보호막이 부착된 실리콘 웨이퍼를 3 ㎜×3 ㎜ 의 보호막이 부착된 칩으로 다이싱하였다. 계속해서, 다이싱 테이프 상의 보호막이 부착된 칩을 픽업하였다.
상기한 방법에 의해 얻은 보호막이 부착된 칩을, 125 ℃ 분위기하에서 24 시간 가열하였다. 다음으로, 온도 85 ℃, 상대습도 85 ％ 의 환경하에 168 시간 방치함으로써 흡습시킨 후, 프리히트 160 ℃ 이고 최고 온도가 260 ℃ 가 되는 가열 시간 1 분 동안의 IR 리플로를 3 회 실시하였다 (리플로 노 (爐) : 사가미 이공사 제조 「WL-15-20DNX 형」). 그 후, -65 ℃ 와 150 ℃ 의 온도 변화를 각 온도에서 교대로 10 분간 유지하는 사이클을 1000 사이클 반복 실시하였다 (사용 장치 : espec 사 제조, 소형 냉열 충격 장치).
보호막이 부착된 칩에 있어서의 보호막의 접착 신뢰성을 평가하기 위해, 주사형 초음파 탐상 장치 (히타치 건기 파인텍사 제조 「Hye-Focus」) 를 사용하여 보호막의 접착 상태를 관찰하였다. 접착 신뢰성의 평가는, 보호막이 부착된 칩의 단부에 보호막의 벗겨짐이 존재하는지 여부를 관점으로 하여 실시했다. 관찰한 보호막이 부착된 칩의 단부에 보호막의 벗겨짐이 존재하지 않는 경우에는 「A」 (양호), 존재하는 경우에는 「B」 (불량) 로 하였다. 평가 결과를 표 1 에 나타낸다.
〔시험예 6〕<요철에 대한 추종성의 확인>
실시예 6 내지 9 에 있어서 제작한 반도체 관련 부재 가공용 시트로부터 박리 시트를 박리하고, 표출된 점착제층의 면을, 직경 28 ㎛, 피치 35 ㎛, 높이 12 ㎛ 의 요철이 2 행 5 열로 형성된 웨이퍼에 대하여 첩부 장치 (린텍사 제조 「RAD-3510F/12」) 를 사용해서 첩부하였다. 첩부 장치의 조건은 다음과 같았다.
압입량 : 15 ㎛
돌출량 : 150 ㎛
첩부 응력 : 0.35 ㎫
첩부 속도 : 5 ㎜/초
첩부 온도 : 23 ℃
반도체 관련 부재 가공용 시트의 기재측의 면에서부터, 요철 주변의 점착제층의 첩부 상태를 관찰하였다. 구체적으로는, 반도체 관련 부재 가공용 시트와 웨이퍼 사이에 생긴 기포를 관찰하였다. 상기 웨이퍼의 2 행 5 열의 전극을 1 집단으로 한 경우, 인접하는 집단 사이에 있는 웨이퍼 표면에는 기포없이 첩부시킬 수 있고, 집단의 내측인 35 ㎛ 피치의 웨이퍼 표면에는 첩부되지 않는 상태를 양호 (표 1 중에는 「A」) 로 하고, 인접 집단 사이를 첩부시킬 수 없는 경우를 불량 (표 1 중에는 「B」) 으로 하였다. 관찰은 디지털 광학 현미경 (KEYENCE 제「VHX-1000」) 으로 실시하였다. 결과를 표 1 에 나타낸다.
Figure pct00001
산업상 이용가능성
본 발명에 관련된 반도체 관련 부재 가공용 시트는, 실리콘 웨이퍼, TSV 웨이퍼 등의 반도체 관련 부재의 백그라인드 시트, 보호 시트, 다이싱 시트 등으로서 바람직하게 사용된다.
1 : 반도체 관련 부재 가공용 시트
2 : 기재
3 : 점착제층

Claims (6)

  1. 기재와, 상기 기재의 일방의 면의 상방에 형성된 점착제층을 구비한 반도체 관련 부재 가공용 시트로서,
    상기 점착제층은, 에너지선 중합성 관능기를 갖는 에너지선 중합성 화합물을 함유하고,
    상기 에너지선 중합성 화합물의 적어도 1 종은, 분기 구조를 갖는 중합체인 중합성 분기 중합체이고,
    상기 반도체 관련 부재 가공용 시트의 상기 점착제층측의 면을 실리콘 웨이퍼의 경면에 첩부하고, 상기 반도체 관련 부재 가공용 시트에 에너지선을 조사하여, 상기 실리콘 웨이퍼의 경면에 대한 상기 점착제층의 점착성을 저하시킨 후, 상기 반도체 관련 부재 가공용 시트를 상기 실리콘 웨이퍼로부터 박리하여 얻어지는, 상기 실리콘 웨이퍼에 있어서의 상기 반도체 관련 부재 가공용 시트가 첩착되어 있던 경면을 측정 대상면으로 하여, 25 ℃, 상대습도 50 ％ 의 환경하에서, 물방울을 사용하여 측정된 물에 대한 접촉각이 40°이하인 것을 특징으로 하는 반도체 관련 부재 가공용 시트.
  2. 제 1 항에 있어서,
    상기 중합성 분기 중합체는 폴리스티렌 환산 중량 평균 분자량이 100,000 이하인, 반도체 관련 부재 가공용 시트.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에너지선 중합성 화합물은, 폴리스티렌 환산 중량 평균 분자량이 100,000 이상의 물질인 중합성 고분자 화합물을 포함하는, 반도체 관련 부재 가공용 시트.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 관련 부재 가공용 시트는, 상기 점착제층측의 주면을 측정 대상면, 실리콘 웨이퍼의 경면을 피착면으로 하여, 상기 측정 대상면과 피착면을 첩합시키고 나서 상기 점착제층에 대하여 에너지선을 조사하여 상기 측정 대상면의 상기 피착면에 대한 점착성을 저하시킨 후에, JIS Z 0237 : 2000 에 준거하여 180°필링 테스트를 실시했을 때에 측정되는 점착력이 100 mN/25 ㎜ 이하인, 반도체 관련 부재 가공용 시트.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 반도체 관련 부재 가공용 시트의 상기 점착제층측의 면을, 반도체 관련 부재의 하나의 면에 첩부하는 첩부 공정,
    상기 반도체 관련 부재 가공용 시트 상의 상기 반도체 관련 부재를 분할하여, 상기 점착제층에 첩착되는 복수의 칩을 얻는 분할 공정,
    상기 점착제층에 에너지선을 조사하여, 상기 점착제층에 첩착되는 상기 복수의 칩의 면에 대한 상기 점착제층의 점착성을 저하시키는 조사 공정, 및
    상기 반도체 관련 부재 가공용 시트의 점착제층으로부터 상기 복수의 칩을 분리시켜 개별의 칩을 얻는 픽업 공정을 구비하는 것을 특징으로 하는 칩의 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 관련 부재가 관통 전극을 갖는 실리콘 웨이퍼를 구비하는, 칩의 제조 방법.
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