KR20160107009A - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역으로부터 제1 방향으로 돌출되는 제1 탑 부분을 가지는 제1 핀형 활성 영역과, 상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 탑 부분의 폭보다 더 큰 폭을 가지는 제2 탑 부분을 가지는 제2 핀형 활성 영역을 포함한다.

Description

집적회로 소자{Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 핀형 (fin-shaped) 활성 영역을 형성하고, 상기 핀형 활성 영역 위에 게이트를 형성하는 멀티게이트 (multi-gate) 트랜지스터가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고도로 스케일링된 집적회로 소자에서 멀티게이트 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역으로부터 제1 방향으로 돌출되는 제1 탑 부분(top portion)을 가지는 제1 핀형 활성 영역과, 상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 탑 부분의 폭보다 더 큰 폭을 가지는 제2 탑 부분을 가지는 제2 핀형 활성 영역을 포함한다.
상기 제1 핀형 활성 영역은 상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과, 상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과, 상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과, 상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함할 수 있다.
상기 제1 미들 섹션 활성 영역에서, 상기 제2 경사각은 0 도와 같거나 더 크고 상기 제1 경사각보다 작은 범위 내에서 선택되는 경사각을 가질 수 있다.
상기 제1 핀형 활성 영역은 상기 기판으로부터 상기 제1 방향으로 돌출되어 있고 소자분리막으로 덮이는 측벽을 가지는 베이스 부분을 더 포함하고, 상기 제1 하부 섹션 활성 영역은 상기 베이스 부분으로부터 상기 제1 방향으로 돌출될 수 있다. 상기 베이스 부분의 상기 측벽은 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제4 경사각으로 연장되는 제4 경사 측벽을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 하부 섹션 활성 영역의 저면은 제1 폭을 가지고, 상기 제1 미들 섹션 활성 영역의 저면은 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 제1 상부 섹션 활성 영역의 저면은 상기 제2 폭과 같거나 더 작은 제3 폭을 가지고, 상기 제1 팁 활성 영역의 저면은 상기 제3 폭보다 더 작은 제4 폭을 가질 수 있다. 상기 제1 핀형 활성 영역은 상기 기판으로부터 상기 제1 방향으로 돌출되어 있고 소자분리막으로 덮이는 측벽을 가지는 베이스 부분을 더 포함하고, 상기 베이스 부분의 저면은 상기 제1 폭보다 더 큰 제5 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 핀형 활성 영역은 상기 기판으로부터 상기 제1 방향으로 돌출되어 있고 소자분리막으로 덮이는 측벽을 가지는 베이스 부분을 더 포함하고, 상기 제1 핀형 활성 영역의 높이는 상기 베이스 부분의 저면의 폭의 적어도 4 배일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 하부 섹션 활성 영역으로부터 상기 제1 팁 활성 영역까지의 높이는 상기 제1 하부 섹션 활성 영역의 저면의 폭의 적어도 3 배일 수 있다.
상기 제1 방향에서 상기 제1 팁 활성 영역의 높이는 상기 제1 하부 섹션 활성 영역, 상기 제1 미들 섹션 활성 영역, 및 상기 제1 상부 섹션 활성 영역 중 적어도 하나의 높이보다 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 경사 측벽, 상기 제2 경사 측벽, 상기 제3 경사 측벽, 및 상기 라운딩된 외측 표면을 각각 덮도록 연장되는 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 제1 경사 측벽, 상기 제2 경사 측벽, 상기 제3 경사 측벽, 및 상기 라운딩된 외측 표면을 각각 덮는 게이트 라인을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역으로부터 제1 방향으로 돌출되는 제1 탑 부분(top portion)을 가지는 적어도 하나의 제1 핀형 활성 영역과, 상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 탑 부분의 형상과 다른 형상을 가지는 제2 탑 부분을 가지는 제2 핀형 활성 영역을 포함한다. 상기 제1 탑 부분은 상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과, 상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과, 상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과, 상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제2 탑 부분은 상기 제1 탑 부분의 폭보다 더 큰 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제2 탑 부분은 상기 제1 하부 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제1 경사각보다 작은 제4 경사각으로 연장되는 제4 경사 측벽을 가지는 제2 하부 섹션 활성 영역과, 상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 미들 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제2 경사각보다 작은 제5 경사각으로 연장되는 제2 미들 섹션 활성 영역과, 상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 상부 섹션 활성 영역과 동일 레벨에 형성되는 제2 상부 섹션 활성 영역과, 상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 팁 활성 영역과 동일 레벨에 형성되는 제2 팁 활성 영역을 포함할 수 있다. 상기 제2 하부 섹션 활성 영역, 상기 제2 미들 섹션 활성 영역, 상기 제2 상부 섹션 활성 영역, 및 상기 제2 팁 활성 영역은 일체로 연결될 수 있다. 상기 제1 팁 활성 영역은 제1 곡률 반경을 가지고, 상기 제2 팁 활성 영역은 상기 제1 곡률 반경보다 더 큰 제2 곡률 반경을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 팁 활성 영역의 저면은 제1 폭을 가지고, 상기 제2 팁 활성 영역의 저면은 상기 제1 폭보다 더 큰 제2 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 적어도 하나의 제1 핀형 활성 영역은 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역을 포함하고, 상기 한 쌍의 제1 핀형 활성 영역은 서로 동일한 형상의 상기 제1 탑 부분을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 한 쌍의 제1 핀형 활성 영역의 측벽을 덮는 소자분리막과, 상기 한 쌍의 제1 핀형 활성 영역의 사이에 형성된 핀 분리용 절연막을 더 포함할 수 있다. 상기 핀 분리용 절연막의 상면의 높이는 상기 소자분리막의 상면의 높이보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역으로부터 제1 방향으로 돌출되고 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역과, 상기 제1 영역에서 상기 한 쌍의 제1 핀형 활성 영역의 사이에 형성된 핀 분리용 절연막과, 상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 한 쌍의 핀형 활성 영역의 형상과 다른 형상을 가지는 제2 핀형 활성 영역을 포함하고, 상기 한 쌍의 제1 핀형 활성 영역의 폭은 상기 제2 핀형 활성 영역의 폭보다 더 작다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 한 쌍의 제1 핀형 활성 영역은 각각 제1 소자분리막으로 덮이는 측벽을 가지는 제1 베이스 부분과, 상기 제1 베이스 부분으로부터 상기 제1 방향으로 돌출되어 있고 제1 게이트 라인으로 덮이는 제1 탑 부분을 포함하고, 상기 제2 핀형 활성 영역은 제2 소자분리막으로 덮이는 측벽을 가지는 제2 베이스 부분과, 상기 제2 베이스 부분으로부터 상기 제1 방향으로 돌출되어 있고 제2 게이트 라인으로 덮이는 제2 탑 부분을 포함하고, 상기 제1 탑 부분의 폭은 상기 제2 탑 부분의 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 탑 부분은 상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과, 상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과, 상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과, 상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제2 탑 부분은 상기 제1 하부 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제1 경사각보다 작은 제4 경사각으로 연장되는 제4 경사 측벽을 가지는 제2 하부 섹션 활성 영역과, 상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 미들 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제2 경사각보다 작은 제5 경사각으로 연장되는 제2 미들 섹션 활성 영역과, 상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 상부 섹션 활성 영역과 동일 레벨에 형성되는 제2 상부 섹션 활성 영역과, 상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 팁 활성 영역과 동일 레벨에 형성되는 제2 팁 활성 영역을 포함할 수 있다. 상기 제1 팁 활성 영역은 제1 곡률 반경을 가지고, 상기 제2 팁 활성 영역은 상기 제1 곡률 반경보다 더 큰 제2 곡률 반경을 가질 수 있다. 상기 제1 팁 활성 영역의 저면은 제1 폭을 가지고, 상기 제2 팁 활성 영역의 저면은 상기 제1 폭보다 더 큰 제2 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 기판 상의 서로 다른 2 개의 영역에서 서로 다른 형상을 가지는 핀형 활성 영역들을 포함함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 상기 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들 각각의 퍼포먼스를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2는 도 1의 2A - 2A' 선 단면 및 2B - 2B' 선 단면의 주요 구성들을 도시한 단면도이다.
도 3은 도 1의 3A - 3A' 선 단면, 3B - 3B' 선 단면, 및 3C - 3C' 선 단면의 주요 구성들을 도시한 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 핀형 활성 영역의 구성을 보다 상세히 설명하기 위한 확대 단면도이다.
도 4b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제2 핀형 활성 영역의 구성을 보다 상세히 설명하기 위한 확대 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 7a 내지 도 7h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 제1 영역(I) 및 제2 영역(II)은 상호 연결되어 있는 영역일 수도 있고 서로 이격된 영역일 수도 있다. 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 동일한 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 상기 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 예를 들면, 상기 제1 영역(I)은 로직 영역을 구성하는 일부이고, 상기 제2 영역(II)은 상기 로직 영역을 구성하는 다른 일부일 수 있다. 또 다른 일부 실시예들에서, 상기 제1 영역(I)은 메모리 영역 및 비메모리 영역 중에서 선택되는 어느 하나의 영역이고, 상기 제2 영역(II)은 상기 메모리 영역 및 비메모리 영역 중에서 선택되는 다른 하나의 영역일 수 있다.
상기 로직 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함하고, 상기 비메모리 영역은 로직 영역을 포함할 수 있다.
상기 집적회로 소자(100)의 제1 영역(I)은 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 위에서 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 교차하는 방향으로 연장되는 복수의 제1 노말 게이트(NGA)를 포함한다. 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)과 상기 복수의 제1 노말 게이트(NGA)가 교차하는 부분들에서 각각 제1 핀형 트랜지스터(TR1)가 형성될 수 있다.
상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)은 핀 분리 영역(FS)에 형성된 핀 분리용 절연막(120)을 사이에 두고 서로 이격되어 있다. 상기 핀 분리용 절연막(120)은 상기 복수의 제1 노말 게이트(NGA)와 평행한 방향으로 연장되어 있다. 상기 한 쌍의 노말 게이트(NGB) 사이에서 상기 핀 분리용 절연막(120) 위에는 더미 게이트(DG)가 형성되어 있다. 상기 더미 게이트(DG)는 상기 핀 분리용 절연막(120)과 수직으로 오버랩되도록 형성되며, 상기 복수의 제1 노말 게이트(NGA)와 평행한 방향으로 연장될 수 있다.
상기 집적회로 소자(100)의 제2 영역(II)은 제2 핀형 활성 영역(FB)과, 상기 제2 핀형 활성 영역(FB) 위에서 상기 제2 핀형 활성 영역(FB)과 교차하는 방향으로 연장되는 제2 노말 게이트(NGB)를 포함한다. 상기 제2 핀형 활성 영역(FB)과 상기 제2 노말 게이트(NGB)가 교차하는 부분에서 제2 핀형 트랜지스터(TR2)가 형성될 수 있다.
도 1에서, 제1 영역(I)에는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)이 예시되어 있고, 제2 영역(II)에는 1 개의 제2 핀형 활성 영역(FB)이 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 2 개 또는 그 이상의 복수의 핀형 활성 영역이 형성될 수 있으며, 그 개수가 특별히 제한되는 것은 아니다.
도 2는 도 1의 2A - 2A' 선 단면 및 2B - 2B' 선 단면의 주요 구성들을 도시한 단면도이고, 도 3은 도 1의 3A - 3A' 선 단면, 3B - 3B' 선 단면, 및 3C - 3C' 선 단면의 주요 구성들을 도시한 단면도이다.
도 2 및 도 3에서는 제1 영역(I)에 형성된 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 중 하나의 제1 핀형 활성 영역(FA1) 만 예시되어 있으나, 상기 하나의 제1 핀형 활성 영역(FA1)에 대하여 이하에서 상술하는 구성들은 상기 한 쌍의 제2 핀형 활성 영역(FB, FA2) 중 다른 하나의 제2 핀형 활성 영역(FA2)에 대하여도 동일하게 적용될 수 있다. 일부 실시예들에서, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)은 상기 핀 분리용 절연막(120)을 중심으로 대칭인 형상을 가질 수 있다.
도 1 내지 도 3을 참조하면, 상기 집적회로 소자(100)의 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA1)은 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 제1 방향 (Z 방향)으로 돌출되어 있다. 상기 제1 핀형 활성 영역(FA1)은 상기 기판(110) 상에서 상기 제1 방향 (Z 방향)에 수직인 제2 방향 (X 방향)을 따라 길게 연장되어 있다. 상기 제1 핀형 활성 영역(FA1)은 제1 소자분리막(112)으로 덮이는 측벽을 가지는 제1 베이스 부분(B1)과, 상기 제1 베이스 부분(B1)으로부터 상기 제1 방향 (Z 방향)으로 연장되고 상기 제1 소자분리막(112)보다 높게 돌출되어 있는 제1 탑 부분(T1)을 포함한다.
도 3에 예시한 바와 같이, 제1 영역(I)에서 상기 제1 핀형 활성 영역(FA1)의 제1 탑 부분(T1) 중 최상부의 높이와 상기 핀 분리용 절연막(120)의 상면의 높이와의 차이(ΔH)는 0 보다 더 클 수 있다. 도 3에 예시한 바와 같이, 상기 핀 분리용 절연막(120)의 상면의 높이가 상기 제1 핀형 활성 영역(FA1)의 최상부의 높이보다 더 클 수 있다. 그러나, 본 발명의 기술적 사상은 도 3에 예시한 바에 한정되는 것은 아니다. 예를 들면, 제1 영역(I)에서 상기 제1 핀형 활성 영역(FA1)의 최상부의 높이와 상기 핀 분리용 절연막(120)의 상면의 높이는 대략 동일할 수 있다.
상기 집적회로 소자(100)의 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)은 기판(110)으로부터 상기 기판(110)의 주면(110M)에 수직인 제1 방향 (Z 방향)으로 돌출되어 있다. 상기 제2 핀형 활성 영역(FB)은 상기 기판(110) 상에서 상기 제1 방향 (Z 방향)에 수직인 제2 방향 (X 방향)을 따라 길게 연장되어 있다. 상기 제2 핀형 활성 영역(FB)은 제2 소자분리막(114)으로 덮이는 측벽을 가지는 제2 베이스 부분(B2)과, 상기 제2 베이스 부분(B2)으로부터 상기 제1 방향 (Z 방향)으로 연장되고 상기 제2 소자분리막(114)보다 높게 돌출되어 있는 제2 탑 부분(T2)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 및 제2 핀형 활성 영역(FB)은 상기 기판(110)의 일부를 식각하여 얻어진 것으로서, 상기 기판(110)과 동일한 물질로 이루어질 수 있다.
상기 제1 및 제2 소자분리막(112, 114)은 각각 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
제1 영역(I)에 형성된 제1 핀형 활성 영역(FA1)의 제1 베이스 부분(B1)과, 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 베이스 부분(B2)은 대략 동일한 형상을 가질 수 있다. 예를 들면, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA1)의 제1 베이스 부분(B1)의 저면의 폭(BW1)은 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 베이스 부분(B2)의 저면의 폭(BW2)과 대략 동일할 수 있다. 또한, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA1)의 제1 베이스 부분(B1)의 높이(BH1)는 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 베이스 부분(B2)의 높이(BH2)와 대략 동일할 수 있다.
도 2에 도시한 바와 같이, 제1 영역(I)에 형성된 제1 핀형 활성 영역(FA1)의 제1 탑 부분(T1)은 상기 제1 베이스 부분(B1)으로부터 상기 제1 방향 (Z 방향)을 따라 순차적으로 배치되고 상호 일체로 연결되는 제1 하부 섹션 활성 영역(132), 제1 미들 섹션 활성 영역(134), 제1 상부 섹션 활성 영역(136), 및 제1 팁 활성 영역(138)을 포함한다.
제1 영역(I)에서 상기 제1 하부 섹션 활성 영역(132)은 상기 제1 베이스 부분(B1) 상의 제1 레벨(LV1)에 위치될 수 있다. 상기 제1 미들 섹션 활성 영역(134)은 상기 제1 베이스 부분(B1) 상의 상기 제1 레벨(LV1)보다 높은 제2 레벨(LV2)에 위치될 수 있다. 상기 제1 상부 섹션 활성 영역(136)은 상기 제1 베이스 부분(B1) 상의 상기 제2 레벨(LV2)보다 높은 제3 레벨(LV3)에 위치될 수 있다. 그리고, 상기 제1 팁 활성 영역(138)은 상기 제1 베이스 부분(B1) 상의 상기 제3 레벨(LV3)보다 높은 제4 레벨(LV4)에 위치될 수 있다.
도 4a는 도 1 내지 도 3을 참조하여 설명한 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 구성을 보다 상세히 설명하기 위한 도면으로, 상기 제1 핀형 활성 영역(FA1)의 확대 단면도이다.
도 4a에는 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 중 하나의 제1 핀형 활성 영역(FA1)이 예시되어 있다. 그러나, 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2) 중 다른 하나의 제1 핀형 활성 영역(FA2)에 대하여도 제1 핀형 활성 영역(FA1)에 대한 설명과 동일하게 적용될 수 있다.
도 4a를 참조하면, 제1 핀형 활성 영역(FA1)에서, 제1 하부 섹션 활성 영역(132)은 상기 제1 베이스 부분(B1)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θA1)을 가지도록 연장되는 제1 경사 측벽(SA1)을 가진다. 여기서, 제1 영역(I)에서의 "경사각"이라 함은 기판(110)의 주면(110M)에 수직인 면으로서 상기 제1 핀형 활성 영역(FA1)의 연장 방향과 동일하게 연장되는 면, 예를 들면 X-Z 평면과 상기 제1 핀형 활성 영역(FA1)의 측벽이 이루는 각도를 의미한다. 상기 제1 하부 섹션 활성 영역(132)은 제1 높이(HA1)를 가질 수 있다.
상기 제1 미들 섹션 활성 영역(134)은 상기 제1 하부 섹션 활성 영역(132)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θA1)보다 작은 제2 경사각(θA2)을 가지도록 연장되는 제2 경사 측벽(SA2)을 가진다. 상기 제1 미들 섹션 활성 영역(134)은 제2 높이(HA2)를 가진다. 일부 실시예들에서, 상기 제1 미들 섹션 활성 영역(134)의 제2 높이(HA2)는 상기 제1 하부 섹션 활성 영역(132)의 제1 높이(HA1)보다 더 클 수 있다.
상기 제1 상부 섹션 활성 영역(136)은 상기 제1 미들 섹션 활성 영역(134)으로부터 제1 방향 (Z 방향)으로 돌출되고, 상기 제2 경사각(θA2)보다 큰 제3 경사각(θA3)으로 연장되는 제3 경사 측벽(SA3)을 가진다. 상기 제1 상부 섹션 활성 영역(136)은 제3 높이(HA3)를 가진다. 일부 실시예들에서, 상기 제1 상부 섹션 활성 영역(136)의 제3 높이(HA3)는 상기 제1 미들 섹션 활성 영역(134)의 제2 높이(HA2)와 같거나 더 작을 수 있다.
상기 제1 팁 활성 영역(138)은 상기 제1 상부 섹션 활성 영역(136)으로부터 제1 방향 (Z 방향)으로 돌출되고, 라운딩된 외측 표면(RA)을 가진다. 상기 제1 팁 활성 영역(138)은 제4 높이(HA4)를 가진다. 상기 제1 팁 활성 영역(138)의 라운딩된 외측 표면(RA)은 상기 제1 팁 활성 영역(138)의 제1 팁 폭(TW1) 및 제4 높이(HA4)에 따라 결정되는 소정의 곡률 반경을 가질 수 있다.
일부 실시예들에서, 상기 제1 미들 섹션 활성 영역(134)에서, 상기 제2 경사 측벽(SA2)은 0 도와 같거나 더 크고 상기 제1 경사각(θA1)보다 작은 범위 내에서 선택되는 상기 제2 경사각(θA2)을 가질 수 있다 (0° ≤ θA2 < θA1). 여기서, 상기 제2 경사각(θA2)이 0 도인 경우는 상기 제2 경사 측벽(SA2)이 기판(110)의 주면(110M)에 수직인 평면, 예를 들면 X-Z 평면상에서 연장되는 것을 의미한다.
상기 제1 베이스 부분(B1)은 제1 방향 (Z 방향)에 대하여 제1 경사각(θA1)보다 작은 제4 경사각(θA4)으로 연장되는 제4 경사 측벽(SA4)을 포함할 수 있다 (θA4 < θA1). 도 2 및 도 3에 예시한 바와 같이, 상기 제1 베이스 부분(B1)의 제4 경사 측벽(SA4)은 제1 소자분리막(112)으로 덮일 수 있다.
제1 영역(I)에 있는 상기 제1 핀형 활성 영역(FA1)에서, 상기 제1 하부 섹션 활성 영역(132)의 저면(132L)은 상기 제1 핀형 활성 영역(FA1)의 폭 방향 (Y 방향)에서 제1 폭(WA1)을 가질 수 있다. 상기 제1 폭(WA1)은 상기 제1 베이스 부분(B1)의 저면의 폭(BW1)보다 더 작을 수 있다 (WA1 < BW1). 상기 제1 미들 섹션 활성 영역(134)의 저면(134L)은 상기 제1 핀형 활성 영역(FA1)의 폭 방향 (Y 방향)에서 상기 제1 폭(WA1)보다 작은 제2 폭(WA2)을 가질 수 있다 (WA2 < WA1). 상기 제1 상부 섹션 활성 영역(136)의 저면(136L)은 상기 제1 핀형 활성 영역(FA1)의 폭 방향 (Y 방향)에서 상기 제2 폭(WA2)과 같거나 더 작은 제3 폭(WA3)을 가질 수 있다 (WA3 ≤ WA2). 상기 제1 팁 활성 영역(138)의 저면(138L)은 상기 제1 핀형 활성 영역(FA1)의 폭 방향 (Y 방향)에서 상기 제3 폭(WA3)보다 더 작은 제1 팁 폭(TW1)을 가질 수 있다 (TW1 < WA3).
일부 실시예들에서, 상기 제1 핀형 활성 영역(FA1)은 비교적 큰 아스펙트비(aspect ratio)를 가지는 것으로서, 상기 제1 핀형 활성 영역(FA1)의 높이(FH1)는 상기 제1 베이스 부분(B1)의 저면(B1L)의 폭(BW1)의 적어도 4 배일 수 있다. 일부 실시예들에서, 상기 제1 하부 섹션 활성 영역(132)의 저면(132L)으로부터 상기 제1 팁 활성 영역(138)의 꼭지점까지의 높이(TH1)는 상기 제1 하부 섹션 활성 영역(132)의 저면(132L)의 제1 폭(WA1)의 적어도 3 배일 수 있다.
일부 실시예들에서, 상기 제1 팁 활성 영역(138)의 제4 높이(HA4)는 상기 제1 하부 섹션 활성 영역(132)의 제1 높이(HA1), 상기 제1 미들 섹션 활성 영역(134)의 제2 높이(HA2), 및 상기 제1 상부 섹션 활성 영역(136)의 제3 높이(HA3) 중 적어도 하나의 높이보다 더 작다.
도 3에 예시된 바와 같이, 상기 집적회로 소자(100)의 제1 영역(I)에 있는 제1 핀형 트랜지스터(TR1)는 상기 제1 핀형 활성 영역(FA1)의 제1 탑 부분(T1)을 덮는 제1 게이트 절연막(152)과, 상기 게이트 절연막(152)을 사이에 두고 상기 제1 핀형 활성 영역(FA1)의 제1 탑 부분(T1)을 덮는 제1 게이트 라인(162)을 포함한다. 상기 제1 게이트 라인(162)은 도 1에 예시한 제1 노말 게이트(NGA)를 구성할 수 있다.
상기 제1 게이트 절연막(152)은 상기 제1 탑 부분(T1)의 제1 경사 측벽(SA1), 상기 제2 경사 측벽(SA2), 상기 제3 경사 측벽(SA3), 및 상기 라운딩된 외측 표면(RA)을 각각 덮도록 연장된다. 상기 제1 게이트 라인(162)은 상기 제1 게이트 절연막(152)을 사이에 두고 상기 제1 탑 부분(T1)의 제1 경사 측벽(SA1), 상기 제2 경사 측벽(SA2), 상기 제3 경사 측벽(SA3), 및 상기 라운딩된 외측 표면(RA)을 각각 덮는다.
다시 도 1 내지 도 3을 참조하면, 제2 영역(II)에 형성된 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)은 상기 제2 베이스 부분(B2)으로부터 상기 제1 방향 (Z 방향)을 따라 순차적으로 배치되고 상호 일체로 연결된 제2 하부 섹션 활성 영역(142), 제2 미들 섹션 활성 영역(144), 제2 상부 섹션 활성 영역(146), 및 제2 팁 활성 영역(148)을 포함한다.
상기 제2 하부 섹션 활성 영역(142)은 상기 제1 하부 섹션 활성 영역(132)과 동일 레벨인 제1 레벨(LV1)에 위치될 수 있다. 상기 제2 미들 섹션 활성 영역(144)은 상기 제1 미들 섹션 활성 영역(134)과 동일 레벨인 제2 레벨(LV2)에 위치될 수 있다. 상기 제2 상부 섹션 활성 영역(146)은 상기 제1 상부 섹션 활성 영역(136)과 동일 레벨인 제3 레벨(LV3)에 위치될 수 있다. 그리고, 상기 제2 팁 활성 영역(148)은 상기 제1 팁 활성 영역(138)과 동일 레벨인 제4 레벨(LV4)에 위치될 수 있다.
도 4b는 도 1 내지 도 3을 참조하여 설명한 제2 핀형 활성 영역(FB)의 구성을 보다 상세히 설명하기 위한 도면으로, 상기 제2 핀형 활성 영역(FB)의 확대 단면도이다.
도 4b를 참조하면, 상기 제2 핀형 활성 영역(FB)에서, 상기 제2 하부 섹션 활성 영역(142)은 상기 제2 베이스 부분(B2)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θB1)을 가지도록 연장되는 제1 경사 측벽(SB1)을 가진다. 여기서, 제2 영역(II)에서의 "경사각"이라 함은 기판(110)의 주면(110M)에 수직인 면으로서 상기 제2 핀형 활성 영역(FB)의 연장 방향과 동일하게 연장되는 면, 예를 들면 X-Z 평면과 상기 제2 핀형 활성 영역(FB)의 측벽이 이루는 각도를 의미한다. 상기 제2 하부 섹션 활성 영역(142)은 제1 높이(HB1)를 가질 수 있다.
상기 제2 하부 섹션 활성 영역(142)에 포함된 제1 경사 측벽(SB1)의 제1 경사각(θB1)은 제1 영역(I)에 형성된 제1 하부 섹션 활성 영역(132)에 포함된 제1 경사 측벽(SA1)의 제1 경사각(θA1)(도 4a 참조)보다 더 작을 수 있다 (θB1 < θA1).
상기 제2 미들 섹션 활성 영역(144)은 상기 제2 하부 섹션 활성 영역(142)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제1 경사각(θB1)보다 작은 제2 경사각(θB2)을 가지도록 연장되는 제2 경사 측벽(SB2)을 가진다. 상기 제2 미들 섹션 활성 영역(144)에 포함된 제2 경사 측벽(SB2)의 제2 경사각(θB2)은 제1 영역(I)에 형성된 제1 미들 섹션 활성 영역(134)에 포함된 제2 경사 측벽(SA2)의 제2 경사각(θA2)(도 4a 참조)보다 더 작을 수 있다 (θB2 < θA2). 일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)에 포함된 제2 경사 측벽(SB2)의 제2 경사각(θB2)은 0 도일 수 있다. 상기 제2 미들 섹션 활성 영역(144)은 제2 높이(HB2)를 가진다. 일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2)는 상기 제2 하부 섹션 활성 영역(142)의 제1 높이(HB1)보다 더 클 수 있다 (HB1 < HB2).
상기 제2 상부 섹션 활성 영역(146)은 상기 제2 미들 섹션 활성 영역(144)으로부터 제1 방향 (Z 방향)으로 돌출되고, 제2 경사각(θB2)보다 큰 제3 경사각(θB3)으로 연장되는 제3 경사 측벽(SB3)을 가진다. 일부 실시예들에서, 상기 제2 상부 섹션 활성 영역(146)의 제3 경사 측벽(SB3)의 제3 경사각(θB3)은 제1 영역(I)에 형성된 제1 상부 섹션 활성 영역(136)의 제3 경사 측벽(SA3)의 제3 경사각(θA3)보다 더 작을 수 있다. 상기 제2 상부 섹션 활성 영역(146)은 제3 높이(HB3)를 가진다. 일부 실시예들에서, 상기 제2 상부 섹션 활성 영역(146)의 제3 높이(HB3)는 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2)와 같거나 더 작을 수 있다 (HB3 ≤ HB2).
상기 제2 팁 활성 영역(148)은 상기 제2 상부 섹션 활성 영역(146)으로부터 제1 방향 (Z 방향)으로 돌출되고, 라운딩된 외측 표면(RB)을 가진다. 상기 제2 팁 활성 영역(148)은 제4 높이(HB4)를 가진다. 상기 제2 팁 활성 영역(148)의 라운딩된 외측 표면(RB)은 상기 제2 팁 활성 영역(148)의 제2 팁 폭(TW2) 및 제4 높이(HB4)에 따라 결정되는 소정의 곡률 반경을 가질 수 있다. 일부 실시예들에서, 상기 제2 팁 활성 영역(148)의 라운딩된 외측 표면(RB)의 곡률 반경은 제1 영역(I)에 형성된 제1 팁 활성 영역(138)의 라운딩된 외측 표면(RA)의 곡률 반경보다 더 클 수 있다.
일부 실시예들에서, 상기 제2 미들 섹션 활성 영역(144)에서, 제2 경사 측벽(SB2)은 0 도와 같거나 더 크고 상기 제1 경사각(θB1)보다 작은 범위 내에서 선택되는 상기 제2 경사각(θB2)을 가질 수 있다 (0° ≤ θB2 < θB1). 여기서, 상기 제2 경사각(θB2)이 0 도인 경우는 상기 제2 경사 측벽(SB2)이 기판(110)의 주면(110M)에 수직인 평면, 예를 들면 X-Z 평면상에서 제1 방향 (Z 방향)을 따라 연장되는 것을 의미한다.
상기 제2 베이스 부분(B2)은 제1 방향 (Z 방향)에 대하여 제1 경사각(θB1)보다 작은 제4 경사각(θB4)으로 연장되는 제4 경사 측벽(SB4)을 포함할 수 있다 (θB4 < θB1). 도 2 및 도 3에 예시한 바와 같이, 상기 제2 베이스 부분(B2)의 제4 경사 측벽(SB4)은 제2 소자분리막(114)으로 덮일 수 있다.
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 하부 섹션 활성 영역(142)의 저면(142L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 제1 폭(WB1)을 가질 수 있다. 상기 제1 폭(WB1)은 상기 제2 베이스 부분(B2)의 저면의 폭(BW2)보다 더 작을 수 있다 (WB1 < BW2).
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 미들 섹션 활성 영역(144)의 저면(144L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 상기 제1 폭(WB1)보다 작은 제2 폭(WB2)을 가질 수 있다 (WB2 < BW1). 상기 제2 핀형 활성 영역(FB)에 포함된 제2 미들 섹션 활성 영역(144)의 제2 폭(WB2)은 제1 영역(I)에 형성된 상기 제1 핀형 활성 영역(FA1)의 제1 미들 섹션 활성 영역(134)의 제2 폭(WA2)보다 클 수 있다 (WA2 < WB2).
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 상부 섹션 활성 영역(146)의 저면(146L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 상기 제2 폭(WB2)과 같거나 더 작은 제3 폭(WB3)을 가질 수 있다 (WB3 ≤ WB2). 상기 제2 상부 섹션 활성 영역(146)의 제3 폭(WB3)은 제1 영역(I)에 형성된 제1 상부 섹션 활성 영역(136)의 제3 폭(WA3)보다 더 클 수 있다 (WA3 < WB3).
상기 제2 핀형 활성 영역(FB)에서, 상기 제2 팁 활성 영역(148)의 저면(148L)은 상기 제2 핀형 활성 영역(FB)의 폭 방향 (Y 방향)에서 상기 제3 폭(WB3)보다 더 작은 제2 팁 폭(TW2)을 가질 수 있다. 상기 제2 팁 활성 영역(148)의 제2 팁 폭(TW2)은 제1 영역(I)에 형성된 제1 팁 활성 영역(138)의 제1 팁 폭(TW1) (도 4a 참조)보다 더 클 수 있다 (TW1 < TW2).
일부 실시예들에서, 상기 제2 핀형 활성 영역(FB)은 비교적 큰 아스펙트비를 가지는 것으로서, 상기 제2 핀형 활성 영역(FB)의 높이(FH2)는 상기 제2 베이스 부분(B2)의 저면(B2L)의 폭(BW2)의 적어도 4 배일 수 있다. 일부 실시예들에서, 상기 제2 하부 섹션 활성 영역(142)의 저면(142L)으로부터 상기 제2 팁 활성 영역(148)의 꼭지점까지의 높이(TH2)는 상기 제2 하부 섹션 활성 영역(142)의 저면(142L)의 폭(WB1)의 적어도 3 배일 수 있다.
일부 실시예들에서, 제1 방향 (Z 방향)에서 상기 제2 팁 활성 영역(148)의 제4 높이(HB4)는 상기 제2 하부 섹션 활성 영역(142)의 제1 높이(HB1), 상기 제2 미들 섹션 활성 영역(144)의 제2 높이(HB2), 및 상기 제2 상부 섹션 활성 영역(146)의 제3 높이(HB3) 중 적어도 하나의 높이보다 더 작다.
도 3에 예시된 바와 같이, 상기 집적회로 소자(100)의 제2 영역(II)에 있는 제2 핀형 트랜지스터(TR2)는 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 덮는 제2 게이트 절연막(154)과, 상기 제2 게이트 절연막(154)을 사이에 두고 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 덮는 제2 게이트 라인(164)을 포함한다. 상기 제2 게이트 라인(164)은 도 1에 예시한 제2 노말 게이트(NGB)를 구성한다.
상기 제2 게이트 절연막(154)은 상기 제2 탑 부분(T2)의 제1 경사 측벽(SB1), 상기 제2 경사 측벽(SB2), 상기 제3 경사 측벽(SB3), 및 상기 라운딩된 외측 표면(RB)을 각각 덮도록 연장된다. 상기 제2 게이트 라인(164)은 상기 제2 게이트 절연막(154)을 사이에 두고 상기 제2 탑 부분(T2)의 제1 경사 측벽(SB1), 상기 제2 경사 측벽(SB2), 상기 제3 경사 측벽(SB3), 및 상기 라운딩된 외측 표면(RB)을 각각 덮는다.
일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(152, 154)은 각각 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 게이트 절연막(152, 154)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 절연막(152, 154)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(152, 154)은 서로 동일한 적층 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 게이트 절연막(152, 154)은 서로 다른 적층 구조를 가질 수 있다.
상기 제1 및 제2 게이트 라인(162, 164)은 각각 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 및 제2 게이트 라인(162, 164)은 각각 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
도 1에 예시한 바와 같이, 제1 영역(I)에서, 상기 제1 핀형 활성 영역(FA1, FA2) 중 상기 제1 노말 게이트(NGA)의 양 측에는 각각 제1 소스/드레인 영역(172)이 형성될 수 있다. 또한, 제2 영역(II)에서, 상기 제2 핀형 활성 영역(FB) 중 상기 제2 노말 게이트(NGB)의 양 측에는 제2 소스/드레인 영역(174)이 형성될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 상기 제1 및 제2 핀형 활성 영역(FA1, FA2, FB)의 일부에 형성된 불순물 이온주입 영역을 포함할 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 상기 제1 및 제2 핀형 활성 영역(FA1, FA2, FB)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(172, 174) 중 적어도 하나는 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층을 포함할 수 있다.
도 1 내지 도 4b를 참조하여 설명한 바와 같이, 상기 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)에 형성되는 각각의 소자의 구조 및 특성에 맞도록 선택되는 서로 다른 형상을 가지는 핀형 활성 영역을 포함함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 5에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(200)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 집적회로 소자(200)의 제1 영역(I)에는 일 직선 상에서 서로 이웃하는 복수 쌍의 제1 핀형 활성 영역(FC1, FC2)이 형성되어 있다. 상기 복수 쌍의 제1 핀형 활성 영역(FC1, FC2)은 서로 이격되도록 배치되어 있으며, 상호 평행하게 연장되어 있다. 한 쌍의 제1 핀형 활성 영역(FC1, FC2) 중 하나의 제1 핀형 활성 영역(FC1)과 하나의 제1 핀형 활성 영역(FC2)은 핀 분리 영역(FS)에 형성된 핀 분리용 절연막(120) 및 더미 게이트(DG)를 사이에 두고 일 직선상에 배치되어 있다.
제1 영역(I)에서, 복수의 제1 노말 게이트(NGA)가 상기 복수의 제1 핀형 활성 영역(FC1) 또는 상기 복수의 제1 핀형 활성 영역(FC2)을 교차하는 방향으로 연장되어 있다. 상기 복수의 제1 핀형 활성 영역(FC1) 및 복수의 제1 핀형 활성 영역(FC2)은 각각 도 1 내지 도 3 및 도 4a를 참조하여 제1 핀형 활성 영역(FA1)에 대하여 설명한 바와 같은 구성을 가진다.
상기 집적회로 소자(200)의 제2 영역(II)에는 복수의 제2 핀형 활성 영역(FD)이 형성되어 있다. 상기 복수의 제2 핀형 활성 영역(FD)은 서로 이격되도록 배치되어 있으며, 상호 평행하게 연장되어 있다.
제2 영역(II)에서 복수의 제2 노말 게이트(NGB)가 상기 복수의 제2 핀형 활성 영역(FD)을 교차하는 방향으로 연장되어 있다. 상기 복수의 제2 핀형 활성 영역(FD)은 각각 도 1 내지 도 3 및 도 4b를 참조하여 제2 핀형 활성 영역(FB)에 대하여 설명한 바와 같은 구성을 가진다.
일부 실시예들에서, 상기 집적회로 소자(200)의 제1 영역(I) 및 제2 영역(II)에서, 상기 복수 쌍의 제1 핀형 활성 영역(FC1, FC2) 및 복수의 제2 핀형 활성 영역(FD) 각각의 개수를 조절하여, 상기 제1 영역(I) 및 제2 영역(II)에서 상기 복수의 제1 노말 게이트(NGA) 및 상기 복수의 제2 노말 게이트(NGB)를 포함하는 트랜지스터들의 전류량을 조절할 수 있다.
도 5에서는 제1 영역(I)에서 1 개의 제1 노말 게이트(NGA)가 3 개의 제1 핀형 활성 영역(FC1 또는 FC2)을 교차하여 연장되어 있고, 제2 영역(II)에서 1 개의 제2 노말 게이트(NGB)가 3 개의 제2 핀형 활성 영역(FD)을 교차하여 연장되어 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 5에 예시된 바에 한정되는 것은 아니다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 1 개의 노말 게이트가 2 개 또는 4 개 이상의 핀형 활성 영역을 교차하여 연장되도록 형성될 수 있으며, 상기 노말 게이트가 교차하는 핀형 활성 영역의 개수가 특별히 제한되는 것은 아니다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 6에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(300)는 제1 영역(I) 및 제2 영역(II)을 포함한다.
상기 집적회로 소자(300)의 제1 영역(I)에서, 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역(FA1, FA2)의 위에는 각각 2 개의 제1 노말 게이트(NGA)가 상기 한 쌍의 제1 핀형 활성 영역(FA1, FA2)에 교차하는 방향으로 연장되어 있다.
상기 집적회로 소자(300)의 제2 영역(II)에서, 제2 핀형 활성 영역(FB)의 위에는 2 개의 제2 노말 게이트(NGB)가 상기 제2 핀형 활성 영역(FB)에 교차하는 방향으로 연장되어 있다.
도 6에서는 제1 영역(I)에서 1 개의 제1 핀형 활성 영역(FA1, FA2) 상에 2 개의 제1 노말 게이트(NGA)가 연장되어 있고, 제2 영역(II)에서 1 개의 제2 핀형 활성 영역(FB) 상에 2 개의 제2 노말 게이트(NGB)가 연장되어 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 6에 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 제1 핀형 활성 영역(FA1, FA2) 및 상기 제2 핀형 활성 영역(FB) 상에는 각각 3 개 또는 그 이상의 노말 게이트(NGA, NGB)가 형성될 수 있으며, 그 개수가 특별히 제한되는 것은 아니다.
도 7a 내지 도 7h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7h에는 도 1의 3A - 3A' 선 단면, 3B - 3B' 선 단면, 및 3C - 3C' 선 단면의 주요 구성들이 예시되어 있다. 도 7a 내지 도 7h를 참조하여, 도 1 내지 도 4b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 7h에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 그 후, 상기 기판(110)의 일부를 제거하여, 상기 기판(110)의 제1 영역(I)에는 복수의 제1 트렌치(R1)를 형성하고, 제2 영역(II)에는 복수의 제2 트렌치(R2)를 형성하여, 상기 복수의 제1 및 제2 트렌치(R1, R2)에 의해 정의되는 복수의 예비 활성 영역(F1, F2)을 형성한다. 상기 복수의 예비 활성 영역(F1, F2)은 제1 영역(I)에 형성되는 제1 예비 활성 영역(F1)과, 제2 영역(II)에 형성되는 제2 예비 활성 영역(F2)을 포함한다.
상기 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)은 상기 기판(110)의 주면(110M)에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되며 핀(fin) 형상을 가진다.
일부 실시예들에서, 상기 복수의 제1 및 제2 트렌치(R1, R2)를 형성하기 위하여, 먼저 상기 기판(110)의 상면 중 활성 영역이 될 부분을 덮는 복수의 마스크 패턴(도시 생략)을 형성하고, 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 기판(110)을 식각할 수 있다. 상기 복수의 마스크 패턴은 각각 패드산화막 패턴 및 질화막 패턴이 차례로 적층된 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 7b를 참조하면, 기판(110)의 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 및 제2 트렌치(R1, R2)를 각각 채우는 제1 및 제2 소자분리막(112, 114)을 형성한다.
상기 제1 소자분리막(112) 및 제2 소자분리막(114)은 각각 평탄화된 상면을 가질 수 있다. 제1 영역(I)에서 상기 제1 소자분리막(112)의 상면이 제1 예비 활성 영역(F1)의 상면과 동일 레벨 상에 위치되고, 제2 영역(II)에서 상기 제2 소자분리막(114)의 상면이 제2 예비 활성 영역(F2)의 상면과 동일 레벨 상에 위치될 수 있다.
일부 실시예들에서, 상기 제1 소자분리막(112) 및 제2 소자분리막(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 7c를 참조하면, 제1 영역(I) 중 핀 분리 영역(FS)을 제외한 나머지 영역과 제2 영역(II)에서, 제1 및 제2 예비 활성 영역(F1, F2)의 노출된 상면 및 제1 및 제2 소자분리막(112, 114)의 노출된 상면을 각각 덮는 하드마스크 패턴(710)을 형성한다.
상기 하드마스크 패턴(710)에는 제1 영역(I) 중 핀 분리 영역(FS)을 노출키는 개구(710H)가 형성되어 있다. 상기 하드마스크 패턴(710)은 상기 제1 및 제2 예비 활성 영역(F1, F2)과 상기 제1 및 제2 소자분리막(112, 114)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 하드마스크 패턴(710)은 질화막, SOH (spin on hardmask) 막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 하드마스크 패턴(710)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 7d를 참조하면, 도 7c의 결과물에서 하드마스크 패턴(710)을 식각 마스크로 이용하여, 제1 영역(I)에 형성된 제1 예비 활성 영역(F1) 및 제1 소자분리막(112) 중 상기 하드마스크 패턴(710)의 개구(710H)를 통해 노출되는 부분들을 소정 두께만큼 제거하여, 핀 분리 영역(FS)에 핀 분리용 트렌치(720)를 형성한다.
도 7d에는 상기 기판(110) 상에서 상기 핀 분리용 트렌치(720)의 저면의 레벨이 제1 트렌치(R1)의 저변의 레벨보다 높게 되도록 상기 핀 분리용 트렌치(720)가 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 핀 분리용 트렌치(720)의 저면의 레벨은 상기 제1 트렌치(R1)의 저변의 레벨과 같거나 더 낮을 수도 있다.
도 7e를 참조하면, 제1 영역(I)에서 핀 분리용 트렌치(720)와 하드마스크 패턴(710)의 개구(710H)를 채우는 절연막(730)을 형성한다.
상기 절연막(730)은 후속 공정을 통하여 도 1 및 도 3에 예시한 핀 분리용 절연막(120)을 형성하기 위한 것으로서, 상기 절연막(730)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 절연막(730)의 구성 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 절연막(730)을 형성하기 위한 예시적인 공정에서, 상기 핀 분리용 트렌치(720) 및 상기 하드마스크 패턴(710)의 개구(710H)를 채우면서 상기 하드마스크 패턴(710)의 상면을 덮도록 절연 물질을 퇴적할 수 있다. 그 후, 상기 하드마스크 패턴(710)의 상면이 노출되도록 상기 퇴적된 절연 물질의 일부를 제거하여 평탄화된 상면을 가지는 상기 절연막(730)을 형성할 수 있다.
도 7f를 참조하면, 도 7e의 결과물로부터 하드마스크 패턴(710)을 제거하여, 제1 영역(I) 중 핀 분리 영역(FS)을 제외한 영역과 제2 영역(II)에서, 제1 및 제2 예비 활성 영역(F1, F2)과 상기 제1 및 제2 소자분리막(112, 114) 각각의 상면을 노출시킨다.
도 7g를 참조하면, 도 7f의 결과물로부터 제1 및 제2 소자분리막(112, 114)을 이들의 상면으로부터 일부 제거하는 방법으로 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스(recess) 공정을 수행한다. 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정을 수행하는 동안, 제1 영역(I)의 핀 분리 영역(FS)에 형성된 절연막(730)을 그 상면으로부터 일부 제거한다.
일부 실시예들에서, 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정과, 상기 절연막(730)을 그 상면으로부터 일부 제거하기 위한 공정은 동시에 수행될 수 있으며, 이를 위하여 건식 식각 공정, 예를 들면 RIE (reactive ion etching) 공정을 이용할 수 있다.
상기 제1 및 제2 소자분리막(112, 114)에 대한 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)의 상부가 일부 소모될 수 있다. 상기 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)의 상부에서 일부가 소모되는 원인은 상기 제1 예비 활성 영역(F1) 및 제2 예비 활성 영역(F2)의 상부가 식각 분위기 및/또는 세정 분위기에 노출되고, 이에 따라 식각, 산화 및/또는 세정에 의해 소모됨으로써 야기될 수 있다.
그 결과, 제1 영역(I) 중 핀 분리 영역(FS)에서는 상기 절연막(730)의 남은 부분으로 이루어지는 핀 분리용 절연막(120)이 형성된다. 제1 영역(I) 중 상기 핀 분리 영역(FS)을 제외한 영역에서는 점선으로 표시한 바와 같은 제1 예비 활성 영역(F1)의 표면으로부터 일부가 소모되어, 도 1 내지 도 3과 도 4a를 참조하여 설명한 바와 같은 제1 핀형 활성 영역(FA1)이 얻어지고, 상기 제1 핀형 활성 영역(FA1)의 제1 탑 부분(T1)이 노출될 수 있다. 제2 영역(II)에서는 점선으로 표시한 바와 같은 제2 예비 활성 영역(F2)의 표면으로부터 일부가 소모되어, 도 1 내지 도 3과 도 4b를 참조하여 설명한 바와 같은 제2 핀형 활성 영역(FB)이 얻어지고, 상기 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)이 노출될 수 있다.
보다 상세히 설명하면, 도 7f의 결과물로부터 상기 제1 및 제2 소자분리막(112, 114) 각각의 일부와 상기 절연막(730)의 일부를 제거하는 동안, 제2 영역(II)에서는 상기 제2 소자분리막(114)의 제거량이 증가함에 따라 상기 제2 예비 활성 영역(F2) 중 제2 탑 부분(T2)의 노출 면적이 점차 증가하고, 상기 제2 탑 부분(T2)의 상부 측은 상기 제2 탑 부분(T2)의 하부에 비해 제2 영역(II)의 식각 분위기(750)에 노출되는 시간이 더 길다. 상기 제2 탑 부분(T2)에서 식각 분위기(750)에 노출되는 부분은 그 외측 표면으로부터 소정 두께만큼 상기 제2 영역(II)의 식각 분위기(750)에 의해 소모될 수 있다. 그 결과, 상기 제2 탑 부분(T2)에서 상기 제2 예비 활성 영역(F2)과는 다른 폭 및 형상을 가지는 상기 제2 핀형 활성 영역(FB)이 얻어질 수 있다. 상기 제2 탑 부분(T2) 중 그 외측 표면에서 상기 식각 분위기(750)에 의해 소모되는 양 또는 두께는 제2 베이스 부분(B2)에 가까울수록 작아질 수 있다.
제2 영역(II)에서와는 달리, 제1 영역(I)에서는 핀 분리 영역(FS)이 포함되어 있다. 이에 따라, 도 7f의 결과물로부터 제1 소자분리막(112)의 일부를 제거하는 동안, 제1 영역(I)에서는 제2 영역(II)에서와 유사하게, 제1 소자분리막(112)의 제거량이 증가함에 따라 상기 제1 예비 활성 영역(F1) 중 제1 탑 부분(T1)의 노출 부분이 점차 증가하고, 상기 제1 탑 부분(T1)의 상부 측은 상기 제1 탑 부분(T1)의 하부에 비해 제1 영역(I)의 식각 분위기(760)에 노출되는 시간이 더 길다. 상기 제1 탑 부분(T1) 중 제1 영역(I)의 식각 분위기(760)에 노출되는 부분은 그 외측 표면으로부터 소정 두께만큼 상기 제1 영역(I)의 식각 분위기(760)에 의해 소모될 수 있다. 게다가, 상기 핀 분리 영역(FS)에 있는 상기 절연막(730)이 제거되면서 제1 영역(I)의 식각 분위기(760)에 영향을 미칠 수 있다, 즉, 상기 절연막(730)은 상기 제1 소자분리막(112)에 비해 더 큰 두께를 가지는 것으로서, 상기 절연막(730)이 건식 식각되는 동안, 상기 절연막(730)의 식각에 관여했던 반응성 이온들이 스캐터링(scattering)될 수 있고, 이와 같이 스캐터링되는 반응성 이온들은 상기 절연막(730)의 주위에 있는 제1 예비 활성 영역(F1) 중 제1 소자분리막(112) 위로 돌출되는 제1 탑 부분(T1)에 충돌할 수 있다. 이와 같이, 제1 영역(I)의 식각 분위기(760)는 상기 제1 탑 부분(T1)의 소모량을 증가시킴으로써 상기 제1 탑 부분(T1)의 형상에 영향을 미치는 반응성 이온들을 포함하며, 이에 따라 상기 제1 예비 활성 영역(F1)의 제1 탑 부분(T1)이 상기 제1 영역(I)의 식각 분위기(760)에 의해 그 외측 표면으로부터 소모되는 양 또는 두께는 상기 핀 분리 영역(FS)을 포함하지 않는 제2 영역(II)에서 상기 제2 탑 부분(T2)이 상기 제2 영역(II)의 식각 분위기(750)에 의해 소모되는 양 또는 두께보다 더 클 수 있다. 상기 제1 탑 부분(T1) 중 그 외측 표면에서 상기 식각 분위기(760)에 의해 소모되는 양 또는 두께는 제1 베이스 부분(B1)에 가까울수록 작아질 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 핀형 활성 영역(FA1, FB)이 형성되고, 제1 영역(I)의 핀 분리 영역(FS)에서 상기 핀 분리용 절연막(120)이 형성된 후, 도 7g에 예시한 바와 같이, 제1 영역(I)에서 상기 핀 분리용 절연막(120)의 상면의 높이가 상기 제1 핀형 활성 영역(FA1)의 최상부의 높이보다 더 크게 될 수 있다. 즉, 상기 제1 핀형 활성 영역(FA1)의 최상부의 높이와 상기 핀 분리용 절연막(120)의 상면의 높이와의 차이(ΔH)는 0 보다 더 클 수 있다. 그러나, 본 발명의 기술적 사상은 도 7g에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 제1 영역(I)에서 상기 제1 핀형 활성 영역(FA1)의 최상부의 높이와 상기 핀 분리용 절연막(120)의 상면의 높이는 대략 동일할 수 있다.
제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(FA1, FB)의 제1 및 제2 탑 부분(T1, T2)이 노출된 후, 상기 제1 및 제2 탑 부분(T1, T2)에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 및 제2 탑 부분(T1, T2) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 7h를 참조하면, 제1 영역(I)에서 노출된 제1 핀형 활성 영역(FA1)의 제1 탑 부분(T1)을 차례로 덮는 제1 게이트 절연막(152) 및 제1 게이트 라인(162)과, 제2 영역(II)에서 노출된 제2 핀형 활성 영역(FB)의 제2 탑 부분(T2)을 차례로 덮는 제2 게이트 절연막(154) 및 제2 게이트 라인(164)을 형성한다.
제1 영역(I)에서 제1 게이트 절연막(152) 및 제1 게이트 라인(162)을 형성하는 동안, 핀 분리 영역(FS)에서 핀 분리용 절연막(120) 위에 제1 게이트 절연막(152) 및 더미 게이트(DG)가 동시에 형성될 수 있다.
상기 제1 게이트 라인(162) 및 상기 제2 게이트 라인(164)은 각각 도 1에 예시한 제1 노말 게이트(NGA) 및 제2 노말 게이트(NGB)를 구성할 수 있다.
제1 영역(I)에서 상기 제1 핀형 활성 영역(FA1) 중 상기 제1 게이트 라인(162)의 양측에 제1 소스/드레인 영역(172)(도 1 참조)을 형성하고, 제2 영역(II)에서 상기 제2 핀형 활성 영역(FB) 중 상기 제2 게이트 라인(164)의 양측에 제2 소스/드레인 영역(174)(도 1 참조)을 형성하여, 도 1 내지 도 4b에 예시한 집적회로 소자(100)를 제조할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(162, 164)과 상기 더미 게이트(DG)는 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 제1 및 제2 핀형 활성 영역(FA1, FB)의 제1 및 제2 탑 부분(T1, T2)은 각각 제1 및 제2 핀형 트랜지스터(TR1, TR2)의 채널 영역으로 제공될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 라인(162, 164)과 상기 더미 게이트(DG)를 RPG 공정에 의해 형성하기 위하여, 먼저 상기 제1 및 제2 탑 부분(T1, T2)과 상기 제1 및 제2 소자분리막(112, 114) 위에 복수의 게이트 공간을 제공하는 복수의 절연 스페이서(도시 생략) 및 게이트간 절연막(도시 생략)을 형성할 수 있다. 그 후, 상기 복수의 절연 스페이서에 의해 한정되는 복수의 게이트 공간 내에 상기 제1 및 제2 게이트 절연막(152, 154)과 상기 제1 및 제2 게이트 라인(162, 164)을 차례로 형성할 수 있다.
도 7a 내지 도 7h를 참조하여 설명한 집적회로 소자(100)의 제조 방법에 따르면, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 형상을 가지는 핀형 활성 영역을 형성함으로써, 고도로 스케일링된 핀 전계효과 트랜지스터에서 누설 전류의 제어가 용이하고, 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 형성할 수 있다.
이상, 도 7a 내지 도 7h를 참조하여 도 1 내지 도 4b에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 5에 예시한 집적회로 소자(200)와, 도 6에 예시한 집적회로 소자(300)도 용이하게 제조할 수 있음을 당 업자들은 잘 알 수 있을 것이다.
도 8은 본 발명의 기술적 사상에 의한 메모리 모듈(1400)의 평면도이다.
메모리 모듈(1400)은 모듈 기판(1410)과, 상기 모듈 기판(1410)에 부착된 복수의 반도체 칩(1420)을 포함한다.
상기 반도체 칩(1420)은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함한다. 상기 반도체 칩(1420)은 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
상기 모듈 기판(1410)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1430)가 배치된다. 상기 모듈 기판(1410) 상에는 세라믹 디커플링 커패시터(1440)가 배치된다. 본 발명이 기술적 사상에 의한 메모리 모듈(1400)은 도 8에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 9를 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인(/BL)이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300), 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 제1 소자분리막, 114: 제2 소자분리막, 152: 제1 게이트 절연막, 154: 제2 제1 게이트 절연막, 162: 제1 게이트 라인, 164: 제2 게이트 라인, B1: 제1 베이스 부분, B2: 제2 베이스 부분, T1: 제1 탑 부분, T2: 제2 탑 부분.

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역으로부터 제1 방향으로 돌출되는 제1 탑 부분(top portion)을 가지는 제1 핀형 활성 영역과,
    상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 탑 부분의 폭보다 더 큰 폭을 가지는 제2 탑 부분을 가지는 제2 핀형 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 핀형 활성 영역은
    상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과,
    상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과,
    상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과,
    상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 제1 미들 섹션 활성 영역에서, 상기 제2 경사각은 0 도와 같거나 더 크고 상기 제1 경사각보다 작은 범위 내에서 선택되는 경사각을 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제2항에 있어서,
    상기 제1 핀형 활성 영역은 상기 기판으로부터 상기 제1 방향으로 돌출되어 있고 소자분리막으로 덮이는 측벽을 가지는 베이스 부분을 더 포함하고,
    상기 제1 하부 섹션 활성 영역은 상기 베이스 부분으로부터 상기 제1 방향으로 돌출되어 있는 것을 특징으로 하는 집적회로 소자.
  5. 제2항에 있어서,
    상기 제1 하부 섹션 활성 영역의 저면은 제1 폭을 가지고,
    상기 제1 미들 섹션 활성 영역의 저면은 상기 제1 폭보다 작은 제2 폭을 가지고,
    상기 제1 상부 섹션 활성 영역의 저면은 상기 제2 폭과 같거나 더 작은 제3 폭을 가지고,
    상기 제1 팁 활성 영역의 저면은 상기 제3 폭보다 더 작은 제4 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  6. 제2항에 있어서,
    상기 제1 핀형 활성 영역은 상기 기판으로부터 상기 제1 방향으로 돌출되어 있고 소자분리막으로 덮이는 측벽을 가지는 베이스 부분을 더 포함하고,
    상기 제1 핀형 활성 영역의 높이는 상기 베이스 부분의 저면의 폭의 적어도 4 배인 것을 특징으로 하는 집적회로 소자.
  7. 제2항에 있어서,
    상기 제1 하부 섹션 활성 영역으로부터 상기 제1 팁 활성 영역까지의 높이는 상기 제1 하부 섹션 활성 영역의 저면의 폭의 적어도 3 배인 것을 특징으로 하는 집적회로 소자.
  8. 제2항에 있어서,
    상기 제1 방향에서 상기 제1 팁 활성 영역의 높이는 상기 제1 하부 섹션 활성 영역, 상기 제1 미들 섹션 활성 영역, 및 상기 제1 상부 섹션 활성 영역 중 적어도 하나의 높이보다 작은 것을 특징으로 하는 집적회로 소자.
  9. 제2항에 있어서,
    상기 제1 경사 측벽, 상기 제2 경사 측벽, 상기 제3 경사 측벽, 및 상기 라운딩된 외측 표면을 각각 덮도록 연장되는 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 제1 경사 측벽, 상기 제2 경사 측벽, 상기 제3 경사 측벽, 및 상기 라운딩된 외측 표면을 각각 덮는 게이트 라인을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역으로부터 제1 방향으로 돌출되는 제1 탑 부분(top portion)을 가지는 적어도 하나의 제1 핀형 활성 영역과,
    상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 탑 부분의 형상과 다른 형상을 가지는 제2 탑 부분을 가지는 제2 핀형 활성 영역을 포함하고,
    상기 제1 탑 부분은
    상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과,
    상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과,
    상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과,
    상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 제2 탑 부분은 상기 제1 탑 부분의 폭보다 더 큰 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  12. 제10항에 있어서,
    상기 제2 탑 부분은
    상기 제1 하부 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제1 경사각보다 작은 제4 경사각으로 연장되는 제4 경사 측벽을 가지는 제2 하부 섹션 활성 영역과,
    상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 미들 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제2 경사각보다 작은 제5 경사각으로 연장되는 제2 미들 섹션 활성 영역과,
    상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 상부 섹션 활성 영역과 동일 레벨에 형성되는 제2 상부 섹션 활성 영역과,
    상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 팁 활성 영역과 동일 레벨에 형성되는 제2 팁 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 제12항에 있어서,
    상기 제2 하부 섹션 활성 영역, 상기 제2 미들 섹션 활성 영역, 상기 제2 상부 섹션 활성 영역, 및 상기 제2 팁 활성 영역은 일체로 연결되어 있는 것을 특징으로 하는 집적회로 소자.
  14. 제12항에 있어서,
    상기 제1 팁 활성 영역은 제1 곡률 반경을 가지고, 상기 제2 팁 활성 영역은 상기 제1 곡률 반경보다 더 큰 제2 곡률 반경을 가지는 것을 특징으로 하는 집적회로 소자.
  15. 제12항에 있어서,
    상기 제1 팁 활성 영역의 저면은 제1 폭을 가지고, 상기 제2 팁 활성 영역의 저면은 상기 제1 폭보다 더 큰 제2 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  16. 제10항에 있어서,
    상기 적어도 하나의 제1 핀형 활성 영역은 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역을 포함하고,
    상기 한 쌍의 제1 핀형 활성 영역은 서로 동일한 형상의 상기 제1 탑 부분을 포함하는 것을 특징으로 하는 집적회로 소자.
  17. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역으로부터 제1 방향으로 돌출되고 서로 이웃하며 일직선 상에서 연장되어 있는 한 쌍의 제1 핀형 활성 영역과,
    상기 제1 영역에서 상기 한 쌍의 제1 핀형 활성 영역의 사이에 형성된 핀 분리용 절연막과,
    상기 제2 영역으로부터 상기 제1 방향으로 돌출되고 상기 한 쌍의 핀형 활성 영역의 형상과 다른 형상을 가지는 제2 핀형 활성 영역을 포함하고,
    상기 한 쌍의 제1 핀형 활성 영역의 폭은 상기 제2 핀형 활성 영역의 폭보다 더 작은 것을 특징으로 하는 집적회로 소자.
  18. 제17항에 있어서,
    상기 한 쌍의 제1 핀형 활성 영역은 각각
    제1 소자분리막으로 덮이는 측벽을 가지는 제1 베이스 부분과,
    상기 제1 베이스 부분으로부터 상기 제1 방향으로 돌출되어 있고 제1 게이트 라인으로 덮이는 제1 탑 부분을 포함하고,
    상기 제2 핀형 활성 영역은
    제2 소자분리막으로 덮이는 측벽을 가지는 제2 베이스 부분과,
    상기 제2 베이스 부분으로부터 상기 제1 방향으로 돌출되어 있고 제2 게이트 라인으로 덮이는 제2 탑 부분을 포함하고,
    상기 제1 탑 부분의 폭은 상기 제2 탑 부분의 폭보다 더 작은 것을 특징으로 하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 제1 탑 부분은
    상기 제1 방향에 대하여 제1 경사각으로 연장되는 제1 경사 측벽을 가지는 제1 하부 섹션 활성 영역과,
    상기 제1 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제1 경사각보다 작은 제2 경사각으로 연장되는 제2 경사 측벽을 가지는 제1 미들 섹션 활성 영역과,
    상기 제1 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 상기 제1 방향에 대하여 상기 제2 경사각보다 큰 제3 경사각으로 연장되는 제3 경사 측벽을 가지는 제1 상부 섹션 활성 영역과,
    상기 제1 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고 라운딩된 외측 표면을 가지는 제1 팁 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  20. 제18항에 있어서,
    상기 제2 탑 부분은
    상기 제1 하부 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제1 경사각보다 작은 제4 경사각으로 연장되는 제4 경사 측벽을 가지는 제2 하부 섹션 활성 영역과,
    상기 제2 하부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 미들 섹션 활성 영역과 동일 레벨에 형성되고, 상기 제2 경사각보다 작은 제5 경사각으로 연장되는 제2 미들 섹션 활성 영역과,
    상기 제2 미들 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 상부 섹션 활성 영역과 동일 레벨에 형성되는 제2 상부 섹션 활성 영역과,
    상기 제2 상부 섹션 활성 영역으로부터 상기 제1 방향으로 돌출되고, 상기 제1 팁 활성 영역과 동일 레벨에 형성되는 제2 팁 활성 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
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