CN105938833A - 包括具有不同形状的鳍式有源区集成电路器件 - Google Patents

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Abstract

一种集成电路器件可以包括具有第一区和第二区的衬底以及彼此相邻并在直线方向上延伸的一对第一鳍形有源区，每个第一鳍形有源区具有在第一方向上从第一区突出的第一形状。鳍分隔绝缘膜可在第一区中位于所述一对第一鳍形有源区之间，并且第二鳍形有源区可以在第一方向上从第二区突出并具有与第一形状不同的第二形状，其中，所述一对第一鳍形有源区中的每一个的各个宽度小于第二鳍形有源区的相应宽度。

Description

包括具有不同形状的鳍式有源区集成电路器件
相关申请的交叉引用
本申请要求于2015年3月3日在韩国知识产权局提交的韩国专利申请No.10-2015-0029863的优先权，该申请的公开内容以引用的方式合并于此。
技术领域
本发明构思提供了一种集成电路器件，其具有在能够在大规模集成电路器件中提高多栅极晶体管的性能的结构。
背景技术
作为对于功率晶体管体系结构的限制的响应，已经实现了包括衬底上的鳍形有源区和鳍形有源区上的栅极的多栅极晶体管。
发明内容
根据本发明构思的一种集成电路器件包括：衬底，其具有第一区和第二区；以及彼此相邻并在直线方向上延伸的一对第一鳍形有源区，每个第一鳍形有源区具有在第一方向上从第一区突出的第一形状。鳍分隔绝缘膜可在第一区中位于所述一对第一鳍形有源区之间，并且第二鳍形有源区可以在第一方向上从第二区突出并具有与第一形状不同的第二形状，其中，所述一对第一鳍形有源区中的每一个的各个宽度小于第二鳍形有源区的相应宽度。
根据本发明构思的一种集成电路器件可以包括具有第一区和第二区的衬底。第一鳍形有源区可位于第一区中并且可包括在第一方向上从衬底突出的第一顶部，所述第一顶部具有在第二方向上与第一顶部的相对侧壁交叉地在第一位置处测量的第一宽度。第二鳍形有源区可位于第二区中并且可包括在第一方向上从衬底突出的第二顶部，所述第二顶部具有在第二方向上与第二顶部的相对侧壁交叉地在对应于第一位置的第二位置处测量的第二宽度，其中，第二宽度大于第一宽度。
根据本发明构思的一种集成电路器件可以包括具有第一区和第二区的衬底。彼此相邻并且在直线方向上延伸的一对具有第一形状的第一鳍形有源区可以在第一方向上从第一区突出。鳍分隔绝缘膜可在第一区中位于所述一对第一鳍形有源区之间，并且第二鳍形有源区可以在第一方向上从第二区突出并具有与第一形状不同的第二形状，其中，所述一对第一鳍形有源区中的每一个的各个宽度小于第二鳍形有源区的相应宽度。
附图说明
图1是根据本发明构思的实施例的集成电路器件的平面布局图；
图2是沿图1的线2A-2A'和线2B-2B'截取的集成电路器件的剖面图；
图3是沿图1的线3A-3A'、线3B-3B'和线3C-3C'截取的集成电路器件的剖面图；
图4A是根据本发明构思的实施例的集成电路器件的第一鳍形有源区的放大剖面图；
图4B是根据本发明构思的实施例的集成电路器件的第二鳍形有源区的放大剖面图；
图5是根据本发明构思的实施例的集成电路器件的平面布局图；
图6是根据本发明构思的实施例的集成电路器件的平面布局图；
图7A至图7H是示出了制造根据本发明构思的集成电路器件的方法的截面图；
图8是根据本发明构思的实施例的存储器模块的平面图；
图9是示出了根据本发明构思的实施例的包括显示器驱动器IC(DDI)的显示设备的示意性框图；
图10是示出了根据本发明构思的实施例的互补金属氧化物半导体(CMOS)反相器的电路图；
图11是示出了根据本发明构思的实施例的CMOS静态随机存取存储器(SRAM)装置的电路图；
图12是示出了根据本发明构思的实施例的CMOS NAND电路的电路图；
图13是示出了根据本发明构思的实施例的电子系统的框图；以及
图14是示出了根据本发明构思的实施例的电子系统的框图。
具体实施方式
在下文中，将参考示出了本发明的示例性实施例的附图更加充分地描述本发明构思。在附图中，相同的元件标记有相同的附图标记，并且将省略对其重复说明。
然而，本发明构思可以实现为多种不同形式，并且不应当解释为限于在此所阐述的示例性实施例。相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将向本领域普通技术人员完整地传达本发明的范围。
在本说明书中，使用诸如“第一”、“第二”等术语来描述各种元件、区、层和/或部件。然而，显而易见的是，这些元件、区、层和/或部件不由这些术语所限定。这些术语不应解释为指明任何特定的顺序或者一个元件是否处于上面或下面或者是较高级的或较低级的，而是仅用于将一个元件、区、层或部件与另一个元件、区、层或部件区分开。因此，将要描述的第一元件、第一区、第一层或第一部件也可被称作第二元件、第二区、第二层或第二部件，而没有背离本发明构思的指教。例如，在不脱离本发明构思的范围的情况下，第一部件可以被称作第二部件，而类似地，第二部件可以被称作第一部件。
除外另外进行限定，否则在本说明书中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。除非本文中明确这样定义，否则诸如通用在词典中使用和定义的那些术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释这些术语。
当以另一方式实现一个实施例时，预定的工艺顺序可以与所描述的一种方式不同。例如，连续描述的两个工艺可以实质上同时来执行，或者可以按照与描述的顺序相反的顺序来执行。
在附图中，例如，根据制造工艺和/或容差，所示的元件的形状会改变。因此，本发明构思不应被解释为限于本文所阐述的各实施例，而是应当包括例如由于制造过程中所造成的形状方面的变化。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和全部组合。
图1是根据本发明构思的实施例的集成电路器件100的平面布局图。
参考图1，集成电路器件100可以包括第一区I和第二区II。
第一区I和第二区II可彼此相邻或者可彼此分离。在一些实施例中，第一区I和第二区II可执行相同或相似的功能。在一些实施例中，第一区I和第二区II可执行不同的功能。例如，第一区I可以作为逻辑区的一部分，第二区II可以作为逻辑区的另一部分。在一些实施例中，第一区I可为选自存储器区和非存储器区中的一个区，而第二区II可为选自存储器区和非存储器区中的另一个区。
逻辑区可以包括各种类型的逻辑单元，其包括诸如晶体管、寄存器等多个电路元件作为执行期望逻辑功能的标准单元(例如，缓冲器)。例如，逻辑单元可以包括AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FIL(滤波器)、多路器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器、锁存器等。然而，上述各单元仅仅是示例，根据本发明的逻辑单元不限于此。
存储器区可以包括SRAM区、DRAM区、MRAM区、RRAM区或PRAM区。非存储器区可以包括逻辑区。
集成电路器件100的第一区I可以包括彼此相邻并在直线方向上延伸的一对鳍形有源区FA1和FA2以及延伸为与所述一对鳍形有源区FA1和FA2交叉的多个第一常规栅极NGA。第一鳍形晶体管TR1可以形成在所述一对第一鳍形有源区FA1和FA2与所述多个第一常规栅极NGA彼此交叉的任何位置。
所述一对第一鳍形有源区FA1和FA2可以彼此分离，并且可以通过形成在它们之间的鳍分隔区FS中的鳍分隔绝缘膜120分隔开。鳍分隔绝缘膜120可以在与所述多个第一常规栅极NGA平行的方向上延伸。伪栅极DG可以形成在位于一对常规栅极NGA之间的鳍分隔绝缘膜120上。伪栅极DG可以形成为与鳍分隔绝缘膜120垂直地重叠，并且可以在与所述多个第一常规栅极NGA平行的方向上延伸。
集成电路器件100的第二区II可以包括第二鳍形有源区FB和延伸为与第二鳍形有源区FB交叉的第二常规栅极NGB。第二鳍形晶体管TR2可以形成在第二鳍形有源区FB与第二常规栅极NGB交叉的位置处。
在图1中，在第一区I中示出了一对第一鳍形有源区FA1和FA2，并且在第二区II中示出了单个第二鳍形有源区FB，但是本发明不限于此。例如，可以在第一区I和第二区II的每一个中形成两个或更多的鳍形有源区，并且所述两个或更多的鳍形有源区的数量并没有特别限定。
图2是沿图1的线2A-2A'和线2B-2B'截取的集成电路器件的剖面图。图3是沿图1的线3A-3A'、线3B-3B'和线3C-3C'截取的集成电路器件的剖面图。
在所述一对第一鳍形有源区FA1和FA2之中，在下面提供的第一鳍形有源区FA1的详细描述可以应用于第一鳍形有源区FA2。在一些实施例中，所述一对第一鳍形有源区FA1和FA2可以具有关于鳍分隔绝缘膜120的对角线形状。
参考图1至图3，形成在集成电路器件100的第一区I中的第一鳍形有源区FA1可以在垂直于衬底110的主表面110M的第一方向(Z方向)上从衬底110突出。第一鳍形有源区FA1可以在衬底110上在垂直于第一方向(Z方向)的第二方向(X方向)上延伸。第一鳍形有源区FA1可以包括第一基部B1和第一顶部T1，第一基部B1具有被第一器件隔离膜112覆盖的侧壁，第一顶部T1在第一方向(Z方向)上从第一基部B1延伸并且从第一器件隔离膜112突出。
如图3所示，在第一区I中，第一鳍形有源区FA1的第一顶部T1的最上面部分的高度与鳍分隔绝缘膜120的顶表面的高度之间的差ΔH可大于0。换言之，鳍分隔绝缘膜120的顶表面的高度可以大于第一鳍形有源区FA1的最上面部分的高度。然而，本发明构思不限于图3所示。例如，在第一区I中，第一鳍形有源区FA1的最上面部分的高度和鳍分隔绝缘膜120的顶表面的高度可以大致相同。
形成在集成电路器件100的第二区II中的第二鳍形有源区FB可以在垂直于衬底110的主表面110M的第一方向(Z方向)上从衬底110突出。第二鳍形有源区FB可以在衬底110上在垂直于第一方向(Z方向)的第二方向(X方向)上延伸。第二鳍形有源区FB可以包括第二基部B2和第二顶部T2，第二基部B2具有被第二器件隔离膜114覆盖的侧壁，第二顶部T2在第一方向(Z方向)上从第二基部B2延伸并且从第二器件隔离膜114突出。
衬底110可包括诸如Si或Ge之类的半导体，或者可包括诸如SiGe、SiC、GaAs、InAs或InP之类的化合物半导体。作为另一示例，衬底110可具有绝缘体上硅(SOI)结构。衬底110可包括导电区，例如，杂质掺杂的阱或杂质掺杂的结构。一对第一鳍形有源区FA1和FA2以及第二鳍形有源区FB可以通过蚀刻衬底110的一部分形成，并且可以由与衬底110的材料相同的材料形成。
第一器件隔离膜112和第二器件隔离膜114中的每一个可以包括氧化物膜、氮化物膜或者它们的组合。
形成在第一区I中的第一鳍形有源区FA1的第一基部B1和形成在第二区II中的第二鳍形有源区FB的第二基部B2可以具有大致相同的形状。例如，第一基部B1的底表面的宽度BW1和第二基部B2的底表面的宽度BW2可大致相同。第一基部B1的高度BH1和第二基部B2的高度BH2可大致相同。
如图2所示，形成在第一区I中的第一鳍形有源区FA1的第一顶部T1可包括从第一基部B1开始在第一方向(Z方向)上顺序排列并且为单一结构的第一下部有源区132、第一中部有源区134、第一上部有源区136和第一末端有源区138。例如，在一些实施例中，可以从提供相应有源区的材料来蚀刻第一顶部T1。
在第一区I中，第一下部有源区132可位于第一基部B1上的第一水平高度LV1。第一中部有源区134可位于在第一基部B1上高于第一水平高度LV1的第二水平高度LV2。第一上部有源区136可位于第一基部B1上高于第二水平高度LV2的第三水平高度LV3。第一末端有源区138可位于第一基部B1上高于第三水平高度LV3的第四水平高度LV4。
图4A是根据本发明构思的实施例参照图1至图3描述的一对第一鳍形有源区FA1和FA2之中的第一鳍形有源区FA1的放大剖面图。
图4A示出了一对第一鳍形有源区FA1和FA2之中的第一鳍形有源区FA1。第一鳍形有源区FA1的描述可应用于其他第一鳍形有源区FA2的描述。
参考图4A，在第一鳍形有源区FA1中，第一下部有源区132可在第一方向(Z方向)上位于第一基部B1之上或从第一基部B1突出，并且具有第一倾斜侧壁SA1，其延伸以具有第一倾角θA1。在此方面，第一区I中的“倾角”表示相对于与衬底110的主表面110M垂直的方向和第一鳍形有源区FA1的倾斜侧壁而测量的角度，所述与衬底110的主表面110M垂直的方向在与第一鳍形有源区FA1延伸的方向相同的方向上延伸(例如，X-Z平面)。第一下部有源区132可具有第一高度HA1。
第一中部有源区134可在第一方向(Z方向)上位于第一下部有源区132之上或从第一下部有源区132突出，并且具有第二倾斜侧壁SA2，其延伸以具有小于第一倾角θA1的第二倾角θA2。第一中部有源区134可具有第二高度HA2。在一些实施例中，第一中部有源区134的第二高度HA2可大于第一下部有源区132的第一高度HA1。
第一上部有源区136可在第一方向(Z方向)上位于第一中部有源区134之上或从第一中部有源区134突出，并且具有第三倾斜侧壁SA3，其延伸以具有大于第二倾角θA2的第三倾角θA3。第一上部有源区136可具有第三高度HA3。在一些实施例中，第一上部有源区136的第三高度HA3可小于第一中部有源区134的第二高度HA2。
第一末端有源区138可在第一方向(Z方向)上位于第一上部有源区136之上或从第一上部有源区136突出，并且具有圆形上表面RA或者至少一些部分(诸如边缘)为圆形。第一末端有源区138可具有第四高度HA4。第一末端有源区138的圆形上表面RA可以具有根据第一末端有源区138的第一末端宽度TW1和第四高度HA4确定的预定曲率半径。
在一些实施例中，第二倾斜侧壁SA2在第一中部有源区134中可以具有等于或大于0度并且小于第一倾角θA1的第二倾角θA2(0°≤θA2＜θA1)。在此方面，第二倾角θA2为0度的情况可以表示第二倾斜侧壁SA2在垂直于衬底110的主表面110M的平面(例如，X-Z平面)上延伸。
第一基部B1可具有第四倾斜侧壁SA4，其相对于第一方向(Z方向)以第四倾角θA4延伸(θA4＜θA1)。如图2和图3所示，第一基部B1的第四倾斜侧壁SA4可被第一器件隔离膜112覆盖。在一些实施例中，第四倾斜侧壁SA4被第一器件隔离膜112完全覆盖。
在第一区I的第一鳍形有源区FA1中，第一下部有源区132的底表面(或部分)132L在第一鳍形有源区FA1的宽度方向(Y方向)上可具有第一宽度WA1。第一宽度WA1可小于第一基部B1的底表面(或部分)B1L的宽度BW1(WA1＜BW1)。第一中部有源区134的底表面(或部分)134L在第一鳍形有源区FA1的宽度方向(Y方向)上可具有小于第一宽度WA1的第二宽度WA2(WA2＜WA1)。第一上部有源区136的底表面(或部分)136L在第一鳍形有源区FA1的宽度方向(Y方向)上可具有小于第二宽度WA2的第三宽度WA3(WA3＜WA2)。第一末端有源区138的底表面(或部分)138L在第一鳍形有源区FA1的宽度方向(Y方向)上可具有小于第三宽度WA3的第一末端宽度TW1(TW1＜WA3)。在一些实施例中，各部分132L、134L、136L和138L可对应于定义各个倾角θA1、θA2和θA3的部位。
在一些实施例中，第一鳍形有源区FA1可具有相对较高的高宽比，并且其高度FH1可为第一基部B1的底表面B1L的宽度BW1的至少4倍。在一些实施例中，从第一下部有源区132的底表面132L到第一末端有源区138的顶点的高度TH1可以为第一下部有源区132的底表面132L的第一宽度WA1的至少3倍。
在一些实施例中，第一末端有源区138的第四高度HA4可小于第一下部有源区132的第一高度HA1、第一中部有源区134的第二高度HA2和第一上部有源区136的第三高度HA3中的至少一个。
如图3所示，集成电路器件100的第一区I的第一鳍形晶体管TR1可以包括覆盖第一鳍形有源区FA1的第一顶部T1的第一栅极介电膜152以及覆盖第一鳍形有源区FA1的第一顶部T1的第一栅线162，第一栅极介电膜152置于第一鳍形有源区FA1的第一顶部T1和第一栅线162之间。第一栅线162可以包括图1中示出的第一常规栅极NGA。
第一栅极介电膜152可延伸以覆盖第一顶部T1的第一倾斜侧壁SA1、第二倾斜侧壁SA2、第三倾斜侧壁SA3和圆形上表面RA。第一栅线162可覆盖第一顶部T1的第一倾斜侧壁SA1、第二倾斜侧壁SA2、第三倾斜侧壁SA3和圆形上表面RA，第一栅极介电膜152置于第一栅线与第一顶部T1的第一倾斜侧壁SA1、第二倾斜侧壁SA2、第三倾斜侧壁SA3和圆形上表面RA之间。
参考图1至图3，形成在第二区II中的第二鳍形有源区FB的第二顶部T2可包括在第一方向(Z方向)上顺序排列在第二基部B2上并且彼此一体化连接为单一结构的第二下部有源区142、第二中部有源区144、第二上部有源区146和第二末端有源区148。例如，在一些实施例中，从衬底110的有源区形成第二顶部T2以具有所示出的轮廓。
第二下部有源区142可位于第一水平高度LV1，其与第一下部有源区132的第一水平高度LV1是相同的水平高度。第二中部有源区144可位于第二水平高度LV2，其与第一中部有源区134的第二水平高度LV2是相同的水平高度。第二上部有源区146可位于第三水平高度LV3，其与第一上部有源区136的第三水平高度LV3是相同的水平高度。第二末端有源区148可位于第四水平高度LV4，其与第一末端有源区138的第四水平高度LV4是相同的水平高度。
图4B是根据本发明构思的实施例参照图1至图3描述的第二鳍形有源区FB的放大剖面图。
参考图4B，在第二鳍形有源区FB中，第二下部有源区142可在第一方向(Z方向)上位于第二基部B2之上或从第二基部B2突出，并且具有第一倾斜侧壁SB1，其具有第一倾角θB1。在此方面，第二区II中的“倾角”表示相对于与衬底110的主表面110M垂直的方向和第二鳍形有源区FB的倾斜侧壁而测量的角度，所述与衬底110的主表面110M垂直的方向在与第二鳍形有源区FB延伸的方向相同的方向上延伸(例如，X-Z平面)。第二下部有源区142可具有第一高度HB1。
第二下部有源区142中包括的第一倾斜侧壁SB1的第一倾角θB1可小于形成在第一区I内的第一下部有源区132中包括的第一倾斜侧壁SA1的第一倾角θA1(参见图4A)(θB1＜θA1)。
第二中部有源区144可在第一方向(Z方向)上位于第二下部有源区142之上或从第二下部有源区142突出，并且具有第二倾斜侧壁SB2，其具有小于第一倾角θB1的第二倾角θB2。第二中部有源区144中包括的第二倾斜侧壁SB2的第二倾角θB2可小于形成在第一区I内的第一中部有源区134中包括的第二倾斜侧壁SA2的第二倾角θA2(参见图4A)(θB2＜θA2)。在一些实施例中，第二中部有源区144中包括的第二倾斜侧壁SB2的第二倾角θB2可为0度。第二中部有源区144可具有第二高度HB2。在一些实施例中，第二中部有源区144的第二高度HB2可大于第二下部有源区142的第一高度HB1(HB1＜HB2)。
第二上部有源区146可在第一方向(Z方向)上位于第二中部有源区144之上或从第二中部有源区144突出，并且具有第三倾斜侧壁SB3，其具有大于第二倾角θB2的第三倾角θB3。在一些实施例中，第二上部有源区146中包括的第三倾斜侧壁SB3的第三倾角θB3可小于形成在第一区I内的第一上部有源区136中包括的第三倾斜侧壁SA3的第三倾角θA3。第二上部有源区146可具有第三高度HB3。在一些实施例中，第二上部有源区146的第三高度HB3可小于或等于第二中部有源区144的第二高度HB2(HB3≤HB2)。
第二末端有源区148可在第一方向(Z方向)上位于第二上部有源区146之上或从第二上部有源区146突出，并且具有圆形上表面RB或者至少一些部分(诸如边缘)为圆形。第二末端有源区148可具有第四高度HB4。第二末端有源区148的圆形上表面RB可以具有根据第二末端有源区148的第二末端宽度TW2和第四高度HB4确定的预定曲率半径。在一些实施例中，第二末端有源区148的圆形上表面RB的曲率半径可大于第一末端有源区138的圆形上表面RA的曲率半径。
在一些实施例中，第二倾斜侧壁SB2在第二中部有源区144中可以具有等于或大于0度并且从小于第一倾角θB1的范围内选择的第二倾角θB2(即，0°≤θB2＜θB1)。在此方面，第二倾角θB2为0度的情况可以表示第二倾斜侧壁SB2在垂直于衬底110的主表面110M的平面(例如，X-Z平面)上在第一方向(Z方向)上延伸。
第二基部B2可具有第四倾斜侧壁SB4，其相对于第一方向(Z方向)以第四倾角θB4延伸(θB4＜θB1)。如图2和图3所示，第二基部B2的第四倾斜侧壁SB4可被第二器件隔离膜114至少部分地覆盖。在一些实施例中，第四倾斜侧壁SB4被第二器件隔离膜114完全覆盖。
在第二鳍形有源区FB中，第二下部有源区142的底表面(或部分)142L在第二鳍形有源区FB的宽度方向(Y方向)上可具有第一宽度WB1。第一宽度WB1可小于第二基部B2的底表面B2L的宽度BW2(WB1＜BW2)。
在第二鳍形有源区FB中，第二中部有源区144的底表面(或部分)144L在第二鳍形有源区FB的宽度方向(Y方向)上可具有小于第一宽度WB1的第二宽度WB2(WB2＜WB1)。第二鳍形有源区FB中包括的第二中部有源区144的第二宽度WB2可以大于第一鳍形有源区FA1的第一中部有源区134的第二宽度WA2(WA2＜WB2)。
在第二鳍形有源区FB中，第二上部有源区146的底表面(或部分)146L在第二鳍形有源区FB的宽度方向(Y方向)上可具有小于或等于第二宽度WB2的第三宽度WB3(WB3≤WB2)。第二上部有源区146的第三宽度WB3可以大于形成在第一区I中的第一上部有源区136的第三宽度WA3(WA3＜WB3)。
在第二鳍形有源区FB中，第二末端有源区148的底表面(或部分)148L在第二鳍形有源区FB的宽度方向(Y方向)上可具有小于第三宽度WB3的第二末端宽度TW2。第二末端有源区148的第二末端宽度TW2可以大于形成在第一区I中的第一末端有源区138的第一末端宽度TW1(参见图4A)(TW1＜TW2)。
在一些实施例中，第二鳍形有源区FB可具有相对较高的高宽比，并且其高度FH2可为第二基部B2的底表面(或部分)B2L的宽度BW2的至少4倍。在一些实施例中，从第二下部有源区142的底表面(或部分)142L到第二末端有源区148的顶点的高度TH2可为第二下部有源区142的底表面142L的第一宽度WB1的至少3倍。
在一些实施例中，第二末端有源区148在第一方向(Z方向)上的第四高度HB4可小于第二下部有源区142的第一高度HB1、第二中部有源区144的第二高度HB2和第二上部有源区146的第三高度HB3中的至少一个。
如图3所示，集成电路器件100的第二区II的第二鳍形晶体管TR2可以包括覆盖第二鳍形有源区FB的第二顶部T2的第二栅极介电膜154以及覆盖第二鳍形有源区FB的第二顶部T2的第二栅线164，第二栅极介电膜154置于第二鳍形有源区FB的第二顶部T2和第二栅线164之间。第二栅线164可以包括图1中示出的第二常规栅极NGB。
第二栅极介电膜154可延伸以覆盖第二顶部T2的第一倾斜侧壁SB1、第二倾斜侧壁SB2、第三倾斜侧壁SB3和圆形上表面RB。第二栅线164可覆盖第二顶部T2的第一倾斜侧壁SB1、第二倾斜侧壁SB2、第三倾斜侧壁SB3和圆形上表面RB，第二栅极介电膜154置于第二栅线与第二顶部T2的第一倾斜侧壁SB1、第二倾斜侧壁SB2、第三倾斜侧壁SB3和圆形上表面RB之间。
在一些实施例中，第一栅极介电膜152和第二栅极介电膜154中的每一个可以由氧化硅层、高k介电层或其组合形成。高k介电层可由其介电常数比氧化硅层的介电常数更高的材料形成。例如，第一栅极介电膜152和第二栅极介电膜154可具有约10至约25的介电常数。高k介电层可由选自氧化铪、氮氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合的材料形成，但不限于此。可使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或者物理气相沉积(PVD)工艺来形成第一栅极介电膜152和第二栅极介电膜154。在一些实施例中，第一栅极介电膜152和第二栅极介电膜154可具有相同的堆叠结构。在一些实施例中，第一栅极介电膜152和第二栅极介电膜154可具有不同的堆叠结构。
第一栅线162和第二栅线164可包括用于调节功函数的含金属层和用于填充形成在含金属层的上部中的空间的间隙填充含金属层。在一些实施例中，第一栅线162和第二栅线164可具有在其中顺序堆叠金属氮化物层、金属层、导电封盖层和间隙填充金属膜的结构。金属氮化物层和金属层可包括从由Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd构成的组中选择的至少一种。可使用ALD工艺、金属有机ALD(MOALD)工艺或者金属有机CVD(MOCVD)工艺来形成金属氮化物层和金属层中的每一个。导电封盖层可用作防止金属层的表面氧化的保护层。当在金属层上沉积其他导电层时，导电封盖层可用作有助于沉积的润湿层。可由诸如TiN或TaN或其组合的金属氮化物形成导电封盖层，但不限于此。间隙填充金属膜可在导电封盖层上延伸。间隙填充金属膜可由W膜形成。可使用ALD工艺、CVD工艺或PVD工艺形成间隙填充金属膜。间隙填充金属膜可以填充由导电封盖层的上表面上的阶梯部分形成的凹陷空间，而没有空隙。
如图1所示，在第一区I中，第一源极/漏极区172可形成在第一鳍形有源区FA1和FA2之中的第一常规栅极NGA的两侧。在第二区II中，第二源极/漏极区174可形成在第二鳍形有源区FB当中的第二常规栅极NGB的两侧。
在一些实施例中，第一源极/漏极区172和第二源极/漏极区174中的至少一个可包括形成在第一鳍形有源区FA1和FA2以及第二鳍形有源区FB的一部分中的杂质离子注入区。在一些实施例中，第一源极/漏极区172和第二源极/漏极区174中的至少一个可包括从第一鳍形有源区FA1和FA2以及第二鳍形有源区FB外延生长的半导体层。第一源极/漏极区172和第二源极/漏极区174中的至少一个可包括具有多个外延生长的SiGe层的嵌入式SiGe结构、外延生长的Si层或者外延生长的SiC层。
如以上参考图1至图4B所描述的那样，集成电路器件100可包括各个鳍形有源区，所述鳍形有源区具有根据形成在第一区I和第二区II中的每个器件的结构和特性而选择的不同形状，从而易于控制大规模鳍式场效应晶体管(FET)中的漏电流、改进FET的性能，并且易于实现在第一区I和第二区II中执行不同功能的多栅极晶体管。
图5是根据本发明构思的实施例的集成电路器件200的平面布局图。
参考图5，集成电路器件200可包括第一区I和第二区II。
多对第一鳍形有源区FC1和FC2在集成电路器件200的第一区I中在直线方向上彼此相邻并对齐。多对第一鳍形有源区FC1和FC2可设置为彼此分离并且彼此平行延伸。一个第一鳍形有源区FC1和一个第一鳍形有源区FC2可布置在直线方向上，在它们之间的鳍分隔区FS中形成有鳍分隔绝缘膜120和伪栅极DG。
在第一区I中，多个第一常规栅极NGA可以在与多个第一鳍形有源区FC1或FC2交叉的方向上延伸。多个第一鳍形有源区FC1和多个第一鳍形有源区FC2具有与针对参照图1至图3和图4A的第一鳍形有源区FA1描述的构造相同的构造。
多个第二鳍形有源区FD可形成在集成电路器件200的第二区II中。多个第二鳍形有源区FD可设置为彼此分离并且彼此平行延伸。
在第二区II中，多个第二常规栅极NGB可在与多个第二鳍形有源区FD交叉的方向上延伸。多个第二鳍形有源区FD可具有与针对参照图1至图3和图4B的第二鳍形有源区FB描述的构造相同的构造。
在一些实施例中，在集成电路器件200的第一区I和第二区II中，可通过调节多个第一鳍形有源区FC1和第一鳍形有源区FC2以及多个第二鳍形有源区FD中的每一个的数量来调节电流量。
在图5中，第一常规栅极NGA中的一个可延伸为与第一区I中的三个第一鳍形有源区FC1或三个第一鳍形有源区FC2交叉，并且第二常规栅极NGB可延伸为与第二区II中的三个第二鳍形有源区FD交叉，但本发明构思不限于此。例如，一个常规栅极可延伸为与第一区I和第二区II中的每一个中的两个、四个或更多鳍形有源区交叉，并且不对与一个常规栅极交叉的鳍形有源区的数量进行限定。
图6是根据本发明构思的实施例的集成电路器件300的平面布局图。
参考图6，集成电路器件300可包括第一区I和第二区II。
两个第一常规栅极NGA可在集成电路器件300的第一区I中在与一对第一鳍形有源区FA1和FA2交叉的方向上在一对第一鳍形有源区FA1和FA2上延伸，一对第一鳍形有源区FA1和FA2彼此相邻并且在直线方向上延伸。
两个第二常规栅极NGB可在集成电路器件300的第二区II中在与第二鳍形有源区FB交叉的方向上在第二鳍形有源区FB上延伸。
在图6中，两个第一常规栅极可在第一区I中在第一鳍形有源区FA1或FA2上延伸，并且两个第二常规栅极NGB可在第二区II中在第二鳍形有源区FB上延伸，但本发明构思不限于此。例如，三个或更多的常规有源区NGA和NGB可形成在第一鳍形有源区FA1和FA2以及第二鳍形有源区FB中的每一个上，并且不对常规栅极NGA和NGB的数量进行限定。
图7A至图7H是制造根据本发明构思的集成电路器件100的方法的截面图。图7A至图7H是沿着图1的线3A-3A'、线3B-3B'和3C-3C'截取的集成电路器件100的剖面图。现在将参照图7A至图7H对制造图1至图4B所示的集成电路器件100的示例性方法进行说明。
参考图7A，可制备包括第一区I和第二区II的衬底110。随后，可去除衬底110的一部分，可在衬底110的第一区I中形成多个第一沟槽R1，可在衬底110的第二区II中形成多个第二沟槽R2，并且可形成由多个第一沟槽R1和多个第二沟槽R2限定的多个初始有源区F1和F2。多个初始有源区F1和F2可包括形成在第一区I中的第一初始有源区F1和形成在第二区II中的第二初始有源区F2。
第一初始有源区F1和第二初始有源区F2可在垂直于衬底110的主表面110M的方向(Z方向)上凸出，并可在X方向上延伸，并且可为鳍形。
在一些实施例中，为了形成多个第一沟槽R1和多个第二沟槽R2，可形成多个掩模图案，其覆盖衬底110的上表面的要形成为有源区的部分，并且可使用多个掩模图案作为蚀刻掩模对衬底110进行蚀刻。多个掩模图案可具有在其中顺序堆叠焊盘氧化物膜图案和氮化物膜图案的结构，但不限于此。
参考图7B，可在衬底110的第一区I和第二区II中形成分别填充多个第一沟槽R1和多个第二沟槽R2的第一器件隔离膜112和第二器件隔离膜114。
第一器件隔离膜112和第二器件隔离膜114可具有平坦的上表面。在第一区I中，第一器件隔离膜112的上表面可设置在与第一初始有源区F1的上表面相同的水平高度。在第二区II中，第二器件隔离膜114的上表面可设置在与第二初始有源区F2的上表面相同的水平高度。
在一些实施例中，第一器件隔离膜112和第二器件隔离膜114可包括氧化物膜、氮化物膜或它们的组合，但不限于此。
参考图7C，可形成硬掩模图案710，以覆盖第一初始有源区F1和第二初始有源区F2的暴露的上表面以及第一器件隔离膜112和第二器件隔离膜114的暴露的上表面中的每一个以及第一区I的鳍分隔区FS。
可以在硬掩模图案710中形成暴露第一区I的鳍分隔区FS的开口710H。可由相对于第一初始有源区F1和第二初始有源区F2以及第一器件隔离膜112和第二器件隔离膜114具有蚀刻选择性的材料形成硬掩模图案710。例如，硬掩模图案710可包括氮化物膜、旋涂硬掩模(SOH)或其组合，但不限于此。可使用光刻工艺形成硬掩模图案710。
参考图7D，可通过使用图7C的结果的硬掩模图案710作为蚀刻掩模而以预定厚度去除第一初始有源区F1和第一器件隔离膜112通过硬掩模图案710的开口710H暴露的部分，在鳍分隔区FS中形成鳍分隔沟槽720。
在图7D中，可以将鳍分隔沟槽720形成为使得衬底110上的鳍分隔沟槽720的底表面高于第一沟槽R1的底表面，但本发明构思不限于此。例如，在一些实施例中，鳍分隔沟槽720的底表面的水平高度可以低于或等于第一沟槽R1的底表面的水平高度。
参考图7E，可以在第一区I中形成填充鳍分隔沟槽720和硬掩模图案710的开口710H的绝缘膜730。
绝缘膜730用于通过后续工艺形成图1至图3所示的鳍分隔绝缘膜120，并且可包括氧化物膜、氮化物膜或其组合，但绝缘膜730的材料不限于此。
在形成绝缘膜730的示例性处理期间，在填充鳍分隔沟槽720和硬掩模图案710的开口710H的同时，可以沉积绝缘材料以覆盖硬掩模图案710的上表面。随后，可去除一部分沉积的绝缘材料以使得硬掩模图案710的上表面暴露出来，从而形成具有平坦上表面的绝缘膜730。
参考图7F，可通过从图7E的结果去除硬掩模图案710，来在第一区I和第二区II(除了第一区I的鳍分隔区FS之外)中暴露第一初始有源区F1和第二初始有源区F2的上表面以及第一器件隔离膜112和第二器件隔离膜114的上表面。
参考图7G，可通过从图7F所示的第一器件隔离膜112和第二器件隔离膜114的上表面去除第一器件隔离膜112和第二器件隔离膜114的一部分而针对第一器件隔离膜112和第二器件隔离膜114执行凹进处理。在针对第一器件隔离膜112和第二器件隔离膜114的凹进处理期间，可以去除在第一区I的鳍分隔区FS中形成的绝缘膜的上部。
在一些实施例中，可以使用干法蚀刻工艺、湿法蚀刻工艺或者结合了干法蚀刻工艺和湿法蚀刻工艺的蚀刻工艺来执行针对第一器件隔离膜112和第二器件隔离膜114的凹进处理。针对第一器件隔离膜112和第二器件隔离膜114的凹进处理以及去除绝缘膜730的上部的处理可同时执行。为此，可以使用例如反应离子蚀刻(RIE)工艺的干法蚀刻工艺。
在针对第一器件隔离膜112和第二器件隔离膜114执行凹进处理期间，会消耗在第一区I和第二区II中暴露的第一初始有源区F1和第二初始有源区F2的上表面的一部分，这是因为第一初始有源区F1和第二初始有源区F2的上表面会暴露于蚀刻气氛和/或清洁气氛，并相应地由于氧化和/或清洁而消耗。
因此，可在第一区I的鳍分隔区FS中形成包括绝缘膜730的剩余部分的鳍分隔绝缘膜120。可以在第一区I除鳍分隔区FS之外的区中消耗由虚线表示的第一初始有源区F1的上表面的一部分，从而可以得到参考图1至图3和图4A描述的第一鳍形有源区FA1，并且可以暴露第一鳍形有源区FA1的第一顶部T1。可以在第二区II中消耗由虚线表示的第二初始有源区F2的上表面的一部分，从而可以得到参考图1至图3和图4B描述的第二鳍形有源区FB，并且可以暴露第二鳍形有源区FB的第二顶部T2。
具体而言，在从图7F的结果去除第一器件隔离膜112和第二器件隔离膜114以及绝缘膜730的一部分中的每一个的期间，由于在凹进处理期间去除的第二器件隔离膜114的量会增加，因此在第二区II中，第二初始有源区F2的第二顶部T2的暴露区的大小会逐渐增大，并且与第二顶部T2的下侧相比，第二顶部T2的上侧会在第二区II的蚀刻气氛750中暴露更长的时间段。在第二区II的蚀刻气氛750下，第二顶部T2暴露在蚀刻气氛750中的部分可从其外表面消耗到预定的厚度。因此，在第二顶部T2中可获得其宽度和形状与第二初始有源区F2的宽度和形状不同的第二鳍形有源区FB。在蚀刻气氛750下消耗的第二顶部T2外表面的量或厚度可朝向第二基部B2逐渐减少。
与第二区II不同，第一区I可在其中包括鳍分隔区FS。因此，类似于第二区II的是，由于在从图7F的结果去除第一器件隔离膜112的一部分的处理期间去除的第一器件隔离膜112的量可增加，因此在第一区I中，第一初始有源区F1的第一顶部T1的暴露区的大小可逐渐增大，并且与第一顶部T1的下侧相比，第一顶部T1的上侧会在第一区I的蚀刻气氛760中暴露更长的时间段。在第一区I的蚀刻气氛760下，第一顶部T1暴露在第一区I的蚀刻气氛760中的部分可从其外表面消耗到预定的厚度。另外，可从鳍分隔区FS去除绝缘膜730，这会影响第一区I的蚀刻气氛760。即，当其厚度大于第一器件隔离膜112的厚度的绝缘膜730被干法蚀刻时，会分散与绝缘膜730的刻蚀相关的反应离子。分散的反应离子会在绝缘膜730周围碰触在第一初始有源区F1中从第一器件隔离膜112突出的第一顶部T1。第一区I的蚀刻气氛760可包括反应离子，其通过使第一顶部T1的消耗量增加而对第一顶部T1的形状产生影响，因此在第一区I的蚀刻气氛760下消耗的第一初始有源区F1的第一顶部T1的外表面的量可大于在第二区II的蚀刻气氛750下在不包括鳍分隔区FS的第二区II中消耗的第二顶部T2的量或厚度。第一顶部T1在蚀刻气氛760下消耗的外表面的量或厚度可朝向第一基部B1逐渐减少。
可在第一区I和第二区II中形成第一鳍形有源区FA1和第二鳍形有源区FB，可在第一区I的鳍分隔区FS中形成鳍分隔绝缘膜120，随后，如图7G所示，在第一区I中，鳍分隔绝缘膜120的上表面的高度可大于第一鳍形有源区FA1的最上面部分的高度。即，鳍分隔绝缘膜120的上表面的高度与第一鳍形有源区FA1的最上面部分的高度之间的差ΔH可大于0。然而，本发明构思不限于图7G所示。例如，在第一区I中，第一鳍形有源区FA1的最上面部分的高度和鳍分隔绝缘膜120的上表面的高度可以大致相同。
当第一鳍形有源区FA1的第一顶部T1和第二鳍形有源区FB的第二顶部T2暴露在第一区I和第二区II中之后，可执行注入杂质离子的处理，该处理用于调节第一顶部T1和第二顶部T2的阈值电压。在注入用于调节阈值电压的杂质离子的工艺期间，在第一顶部T1和第二顶部T2中形成NMOS晶体管的区中注入杂质硼(B)离子，并且在形成PMOS晶体管的区中注入杂质磷(P)或砷(As)。
参考图7H，可形成顺序覆盖第一区I中暴露出的第一鳍形有源区FA1的第一顶部T1的第一栅极介电膜152和第一栅线162以及顺序覆盖第二区II中暴露出的第二鳍形有源区FB的第二顶部T2的第二栅极介电膜154和第二栅线164。
在第一区I中形成第一栅极介电膜152和第一栅线162的同时，可在位于鳍分隔区FS中的鳍分隔绝缘膜120上同时形成第一栅极介电膜152和伪栅极DG。
第一栅线162和第二栅线164可分别构成图1所示的第一常规栅极NGA和第二常规栅极NGB。
在第一区I中，可在第一鳍形有源区FA1中在第一栅线162两侧上形成第一源极/漏极区172(参见图1)，并且在第二区II中，可在第二鳍形有源区FB中在第二栅线164两侧上形成第二源极/漏极区174(参见图1)，从而制造图1至图4B所示的集成电路器件100。
在一些实施例中，可使用后栅工艺(也可称作置换多晶硅栅(RPG)工艺)来形成第一栅线162、第二栅线164和伪栅极DG，但本发明构思不限于此。第一鳍形有源区FA1的第一顶部T1和第二鳍形有源区FB的第二顶部T2可分别设置为第一鳍形晶体管TR1和第二鳍形晶体管TR2的沟道区。
在一些实施例中，为了使用RPG工艺形成第一栅线162、第二栅线164和伪栅极DG，可在第一顶部T1和第二顶部T2以及第一器件隔离膜112和第二器件隔离膜114上形成提供多个栅极空间的多个绝缘分隔件以及栅间绝缘膜。随后，可在由多个绝缘分隔件限定的多个栅极空间中顺序地形成第一栅极介电膜152和第二栅极介电膜154以及第一栅线162和第二栅线164。
根据上文参照图7A至图7H描述的制造集成电路器件100的方法，可在第一区I和第二区II中形成具有不同形状的鳍形有源区，从而易于控制大规模FET中的漏电流、改进FET的性能，并且易于实现在第一区I和第二区II中执行不同功能的多栅极晶体管。
虽然上文参照图7A至图7H描述了制造集成电路器件100的方法，但是对于本领域普通技术人员之一显而易见的是，可通过落入本发明构思范围内的各种修改和改变容易地制造图5所示的集成电路器件200和图6所示的集成电路器件300。
图8是根据本发明构思的实施例的存储器模块1400的平面图。
存储器模块1400可包括模块衬底1410和附接至模块衬底1410的多个半导体芯片1420。
半导体芯片1420可包括根据本发明构思的集成电路器件。半导体芯片1420可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
可在模块衬底1410的一侧上设置可插入至主板的插槽的连接单元1430。可在模块衬底1410上设置去耦电容器1440。根据本发明构思的存储器模块1400不限于图8所示，而是可以以各种形式制造。
图9是示出了根据本发明构思的实施例的包括显示器驱动器IC(DDI)1500的显示设备1520的示意性框图。
参照图9，DDI 1500可包括控制器1502、电源电路单元1504、驱动器块1506和存储器块1508。控制器1502可接收从主处理单元(MPU)1522施加的命令并对其进行解码，并且控制DDI 1500的每个块以根据命令执行操作。电源电路单元1504可响应于控制器1502的控制而产生驱动电压。驱动器块1506可使用由电源电路单元1504响应于控制器1502的控制产生的驱动电压来驱动显示面板1524。显示面板1524可为液晶显示面板、等离子显示面板或者有源发光二极管(OLED)面板。存储器块1508可为临时存储输入至控制器1502的命令或从控制器1502输出的控制信号的块，或为存储数据的块，并且可包括诸如RAM或ROM的存储器。电源电路单元1504和驱动器块1506中的至少一个可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
图10是示出了根据本发明构思的实施例的CMOS反相器1600的电路图。
CMOS反相器1600可包括CMOS晶体管1610。CMOS晶体管1610可包括连接在功率端子Vdd与接地端子(或基准端子)之间的PMOS晶体管1620和NMOS晶体管1630。CMOS晶体管1610可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
图11是示出了根据本发明构思的实施例的CMOS SRAM装置1700的电路图。
CMOS SRAM装置1700可包括一对驱动晶体管1710。一对驱动晶体管1710中的每一个可包括连接在功率端子Vdd与接地端子(或基准端子)之间的PMOS晶体管1720和NMOS晶体管1730。CMOS SRAM装置1700还可包括一对传输晶体管1740。传输晶体管1740的源极端子可交叉连接至驱动晶体管1710的PMOS晶体管1720和NMOS晶体管1730的共用节点。功率端子Vdd可连接至PMOS晶体管1720的源极端子，接地端子可连接至NMOS晶体管1730的源极端子。字线WL可连接至一对传输晶体管1740的栅极，位线BL和反相位线/BL可连接至一对传输晶体管1740各自的漏极。
CMOS SRAM装置1700的驱动晶体管1710和传输晶体管1740中的至少一个可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
图12是示出了根据本发明构思的实施例的CMOS NAND电路1800的电路图。
CMOS NAND电路1800可包括向其发送不同输入信号的一对CMOS晶体管。CMOS NAND电路1800可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
图13是示出了根据本发明构思的实施例的电子系统1900的框图。
电子系统1900可包括存储器1910和存储器控制器1920。存储器控制器1920可响应于主机1930的请求对存储器1910进行控制，以从存储器1910读取数据和/或将数据写入至存储器1910。存储器1910和存储器控制器1920中的至少一个可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
图14是示出了根据本发明构思的实施例的电子系统2000的框图。
电子系统2000可包括控制器2010、输入/输出(I/O)装置2020、存储器2030和接口2040，它们经由总线2050彼此连接。
控制器2010可包括微处理器、数字信号处理器以及类似于微处理器和数字信号处理器的各种处理器中的至少一个。I/O装置2020可包括键区、键盘和显示器中的至少一个。存储器2030可用于存储由控制器2010执行的命令。例如，存储器2030可用于存储用户数据。
电子系统2000可配置为无线通信设备或能够在无线通信环境下发送和/或接收信息的设备。为了使电子系统2000能够通过无线通信网络发送和/或接收数据，接口2040可为无线接口。接口2040可包括天线和/或无线收发器。在一些实施例中，电子系统2000可用于第三代通信系统的通信接口协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电子系统2000可包括参照图1至图6描述的根据本发明构思的实施例的集成电路器件100、200和300中的至少一个，或者从集成电路器件100、200和300修改或改变的集成电路器件。
虽然已经结合本发明构思的示例性实施例对本发明构思进行了特定示出和说明，但是应当理解的是，可在其中进行形式和细节上的各种改变，而没有脱离所附权利要求的精神和范围。

Claims (25)

1.一种集成电路器件，包括：
衬底，其包括第一区和第二区；
位于第一区中的第一鳍形有源区，其包括在第一方向上从衬底突出的第一顶部，所述第一顶部具有在第二方向上与第一顶部的相对侧壁交叉地在第一位置处测量的第一宽度；以及
位于第二区中的第二鳍形有源区，其包括在第一方向上从衬底突出的第二顶部，所述第二顶部具有在第二方向上与第二顶部的相对侧壁交叉地在对应于第一位置的第二位置处测量的第二宽度，其中，第二宽度大于第一宽度。
2.根据权利要求1所述的集成电路器件，其中，第一顶部包括：
第一下部有源区，其包括相对于第一方向以第一倾角延伸的第一倾斜侧壁；
第一中部有源区，其在第一方向上位于第一下部有源区之上，并且包括相对于第一方向以第二倾角延伸的第二倾斜侧壁，其中，第二倾角小于第一倾角；
第一上部有源区，其在第一方向上位于第一中部有源区之上，并且包括相对于第一方向以第三倾角延伸的第三倾斜侧壁，其中，第三倾角大于第二倾角；以及
第一末端有源区，其在第一方向上位于第一上部有源区之上，并且包括圆形上表面。
3.根据权利要求2所述的集成电路器件，其中，在第一中部有源区中，第二倾角等于或大于0度并且小于第一倾角。
4.根据权利要求2所述的集成电路器件，其中，第一鳍形有源区还包括：
基部，其在第一方向上从衬底突出并且包括被器件隔离膜覆盖的侧壁，其中，第一下部在第一方向上位于基部之上。
5.根据权利要求4所述的集成电路器件，其中，基部的侧壁包括相对于第一方向以小于第一倾角的第四倾角延伸的第四倾斜侧壁。
6.根据权利要求2所述的集成电路器件，其中，
第一下部有源区的底部具有第一宽度，
第一中部有源区的底部具有小于第一下部有源区的第一宽度的第二宽度，
第一上部有源区的底部具有小于第一中部有源区的第二宽度的第三宽度，并且
第一末端有源区的底部具有小于第三宽度的第四宽度。
7.根据权利要求6所述的集成电路器件，其中，第一鳍形有源区还包括：基部，其在第一方向上从衬底突出并且包括被器件隔离膜覆盖的侧壁，并且
基部的底部具有大于第一下部有源区的第一宽度的第五宽度。
8.根据权利要求2所述的集成电路器件，其中，第一鳍形有源区还包括：基部，其在第一方向上从衬底突出并且包括被器件隔离膜覆盖的侧壁，并且
第一鳍形有源区的高度是基部的底部宽度的至少4倍。
9.根据权利要求2所述的集成电路器件，其中，从第一下部有源区到第一末端有源区的高度是第一下部有源区的底部宽度的至少4倍。
10.根据权利要求2所述的集成电路器件，其中，第一末端有源区在第一方向上的高度小于第一下部有源区、第一中部有源区和第一上部有源区中的至少一个的高度。
11.根据权利要求2所述的集成电路器件，还包括：
栅极绝缘膜，其共形地覆盖第一倾斜侧壁、第二倾斜侧壁、第三倾斜侧壁和圆形上表面；以及
栅线，其覆盖第一倾斜侧壁、第二倾斜侧壁、第三倾斜侧壁和圆形上表面，
其中，栅极绝缘膜位于栅线与第一倾斜侧壁、第二倾斜侧壁、第三倾斜侧壁和圆形上表面之间。
12.一种集成电路器件，包括：
衬底，其包括第一区和第二区；
位于第一区中的至少一个第一鳍形有源区，其包括在第一方向上从衬底突出的第一顶部；以及
位于第二区中的第二鳍形有源区，其包括在第一方向上从衬底突出的第二顶部，第二顶部的形状与第一顶部的形状不同，
其中，第一顶部包括：
第一下部有源区，其包括相对于第一方向以第一倾角延伸的第一倾斜侧壁；
第一中部有源区，其在第一方向上位于第一下部有源区之上，并且包括相对于第一方向以第二倾角延伸的第二倾斜侧壁，其中，第二倾角小于第一倾角；
第一上部有源区，其在第一方向上位于第一中部有源区之上，并且包括相对于第一方向以第三倾角延伸的第三倾斜侧壁，其中，第三倾角大于第二倾角；以及
第一末端有源区，其在第一方向上位于第一上部有源区之上，并且包括圆形上表面。
13.根据权利要求12所述的集成电路器件，其中，第二顶部具有在第二方向上与第二顶部的相对侧壁交叉地在第二位置处测量的宽度，并且大于与第一顶部的相对侧壁交叉地在对应于第二位置的第一位置处测量的第一顶部的宽度。
14.根据权利要求12所述的集成电路器件，其中，第二顶部包括：
第二下部有源区，其位于与第一下部有源区相同的水平高度处，并且包括以小于第一倾角的第四倾角延伸的第四倾斜侧壁；
第二中部有源区，其在第一方向上位于第二下部有源区之上，位于与第一中部有源区相同的水平高度处，并且包括以小于第二倾角的第五倾角延伸的第五倾斜侧壁；
第二上部有源区，其在第一方向上从第二中部有源区突出，并且形成在与第一上部有源区相同的水平高度处；以及
第二末端有源区，其在第一方向上位于第二上部有源区之上，并且形成在与第一末端有源区相同的水平高度处。
15.根据权利要求14所述的集成电路器件，其中，第二下部有源区、第二中部有源区、第二上部有源区和第二末端有源区为单一结构。
16.根据权利要求14所述的集成电路器件，其中，第一末端有源区的圆形上表面具有第一曲率半径，并且第二末端有源区包括具有大于第一曲率半径的第二曲率半径的圆形上表面。
17.根据权利要求14所述的集成电路器件，其中，第一末端有源区的底部具有第一宽度，第二末端有源区的底部具有大于第一宽度的第二宽度。
18.根据权利要求12所述的集成电路器件，其中，所述至少一个第一鳍形有源区包括彼此相邻并且在直线方向上延伸的一对第一鳍形有源区，
其中，所述一对第一鳍形有源区包括具有相同形状的各自的第一顶部。
19.根据权利要求18所述的集成电路器件，还包括：
器件隔离膜，其覆盖所述一对第一鳍形有源区的侧壁；以及
鳍分隔绝缘膜，其形成在所述一对第一鳍形有源区之间。
20.根据权利要求19所述的集成电路器件，鳍分隔绝缘膜的上表面的高度大于器件隔离膜的上表面的高度。
21.一种集成电路器件，包括：
衬底，其包括第一区和第二区；
彼此相邻并且在直线方向上延伸的一对第一鳍形有源区，每个第一鳍形有源区具有在第一方向上从第一区突出的第一形状；
鳍分隔绝缘膜，其在第一区中位于所述一对第一鳍形有源区之间；以及
第二鳍形有源区，其在第一方向上从第二区突出并具有与第一形状不同的第二形状，其中，所述一对第一鳍形有源区中的每一个的各个宽度小于第二鳍形有源区的相应宽度。
22.根据权利要求21所述的集成电路器件，
所述一对第一鳍形有源区中的每一个包括：
第一基部，其包括被第一器件隔离膜覆盖的侧壁；以及
第一顶部，其在第一方向上位于第一基部之上，并且被第一栅线覆盖，
其中，第二鳍形有源区包括：
第二基部，其包括被第二器件隔离膜覆盖的侧壁：以及
第二顶部，其在第一方向上位于第二基部之上，并且被第二栅线覆盖，
其中，第一顶部的宽度小于第二顶部的宽度。
23.根据权利要求22所述的集成电路器件，其中，第一顶部包括：
第一下部有源区，其包括相对于第一方向以第一倾角延伸的第一倾斜侧壁；
第一中部有源区，其在第一方向上位于第一下部有源区之上，并且包括相对于第一方向以小于第一倾角的第二倾角延伸的第二倾斜侧壁；
第一上部有源区，其在第一方向上位于第一中部有源区之上，并且包括相对于第一方向以大于第二倾角的第三倾角延伸的第三倾斜侧壁；以及
第一末端有源区，其在第一方向上位于第一上部有源区之上，并且包括第一圆形上表面。
24.根据权利要求23所述的集成电路器件，其中，第二顶部包括：
第二下部有源区，其位于与第一下部有源区的水平高度相同的水平高度处，并且包括以小于第一倾角的第四倾角延伸的第四倾斜侧壁；
第二中部有源区，其在第一方向上位于第二下部有源区之上，位于与第一中部有源区的水平高度相同的水平高度处，并且包括以小于第二倾角的第五倾角延伸的第五倾斜侧壁；
第二上部有源区，其在第一方向上位于第二中部有源区之上，并且形成在与第一上部有源区的水平高度相同的水平高度处；以及
第二末端有源区，其在第一方向上从第二上部有源区突出，位于与第一末端有源区的水平高度相同的水平高度处，并且包括第二圆形上表面。
25.根据权利要求24所述的集成电路器件，其中，第一圆形上表面具有第一曲率半径，并且第二圆形上表面具有大于第一曲率半径的第二曲率半径。
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