KR20160106158A - 다층 커패시터에서의 음향 노이즈 소거 - Google Patents

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Abstract

전압 조정기에 의해 생성된 전압 신호 상에서 발생하는 전압 과도현상을 디커플링하기 위한 디바이스가 제공된다. 디바이스는 전압 조정기에 연결된 회로들로부터 전압 과도현상을 디커플링할 수 있다. 디바이스는 단일 패키지 내에 내장될 수 있는 2개의 커패시터를 포함할 수 있다. 2개의 커패시터는 전압 조정기로부터의 전압 신호에 연결되어, 하나의 커패시터 또한 접지 기준에 연결되고 다른 커패시터 또한 공급 전압에 연결되도록 할 수 있다. 커패시터들은 다층 세라믹 커패시터(MLCC) 공정에서 구성될 수 있다. MLCC를 형성하는 재료들은, MLCC 패키지가 전압 신호 상의 전압 레벨 변동들에 응답하여 형상이 변하거나 진동하지 않도록 배열될 수 있다.

Description

다층 커패시터에서의 음향 노이즈 소거{ACOUSTIC NOISE CANCELLATION IN MULTI-LAYER CAPACITORS}
본 명세서에서 기술된 실시예들은 커패시터 설계의 분야에 관한 것으로, 보다 상세하게는 전압 과도현상(voltage transient)을 최소화하기 위해 사용되는 커패시터들의 구현에 관한 것이다.
전자 회로에서, 마이크로프로세서 또는 시스템-온-칩(System-on-a-Chip, SoC)과 같은 복잡한 컴포넌트들은 변동하는 전력 요구를 갖고 있어서, 전류 요구가 변화함에 따라 공급 전압들을 정상으로 유지하기 위해 이들 디바이스 근처에 커패시터들이 배치된다. 이러한 소위 "디커플링" 또는 "바이패스" 커패시터들은 전력과 접지 사이에 접속되고 국부적 저-임피던스 전압원들로서 작용하여, 부하가 변동할 때 발생하는 과도 전류들을 다룰 수 있다. 알루미늄 또는 탄탈 전해질로부터 제조된 커패시터들은 그것들의 저비용 및 큰 정전용량으로 인해, 디커플링을 위한 한 가지 선택이다. 또한, 일부 실시예들에서, 이들 커패시터를 이용하는 공급 전압들의 전압 레벨들은 동작 중에 비교적 일정하게 유지되어, 전해 커패시터들이 적합한 선택이 되게 한다.
더 작은 휴대용 디바이스들에 대한 요구는 소형화 요건들이 더 작은 컴포넌트들을 요구하게 만든다. 전해 커패시터들은 그것들이 가장 작은 커패시터 해결책을 제공하지 않을 수 있으므로 최선의 옵션을 제공하지 않을 수 있다. 또한, 배터리 수명을 향상시키는 전력 감소 기술들은, 디바이스들의 활동 레벨에 따라 자신들의 공급 전압들을 조정하는 시스템들을 가져왔다. 현대의 휴대용 디바이스들은 종종 디커플링 커패시터들이, 대략 밀리 초일 수 있는 시간 간격으로, 예를 들어, 0.8 V와 1.8 V 사이와 같은 다수의 레벨들 사이에서 동적으로 스텝핑하는(stepping) 전압들을 겪게 할 수 있다. 또한, 전해 커패시터들은 그것들이 변화하는 전압 레벨들에 대해 요구되는 만큼 빠르게 반응할 수 없으므로 최선의 옵션을 제공하지 않을 수 있다. 대안적으로, 세라믹 기술의 발전은, 디커플링 커패시터들로서 사용하기에 적합한 다층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC)를 가져왔으며, 이는 물리적으로 작은 컴포넌트들을 제공할 수 있고 전압 레벨의 더 빠른 변화를 허용한다.
그러나, MLCC 기술과 동적 공급 전압의 조합은 문제를 일으킬 수 있다. MLCC는, 이러한 커패시터들의 전도성 플레이트들에 걸친 전계가 변할 때 형상이 약간 변할 수 있는 세라믹 유전체 재료들(예컨대, 티탄산 바륨)을 사용한다. 이들 형상 변화는 압전효과, 전기일그러짐(electrostriction), 및 쿨롱힘을 포함한 다양한 물리적 현상으로부터 기인할 수 있으며, 그러한 커패시터의 단자들에 걸친 변화하는 전압 레벨에 응답하여 MLCC들이 기계적으로 진동하게 할 수 있다. 이러한 진동은 커패시터 실장 지점들을 통해 커플링되어 회로 기판 내의 기계적 진동을 여기시킬 수 있으며, 이는 이어서 디바이스들로 하여금 전압 레벨 변화가 가청 범위 내의 주파수에서 발생하는 경우에 가청 노이즈를 방출하게 할 수 있다.
MLCC들의 이러한 가청 특성(일반적으로 "커패시터 명음(capacitor singing)"으로 지칭됨)은 AC 신호 필터링을 수반한 MLCC 응용들에서 처음 발견되었으며, 전자 디바이스로부터 나오는 노이즈의 원인이 될 수 있다. 측정들 및 계산들은, 커패시터 내의 물리적 변위들이 극히 작아서, 커패시터 표면이 아마도 단일 원자의 폭의 일부만큼만 움직이게 할 수 있음을 보여준다. 그러나, 수반될 수 있는 큰 힘들로 인하여, 시스템 내에 커플링된 총 기계 동력은 육안으로 보이고 사람에게 들릴 수 있다. 따라서, 이와 같은 특성을 감소시키거나 제거하기 위한 기술들이 요구될 수 있다. 하나의 접근법은 MLCC와 회로 기판 사이의 커플링을 감소시키도록 커패시터 마운트들을 수정하는 것일 수 있다. 다른 접근법은 대부분의 노이즈가 회로 기판의 비-가청 공진 모드들 내로 커플링되도록 다수의 커패시터들을 배열하는 것일 수 있다. 그러나, 진동의 물리적 원인들이 다양하고 이해가 잘 되지 않으며, 커패시터 형상 변화의 상세사항들이 그것의 내부 디자인 및 벤더 프로세싱 상세사항들에 의해 영향을 받음으로써, 그러한 해결책들의 대량 생산을 어렵게 만든다는 사실에 의해, 두 기술들은 모두 제한될 수 있다.
공급 전압 상의 전압 과도현상을, 공급 전압에 의존하는 회로들로부터 적절하게 디커플링할 수 있는 디바이스가 요구된다. 요구되는 디바이스는, 또한 휴대용 디바이스들에서 사용되도록 소형 폼 팩터이어야 하고 방금 설명한 커패시터 명음 특성에 대해 저항력이 있어야 한다. 저-잡음 용량성 디바이스를 위한 시스템 및 방법이 아래에 제시된다.
커패시터의 다양한 실시예가 개시된다. 일반적으로 말하면, 디바이스, 시스템 및 방법이 고려되며, 여기서 디바이스는 공통 패키지 내의 제1 노드에 연결된 제1 세트의 전도성 플레이트들, 공통 패키지 내의 제2 노드에 연결된 제2 세트의 전도성 플레이트들, 및 공통 패키지 내의 제3 노드에 연결된 제3 세트의 전도성 플레이트들을 포함한다. 제1 세트의 전도성 플레이트들 중 하나의 전도성 플레이트는 제2 세트의 전도성 플레이트들 중 하나의 전도성 플레이트와 제3 세트의 전도성 플레이트들 중 하나의 전도성 플레이트 사이에 배열될 수 있다.
추가의 실시예에서, 제1 세트의 전도성 플레이트들 중 다른 전도성 플레이트는 제2 세트의 전도성 플레이트들 중 2개 이상의 전도성 플레이트 사이에 배열될 수 있고, 제1 세트의 전도성 플레이트들 중 제3 전도성 플레이트는 제3 세트의 전도성 플레이트들 중 2개 이상의 전도성 플레이트 사이에 배열될 수 있다. 일 실시예에서, 제2 세트의 전도성 플레이트들 중 하나의 전도성 플레이트는 제3 세트의 전도성 플레이트들 중 하나의 전도성 플레이트에 인접하게 배열될 수 있다.
다른 실시예에서, 제1 세트의 전도성 플레이트들 중 하나의 전도성 플레이트와 제2 세트의 전도성 플레이트들 중 하나의 전도성 플레이트 사이의 공간은 유전체 재료를 포함할 수 있고, 제1 세트의 전도성 플레이트들 중 하나의 전도성 플레이트와 제3 세트의 전도성 플레이트들 중 하나의 전도성 플레이트 사이의 공간은 유전체 재료를 포함할 수 있다. 추가의 실시예들에서, 유전체 재료는 세라믹 재료로 구성될 수 있다. 일부 실시예들에서, 유전체 재료는 전압 레벨의 감소에 응답하여 수축하고 전압 레벨 변화의 증가에 응답하여 팽창하도록 구성될 수 있다. 다른 실시예들에서, 유전체 재료는 전압 레벨 변화의 증가에 응답하여 수축하고 전압 레벨 변화의 감소에 응답하여 팽창하도록 구성될 수 있다.
하기의 상세한 설명은 첨부 도면들을 참조하며, 이제 도면들이 간단히 기술된다.
도 1은 전압 조정기 및 SoC를 포함하는 회로의 일 실시예의 블록도를 도시한다.
도 2는 전압 조정기 및 SoC를 포함하는 회로의 가능한 파형들을 도시한다.
도 3(A), 도 3(B), 및 도 3(C)를 포함하는 도 3은, 여러 전압 전위들에서의 다층 커패시터에 대한 수직 응력을 도시한다.
도 4는 전압 조정기 및 SoC를 포함하는 회로의 다른 실시예를 도시한다.
도 5(A), 도 5(B), 및 도 5(C)를 포함하는 도 5는, 여러 전압 전위들에서의 다층 용량성 네트워크에 대한 수직 응력을 도시한다.
도 6(A), 도 6(B), 및 도 6(C)를 포함하는 도 6은, 여러 전압 전위들에서의 다층 커패시터에 대한 평행 응력을 도시한다.
도 7(A), 도 7(B), 및 도 7(C)를 포함하는 도 7은, 여러 전압 전위들에서의 다층 용량성 네트워크에 대한 평행 응력을 도시한다.
도 8은 SoC로부터 전압 과도현상을 디커플링하기 위한 방법의 일 실시예의 흐름도를 도시한다.
도 9는 전압 조정기 및 SoC를 포함하는 회로의 다른 실시예를 도시한다.
도 10은 3개의 커패시터를 포함하는 다층 용량성 네트워크의 일 실시예를 도시한다.
도 11은 공급 전압으로부터 전압 과도현상을 디커플링하기 위한 방법의 일 실시예의 흐름도를 도시한다.
본 개시내용은 다양한 수정들 및 대안적인 형태들을 허용하지만, 그의 특정 실시예들은 도면들에서 예시로 도시되고, 본 명세서에서 상세하게 기술될 것이다. 그러나, 도면들 및 이에 대한 상세한 설명은 본 개시내용을 도시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의해 한정되는 바와 같은 본 개시내용의 사상 및 범주 내에 속하는 모든 수정들, 등가물들 및 대안들을 포괄하려는 의도로 이해하여야 한다. 본 명세서에서 사용되는 표제들은 오직 구성을 위한 것이며 설명의 범주를 제한하기 위해 사용되는 것으로 의도되지 않는다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "~일 수 있다(may)"라는 단어는 의무적인 의미(즉, "~이어야만 한다(must)"를 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어는, 포함하지만 이로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 기타 컴포넌트들이 과제 또는 과제들을 수행하도록 "구성되는 것"으로 설명될 수 있다. 그러한 맥락에서, "~하도록 구성되는"은 동작 동안에 과제 또는 과제들을 수행하는 "회로를 가진"을 일반적으로 의미하는 구조의 광의의 설명이다. 이와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 과제를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성되는"에 대응하는 구조를 형성하는 회로는 하드웨어 회로들을 포함할 수 있다. 유사하게, 설명의 편의를 위해, 다양한 유닛들/회로들/컴포넌트들은 작업 또는 작업들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 작업을 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112 (f)항의 해석을 적용하지 않고자 명확히 의도된다. 더 일반적으로, 임의의 요소의 언급은, 용어 "~하기 위한 수단" 또는 "~하는 단계"가 구체적으로 언급되지 않는 한, 그 요소에 대해 35 U.S.C. §112, (f)항의 해석을 적용하지 않고자 명확히 의도된다.
휴대용 디바이스들이 더 작은 패키징으로 설계되고 더 많은 기능성이 이들 설계에 포함되면서, 이들 설계에 사용되는 컴포넌트들이 물리적으로 더 작아져야 한다는 필요성이 계속해서 증가하고 있다. 예를 들어, 커패시터들이 다양한 이유들로 휴대용 디바이스들에서 사용될 수 있다. 커패시터들은 예를 들어, 과도 전류 요구들을 겪게 되는 전압 레벨들을 안정화("디커플링" 또는 "바이패싱"으로도 지칭됨)하는 데 도움을 주도록 채용될 수 있다. 필요한 폼 팩터들을 달성하기 위하여, 일부 제조사들은 예를 들어, 다층 세라믹 커패시터(MLCC)와 같은 세라믹 기술을 사용하여, 그러한 디커플링 커패시터들을 제조할 수 있다.
MLCC들은 "커패시터 명음"으로 알려질 수 있는 특성을 나타낼 수 있다. 커패시터 명음은, MLCC가 MLCC 내의 유전체 재료의 반응으로 인해 커패시터에 걸친 변화하는 전압 레벨에 응답하여 기계적으로 진동할 수 있는, 특성을 지칭한다.
디커플링 회로 내의 커패시터 명음의 효과들을 감소시키기 위하여, 제안된 디커플링 회로 및 제안된 커패시터 설계를 포함하는 해결책이 본 명세서에서 개시된다. 하나의 해결책은 MLCC에서 커패시터를 형성하는 전극들을 적절하게 삽입배치으로서(interleave), 한 영역 내의 형상 변화들이 다른 영역 내의 동일하지만 반대인 형상 변화들에 의해 보상될 수 있게 하는 것이다. 그 결과, 전체적으로 커패시터는 전체적 형상 변화를 거의 겪지 않거나 겪지 않을 수 있으며, 음향 노이즈로서 방출되었을 수 있는 에너지는 커패시터 내에서 유지될 수 있고 무시할 수 있는 양의 열로서 소멸될 수 있다. 이러한 접근법의 잠재적 이점은 그것이 형상 변화의 원인들을 이해하는 것에 의존하지 않는다는 것이고, 재료 특성들이 대량 생산 동안에 달라지거나 MLCC가 노화됨에 따라 드리프트(drift)하더라도 계속해서 작동할 수 있다는 것이다. 그러한 해결책의 상세사항이 아래에 제시된다.
조정된 시스템 개요
도 1에서, 전압 조정기 및 SoC를 포함하는 시스템의 일 실시예의 블록도가 제시된다. 도시된 실시예에서, 시스템(100)은 공급 전압(102)에 연결된 전압 조정기(101)를 포함한다. VREG 출력(103)은 전압 조정기(101)에 의해 생성되고 SoC(104)에 제공될 수 있는 출력일 수 있다. 일부 실시예들에서, 전압 조정기(101)와 SoC(104) 사이의 연결은 기생 인덕턴스(L105)를 포함할 수 있다. 커패시터(C106)가 시스템(100)의 일 실시예에 포함될 수 있다.
전압 조정기(101)는 공급 전압(102)과 같은 제1 전압 레벨을 입력으로서 수신하고, 제2 전압 레벨을 갖는 VREG 출력(103)을 생성할 수 있다. 일부 실시예들에서, 제1 전압 레벨은 제2 전압 레벨보다 높을 수 있다. 다른 실시예들에서, 제2 전압 레벨은 제1 전압 레벨보다 높을 수 있다. 전압 조정기(101)는 예를 들어, 스위칭 또는 선형, 벅(buck) 또는 부스트(boost), 및 AC-DC 또는 DC-DC와 같은 다양한 특성들을 갖는 임의의 적합한 조정기 설계일 수 있다.
공급 전압(102)은 시스템(100)에, 보다 구체적으로는, 전압 조정기(101)에 전력을 제공할 수 있다. 공급 전압(102)은 예를 들어, 배터리와 같은 DC 전원, 또는 예를 들어, 벽 콘센트로부터와 같은, AC 전원일 수 있다. 일부 실시예들에서, 공급 전압(102)은 예를 들어, 배터리 충전기의 출력과 같은, 다른 전압 조정기 또는 전압 정류기의 출력일 수 있다. 공급 전압(102)의 전압 레벨은 SoC(104)에 적합한 것과 상이한 값에 있을 수 있고, 따라서 전압 조정기(101)에 의한 적합한 전압 레벨로의 조정을 요구할 수 있다.
VREG 출력(103)은 SoC(104)를 위한 전원일 수 있다. VREG 출력(103)은, 일부 실시예들에서, 예를 들어, 1.8 V에서 고정된, 정상 공칭 전압 레벨(steady nominal voltage level)에서 유지될 수 있다. 그러나, 다른 실시예들에서, VREG 출력은 SoC(104)에 의해 또는 시스템 내의 다른 프로세서에 의해 설정될 수 있는 프로그램가능한 공칭 전압 레벨을 가질 수 있다. 그러한 실시예들에서, VREG 출력(103)의 전압 레벨은 SoC(104)의 활동 레벨과 매칭되는 전압 레벨을 SoC(104)에 공급하는 데 필요한 대로 조정될 수 있다.
SoC(104)는 프로세서, 메모리, 및 임의의 수의 기능성 블록들을 포함할 수 있다. 다양한 실시예에서, SoC(104)는 마이크로프로세서, 응용 주문형 집적 회로(ASIC), 필드-프로그램가능 게이트 어레이(FPGA), 또는 전압 조정기(101) 상에 가변 부하를 가할 수 있는 임의의 다른 회로일 수 있다. SoC(104)는 스마트 폰, 태블릿 또는 미디어 재생기와 같은 휴대용 컴퓨팅 디바이스 내의 메인 프로세서일 수 있다. 다른 실시예들에서, SoC(104)는 그래픽 처리, 오디오 처리, 또는 무선 통신과 같은 특정 과제 또는 관련된 과제들을 수행하도록 설계된, 코프로세서일 수 있다. SoC(104)는 현재 수행되고 있는 과제들에 따라, 하나의 공칭 전압 레벨에서 동작할 수 있거나 다수의 전압 레벨들에서 동작할 수 있다. 일부 실시예들에서, SoC(104)는 전력 절약 모드들로 진입하고 종료하여, 활동이 낮을 때는 전력 소모를 감소시키고 하나 이상의 과제를 빠르게 수행하기 위해서는 전력 소모를 증가시킬 수 있다. 활동 레벨의 변화는 빠를 수 있어서, 예를 들어, 1초에 여러 번 발생하고 있을 수 있다. SoC(104)는 VREG 출력에 대한 목표 전압 레벨을 설정하기 위해 전압 조정기(101)에 연결될 수 있다. 다른 실시예들에서, 시스템 내의 다른 프로세서가 VREG 출력에 대한 전압 레벨을 설정하고, SoC(104)로 하여금 VREG 출력에 따라 수행할 것을 지시할 수 있다.
일부 실시예들은 기생 인덕턴스(L105)를 포함할 수 있다. 인덕턴스(L105)는, 다양한 실시예에서, 시스템(100)이 구축되어 있는 회로 기판 상의 배선 트레이스의 자기-인덕턴스(self-inductance)를 표현할 수 있다. 즉, 인덕턴스(L105)는 개별 컴포넌트 이외의 시스템 내 다른 설계 선택들의 바람직하지 않은 효과일 수 있다. 다른 실시예들에서, 인덕턴스(L105)는 전압 조정기(101)의 설계의 일부일 수 있다. 인덕터에 걸친 전압 강하가 인덕터를 통하는 전류의 시간 변화율에 비례하므로, 인덕턴스(L105)는, 예를 들어, SoC(104)가 갑자기 전력 절약 모드로 진입하거나 종료하는 경우에, 전력 요구의 급작스런 변화에 응답하여 VREG 출력(103)의 전력 레벨이 강하하거나 상승하게 할 수 있다.
VREG 출력(103)에 있어서 전압 불안정을 유도할 수 있는 인덕턴스(L105) 또는 다른 인자들로 인한 VREG 출력(103)의 전압 레벨의 변화에 대해 보상하기 위하여, 일부 실시예들은 커패시터(C106)를 포함할 수 있다. 커패시터들은 전하를 저장하고 급작스런 전압 변화들에 저항하기 때문에, C106은, 예컨대 SoC(104)가 예를 들어, 전력 절약 모드를 종료하고 갑자기 더 많은 전력을 소모하기 시작하는 경우에, 저장된 전하를 사용하여 급작스런 전류 요구를 공급함으로써, VREG 출력(103) 상에서 보다 일관적인 전압 레벨을 유지할 수 있다. C106이 SoC(104)에 의한 전력 요구의 급작스런 증가에 응답하여 전하를 공급하는 동안, 전압 조정기(101)는 새로운 전력 소모 레벨로 안정화될 수 있다. 반대로, 예를 들어, SoC(104)가 전력 절약 모드로 진입하는 것으로 인해 전력 소모의 급작스런 감소가 존재하는 경우, C106은 전압 조정기(101)가 새로운 전력 소모 레벨로 안정화될 때까지 여분의 전하를 흡수할 수 있다.
도 1의 블록도는 일례일 뿐이다. 도 1의 시스템(100)은 본 명세서의 실시예들의 설명을 위해 필요한 컴포넌트들만을 도시한다. 다른 실시예들에서, 시스템(100)은 도 1에 도시되지 않은 다양한 다른 컴포넌트들을 포함할 수 있다.
커패시터(C106)의 효과는 도 2에 도시될 수 있다. 도 2는, 시스템(100)의 동작 동안, 시간에 대한 VREG 출력(103)의 전압 레벨을 표현할 수 있는 가능한 파형들을 도시한다. 도 1의 시스템(100) 및 도 2의 파형들을 종합적으로 참조하면, 파형(201)은 예를 들어, C106과 같은 커패시터를 포함하지 않는 시스템(100)의 실시예에서의 VREG 출력(103)의 전압 레벨을 표현할 수 있다. 반대로, 파형(202)은 포함된 커패시터를 갖는 시스템(100)의 일 실시예에서의 VREG 출력(103)의 전압 레벨을 표현할 수 있다.
파형(201)은, VREG 출력(103)과 접지 사이에 연결된 커패시터가 없는 전압 조정기(101)에 대한, 전류 요구의 갑작스런 변화들의 영향을 도시할 수 있다. 파형(201)은 파선에 의해 표시된 지점들에서 발생하는, 전류 요구의 변화들에 응답하는 전압 레벨에서의 큰 피크(peak)들 및 밸리(valley)들을 도시한다. 상향 피크들은 SoC(100)의 활동의 갑작스런 감소에 기인한 SoC(100)에 의한 전류 소모의 갑작스런 강하에 의해 야기될 수 있다. 인덕턴스(L105)를 야기하는 기생 효과들은 전압 조정기(101)가 전류 소모의 갑작스런 강하에 빠르게 응답하는 것을 방지하여, VREG 출력(103) 상의 전하의 축적을 발생시킬 수 있으며, 이는 결국, 이 전하가 갈 곳이 없을 수 있으므로 일시적 전압 증가를 야기할 수 있다. 전압 조정기(101)가 새로운 레벨의 전류 소모로 안정화될 수 있기 때문에, 전압 피크는 VREG 출력(103)에 대한 공칭 전압 레벨로 다시 하락할 수 있다.
피크들에 대한 교번하는 지점들에서, 파형(201)은 또한 VREG 출력(103)에서의 큰 밸리들을 도시한다. 하향 밸리들은 SoC(104) 활동의 갑작스런 증가에 의해 야기될 수 있다. 다시, 전압 조정기(101)가 안정적이라면, 기생 인덕턴스(L105)는 조정기(101)로부터의 전류 흐름의 변화들에 저항할 수 있다. 그 결과, 불충분한 전류가 SoC(104) 내로 흘러서, 전류 요구의 갑작스런 증가를 겪게 될 수 있다. 전류 부족의 결과로서, VREG 출력(103)의 전압 레벨은, 전압 조정기(101)가 인덕턴스(L105)의 영향들을 극복하고 새로운 전류 요구에 맞춰질 수 있을 때까지, 하락할 수 있다. 전압 조정기(101)가 안정화됨에 따라, VREG 출력(103)의 전압 레벨은 공칭 전압 레벨로 다시 상승할 수 있다.
대조적으로, 파형(202)은 시스템(100) 내의 VREG 출력(103)과 접지 사이에 커패시터(C106)를 추가하는 것의 영향을 도시할 수 있다. 파형(202)은 표시된 지점들에서 전류 요구의 변화들에 응답하여 훨씬 더 작은 피크들 및 밸리들을 나타낸다. 추가적으로, 피크들 및 밸리들의 지속기간은 C106이 배제될 때에 비해 C106이 포함될 때 더 짧을 수 있다. 전류 요구가 갑자기 감소하는 경우, 파형(201)의 예에서 갈 곳이 없었던 축적된 전하는 C106으로 흐를 수 있으며, 이는 VREG 출력(103)의 전압 레벨의 적당한(modest) 상승만을 발생시킬 수 있다. 전류 요구가 갑자기 감소하는 경우, 이어서 정반대가 발생할 수 있고, C106에 저장된 전하는 전압 조정기(101)가 안정화될 때까지 SoC(104)로 일시적으로 흐를 수 있다.
도 2의 파형들은 하나의 가능한 실시예를 표현하는 예들이다. 도 2에 예시된 파형들은 단지 도 1의 실시예들에 연관된 개념들을 설명하기 위한 것이다. 시스템(100)에 관련된 실제 파형들은, 다른 인자들 중에서도, 회로 설계, 사용된 컴포넌트들, 사용된 기술, 및 시스템(100)이 동작하고 있는 환경 조건들에 기초하여 달라질 수 있다.
다층 세라믹 커패시터들
언급한 바와 같이, 세라믹 커패시터들, 및 특히 MLCC들은, 예를 들어, 도 1의 C106과 같은 디커플링 커패시터들로서 사용하기 위한 적합한 선택들일 수 있다. 도 3(A), 도 3(B), 및 도 3(C)를 포함하는 도 3을 참조하면, MLCC의 표현이 (A) 안정적인, 공칭 전압 레벨 하에서, (B) 전압 레벨의 갑작스런 음의 시프트 하에서, 그리고 (C) 갑작스런 양의 전압 시프트 하에서 도시된다. 커패시터(300)는 접지에 연결된 전도체(301), 및 전압원(304)에 연결된 전도체(302)를 포함한다. 전도체(301)와 전도체(302)는 유전체(303)에 의해 서로 격리된다.
전도체(301) 및 전도체(302)는 유전체(303)에 의해 분리된, 금속으로 된 다수의 층들을 포함할 수 있다. 전도체(301)를 구성하는 층들은 커패시터(300)의 일 단부 상에서 서로 연결될 수 있고 전도체(302)를 구성하는 층들은 반대쪽 단부 상에서 서로 연결될 수 있지만, 다른 구성들이 가능하다. 금속 층들(플레이트들로도 지칭됨)은, 층들이 전도체(301)와 전도체(302) 사이에서 교번하도록, 사이에 배치될(interspersed) 수 있다. 전도체(301) 및 전도체(302)는 설명의 편의를 위해 각각 7개의 플레이트들로 도시된다. 일부 실시예들에서, 실제 플레이트들의 수는 1000개 초과일 수 있으며, 플레이트들의 총 수는 커패시터(300)의 정전용량 값을 결정하는 하나의 인자일 수 있다.
유전체(303)는 예를 들어, 세라믹 재료(예컨대, 티탄산 바륨 또는 산화 티타늄)와 같은 비-전도체 재료로 생성될 수 있다. 커패시터의 특성들 중 일부를 조정하기 위하여, 재료는 예를 들어, 티탄산 바륨과 사용하기 위한 규산 알루미늄 또는 규산 마그네슘, 산화 티타늄과 사용하기 위한 망간 또는 지르코늄과 같은 첨가제들을 포함할 수 있다. 다른 실시예들에서, 다른 적합한 물질들이 유전체(303)로서 사용될 수 있다. 유전체는, 전압의 전압 레벨(V)(304)이 안정적일 때, 즉, 전술한 바와 같이 전류 요구의 변화들로 인해 변화하고 있지 않을 때, 전도체(301) 및 전도체(302)의 플레이트들 사이에서 상당히 균일한 두께일 수 있다. 도 3(A)는 공칭 동작 전압에서의 커패시터(300)를 도시한다.
전압의 전압 레벨(V-ΔV)(304)이 도 3(B)에 도시된 바와 같이 ΔV의 값만큼 강하하는 경우, 유전체(303)는 수축하여, 전도체(301) 및 전도체(302)의 플레이트 사이의 유전체(303)의 각 층의 두께를 감소시킬 수 있다. 다른 실시예들에서, 유전체(303)는 전압 레벨의 음의 시프트에 응답하여 팽창할 수 있다. 커패시터(300)가 수백 개 이상의 플레이트들의 층들을 갖는 경우, 누적 효과는 커패시터의 총 크기의 현저한 시프트일 수 있고 커패시터(300)의 질량 중심을 시프트시킬 수 있으며, 이는 시프트의 물리적 힘이 커패시터(300)가 부착될 수 있는 회로 기판으로 전달되는 결과를 발생시킬 수 있다.
전압의 전압 레벨(V+ΔV)(304)이 도 3(C)에 도시된 바와 같이 공칭 전압 레벨로부터 ΔV의 값만큼 증가하는 경우, 이어서 그 반대 효과가 발생할 수 있고 유전체(303)가 팽창할 수 있어서, 유전체가 수축할 때와 반대 방향으로 커패시터(300)의 질량 중심을 시프트시킬 수 있다. 다른 실시예들에서, 유전체(303)는 전압 레벨의 음의 시프트에 응답하여 수축할 수 있다. 도 1을 참조하면, C106이 커패시터(300)와 같은 MLCC에 대응하고 SoC(104)가 전력 소모의 주기적 증가 및 감소가 발생되도록 동작하고 있는 경우, 주기적 전력 소모 변화들은 전도체(301)와 전도체(302) 사이의 전압 시프트들을 생성하여, 커패시터(300)가 전력 소모 변화들의 주기에 반비례한 주파수에서 진동하는 결과를 발생시킬 수 있다. 이 진동은 회로 기판으로 전달될 수 있고, 주파수가 가청 범위 내인 경우, 허밍(humming) 또는 다른 노이즈가 들릴 수 있다. 주파수가 가청 범위의 밖에 있을지라도, 생성된 진동은 커패시터(300)의 회로 기판으로의 부착 지점들에 응력을 가할 수 있고, 부착 지점들이 파손된다면 회로의 물리적 고장에 기여할 수 있다.
도 3의 예시들이 단지 설명의 목적을 위한 것임에 유의한다. 예시들은 MLCC의 형상에 대한 전압 전환들의 영향들을 강조하기 위해 간략화되고 과장되었다. 또한, 각각의 전도체에 대해 도시된 플레이트들의 수는 실제 MLCC에서 훨씬 더 클 수 있다.
이제 도 4를 참조하면, 전압 조정기 및 SoC를 포함하는 시스템의 다른 실시예의 블록도가 제시된다. 예시된 실시예에서, 시스템(400)은 공급 전압(402)에 연결된 전압 조정기(401)를 포함한다. VREG 출력(403)은 전압 조정기(401)에 의해 생성된 출력이며, 이는 SoC(404)에 제공될 수 있다. 일부 실시예들에서, 전압 조정기(401)와 SoC(404) 사이의 연결은 기생 인덕턴스(L405)를 포함할 수 있다. 인덕턴스(L405)는 전압 조정기(401)의 리드(lead)들에 의해, 또는 시스템(400)의 회로 기판 상의 전도성 트레이스들에 의해 야기될 수 있다. 커패시터(C407)는 접지에 대하여 VREG 출력(403)을 디커플링할 수 있고, 커패시터(C408)는 공급 전압(402)에 대하여 VREG 출력(403)을 디커플링할 수 있다.
전압 조정기(401), 공급 전압(402), VREG 출력(403), SoC(404) 및 인덕턴스(L405)는 모두 각각, 도 1의 전압 조정기(101), 공급 전압(102), VREG 출력(103), SoC(104) 및 인덕턴스(L105)와 유사할 수 있으며, 따라서 도 1을 참조하여 전술한 바와 같이 동작할 수 있다. 시스템(400)은 VREG 출력(403)과 공급 전압(402) 사이에 커패시터(C408)를 포함할 수 있다. 도 1의 C106과 비교할 때 디커플링의 동등한 레벨을 제공하기 위하여, C407 및 C408의 정전용량 값들은 함께 합계가 C106의 정전용량 값이 될 수 있다. 이러한 방식으로, 전하의 동등한 양이, C106에 저장되는 것과 같이, C407 및 C408에 저장될 수 있다.
도 2의 파형들을 다시 참조하면, VREG 출력(403)의 전압 레벨 상의 상향 스파이크는 C407 상의 양의 ΔV를 생성할 수 있다. 그러나, 이러한 상향 스파이크는 C408 상에서 반대의 영향을 가짐으로써, 균등하지만 음의 ΔV를 생성할 수 있는데, 이는 C408이 접지 대신에 공급 전압(402)에 연결되기 때문이다. VREG 출력(403)의 전압 레벨 상의 하향 스파이크는, 유사하게, C407 상에서 음의 ΔV를 생성하지만 C408 상에서는 반대의 ΔV를 생성할 수 있다. 이러한 동등하지만 반대인 특성은 MLCC들 내의 유전체 재료에 의해 설명된 모핑 효과(morphing effect)를 완화하는 데 사용될 수 있다.
도 4의 블록도는 전술한 개념들을 설명하기 위해 간략화되었다. 도 4의 시스템(400)은 본 명세서의 실시예들의 설명을 위해 필요한 컴포넌트들만을 도시한다. 다른 실시예들에서, 시스템(400)은 도 4에 도시되지 않은 다양한 다른 컴포넌트들을 포함할 수 있다.
도 5(A), 도 5(B), 및 도 5(C)를 포함하는 도 5를 참조하면, MLCC의 다른 실시예가 도시된다. 도 5는 (A) 공칭 전압 레벨 하에서, (B) 전압 레벨의 갑작스런 음의 시프트 하에서, 그리고 (C) 갑작스런 양의 전압 시프트 하에서 커패시터(500)를 도시하는 3개의 예시를 포함한다. 커패시터(500)는 전압(V)(504)에 연결된 전도체(501), 및 접지에 연결된 전도체(502)를 포함한다. 전도체(501) 및 전도체(502)는 유전체(503)에 의해 서로 격리된다. 전도체(500)는 또한 공급 전압(공급(Supply))(506)에 연결된 전도체(505)를 포함한다.
커패시터(500)는 단일의 공유된 전도체 및 2개의 개별적인 전도체를 갖는 2개의 커패시터를 포함할 수 있다. 제1 커패시터는 전도체(501) 및 전도체(502)의 배열에 의해 생성될 수 있다. 이 커패시터는 도 4의 C407에 대응할 수 있다. 제2 커패시터는 전도체(501) 및 전도체(505)의 배열에 의해 형성될 수 있고 도 4의 C408에 대응할 수 있다. 동일한 패키지 내에서 커패시터들(C407, C408)을 조합함으로써, 커패시터들(C407, C408)에 걸친 전압 변화들에 응답하여 변화하는 유전체(503)의 영향들은 완화될 수 있으며, 후술되는 바와 같다.
전도체(501)는 도 3의 전도체(301)와 실질적으로 유사할 수 있다. 다양한 실시예에서, 전도체(501)는 전도체(301)보다 많거나 적은 플레이트들을 가질 수 있고, 플레이트들은 유사하거나 상이한 형상을 가질 수 있다. 전도체(502)는 도 3의 전도체(302)와 유사할 수 있다. 그러나, 전도체(502)는 전도체(501)에 비해 더 적은 플레이트들을 가질 수 있다. 전도체(505)는 전도체(502)와 조성 및 구성이 유사할 수 있다. 전도체(505)는 전도체(502)와 동일한 수의 플레이트들을 가질 수 있거나, 또는 전도체(505)는 전도체(502)보다 많거나 적은 플레이트들을 가질 수 있다. 일부 실시예들에서, 전도체들(502, 505)의 플레이트들의 수는 함께 전도체(501)의 플레이트들의 수와 동일할 수 있다. 다른 실시예들에서, 전도체들(502, 505)은 함께 전도체(501)보다 많거나 적은 플레이트들을 가질 수 있다. 도 5의 예시들에서, 전도체(505)는 전도체들(505, 502)이 교차하는 것처럼 보일 수 있도록 그려진다. 그러나, 커패시터(500) 내에서 전도체들(502, 505) 사이에는 어떠한 전도성 경로도 구축되지 않을 수 있다.
전도체(502) 및 전도체(505)의 플레이트들은 전도체(501)의 플레이트들 사이에 배치되어, 패턴이 발생하게 된다. 이 패턴은 상부에 있는 전도체(502)의 플레이트에서 시작하여, 뒤이어 전도체(501)의 플레이트, 다음에 전도체(505)의 플레이트, 다음에 전도체(501)의 플레이트가 이어진다. 패턴은 이어서: 502-501-505-501-502 등으로 반복된다. 이 패턴은 3개의 전도체의 플레이트들을 사이에 배치시키는 많은 가능한 방법들 중 하나일 뿐이다. 예를 들어, 다른 적합한 배열은 501-505-501-505-501-502-501-502일 수 있고 이어서 반복될 수 있다. 일부 실시예들에서, 반복되는 패턴을 갖는 것은 전도체(502) 및 전도체(505)의 플레이트들의 혼합을 유지하는 것만큼 중요하지 않을 수 있다. 그러나, 전도체(502)의 플레이트는 전도체(505)의 플레이트에 인접해 있지 않으며, 이는 공급 전압(506)과 접지 사이에 제3 커패시터를 생성할 수 있기 때문이라는 것에 유의한다. 그러나, 다른 실시예들에서, 이것이 요구될 수 있고 본 문헌에서 나중에 보다 상세히 논의될 것이다.
도 3에 관하여 전술한 바와 같이, 전압의 전압 레벨(504)이 안정적일 때 유전체는 전도체들(501, 502)의 플레이트들 사이 및 전도체들(501, 505)의 플레이트들 사이에서 상당히 균일한 두께일 수 있다. 도 5(A)는 공칭 동작 전압에서의 커패시터(500)를 도시한다. 공급 전압(506)이 안정적으로 유지된다고 가정하면, 전압의 전압 레벨(V-ΔV)(504)이 ΔV의 값만큼 강하하는 경우, 유전체(503)는 도 3에 관하여 전술한 바와 같이 전도체(501)와 전도체(502) 사이에서 수축할 수 있다. 그러나, 유전체(503)는 전도체(501)와 전도체(505) 사이에서 팽창할 수 있으며, 이는, 도 4를 참조하여 기술한 바와 같이, C408이, C407에 의해 겪게 되는 ΔV와 동일하지만 반대일 수 있는, ΔV를 겪기 때문이다. 3개의 전도체의 플레이트들 및 유전체(503)가 적합하게 배열되는 경우, 도 5(B)에 도시된 바와 같이 커패시터의 전체적 형상은 크게 변하지 않을 수 있다.
전압의 전압 레벨(V+ΔV)(504)이 ΔV의 값만큼 강하하는 대신에 증가하는 경우, 유전체(503)는 방금 기술된 것과 반대의 방식으로 팽창 및 수축할 수 있다. 도 5(C)에 도시된 바와 같이, 커패시터(500)의 전체적 형상은 다시 크게 변하지 않을 수 있는데, 이는 전도체들(501, 502)의 플레이트들 사이의 유전체(503)의 팽창이 전도체들(501, 505)의 플레이트들 사이의 유전체(503)의 수축을 상쇄할 수 있기 때문이다.
도 5의 실시예에서, 유전체(503)는 음의 전압 레벨 시프트에 응답하여 수축하고 양의 전압 레벨 시프트에 응답하여 팽창하는 것으로 도시된다. 도 3에 관하여 진술한 바와 같이, 유전체(503)는, 다른 실시예들에서, 양의 전압 레벨 시프트에 응답하여 수축하고 음의 전압 레벨 시프트에 응답하여 팽창할 수 있다. 어느 실시예에서나, 3개의 전도체들 및 유전체 재료의 적합한 배열은 여전히 커패시터(500)의 형상의 변화의 감소를 생성할 수 있다.
도 5의 실시예는 또한 단일 유전체인, 유전체(503)를 도시한다. 다른 실시예들에서, 상이한 유전체 재료가 전도성 플레이트들의 상이한 층들 사이에서 사용될 수 있다. 예를 들어, 음의 전압 레벨 시프트에 응답하여 수축하는 제1 유전체 재료가 전도성 플레이트들의 일부 층들 사이에서 사용될 수 있다. 음의 전압 레벨 시프트에 응답하여 팽창하는 다른 유전체 재료가 전도성 플레이트들의 일부 층들 사이에서 사용될 수 있다. 상이한 물리적 특성들을 갖는 것에 더하여, 전술한 다양한 유전체 재료들은 또한 예를 들어, 유전율과 같은 상이한 전기적 특성들을 가질 수 있다.
일부 실시예들에서, 적층은 전도체(502)의 모든 플레이트들을 전도체(501)의 플레이트들 사이에 배치하는 것에 뒤이어, 전도체(505)의 모든 플레이트들을 전도체(501)의 플레이트들의 사이에 배치하는 것을 포함함으로써, 전도체(502)의 어떠한 플레이트도 전도체(505)의 두 플레이트들 사이에 있지 않도록 하고 그 반대도 마찬가지이도록 할 수 있다. 이 배열은 커패시터(500)의 전체적 형상을 유지할 수 있지만, 질량 중심은 여전히 패키지 내에서 시프트를 겪을 수 있고, 이는 여전히 물리적 힘이 회로 기판으로 전달되는 결과를 발생시킬 수 있다. 위에서, 일부 실시예들에서, 3개의 전도체의 플레이트들 사이에서 반복되는 패턴을 갖는 것은, 전도체(502) 및 전도체(505)의 플레이트들의 혼합을 유지하는 것만큼 중요하지 않을 수 있다는 것이 언급되었다. 전도체(505)의 플레이트들 사이에서 전도체(502)의 플레이트들을 분산시키는 목적은, 커패시터(500)의 패키지 내에서 질량의 시프트들을 분산시켜서 생성된 결과적 물리적 힘들이 감소될 수 있게 하는 것이다.
도 5의 예시들이 단지 설명의 목적을 위한 것임에 유의한다. 예시들은 MLCC의 형상에 대한 전압 전환들의 영향들을 강조하기 위해 간략화되고 과장되었다. 또한, 각각의 전도체에 대해 도시된 플레이트들의 수는 MLCC들의 다양한 실시예에서 상이할 수 있다.
도 3 및 도 5는 전도체들의 플레이트들의 평면들에 수직인, 유전체 팽창 및 수축의 영향을 설명한다. 도 6(A), 도 6(B), 및 도 6(C)를 포함하는 도 6은, 어떻게 유전체 재료가 또한 플레이트들에 평행하게 팽창 및 수축할 수 있는가를 도시한다. 도 6은 도 3의 커패시터(300)와 유사한 구조를 갖는, 커패시터(600)의 3개의 예시를 포함한다. 도 6의 3개의 예시는 (A) 전압의 공칭 전압 레벨(V)(604)을 갖는, (B) 전압의 전압 레벨(V-ΔV)(604)의 ΔV만큼의 갑작스런 강하를 갖는, 그리고 (C) 전압의 전압 레벨(V+ΔV)(604)의 ΔV만큼의 갑작스런 증가를 갖는 커패시터(600)를 도시한다. 이러한 도 6의 3개의 예시들에서, 평행 영향들만이 도시된다. 전술한 수직 영향들은 도시되지 않는다.
도 6(A)에서, 커패시터(600)는 전압의 공칭 전압 레벨(604)을 겪을 수 있고 유전체(603)는 그것의 기준 형상(baseline shape)의 상태일 수 있다. 도 6(B)에서, 전압의 전압 레벨(604)은 ΔV만큼 강하할 수 있다. 전압 레벨 강하에 응답하여, 유전체(603)는 전도체(601) 및 전도체(602)의 플레이트들에 평행하게 수축할 수 있다. 도 6(C)에서, 전압의 전압 레벨(604)은, ΔV만큼 강하하는 대신에 증가할 수 있다. 그 결과, 유전체(603)는 전도체들의 플레이트들에 평행하게 커질 수 있다. 앞서 개시된 바와 같이, 유전체(603)의 형상 변화들은 진동들이 회로 기판으로 전달되는 결과를 발생시킬 수 있으며, 이는, 대응하는 전압 레벨 변화들이 가청 주파수에서 발생하는 경우, 가청일 수 있다.
도 6의 예시들은 단지 설명하기 위한 목적이다. 예시들의 부분들이 간략화되었고, 다른 부분들은 MLCC의 형상에 대한 전압 전환들의 영향들을 강조하기 위해 과장되었다. 다양한 실시예에서, 도면에서 도시된 플레이트들의 수 및 상대적 비율은 실제 MLCC의 예시들과 상이할 수 있다.
도 7을 참조하면, 도 5에 도시된 것과 유사한 MLCC 구조체의 실시예가 도시된다. 도 7은 3개의 예시, 도 7(A), 도 7(B), 및 도 7(C)를 포함하며, (A) 전압의 공칭 전압 레벨(V)(704)을 갖는, (B) 전압의 전압 레벨(V-ΔV)(704)의 ΔV만큼의 갑작스런 강하를 갖는, 그리고 (C) 전압의 전압 레벨(V+ΔV)(704)의 ΔV만큼의 갑작스런 증가를 갖는 커패시터(700)를 도시한다. 다시, 이해의 용이함을 위해, 평행 영향들만이 도시된다.
도 7(A)는, 전압 상의 공칭 전압 레벨(704)을 겪는 동안에 기준 형상을 갖는, 유전체(703)를 도시한다. 전압의 전압 레벨(704)이 도 7(B)에 도시된 바와 같이 ΔV만큼 강하하는 경우, 이어서 유전체(703)는 전도체(702)의 플레이트들 주위에서 플레이트들의 평면에 평행하게 수축할 수 있다. 그러나, 전도체(705)의 플레이트들 주위에서, 유전체(703)는 팽창할 수 있다. 팽창 및 수축의 이러한 조합은 유전체(703)의 약간 "지그재그형인" 에지를 생성할 수 있지만, 전체적 형상 변화는 동일한 조건들 하에서 도 6의 커패시터(600)에 비해 최소일 수 있다. 유사한 효과가 도 7(C)에 도시될 수 있으며, 여기서 전압의 전압 레벨(704)은 강하하는 대신에 ΔV만큼 증가한다. 이 경우에서, 유전체(703)는 전도체(702)의 플레이트들 주위에서 플레이트들의 평면에 평행하게 팽창하고 전도체(705)의 플레이트들 주위에서 수축할 수 있다. 이것으로 인해, 유전체(703)의 유사하지만, 역전된(reversed) 지그재그형 에지를 생성할 수 있다.
도 7에 도시된 예시들은 단지 개념을 전달하기 위한 예들일 뿐이다. 예시들은 MLCC의 형상에 대한 전압 전환들의 영향들을 강조하기 위해 간략화되고 과장되었다. 다양한 실시예에서, 도면에서 도시된 플레이트들의 수 및 상대적 비율은 실제 MLCC에서와 상이할 수 있다.
전압 과도현상을 디커플링하기 위한 방법
이제 도 8을 참조하면, 전압 과도현상을 디커플링하는 방법에 대한 흐름도가 제시된다. 방법은 도 4에 도시된 시스템(400) 및 도 5의 커패시터(500)에 대응할 수 있다. 도 4, 도 5, 및 도 8을 종합적으로 참조하면, 방법은 블록(801)에서 시작할 수 있다.
조정된 전압이 예를 들어, 전압 조정기(401)에 의해 생성될 수 있다(블록(802)). 전압 조정기(401)는 공급 전압(402)을 입력으로서 수신하고 조정된 전압, VREG 출력(403)을 출력할 수 있다. 전압 조정기(401) 및 또는 시스템(400)이 그 위에 구축되는 회로 기판은 예를 들어, 인덕턴스(L405)와 같은 기생 인덕턴스를 포함할 수 있으며, 이는 SoC(404)에 의한 전류 소모의 변화에 응답하여 전압 변동들을 야기할 수 있다.
VREG 출력(403)의 전압 레벨의 변동을 감소시키기 위하여, 즉, VREG 출력(403)의 전압 레벨을 안정화하기 위하여, 예를 들어, C407과 같은 제1 커패시터가 VREG 출력(403)으로부터 접지로 연결될 수 있다(블록(803)). 이 커패시터는 VREG 출력(403)의 전압 레벨의 갑작스런 상승에 응답하여 전압 조정기(401)로부터의 과잉 전하를 저장할 수 있다. 또한, C407은 VREG 출력(403)의 전압 레벨의 갑작스런 감소에 응답하여 SoC(404)에, 저장된 전하를 공급할 수 있다. 다른 실시예들에서, 제1 커패시터는 접지 이외의 신호에 연결될 수 있다. VREG 출력(403)의 최소 동작 전압 레벨보다 작은 안정적인 전압 레벨을 갖는 임의의 신호가 적합할 수 있다.
VREG 출력(403)을 더욱 안정화하기 위하여, 예를 들어, C408과 같은 제2 커패시터가 VREG 출력(403)으로부터 공급 전압(402)으로 연결될 수 있다(블록(804)). 이 커패시터는 VREG 출력(403)의 전압 레벨의 갑작스런 강하에 응답하여 전압 조정기(401)로부터의 과잉 전하를 저장할 수 있다. 또한, C408은 VREG 출력(403)의 전압 레벨의 갑작스런 증가에 응답하여 SoC(404)로 저장된 전하를 공급할 수 있다. 다른 실시예들에서, 제2 커패시터는 공급 전압(402) 이외의 신호에 연결될 수 있다. VREG 출력(403)의 최대 동작 전압 레벨보다 큰 안정적인 전압 레벨을 갖는 임의의 신호가 적합할 수 있다.
커패시터들을 위한 제1 전도체는 VREG 출력(403)에 연결될 수 있다(블록(805)). 이 제1 전도체는 도 5의 전도체(501)에 대응할 수 있다. 제1 전도체는, 평행하게 배열되고 서로 이격된 전도성 재료로 된 다수의 플레이트들로 구성될 수 있다. 다수의 플레이트들은 공통 면 상에서 서로 연결될 수 있다.
커패시터(C407)의 추가적 컴포넌트로서, 제2 전도체가 접지에 연결될 수 있다(블록(806)). 이 제2 전도체는 전도체(502)에 대응할 수 있다. 제2 전도체는, 제1 전도체와 유사하게 배열된 전도성 재료로 된 다수의 플레이트들로 구성될 수 있다. 일부 실시예들에서, 제2 전도체는 제1 전도체보다 적은 플레이트들을 가질 수 있다.
제3 전도체는, 커패시터(C408)의 경우, 예를 들어, 공급 전압(402)과 같은 공급 전압에 연결될 수 있다(블록(807)). 이 제3 전도체는 전도체(505)에 대응할 수 있다. 제3 전도체는 제2 전도체와 유사하게 구성될 수 있으며, 이때 다수의 플레이트들은 평행하게 배열되고 공통 면 상에서 서로 연결된다.
방법에 있어서 다음 단계는, 제2 전도체의 플레이트들을 제1 전도체의 플레이트들 전체에 걸쳐 사이에 배치시키는 것일 수 있다(블록(808)). 사이에 배치시키는 것에 의해, 제2 전도체의 플레이트들은 제1 전도체의 플레이트들과 평행하게 배열됨으로써, 전체가 아니라면, 대부분의, 제2 전도체의 플레이트들이 제1 전도체의 적어도 하나의 플레이트 근처에 있도록 할 수 있다. 제1 전도체의 어떠한 부분도 제2 전도체의 임의의 부분과 접촉하게 되지 않을 수 있다. 작고 균일한 간극이 제1 및 제2 전도체들의 각 플레이트 사이에서 유지될 수 있다. 작고 균일한 간극은 예를 들어, 세라믹 합성물과 같은 적합한 유전체 재료로 충전될 수 있다.
방법은 이제 제3 전도체의 플레이트들을 제1 전도체의 나머지 플레이트들 전체에 걸쳐 사이에 배치시킬 수 있다(블록(809)). 제3 전도체의 플레이트들은 제1 전도체의 플레이트들과 평행하게 배열됨으로써, 제3 전도체의 플레이트들 중 일부 또는 전부가 제1 전도체의 적어도 하나의 플레이트 근처에 있도록 할 수 있다. 제2 전도체와 마찬가지로, 작고 균일한 간극이 제1 및 제3 전도체들의 각 플레이트 사이에서 유지될 수 있으며, 이는 유사한 유전체 재료로 충전될 수 있다. 제3 전도체의 어떠한 부분도 제1 또는 제2 전도체들의 임의의 부분과 접촉하게 되지 않을 수 있다.
제1 전도체의 플레이트들의 전체에 걸쳐 제2 전도체 및 제3 전도체의 플레이트들을 사이에 배치하는 것은, 제2 전도체의 어떠한 플레이트도, 제 2 전도체의 플레이트와 제3 전도체의 플레이트 사이에 제1 전도체의 플레이트 없이는, 제3 전도체의 플레이트 근처에 있지 않게 하도록, 수행될 수 있다. 플레이트들을 사이에 배치시키는 것은 또한, 제2 전도체의 플레이트들의 적어도 일부가 제3 전도체의 플레이트들의 적어도 일부 사이에 있는 형태의 패턴을 생성할 수 있으며, 이때 제1 전도체의 플레이트들은 제2 및 제3 전도체들의 플레이트들의 임의의 쌍 사이에 있다. 예를 들어, '1'은 제1 전도체의 플레이트를 표현하고, '2'는 제2 전도체의 플레이트를 표현하며, '3'은 제3 전도체의 플레이트를 표현하며, 적합한 패턴들은, 1-2-1-3-1-2-1-3-1 또는 2-1-3-1-3-1-2-1-2-1일 수 있다. 일부 실시예들에서 채용될 수 있는 다른 적합한 패턴은, 1-2-1-1-3-1-1-2-1-1-3-1일 수 있으며, 이러한 경우에서 미리 언급된 유전체 재료 이외의 적합한 절연 재료가, 반복되는 1-1 층들 사이에서 사용될 수 있다. 적합한 절연 재료는 유전체 재료보다 얇을 수 있거나 유전체보다 유연할 수 있으며, 따라서 유전체의 수축 및 팽창에 의해 생성된 힘들의 일부를 흡수할 수 있다. 사이에 배치시키는(interspersing) 패턴은 반복되거나 반복되지 않을 수 있다. 방법은 블록(810)에서 종료될 수 있다.
변화하는 전압 레벨들에 노출될 때 형상 모핑을 나타내는 커패시터들의 예들로서 MLCC들이 사용되었다는 것에 유의한다. 그러나, 본 문헌에서 개시된 특징들은 MLCC 기술로 제한되도록 의도되지 않는다. 본 명세서에서 표현된 특징들은, 각각의 전도체가 하나 초과의 플레이트로 구성될 수 있고 전도체들 또는 유전체가 변화하는 전압 레벨에 응답하여 형상 모핑을 겪을 수 있는, 임의의 커패시터 기술에 적용될 수 있다.
도 8의 방법은 일례일 뿐이다. 일부 실시예들에서, 단계들의 수는 상이할 수 있고/있거나 상이한 순서로 발생할 수 있다. 단계들이 순차적인 순서로 발생하는 것으로 도시되어 있지만, 일부 단계들은 병렬로 수행될 수 있다.
도 5를 참조하여 전술한 것에서, 전도체(502)의 플레이트들이 전도체(505)의 플레이트들에 인접해 있었다면, 추가의 제3 커패시터가 형성될 수 있고, 일부 실시예들에서, 전원 상의 전압 레벨에 추가적 안정성을 제공할 수 있다는 것이 논의되었다.
이제 도 9를 참조하면, 시스템(900)이 예시된다. 시스템(900)은, 공급 전압(902)에 연결된 전압 조정기(901)와 같은, 시스템(400)과 유사한 컴포넌트들을 포함할 수 있다. VREG 출력(903)은 전압 조정기(901)에 의해 생성된 출력일 수 있고 이는 SoC(904)에 제공될 수 있다. 일부 실시예들에서, 전압 조정기(901)와 SoC(904) 사이의 연결은 기생 인덕턴스(L905)를 포함할 수 있다. 커패시터(C907)는 접지에 대하여 VREG 출력(903)을 디커플링할 수 있고, 커패시터(C908)는 공급 전압(902)에 대하여 VREG 출력(903)을 디커플링할 수 있다. 기생 인덕턴스(L909)는 공급 전압(902)과 C908 사이에 포함될 수 있다. 기생 인덕턴스(L910)는 접지와 C907 사이에 포함될 수 있다. 커패시터(C911)는 접지에 대하여 공급 전압(902)을 디커플링시킬 수 있다.
전압 조정기(901), 공급 전압(902), VREG 출력(903), SoC(904), 인덕턴스(L905), 및 커패시터들(C907, C908)은 모두, 도 4의 전압 조정기(401), 공급 전압(402), VREG 출력(403), SoC(404), 인덕턴스(L405), 및 커패시터들(C407, C408)과 유사할 수 있으며, 따라서 도 4를 참조하여 전술한 바와 같이 동작할 수 있다.
시스템(900)은 인덕턴스들(L909, L910)을 포함한, 시스템(400)에서 참조되지 않을 수 있는 추가적인 컴포넌트들을 포함한다. 일부 실시예들에서, 인덕턴스들(L909, L910)은 기생 인덕턴스들일 수 있다. 인덕턴스(L909)는 공급 전압(902) 내의 기생 인덕턴스뿐만 아니라, 시스템(900)이 그 위에 구축되는 회로 기판 상의 공급 전압(902)의 전도성 트레이스들로부터의 기생 인덕턴스를 포함할 수 있다. 인덕턴스(L910)는 접지로 이어지는 회로 기판 상의 전도성 트레이스들의 기생 인덕턴스를 포함할 수 있다. 인덕턴스들(L909, L910)의 추가는 공급 전압(902) 및 접지 트레이스들 상에서 추가적인 전압 과도현상을 생성할 수 있는데, 이는, 전압 조정기(901) 또는 공급 전압(902)에 연결될 수 있지만 도시되지 않은 임의의 회로에 의한 전류 소모 변화들로 인하여 공급 전압(902) 상에 가해진 부하가 변화하기 때문이다.
L909 및 L910의 추가적인 기생 효과들에 대해 보상하기 위하여, 제3 커패시터인 C911이 공급 전압(902)으로부터 접지로 연결될 수 있다. 본 명세서에서 기술된 다른 디커플링 커패시터들과 유사하게, C911은, 공급 전압(902)으로의 트레이스들의 전압 레벨의 갑작스런 증가에 응답하여 전하를 저장할 수 있고, 공급 전압(902)으로의 트레이스들의 전압 레벨의 갑작스런 감소에 응답하여 전하를 공급할 수 있다. 접지로의 트레이스들에 관해서는, 그 반대가 참일 수 있다. 접지로의 트레이스들의 전압 레벨의 강하는 C911이 전하를 저장하는 결과를 발생시킬 수 있으며, 접지로의 트레이스들의 전압 레벨의 증가는 C911이 전하를 공급하는 결과를 발생시킬 수 있다.
도 9의 블록도는 전술한 개념들을 설명하기 위해 간략화되었다. 도 9의 시스템(900)은 본 명세서의 실시예들의 설명을 위해 필요한 컴포넌트들만을 도시한다. 다른 실시예들에서, 시스템(900)은 도 9에 도시되지 않은 다양한 다른 컴포넌트들을 포함할 수 있다.
도 10을 참조하면, 예를 들어, MLCC와 같은 다른 커패시터의 실시예가 도시된다. 커패시터(1000)는 전압(V)(1004)에 연결된 전도체(1001), 및 접지에 연결된 전도체(1002)를 포함한다. 전도체(1001) 및 전도체(1002)는 유전체(1003)에 의해 서로 격리될 수 있다. 전도체(1000)는 또한 공급 전압(공급)(1006)에 연결된 전도체(1005)를 포함한다. 유전체(1007)는 전도체(1002)의 플레이트들을 전도체(1005)의 플레이트들로부터 분리시키는 데 사용될 수 있다.
커패시터(1000)는, 전도체들(1001, 1002) 사이 및 전도체들(1001, 1005) 사이의 커패시터들의 구성에 관하여, 도 5의 커패시터(500)와 유사할 수 있다. 전도체들(1001, 1002)의 플레이트들에 의해 형성된 커패시터는 도 9의 C907에 대응할 수 있다. 마찬가지로, 전도체들(1001, 1005)에 의해 형성된 커패시터는 도 9의 C908에 대응할 수 있다. 도 10의 예시들에서, 전도체(1005)는 전도체들(1005, 1002)이 교차하는 것처럼 보일 수 있도록 그려진다. 그러나, 커패시터(500)에 대하여 진술한 바와 같이, 커패시터(1000) 내에서 전도체들(1002, 1005) 사이에는 어떠한 전도성 경로도 구축되지 않을 수 있다.
커패시터(1000)는, 커패시터(1000)가 전도체(1005)의 플레이트들에 평행하고 그 근처에 있으며 유전체(1007)에 의해 분리된 전도체(1002)의 플레이트들을 가질 수 있다는 점에서, 커패시터(500)와 상이할 수 있다. 유전체(1007)는 유전체(1003)의 일부일 수 있거나, 또는 유전체(1007)는 유전체(1003)로부터 분리되어 있을 수 있다. 전도체(1005)의 플레이트들에 평행하고 그 근처에 있는 전도체(1002)의 플레이트들은, 공급 전압(1006)과 접지 사이에 제3 커패시터를 형성할 수 있다. 이 제3 커패시터는 도 9의 C911에 대응할 수 있다.
도 10의 예시들이 단지 설명의 목적을 위한 것임에 유의한다. 예시들은 다층 커패시터의 형상에 대한 전압 전환들의 영향들을 강조하기 위해 간략화되고 과장되었다. 또한, 각각의 전도체에 대해 도시된 플레이트들의 수는 물리적 실시예에서 훨씬 더 클 수 있다.
공급 전압을 디커플링하기 위한 방법
도 11을 참조하면, 공급 전압을 디커플링하는 방법의 흐름도가 제시된다. 방법은 도 9에 도시된 시스템(900) 및 도 10의 커패시터(1000)에 대응할 수 있다. 도 9, 도 10, 및 도 11을 종합적으로 참조하면, 방법은 도 8의 방법에서 단계(809) 이후에 계속되어서, 블록(1101)에서 시작할 수 있다.
제3 커패시터는, 전도체(1002)와 같은 접지에 연결된 전도체의 플레이트들을, 전도체(1005)와 같은 공급 전압(902)에 연결된 전도체의 플레이트들 사이에 배치시킴으로써 형성될 수 있다(블록(1102)). 전도체(1002)의 플레이트들은, 전도체(1002)의 적어도 하나의 플레이트가 전도체(1005)의 적어도 하나의 플레이트와 평행하고 그 근처에 있도록, 전도체(1005)의 플레이트들과 평행하게 배열될 수 있다. 작고 균일한 간극이 전도체들(1002, 1005)의 각 플레이트 사이에서 유지될 수 있으며, 이는 적합한 유전체 재료로 충전될 수 있다. 일부 실시예들에서, 도 11과 관련하여 기술된 바와 같은 커패시터 플레이트들의 배열은 앞서 기술된 바와 같이 커패시터 내의 유전체 재료의 변형을 감소시킴으로써, 가능하게는 커패시터 "명음"과 연관된 가청 노이즈를 제거할 수 있다.
예를 들어, 공급 전압(902)과 같은 공급 전압을 안정화하기 위하여, 제3 커패시터가 도 9의 C911에 의해 도시된 바와 같이 공급 전압(902)으로부터 접지로 연결될 수 있다(블록(1103)). 이러한 제3 커패시터는 공급 전압(902)에 연결된 회로 기판 상의 트레이스들의 전압 레벨의 갑작스런 상승에 응답하여 과잉 전하를 저장할 수 있다. 또한, 제3 커패시터는 공급 전압(902)에 연결된 회로 기판 상의 트레이스들의 전압 레벨의 갑작스런 감소에 응답하여 저장된 전하를 공급할 수 있다. 다른 실시예들에서, 제3 커패시터는 공급 전압(902) 및 접지 이외의 신호들에 연결될 수 있고, 커패시터들(C907, C908)이 시스템(900) 내로 어떻게 연결되는가에 의존할 수 있다.
도 11의 방법은 일례일 뿐이라는 것에 유의한다. 일부 실시예들에서, 단계들의 수는 상이할 수 있고/있거나 상이한 순서로 발생할 수 있다. 단계들이 순차적인 순서로 발생하는 것으로 도시되어 있지만, 단계들은 병렬로 수행될 수 있다.
상기의 개시내용이 완전히 이해된다면, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 다수의 변경들 및 수정들이 명백해질 것이다. 하기의 청구범위는 모든 그러한 변경들 및 수정들을 포괄하는 것으로 해석되는 것으로 의도된다.

Claims (20)

  1. 디바이스로서,
    공통 패키지 내의 제1 노드에 연결된 제1 복수의 전도성 플레이트;
    상기 공통 패키지 내의 제2 노드에 연결된 제2 복수의 전도성 플레이트; 및
    상기 공통 패키지 내의 제3 노드에 연결된 제3 복수의 전도성 플레이트를 포함하며,
    상기 제1 복수의 전도성 플레이트 중 적어도 제1 전도성 플레이트는 상기 제2 복수의 전도성 플레이트 중 적어도 제1 전도성 플레이트와 상기 제3 복수의 전도성 플레이트 중 적어도 제1 전도성 플레이트 사이에 배열되는, 디바이스.
  2. 제1항에 있어서, 상기 제1 복수의 전도성 플레이트 중 적어도 제2 전도성 플레이트는 상기 제2 복수의 전도성 플레이트 중 적어도 2개의 전도성 플레이트 사이에 배열되고, 상기 제1 복수의 전도성 플레이트 중 적어도 제3 전도성 플레이트는 상기 제3 복수의 전도성 플레이트 중 적어도 2개의 전도성 플레이트 사이에 배열되는, 디바이스.
  3. 제1항에 있어서, 상기 제1 복수의 전도성 플레이트 중 상기 적어도 제1 전도성 플레이트와 상기 제2 복수의 전도성 플레이트 중 상기 적어도 제1 전도성 플레이트 사이의 제1 공간은 유전체 재료를 포함하고, 상기 제1 복수의 전도성 플레이트 중 상기 적어도 제1 전도성 플레이트와 상기 제3 복수의 전도성 플레이트 중 상기 적어도 제1 전도성 플레이트 사이의 제2 공간은 상기 유전체 재료를 포함하는, 디바이스.
  4. 제3항에 있어서, 상기 유전체 재료는 세라믹 재료를 포함하는, 디바이스.
  5. 제1항에 있어서, 상기 제2 복수의 전도성 플레이트 중 적어도 제2 전도성 플레이트는 상기 제3 복수의 전도성 플레이트 중 적어도 제2 전도성 플레이트에 인접하게 배열되는, 디바이스.
  6. 제3항에 있어서, 상기 유전체 재료는 음의 전압 레벨에 응답하여 수축하고 양의 전압 레벨 변화에 응답하여 팽창하도록 구성되는, 디바이스.
  7. 제3항에 있어서, 상기 유전체 재료는 양의 전압 레벨 변화에 응답하여 수축하고 음의 전압 레벨 변화에 응답하여 팽창하도록 구성되는, 디바이스.
  8. 시스템으로서,
    양의 단자와 음의 단자 사이에 제1 전압 레벨을 제공하도록 구성된 전원;
    상기 전원에 연결된 전압 조정기 - 상기 전압 조정기는 출력 단자에서 제2 전압 레벨을 생성하도록 구성되고, 상기 제2 전압 레벨은 상기 제1 전압 레벨에 의존함 - ;
    상기 출력 단자와 상기 음의 단자 사이에 연결된 제1 커패시터 - 상기 제1 커패시터는 상기 출력 단자에 연결된 제1 복수의 전도성 플레이트의 제1 서브셋 및 상기 음의 단자에 연결된 제2 복수의 전도성 플레이트의 제1 서브셋을 포함함 - ; 및
    상기 출력 단자와 상기 양의 단자 사이에 연결된 제2 커패시터 - 상기 제2 커패시터는 상기 출력 단자에 연결된 상기 제1 복수의 전도성 플레이트의 제2 서브셋 및 상기 양의 단자에 연결된 제3 복수의 전도성 플레이트의 제1 서브셋을 포함함 - 를 포함하며,
    상기 제1 복수의 전도성 플레이트 중 적어도 하나의 전도성 플레이트는 상기 제2 복수의 전도성 플레이트 중 적어도 하나의 전도성 플레이트와 상기 제3 복수의 전도성 플레이트 중 적어도 하나의 전도성 플레이트 사이에 배열되는, 시스템.
  9. 제8항에 있어서, 상기 양의 단자와 상기 음의 단자 사이에 연결된 제3 커패시터를 추가로 포함하며, 상기 제3 커패시터는 상기 음의 단자에 연결된 상기 제2 복수의 전도성 플레이트의 제2 서브셋 및 상기 양의 단자에 연결된 상기 제3 복수의 전도성 플레이트의 제2 서브셋을 포함하는, 시스템.
  10. 제8항에 있어서, 공통 패키지는 상기 전압 조정기의 상기 출력에 연결된 제1 노드, 상기 음의 단자에 연결된 제2 노드, 및 상기 양의 단자에 연결된 제3 노드를 포함하는, 시스템.
  11. 제10항에 있어서, 상기 제1 노드는 제1 전도체의 복수의 전도성 플레이트에 연결되고, 상기 제2 노드는 제2 전도체의 복수의 전도성 플레이트에 연결되며, 상기 제3 노드는 제3 전도체의 복수의 전도성 플레이트에 연결되는, 시스템.
  12. 제8항에 있어서, 상기 제1 복수의 전도성 플레이트의 제1 서브셋은 상기 제2 복수의 전도성 플레이트의 제1 서브셋으로부터 유전체 재료에 의해 분리되고, 상기 제1 복수의 전도성 플레이트의 제2 서브셋은 상기 제3 복수의 전도성 플레이트의 제1 서브셋으로부터 유전체 재료에 의해 분리되는, 시스템.
  13. 제12항에 있어서, 유전체 재료는 세라믹 재료를 포함하는, 시스템.
  14. 제9항에 있어서, 상기 제3 복수의 전도성 플레이트의 제2 서브셋은 상기 제2 복수의 전도성 플레이트의 제2 서브셋으로부터 유전체 재료에 의해 분리되는, 시스템.
  15. 방법으로서,
    제2 전압 레벨의 입력 전압 신호에 의존하여 제1 전압 레벨의 출력 전압 신호를 생성하는 단계;
    상기 출력 전압 신호와 접지 기준 사이에 제1 커패시터를 연결함으로써 상기 출력 전압 신호를 안정화하는 단계 - 상기 제1 커패시터는 상기 출력 전압 신호에 연결된 제1 복수의 전도성 플레이트의 제1 서브셋 및 상기 접지 기준에 연결된 제2 복수의 전도성 플레이트의 제1 서브셋을 포함하고, 상기 제1 복수의 전도성 플레이트 중 적어도 하나의 전도성 플레이트는 상기 제2 복수의 전도성 플레이트 중 적어도 하나의 전도성 플레이트에 인접함 - ; 및
    상기 출력 전압 신호와 상기 입력 전압 신호 사이에 제2 커패시터를 연결함으로써 상기 출력 전압 신호를 안정화하는 단계 - 상기 제2 커패시터는 상기 출력 전압 신호에 연결된 상기 제1 복수의 전도성 플레이트의 제2 서브셋 및 상기 입력 전압 신호에 연결된 제3 복수의 전도성 플레이트의 제1 서브셋을 포함하고, 상기 제1 복수의 전도성 플레이트 중 적어도 하나의 다른 전도성 플레이트는 상기 제3 복수의 전도성 플레이트 중 적어도 하나의 전도성 플레이트에 인접하며, 상기 제1 복수의 전도성 플레이트의 제1 서브셋 중 적어도 하나의 전도성 플레이트와 상기 제2 복수의 전도성 플레이트의 제1 서브셋 중 인접한 전도성 플레이트 사이에 유전체 재료가 배치됨 - 를 포함하는, 방법.
  16. 제15항에 있어서, 상기 입력 전압 신호와 상기 접지 기준 사이에 제3 커패시터를 연결함으로써 상기 입력 전압 신호를 안정화하는 단계를 추가로 포함하며, 상기 제3 커패시터는 상기 접지 기준에 연결된 상기 제2 복수의 전도성 플레이트의 제2 서브셋 및 상기 입력 전압 신호에 연결된 상기 제3 복수의 전도성 플레이트의 제2 서브셋을 포함하는, 방법.
  17. 제15항에 있어서, 상기 출력 전압 신호는 공통 패키지 내의 제1 노드에 연결되고, 상기 접지 기준은 상기 공통 패키지 내의 제2 노드에 연결되며, 상기 입력 전압 신호는 상기 공통 패키지 내의 제3 노드에 연결되는, 방법.
  18. 제17항에 있어서, 상기 제1 노드는 상기 제1 복수의 전도성 플레이트에 연결되고, 상기 제2 노드는 상기 제2 복수의 전도성 플레이트에 연결되며, 상기 제3 노드는 상기 제3 복수의 전도성 플레이트에 연결되는, 방법.
  19. 제15항에 있어서, 상기 유전체 재료는 적어도 제1 유전체 재료 및 제2 유전체 재료를 포함하는, 방법.
  20. 제19항에 있어서, 상기 제1 유전체 재료는 음의 전압 레벨에 응답하여 수축하고 양의 전압 레벨 변화에 응답하여 팽창하도록 구성되고, 상기 제2 유전체 재료는 양의 전압 레벨에 응답하여 수축하고 음의 전압 레벨 변화에 응답하여 팽창하도록 구성되는, 방법.
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