KR20160065897A - 반도체 밀봉용 에폭시 수지 조성물, 반도체 실장 구조체, 및 그의 제조방법 - Google Patents

반도체 밀봉용 에폭시 수지 조성물, 반도체 실장 구조체, 및 그의 제조방법 Download PDF

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다케유키 기타가와
야스히토 후지이
가쓰시 간
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나가세케무텍쿠스가부시키가이샤
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Abstract

(A) 노볼락형 에폭시 수지를 10∼45질량% 함유하는 에폭시 수지 100질량부, (B) 산 무수물 50∼150질량부, (C) 경화 촉진제 2∼12질량부, (D) 실리콘 겔 또는 실리콘 오일 5∼50질량부, 및 (E) 평균입경 2∼30㎛의 용융 실리카를 가지고, 상기 (E) 용융 실리카의 함유량이 80∼92질량%이며, 25℃에서 2.5(1/s)의 전단속도에서의 점도가 1000Pa·s 이하인 반도체 밀봉용 에폭시 수지 조성물이다.

Description

반도체 밀봉용 에폭시 수지 조성물, 반도체 실장 구조체, 및 그의 제조방법{EPOXY RESIN COMPOSITION FOR USE IN SEALING OF SEMICONDUCTORS, AND SEMICONDUCTOR-PACKAGED STRUCTURE AND METHOD FOR PRODUCING SAME}
본 발명은, 에폭시 수지 조성물에 관한 것이며, 특히 칩 온 웨이퍼(CoW)형의 반도체 밀봉재로서 적절한 에폭시 수지 조성물에 관한 것이다.
근래, 전자기기의 소형화가 진행되어, 반도체 제품에도 박형화, 소형화가 요구되고 있다. 그래서, 개편화(個片化; singulation)하기 전의 반도체 웨이퍼 상태로, 복수의 베어 반도체 칩(bare semiconductor chip)을 실장하고, 밀봉을 행하는 웨이퍼-레벨-칩-사이즈 패키지(wafer-level-chip-size package)라고 하는 패키지 기술이 주목받고 있다. 반도체 밀봉재와 반도체 웨이퍼의 적층체는, 그 후, 개편화(다이싱)되어, 칩 레벨의 반도체 제품이 얻어진다. 이러한 반도체 제품은, 실장 면적이 베어 반도체 칩과 같은 크기가 되기 때문에, 웨이퍼를 다이싱하고 나서 베어 반도체 칩을 실장하고, 밀봉하는 일반적인 방법에 비해, 소형화되기 쉽다고 하는 특징이 있다.
또한, 반도체 제품에는, 소형인 것과 동시에 고성능인 것이 요구되고 있다. 그래서, 베어 반도체 칩을 세로방향으로 적층한 반도체 실장 구조체(semiconductor package structure)가 검토되고 있다. 베어 반도체 칩을 적층하는 방법으로는, 베어 반도체 칩들을 서로 연속적으로 적층시키는 칩-온-칩(chip-on-chip; CoC) 방식이나, 반도체 웨이퍼 기판상에 양품(良品)의 베어 반도체 칩을 실장해 가는 칩-온-웨이퍼(chip-on-wafer; CoW) 방식 등을 들 수 있다.
CoW 방식은, 웨이퍼-레벨-칩-사이즈 패키지 기술을 이용하는 것이다. CoW 방식에서는, 반도체 웨이퍼 기판상에 복수의 베어 반도체 칩을 실장하고, 반도체 밀봉재로 밀봉한다. 그 후, 얻어진 반도체 실장 구조체가 다이싱된다.
CoW 방식에서는, 반도체 웨이퍼 기판 전체에 대하여 반도체 밀봉재에 의한 밀봉이 행해진다. 그 때문에, 반도체 밀봉재의 경화 후, 다이싱 전의 반도체 실장 구조체의 휨이 큰 문제가 되고 있다. 반도체 밀봉재는 열경화성의 수지를 포함하고 있기 때문에, 반도체 밀봉재의 성형공정에서는, 경화 반응 촉진을 위한 가열처리가 실시된다. 그 후의 냉각 공정에 있어서, 베어 반도체 칩, 반도체 밀봉재 및 반도체 웨이퍼 기판은, 각각의 열팽창률에 따라서 수축하기 때문에, 치수 변화에 불균일이 생긴다. 그 결과, 반도체 실장 구조체에 휨이 생긴다.
베어 반도체 칩이나 반도체 웨이퍼 기판은, 실리콘이나 사파이어라고 하는 재료로 이루어지기 때문에, 치수변화는 작다. 한편, 반도체 밀봉재는, 유리전이점을 초과하면 열팽창률이 극단적으로 커져, 치수변화가 커진다. 그래서, 반도체 밀봉재에 필러(filler)라고 하는 무기물을 60∼95% 혹은 80∼95% 배합하여, 반도체 밀봉재의 열팽창률을 낮게 억제하는 것이 행해지고 있다(특허문헌 1 및 2 참조). 또한, 반도체 밀봉재에 실리콘 고무 등의 고무성분을 배합하고, 경화 후의 반도체 밀봉재의 내부 응력을 저하시켜, 반도체 실장 구조체의 휨을 작게 하는 것이 행해지고 있다(특허문헌 3 참조).
일본 공개특허공보 2012-209453호 일본 공개특허공보 2013-10940호 일본 공개특허공보 2011-195742호
반도체 밀봉재로는, 일반적으로 에폭시 수지가 사용되고 있고, 특히 취급성의 관점에서 지환식의 에폭시 수지가 사용되고 있다. 지환식 에폭시 수지는 점도가 낮기 때문에, 다량의 필러를 배합할 수 있다. 다량의 필러를 배합함으로써, 반도체 실장 구조체의 휨은 다소 해소되지만, 충분하지 않다. 반도체 실장 구조체에 휨이 있으면, 다이싱 공정시에 반도체 실장 구조체를 다이싱 테이프로 고정하는 것이 곤란하게 되어, 다이싱을 행할 수 없다. 또한, 다이싱 후의 개편화 반도체 실장 구조체 자체에 휨이 있으면, 개편화 반도체 실장 구조체를 전자기기에 탑재한 경우에 접속 불량을 일으키는 경우가 있다. 또한, 근래에는, 저비용화를 배경으로, 보다 큰 면적의 웨이퍼 기판을 밀봉하는 것이 요구되고 있다. 그 때문에, 반도체 실장 구조체의 휨의 저감이 한층 더 요구되고 있다.
또한, CoW 방식에 의해 반도체 실장 구조체를 제조하는 경우, 다이싱시에도 문제가 생기기 쉬운 것을 알 수 있었다. 즉, 경도가 크게 다른 재료로 이루어지는 적층체, 구체적으로는, 연질의 반도체 밀봉재와 경질의 반도체 웨이퍼 기판의 적층체를 동시에 다이싱하기 때문에, 반도체 웨이퍼 기판으로부터 경화한 반도체 밀봉재(이하, 단순히 경화물 혹은 오버몰드 재(overmold material)라고 칭하는 경우가 있음)가 박리되거나 경화물이 치핑(chipping)되거나 하는 경우가 있다.
본 발명은, 오버몰드 재로 밀봉된 반도체 실장 구조체의 휨을 억제하는 것을 목적으로 한다. 또한, 다이싱시에 있어서의 오버몰드 재의 박리 및 치핑을 저감하는 것을 목적으로 한다. 또한, 반도체 실장 구조체의 휨을 억제하여, 박리나 치핑이 적고, 또한, 취급성에도 우수한 반도체 밀봉용 에폭시 수지 조성물을 제공하는 것을 목적으로 한다.
즉, 본 발명의 한 국면은, (A) 노볼락형 에폭시 수지를 10∼45질량% 함유하는 에폭시 수지 100질량부, (B) 산 무수물 50∼150질량부, (C) 경화 촉진제 2∼12질량부, (D) 실리콘 겔 또는 실리콘 오일 5∼50질량부, 및 (E) 평균입경 2∼30㎛의 용융 실리카를 포함하고, 상기 (E) 용융 실리카의 함유량이 80∼92질량%이며, 25℃에서 2.5(1/s)의 전단속도에서의 점도가 1000Pa·s 이하인 반도체 밀봉용 에폭시 수지 조성물에 관한 것이다.
본 발명의 다른 하나의 국면은, (a) 복수의 소자 탑재 영역을 가지는 반도체 웨이퍼 기판, (b) 상기 복수의 소자 탑재 영역에 탑재되는 복수의 베어 반도체 칩, 및 (c) 상기 복수의 베어 반도체 칩의 표면을 덮고, 또한, 상기 베어 반도체 칩들 사이의 공간을 충전하는 오버몰드 재를 구비하며, 상기 오버몰드 재가, 상기 반도체 밀봉용 에폭시 수지 조성물의 경화물인, 반도체 실장 구조체에 관한 것이다.
본 발명의 또 다른 하나의 국면은, 복수의 베어 반도체 칩이 각각 탑재된 복수의 소자 탑재 영역을 가지는 반도체 웨이퍼 기판에, 상기 반도체 밀봉용 에폭시 수지 조성물을, 상기 복수의 베어 반도체 칩의 표면을 덮고, 또한, 상기 베어 반도체 칩들 사이의 공간을 충전하도록, 오버몰드 성형하는 공정을 구비하는, 반도체 실장 구조체의 제조방법에 관한 것이다.
본 발명의 에폭시 수지 조성물에 의하면, 반도체 밀봉재로 밀봉된 반도체 실장 구조체의 휨이나, 다이싱시의 경화한 반도체 밀봉재의 박리, 경화한 반도체 밀봉재의 치핑을 저감할 수 있다. 또한, 이 에폭시 수지 조성물은, 취급성에도 우수하다.
본 발명의 신규 특징을 첨부의 청구범위에 기술하지만, 본 발명은, 구성 및 내용의 양쪽에 관하여, 본원의 다른 목적 및 특징과 아울러, 도면을 조합한 이하의 상세한 설명에 의해 한층 더 잘 이해될 것이다.
도 1은, 반도체 실장 구조체의 제조방법의 일례를 설명한 것이다.
도 2는, 반도체 실장 구조체의 일례를 모식적으로 나타낸 상면도이다.
도 3은, 실시예 2에서 얻어진 반도체 실장 구조체의 단면에서의 경화물 부분의 현미경 사진(1000배)이다.
도 4는, 비교예 2에서 얻어진 반도체 실장 구조체의 단면에서의 경화물 부분의 현미경 사진(1000배)이다.
도 5는, 실시예 2에서 얻어진 반도체 실장 구조체의 단면에서의 경화물과 반도체 웨이퍼 기판과의 계면 부근의 현미경 사진(1000배)이다.
도 6은, 비교예 2에서 얻어진 반도체 실장 구조체의 단면에 있어서의, 경화물과 반도체 웨이퍼 기판과의 계면 부근의 현미경 사진(1000배)이다.
본 발명의 반도체 밀봉용 에폭시 수지 조성물은, (A) 노볼락형 에폭시 수지를 10∼45질량% 함유하는 에폭시 수지 100질량부, (B) 산 무수물 50∼150질량부, (C) 경화 촉진제 2∼12질량부, (D) 실리콘 겔 또는 실리콘 오일 5∼50질량부, 및 (E) 평균입경 2∼30㎛의 용융 실리카를 포함한다. 에폭시 수지 조성물에 포함되는 용융 실리카(E)의 함유량은 80∼92질량%이다. 에폭시 수지 조성물의 25℃에서 2.5(1/s)의 전단속도에서의 점도는 1000Pa·s 이하이다.
에폭시 수지(A) 중, 노볼락형 에폭시 수지는, 에피클로로하이드린 및 노볼락형 수지로부터 얻어지는 수지이다. 노볼락형 에폭시 수지로는, 예를 들어 페놀 노볼락형 에폭시 수지, 크레졸-노볼락형 에폭시 수지, 디사이클로펜타디엔-노볼락형 에폭시 수지, 비페닐-노볼락형 에폭시 수지 등을 들 수 있다. 특정량의 노볼락형 에폭시 수지를 함유하는 에폭시 수지(A), 특정량의 산 무수물(B), 경화 촉진제(C), 실리콘 겔 또는 실리콘 오일(D), 및 용융 실리카(E)를 포함하는 수지 조성물을 반도체 밀봉재로서 사용하는 경우, 밀봉된 반도체 실장 구조체의 휨(wraping)이나, 다이싱시의 경화된 반도체 밀봉재의 박리, 경화한 반도체 밀봉재의 치핑을 저감할 수 있다. 그 중에서도, 하기 식(1)에서 나타낸 디사이클로펜타디엔-노볼락형 에폭시 수지 및 하기 식(2)에서 나타낸 비페닐-노볼락형 에폭시 수지가, 상기 문제를 저감하는 효과가 크다는 점에서 바람직하다.
[화 1]
Figure pct00001
상기 식(1)에서 R은 수소원자 또는 탄소수 1∼6의 알킬기를 표시하고, n은 0∼15의 정수를 표시한다. R로서 표시될 수 있는 알킬기의 위치 및 수는 한정되지 않는다. 또한, 분자 중에서 나타나는 복수의 R은 동일하거나 상이할 수 있다. 예를 들어 R은 모두 수소원자일 수 있다.
[화 2]
Figure pct00002
상기 식(2)에서 R은 수소원자 또는 탄소수 1∼4의 저급 알킬기, 페닐기 또는 할로겐 원자를 표시하고, n은 평균치를 표시하며, 1.01∼5이다. R로서 표시될 수 있는 알킬기, 페닐기 또는 할로겐 원자의 위치 및 수는 한정되지 않는다. 분자 중에서 나타나는 복수의 R은 동일하거나 상이할 수 있다. 예를 들어 R은 모두 수소원자일 수 있다.
한편, 상기 식(2)로 표시되는 비페닐 노볼락 구조를 가지는 에폭시 수지는, NC-3000으로 하고, 닛폰카야쿠 가부시키가이샤(日本化藥株式會社)에서 시판되고 있다.
노볼락형 에폭시 수지는 10∼40질량%의 양으로 에폭시 수지(A) 중에 존재한다. 에폭시 수지(A) 중의 노볼락형 에폭시 수지의 함유량이 10질량% 보다 적으면, 반도체 밀봉재로 밀봉된 반도체 실장 구조체의 휨이 커지고, 또한, 다이싱시에 경화물의 박리나 치핑이 생긴다. 또한, 노볼락형 에폭시 수지의 함유량이 45질량%를 초과하면, 에폭시 수지 조성물의 점도가 높아지고, 취급성이 저하한다. 노볼락형 에폭시 수지는 25∼35질량%의 양으로 에폭시 수지(A) 중에 존재하는 것이 바람직하다.
노볼락형 에폭시 수지를 함유하는 에폭시 수지 조성물의 경화물은, 다이싱에 의하여 반도체 웨이퍼 기판으로부터 박리하기 어렵다. 이것은, 노볼락형 에폭시 수지가, 경화물의 인성(靭性)을 향상시키는데 기인한 것으로 추측된다. 또한, 노볼락형 에폭시 수지를 함유하는 에폭시 수지 조성물의 경화물은, 다이싱시에 치핑되기 어렵다. 이것은, 노볼락형 에폭시 수지가 방향족 환을 가지고 있기 때문에, 경화물에 강직성을 주기 때문이라고 추측된다.
노볼락형 에폭시 수지 이외의 에폭시 수지로는, 특별히 한정되지 않는다. 예를 들어 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 비스페놀 S형 에폭시 수지, 플루오렌형 에폭시 수지, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 글리시딜 아민형 에폭시 수지, 지환식 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 폴리에테르형 에폭시 수지, 실리콘 변성 에폭시 수지 등을 이용할 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합하여 사용해도 좋다. 이들 중에서는, 나프탈렌형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 비페닐형 에폭시 수지가 바람직하고, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 나프탈렌형 에폭시 수지가 보다 바람직하며, 비스페놀 A형 에폭시 수지가 취급성의 관점에서 더 바람직하다. 이들을 2종 이상 조합하여 사용해도 좋다.
산 무수물(B)는, 에폭시 수지의 경화제이며, 특별히 한정되지 않는다. 예를 들어 무수 프탈산, 헥사하이드로 무수 프탈산, 알킬헥사하이드로 무수 프탈산, 알킬테트라하이드로 무수 프탈산, 트리알킬테트라하이드로 무수 프탈산, 무수 호박산, 무수 메틸나딕산, 무수 트리멜리트산, 무수 피로메트산, 메틸노보네인-2,3-디카복실산 등을 들 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합하여 사용해도 좋다. 그 중에서도, 메틸테트라하이드로 무수 프탈산 또는 메틸헥사하이드로 무수 프탈산이 바람직하다.
산 무수물(B)는, 에폭시 수지(A) 100질량부에 대하여 50∼150 질량부 배합된다. 에폭시 수지(A) 100질량부에 대하여, 산 무수물(B)의 배합량이 50질량부보다 적으면 경화성이 저하되고, 150질량부를 초과하면, 경화물의 강도가 작아진다. 산 무수물(B)의 배합량은, 80∼120질량부인 것이 바람직하다.
경화 촉진제(C)로는, 특별히 한정되지 않는다. 예를 들어 아민계 경화 촉진제, 이미다졸계 경화 촉진제, 인계 경화 촉진제, 포스포늄염계 경화 촉진제, 이환식 아미딘류 및 그의 유도체, 유기 금속 착체, 폴리아민의 요소화물 등을 들 수 있다. 경화 촉진제는, 잠재성을 가지는 것이 바람직하다. 잠재성 경화 촉진제로는, 예를 들어 아민계 경화 촉진제, 이미다졸계 경화 촉진제, 인계 경화 촉진제 등을 들 수 있다. 또한, 경화 촉진제(C)는, 에폭시 수지 등의 수지와의 반응생성물(adduct)로서 사용하는 것이 바람직하다.
경화 촉진제(C)는, 에폭시 수지(A) 100질량부에 대하여 2∼12질량부 배합된다. 에폭시 수지(A) 100질량부에 대하여, 경화 촉진제(C)의 배합량이 2질량부보다 적으면 배합한 것의 효과를 충분히 볼 수 없고, 12질량부를 초과하면, 성형성이 저하된다. 경화 촉진제(C)의 배합량은, 5∼9질량부인 것이 바람직하다. 한편, 경화 촉진제(C)를 어덕트로서 사용하는 경우, 경화 촉진제의 배합량이란, 경화 촉진제 이외의 성분(에폭시 수지 등)을 제외한 경화 촉진제의 실제량을 의미한다.
실리콘 겔 또는 실리콘 오일(D)은, 에폭시 수지 조성물의 점도를 조정하는 역할을 담당함과 함께, 경화물의 내부 응력을 저하시켜, 경화물로 밀봉된 반도체 실장 구조체의 휨을 저감한다. 실리콘 겔은, 폴리실록산 구조를 가지며, 축합반응방법이나 부가반응방법에 의해 제조된다. 실리콘 오일은, 역시 폴리실록산 구조를 가지며, 실록산 결합이 대체로 2000 이하의 직쇄 구조를 가진다. 이들의 제조방법은 공지의 방법이며, 예를 들어 일본공개특허공보 소54-48720호, 일본공개특허공보 소48-17847호 등에 기재된 제조방법으로 얻을 수 있다. 구체적으로는, 예를 들어 촉매로서 백금계 화합물의 존재하에, 비닐기 함유 오가노폴리실록산에, SiH기 함유 실록산을 비닐기 1개에 대하여, SiH기 0.3∼0.8개의 비율로 반응시킴으로써, 얻어진다. 그 중에서도, 실리콘 겔을 사용하는 것이 바람직하다.
실리콘 겔 또는 실리콘 오일(D)은, 에폭시 수지(A) 100질량부에 대하여 5∼50질량부 배합된다. 실리콘 겔 또는 실리콘 오일(D)의 배합량이, 에폭시 수지(A) 100질량부에 대하여 5질량부보다 적으면, 밀봉된 반도체 실장 구조체의 휨이 저감되지 않고, 50질량부를 초과하면 취급성이 저하된다. 실리콘 겔 또는 실리콘 오일(D)의 배합량은, 10∼40질량부인 것이 바람직하다.
또한, 실리콘 겔 또는 실리콘 오일(D)을 에폭시 수지에 균일하게 분산시키기 위한 분산제를 배합해도 좋다. 분산제로는, 예를 들어 분자 중에 하기 식(3)으로 표시되는 구조를 가지는 오가노폴리실록산 유도체를 들 수 있다.
Figure pct00003
상기 식(3)에서 A는 양 말단에 활성수소 함유기를 갖고 20∼50개의 실록산 결합을 갖는 오가노폴리실록산 화합물 잔기를 표시한다. B는 활성수소와 반응할 수 있는 작용기를 2개 갖는 이작용성 유기 화합물 잔기를 표시한다. 구체적으로는, 비페닐 혹은 나프탈렌 골격 함유 에폭시 화합물 잔기, 디이소시아네이트 화합물 잔기 또는 디카복실산 화합물 잔기 중의 어느 하나를 표시한다. C는 활성수소 함유기를 2개 갖는 이작용성 유기 화합물 잔기를 표시한다. 구체적으로는, 에폭시 화합물과 반응하는 비스페놀 화합물 잔기, 디이소시아네이트 화합물과 반응하는 글리콜 화합물 잔기 또는 디카복실산 화합물과 반응하는 디아미노 화합물 잔기 중의 어느 하나를 표시한다. D는 활성수소와 반응할 수 있는 작용기를 2개 갖는 이작용성 유기 화합물 잔기를 표시한다. n은 1∼20의 정수를 표시하고, p는 1∼20의 정수를 표시한다. 이러한 오가노폴리실록산 유도체는, 오가노폴리실록산 쇄 및, 방향족 환 함유 쇄 또는 장쇄의 지방족 쇄를 둘 다 함유한다. 따라서, 실리콘 겔 또는 실리콘 오일을 에폭시 수지에 분산시키기 위한 분산제로서 적절하다.
오가노폴리실록산 유도체로는, 상기 식(3)에서 잔기 B 및 잔기 D가 동일한 화합물 잔기일 수 있으며, 이 경우 하기 식(4)로 표시되는 구조를 가질 수 있다.
Figure pct00004
상기 식(4)에서 B는 하기 식(5)로 표시되는 이작용성 방향족 에폭시 화합물 잔기이다.
[화 3]
Figure pct00005
(상기 식(5)에서, Ar1은 비페닐 또는 나프탈렌으로부터 유도된 2가의 방향족 기를 표시하고, m은 1 또는 2의 정수를 표시한다.)
상기 식(4)에서 C는 －O－Ar2－O－(여기서, Ar2는 2,2－비스페닐프로필기를 표시한다.)로 표시되는 2가의 페놀 화합물 잔기를 표시한다.
폴리실록산 유도체의 제조방법은 공지의 방법이며, 예를 들어 일본특허공보 제 3855074호에 기재된 방법을 이용할 수 있다. 또한, 바람직한 분산제로서의 폴리실록산 유도체의 구체적인 예도 상기 공보의 실시예 1(분산제 B), 및, 실시예 5(분산제 C)에 개시되어 있다. 그 제조방법으로는, 예를 들어 페놀 말단 실리콘 오일과 나프탈렌 골격형 디글리시딜에테르를 반응시켜, 얻어진 반응물에, 비스페놀 A 디글리시딜 에테르와 비스페놀 A를 중합시키는 방법을 들 수 있다. 이에 의해서 폴리에테르 구조를 갖고 말단에 에폭시기를 가지는 분산제를 얻을 수 있다.
분산제의 배합량으로는, 실리콘 겔 또는 실리콘 오일(D)을 수지 중에 분산시키는데 요구되는 양이면 좋고, 예를 들어 오가노폴리실록산 유도체를 분산제로서 사용하는 경우 실리콘 겔 또는 실리콘 오일(D) 100질량부에 대하여, 5∼80질량부인 것이 바람직하고, 10∼50질량부인 것이 보다 바람직하다.
용융 실리카(E)는 평균입경이 2∼30㎛이다. 평균입경이 2㎛보다 작으면 점도가 상승하여 취급성이 저하되고, 평균입경이 30㎛를 초과하면 성형성이 저하된다. 용융 실리카(E)의 평균입경은 5∼25㎛인 것이 바람직하다. 또한, 용융 실리카(E)는, 평균입경 0.2∼5㎛의 용융 실리카를 5∼40중량% 함유하고 있는 것이, 취급성을 향상시킬 수 있는 점에서 보다 바람직하다. 한편, 용융 실리카(E)는, 진구도(眞球度)가 높은 구상인 것이 바람직하다. 또한, 미리 표면에 실란 커플링제를 반응시켜도 좋다.
평균입경은, 체적입도분포의 누적체적 50%에 있어서의 입경(D50)이다. 평균입경(D50)은, 예를 들어 레이저 회절식의 입도 분포 측정장치를 이용하여, 레이저 회절 산란법에 따라 측정되는 값이다.
에폭시 수지 조성물은, 용융 실리카(E)를 80∼92질량% 함유하고 있다. 용융 실리카(E)의 함유량이 80질량%보다 적으면, 밀봉된 반도체 실장 구조체의 휨이 저감되지 않고, 92질량%를 초과하면, 취급성이 저하된다. 용융 실리카(E)의 함유량은, 83∼90질량%인 것이 바람직하다.
에폭시 수지 조성물은, 25℃, 2.5(1/s)의 전단속도에서의 점도가 1000Pa·s 이하이다. 상기 점도는, 측정방법에 의해 값이 다른 경우에는, 브룩필드(Brookfield)사 제, HBT형 점도계를 이용하여 측정되는 값이다. 에폭시 수지 조성물의 25℃, 2.5(1/s)의 전단속도에서의 점도가 1000Pa·s를 초과하면, 압축 성형시의 와이어 스위프(wire sweep)나 충전 불량을 일으키기 쉬워지며, 또한, 성형시에 부드럽게 수지를 금형에 공급하는 것이 곤란해진다. 25℃, 2.5(1/s)의 전단속도에서의 점도는, 800Pa·s 이하인 것이 바람직하다.
에폭시 수지 조성물은, 각 성분을 소정의 비율로 배합하고, 예를 들어 60∼120분간 교반하며, 그 후, 감압하에서 탈포하고 나서 이용하면 좋다. 또한, 50∼200℃, 특히 100∼175℃에서, 2∼10분 정도로 경화시킬 수 있다.
에폭시 수지 조성물은, 방향족 환을 포함하는 노볼락형 에폭시 수지를 가지고 있기 때문에, 경화물의 유리전이점이 높아진다. 예를 들어 경화물은, 동적 점탄성 측정(DMA)에서 120∼220℃의 유리전이점을 갖는다. 그 때문에, 에폭시 수지 조성물을 경화시킨 후의 열수축률이 작아져, 경화물로 밀봉된 반도체 실장 구조체의 휨을 저감할 수 있다. 또한, 경화물은 강직한 골격을 가지기 때문에, 다이싱시의 경화물의 치핑이 저감된다.
에폭시 수지 조성물의 경화물은, 예를 들어 동적 점탄성 측정(DMA)에서, 25℃에서의 저장 탄성률이 10∼23GPa가 된다. 저장 탄성률이 상기 범위이면, 경화물의 내부 응력이 비교적 작다. 따라서, 경화물로 밀봉된 반도체 실장 구조체의 휨을 저감할 수 있다.
에폭시 수지 조성물은, 다른 첨가제를 함유하고 있어도 좋다. 첨가제로는, 실란 커플링제나 카본 블랙 등을 들 수 있다. 실란 커플링제로는, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리에톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란 등을 이용할 수 있다. 이들은 단독으로 이용해도 좋고, 2종 이상을 조합하여 이용해도 좋다. 실란 커플링제의 배합량은, 에폭시 수지 100질량부에 대하여, 0.1∼10질량부인 것이 바람직하고, 1∼5질량부인 것이 보다 바람직하다. 카본 블랙의 배합량은, 에폭시 수지 100질량부에 대하여, 0.1∼10질량부인 것이 바람직하고, 0.5∼3질량부인 것이 보다 바람직하다.
그 외, 본 발명의 에폭시 수지 조성물에는, 소포제, 레벨링제, 안료 등을 목적에 따라, 적당량 사용할 수 있다.
본 발명의 에폭시 수지 조성물은, 치수 변화가 작고, 적당한 탄성 및 점성을 가지기 때문에, 성형성, 내열성, 내휨성 등의 성능이 요구되는 반도체 밀봉재로서 적합하다. 그 중에서도, 큰 면적의 반도체 패키지인 웨이퍼-레벨-칩-사이즈 패키지의 밀봉을, 오버몰드 성형법에 따라 행할 때에 사용되는 반도체 밀봉재로서 적합하다.
오버몰드 성형으로는, 예를 들어 트랜스퍼 성형이나 압축 성형 등을 들 수 있다. 그 중에서도, 압축 성형인 것이 바람직하다. 오버몰드 성형은, 바람직하게는 50∼200℃, 보다 바람직하게는 100∼175℃에서, 1∼15분간 행한다. 필요에 따라서, 100∼200℃, 30분∼24시간의 포스트큐어(postcuring)를 행할 수 있다.
또한, 본 발명은, 에폭시 수지 조성물의 경화물인 오버몰드 재를 구비하는 반도체 실장 구조체에 관한 것이다. 이하, 도 1(c), (d) 및 도 2를 참조하면서, 반도체 실장 구조체에 대해 설명한다. 반도체 실장 구조체(1)는, 복수의 소자 탑재 영역(24)을 가지는 반도체 웨이퍼 기판(2)과, 복수의 소자 탑재 영역(24)에 탑재되는 복수의 베어 반도체 칩(3)과, 복수의 베어 반도체 칩(3)의 표면을 덮고, 또한, 베어 반도체 칩들(3) 사이의 공간을 충전하는 오버몰드 재(4)를 구비한다. 여기서, 오버몰드 재(4)는, 본 발명의 에폭시 수지 조성물의 경화물이다.
반도체 웨이퍼 기판(2)은, 통상의 방법으로 회로가 형성된, 개개의 반도체 칩으로 다이싱되기 전의 웨이퍼 기판이다. 반도체 웨이퍼 기판(2)은, 두께 50∼1000㎛, 지름 8인치 이상이라도 좋다. 이러한 큰 면적을 가지는 반도체 웨이퍼 기판을 밀봉하여 형성된 반도체 실장 구조체이더라도, 오버몰드 재(4)를 사용함으로써, 그 휨을 현저하게 저감할 수 있다. 베어 반도체 칩(3)으로는, IC나 LSI라고 하는 집적회로 등을 들 수 있다.
반도체 실장 구조체(1)는, 반도체 웨이퍼 기판(2)과 베어 반도체 칩(3)의 사이를 충전하는 언더필 재(underfill material)(5)를 구비하고 있는 것이, 접속 신뢰성을 향상시킬 수 있는 점에서 바람직하다. 언더필 재(5)로는, 특별히 한정되지 않고, 예를 들어 에폭시 수지와 경화제, 경화 촉진제, 무기 충전제 등을 포함하는 조성물을 들 수 있다.
언더필 재(5)에 사용되는 에폭시 수지로는, 특별히 한정되지 않고, 본 발명의 에폭시 수지 조성물에 사용되는 에폭시 수지로서 열거한 것 중에서 임의로 선택하여 이용할 수 있다. 경화제 및 경화 촉진제로는, 본 발명의 에폭시 수지 조성물에 사용되는 화합물로서 열거한 것 중에서 임의로 선택하여 이용할 수 있다. 무기 충전제로는, 용융 실리카 외, 결정성 실리카, 알루미나, 산화마그네슘, 질화규소 등을 이용할 수 있다.
도 1(d)에 나타내는 바와 같이, 반도체 실장 구조체(1)는, 소자 탑재 영역(24)마다 개편화되어, 개편화 반도체 실장 구조체(11)로서 사용된다. 오버몰드 재(4)로서 본 발명의 반도체 밀봉재의 경화물이 이용되고 있기 때문에, 반도체 실장 구조체(1)를 다이싱해도, 얻어지는 개편화 반도체 실장 구조체(11)의 오버몰드 재(4)에는, 박리나 치핑이 생기기 어렵다.
반도체 실장 구조체(1)는, 소자 탑재 영역(24)마다 개편화되기 전에, 반도체 웨이퍼 기판(2)의 제 2 표면(제 1 표면(2a)의 반대면, 도시하지 않음)을 얇게 깎아 도체(23)의 일부를 노출시켜, 관통 도체(도시하지 않음)를 형성해도 좋다. 또한, 관통 도체의 단부에 땜납 볼 등의 단자(도시하지 않음)를 형성해도 좋다.
또한 본 발명은, 이른바 칩 온 웨이퍼 방식에 의한 반도체 실장 구조체의 제조방법에 관한 것이다. 즉, 본 발명은, 복수의 베어 반도체 칩이 각각 탑재된 복수의 소자 탑재 영역을 가지는 반도체 웨이퍼 기판에, 반도체 밀봉용 에폭시 수지 조성물을, 상기 복수의 베어 반도체 칩의 표면을 덮고, 또한, 상기 베어 반도체 칩들 사이의 공간을 충전하도록, 오버몰드 성형하는 공정을 구비하는 반도체 실장 구조체의 제조방법이다.
이하, 도 1 및 도 2를 참조하면서, 반도체 실장 구조체(1)의 제조방법 및 개편화 반도체 실장 구조체(11)의 제조방법에 대하여 설명한다. 도 1(a)∼(c)는 반도체 실장 구조체(1)의 제조방법의 일례를 설명하기 위한 도이고, 도 1(a)∼(d)는 개편화 반도체 실장 구조체(11)의 제조방법의 일례를 설명하기 위한 도이며, 도 2는 반도체 실장 구조체(1)의 일례로서, 반도체 웨이퍼 기판(2)의 상면(제 1 표면(2a))에서 본 모식도이다.
도 1(a)는, 복수의 베어 반도체 칩(3)을 탑재한 반도체 웨이퍼 기판(2)을 나타내고 있다. 구체적으로는, 반도체 웨이퍼 기판(2)에 있어서의 제 1 표면(2a)의 복수의 소자 탑재 영역(24)에, 제 1 단자(21)와 접속하도록 복수의 베어 반도체 칩(3)이 탑재되어 있다. 제 1 단자(21)는, 반도체 웨이퍼 기판(2)에 그 적어도 일부가 파묻힌 도체(23) 상에 배치된 단자이다. 제 1 단자(21)는, 베어 반도체 칩(3)에 배치된 소자 전극(31)과 전기적으로 접속하고 있다. 제 1 단자(21) 및 소자 전극(31)의 재료나 형상은, 특별히 한정되지 않는다. 도체(23)로서도 특별히 한정되지 않지만, 도전성 페이스트나 금속입자 등의 도체에 의해 형성된다.
도체(23) 및 제 1 단자(21)는, 예를 들어 이하와 같이 하여 형성할 수 있다. 반도체 웨이퍼 기판(2)을 에칭하고, 복수의 소자 탑재 영역(24)의 각각에 복수의 구멍을 형성한다. 반도체 웨이퍼 기판(2)으로 형성되는 도체(23)가 간섭하지 않게 구멍의 내면에 절연막을 형성하고, 그 구멍에 도체(23)를 충전한다. 이 도체(23)는, 예를 들어 최종적으로 반도체 웨이퍼 기판(2)을 관통하는 관통 도체가 된다. 그 다음으로, 반도체 웨이퍼 기판(2)의 제 1 표면(2a)을 얇게 깎고, 도체(23)를 노출시킨다. 마지막으로, 전해도금 등에 의해, 노출된 도체(23) 상에 패드 등의 제 1 단자(21)를 형성한다.
도 1(b)에 나타내는 바와 같이, 반도체 웨이퍼 기판(2)과 베어 반도체 칩(3)의 사이에 언더필 재(5)가 충전되어 있는 것이 바람직하다. 반도체 웨이퍼(2) 기판과 베어 반도체 칩(3)을 도통시키고 있는 제 1 단자(21)를 외부의 응력으로부터 보호하고, 접속 신뢰성을 향상시키기 때문이다.
이와 같이 하여 준비된 복수의 베어 반도체 칩을 탑재한 반도체 웨이퍼 기판에, 도 1(c)에 나타내는 바와 같이, 본 발명의 에폭시 수지 조성물을, 에폭시 수지 조성물이 복수의 베어 반도체 칩(3)의 표면을 덮고, 또한, 베어 반도체 칩들(3) 사이의 공간을 충전하도록, 오버몰드 성형한다. 바람직하게는, 압축 성형을 행한다. 구체적으로는, 압축 성형기의 하부 금형에 오버몰드 재(4)의 재료인 에폭시 수지 조성물을 넣고, 베어 반도체 칩(3)을 탑재한 반도체 웨이퍼 기판(2)을 상부 금형에 흡인한다. 그 다음으로, 하부 금형을 상승시키면서 상부 금형으로 누름과 함께, 에폭시 수지 조성물을 가열하여 성형한다. 에폭시 수지 조성물은 가열에 의해 경화되고, 오버몰드 재(4)가 된다.
또한, 도 1(d)에 나타내는 바와 같이, 제조된 반도체 실장 구조체(1)를 소자 탑재 영역(24)마다 다이싱하여 개편화해도 좋다. 오버몰드 재(4)로서, 본 발명의 에폭시 수지 조성물의 경화물이 이용되고 있기 때문에, 반도체 실장 구조체(1)를 다이싱해도, 얻어지는 개편화 반도체 실장 구조체(11)의 오버몰드 재(4)는, 반도체 웨이퍼 기판으로부터 박리되기 어렵고, 또한, 치핑이 발생되기 어렵다.
한편, 개편화하기 전에, 반도체 웨이퍼 기판(2)의 제 2 표면을 얇게 깎고, 도체(23)의 일부를 노출시켜, 관통 도체(도시하지 않음)를 형성해도 좋다. 또한, 관통 도체의 단부에 땜납 볼 등의 단자(도시하지 않음)를 형성해도 좋다.
다음으로, 실시예에 기초하여, 본 발명을 보다 구체적으로 설명한다. 다만, 이하의 실시예는, 본 발명을 한정하는 것은 아니다.
《실시예 1∼5, 비교예 1∼6》
표 1에 나타내는 각 성분을 각 배합량으로 배합하고, 상온(25℃)에서 잘 교반하여, 균일한 에폭시 수지 조성물을 얻었다. 얻어진 각 에폭시 수지 조성물을, 5㎜ 사각형의 반도체 칩을 복수 탑재한 지름 12인치, 두께 300㎛의 실리콘 웨이퍼 상에 압축 성형하여, 반도체 실장 구조체를 얻었다. 압축 성형은, 지름 12인치, 높이 0.4㎜의 캐비티를 가지는 하부 금형을 이용하여, 110℃, 10분간 행하며, 그 다음으로 170℃, 120분간의 포스트큐어를 실시하였다.
〈평가〉
실시예 1∼5 및 비교예 1∼6의 에폭시 수지 조성물, 그 경화물, 또는, 에폭시 수지 조성물에 의하여 밀봉된 반도체 실장 구조체, 이것을 개편화한 개편화 반도체 실장 구조체에 대하여, 이하와 같이 평가를 행하였다. 평가결과를, 표 1에 나타낸다.
[점도·취급성]
에폭시 수지 조성물의 점도를, 25℃, 전단속도 2.5(1/s)의 조건하에서 브룩필드사 제, HBT형 점도계(스핀들 타입: #29)를 이용하여 측정했다. 또한, 점도가 1000Pa·s 이하인 경우를, 취급성이 좋다고 하여 ○의 평가를 행하고, 1000Pa·s를 초과한 경우를 ×로 했다.
[경화물의 유리전이점(Tg)]
에폭시 수지 조성물을 110℃, 10분으로 압축 성형하고, 다음으로 170℃, 120분간의 포스트큐어를 실시하여 경화물을 얻었다. 얻어진 경화물의 유리전이점을 DMA 법에 따라 측정했다. 승온속도 2℃/분, 주파수 1Hz의 측정조건으로, tanδ의 피크 온도를 구했다. 유리전이점이 120℃∼220℃인 경우를 ○, 그 이외의 경우를 ×로 했다.
[경화물의 저장 탄성률]
상기와 마찬가지로 하여 얻어진 경화물에 대하여, DMA를 이용하여, 승온속도 2℃/분, 주파수 1Hz의 측정조건으로 측정하고, 25℃에 있어서의 저장 탄성률을 구했다. 저장 탄성률이 10GPa보다 작은 경우를 ×, 10∼23GPa인 경우를 ○, 23GPa를 초과한 경우를 ×로 했다.
[반도체 실장 구조체의 휨]
반도체 실장 구조체를, 반도체 웨이퍼 기판을 위로 하여 레이저 변위계에 세트했다. 중심부와 원주상의 4점과의 거리차이를 측정하고, 그 차이의 평균을 휨량으로 했다. 휨량이 1㎜보다 작은 경우를 ◎, 1∼3㎜의 경우를 ○, 3㎜를 초과한 경우를 ×로 했다.
[다이싱 후의 단면형상]
반도체 실장 구조체를 다이싱하여, 10㎜×10㎜의 개편화된 반도체 실장 구조체를 얻었다. 얻어진 개편화 반도체 실장 구조체의 단면을 전자현미경 촬영(1000배)하여, 오목부의 크기를 계측했다. 단면에, 10㎛ 이상의 오목부가 관찰되지 않는 경우를 ○, 10㎛ 이상의 오목부가 관찰되는 경우를 ×로 했다. 한편, 이 오목부는, 다이싱시에 절단면의 수지가 치핑됨으로써 생긴 함몰이다.
[다이싱 후의 박리]
반도체 실장 구조체를 다이싱하여, 10㎜×10㎜의 개편화 된 반도체 실장 구조체를 얻었다. 얻어진 개편화 반도체 실장 구조체의 단면을 전자현미경 촬영(1000배)하여, 반도체 웨이퍼 기판으로부터 오버몰드 재가 박리하고 있는지 아닌지를, 육안에 의해 판정했다. 박리가 확인되지 않는 경우를 ○, 박리가 있는 경우를 ×로 했다.
Figure pct00006
상기 표 1에서 사용된 용어의 의미를, 이하에 나타낸다.
에폭시 수지(1): RE-310(닛폰카야쿠 가부시키가이샤 제, 비스페놀 A형 에폭시 수지, 에폭시당량 184g/eq)
에폭시 수지(2): 세로키사이드(celloxide) 2021P(다이셀 카가쿠고교가부시키가이샤 제, 지환식 에폭시 수지, 에폭시당량 135g/eq)
에폭시 수지(3): EP4088S(가부시키가이샤 ADEKA 제, 디사이클로펜타디엔형 에폭시 수지, 에폭시당량 170g/eq)
에폭시 수지(4): HP7200(가부시키가이샤 DIC 제, 디사이클로펜타디엔-노볼락형 에폭시 수지, 에폭시당량 259g/eq)
에폭시 수지(5): NC-3000(닛폰카야쿠 가부시키가이샤 제, 비페닐-노볼락형 에폭시 수지, 에폭시당량 278g/eq)
산 무수물: 메틸테트라하이드로 무수 프탈산(히타치카세이 가부시키가이샤 제, 산 무수물 당량 1649/eq)
용융 실리카: 평균입경 20㎛
실리콘 오일: 에폭시기 함유 실리콘 오일(에폭시당량 1200, 25℃에서의 점도 700Pa·s)
실리콘 겔: 2액형 실리콘 겔(TSE3062, GE도시바 실리콘사 제)
실란 커플링제: 3-글리시독시프로필트리메톡시실란 카본 블랙: #2600(미츠비시 카가쿠 가부시키가이샤 제)
경화 촉진제: 아미큐아PN-23(아민어덕트계 잠재성 경화 촉진제, 아지노모토 가부시키가이샤 제)
실시예 1∼5의 에폭시 수지 조성물은, 취급성이 좋고, 얻어진 반도체 실장 구조체의 휨이 작았다. 또한, 다이싱 후의 수지 치핑이나 박리는 볼 수 없었다. 도 3 및 도 5에, 실시예 2에서 얻어진 반도체 실장 구조체의 단면에 있어서의 전자현미경 사진을 나타낸다.
비교예 1의 에폭시 수지 조성물은, 취급성은 양호했지만, 얻어진 반도체 실장 구조체는 휨이 컸다. 노볼락형 에폭시 수지로 바꾸어 지환식의 에폭시 수지를 사용하고 있기 때문에, 경화물의 열팽창률이 높고, 치수 변화가 컸기 때문이라고 생각할 수 있다. 또한, 다이싱 후의 수지 치핑이 크고, 경화물의 강도가 불충분한 것을 알 수 있다. 또한, 경화물의 박리도 확인할 수 있었다.
비교예 2의 에폭시 수지 조성물은, 취급성은 양호했지만, 경화물의 유리전이점이 낮고, 얻어진 반도체 실장 구조체는 휨이 컸다. 또한, 경화물의 강도가 불충분했기 때문에, 도 4에 나타내는 바와 같이, 다이싱 후의 경화물의 치핑이 크고, 표면에 심한 요철이 생겨, 경화물의 모서리가 깎여지고 있었다. 또한, 도 6에 나타내는 바와 같이, 경화물과 반도체 웨이퍼 기판과의 계면 부근에서 균열이 생기고, 박리가 관찰되었다.
비교예 3의 에폭시 수지 조성물은, 실리콘 겔의 배합량이 과잉이었기 때문에, 취급성이 뒤떨어졌다.
비교예 4의 에폭시 수지 조성물은, 노볼락형 에폭시 수지의 함유량이 많았기 때문에, 취급성이 뒤떨어졌다.
비교예 5의 에폭시 수지 조성물은, 취급성은 양호했지만, 용융 실리카의 배합량이 적었기 때문에, 경화물의 탄성률이 낮아지고, 얻어진 반도체 실장 구조체는 휨이 컸다. 또한, 다이싱 후의 경화물의 치핑이 크고, 경화물의 강도가 불충분한 것을 알 수 있다.
비교예 6의 에폭시 수지 조성물은, 에폭시 수지로서 노볼락형 에폭시 수지만을 사용했기 때문에, 취급성이 뒤떨어졌다. 또한, 다이싱 후의 경화물의 치핑이 크고, 또한 반도체 웨이퍼와 경화물과의 계면에서 박리가 관찰되었다. 이것은, 노볼락형 에폭시 수지만을 사용함으로써, 인성이 낮아졌기 때문에 발생했다고 생각할 수 있다.
산업상의 이용 가능성
본 발명의 에폭시 수지 조성물은, 특히, 큰 면적의 반도체 웨이퍼를 이용하는 웨이퍼-레벨-칩-사이즈 패키지의 밀봉을, 예를 들어 압축 성형법에 따라 행할 때에 사용되는 오버몰드 재로서 유용하다.
본 발명을 현시점에서의 바람직한 실시형태에 관하여 설명했지만, 그러한 개시를 한정적으로 해석해서는 안 된다. 여러 가지의 변형 및 개변은, 상기 개시를 이해함으로써 본 발명에 속하는 기술분야에 있어서의 당업자에게는 틀림없이 분명해질 것이다. 따라서, 첨부의 청구범위는, 본 발명의 진정한 정신 및 범위로부터 일탈하지 않고, 모든 변형 및 개변을 포함한다, 라고 해석되어야 할 것이다.
1: 반도체 실장 구조체
2: 반도체 웨이퍼 기판
2a: 제 1 표면
21: 제 1 단자
23: 도체
24: 소자 탑재 영역
3: 베어 반도체 칩
31: 소자전극
4: 오버몰드 재
5: 언더필 재
11: 개편화 반도체 실장 구조체

Claims (11)

  1. (A) 노볼락형 에폭시 수지를 10∼45질량% 함유하는 에폭시 수지 100질량부,
    (B) 산 무수물 50∼150질량부,
    (C) 경화 촉진제 2∼12질량부,
    (D) 실리콘 겔 또는 실리콘 오일 5∼50질량부, 및
    (E) 평균입경 2∼30㎛의 용융 실리카를 포함하고,
    상기 (E) 용융 실리카의 함유량이 80∼92질량%이며,
    25℃에서 2.5(1/s)의 전단속도에서의 점도가 1000Pa·s 이하인 반도체 밀봉용 에폭시 수지 조성물.
  2. 제 1 항에 있어서,
    상기 노볼락형 에폭시 수지가, 디사이클로펜타디엔-노볼락형 에폭시 수지 및 비페닐-노볼락형 에폭시 수지로 이루어진 군으로부터 선택되는 적어도 1종인 반도체 밀봉용 에폭시 수지 조성물.
  3. 제 1 항 또는 제 2 항에 있어서,
    경화물에 있어서, DMA 법으로 측정한 유리전이온도가 120∼220℃이며, 또한 25℃에서의 저장 탄성률이 10∼23GPa인, 반도체 밀봉용 에폭시 수지 조성물.
  4. (a) 복수의 소자 탑재 영역을 가지는 반도체 웨이퍼 기판,
    (b) 상기 복수의 소자 탑재 영역에 각각 탑재되는 복수의 베어 반도체 칩(bare semiconductor chip), 및
    (c) 상기 복수의 베어 반도체 칩의 표면을 덮고, 또한, 상기 베어 반도체 칩들 사이의 공간을 충전하는 오버몰드 재(overmold material)를 구비하며,
    상기 오버몰드 재가, 제 1 항 내지 제 3 항 중의 어느 한 항에 기재된 반도체 밀봉용 에폭시 수지 조성물의 경화물인, 반도체 실장 구조체(semiconductor package structure).
  5. 제 4 항에 있어서,
    상기 반도체 웨이퍼 기판과 상기 베어 반도체 칩과의 사이에 충전되는 언더필 재(underfill material)를 구비하는, 반도체 실장 구조체.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 반도체 웨이퍼 기판이, 두께 50∼1000㎛, 지름 8인치 이상인, 반도체 실장 구조체.
  7. 제 4 항 내지 제 6 항 중의 어느 한 항에 기재된 반도체 실장 구조체를, 상기 소자 탑재 영역마다 개편화개편화(個片化; singulation)하여 얻어지는, 개편화 반도체 실장 구조체.
  8. 복수의 베어 반도체 칩이 각각 탑재된 복수의 소자 탑재 영역을 가지는 반도체 웨이퍼 기판에, 제 1 항 내지 제 3 항 중의 어느 한 항에 기재된 반도체 밀봉용 에폭시 수지 조성물을, 상기 복수의 베어 반도체 칩의 표면을 덮고, 또한, 상기 베어 반도체 칩들 사이의 공간을 충전하도록, 오버몰드 성형하는 공정을 구비하는, 반도체 실장 구조체의 제조방법.
  9. 제 8 항에 있어서,
    상기 오버몰드 성형이, 압축 성형인, 반도체 실장 구조체의 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 반도체 웨이퍼 기판과 상기 베어 반도체 칩과의 사이에 충전된 언더필 재를 구비하는, 반도체 실장 구조체의 제조방법.
  11. 제 8 항 내지 제 10 항 중의 어느 한 항에 기재된 제조방법에 의해 얻어진 반도체 실장 구조체를, 상기 소자 탑재 영역마다 다이싱하여 개편화하는 공정을 구비하는, 개편화 반도체 실장 구조체의 제조방법.
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