KR20160060127A

KR20160060127A - 트랜스임피던스 증폭 회로

Info

Publication number: KR20160060127A
Application number: KR1020167010465A
Authority: KR
Inventors: 히로시 코이즈미; 마사푸미 노가와; 마사토시 토바야시; 마사히로 엔도
Original assignee: 니폰 덴신 덴와 가부시끼가이샤; 엔티티 엘렉트로닉스 가부시키가이샤
Priority date: 2013-10-25
Filing date: 2014-09-26
Publication date: 2016-05-27
Also published as: CN105684304A; CN105684304B; JP5731615B2; KR101768470B1; WO2015060066A1; US9853618B2; US20160261246A1; JP2015084474A

Abstract

트랜스임피던스 증폭 회로(1)는 수신 신호를 증폭시키는 증폭기(22)와, 수신 신호의 레벨에 따라 제1시정수에 의해 증폭기의 증폭 이득을 조절하는 자동 이득 조절(AGC) 회로(2)와, 복수의 소정값으로부터 제1시정수를 선택하는 제1선택 회로(25)를 구비한다. 이 회로는 저비용의 컴팩트한 회로 구성에 의해 버스트 신호에 순간적으로 응답하기 위해 필요한 AGC 기능의 짧은 시정수와, 연속 신호에서 만족할만한 비트 에러율(BER) 특성을 얻기 위해 필요한 AGC 기능의 긴 시정수를 동시에 실현할 수 있다.

Description

트랜스임피던스 증폭 회로{TRANS-IMPEDANCE AMPLIFIER CIRCUIT}

본 발명은 트랜스임피던스 증폭(TIA) 회로에 관한 것으로, 특히 TIA 회로의 자동 이득 조절 기능(automatic gain control function)에 관한 것이다.

광 수신 장치(optical receiving device)에 있어서, 포토 다이오드(photodiode)(PD)에 의해 수신된 광 신호는 전류 신호로 변환되고, 트랜스임피던스 증폭(TIA) 회로에 의해 전압 신호로 더 변환된다. 도 9는 일반적인 TIA 회로의 구성(arrangement)의 실예를 나타낸 블록도이다. TIA 회로(100)는 증폭기(22, 40 및 50)를 구비한 다단(multistage) 증폭 회로이다. TIA 회로(100)는 또한 이득 제어 유닛(21)을 구비하여 제 1 단계의 증폭기(22)의 이득을 조절하는 자동 이득 조절(AGC: Automatic Gain Control) 회로(200)를 구비한다. 이득 제어 유닛(21)은 제어 전압(Vagc)에 의해 증폭기(22)의 피드백 저항(feedback resistor)(Rf)을 제어하며, 따라서 증폭기(22)로부터의 신호 출력의 진폭이 소정값을 유지하도록 증폭기(22)의 이득을 조절한다.

광 통신에 있어서, 수신 광 강도(received light intensity)는 통신 거리에 따라 변하기 때문에, 낮은 노이즈 및 낮은 왜곡(distortion)을 보장하면서 약한 (어두운) 광 신호로부터 강한 (밝은) 광 신호 범위의 임의의 신호들을 증폭시키는 것이 필요하다. 이러한 목적을 위해, 광 통신을 위한 TIA 회로는 흔히 입력 신호 강도(input signal strength)의 크기, 즉 수신 광 강도의 크기에 따른 증폭 이득을 조절하는 기능을 가진다. TIA 회로는 수신 광 강도가 높을 때 이득을 크게 하고, 수신 광 강도가 낮을 때 이득을 작게 한다. 그와 같은 이득 조절을 자동으로 실행하는 AGC 회로는 다양한 아키텍처(architecture)에서 실용화되어 있다.

AGC 회로는 특정 시정수(a certain time constant)에 의해 이득을 조절한다. 아래에서는 최적의 이득을 결정하여 그것을 AGC 회로에 의해 제어하는 기능을 "AGC 기능"이라고 칭할 것이며, 이득을 조절할 때 AGC 회로에 의해 사용되는 시정수를 "AGC 기능의 시정수"라고 칭할 것이다.

도 9의 구성예에 있어서, AGC 기능의 시정수는 AGC 회로(200)의 레지스터(Resistor)(Ragc)와 캐패시터(capacitor)(Cagc)의 크기에 의해 결정된다. 만일 AGC 기능의 시정수가 너무 짧으면, 입력 신호의 로직 변화에 추종하기 때문에 소정의 출력을 얻는 것이 불가능하게 될 수도 있다. 이것은 예컨대, 만일 출력 신호가 높은 수준에서 이득을 작게 하고 낮은 수준에서 이득을 크게 한다면, 높은 수준에서의 출력 수준과 낮은 수준에서의 출력 수준은 거의 동일하게 되고, 결과적으로 출력 진폭이 작게 되기 때문이다. 일반적으로, AGC 기능의 시정수는 입력 데이터의 전송 속도(baud rate)와 엔코딩 방법을 고려하여, 평균적인 입력 진폭을 파악하기에 충분한 길이를 가진 시정수가 되도록 설계된다.

그러나, 단속적 광 신호(burst signals; 버스트 신호)가 PON(Passive Optical Network; 수동 광 네트워크) 시스템 등에서 수신되는 경우에, 만일 AGC 기능의 시정수가 너무 길다면, 최적의 이득이 설정될 때까지 정확한 수신이 수행될 수 없다. 이러한 이유 때문에, 거대한 프리앰블 신호(preamble signal)가 송신 프레임(transmission frame)에 포함될 필요가 있으며, 그 결과로 통신 효율은 크게 떨어진다.

예를 들어, IEEE802.3av에 의해 표준화된 10G-EPON의 규격(standard)에서, 버스트 응답 시간은 TIA 회로 및 차후 단계의 제한 증폭기(limiting amplifier)에서 총 800 ns 또는 그 미만이 되어야 한다. TIA 회로는 바람직하게 400 ns 이내에 응답한다. 그러나, 일반적인 연속 신호를 위한 TIA 회로에서는, 그 시간은 가능한 한 수 μs 내지 수 ms이다.

그러므로, 버스트 신호를 위해, AGC 기능의 시정수는 비교적 짧게 설정되거나, 또는 버스트 기초(burst basis) 하에서 다른 고정 이득들 사이에서 전환(switching)이 이루어져서, 증폭 회로(amplifier circuit)로서의 응답 속도 및 다이나믹 범위(dynamic range)를 보장하도록 한다(예를 들어, 비특허문헌 1 참조).

그러나, 입력 진폭과 신속한 응답에 완전히 비례하는 원활한 이득 조절을 동시에 실현하기는 어렵다. 만일 그 회로가 그것들 중의 하나가 부족하다면, 그것은 입력 광 파워(input optical power)와 비트 에러 양(bit error amount) 사이의 관계를 나타내는 비트 에러율(BER; Bit Error Rate) 특성을 저하시키는 요인이 된다. 이러한 이유로, 10 Gbps 이상의 데이터 레이트(data rate)의 버스트 통신에 있어서, 전방 에러 정정(FEC; Forward Error Correction) 기능에 의한 소정의 비트 에러의 양을 구제하기 위한 메카니즘이 도입된다.

전술한 바와 같이, 종래에는 TIA 회로의 AGC 기능의 시정수는 고정된다. 그러므로, AGC 기능의 비교적 긴 시정수를 설정하는 연속적인 광 통신을 위한 TIA 회로는 버스트 신호에 응답할 수 없다. 만일 버스트 통신을 위한 AGC 기능의 비교적 짧은 시정수를 설정하는 TIA 회로가 연속적인 광 통신을 위해 사용된다면, 엔코딩 방법 때문에 연속 동일 부호(consecutive identical digits)가 길게 된다. 특히, 에러 없는 근접장 영역(free near-field region)에서 입력 광 파워에 대한 BER 특성은 저하된다. 버스트 통신을 위한 TIA 회로를 연속 신호용으로 적용하기 위해서는 FEC와 같은 값비싼 신호 처리가 필요하다. 이것은 예를 들면 Ethernet^®과 같이 저비용으로 시스템을 구축할 필요가 있는 네트워크에서는 바람직하지 않다.

이러한 문제에 대한 해결책으로, TIA 회로가 집적되는 IC 칩의 외부에 외부 구성요소로서 용량 소자(capacitive element) 또는 저항 소자(resistive element)를 접속시켜서 시정수를 조절하는 방법이 고려될 수 있다(예를 들어, 비특허문헌 2 참조). 그러나, 이 방법에서는 캐패시터(capacitors) 또는 레지스터(resistors)를 증감시키기 위한 복수의 개소가 회로 내에 존재한다면, 그 만큼 외부 소자들을 접속시키기 위해 사용되는 많은 단자들(패드들)이 필요하다. 또한 TIA 칩이 장착되는 광학 모듈(optical module) 내에서 외부 소자들을 장착시키기 위한 공간을 확보하는 것이 필요하다.

(1) 비특허문헌 1: 10 Gbit/s Burst Mode Reception IC Technology, NTT Technical Journal, 2011, January, pp. 31-35 (2) 비특허문헌 2: Transimpedance Amplifier for 10 Gbps Optical Communication, OKI Technical Review, 2011, January, pp. 110-113

본 발명의 목적은 저비용의 컴팩트한 회로 구성에 의해 버스트 신호에 순간적으로 응답하기 위해 필요한 짧은 AGC 기능의 시정수와, 연속 신호에서 만족할만한 BER 특성을 얻기 위해 필요한 긴 AGC 기능의 시정수를 동시에 실현하는 것이다.

전술한 과제를 해결하기 위해, 본 발명에 따른 트랜스임피던스 증폭 회로는 수신 신호를 증폭시키는 증폭기와, 상기 수신 신호의 레벨에 따라 제1시정수에 의해 상기 증폭기의 증폭 이득을 조절하는 자동 이득 조절 회로와, 복수의 소정값으로부터 상기 제1시정수를 선택하는 제1선택 회로를 포함한다.

본 발명에 따르면, 저비용의 컴팩트한 회로 구성에 의해 버스트 신호에 순간적으로 응답하기 위해 필요한 짧은 시정수와, 연속 신호에서 만족할만한 BER 특성을 얻기 위해 필요한 긴 시정수를 동시에 실현하는 것이 가능하다.

도 1은 본 발명의 제1실시예에 따른 TIA 회로의 구성예를 나타낸 블록도이다.
도 2는 제1실시예에 따른 TIA 회로의 또다른 구성예를 나타낸 블록도이다.
도 3은 제1실시예에 따른 TIA 회로의 변형예를 나타낸 블록도이다.
도 4는 제2실시예에 따른 TIA 회로의 구성예를 나타낸 블록도이다.
도 5a는 제2실시예에 따른 TIA 회로의 변형예를 나타낸 블록도이다.
도 5b는 트랜스퍼 게이트 회로를 설명하기 위한 도면이다.
도 6은 제3실시예에 따른 TIA 회로의 구성예를 나타낸 블록도이다.
도 7a는 제3실시예에 따른 TIA 회로에 마련된 신호 검출 회로의 구성예를 나타낸 블록도이다.
도 7b는 제3실시예에 따른 TIA 회로에 마련된 신호 검출 회로의 구성예를 나타낸 블록도이다.
도 8은 제4실시예에 따른 TIA 회로의 구성예를 나타낸 블록도이다.
도 9는 종래의 TIA 회로의 구성예를 나타낸 블록도이다.

본 발명에 있어서, 예를 들어 AGC 기능의 복수의 시정수를 실현하기 위해 AGC 기능의 시정수의 값을 결정하는 저항 소자의 저항값과 용량 소자의 용량값 중의 적어도 하나는 제어 신호에 기초하여 변경된다.

더 구체적으로, 복수의 소정값으로부터 AGC 기능의 시정수를 선택하는 제1선택 회로는 AGC 회로에 구비되는 복수의 저항 소자(resistive element) 또는 복수의 용량 소자(capacitive element)와, 복수의 저항 소자 또는 복수의 용량 소자 중의 적어도 일부와 직렬 또는 병렬로 연결되고 제어 신호에 기초하여 온(on) 또는 오프(off)되어서 상기 시정수의 값을 결정하는 저항 소자의 저항값과 용량 소자의 용량값 중의 하나를 변경하는 스위치 소자를 구비할 수 있다.

예를 들어, 스위치는 AGC 기능의 시정수를 결정하는 회로 내의 저항 소자들 또는 용량 소자들, 또는 두 소자들 중의 적어도 일부를 위해 위치되어 그 소자들을 유효화하거나 무효화하도록 온/오프 제어됨으로써 저항값 또는 용량값을 변경한다.

예를 들어, 상기 스위치가 저항 소자 또는 용량 소자에 병렬로 연결되는 경우, 상기 스위치가 온된다면, 상기 소자의 단자는 단락 상태(short-circuit state)로 설정되어 상기 소자는 무효화된다. 만일 스위치가 오프된다면, 상기 단락 상태는 오픈 상태(open state)로 변경되어 상기 소자는 유효화된다. 대안으로, 상기 스위치는 스위치가 온되면 상기 소자를 상기 회로에 연결하고 스위치가 오프되면 상기 소자를 상기 회로와 연결되지 않도록 상기 소자와 직렬로 연결될 수도 있다. 또한, 이 구성들은 조합될 수도 있다. 즉, 상기 저항 소자 또는 용량 소자는 회로 내의 스위치 제어에 의해 유효화 또는 무효화되어, AGC 회로의 시정수는 이산적으로 변화될 수 있다.

상기 스위치로서 예를 들어, MOS 트랜지스터가 사용될 수 있다. 제어 신호는 MOS 트랜지스터의 게이트 단자에 인가된다. 만일 MOS 트랜지스터의 게이트 단자가 스위치 제어 신호의 입력 단자라면, 하이 레벨 신호(High level signal)가 NMOS 트랜지스터에 입력되는 경우에 상기 스위치는 온되어 단락 상태로 설정된다. 로우 레벨 신호(Low level signal)가 입력되는 경우, 상기 스위치는 오픈 상태로 설정된다. PMOS 트랜지스터에 있어서는 역으로 된다.

상기 스위치 소자의 제어 신호는 2비트 이상의 로직 신호로 될 수 있으며, 이 스위치 소자는 상기 로직 신호의 값에 따라 복수의 소정 이산값(discrete values) 사이에서 AGC 기능의 시정수를 전환(switch)시킬 수 있다.

TIA 회로는 수신 신호를 검출하고, 상기 수신 신호의 연속 수신 시간이 소정의 시간을 초과하는 경우에 제1제어 신호를 출력하는 수신 신호 검출 회로를 더 구비하며, 상기 제1선택 회로는 상기 제1제어 신호에 기초하여 2개 이상의 소정값으로부터 상기 제1시정수를 위한 더 긴 시정수를 선택할 수 있다. 상기 수신 신호 검출 회로는 상기 수신 신호의 손실(loss)을 검출하면 제2제어 신호를 출력할 수 있으며, 상기 제1선택 회로는 상기 제2제어 신호에 기초하여 2개 이상의 소정값으로부터 상기 제1시정수를 위한 더 짧은 시정수를 선택할 수 있다.

아래에서는 본 발명의 실시예들이 첨부 도면을 참조하여 기술될 것이다. 도 9에 도시된 종래기술의 구성요소와 동일한 것에 대해서는 동일한 명칭과 부호가 사용되며, 그것에 대한 기재는 생략될 것이다.

[제1실시예]

본 발명의 제1실시예는 도 1을 참조하여 기술된다. 도 1은 하나의 외부 단자에 의해 AGC 회로의 시정수들을 제어하는 TIA 회로의 구성예를 나타낸 것이다.

TIA 회로(1)는 증폭기(22, 40, 50)를 구비하는 다단 증폭 회로이다. TIA 회로(1)는 또한 이득 제어 유닛(21)을 구비하여 제1단계의 증폭기(22)의 이득을 조절하는 AGC(automatic gain control) 회로(2)를 포함한다. 이득 제어 유닛(21)은 제어 전압(Vagc)에 의해 증폭기(22)의 피드백 저항(Rf)을 제어하며, 따라서 증폭기(22)로부터의 신호 출력의 진폭이 소정값을 유지하도록 증폭기(22)의 이득을 조절한다. 즉, AGC 회로(2)는 증폭기(22)로부터의 신호 출력의 진폭이 소정값을 유지하도록 증폭기(22)의 이득을 조절한다.

AGC 회로(2)는 레지스터(Resistors)(Ragc, Rs), 캐패시터(capacitors)(Cagc, Cs), 그리고 스위치(SW1, SW2)를 더 구비한다. 추가 레지스터(Rs)는 레지스터(Ragc)와 직렬로 연결된다. 스위치(SW1)는 레지스터(Rs)와 병렬로 연결된다. 추가 캐패시터(Cs)는 캐패시터(Cagc)와 병렬로 연결된다. 스위치(SW2)는 캐패시터(Cs)와 직렬로 연결된다. 스위치(SW1, SW2)들은 스위치 제어 신호(Vsw)에 의해 온/오프된다. TIA 회로(1)의 AGC 기능의 시정수는 레지스터(Ragc, Rs)들과 캐패시터(Cagc, Cs)들을 조합하기 위해 스위치(SW1, SW2)들을 온/오프함으로써 얻어지는 복수의 소정값으로부터 선택될 수 있다.

레지스터(Ragc, Rs), 캐패시터(Cagc, Cs), 그리고 스위치(SW1, SW2)는 복수의 소정값으로부터 AGC 기능의 시정수를 선택하는 제1선택 회로(25)를 구성한다.

이 실시예에 있어서, 스위치(SW1, SW2)들의 극성은 서로 반대로 된다. 예를 들어, 스위치 제어 신호(Vsw)가 하이(High)인 경우, 스위치(SW1)는 오픈(OFF)되고, 스위치(SW2)는 연결(ON)된다. 이러한 로직은 당연히 역으로 될 수 있다.

도 1을 참조하면, 스위치 제어 신호(Vsw)가 하이(High) 레벨이면, 레지스터(Ragc)와 직렬로 연결된 레지스터(Rs)는 유효화되고, 캐패시터(Cagc)와 병렬로 연결된 캐패시터(Cs)도 또한 유효화된다. 이때, AGC 회로의 시정수(Tagc_H)는 레지스터(Ragc + Rs)와 캐패시터(Cagc + Cs)의 곱(product)이다. 한편, 스위치 제어 신호(Vsw)가 로우(Low) 레벨이면, 레지스터(Rs)는 단락되고, 캐패시터(Cs)는 연결되지 않는다. 이러한 이유로, AGC 회로의 시정수(Tagc_L)는 레지스터(Ragc)와 캐패시터(Cagc)의 곱이다. 그러므로, 스위치 제어 신호(Vsw)를 로우 레벨로 변경함으로써 AGC 회로의 시정수는 스위치 제어 신호(Vsw)가 하이 레벨인 경우와 비교하여 짧아질 수 있다.

레지스터(Ragc, Rs)와 캐패시터(Cagc, Cs)의 값들은 적절하게 설계되고, 스위치 제어 신호(Vsw)가 조작되며, 이에 의해 AGC 회로의 긴 시정수(Tagc_H)와 AGC 회로의 짧은 시정수(Tagc_L) 중의 하나를 선택하여 시정수를 이산적으로 크게 변경할 수 있다. 만일 긴 시정수(Tagc_H)가 연속 광 신호를 위해 설계되고 짧은 시정수(Tagc_L)가 버스트 광 신호를 위해 설계된다면, 시정수들은 하나의 제어 신호에 의해 이산적으로 전환될 수 있다. 스위치 제어 신호(Vsw)는 오직 DC 레벨로 될 수 있기 때문에, 연속 모드(continuous mode)에서는 전원 전압으로 끌어올리고, 버스트 모드에서는 접지 레벨(ground level)로 끌어내릴 필요가 있다. 추가적인 외부 단자의 수는 최소로 될 수 있는 바, 즉 하나의 핀이면 충분하다.

<제1변형예>

도 1에서는 하나의 제어 신호를 사용하여 저항 소자(resistive element)들과 용량 소자(capacitive element)들을 상보적으로 스위칭하는 구성이 기술되었다. 그러나, 도 2에 도시된 바와 같이, 레지스터들 및 캐패시터들은 설계된 시정수 값들에 따라 개별적으로 제어될 수도 있다. 대안으로, 이 시정수들은 오직 레지스터들 또는 캐패시터들을 제어함으로써 전환될 수도 있다. 이러한 구성은 2개의 외부 단자를 필요로 한다. 그러나, 오직 2개 이상의 이산 시정수 값들을 미리 결정하고, 수신 광 신호에서의 시간 변화(time-rate change)에 따라, 즉 신호가 연속 수신 광 신호인지 또는 버스트에서 수신된 광 신호인지에 따라 원하는 시정수를 선택하는 것도 가능하다. 그러므로, 시정수는 더 유연하게 제어될 수 있다.

도 1 및 도 2에서는 추가 레지스터(Rs)는 레지스터(Ragc)와 직렬로 연결되고, 추가 캐패시터(Cs)는 캐패시터(Cagc)와 병렬로 연결되는 구성예에 기초하여 기술되었다. 그러나, 도 3에 도시된 바와 같이, AGC 회로(2a) 내에서 레지스터(Ragc, Rs), 캐패시터(Cagc, Cs) 및 스위치(SW1, SW2)로 이루어진 선택 회로(25a)가 추가 저항 소자(Rs)는 병렬로 연결되고 추가 용량 소자(Cs)는 직렬로 연결되는 회로 구성을 가질 수도 있다.

전술한 바와 같이, 이 실시예에서는, 시정수가 이산값(discrete value)을 취할 수 있고, 시정수가 스위치 소자(SW1, SW2)를 온/오프함으로써 선택되도록 시정수를 결정하기 위한 구성 소자들인 저항 소자들의 저항값 또는 용량 소자들의 용량값이 미리 설정된다. 이 값들과 소자들의 연결 형태는 원하는 시정수 값에 따라 적절하게 선택되고 결정된다. 이것은 또한 아래에 기술된 실시예들에도 적용된다.

[제2실시예]

본 발명의 제2실시예에 따른 TIA 회로는 차동 출력(differential output)을 출력하는 TIA 회로의 구성예이다.

많은 경우에서 고속 통신에서 사용되는 TIA 회로의 출력은 바람직하게 차동 출력이다. 일반적으로, 하나의 포토 다이오드는 단상 신호(single-phase signal)를 출력하기 때문에, TIA 회로에서 단상 신호를 차동 신호로 변경하는 메카니즘(S2D: Single-to-Differential Converter: 단상 대 차동 변환기)은 차동 출력을 얻는 것을 필요로 한다. 그러므로, 이 실시예는 TIA 회로의 더욱 상세한 실시예이다.

버스트 신호 수신에 있어서, 버스트 신호들의 광 강도는 항상 동일하지 않다. 이러한 이유로, TIA 회로에서 단상 신호를 차동 신호로 변경할 때, 차동 신호의 DC 옵셋(offset)이 해소(cancel)될 필요가 있다. 이렇게 하기 위해, TIA 회로에는 차동 신호의 DC 옵셋을 자동으로 해소하는 자동 옵셋 조절(AOC; Automatic Offset Control) 회로가 마련된다. AOC 회로에 의한 AOC 기능의 시정수는 AGC 기능의 시정수와 마찬가지로, 연속 광 신호를 위한 TIA 회로와 비교하여 버스트 신호 수신에서 더 짧을 필요가 있다.

그러나, AGC 기능과 마찬가지로, 종래의 TIA 회로에서 AOC 기능의 시정수는 고정된다. 그러므로, 버스트 신호와 대응하는 AOC 회로가 연속 광 통신에 적용되는 경우, BER 특성은 엔코딩 방법에 따라 저하된다. 연속 광 통신을 위한 긴 시정수를 가진 AOC 기능을 구비한 TIA 회로는 버스트 신호에 응답할 수 없다.

그러므로, 본 발명에 있어서, 전술한 바와 같이 수신 신호를 증폭시키는 증폭기와, 수신 신호의 레벨에 따라 제1시정수에 의해 상기 증폭기의 증폭 이득을 조절하는 AGC 회로 및 복수의 소정값으로부터 상기 제1시정수를 선택하는 제1선택 회로를 구비한 TIA 회로는 상기 증폭기의 출력에 기초하여 차동 신호를 출력하여 제2시정수에 의해 상기 차동 신호의 옵셋량(offset amount)을 조절하는 AOC 회로와, 복수의 소정값으로부터 상기 제2시정수를 선택하는 제2선택 회로를 더 구비할 수 있다.

여기서, 상기 제2선택 회로는 제어 신호에 기초하여 제2시정수의 값을 결정하는 저항 소자의 저항값과 용량 소자의 용량값 중의 적어도 하나를 변경할 수 있다.

또한, 상기 제2선택 회로는 AOC 회로에 구비된 복수의 저항 소자 또는 복수의 용량 소자와, 상기 복수의 저항 소자 또는 복수의 용량 소자 중의 적어도 일부와 직렬 또는 병렬로 연결되어 제어 신호에 기초하여 온 또는 오프되어서 상기 제2시정수의 값을 결정하는 상기 저항 소자들의 저항값 또는 상기 용량 소자들의 용량값을 변경하는 제2스위치 소자를 구비할 수 있다.

예를 들어, 상기 제2스위치 소자는 MOS 트랜지스터이다. 상기 제어 신호는 상기 MOS 트랜지스터의 게이트 단자에 인가된다.

또한, 상기 제2스위치 소자의 상기 제어 신호는 2비트 이상의 로직 신호로 될 수 있고, 상기 제2스위치 소자는 상기 로직 신호의 값에 따라 복수의 소정 이산값 사이에서 상기 제2시정수를 변경할 수 있다.

상기 TIA 회로는 수신 신호의 연속 수신 시간이 소정 시간을 초과하면 제1제어 신호를 출력하는 수신 신호 검출 회로를 더 구비할 수 있으며, 상기 제2선택 회로는 상기 제1제어 신호에 기초하여 2개 이상의 소정값으로부터 상기 제2시정수를 위한 더 긴 시정수를 선택하도록 구성될 수 있다.

상기 수신 신호 검출 회로는 상기 수신 신호의 손실을 검출하면 제2제어 신호를 출력할 수 있으며, 상기 제2선택 회로는 상기 제2제어 신호에 기초하여 2개 이상의 소정값으로무터 상기 제2시정수를 위한 더 짧은 시정수를 선택하도록 구성될 수 있다.

제2실시예에 따른 TIA 회로에 있어서, 예를 들어 하나의 스위치는 AOC 기능의 시정수를 검출하는 저항 소자들 또는 용량 소자들 또는 양 소자들의 적어도 일부를 위해 위치되고 온/오프 제어되어 상기 소자들을 무효화 또는 유효화하며, 이에 의해 전술한 AGC 회로에서와 같이, 저항값 또는 용량값을 변경하고 복수의 AOC 기능을 실현한다.

본 발명의 제2실시예는 도 4를 참조하여 아래에서 기술된다.

도 4는 AGC 회로(20)와 AOC 회로(30)를 구비하여 스위치 소자의 역할을 하는 MOS 트랜지스터 회로를 이용하여 시정수를 제어하는 TIA 회로(10)의 구성예를 나타낸 블록도이다. 도 4에 도시된 바와 같이, 본 발명에 따른 TIA 회로(10)는 포토 다이오드(미도시)와 같은 광전 변환 소자(photoelectric conversion element)로부터의 단상 입력 신호를 차동 신호로 변환하여 그것을 출력한다. 이러한 목적을 위해, TIA 회로(10)는 제1단계의 증폭기로서, 제1단계 입력 증폭기(22)와 동일한 레플리카(replica) 증폭기(23)를 구비한다. 전술한 단상 입력 신호는 제1단계 입력 증폭기(22)의 입력 단자로 입력되고, 레플리카 증폭기(23)의 입력 단자는 오픈된다. AGC 회로의 이득 제어 유닛(21)은 2개의 증폭 회로에 의해 공유된다. 입력 증록기(22)와 레플리카 증폭기(23)의 출력은 AOC 회로(30)를 통해 다음 단계의 증폭기(40, 50)에 의해 더 차동 증폭된다.

이 실시예에 있어서, AOC 회로(30)는 제1단계 입력 증폭기(22)와 레플리카 증폭기(23)로부터의 출력을 캐패시터들(Cb)에 의해 AC-결합시키고, 바이어스(bias) 레지스터들(Rb)을 통해 바이어스 전압(Vbias)에 의해 DC 레벨들을 일치시키는 회로이다. 본 발명에 따른 AOC 회로(30)에 있어서, 추가 캐패시터(Cbs)는 캐패시터(Cb)와 병렬로 연결되고, 추가 레지스터(Rbs)는 레지스터(Rb)와 직렬로 연결되며, NMOS 트랜지스터(33, 34)는 캐패시터들(Cbs)과 직렬로 연결되고, PMOS 트랜지스터(31, 32)는 레지스터들(Rbs)과 병렬로 연결된다. 마찬가지로, AGC 회로(20)에 있어서, 추가 레지스터들(Rgs)은 시정수를 결정하는 레지스터들(Rg)과 직렬로 연결되고, PMOS 트랜지스터들(24, 25)은 레지스터들(Rgs)과 병렬로 연결된다.

도 4에 도시된 AGC 회로(20)에서, AGC 회로(20)의 시정수는 오직 레지스터들에 의해 조절된다. 캐패시터들도 AOC 회로(30)에서와 동일한 방식으로 제어될 수 있다.

이 실시예에 있어서, 제1실시예에서 기술된 스위치 제어 신호(Vsw)는 NMOS 트랜지스터(33, 34) 및 PMOS 트랜지스터(24, 25, 31, 32)에 인가되어 상기 MOS 트랜지스터들을 온/오프 제어한다. 즉, 스위치 제어 신호(Vsw)가 하이 레벨일 때, 추가 레지스터들과 추가 캐패시터들은 회로에 연결되며, 따라서 시정수는 크게 된다. 그러므로, 연속 광 신호를 수신하는 용도의 경우, 스위치 제어 신호(Vsw)는 미리 하이 레벨로 고정된다. 스위치 제어 신호(Vsw)가 로우 레벨일 때, 추가 레지스터들과 추가 캐패시터들은 회로와 연결이 차단되며, 따라서 시정수는 작게 된다. 그러므로, 버스트 광 신호를 수신하는 용도의 경우, 스위치 제어 신호(Vsw)는 미리 로우 레벨로 고정된다.

전술한 바와 같이, 본 발명의 제2실시예에 따르면, 복수의 회로 내의 복수의 시정수 결정 소자는 오직 하나의 제어 신호에 의해 유효화 또는 무효화되며, 이에 의해 각 AGC 회로와 AOC 회로에서 긴 시정수와 짧은 시정수 중의 하나를 선택하여 이 시정수들을 이산적으로 전환할 수 있다. 예를 들어, 버스트 광 통신 또는 연속 광 통신에서 시정수가 크게 변경될 필요가 있는 경우에서도 저항값들과 용량값들을 사용자에게 바람직한 값으로 적절하게 설계하여 간편하게 시정수를 원하는 값으로 설정하는 것이 가능하다.

<제2변형예>

이 실시예에서는 스위치 소자로서 PMOS 및 NMOS 트랜지스터가 사용된다. 그러나, 도 5b에 도시된 바와 같이, PMOS 및 NMOS 트랜지스터 각각의 소스(source)와 드레인(drain)이 서로 연결되어 상보적 로직 신호(complementary logic signals)(X, X~)를 각 트랜지스터의 게이트로 입력시킴으로써 제어되는 PMOS 및 NMOS 트랜지스터를 각각 구비하는 소위 트랜스퍼 게이트(TG: Transfer Gate) 회로(60 - 66)가 스위치 소자로서 사용될 수도 있다. 이러한 경우에, 도 5a에 도시된 바와 같이, AGC 회로(20a)에서 한 쌍의 추가 저항 소자(Rgs)와 병렬로 연결된 스위치(61, 62)와, AOC 회로(30a)에서 한 쌍의 추가 저항 소자(Rbs)와 병렬로 연결된 스위치(63, 64) 및 한 쌍의 추가 용량 소자(Cbs)와 직렬로 연결된 스위치(65, 66)가 TG 회로들(60)을 형성한다. 제어 신호 입력 회로(69)는 입력 제어 신호(A, B)의 극성이 서로 반대로 되도록 제어한다.

[제3실시예]

본 발명의 제3실시예는 도 6, 7a 및 7b를 참조하여 이하에서 기술된다.

도 6은 신호 검출(SD: signal detection) 회로(70)를 이용하여 광 신호 입력의 유/무를 판정하고, 판정 결과에 기초하여 긴 시정수와 짧은 시정수 중의 하나가 설정되는 것을 자동으로 판별하는 TIA 회로(10b)의 구성예를 나타낸 것이다. 도 7a 및 도 7b는 SD 회로(70)의 구성예를 나타낸 것이다.

연속 광 신호 통신에서는 항상 소정의 광 파워(optical power) 이상을 가진 광 신호가 연속적으로 수신된다. 한편, 버스트 광 통신에서는 광 신호 입력은 단속적이다. 그러므로, 이 실시예에 따른 TIA 회로(10b)에는 판정 결과에 기초하여 광 신호 입력(OPTin)의 유/무를 판정하여 하이(High) 또는 로우(Low) 로직 레벨 신호를 출력하는 SD 회로(70)가 마련된다. 이 실시예에 있어서, 전술한 스위치 제어 신호(Vsw)의 극성에 따라, 광 수신이 소정 시간(Tc) 이상 동안 계속된다면 SD 회로(70)는 하이 레벨을 출력한다. 반면에, 만일 광 신호 수신이 소정 시간 이상 동안 계속되지 않고 SD 회로(70)가 수신된 신호의 손실을 검출한다면, SD 회로(70)는 로우 레벨 출력을 유지시킨다. 계속해서 수신되는 광 신호가 소정 시간(Tc) 이상 계속되지 않는 경우에는 SD 회로(70)는 하이 레벨을 출력하지 않는다. 그러므로, SD 회로(70)의 하이 레벨 출력은 "광 신호 있음"을 나타내고, 로우 레벨 출력은 "광 신호 없음"을 나타낸다. 디폴트 상태(default state)(회로의 전원 투입 시)에서는, SD 회로(70)의 출력은 로우이다. 이 로직들의 극성은 설계 항목(design items)이며, 적절하게 선택된다.

그와 같은 로직 회로는 도 7a에 도시된 바와 같이, 카운터(72), 리셋(reset) 회로(73), 래치(latch) 회로(74) 등으로 형성될 수 있다. 즉, 광 신호를 수신하는 동안 카운터(72)는 클럭 신호(CLK: clock signal)를 카운트한다. 광 신호 수신 시간이 소정의 카운트 이상인 경우에, 래치 회로(74)는 출력을 하이 레벨로 전환하고 그것을 유지시킨다. 반면에, 광 검출(photodetection) 회로(71)가 광 신호의 손실을 검출하는 경우, 리셋 회로(73)는 SD 회로(70)의 로우 레벨 출력에 기초하여 리셋 신호를 출력하여 카운터(72)와 래치 회로(74)를 리셋시키고, 스위치 제어 신호(Vsw)로서 로우 레벨이 출력된다.

카운터(72)는 클럭 신호를 이용하는 디지털 회로(도 7a)로 제한되지 않으며, 도 7b에 도시된 바와 같이, 캐패시터의 충전(charging) 및 방전(discharging)을 이용하는 아날로그 홀딩 회로(75)로 될 수 있다.

소정 시간(Tc)은 버스트 패킷(burst packet)의 최대값 이상으로 되는 것이 바람직하다. 즉, 소정 시간(Tc)이 가장 긴 버스트 패킷의 시간 길이 이상으로 설정되는 경우, SD 회로는 전원 투입 후 하이 레벨을 출력할 기회 없이 로우 레벨을 유지한다. 이 출력이 Vsw로서 사용되면, TIA 회로에서 AGC 기능의 시정수와 AOC 기능의 시정수는 버스트 통신에 대해 계속해서 짧게 설정된다. 이와는 반대로, 연속적인 광 신호 수신에서는, SD 회로의 출력은 소정 시간(Tc) 후에 하이 레벨로 변경되기 때문에, 시정수는 연속 통신에 대해 길게 설정된다. Vsw의 값을 하이 또는 로우로 강제로 고정시키기 위한 수단이 마련될 수도 있다.

이 실시예에 따르면, 시정수 설정을 위한 외부 단자들이 불필요하다. 또한, 입력 신호가 연속 광 신호인지 버스트 광 신호인지가 자동으로 판별되기 때문에, 연속 광 신호와 버스트 광 신호를 위해 동일하게 구현된 광학 패키지(optical packages)가 사용될 수 있다. 이것은 사용하기가 용이하고 비용 절감을 위해 효과적이다.

이 실시예에 따르면, 시정수 전환을 집적 회로 내의 스위치에 의해 구현하는 본 발명의 특징을 더욱 효과적으로 이용하는 것이 가능하다.

[제4실시예]

본 발명의 제4실시예는 도 8을 참조하여 아래에서 기술된다. 제2 및 제3실시예에서는 적어도 시정수 설정은 길고 짧은 시정수를 나타내는 2개의 값을 이용하여 행해지며, AGC 기능 및 AOC 기능 모두가 한 번에 설정된다. 이 실시예에서는 시정수가 집적 회로 내에 집적된 스위치를 제어함으로써 2개 이상의 값을 이용하여 더욱 미세하게 설정될 수 있다. 즉, 이 실시예에서는, AGC 회로 내의 제1스위치 소자와 AOC 회로 내의 제2스위치 소자를 위한 제어 신호로서 2 비트 이상의 로직 신호가 사용된다. 이 로직 신호의 값에 따라, 제1 및 제2스위치 소자는 제1시정수, 즉 AGC 기능의 시정수와, 제2시정수, 즉 AOC 기능의 시정수를 복수의 소정 이산값(discrete value)들 중의 하나로 전환시킨다. 상기 시정수의 값은 복수의, 즉 2개 이상의 레벨로부터 선택될 수 있거나, 또는 AGC 기능 및 AOC 기능을 위해 다른 값들로 설정될 수도 있다.

그와 같은 제어를 실현하기 위해서는, 복수의 시정수를 설정하기 위해 적어도 2 비트의 정보가 상기 회로 내로 전달될 필요가 있다. 예를 들어, I2C(I 스퀘어(Square) C) 또는 SPI (Serial Peripheral Interface: 직렬 주변장치 인터페이스)와 같은 범용 인터페이스의 사용이 고려될 수 있다. 시정수 설정값은 CPU 또는 마이크로 컴퓨터와 같은 제어 프로세서(90)를 위해 TIA 회로(10') 내의 레지스터에 씌여진다. 제어 프로세서(90) 대신에, 미리 설정값을 저장한 메모리가 연결될 수 있으며, TIA 회로(10')는 상기 메모리에 저장된 설정값을 다운로드하여 그것을 그 자체의 레지스터 내에 저장할 수도 있다. 디지털 인터페이스 제어 회로(80)는 저장된 값에 따라 스위치 제어 신호를 출력하며, AGC 회로(20)와 AOC 회로(30)의 각각에 시정수를 설정한다. I2C 인터페이스가 이용되는 경우, 2개의 제어 핀(SCL)(serial clock: 시리얼 클럭)과 SDA(serial data: 시리얼 데이터)가 필요하다. 그러나, 다양한 종류의 복잡한 제어를 할 수 있는 이점이 있다.

전술한 바와 같이, 본 발명은 회로 내에 장착된 스위치를 제어함으로써 TIA 회로의 응답 시간을 결정하는 AGC 회로와 AOC 회로의 시정수를 이산적으로 전환시키는 수단을 제공하며, 이에 의해 짧은 시정수를 필요로 하는 버스트 신호 통신 및 긴 시정수가 바람직한 연속 신호 통신 모두에 대응 가능한 TIA 회로를 간편하고 저비용으로 실현할 수 있다.

일반적으로, 통신 토폴로지(topology)에서는 PON(Passive Optival Network) 시스템에 의해 대표되는 바와 같이, 일 대 다 분기의 구성(one-to many branch configuration)이 자주 사용되며, 노드(node)들에서 필요한 수신 응답 시간은 다를 수 있다. 본 발명이 사용되면, 단일의 집적 회로에서의 응답 시정수는 각각의 노드에 대해 최적화될 수 있다. 그러므로 동일한 IC 칩들을 광범위한 용도에 적용하는 것이 가능하다. IC 칩들의 비용은 출하된 칩들(shipped chips)의 수에 거의 반비례한다. 그러므로, 칩들이 다용도에 적용 가능하다면 부품 비용, 장치 비용, 그리고 시스템 비용이 절감될 수 있다.

본 발명은 수신되는 광 신호의 강도 또는 타이밍이 크게 변하는 버스트 신호 통신 및 광 신호가 연속적으로 수신되는 연속 신호 통신 모두에 대응하는 것이 필요한 광 통신 시스템에서 수신 회로를 위해 사용 가능하다.

1,10: TIA 회로 2,20: AGC 회로
21: 이득 제어 유닛 22,23: 증폭기
24,25: PMOS 트랜지스터 30: AOC 회로
31,32: PMOS 트랜지스터 33,34: NMOS 트랜지스터
40: 증폭기 50: 증폭기
60-66: TG 회로 70: SD 회로
71: 광 신호 검출 회로 72: 카운터
73: 리셋 회로 74: 래치 회로
75: 아날로그 홀딩 회로 80: 디지털 인터페이스 제어 회로
90: 제어 프로세서, 메모리

Claims

수신 신호를 증폭시키는 증폭기;
상기 수신 신호의 레벨에 따라 제1시정수에 의해 상기 증폭기의 증폭 이득을 조절하는 자동 이득 조절 회로(automatic gain control circuit); 및
복수의 소정값으로부터 상기 제1시정수를 선택하는 제1선택 회로;를 포함하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제1항에 있어서,
상기 제1선택 회로는 제어 신호에 기초하여, 상기 제1시정수의 값을 결정하는 저항 소자의 저항값과 용량 소자의 용량값 중의 적어도 하나를 변경하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제1항에 있어서,
상기 제1선택 회로는 상기 자동 이득 조절 회로 내에 구비되는 복수의 저항 소자 또는 복수의 용량 소자; 및
상기 복수의 저항 소자 또는 상기 복수의 용량 소자 중의 적어도 일부와 직렬 또는 병렬로 연결되고 상기 제어 신호에 기초하여 온/오프되어서 상기 제1시정수의 값을 결정하는 상기 저항 소자의 저항값과 상기 용량 소자의 용량값 중의 하나를 변경하는 제1스위치 소자;를 구비하는 것을 특징으로 하는 트랜스임피던스 증폭회로.
제3항에 있어서,
상기 제1스위치 소자는 MOS 트랜지스터를 포함하고,
상기 제어 신호는 상기 MOS 트랜지스터의 게이트 단자에 인가되는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제3항에 있어서,
상기 제1스위치 소자의 상기 제어 신호는 적어도 2 비트의 로직 신호이고,
상기 제1스위치 소자는 상기 로직 신호의 값에 따라 복수의 소정 이산값(discrete values) 사이에서 상기 제1시정수를 전환시키는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제1항에 있어서,
상기 수신 신호의 연속 수신 시간이 소정 시간을 초과하면 상기 수신 신호를 검출하여 제1제어 신호를 출력하는 수신 신호 검출 회로를 더 포함하고,
상기 제1선택 회로는 상기 제1제어 신호에 기초하여, 적어도 2개의 소정값으로부터 상기 제1시정수를 위한 더 긴 시정수를 선택하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제6항에 있어서,
상기 수신 신호 검출 회로는 상기 수신 신호의 손실(loss)을 검출함에 따라 제2제어 신호를 출력하고,
상기 제1선택 회로는 상기 제2제어 신호에 기초하여, 적어도 2개의 소정값으로부터 상기 제1시정수를 위한 더 짧은 시정수를 선택하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제1항에 있어서,
상기 증폭기의 출력에 기초하여 차동 신호(differential signal)를 출력하고 제2시정수에 의해 상기 차동 신호의 옵셋량(off set amount)을 조절하는 자동 옵셋 조절 회로(automatic offset control circuit); 및
복수의 소정값으로부터 상기 제2시정수를 선택하는 제2선택 회로;를 더 포함하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제8항에 있어서,
상기 제2선택 회로는 제어 신호에 기초하여, 상기 제2시정수의 값을 결정하는 저항 소자의 저항값과 용량 소자의 용량값 중의 적어도 하나를 변경하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제8항에 있어서,
상기 제2선택 회로는 상기 자동 옵셋 조절 회로 내에 구비되는 복수의 저항 소자 또는 복수의 용량 소자; 및
상기 복수의 저항 소자 또는 상기 복수의 용량 소자 중의 적어도 일부와 직렬 또는 병렬로 연결되고 상기 제어 신호에 기초하여 온/오프되어서 상기 제2시정수의 값을 결정하는 상기 저항 소자의 저항값과 상기 용량 소자의 용량값 중의 하나를 변경하는 제2스위치 소자;를 구비하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제10항에 있어서,
상기 제2스위치 소자는 MOS 트랜지스터를 포함하고,
상기 제어 신호는 상기 MOS 트랜지스터의 게이트 단자에 인가되는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제10항에 있어서,
상기 제2스위치 소자의 상기 제어 신호는 적어도 2 비트의 로직 신호이고,
상기 제2스위치 소자는 상기 로직 신호의 값에 따라 복수의 소정 이산값(discrete values) 사이에서 상기 제2시정수를 전환시키는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제8항에 있어서,
상기 수신 신호의 연속 수신 시간이 소정 시간을 초과하면 상기 수신 신호를 검출하여 제1제어 신호를 출력하는 수신 신호 검출 회로를 더 포함하고,
상기 제2선택 회로는 상기 제1제어 신호에 기초하여, 적어도 2개의 소정값으로부터 상기 제2시정수를 위한 더 긴 시정수를 선택하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.
제13항에 있어서,
상기 수신 신호 검출 회로는 상기 수신 신호의 손실(loss)을 검출함에 따라 제2제어 신호를 출력하고,
상기 제2선택 회로는 상기 제2제어 신호에 기초하여, 적어도 2개의 소정값으로부터 상기 제2시정수를 위한 더 짧은 시정수를 선택하는 것을 특징으로 하는 트랜스임피던스 증폭 회로.