KR20160042040A - 크로스-포인트 어레이에서 병렬로 메모리 셀들을 액세스하는 방법 - Google Patents

크로스-포인트 어레이에서 병렬로 메모리 셀들을 액세스하는 방법 Download PDF

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Abstract

크로스-포인트 어레이에서 메모리 셀들을 병렬로 액세스하기 위한 방법들 및 구조들은 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 배치된 제 1 메모리 셀 및 제 1 선택된 컬럼과 상이한 제 2 선택된 컬럼 및 제 1 선택된 로우와 상이한 제 2 선택된 로우 사이에 배치된 제 2 메모리 셀을 병렬로 액세스하는 것을 포함할 수 있다. 병렬로 액세스하는 것은 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 및 제 2 선택된 컬럼 및 제 2 선택된 로우 사이에 액세스 바이어스들을 동시에 인가하는 것을 포함한다. 병렬로 액세스하는 것은 셀들이 임계화된 조건에 있는 동안 또는 셀들이 사후-임계 복구 기간에 있는 동안 행해진다.

Description

크로스-포인트 어레이에서 병렬로 메모리 셀들을 액세스하는 방법{ACCESSING MEMORY CELLS IN PARALLEL IN A CROSS-POINT ARRAY}
여기에 개시된 주제는 일반적으로 집적 회로들에서의 디바이스들에 관한 것이며, 특히 크로스-포인트 어레이 내에서 다수의 셀들을 동시에 액세스하는 방법들에 관한 것이다.
칼코게나이드 재료들, 예로서 오보닉 임계 스위치들 및 상 변화 저장 요소들을 통합한 디바이스들이 광범위한 전자 디바이스들에서 발견될 수 있다. 이러한 디바이스들은 컴퓨터들, 디지털 카메라들, 셀룰러 전화들, 개인용 디지털 보조기들 등에서 사용될 수 있다. 시스템 설계자가 특정한 애플리케이션을 위한 칼코게나이드 재료들을 통합할지 여부 및 그 방법을 결정할 때 고려할 수 있는 인자들은 예를 들면, 물리적 크기, 저장 밀도, 확장 가능성, 동작 전압들 및 전류들, 기록/판독 속도, 판독/기록 스루풋, 송신 레이트, 및/또는 전력 소비를 포함할 수 있다.
청구된 주제는 명세서의 결론 부분에서 특히 언급되며 개별적으로 주장된다. 그러나, 그것의 오브젝트들, 특징들, 및/또는 이점들과 함께, 동작의 조직 및/또는 방법 양쪽 모두에 대해, 그것은 첨부한 도면들을 갖고 판독된다면 다음의 상세한 설명에 대한 참조에 의해 가장 잘 이해될 수 있다.
도 1은 일 실시예에 따른 칼코게나이드 재료들을 통합한 메모리 셀을 묘사한 개략적인 3-차원 등각도이다.
도 2는 일 실시예에 따른 크로스-포인트 메모리 어레이를 묘사한 개략적인 평면도 예시이다.
도 3은 일 실시예에 따른 상 변화 재료들을 통합한 메모리 셀에 대한 전류 대 전압의 그래프이다.
도 4는 일 실시예에 따라 액세스되는 칼코게나이드 재료들을 통합한 메모리 셀에 대한 전압 대 시간 변화의 그래픽 예시이다.
도 5는 일 실시예에 따른 상 메모리 셀들의 임계 전압 분포이다.
도 6은 일 실시예에 따른 크로스-포인트 어레이에서 메모리 셀들을 액세스하는 방법을 묘사한 흐름도이다.
도 7a는 일 실시예에 따라 병렬로 액세스되는 크로스-포인트 어레이에서 메모리 셀들에 대한 전압 대 시간 변화의 그래픽 예시이다.
도 7b 내지 도 7e는 일 실시예에 따라 병렬로 액세스되는 크로스-포인트 메모리 어레이에서 메모리 셀들을 묘사한 평면도들이다.
도 8a는 일 실시예에 따라 병렬로 액세스되는 크로스-포인트 어레이에서의 메모리 셀들에 대한 전압 대 시간 변화의 그래픽 예시이다.
도 8b 내지 도 8e는 일 실시예에 따라 병렬로 액세스되는 크로스-포인트 메모리 어레이에서의 메모리 셀들을 묘사한 평면도들이다.
동작에서 저항을 변경하는 재료들을 통합한 디바이스들은 광범위한 전자 디바이스들, 예를 들면, 컴퓨터들, 디지털 카메라들, 셀룰러 전화들, 개인용 디지털 보조기들 등에서 발견될 수 있다. 이러한 재료들을 통합한 디바이스들은, 예를 들면, 메모리 디바이스들일 수 있다. 칼코게나이드 재료들은, 예를 들면, 인접한 히터 또는 재료 자체의 줄열 가열로부터의, 열의 인가에 의해 변경된 그것들의 저항을 가질 수 있다. 칼코게나이드 재료들을 통합한 몇몇 메모리 디바이스들은 칼코게나이드 재료들의 상에서의 안정된 변화에서 비롯된 저항 변화에 기초하여 정보를 저장하는 상 변화 메모리 디바이스들일 수 있다. 상 변화 메모리 디바이스들은 플래시 메모리 디바이스들 및 동적 랜덤 액세스 메모리 디바이스들(DRAM)과 같은, 다른 메모리 디바이스들에 비해 여러 개의 성능 이점들을 제공할 수 있다. 예를 들면, 몇몇 상 변화 메모리 디바이스들은 비휘발성일 수 있으며; 즉, 메모리 디바이스들의 물리적 및 전기적 상태들은 그것에 공급된 임의의 외부 전력 없이 보유 시간(예로서, 1년보다 긴)에 걸쳐 대체로 변하지 않는다. 또한, 몇몇 상 변화 메모리 디바이스들은 빠른 판독 및 기록 액세스 시간(예로서, 10 나노초들보다 빠른) 및/또는 높은 판독 및 기록 액세스 대역폭(예로서, 초당 100 메가비트들 이상)을 제공할 수 있다. 또한, 몇몇 상 변화 메모리 디바이스는 초고 밀도 메모리 어레이, 예로서 국소적 금속화와 연결된 최소 메모리 어레이 유닛에서의 1 백만 개 이상의 셀들을 가진 크로스-포인트 어레이에서 배열될 수 있다. 칼코게나이드 재료들은 또한 상 변화 저장 요소들과 직렬로 있는 선택기 요소들로서 메모리 어레이들에서, 및 특히 상 변화 메모리 셀들에서 또한 사용될 수 있는 오보닉 임계 스위치(OTS) 디바이스들에서 이용될 수 있다.
특정한 유형의 메모리 액세스 동작(예로서, 기록, 소거, 판독)에 대하여 상 변화 메모리 디바이스의 성능은 많은 인자들에 의존한다. 임계-스위칭되는(이하에서 보다 상세히 설명되는) 상 변화 메모리 셀들에 대해, 모든 유형들의 액세스 대역폭들(예로서, 기록 액세스 대역폭, 소거 액세스 대역폭, 또는 판독 대역폭)에 영향을 미치는 하나의 인자는 상 변화 메모리 디바이스를 임계화하는데 걸리는 시간일 수 있다. 임계-스위칭 상 변화 메모리 셀들에서의 다양한 액세스 동작들을 수행하기 위해, 메모리 셀은 먼저 임계화되며; 즉, 셀은 메모리 셀을 통과하기에 충분한 전류가 기록, 소거, 또는 판독을 포함한 다양한 액세스 동작들을 가능하게 하도록 허용하는 저 임피던스 상태에 위치된다. 임계화 이벤트 자체는 전체 액세스 시간에 비교하여 비교적 짧을 수 있다. 상 변화 메모리 셀을 임계화하는데 걸리는 시간은 결과적으로, 칼코게나이드 재료의 조성, 셀 상에 인가된 전압, 및 메모리 셀 구조와 같은, 많은 인자들에 의존할 수 있다.
메모리 내에서, 다수의 메모리 셀들, 또는 비트들을 액세스하는 것은 그것이 메모리 셀을 임계화하는데 걸리는 시간을 결정하는 인자들로부터 독립적인 액세스 대역폭을 증가시킬 수 있다. 일반적으로, 임계-스위칭 상 변화 메모리 셀들의 크로스 포인트 어레이에서 이용된 임계화 이벤트의 특징 및 바이어싱 기법들의 특징으로 인해, 액세스 동작들은 한 번에 하나의 셀에 대해 수행된다. 예를 들면, 어레이 설계 내에서 이용 가능한 전류의 양은 다수의 셀들을 병렬로 액세스하는 것을 비현실적이게 만들 수 있다. 따라서, 크로스-포인트 메모리 어레이에서 복수의 메모리 셀들을 병렬로 액세스하는 방법에 대한 요구가 있다. 여기에서 교시된 방법들은 기록, 소거, 판독 동작들이 액세스 대역폭들을 증가시키기 위해 병렬로 실행될 수 있도록 임계-스위칭 상 변화 메모리 셀들의 크로스 포인트 어레이 내에서 다수의 셀들을 동시에 선택한다.
실시예들이 여기에서 크로스-포인트 메모리 어레이들에 대하여 설명되었지만, 여기에서 설명된 바와 같이 다수의 디바이스들을 동시에 액세스하는 것은 메모리 어레이 콘텍스트 밖에서의 애플리케이션, 예로서 스위치들, 안티퓨즈들 등을 또한 가질 수 있다. 유사하게, 실시예들이 OTS를 통합한 메모리 셀들 및/또는 칼코게나이드 재료들을 통합하는 메모리 저장 요소들에 대하여 설명되었지만, 여기에 교시된 기술들 및 구조들의 원리들 및 이점들은 임계화 거동을 입증하는 다른 재료들에 대해 유용할 수 있다.
도 1은 일 실시예에 따른 크로스-포인트 메모리 어레이에서의 메모리 셀(10)을 묘사한다. 도 1에서의 메모리 셀(10)은 y 방향으로 연장된 컬럼 라인(20) 및 x 방향으로 연장된 로우 라인(22) 사이에서 스택 구성으로 배열된 상 변화 메모리 셀이다. 셀은 컬럼 라인(20)과 전기 통신하는 제 1 전극(32), 제 1 전극(32) 하에서 전기 통신하는 선택기 노드(34), 선택기 노드(34) 하에서 전기 통신하는 중간 전극(36), 중간 전극(36) 하에서 전기 통신하는 저장 노드(38), 및 저장 노드(38) 및 로우 라인(22) 사이에서 전기 통신하는 제 2 전극(40)을 포함한다. 스택 구성의 다른 실시예들이 가능하다. 예를 들면, 스택 구성 내에서 저장 노드(38) 및 선택기 노드(34)의 위치들은 서로 교환될 수 있다. 다른 예들에서, 제 1, 제 2, 및 중간 전극들 중 임의의 하나는 서로 교환될 수 있다. 다른 예들에서, 제 1 전극(32), 중간 전극(36), 제 2 전극(40), 및 선택기 노드(38) 중 임의의 것이 생략될 수 있다. 부가적으로, “로우” 및 “컬럼” 지정들은 교환 가능하며, 로우들 및 컬럼들은 일반적으로 수직이지만 90°외에서 교차할 수 있다.
일 실시예에서, 저장 노드(38) 및 선택기 노드(34) 중 하나 또는 양쪽 모두는 칼코게나이드 재료들을 포함할 수 있다. 저장 노드(38) 및 선택기 노드(34) 양쪽 모두가 칼코게나이드 재료들을 포함할 때, 저장 노드(38)는 실온에서 비휘발성인 상 변화를 겪을 수 있는 칼코게나이드 재료를 포함할 수 있다. 다른 한편으로, 선택기 노드(34)는 유사한 안정된 상 변화를 겪지 않은 칼코게나이드 재료를 포함할 수 있다.
일 실시예에서, 저장 노드(38)는 다른 칼코게나이드 합금 시스템들 중에서, 인듐(In)-안티모니(Sb)-텔루륨 (Te) (IST) 합금 시스템 내에서의 원소들, 예로서 In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등 중 적어도 두 개를 포함한 합금, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te) (GST) 합금 시스템 내에서의 원소들, 예로서 Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등 중 적어도 두 개를 포함한 합금과 같은 칼코게나이드 조성들을 포함하는 상 변화 재료를 포함한다. 여기에서 사용된 바와 같이, 하이픈으로 연결된 화학적 조성 표기법은 특정한 혼합물 또는 화합물에 포함된 원소들을 표시하며, 표시된 원소들을 수반한 모든 화학량론들을 표현하도록 의도된다. 상 변화 저장 노드들에서 사용될 수 있는 다른 칼코게나이드 합금 시스템들은, 예를 들면, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함한다.
메모리 셀(10)에 포함될 때, 선택기 노드(34)는 일 측면 상에서 중간 전극(36)을 통해 저장 노드(38)에 전기적으로 결합되며 다른 측면 상에서 제 1 전극(32)을 통해 컬럼 라인(20)에 전기적으로 연결된 2-단자 선택기일 수 있다. 일 실시예에서, 칼코게나이드 재료를 포함한 선택기 노드(34)는 오보닉 임계 스위치(OTS)로서 불리울 수 있다. OTS는 저장 노드에 대해 상기 설명된 칼코게나이드 합금 시스템들 중 임의의 것을 포함한 칼코게나이드 조성을 포함할 수 있다. 또한, 선택기 노드는 비소(As)와 같은, 결정화를 억제하기 위한 원소를 추가로 포함할 수 있다. 부가될 때, As와 같은 원소는 합금의 임의의 비-일시적 핵형성 및/또는 성장을 금지함으로써 결정화를 억제한다. 따라서, 선택기 노드(34)는 임계 전압을 초과한 전위가 선택기 노드(34)에 걸쳐 인가될 때 도전성 상태로 스위칭하도록 구성될 수 있다. 또한, 도전성 상태는 충분한 유지 전류가 선택기 노드에 걸쳐 유지되는 동안 유지될 수 있다. OTS 재료들의 예들은 다른 것들 중에서, Te-As-Ge-Si, Ge-Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi-Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se를 포함한다.
도 2는 일 실시예에 따라 y 방향으로 연장된 N개의 컬럼들(20) 및 x-방향으로 연장된 M개의 로우들(22)의 교차점들에서 N x M 메모리 셀들을 포함한 크로스-포인트 메모리 어레이(50)를 예시한다. 제 1 내지 제 N 컬럼들(20-1, 20-2,…,및 20-N)을 포함한 N개의 컬럼들(20)은 액세스 라인들, 예로서 디지트 또는 비트 라인들일 수 있으며, 제 1 내지 제 M 로우들(22-1, 22-2,…, 및 22-M)을 포함한 M개의 로우들(22)은 액세스 라인들, 예로서 컬럼들(22)과 교차하는 워드 라인들일 수 있다. 메모리 셀들은 적어도 컬럼들(20) 및 로우들(22)에 의해 형성된 교차점들의 서브세트에 배치된 상 변화 메모리 셀들일 수 있다.
일 실시예에서, 컬럼들(20) 및 로우들(22) 중 임의의 하나에 의해 형성된 교차점에 배치된 메모리 셀들 중 임의의 하나는 실질적인 비정질 영역을 포함한 상 변화 재료에 대응할 수 있는, 또한 리셋(RESET) 상태로서 알려진, 비교적 높은 저항 상태(HRS)일 수 있는 저항 상태를 가질 수 있다. 유사하게, 메모리 셀들 중 임의의 하나는 실질적으로 결정성인 상 변화 재료에 대응할 수 있는, 또한 세트(SET) 상태로서 알려진, 비교적 낮은 저항 상태(LRS)일 수 있는 저항 상태를 가질 수 있다. HRS 및 LRS는 예를 들면, 2 및 1 백만 사이에서의 저항 비를 가질 수 있다. 이러한 구현 하에서, 낮은 및 높은 저항 상태들은 셀-당-단일 비트 메모리 시스템에서 “1” 상태 및 “0” 상태에 대응할 수 있다. 그러나, 그것들이 높은 및 낮은 저항 상태들에 관련됨에 따라 상태들(“1” 및 “0”)은 반대를 의미하기 위해 교환 가능하게 사용될 수 있다.
다른 실시예들에서, 컬럼들 및 로우들 중 임의의 하나에 의해 형성된 교차점에 배치된 메모리 셀들 중 임의의 하나는 중간 저항 상태일 수 있는 저항 상태를 가질 수 있다. 예를 들면, 메모리 셀들 중 임의의 하나는 제 1, 제 2, 제 3, 및 제 4 저항 상태들 중 임의의 하나인 저항 상태를 가질 수 있으며, 여기에서 제 1 저항 상태는 제 2 저항 상태보다 더 저항성이고, 제 2 저항 상태는 제 3 저항 상태보다 더 저항성이며, 제 3 저항 상태는 제 4 저항 상태보다 더 저항성이다. 이러한 구현 하에서, 제 1, 제 2, 제 3, 및 제 4 저항 상태들은 셀-당-2 비트들 메모리 시스템에서 “00”, “01”, “10”, 및 “00” 상태들에 대응할 수 있다. 다른 실시예들이 가능하지만, 제 1 내지 제 8 저항 상태들은 셀 당-3-비트들 메모리 시스템에서의 상태들을 표현하며, 여기에서 제 1 내지 제 16 저항 상태들은 셀 당-4-비트들 메모리 시스템에서의 상태들을 표현한다.
일 실시예에서, 컬럼들(20) 중 임의의 하나 및 로우들(22) 중 임의의 하나에 의해 형성된 교차점에 배치된 메모리 셀들의 각각의 것은 액세스 동작에 의해 액세스될 수 있다. 여기에서 사용된 바와 같이, 액세스 동작은 기록 액세스 동작, 소거 액세스 동작, 또는 판독 액세스 동작을 나타낼 수 있다. 상 변화 메모리에 대해, 또한 프로그램 동작 또는 리셋 동작으로서 불리울 수 있는, 기록 액세스 동작은 비교적 낮은 저항 상태에서 비교적 높은 저항 상태로 메모리 셀의 저항 상태를 변경한다. 유사하게, 상 변화 메모리에 대해, 또한 세트 동작으로서 불리울 수 있는, 소거 동작은 비교적 높은 저항 상태에서 비교적 낮은 저항 상태로 메모리 셀의 저항 상태를 변경한다. 그러나, 그것들이 리셋 및 세트 동작들에 관련됨에 따라 용어들(“기록” 및 “소거”)은 반대를 의미하기 위해 교환 가능하게 사용될 수 있다. 예를 들면, 소거 동작은 리셋 동작으로서 불리울 수 있으며, 프로그램 또는 기록 동작은 세트 동작으로서 불리울 수 있다.
도 2의 예시된 실시예에서, 컬럼들 및 로우들 중 임의의 것에 의해 형성된 교차점에 배치된 메모리 셀들의 각각의 것은 비트-어드레싱 가능한 액세스 모드에서 개별적으로 바이어싱될 수 있다. 여기에서 사용된 바와 같이, 메모리 셀에 인가된 바이어스는 메모리 셀에 걸쳐 인가된 전압 차를 나타낸다. 비트-어드레싱 가능한 바이어스 모드에서, 액세스될 메모리 셀은 제 n 컬럼(20-n) 및 제 m 로우(22-m)에 의해 형성된 교차점에 위치된 타겟 셀(52)로서 불리울 수 있다. 액세스 바이어스는 세트 액세스 바이어스(VSET), 리셋 액세스 바이어스(VRESET), 또는 판독 액세스 바이어스(VREAD)일 수 있는 전압-제어 바이어스(VACCESS)일 수 있으며, 이것은 제 n 컬럼(20-n) 및 제 m 로우(22-m)에 걸쳐 액세스 전압들을 인가함으로써 이 예의 타겟 셀에 걸쳐 인가될 수 있다. 다른 예들에서, 액세스 바이어스는 전류-제어 바이어스(IACCESS)일 수 있으며, 이것은 세트 액세스 전류(ISET), 리셋 액세스 전류(IRESET), 또는 판독 액세스 전류(IREAD)일 수 있다.
일 실시예에서, 타겟 셀(52)은 나머지 셀들이 액세스되는 것을 금지(즉, 방지)하면서 액세스될 수 있다. 이것은 예를 들면, 셀들의 나머지에 걸쳐 VACCESS보다 상당히 더 낮은 바이어스들을 인가하면서 타겟 셀(52)에 걸쳐 VACCESS의 바이어스를 인가함으로써 달성될 수 있다. 예를 들면, VCOL SEL은 선택된 로우(이 예에서 22-m)에 VROW SEL을 인가하면서 선택된 컬럼(이 예에서 20-n)에 인가될 수 있다. 동시에, 바이어스(VCOL INHIBIT)가 모든 남아있는 컬럼들에 걸쳐 인가되며 바이어스(VROW INHIBIT)는 모든 남아있는 로우들에 걸쳐 인가된다. 이러한 구성 하에서, VCOL SEL및 VROW SEL 사이에서의 바이어스가 VACCESS를 초과할 때, 타겟 셀(52)이 액세스될 수 있다. 또한, 약 (VCOL SEL - VROW INHIBIT)의 크기에서의 바이어스는 선택된 컬럼(20-n)을 따라 금지된 셀들(54)에 걸쳐 강하된다. 이후, 도 2에서 원으로서 표현된, 선택된 컬럼 및 로우를 따르는 타겟 셀(52)은 “T” 셀들로서 불리울 수 있다. 이후, 도 2에서 정사각형들로서 표현된, 선택된 컬럼을 따르는 금지된 셀들(54)은 “A” 셀들로서 불리울 수 있다. 또한, 약 (VROW SEL - VCOL INHIBIT)의 크기에서의 바이어스는 선택된 로우(22-m)를 따라 금지된 셀들(56)에 걸쳐 강하된다. 이후, 도 2에서 삼각형들로서 표현된, 선택된 로우를 따르는 금지된 셀들(56)은 “B” 셀들로서 불리울 수 있다. 또한, 약 (VCOL INHIBIT - VROW INHIBIT)의 크기에서의 바이어스는 금지된 로우들 및 금지된 컬럼들에 걸쳐 모든 남아있는 금지된 셀들(58)에 걸쳐 강하된다. 이후, 도 2에서 X들로서 표현된, 금지된 컬럼들 및 금지된 로우들에 걸친 금지된 셀들(58)은 “C” 셀들로서 불리울 수 있다.
몇몇 실시예들에서, 칼코게나이드 재료를 포함한 메모리 셀 상에서의 액세스 동작은 임계화 이벤트를 포함하여, 다수의 이벤트들을 포함하는 것으로서 설명될 수 있다. 바이어스가 특정한 시간 기간 동안 메모리 셀에 걸쳐 인가될 때, 칼코게나이드 재료를 포함한 메모리 셀은, 도 3과 관련되어 보다 상세히 이하에서 논의된, 메모리 셀을 통한 전류 흐름의 양에서의 빠른 증가에 의해 특성화된, 임계화 이벤트 및 메모리 셀에 걸쳐 바이어스에서의 빠른 감소에 의해 특성화된 “스냅 백” 이벤트를 겪을 수 있다. 임계화 이벤트는 저장 노드, 선택기 노드, 또는 양쪽 모두에서 발생할 수 있다. 일단 임계화되면, 메모리 셀은 비교적 많은 양의 전류(예로서, 0.1 ㎂ 이상)를 전도한다.
칼코게나이드 재료를 포함한 메모리 셀 상에서의 액세스 동작은 상 변화 이벤트를 추가로 포함할 수 있다. 세트 액세스에 대해, 상 변화 이벤트는 비정질-대-결정성 전이를 유도하기에 충분한 임계화된 메모리 셀을 통해(또는 인접한 히터를 통해) 흐르는 세트 전류(ISET)의 결과로서 저장 노드에서 발생할 수 있는 비정질-대-결정성 전이일 수 있다. 칼코게나이드 재료의 저항에서의 결과적인 변화는 HRS에서 LRS로 일 수 있다.
다른 한편으로, 리셋 액세스에 대해, 상 변화 이벤트는 결정성-대-비정질 전이를 유도하기에 충분한 임계화된 메모리 셀을 통해(또는 인접한 히터를 통해) 흐르는 리셋 전류(IRESET)의 결과로서 저장 노드에서 발생할 수 있는 결정성-대-비정질 전이일 수 있다. 칼코게나이드 재료의 저항에서의 결과적인 변화는 LRS에서 HRS로일 수 있다.
몇몇 상황들 하에서, 임계화된 메모리 셀을 통해 흐르는 전류 또는 전류 흐름의 지속 기간은 세트 또는 HRS를 유도하기에 불충분하다. 몇몇 실시예들에서, 판독 액세스는 이들 상황들 하에서 수행될 수 있다.
도 3은 일 실시예에 따른 액세스 동작들을 겪은 칼코게나이드 재료를 통합한 메모리 셀의 전류-전압(I-V) 곡선들을 예시한 그래프(60)를 개략적으로 예시한다. 그래프(60)는 리셋 액세스 동작을 겪은 상 변화 메모리 셀의 HRS I-V 곡선(70) 및 세트 액세스 동작을 겪은 상 변화 메모리 셀의 LRS I-V 곡선(90)을 예시한다. HRS I-V 곡선(70) 및 LRS I-V 곡선(90)에서 메모리 셀에 걸친 전압 강하는 각각 HRS 상태에서의 저장 노드 및 선택기 노드에 걸친, 및 LRS 상태에서의 저장 노드 및 선택기 노드에 걸친 조합된 전압 강하들을 표현할 수 있다. 그래프(60)에서, x-축은 제 1 및 제 2 전극들 사이에 배치된 상 변화 메모리 셀에 걸쳐 인가된 바이어스를 나타내며 y-축은 상 변화 메모리 셀에 걸쳐 로그 스케일로 측정된 전류를 나타낸다.
HRS I-V 곡선(70)을 참조하면, 약 0 볼트들 및 HRS 상태 임계 전압(VTH RESET) 사이에서의 저 전압 바이어싱 조건 하에서, HRS에서의 메모리 셀의 HRS I-V 곡선(70)의 부분은 비교적 느리게-변화하는 전류 대 전압에 의해 특성화된 HRS 서브임계 영역(72)을 포함한다. HRS 서브임계 영역(72)은 HRS 임계 “노즈(nose)” 영역(74)으로 이어진다. “노즈”의 피크에서, HRS I-V 곡선(70)은 HRS I-V 곡선의 기울기의 빠른 역전을 겪는다. HRS 임계 영역(74)은 메모리 셀에 걸친 바이어스에서의 빠른 감소에 의해 특성화된 HRS 스냅 백 영역(76)으로 이어지며, HRS I-V 곡선(70)의 기울기는 음의 값을 가진다(즉, 차분 저항(differential)은 음이다). HRS 스냅 백 영역(76)은 약 VH의 전압에서 HRS 유지 영역(78)으로 이어진다. HRS 유지 영역(78)은 약 VC RESET의 전압에서 HRS 셀 액세스 영역(80)으로 이어진다. HRS 유지 영역(78) 및 HRS 셀 액세스 영역(80) 사이에서, HRS I-V 곡선(70)은 매우 가파른 양의 기울기를 가지며, 이것은 볼트의 일 부분에 걸친 전류에서의 수십 년의 변화를 초과할 수 있다.
LRS I-V 곡선(90)을 참조하면, 약 0 볼트들 및 LRS 상태 임계 전압(VTH SET) 사이에서의 저 전압 바이어싱 조건 하에서, LRS에서의 메모리 셀의 LRS I-V 곡선(90)의 부분은 비교적 느리게-변화하는 전류 대 전압에 의해 특성화된 LRS 서브임계 영역(92)을 포함한다. LRS 서브임계 영역(92)은 LRS 임계 “노즈” 영역(94)으로 이어진다. “노즈”의 피크에서, LRS I-V 곡선(90)은 LRS I-V 곡선의 기울기의 빠른 역전을 겪는다. LRS 임계 영역(94)은 메모리 셀에 걸친 바이어스에서의 빠른 감소에 의해 특성화된 LRS 스냅 백 영역(96)으로 이어지며, LRS I-V 곡선(90)의 기울기는 음의 값을 가진다(즉, 차분 저항은 음이다). LRS 스냅 백 영역(96)은 약 VH의 전압에서 LRS 유지 영역(98)으로 이어진다. LRS 유지 영역(98)은 약 VC SET의 전압에서 LRS 셀 액세스 영역(100)으로 이어진다. LRS 유지 영역(98) 및 LRS 셀 액세스 영역(100) 사이에서, LRS I-V 곡선(90)은 매우 가파른 양의 기울기를 가지며, 이것은 볼트의 일 부분에 걸친 전류에서의 수십 년의 변화를 초과할 수 있다.
도 3에서, HRS 및 LRS 유지 영역들(78 및 98)은 유지 전압(VH) 및 유지 전류(IH)에 의해 특성화된 HRS 및 LRS I-V 곡선들(70 및 90)의 영역들이다. 몇몇 실시예들에서, 상 변화 메모리 셀은, 상 변화 메모리 셀에 걸쳐 흐르는 전류가 실질적으로 IH 아래로 떨어지지 않는 한, 포스트 스냅-백 고 도전성 상태(예로서, IH 약 100 nA 이상)에 남아있다. 또한, 몇몇 실시예들에서, HRS 및 LRS 셀 액세스 영역들(80 및 100)은 실질적으로 유사한 I-V 특성들을 가질 수 있어서, 각각이 유사한 가파른 양의 기울기들을 갖도록 한다.
몇몇 실시예들에서, 상 변화 메모리 셀이 임계 전압(VTH)에서 임계화함으로써 “캡처되며(captured)” 그 다음에 전압 및/또는 전류가 VH및/또는 IH 아래로 떨어지도록 허용함으로써 “해제된다면(released)”, 상 변화 메모리 셀은 비-전도 상태로 리턴한다. 그러나, 상 변화 메모리 셀의 VTH는 즉시 그것의 초기 값으로 리턴하지 않는다. 대신에, VTH는 시간에 걸쳐, 예를 들면, 시간에 걸쳐 대수적으로 그것의 초기 값으로 리턴한다. 상 변화 메모리의 이러한 양상은 도 6 내지 도 8과 관련되어 논의될 바와 같이, “캡처하고 해제함으로써(capturing and releasing)” 그 다음에 다수의 셀들을 병렬로 액세스하는데 이점을 제공할 수 있다.
또한, 도 3에서, 일 실시예에 따르면, HRS I-V 곡선(70)의 HRS 셀 액세스 영역(80)은 상 변화 메모리 셀을 통해 흐르는 전류가 상 변화 메모리 셀의 저장 노드에서 비정질-대-결정성 세트 전이를 유도하기에 충분한 조건을 나타낼 수 있다. 다른 한편으로, LRS I-V 곡선(90)의 LRS 셀 액세스 영역(100)은 상 변화 메모리 셀을 통해 흐르는 전류가 상 변화 메모리 셀의 저장 노드에서 결정성-대-비정질 리셋 전이를 유도하기에 충분한 조건을 나타낼 수 있다. 도 3에 묘사되지 않았지만, 상 변화 메모리 셀을 통해 흐르는 전류의 양 외에, 세트 및 리셋 전이들은 원하는 HRS 또는 LRS 상태들을 달성하기 위해 특성 전이 레이트로 실행될 수 있다. 예를 들면, HRS 상태를 달성하기 위해, 높은 전류에서 낮은 전류로의 비교적 뚜렷한 전이가 이용될 수 있는 반면 LRS 상태를 달성하기 위해, 높은 전류에서 낮은 전류로의 비교적 느린 전이가 구현될 수 있다. 개시의 명료함을 위해, 그러나, 전이 레이트들은 후속 설명들에서 예시되지 않는다. 또한, VH및 VC SET 사이 및 IH및 IC 사이에서의 LRS I-V 곡선(90)의 부분은 상 변화 메모리 셀을 통해 흐르는 전류가 판독 신호를 검출하기에 충분하지만 상 변화 메모리 셀의 저장 노드에서 리셋 전이를 유도하기에 불충분한 조건을 나타낼 수 있다.
메모리 셀의 세트 액세스, 리셋 액세스, 및 판독 액세스 동작들의 각각에서, y 축은 로그 스케일에 있지 않기 때문에, 셀이 임계화되고 적어도 IH보다 큰 전류가 셀에 걸쳐 흐른다면, 임계화된 셀에 걸쳐 흐르는 전류 및 임계화되지 않은 셀에 걸쳐 흐르는 전류의 비는 10의 몇 승배들(orders of magnitude)(예로서, 3승배 이상)을 초과할 수 있으며 이하에서 이용된 기술들은 이 조건을 이용할 수 있다는 것이 이해될 것이다. 이러한 높은 전류 비는 후속 액세스 동작들에서 보다 낮은 전체 전류를 제공할 수 있으며, 이것은 도 6 내지 도 8과 관련되어 논의될 바와 같이, “캡처하며 유지함으로써” 그 다음에 다수의 셀들을 병렬로 액세스하는데 이용될 수 있다.
도 4는 일 실시예에 따라, 메모리 셀이 액세스될 때 크로스-포인트 어레이의 컬럼들 및 로우들의 전압-시간 곡선들을 개략적으로 묘사한 그래프(110)를 예시한다. 예시된 실시예는 임계화 이벤트 및 비정질-대-결정성 전이 이벤트를 포함한 세트 액세스를 나타낸다. 그러나, 여기에서의 개시를 고려할 때, 설명된 개념들은 일반적으로 판독 액세스 동작들뿐만 아니라 리셋 액세스 동작들에 적용 가능하다는 것이 이해될 것이다. y-축은 컬럼들 또는 로우들의 전압을 표현하며, x-축은 시간을 표현한다.
도 4에서, 크로스-포인트 메모리 어레이의 다양한 셀 구성들이 크로스-포인트 어레이(112)에서 묘사된다. 명료함을 위해, 단지 3개의 로우들 및 컬럼들만이 크로스-포인트 어레이(112)에서 묘사되며, 여기에서 타겟 T 셀은 원으로서 표현되고, A 셀들(즉, 선택된 컬럼을 따르는 금지된 셀들)은 정사각형들로서 표현되고, B 셀들(즉, 선택된 로우를 따르는 금지된 셀들)은 삼각형들로서 표현되며, C 셀들(즉, 금지된 로우들 및 금지된 컬럼들 사이에서의 모든 남아있는 금지된 셀들)은 X들로서 표현된다.
도 4에 예시된 실시예에서, 모든 컬럼들은 처음에(선택 이전에) 컬럼 금지 전압 레벨(VCOL INH)(130)로 프리-차징되며 모든 로우들은 메모리 셀을 임계화하기 전에 로우 금지 전압 레벨(VROW INH)(120)로 프리-차징된다. 이 조건 하에서, 모든 셀들은 C 셀 바이어스(138)에 의해 표현된 사전-선택된 바이어스를 가지며, 이것은 (VCOL INH - VROW INH)의 크기를 가질 수 있다. 몇몇 실시예들에서, 컬럼 금지 전압 레벨(VCOL INH)(130) 및 로우 금지 전압 레벨(VROW INH)(120)은 실질적으로 동일할 수 있으며, 따라서 (VCOL INH - VROW INH)의 크기는 실질적으로 0임이 이해될 것이다.
그 다음에, 시간(t=t0)에서, 선택된 컬럼 및 선택된 로우의 전압 레벨들은 각각 선택된 컬럼 및 선택된 로우 전압-시간(V-T) 곡선들(122 및 132)로 표현된, 각각 전압 레벨들(VCOL SEL및 VROW SEL)로 크기가 증가된다. 일단 선택된 로우 및 선택된 컬럼이 각각 임계 전압 레벨들(VCOL TH및 VROW TH)에 도달한다면, 타겟 셀(T)에 걸친 바이어스는 임계 T 셀 바이어스(146)에 의해 표현될 수 있으며, 이것은 (VCOL TH - VROW TH)의 크기를 가질 수 있다. 또한, A, B, 및 C 셀들에 걸친 바이어스들은 각각 절대 값으로 크기(VCOL TH - VROW INH)를 가질 수 있는 사전-임계 A 셀 바이어스(142), 절대 값으로 크기(VROW TH - VCOL INH)를 가질 수 있는 사전-임계 B 셀 바이어스(134), 및 절대 값으로 크기(VCOL INH - VROW INH)를 가질 수 있는, 사전-임계 C 셀 바이어스(138)에 의해 표현될 수 있다.
T 셀이 특정한 시간 지속 기간 동안 임계 T 셀 바이어스(146)의 대상이 될 때, T 셀은 선택된 로우 V-T 곡선(132)의 전압이 크기에서 빠르게 증가하게 할 수 있으며, VROW INH를 넘을 수 있는, T 셀에 걸친 바이어스에서의 갑작스러운 강하에 의해 표시된 t=tTH에서의 임계화 이벤트를 겪는다. t=tTH에서의 임계화 이벤트는 또한 선택된 컬럼 V-T 곡선(122)의 전압이 크기에서 빠르게 감소하게 할 수 있다. 예시된 대로, 선택된 로우 V-T 곡선(132)의 전압 증가의 크기는 선택된 컬럼 V-T 곡선(122)의 전압 감소의 크기보다 더 클 수 있다. 다른 실시예들에서, 선택된 로우의 전압 증가의 크기는 선택된 컬럼의 전압 감소의 크기보다 더 작을 수 있다.
상기 논의된 바와 같이, 일단 임계화 이벤트가 t=tTH에서 발생한다면, 메모리 셀을 통한 전류 흐름은 비정질-대-결정성 전이를 위해 충분한 전류를 제공하기 위해 빠르게 증가할 수 있다. 몇몇 실시예들에서, t=tDESELECT및 t=tTH 사이에서의 시간 기간은 비정질-대-결정성 상 전이를 겪은 메모리 셀의 임계화 이벤트를 따르는 비정질-대-결정성 전이 이벤트에 대응하는 시간 지속 기간을 표현할 수 있다. 비정질-대-결정성 전이 이벤트 동안, T 셀에 걸친 바이어스는 사후-임계 T 셀 바이어스(156)로 감소된다. 또한, 비정질-대-결정성 전이 이벤트 동안, A, B, 및 C 셀들에 걸친 바이어스들은 각각 사후-임계 A 셀 바이어스(152), 사후-임계 B 셀 바이어스(144), 및 사후-임계 C 셀 바이어스(148)(138로부터 변경되지 않은)에 의해 표현될 수 있다. 예시된 실시예에서, 사후-임계 T 셀 바이어스(156)는 사후-임계 A 셀 바이어스(152), 사후-임계 B 셀 바이어스(144), 및 사후-임계 C 셀 바이어스(148)보다 상당히 더 낮을 수 있다.
몇몇 실시예들에서, t=tDESELECT은 비정질-대-결정성 전이의 완료를 표현할 수 있으며, 그 포인트에서 모든 컬럼들은 VCOL INH로 리턴되며 모든 로우들은 VROW INH로 리턴된다. 이러한 포인트에서, 타겟 셀 T을 포함한, 모든 셀들에 걸친 바이어스들은 C-셀 바이어스(138)로 리턴한다.
메모리 어레이가 다수의 메모리 셀들을 갖기 때문에, 메모리 어레이는 세트 및 리셋 임계 전압들(VTH SET및 VTH RESET)의 분포를 가질 수 있다. 도 5는 임계 전압 분포들 플롯(180)의 개략적 표현이다. 임계 분포들 플롯(180)의 x-축은 메모리 어레이 내에서 메모리 셀들의 임계 전압들을 나타내며 임계 분포들(180)의 y-축은 임계 전압들을 가진 셀들의 수를 나타낸다.
임계 분포들 플롯(180)은 리셋 상태에서의 크로스-포인트 메모리 어레이에서 메모리 셀들의 VTH RESET의 분포를 표현한 리셋 VTH 분포 곡선(188)을 포함한다. 리셋 VTH 분포 곡선(188)은 리셋 분포 내에서 메모리 셀들의 +/- nσ에 의해 정의된 범위일 수 있는, 리셋 VTH 범위(190)를 가지며, 여기에서 σ은 리셋 VTH 분포의 표준 편차이다. 메모리 어레이의 허용 오차에 의존하여, n은 예를 들면 3 및 5 사이에 있는 값, 예를 들면 4를 가질 수 있다. 임계 분포 플롯(180)은 또한 메모리 어레이에서의 메모리 셀들의VTH SET의 분포가 세트 상태들에 있음을 표현한 세트 VTH 분포 곡선(184)을 포함한다. 세트 VTH(184) 분포 곡선은 세트 분포 내에서 메모리 셀들의 +/- nσ에 의해 정의된 범위일 수 있는, 세트 VTH 범위(186)를 가지며, 여기에서 σ은 세트 VTH의 표준 편차이다. 크로스-포인트 메모리 어레이의 허용 오차에 의존하여, n은 예를 들면, 3 및 5 사이에서의 값, 예를 들면 4를 가질 수 있다.
몇몇 실시예들에서, 세트 VTH 범위(186) 및 리셋 VTH 범위(190)는 시간에서, 예를 들면, 각각의 분포들로 프로그램된 직후, VTH 범위들의 스냅샷을 표현할 수 있다. 세트 및 리셋 상태들 양쪽 모두에서의 셀들의 VTH는 몇몇 상황들 하에서, 리셋 또는 세트 후, 메모리 셀들의 VTH가 값에서 증가할 수 있기 때문에 시간에 걸쳐 변할 수 있거나, 또는 시간에 걸쳐 “드리프트(drift)”할 수 있다. 다른 상황들 하에서, 셀들의 VTH가 또한 시간에 걸쳐 감소할 수 있다. 시간에 걸친 VTH에서의 이러한 변화들을 고려하기 위해, 몇몇 실시예들에서, 규격 VTH 범위(198)는 세트 VTH 분포 곡선(184) 내에서의 셀이 갖도록 허용되는 최저 VTH 값(세트의 하한 또는 VTH , LLS) 및 리셋 VTH 분포 곡선(190) 내에서의 셀이 갖도록 허용되는 최고 VTH 값(리셋 VTH의 상한, 또는 VTH , ULR)에 의해 정의될 수 있다. 몇몇 실시예들에서, VTH , LLS 및 VTH , ULR에 의해 한계가 이루어진 VTH 값 범위는 세트 VTH 범위(186) 내에서의 최저 세트 VTH 값 및 리셋 VTH 범위(190) 내에서의 최고 리셋 VTH 값보다 더 넓을 수 있다.
액세스 동작 동안, 주어진 시간 순간에, 메모리 셀은 규격 범위(198) 내에서의 VTH 값들 중 하나를 가질 수 있다. 몇몇 실시예들에서, A 셀들, B 셀들, 및 C 셀들을 포함한 금지된 셀들은 그것의 최고 값이 VTH , LLS를 초과하지 않는, 금지 바이어스 범위(194)에 의해 표현된 금지 바이어스들을 수신하도록 구성될 수 있다. 이러한 방식으로, 금지된 셀들은 의도하지 않게 스위칭되지 않는다.
도 3과 관련되어 상기 논의된 바와 같이, 메모리 셀이 세트 VTH 또는 리셋 VTH을 초과한 바이어스를 인가함으로써 “캡처”된 후, 타겟 셀에 걸친 바이어스는 전압 값(VH)을 “유지”하기 위해 감소하며, 그 전압에서 약 IH의 전류 값이 메모리 셀을 통과한다. 메모리 셀에 걸친 바이어스 및/또는 그것을 통한 전류가 약 VH 및/또는IH 아래로 떨어지도록 허용함으로써 타겟 셀을 “해제”할 때, 메모리 셀의 VTH은 특성적 시간 기간에 걸쳐 “스냅 백(snap back)” 이전에 메모리 셀이 가진 VTH값을 “복구시킨다(recover)”. 즉, 영구적 상 전이는 VTH의 복구 동안 발생하지 않는다. 몇몇 실시예들에서, VTH는 시간에 걸쳐 대수적으로 복구시킬 수 있다. 예를 들면, 메모리 셀은 약 10 나노초들 및 약 50 나노초들 사이에서 지속될 수 있는 복구 시간 기간 내에서 그것의 사전-스냅 백 VTH의 50%를 복구시킬 수 있다. 복구 기간 동안, 메모리 셀의 VTH는 사전-스냅 백 VTH 값 및 VH 사이에서의 값을 가질 수 있다. 여기에서 “캡처 및 해제 방법”으로서 불리울 수 있는, 일 실시예에서, “해제된” 메모리 셀의 일시적으로 낮아진 VTH는 메모리 셀들을 병렬로 액세스하기 위해 이용될 수 있다(세트, 리셋, 또는 판독). 여기에서 “캡처 및 유지 방법”으로서 불리울 수 있는 또 다른 실시예에서, “유지된” 메모리 셀의 일시적으로 낮아진 사후-임계(post-threshold) 타겟 셀 바이어스는 메모리 셀들을 병렬로 액세스하기 위해 이용될 수 있다(세트, 리셋, 또는 판독). 도 5를 참조하면, 이들 실시예들에서, 액세스 바이어스가 VTH,LLS보다 작을 때, 임계화된 메모리 셀들은 금지된 메모리 셀들을 의도하지 않게 임계화하지 않고 병렬로 액세스될 수 있다. 다음으로, 도 6 내지 도 8을 참조하면, 크로스-포인트 어레이 내에서의 메모리 셀들을 액세스하는 실시예들이 개시된다.
도 6은 일 양상에 따라 크로스-포인트 메모리 어레이에서의 메모리 셀들을 병렬로 액세스하는 방법을 예시한 블록도(200)이다. 방법은 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 제 1 임계 바이어스를 인가함으로써 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 배치된 제 1 타겟 메모리 셀을 임계화하는 단계(210)를 포함한다. 예를 들면, 제 1 바이어스는 제 1 타겟 메모리 셀의 임계 타겟 셀 바이어스일 수 있다. 방법은 부가적으로 제 2 선택된 컬럼 및 제 2 선택된 로우 사이에 제 2 임계 바이어스를 인가함으로써 제 1 선택된 컬럼과 상이한 제 2 선택된 컬럼 및 제 1 선택된 로우와 상이한 제 2 선택된 로우 사이에 배치된 제 2 타겟 메모리 셀을 임계화하는 단계(220)를 포함한다. 예를 들면, 제 2 바이어스는 제 2 타겟 메모리 셀의 임계 타겟 셀 바이어스일 수 있으며, 이것은 제 1 타겟 메모리 셀의 임계 타겟 셀 바이어스와 실질적으로 유사할 수 있다. 방법은 부가적으로 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 제 1 액세스 바이어스를 인가하며 제 2 선택된 컬럼 및 제 2 선택된 로우 사이에 제 2 액세스 바이어스를 인가함으로써 제 1 및 제 2 타겟 메모리 셀들을 병렬로 액세스하는 단계(230)를 포함한다. 예를 들면, 제 1 및 제 2 액세스 바이어스들은 사후-임계 세트 액세스 바이어스, 사후-임계 리셋 액세스 바이어스, 또는 사후-임계 판독 액세스 바이어스일 수 있다. 사후-임계 액세스 바이어스들은 도 3과 관련되어 설명된 바와 같이 타겟 셀들이 임계화된 조건(또한 “유지(hold)” 조건으로서 불리우는; 도 8a 내지 도 8e와 관련되어 이하의 “캡처 및 유지(capture and hold)” 방법 논의를 참조하자)에 있는 동안, 또는 유지 조건으로부터 제 1 및 제 2 타겟 메모리 셀들을 해제한 후 감소된 VTH 조건 하에서, 예로서 임계화 후 또는 리프레시 동작 후 복구 기간 내에(도 7a 내지 도 7e와 관련되어 이하의 “캡처 및 해제” 방법 논의 참조) 제 1 및 제 2 타겟 메모리 셀들에 인가될 수 있으며 그러므로 사후-임계 액세스 바이어스들의 크기들은 제 1 및 제 2 임계 바이어스들보다 상당히 더 낮다.
또 다른 양상에서, 메모리 디바이스 또는 메모리 어레이를 포함한 시스템은 일 실시예에 따른 크로스-포인트 메모리 어레이에서 메모리 셀들을 병렬로 액세스하도록 구성된 메모리 제어기를 포함한다. 메모리 제어기는 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 제 1 임계 바이어스를 인가함으로써 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 배치된 제 1 타겟 메모리 셀을 임계화하도록 구성된다. 예를 들면, 제 1 임계 바이어스는 제 1 타겟 메모리 셀의 임계 타겟 셀 바이어스일 수 있다. 메모리 제어기는 부가적으로 제 2 선택된 컬럼 및 제 2 선택된 로우 사이에 제 2 임계 바이어스를 인가함으로써 제 1 선택된 컬럼과 상이한 제 2 선택된 컬럼 및 제 1 선택된 로우와 상이한 제 2 선택된 로우 사이에 배치된 제 2 타겟 메모리 셀을 임계화하도록 구성된다. 예를 들면, 제 2 임계 바이어스는 제 2 타겟 메모리 셀의 임계 타겟 셀 바이어스일 수 있으며, 이것은 제 1 타겟 메모리 셀의 임계 타겟 셀 바이어스와 상당히 유사할 수 있다. 메모리 제어기는 부가적으로 제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 제 1 액세스 바이어스를 인가하며 제 2 선택된 컬럼 및 제 2 선택된 로우 사이에 제 2 액세스 바이어스를 인가함으로써 제 1 및 제 2 메모리 셀들을 병렬로 액세스하도록 구성된다. 예를 들면, 제 1 및 제 2 액세스 바이어스들은 사후-임계 세트 액세스 바이어스, 사후-임계 리셋 액세스 바이어스, 또는 사후-임계 판독 액세스 바이어스일 수 있다. 사후-임계 액세스 바이어스들은 도 3과 관련되어 설명된 바와 같이, 타겟 셀들이 임계화된 조건(또한 “유지” 조건으로서 불리우는; 도 8a 내지 도 8e와 관련되어 이하의 “캡처 및 유지” 논의 참조)에 있는 동안, 또는 유지 조건으로부터 제 1 및 제 2 타겟 메모리 셀들을 해제한 후 감소된 VTH 조건 하에서, 예로서 임계화 후 또는 리프레시 동작 후 복구 기간 내에(도 7a 내지 도 7e와 관련되어 이하의 “캡처 및 해제” 논의 참조) 제 1 및 제 2 메모리 셀들에 인가될 수 있으며, 그러므로 사후-임계 액세스 바이어스들의 크기들은 제 1 및 제 2 임계 바이어스들보다 상당히 더 낮다. 일 실시예에서, 액세스 바이어스들은 크기가 제 1 및 제 2 임계 바이어스들의 대략 1/2보다 작다. 또 다른 실시예에서, 액세스 바이어스들은 크기가 제 1 및 제 2 임계 바이어스들의 대략 1/3보다 작다. 그러나, 액세스 바이어스의 특정한 값은 후속 동작을 위해 이미 이용 가능하거나 또는 바람직할 수 있는 편리한 레벨인 것으로 선택될 수 있다는 것이 이해될 것이다.
몇몇 실시예들에서, “캡처 및 유지” 및 “캡처 및 해제” 방법들 양쪽 모두에서, 혼합된 액세스 동작들이 가능하다. 예를 들면, 제 1 액세스 바이어스는 사후-임계 세트 액세스 바이어스, 사후-임계 리셋 액세스 바이어스, 및 사후-임계 판독 액세스 바이어스 중 하나일 수 있는 반면, 제 2 액세스 바이어스는 사후-임계 세트 액세스 바이어스, 사후-임계 리셋 액세스 바이어스, 및 사후-임계 판독 액세스 바이어스 중 상이한 것일 수 있다.
도 7a 내지 도 7e는 타겟 메모리 셀들을 병렬로 액세스하는 것(예로서, 세트 액세스)에 앞서, 타겟 메모리 셀들을 개별적으로 임계화하며 “해제”함으로써 적절한 수의 타겟 메모리 셀들을 “캡처”하는 것을 포함한, 일 실시예에 따른 크로스-포인트 메모리 어레이에서 메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법을 나타낸다. 도 7a는 메모리 세들이 액세스된 바와 같이 크로스-포인트 어레이의 컬럼들 및 로우들의 전압-시간 곡선들을 개략적으로 묘사한 그래프(200)를 개략적으로 예시한다. 예시된 실시예는 세트 액세스 동작을 나타낸다. 그러나, 여기에서의 개시를 고려할 때, 설명된 개념들은 일반적으로 리셋 액세스 동작 및 판독 액세스 동작에 적용 가능하다는 것이 이해될 것이다. 그래프(200)의 y-축 및 x-축은 각각, 컬럼들 또는 로우들의 전압 및 액세스 동작 동안 대응하는 시간을 나타낸다. 도 7b 내지 도 7e는 메모리 셀들이 액세스될 때 크로스-포인트 메모리 어레이에서의 다양한 셀 구성들을 개략적으로 예시한다. 명료함을 위해, 단지 4개의 로우들(266a-d, 위에서 아래로) 및 4개의 컬럼들(262a-d, 좌측에서 우측으로)은 크로스-포인트 어레이에서 묘사되며, 여기에서 타겟 셀들(T)은 원들로서 표현되고, A 셀들(즉, 선택된 컬럼을 따르는 금지된 셀들)은 정사각형들로서 표현되고, B 셀들(즉, 선택된 로우를 따르는 금지된 셀들)은 삼각형들로서 표현되며, C 셀들(즉, 비-선택되고 금지된 로우들 및 비-선택되고 금지된 컬럼들에 걸친 모든 남아있는 금지된 셀들)은 X들로서 표현된다.
도 7b를 참조하면, 메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법은 제 1 선택된 컬럼(262b) 및 제 1 선택된 로우(266c) 사이에 제 1 임계 타겟 셀 바이어스를 인가함으로써 제 1 타겟 메모리(T1) 셀(270a)을 임계화하는 것을 포함한다. 제 1 바이어스는 예시된 실시예에서 VTH SET 바이어스이다. 도 7a를 참조하면, 제 1 타겟 메모리 셀을 임계화하는 것은 처음에 모든 컬럼들을 컬럼 금지 전압 레벨(VCOL INH)(130)로 및 모든 로우들을 로우 금지 전압 레벨(VROW INH)(120)로 프리-차징하는 것을 포함한다. 즉, 처음에, 모든 셀들은 C 셀 바이어스를 가지며, 이것은 (VCOL INH - VROW INH)의 크기를 가질 수 있다.
일 실시예에서, VCOL INH 및 VROW INHIBIT은 각각 VTH SET의 약 1/4 및 3/4 사이에서의 값, 예를 들면, 약 VTH SET/2을 가질 수 있다. 일 실시예에서, C 셀 바이어스는 약 0 및 VTH SET의 10% 사이에 있을 수 있다.
T1 셀(270a)의 임계화는 부가적으로, 초기 시간(t=t0)에서, 제 1 선택된 컬럼(262b)의 전압 레벨을 VCOL TH로 증가시키는 것 및 제 1 선택된 로우(266c)의 전압 레벨을 VROW TH로 증가시키는 것(크기의 절대 값에서)을 포함한다. 도 7a를 참조하면, 제 1 임계화 이벤트까지 전압 레벨을 증가시키는 것은 제 1 선택된 컬럼 전압-시간(V-T) 곡선(216a)의 상승 에지 및 제 1 선택된 로우 전압-시간(V-T) 곡선(220a)의 상승(크기의 절대 값에서) 에지에 의해 표현된다. 제 1 임계화 이벤트는 타겟 셀(270a)이 특정한 시간 지속 기간 동안 임계 타겟(T) 셀 바이어스(146) 하에 위치되었을 때 t=tTH1에서 발생할 수 있다. 일 실시예에서, T 셀 바이어스(146)는 VCOL TH + VROW TH)의 크기를 가질 수 있다. 일 실시예에서, t=tTH1은 제 1 선택된 컬럼 전압-시간(V-T) 곡선(216a) 및 제 1 선택된 로우 전압-시간(V-T) 곡선(220a)이 그것들의 피크들에 도달할 때 발생할 수 있다.
도 7b를 참조하면, T1 셀(270a)을 임계화하는 것은 부가적으로 제 1 선택된 컬럼(262b) 및 금지된 로우들(266a, 266b, 및 266d) 사이에 사전-임계 A 셀 바이어스(142)(도 4에서 A 셀 바이어스(142)와 유사한)를 인가함으로써 선택된 컬럼(262b) 및 금지된 로우들(266a, 266b, 및 266d) 사이에서 복수의 제 1 금지된 메모리(A) 셀들을 금지하는 것을 포함한다. 부가적으로, T1 셀(270a)을 임계화하는 것은 제 1 선택된 로우(266c) 및 금지된 컬럼들(262a, 262c, 및 262d) 사이에 사전-임계 B 셀 바이어스(134)(도 4에서 B 셀 바이어스(134)와 유사한)를 인가함으로써 선택된 로우(266c) 및 금지된 컬럼들(262a, 262c, 및 262d) 사이에서 복수의 제 2 금지된 메모리 (B) 셀들을 금지하는 것을 포함한다. 도 4와 유사하게, A 셀들에 걸쳐 사전-임계 A 셀 바이어스(142)를 제공하기 위해 및 B 셀들에 걸쳐 사전-임계 B 셀 바이어스(134)를 유지하기 위해, 금지된 컬럼들(262a, 262c, 및 262d)의 전압 레벨들 및 금지된 로우들(266a, 266b, 및 266d)의 전압 레벨들은 각각 VCOL INH 및 VROW INH에서 유지된다. 그 결과, 도 4와 유사하게, T 셀 바이어스(146)는 타겟 셀(270a)에 걸쳐 인가된다.
계속해서 도 7b를 참조하면, T1 셀(270a)을 임계화하는 것은 부가적으로 금지된 컬럼들(262a, 262c, 및 262d) 및 금지된 로우들(266a, 266b, 및 266d) 사이에 사전-임계 C-셀 바이어스(138)(도 4에서 C 셀 바이어스(138)와 유사한)를 인가함으로써 금지된 컬럼들(262a, 262c, 및 262d) 및 금지된 로우들(266a, 266b, 및 266d) 사이에서 복수의 제 3 금지된 메모리 (C) 셀들을 금지하는 것을 포함한다. 도 4와 유사하게, 사전-임계 C 셀 바이어스(138)는 각각 금지된 컬럼들에 및 금지된 로우들에 VCOL INH 및 VROW INH을 제공함으로써 금지된 컬럼들(262a, 262c, 및 262d) 및 금지된 로우들(266a, 266b, 및 266d)을 따라 복수의 제 3 금지된 C 메모리 셀들에 걸쳐 제공될 수 있다.
제 1 금지 바이어스(사전-임계 A 셀 바이어스(142)) 및 제 2 금지 바이어스(사전-임계 B 셀 바이어스(134))의 크기들을 조정하는 것은 크로스-포인트 어레이의 전체 누설 전류, 및 그러므로 전력 소비를 최소화하는데 중요할 수 있다. 몇몇 실시예들에서, 제 1 금지 바이어스의 크기는, 전압 레벨들(VCOL INH 및 VROW INH)이 유사한 값들을 가질 때의 경우일 수 있는 것과 같이, 제 2 금지 바이어스와 크기가 실질적으로 유사하다. 이들 실시예들에서, 그것의 크기가 (VCOL INH - VROW INH)으로 표현될 수 있는, 제 3 금지 바이어스(사전-임계 C 셀 바이어스(138))는 비교적 낮을 수 있으며, 예를 들면, 약 0 및 VTH RESET의 10% 사이에 있을 수 있다. 다른 실시예들이 가능하며, 여기에서 제 1 금지 바이어스(사전-임계 A 셀 바이어스(142))의 크기는 제 2 금지 바이어스(사전-임계 B 셀 바이어스(134))에 비교하여 크기가 상당히 상이하다. 이들 실시예들에서, 제 3 금지 바이어스(사전-임계 C 셀 바이어스(138))는 VTH RESET의 약 10% 및 30% 사이에 있을 수 있다.
일단 제 1 임계화 이벤트가 상기 설명된 바와 같이 t=tTH1에서 발생하였다면, 메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법은 제 1 선택된 컬럼 및 제 1 선택된 로우 V-T 곡선들(216a 및 220a)의 하강(크기의 절대 값에서) 에지들에 의해 도 7a에 예시된 바와 같이, 선택된 컬럼(262b) 및 선택된 로우(266c)를 각각 VCOL INH 및 VROW INH,로 리턴하는 것을 추가로 포함한다. 이러한 프로세스에 의해, 모든 셀들이 C 셀 바이어스(138)를 갖는 것으로 리턴한다. 이 상태는 도 7c에 리턴된다. 예시된 실시예에서, T1 셀에 걸친 바이어스는 VH아래로 떨어질 수 있으며, 그에 의해 T1 셀의 임계화된 상태를 “해제”(즉, 종료)할 수 있다. 상기 논의된 바와 같이, 이 상태에서 T1 셀은 임계화되기 전에 그것의 초기 VTH보다 낮은 VTH를 가진다.
이제 도 7d를 참조하면, 예시된 구현에 따라, 메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법은 제 2 선택된 컬럼(262c) 및 제 2 선택된 로우(266b) 사이에 제 2 임계 타겟 셀 바이어스를 인가함으로써 제 2 타겟 메모리(T2) 셀(270b)을 임계화하는 것을 포함한다. T2 셀(270b)을 임계화하는데 포함된 동작들은 T1 셀(270a)을 임계화하기 위해 상기 설명된 동작들과 유사하며, 도 7a에서 제 2 선택된 컬럼 전압-시간(V-T) 곡선(216b) 및 제 2 선택된 로우 전압-시간(V-T) 곡선(220b)을 참조하여 설명될 수 예시된다. T2 셀(270b)은 T1 셀(270a)이 임계화하기 위해 선택되었던 시간에서 제 3 금지 메모리(C) 셀들 중 하나로부터 선택된다(즉, 이전 금지된 컬럼들(262a, 262c, 및 262d) 중 하나, 및 이전 금지된 로우들(266a, 266b, 및 266d) 중 하나 사이에 배치된 메모리 셀). 시간(t=tTH2)에서, 제 2 선택된 컬럼(262c)의 전압 레벨들은 VCOL SEL로 증가되며 제 2 선택된 로우(266b)의 전압 레벨은 VROW SEL로 증가된다(크기의 절대 값에서). T1 셀(270a)을 임계화하는 것과 유사하게, T2 셀(270b)을 임계화하는 것은 T2(270b)가 특정한 시간 지속 기간 동안 T 셀 바이어스(146) 하에 위치된 후 t=tTH2에서 발생할 수 있다.
또한, T1 셀(270a)을 임계화하는 것과 유사하게, T2 셀(270b)을 임계화하는 것은 제 2 선택된 컬럼(262c) 및 복수의 금지된 로우들(266a, 266c, 및 266d) 사이에 사전-임계 A 셀 바이어스(142)를 인가함으로써 제 2 선택된 컬럼(262c) 및 금지된 로우들(266a, 266c, 및 266d) 사이에서 복수의 제 1 금지 메모리 (A) 셀들을 금지하는 것을 포함한다. 부가적으로, T2 셀(270b)을 임계화하는 것은 제 2 선택된 로우(266b) 및 복수의 금지된 컬럼들(262a, 262b, 및 262d) 사이에 사전-임계 B 셀 바이어스(134)를 인가함으로써 제 2 선택된 로우(266b) 및 금지된 컬럼들(262a, 262b, 및 262d) 사이에서 복수의 제 2 금지 메모리 (B) 셀들을 금지하는 것을 포함한다. 부가적으로, T2 셀을 임계화하는 것은 금지된 컬럼들(262a, 262b, 및 262d) 및 금지된 로우들(266a, 266c, 및 266d) 사이에 사전-임계 C 셀 바이어스(138)를 인가함으로써 금지된 컬럼들(262a, 262b, 및 262d) 및 금지된 로우들(266a, 266c, 및 266d) 사이에서 복수의 제 3 금지된 메모리 (C) 셀들을 금지하는 것을 포함한다.
상기 설명된 바와 같이 t=tTH2에서 T2 셀(270b)을 임계화한 후, 메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법은 제 2 선택된 컬럼 전압-시간(V-T) 곡선(216b)의 하강 에지에 의해 도 7a에 예시된 바와 같이 제 2 선택된 컬럼(262c)을 컬럼 금지 전압 레벨(VCOL INH)로 리턴시키는 것, 및 선택된 로우 전압-시간(V-T) 곡선(220b)의 하강(크기의 절대 값에서) 에지에 의해 도 7a에 예시된 바와 같이 선택된 로우(266b)를 로우 금지 전압 레벨(VROW INH)로 리턴시키는 것을 추가로 포함한다. 이 포인트에서, 모든 셀들은 도 7c에서 크로스-포인트 어레이(240)에 예시된 바와 같이 C 셀 바이어스를 갖는 것으로 리턴된다. T2 셀(270b)은 T2 셀(270b)에 걸친 바이어스가 VH 아래로 떨어지도록 허용함으로써 T2 셀(270b)의 임계화된 상태를 종료함으로써 “해제”된다. “해제” 시, 상기 논의된 바와 같이, T2 셀(270b)은 임계화되기 전에 그것의 초기 VTH보다 낮은 VTH를 가진다.
몇몇 실시예들에서, 메모리 셀들을 병렬로 액세스하는 방법은 부가적인 타겟 메모리 셀들을 임계화하고 “해제”함으로써 적절한 수의 부가적인 타겟 메모리 셀들을 “캡처”하는 것을 포함할 수 있다. 도 7a를 참조하면, 단지 예로서, 제 3 내지 제 6 선택된 컬럼들 및 제 3 내지 제 6 선택된 로우들 사이에 배치된 제 3 내지 제 6 타겟 메모리 셀들(T3-T6)은 제 3 내지 제 6 바이어스들(T 셀 바이어스(146))의 인가를 통해 임계화함으로써 “캡처”되며 임계화된 상태들을 종료함으로써 “해제”될 수 있다. T3-T6 셀의 부가적인 “캡처 및 해제”는 선택된 컬럼 전압-시간(V-T) 곡선들(216c 내지 216f) 및 선택된 로우 전압-시간(V-T) 곡선들(220c-220f)에 의해 표현된다. 제 3 내지 제 6 임계화 이벤트들은 각각 t=tTH3, t=tTH4, t=tTH5, 및 t=tTH6에서 발생할 수 있다.
일 실시예에서, 메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법은 부가적으로 낮아진 VTH 값들을 유지하기 위해 임계화된 타겟 셀들을 리프레싱하는 것을 포함한다. 상기 논의된 바와 같이, “해제” 시, 임계화된 타겟 셀들은 처음에 임계화되기 전에 그것들의 원래 VTH 값들보다 낮은 VTH 값들을 가지며, VTH 값들은 그것들의 원래 VTH 값들을 점진적으로 “복구시킨다”. 그러므로, 몇몇 실시예들에서, 낮아진 VTH 값들은, 도 7a에서 선택된 전압-시간(V-T) 곡선(224)에 의해 예시된 바와 같이, t=tREF에서 이전 선택된 로우들 상에서의 리프레시 바이어스의 인가에 의해 임계화된 타겟 셀들을 “리프레싱(refreshing)”함으로써 유지될 수 예시된다.
메모리 셀들을 병렬로 액세스하는 “캡처 및 해제” 방법은 부가적으로 복수의 메모리 셀들을 임계화하는 동안 선택된 컬럼들 및 로우들 사이에 액세스 바이어스(160)를 인가함으로써 임계화된 복수의 메모리 셀들을 액세스하는 것을 포함한다. 액세스 동작은 저장 요소의 비정질-대-결정성 전이를 포함한 세트 액세스 동작, 저장 요소의 결정성-대-비정질 전이를 포함한 리셋 액세스 동작, 또는 상 전이를 포함하지 않는 판독 액세스 동작일 수 있다. 단지 예시적인 목적들을 위해, 세트 액세스 동작은 도 7a에서 선택된 로우 전압-시간(V-T) 곡선(228)에 의해 예시된다. 도 7e에서 단지 예로서, 액세스될 복수의 메모리 셀들은T1 셀(270a) 및 T2 셀(270b)을 포함한다. 이들 두 개의 타겟 셀들(270a, 270b)은 액세스 라인들을 공유하지 않으며, 즉 인접한 로우 및 컬럼 라인들 상에 있으며, 따라서 그것들은 서로로부터 “대각선으로(diagonally)” 제거되는 것으로 고려될 수 있다. 2개의 타겟 셀들(270a 및 270b)이 액세스 라인들을 공유하지 않기 때문에, T1 셀(270a)은 T2 셀(270b)이 선택될 때 C 셀 바이어스를 “보며(see)” 그 역 또한 마찬가지이다. 이러한 접근법은 후속 셀들이 액세스될 때 이전 선택된 셀들의 영향을 최소화한다. 이 실시예에서, 액세스하는 것은 적절한 지연 시간 내에서, 예로서 제 1 임계 이벤트의 복구 기간 내에 또는 리프레시 이벤트 후 복구 기간 내에 개시될 수 있으며, 따라서 T1 및 T2 셀들(270a 및 270b)은 이전에 임계화된 것으로 인해 적절히 낮아진 VTH를 계속해서 가진다. 몇몇 실시예들에서, 지연 시간은 약 10 나노초들 및 1 마이크로초 사이에 있을 수 있다. 다른 실시예들에서, 지연 시간은 약 50 나노초들 및 500 나노초들 사이에 있을 수 있다. 또한, 적절히 낮아진 VTH는 예를 들면, A 또는 B 셀 바이어스들보다 작은 VTH 값일 수 있다.
도 7a 및 도 7e에 예시된 바와 같이, 복수의 메모리 셀들(270a 및 270b)을 세트-액세스하는 것은, t=tACCESS에서, 제 1 및 제 2 선택된 로우들(266c 및 266b)의 전압 레벨들을 VROW ACCESS로 증가시키는 것을 포함한다. 도 7a를 참조하면, 전압 레벨들을 증가시키는 것은 선택된 로우들 전압-시간(V-T) 곡선(228)의 상승(크기의 절대 값에서) 에지에 의해 표현된다. 몇몇 실시예들에서, 복수의 메모리 셀들(270a 및 270b)을 세트-액세스하는 것은 부가적으로 제 1 및 제 2 선택된 컬럼들(262b 및 262c)의 전압 레벨들을 VCOL ACCESS(도시되지 않음)로 증가시키는 것을 포함할 수 있다.
몇몇 실시예들에서, 복수의 메모리 셀들(270a 및 270b)을 세트-액세스하는 것은 부가적으로 비-타겟 셀들을 금지하는 것을 포함할 수 있다. 예를 들면, 도 7e에서, t=tACCESS에서, 복수의 제 1 금지 메모리(A’) 셀들, 복수의 제 2 금지 메모리(B’), 및 복수의 제 3 금지 메모리 셀들(C’)은 선택된 컬럼들 및 선택되지 않은 로우들 사이에 적절한 사후-임계 A’ 셀 바이어스를 제공하고; 선택된 로우들 및 선택되지 않은 컬럼들 사이에 적절한 사후-임계 B’ 셀 바이어스를 제공하며; 선택되지 않은 로우들 및 선택되지 않은 컬럼들 사이에 적절한 C’ 셀 바이어스를 제공함으로써 금지될 수 있다. 세트-액세싱할 때 A’, B’, 및 C’ 셀들을 금지하는 것은, 금지된 컬럼들 및 로우들에 인가된 금지 전압들이 타겟 셀들을 임계화한 결과로서 낮아진 VTH 값에 비교하여 비례적으로 더 낮다는 점을 제외하고 A, B, 및 C 셀들을 임계화할 때 A, B, 및 C 셀들을 금지하는 것과 유사하다. 또한, 타겟 셀들에 액세스 바이어스를 제공함으로써 타겟 셀들(270a 및 270b)을 액세스하는 것은 타겟 셀들(270a 및 270b)에 인접한 비-타겟 셀들(T’)에 걸쳐 야기한 동일한 액세스 바이어스를 야기할 수 있다. T’ 셀이 T1 및 T2 셀들에 비교하여 동일한 바이어스를 수신하는 동안, 그러나, T’ 셀들의 의도되지 않은 세트-액세싱은 T’ 셀들이 임계화된 T1 및 T2 셀들에 비교하여 더 높은 VTH를 갖기 때문에 회피될 수 있다. 즉, 셀 액세스 바이어스(160)가 임계 T 셀 바이어스(146)에 비교하여 크기가 상당히 더 작지만, T1 및 T2 셀들은 임계 전압들이 스냅 백 임계화 현상에 뒤이어 감소되었기 때문에 세트-액세스될 수 있다. 다른 한편으로, 동일한 셀 액세스 바이어스(160)는 비-타겟 T’ 셀들을 임계화하기에 충분하지 않다.
도 8a 내지 도 8e는 임계화에 의해 적절한 수의 타겟 메모리 셀들을 “캡처하는 것” 및 그것들이 액세스(예로서, 세트 액세스)될 때까지 타겟 메모리 셀들을 “유지”하는 것을 포함하여, 또 다른 실시예에 따라 크로스-포인트 메모리 어레이에서 메모리 셀들을 병렬로 액세스하는 “캡처 및 유지” 방법을 표현한다. 그래프(300)는 메모리 셀들이 병렬로 액세스될 때 크로스-포인트 어레이의 컬럼들 및 로우들의 전압-시간 곡선들을 개략적으로 묘사한다. 도 7a 내지 도 7e와 유사하게, 예시된 실시예는 세트 액세스 동작을 표현하지만, 여기에서의 개시를 고려할 때, 설명된 개념들은 일반적으로 판독 액세스 동작뿐만 아니라 리셋 액세스 동작에 적용 가능하다는 것이 이해될 것이다. y-축은 컬럼들 또는 로우들의 전압을 표현하며, x-축은 시간을 표현한다.
도 8b 내지 도 8e는 액세스되는 메모리 셀들을 포함한 크로스-포인트메모리 어레이의 다양한 셀 구성들을 개략적으로 예시한다. 명료함을 위해, 단지 4개의 로우들(366a-d, 위에서 아래로) 및 4개의 컬럼들(362a-d, 좌측에서 우측으로)은 크로스-포인트 어레이에서 묘사되고, 여기에서 타겟 셀들(T)은 원들로 표현되고, A 셀들(즉, 선택된 컬럼을 따르는 금지 셀들)은 정사각형들로서 표현되고, B 셀들(즉, 선택된 로우를 따르는 금지 셀들)은 삼각형들로서 표현되며, C 셀들(즉, 비선택된 및 금지된 로우들 및 비-선택된 및 금지된 컬럼들에 걸친 모든 남아있는 금지 셀들)은 X들로서 표현된다.
도 8b를 참조하면, 메모리 셀들을 병렬로 액세스하는 “캡처 및 유지” 방법은 제 1 선택된 컬럼(362b) 및 제 1 선택된 로우(366c) 사이에 제 1 임계 바이어스(146)를 인가함으로써 제 1 타겟 메모리(T1) 셀(370a)을 임계화하는 것을 포함한다. T1 셀(370a)을 임계화하는 V-T 관계는 컬럼 전압-시간(V-T) 곡선(316a) 및 로우 전압-시간(V-T) 곡선(320a)에 의해 도 8a에서 표현된다. T1 셀(370a)을 임계화할 때 수반되는 동작들은 도 7b와 관련되어 T1 셀(270a)을 임계화하는 것과 관련되어 설명된 것과 상당히 포함한다. 유사하게, T1 셀(370a)을 임계화하는 것은 도 7b와 관련되어 유사하게 설명된 바와 같이 복수의 제 1 금지 메모리 셀들(A), 복수의 제 2 금지 메모리 셀들(B), 및 복수의 제 3 금지 메모리 셀들(C)을 금지하는 것을 포함한다. 또한 도 7b와 유사하게, 제 1 임계화 이벤트는 t=tTH1에서 발생한다.
도 7c와 대조적으로, 그러나, 임계화 후, 메모리 셀들을 병렬로 액세스하는 “캡처 및 유지” 방법은, 메모리 셀들을 “해제”하는 것을 포함하지 않으며, 즉 일 실시예에 따라, 도 8a에 예시된 바와 같이 선택된 컬럼(362b) 양쪽 모두를 VCOL INH(130)로 리턴시키는 것 및 선택된 로우(366c)를 VROW INH(120)로 리턴시키는 것을 포함하지 않는다. 대신에, 선택된 로우(366c) 상에서의 전압은 로우 전압-시간(V-T) 곡선(318a)에 의해 표현된 바와 같이 로우 유지 전압 레벨(VROW HOLD)로 감소된다(크기의 절대 값에서). 또한, 선택된 컬럼(362b) 상에서의 전압은 컬럼 금지 전압 레벨(VCOL INH)(130)로 리턴될 수 있다. 대안적으로, 선택된 컬럼(362b) 상에서의 전압은 컬럼 유지 전압 레벨(VCOL HOLD)(도시되지 않음)로 감소될 수 있다. T1 셀(370a)에 걸친 결과적인 바이어스는 사후-임계 타겟 셀 유지 바이어스(164)이다. 도 4와 관련되어 상기 논의된 바와 같이, 사후-임계 타겟 셀 유지 바이어스(164)는 T1 셀(370a)의 임계화된 상태를 유지하기에 충분하다.
도 8d를 참조하면, 칼코게나이드-계 크로스-포인트 메모리 어레이를 병렬-액세스하는 방법은 제 2 선택된 컬럼(362c) 및 제 2 선택된 로우(366b) 사이에 제 2 타겟 셀 임계 바이어스(146)를 인가함으로써 제 2 타겟 메모리 (T2) 셀을 임계화하는 것을 포함한다. T2 셀(370b)의 임계화는 도 8a에서 컬럼 전압-시간(V-T) 곡선(316b) 및로우 전압-시간(V-T) 곡선(320b)에 의해 표현된다. T2 셀(370b)을 임계화하는데 포함된 동작들은 도 7d와 관련되어 T2 셀(270b)을 임계화하기 위해 상기 설명된 동작들과 상당히 유사하다. 도 7d와 유사하게, T2 셀(370b)은 T1 셀(370a)이 임계화하기 위해 선택되었던 시간에서 제 3 금지 메모리(C) 셀들 중 하나(즉, 이전 금지된 컬럼들(362a, 362c, 및 362d) 중 하나 및 이전 금지된 로우들(366a, 366b, 및 366d) 중 하나 사이에 배치된 메모리 셀)로부터 선택된다.
일단 T2 셀(370b)이 상기 설명된 바와 같이 임계화되었다면, 메모리 셀들을 병렬로 액세스하는 “캡처 및 유지” 방법은 로우 전압-시간(V-T) 곡선(318b)에 의해 표현된 바와 같이 제 2 선택된 로우(366b) 상에서의 전압을 로우 유지 전압 레벨 (VROW HOLD)로 감소시키는 것(크기의 절대 값에서)을 포함한다. 또한, 선택된 컬럼(362c) 상에서의 전압은 컬럼 금지 전압 레벨(VCOL INH)(130)로 리턴될 수 있다. 대안적으로, 제 2 선택된 컬럼(362c) 상에서의 전압은 컬럼 유지 전압 레벨(VCOL HOLD)(도시되지 않음)로 감소될 수 있다. T2 셀(370b)에 걸친 결과적인 바이어스는 사후-임계 타겟 셀 유지 바이어스(164)이다. 도 4와 관련되어 상기 논의된 바와 같이, 사후-임계 타겟 셀 유지 바이어스(164)는 T2 셀(370b)의 임계화된 상태를 유지하기에 충분하다.
또한, 몇몇 실시예들에서, 메모리 셀들을 병렬로 액세스하는 “캡처 및 유지” 방법은 적절한 수의 부가적인 타겟 셀들을 임계화하는 것을 포함할 수 있다. 예를 들면, 제 3 내지 제 N 타겟 메모리 셀들(T3-TN)(도시되지 않음)은 임계화에 의해 “캡처”되며 사후-임계 타겟 셀 유지 바이어스(164)를 인가함으로써 “유지”될 수 있다.
”캡처 및 해제” 방법과 유사하게, 메모리 셀들을 병렬로 액세스하는 “캡처 및 유지” 방법은 부가적으로 복수의 메모리 셀들을 임계화하는 동안 선택된 컬럼들 및 로우들 사이에 액세스 바이어스(160)를 인가함으로써 임계화되며 유지된 복수의 메모리 셀들을 액세스하는 것을 포함한다. 액세스 동작은 저장 요소의 비정질-대-결정성 전이를 포함한 세트 액세스 동작, 저장 요소의 결정성-대-비정질 전이를 포함한 리셋 액세스 동작, 또는 상 전이를 포함하지 않는 판독 액세스 동작일 수 있다. 단지 예시적인 목적들을 위해, 세트 액세스 동작은 도 8a에서 선택된 로우 전압-시간(V-T) 곡선(328)에 의해 예시된다. 도 8e에서 단지 예로서, 액세스될 복수의 메모리 셀들은 T1 셀(370a) 및 T2 셀(370b)을 포함한다.
도 8a 및 도 8e에 예시된 바와 같이, 복수의 타겟 메모리 셀들(370a 및 370b)을 세트-액세스하는 것은 t=tACCESS에서, 제 1 및 제 2 선택된 로우들(366c 및 366b)의 전압 레벨들을 VROW ACCESS로 증가시키는 것(크기의 절대 값에서)을 포함한다. 도 8a를 참조하면, 전압 레벨들을 증가시키는 것(크기의 절대 값에서)은 선택된 로우들 전압-시간(V-T) 곡선(328)의 상승(크기의 절대 값) 에지에 의해 표현된다. 몇몇 실시예들에서, 복수의 메모리 셀들(370a 및 370b)을 세트-액세스하는 것은 부가적으로 제 1 및 제 2 선택된 컬럼들(362b 및 362c)의 전압 레벨들을 (VCOL INH)(130)에서 유지하는 것을 포함할 수 있다. 대안적으로, 제 1 및 제 2 선택된 컬럼들(362b 및 362c)의 전압 레벨들은 VCOL ACCESS(도시되지 않음)로 증가될 수 있다.
몇몇 실시예들에서, 복수의 메모리 셀들(370a 및 370b)을 세트-액세스하는 것은 부가적으로 도 7e를 참조하여 논의된 것과 유사한 방식으로 비-타겟 셀들을 금지하는 것을 포함할 수 있다. 예를 들면, 도 8e에서, t=tACCESS에서, 복수의 제 1 금지 메모리(A’) 셀들, 복수의 제 2 금지 메모리(B’), 및 복수의 제 3 금지 메모리 셀들(C’)은 선택된 컬럼들 및 선택되지 않은 로우들 사이에 적절한 사후-임계 A’ 셀 바이어스를 제공하고, 선택된 로우들 및 선택되지 않은 컬럼들 사이에 적절한 사후-임계 B’ 셀 바이어스를 제공하며, 선택되지 않은 로우들 및 선택되지 않은 컬럼들 사이에 적절한 C’ 셀 바이어스를 제공함으로써 금지될 수 있다.
따라서, 여기에서 설명된 바와 같이, 스냅-백 임계화 이벤트는 타겟 메모리 셀에 걸쳐 바이어스를 즉시 감소시킨다. 이러한 거동은 다수의 셀들을 순차적으로 임계화(즉, “캡처”)하고 그 다음에 Vth보다 상당히 더 작은(예를 들면, 크기가 약 10% 및 50% 사이에 있는) VH에서 유지 조건 하에서 다수의 셀들을 유지함으로써 다수의 셀들을 병렬로 액세스하기 위해 “캡처 및 유지” 방법에서 이용될 수 있다. 다수의 유지된 셀들은 그 후 임계 전압보다 낮은 액세스 전압에서 동시에 액세스된다.
또한 여기에서 설명된 바와 같이, 일단 셀이 스냅 백 임계화되고 “해제”되면, “해제된” 메모리 셀의 VTH는 복구하는데 시간이 걸릴 수 있다. 이러한 거동은 다수의 셀들을 순차적으로 임계화(즉, “캡처”)하고 그 다음에 제 1 임계화 이벤트의 복구 기간 내에, 또는 리프레시 이벤트를 따르는 복구 기간 내에서 임계 전압들보다 낮은 액세스 전압에서 다수의 셀들을 병렬로 액세스함으로써 다수의 셀들을 병렬로 액세스하기 위해 “캡처 및 해제” 방법에서 이용될 수 있다.
또한, 비-임계화된 셀들은 타겟 셀들을 임계화하고 액세스하는 사이에 그것들의 높은 VTH를 유지하며, 임계화된 셀들의 액세스 전압들은 비-임계화된 셀들의 VTH보다 상당히 더 낮기 때문에, 비-임계화된 셀들을 의도하지 않게 임계화하는 기회들은 최소화된다. 순차적으로 임계화한 후 다수의 셀들을 병렬로 액세스하는 상기-설명된 접근법들은 특히 세트 액세스 동작에서 유리하며, 이것은 상 변화 메모리 기술에서 보다 긴 액세스 바이어스 부분(예로서, 비정질 대 결정성 전이를 수반한 리셋 액세스 동작)으로 인해 다른 액세스 동작들보다 더 길게(예로서, 수 백 나노초들 내지 마이크로초들) 걸릴 수 있다. 다수의 셀들을 동시에 세트-액세스하는 것에 앞서, 전체 액세스 동작들보다 훨씬 더 빠를 수 있는(예로서, 수 내지 수십 나노초들) 다수의 셀들을 임계화함으로써, 보다 높은 세트 대역폭이 달성될 수 있다.
본 발명은 특정한 실시예들에 대하여 설명되었지만, 여기에 제시된 특징들 및 이점들의 모두를 제공하지 않는 실시예들을 포함하여, 이 기술분야의 숙련자들에게 명백한 다른 실시예들이 또한 본 발명의 범위 내에 있다. 게다가, 상기 설명된 다양한 실시예들은 추가 실시예들을 제공하기 위해 조합될 수 있다. 또한, 일 실시예의 맥락에서 도시된 특정한 특징들은 또한 다른 실시예들로 통합될 수 있다. 따라서, 본 발명의 범위는 첨부된 청구항들에 대한 참조에 의해서만 정의된다.

Claims (37)

  1. 크로스-포인트 어레이에서 메모리 셀들을 병렬로 액세스하는 방법에 있어서,
    제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 배치된 제 1 메모리 셀 및 상기 제 1 선택된 컬럼과 상이한 제 2 선택된 컬럼 및 상기 제 1 선택된 로우와 상이한 제 2 선택된 로우 사이에 배치된 제 2 메모리 셀을 병렬로 액세스하는 단계로서, 병렬로 액세스하는 것은 동시에 상기 제 1 선택된 컬럼 및 상기 제 1 선택된 로우 사이에 제 1 액세스 바이어스를 인가하는 것 및 상기 제 2 선택된 컬럼 및 상기 제 2 선택된 로우 사이에 제 2 액세스 바이어스를 인가하는 것을 포함하는, 상기 병렬로 액세스하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  2. 청구항 1에 있어서,
    상기 제 1 메모리 셀을 액세스하기 전에, 상기 제 1 선택된 컬럼 및 상기 제 1 선택된 로우 사이에 제 1 임계 바이어스를 인가함으로써 상기 제 1 메모리 셀을 임계화하는 단계, 및
    상기 제 2 메모리 셀을 액세스하기 전에, 상기 제 2 선택된 컬럼 및 상기 제 2 선택된 로우 사이에 제 2 임계 바이어스를 인가함으로써 상기 제 2 메모리 셀을 임계화하는 단계를 더 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  3. 청구항 2에 있어서, 병렬로 액세스하는 단계는 제 1 및 제 2 임계 바이어스들보다 크기가 더 낮은 상기 제 1 및 제 2 액세스 바이어스들을 인가하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  4. 청구항 2에 있어서, 병렬로 액세스하는 단계는 크기가 상기 제 1 및 제 2 임계 바이어스들의 약 1/3보다 작은 상기 제 1 및 제 2 액세스 바이어스들을 인가하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  5. 청구항 2에 있어서, 상기 제 2 메모리 셀을 임계화하기 전에, 상기 제 1 메모리 셀에 걸친 바이어스를 유지 전압(hold voltage) 아래로 감소시키고 및/또는 상기 제 1 메모리 셀에 걸친 전류를 유지 전류(hold current) 아래로 감소시킴으로써 유지 조건(hold condition)으로부터 상기 제 1 메모리 셀을 해제하는 단계를 더 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  6. 청구항 5에 있어서, 상기 유지 조건으로부터 상기 제 1 메모리 셀을 해제한 후, 상기 제 1 메모리 셀에 리프레시 바이어스를 인가함으로써 상기 제 1 메모리 셀을 리프레시하는 단계를 더 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  7. 청구항 2에 있어서, 상기 제 2 메모리 셀을 임계화하는 단계는 상기 제 1 메모리 셀을 임계화한 후 복구 기간 내에 상기 제 2 메모리 셀을 임계화하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  8. 청구항 6에 있어서, 상기 제 2 메모리 셀을 임계화하는 단계는 상기 제 1 메모리 셀을 리프레시한 후 복구 기간 내에 상기 제 2 메모리 셀을 임계화하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  9. 청구항 2에 있어서, 상기 제 2 메모리 셀을 임계화하기 전에, 유지 전압에서 또는 그 이상으로 상기 제 1 메모리 셀에 걸친 바이어스를 유지하고 및/또는 유지 전류에서 또는 그 이상으로 상기 제 1 메모리 셀에 걸친 전류를 유지함으로써 임계화된 조건에서 상기 제 1 메모리 셀을 유지하는 단계를 더 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  10. 청구항 9에 있어서, 상기 제 2 메모리 셀을 임계화하는 단계는 임계화된 조건에서 상기 제 1 메모리 셀을 유지하면서 상기 제 2 메모리 셀을 임계화하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  11. 청구항 2에 있어서, 상기 제 1 메모리 셀을 임계화하는 단계는 상기 제 1 선택된 컬럼 및 복수의 금지된 로우들 사이에 제 1 금지 바이어스를 인가함으로써 복수의 제 1 금지 메모리 셀들을 금지하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  12. 청구항 11에 있어서, 상기 제 1 메모리 셀을 임계화하는 단계는 상기 제 1 선택된 로우 및 복수의 금지된 컬럼들 사이에 제 2 금지 바이어스를 인가함으로써 복수의 제 2 금지된 메모리 셀들을 금지하는 단계를 더 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  13. 청구항 12에 있어서, 상기 제 2 금지 바이어스는 상기 제 1 금지 바이어스와 상이한, 복수의 셀들을 동시에 액세스하는 방법.
  14. 청구항 13에 있어서, 상기 제 1 메모리 셀을 임계화하는 단계는 상기 금지된 컬럼들 및 상기 금지된 로우들 사이에 제 3 금지 바이어스를 인가함으로써 복수의 제 3 금지된 메모리 셀들을 금지하는 단계를 포함하며, 상기 제 3 금지 바이어스는 상기 제 1 금지 바이어스 및 상기 제 2 금지 바이어스와 상이한, 메모리 셀들을 병렬로 액세스하는 방법.
  15. 청구항 14에 있어서, 상기 제 2 메모리 셀을 임계화하는 단계는 상기 제 3 금지된 메모리 셀들 중 하나로부터 선택된 상기 제 2 메모리 셀을 임계화하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  16. 청구항 1에 있어서, 병렬로 액세스하는 단계는 전압에서 상기 제 1 금지 바이어스보다 작으며 상기 제 2 금지 바이어스보다 작은 상기 액세스 바이어스를 인가하는 단계를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  17. 청구항 1에 있어서, 병렬로 액세스하는 단계는 상기 제 1 및 제 2 메모리 셀들을 동시에 세트-액세스하는 단계, 상기 제 1 및 제 2 메모리 셀들을 동시에 리셋-액세스하는 단계, 및 상기 제 1 및 제 2 메모리 셀들을 동시에 판독-액세스하는 단계 중 하나를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  18. 청구항 1에 있어서, 상기 제 1 및 제 2 메모리 셀들은 선택기 요소 및 칼코게나이드 재료를 포함한 메모리 요소 중 적어도 하나를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  19. 청구항 18에 있어서, 상기 제 1 및 제 2 메모리 셀들 각각은 오보닉 임계 스위치의 형태로 상기 선택기 요소를 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  20. 청구항 1에 있어서, 상기 제 1 액세스 바이어스는 사후-임계 세트 액세스 바이어스, 사후-임계 리셋 액세스 바이어스, 및 사후-임계 판독 액세스 바이어스 중 하나를 포함하며, 상기 제 2 액세스 바이어스는 사후-임계 세트 액세스 바이어스, 사후-임계 리셋 액세스 바이어스, 및 사후-임계 판독 액세스 바이어스 중 상이한 것을 포함하는, 메모리 셀들을 병렬로 액세스하는 방법.
  21. 크로스-포인트 어레이에서 메모리 셀들을 병렬로 액세스하도록 구성된 메모리 디바이스에 있어서,
    제 1 선택된 컬럼 및 제 1 선택된 로우 사이에 배치된 제 1 메모리 셀, 및 상기 제 1 선택된 컬럼과 상이한 제 2 선택된 컬럼 및 상기 제 1 선택된 로우와 상이한 제 2 선택된 로우 사이에 배치된 제 2 메모리 셀을 병렬로 액세스하도록 구성된 메모리 제어기로서, 상기 메모리 제어기는 동시에 상기 제 1 선택된 컬럼 및 상기 제 1 선택된 로우 사이에 제 1 액세스 바이어스를 인가하도록 및 상기 제 2 선택된 컬럼 및 상기 제 2 선택된 로우 사이에 제 2 액세스 바이어스를 인가하도록 구성되는, 상기 메모리 제어기를 포함하는, 메모리 디바이스.
  22. 청구항 21에 있어서, 상기 메모리 제어기는:
    상기 제 1 메모리 셀을 액세스하기 전에, 상기 제 1 선택된 컬럼 및 상기 제 1 선택된 로우 사이에 제 1 임계 바이어스를 인가함으로써 상기 제 1 메모리 셀을 임계화하며,
    상기 제 2 메모리 셀을 액세스하기 전에, 상기 제 2 선택된 컬럼 및 상기 제 2 선택된 로우 사이에 제 2 임계 바이어스를 인가함으로써 상기 제 2 메모리 셀을 임계화하도록 구성되는, 메모리 디바이스.
  23. 청구항 22에 있어서, 상기 메모리 제어기는 상기 제 1 및 제 2 메모리 셀들이 임계화된 후 및 유지 조건 하에 있는 동안 칼코게나이드 재료를 포함한 상기 제 1 및 제 2 메모리 셀들을 병렬로 액세스하도록 추가로 구성되는, 메모리 디바이스.
  24. 청구항 22에 있어서, 상기 메모리 제어기는 상기 제 1 및 제 2 메모리 셀들이 사후-임계 복구 기간인 동안 칼코게나이드 재료를 포함한 상기 제 1 및 제 2 메모리 셀들을 병렬로 액세스하도록 추가로 구성되는, 메모리 디바이스.
  25. 청구항 22에 있어서, 상기 메모리 제어기는 상기 제 1 선택된 컬럼 및 복수의 금지된 로우들 사이에 제 1 금지 바이어스를 인가함으로써 복수의 제 1 금지된 메모리 셀들을 금지하도록 추가로 구성되는, 메모리 디바이스.
  26. 청구항 25에 있어서, 상기 메모리 제어기는 상기 제 1 선택된 로우 및 복수의 금지된 컬럼들 사이에 제 2 금지 바이어스를 인가함으로써 복수의 제 2 금지된 메모리 셀들을 금지하도록 추가로 구성되는, 메모리 디바이스.
  27. 청구항 26에 있어서, 상기 메모리 제어기는 상기 제 1 금지 바이어스와 상이한 제 2 금지 바이어스를 인가하도록 추가로 구성되는, 메모리 디바이스.
  28. 청구항 27에 있어서, 상기 메모리 제어기는 상기 금지된 컬럼들 및 상기 금지된 로우들 사이에 제 3 금지 바이어스를 인가함으로써 복수의 제 3 금지된 메모리 셀들을 금지하도록 추가로 구성되고, 상기 제 3 금지 바이어스는 상기 제 1 금지 바이어스 및 상기 제 2 금지 바이어스와 상이한, 메모리 디바이스.
  29. 메모리 셀들의 어레이에서 복수의 셀들을 동시에 액세스하는 방법에 있어서,
    복수의 컬럼들을 선택하는 단계;
    복수의 로우들을 선택하는 단계;
    각각의 선택된 컬럼 및 각각의 선택된 로우 사이에 각각의 액세스 바이어스들을 동시에 인가하는 단계를 포함하는, 복수의 셀들을 동시에 액세스하는 방법.
  30. 청구항 29에 있어서, 각각의 액세스 바이어스들을 동시에 인가하는 단계는 고유의 선택된 컬럼 및 고유의 선택된 로우 사이에 배치된 각각의 셀을 선택하는 단계를 포함하며, 상기 고유의 선택된 컬럼 및 로우는 다른 선택된 셀들을 액세스하기 위해 사용되지 않는, 복수의 셀들을 동시에 액세스하는 방법.
  31. 청구항 30에 있어서,
    선택된 컬럼들 및 선택된 로우들 사이에 각각의 임계 바이어스들을 인가함으로써 상기 선택된 셀들의 각각을 순차적으로 임계화하는 단계를 더 포함하는, 복수의 셀들을 동시에 액세스하는 방법.
  32. 청구항 31에 있어서, 상기 셀들을 동시에 액세스하는 단계는 상기 선택된 셀들의 각각이 임계화된 조건에 있는 동안 상기 선택된 셀들을 동시에 액세스하는 단계를 포함하는, 복수의 셀들을 동시에 액세스하는 방법.
  33. 청구항 32에 있어서, 상기 선택된 셀들의 각각이 임계화한 후 복구 기간, 리프레싱 이벤트, 및 유지 조건 중 하나를 따르는 상기 임계화된 조건에 있는, 복수의 셀들을 동시에 액세스하는 방법.
  34. 청구항 31에 있어서, 순차적으로 임계화하는 단계는 제 1 선택된 컬럼 및 복수의 금지된 로우들 사이에 제 1 금지 바이어스를 인가함으로써 복수의 제 1 금지된 메모리 셀들을 금지하는 단계를 포함하는, 복수의 셀들을 동시에 액세스하는 방법.
  35. 청구항 34에 있어서, 순차적으로 임계화하는 단계는 상기 제 1 선택된 로우 및 복수의 금지된 컬럼들 사이에 제 2 금지 바이어스를 인가함으로써 복수의 제 2 금지된 메모리 셀들을 금지하는 단계를 더 포함하는, 복수의 셀들을 동시에 액세스하는 방법.
  36. 청구항 35에 있어서, 상기 제 2 금지 바이어스는 상기 제 1 금지 바이어스와 상이한, 복수의 셀들을 동시에 액세스하는 방법.
  37. 청구항 36에 있어서, 순차적으로 임계화하는 단계는 상기 금지된 컬럼들 및 상기 금지된 로우들 사이에 제 3 금지 바이어스를 인가함으로써 복수의 제 3 금지된 메모리 셀들을 금지하는 단계를 더 포함하며, 상기 제 3 금지 바이어스는 상기 제 1 금지 바이어스 및 상기 제 2 금지 바이어스와 상이한, 복수의 셀들을 동시에 액세스하는 방법.
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