JP6201056B2 - クロスポイントアレイ内のメモリセルへの並列アクセス - Google Patents

Description

本明細書に開示の主題は、一般に、集積回路における装置に関し、特に、クロスポイントアレイ内の多数のセルに同時にアクセスする方法に関する。

カルコゲナイド材料を組み込む装置、例えば、オボニック閾値スイッチや相変化記憶素子は、広範囲の電子デバイスに見られるかもしれない。そのような装置は、コンピュータ、デジタルカメラ、携帯電話、携帯情報端末等に用いられてもよい。システムデザイナーが特定用途のためにカルコゲナイド材料を組み込むかどうか、また、どのように組み込むかを決定する時に考慮するかもしれない要因としては、例えば、物理的サイズ、記憶密度、スケーラビリティ、動作電圧および電流、読み書き速度、読み書きスループット、伝送速度および／または消費電力を含んでもよい。

請求項に係る主題は、明細書の結論部分に特に指摘され、明確に請求される。ただし、構成および／または操作方法の両方に関しては、その目的、特徴、および／または利点も併せて、下記の詳細な説明を参照して添付の図面と共に読むならば、最も理解されるかもしれない。
一実施形態による、カルコゲナイド材料を組み込むメモリセルを示す三次元等角図である。 一実施形態によるクロスポイントメモリアレイを示す概略平面図である。 一実施形態による、相変化材料を組み込むメモリセルにおける電流対電圧のグラフである。 一実施形態による、アクセスされているカルコゲナイド材料を組み込むメモリセルにおける電圧対時間発展を示す図である。 一実施形態による相メモリセルの閾値電圧分布である。 一実施形態による、クロスポイントアレイ内のメモリセルにアクセスする方法を示すフローチャートである。 一実施形態による、並列にアクセスされているクロスポイントアレイ内のメモリセルにおける電圧対時間発展を示す図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントアレイ内のメモリセルにおける電圧対時間発展を示す図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。 一実施形態による、並列にアクセスされているクロスポイントメモリアレイ内のメモリセルを示す平面図である。

動作時の抵抗を変化させる材料を組み込む装置は、例えば、コンピュータ、デジタルカメラ、携帯電話、携帯情報端末等のための広範囲の電子デバイスに見られるかもしれない。そのような材料を組み込む装置は、例えば、メモリ装置であり得る。カルコゲナイド材料は、例えば、隣接する加熱器、または材料自体のジュール加熱のどちらか一方からの加熱によって、抵抗を変化させることができる。カルコゲナイド材料を組み込むいくつかのメモリ装置は、カルコゲナイド材料の安定した相変化に由来する抵抗変化に基づいて情報を記憶する、相変化メモリ装置であり得る。相変化メモリ装置は、フラッシュメモリ装置やダイナミックランダムアクセスメモリ装置（ＤＲＡＭ）等の他のメモリ装置に勝る、いくつかの性能面での利点を提供することができる。例えば、いくつかの相変化メモリ装置は、不揮発性であり得る。すなわち、メモリ装置の物理的および電気的状態は、外部電力が供給されなくても、保持時間（例えば、１年より長い）を通して実質的に変化しない。また、いくつかの相変化メモリ装置は、高速読み書きアクセス時間（例えば、１０ナノ秒よりも高速）および／または、高い読み書きアクセス帯域幅（例えば、毎秒１００メガビットを超える）を提供することができる。また、いくつかの相変化メモリ装置は、非常に高密度なメモリアレイ、例えば、局所的メタライザーションで接続される最小のメモリアレイユニット中に１００万を超えるセルを有するクロスポイントアレイに配置され得る。また、カルコゲナイド材料は、メモリアレイ内で用いることもできるオボニック閾値スイッチ（ＯＴＳ）装置内、特に、相変化記憶素子と直列なセレクタ素子として相変化メモリセル内で使用することも可能である。

特定の種類のメモリアクセス動作（例えば、書き込み、消去、読み出し）に関する相変化メモリ装置の性能は、多くの要因に依存する。閾値が切り換えられた相変化メモリセル（下記でより詳細に説明）において、全種類のアクセス帯域幅（例えば、書き込みアクセス帯域幅、消去アクセス帯域幅、または読み出し帯域幅）に影響を与える一要因は、相変化メモリ装置を閾値処理するのにかかる時間であり得る。閾値が切り換えられた相変化メモリセルで様々なアクセス動作を行うために、メモリセルはまず、閾値処理される。すなわち、セルは、書き込み、消去、または読み出しを含む様々なアクセス動作を可能にするのに十分な電流がメモリセルを流れるようにする低インピーダンス状態に置かれる。閾値処理イベント自体は、全体のアクセス時間と比較して、相対的に短くてもよい。次に、相変化メモリセルを閾値処理するのにかかる時間は、カルコゲナイド材料の組成、セルに印加される電圧、およびメモリセル構造のような多くの要因に依存しうる。

メモリ内部で多数の（ｍｕｌｔｉｐｌｅ)メモリセルまたはビットにアクセスすることは、メモリセルを閾値処理するのにかかる時間を決定する要因に依存しないアクセス帯域幅を増加させることができる。一般に、閾値処理イベントの性質、および閾値が切り換わる相変化メモリセルのクロスポイントアレイで使用されるバイアス方式の性質のため、アクセス動作は一度に一セルずつ行われる。例えば、アレイ設計内部で利用できる電流量によって、多数のセルへの並列アクセスが実行不可能になり得る。従って、クロスポイントメモリアレイ内で複数のメモリセルに並列にアクセスする方法が必要になる。本明細書で教示する方法は、閾値が切り替わる相変化メモリセルのクロスポイントアレイ内部で多数のセルを同時に選択することにより、書き込み、消去、読み出し動作を並列に実行することができ、アクセス帯域幅が増加する。

実施形態を、クロスポイントメモリアレイに関して、本明細書に記載するが、本明細書に記載されるように多数の装置に同時にアクセスすることは、メモリアレイコンテキスト、例えば、スウィッチやアンチヒューズ等の外にも応用することができる。同様に、実施形態を、ＯＴＳを組み込むメモリセルおよび／またはカルコゲナイド材料を組み込むメモリ記憶素子に関して記載するが、本明細書で教示する技術および構造の原理ならびに利点は、閾値処理行動を示す他の材料に有用であってもよい。

図１は、一実施形態によるクロスポイントメモリアレイ内のメモリセル１０を示す。図１のメモリセル１０は、ｙ方向に延びる列線２０とｘ方向に延びる行線２２との間のスタック構成に配置される相変化メモリセルである。セルは、列線２０と電気通信する第１の電極３２、第１の電極３２の下で電気通信するセレクタノード３４、セレクタノード３４の下で電気通信する中間電極３６、中間電極３６の下で電気通信するストレージノード３８、およびストレージノード３８と行線２２との間で電気通信する第２の電極４０を含む。スタック構成の他の実施形態も可能である。例えば、スタック構成内部でのストレージノード３８およびセレクタノード３４の位置は、互いに入れ替えられてもよい。他の例では、第１の電極、第２の電極、および中間電極のいずれか１つが、互いに入れ替えられてもよい。さらに他の例では、第１の電極３２、中間電極３６、第２の電極４０、およびセレクタノード３８のいずれか１つが省略されてもよい。また、「行」と「列」の名称は入れ替え可能であり、行および列は、一般に、垂直だが、９０°以外で交差してもよい。

一実施形態において、ストレージノード３８およびセレクタノード３４のうちの１つまたは両方が、カルコゲナイド材料を含むことができる。ストレージノード３８およびセレクタノード３４の両方がカルコゲナイド材料を含む時、ストレージノード３８は、常温で不揮発性である相変化を受け得るカルコゲナイド材料を含むことができる。他方で、セレクタノード３４は、同様の安定した相変化を受けないカルコゲナイド材料を含むことができる。

一実施形態において、ストレージノード３８は、カルコゲナイド合金系の中でも、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）合金系内の元素のうちの少なくとも２つを含む合金、例えば、Ｉｎ_２Ｓｂ_２Ｔｅ_５、Ｉｎ_１Ｓｂ_２Ｔｅ_４、Ｉｎ_１Ｓｂ_４Ｔｅ_７等や、ゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）合金系内の元素のうちの少なくとも２つを含む合金、例えば、Ｇｅ_８Ｓｂ_５Ｔｅ_８、Ｇｅ_２Ｓｂ_２Ｔｅ_５、Ｇｅ_１Ｓｂ_２Ｔｅ_４、Ｇｅ_１Ｓｂ_４Ｔｅ_７、Ｇｅ_４Ｓｂ_４Ｔｅ_７等のようなカルコゲナイド組成を含む相変化材料を含む。本明細書で使用するようなハイフンでつないだ化学組成表記は、特定の混合物または化合物に含まれる元素を示し、示された元素を含むすべての化学量論組成を表すことを意図する。相変化ストレージノードに用いることができる他のカルコゲナイド合金系は、例えば、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｉｎ−Ｇｅ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含む。

メモリセル１０に含まれる時、セレクタノード３４は、一方の側面が中間電極３６経由でストレージノード３８に電気的に結合され、他方の側面が第１の電極３２経由で列線２０に電気的に接続される２端子セレクタであってもよい。一実施形態において、カルコゲナイド材料を含むセレクタノード３４は、オボニック閾値スイッチ（ＯＴＳ)ということができる。ＯＴＳは、ストレージノードのために前述したカルコゲナイド合金系のうちのいずれか１つを含むカルコゲナイド組成を含んでもよい。また、セレクタノードはさらに、ヒ素（Ａｓ）等の、結晶化を抑制する元素を含んでもよい。添加されると、Ａｓ等の元素は、何らかの非一時的な核生成および／または合金の成長を阻害することによって、結晶化を抑制する。従って、セレクタノード３４は、閾値電圧を超える電位がセレクタノード３４にわたって加えられると、導通状態へ切り替わるように構成されてもよい。また、十分な保持電流がセレクタノードにわたって維持される間、その導通状態が維持されることが可能である。ＯＴＳ材料の例としては、中でも、Ｔｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｇｅ−Ｔｅ−Ｐｂ、Ｇｅ−Ｓｅ−Ｔｅ、Ａｌ−Ａｓ−Ｔｅ、Ｓｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｓｅ−Ａｓ−Ｇｅ−Ｃ、Ｓｅ−Ｔｅ−Ｇｅ−Ｓｉ、Ｇｅ−Ｓｂ−Ｔｅ−Ｓｅ、Ｇｅ−Ｂｉ−Ｔｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｂ−Ｓｅ、Ｇｅ−Ａｓ−Ｂｉ−Ｔｅ、およびＧｅ−Ａｓ−Ｂｉ−Ｓｅを含む。

図２は、一実施形態による、ｙ方向に延びるＮ個の列２０およびｘ方向に延びるＭ個の行２２の交点でＮ×Ｍ個のメモリセルを含む、クロスポイントメモリアレイ５０を示す。第１列から第Ｎ列２０−１、２０−２、・・・、２０−Ｎを含むＮ個の列２０は、例えば、ディジット線またはビット線のようなアクセス線であり得る。また、第１行から第Ｍ行２２−１、２２−２、・・・、２２−Ｍを含むＭ個の行２２は、例えば、列２２と交差するワード線のようなアクセス線であり得る。メモリセルは、列２０および行２２によって形成される交点の少なくともサブセットに配置される相変化メモリセルであり得る。

一実施形態において、列２０および行２２のいずれか１つずつによって形成される交点に配置されるメモリセルのいずれか１つは、ＲＥＳＥＴ状態としても知られる、相対的に高い抵抗状態（ＨＲＳ）であってもよい抵抗状態を有してもよく、ＨＲＳは、実質的なアモルファス領域を含む相変化材料に対応し得る。同様に、メモリセルのいずれか１つは、ＳＥＴ状態としても知られる、相対的に低い抵抗状態（ＬＲＳ）であってもよい抵抗状態を有してもよく、ＬＲＳは、実質的に結晶質である相変化材料に対応し得る。ＨＲＳおよびＬＲＳは、例えば、２から１００万の間の抵抗比を有することが可能である。この実装において、低抵抗状態および高抵抗状態は、セル当たり１ビットのメモリシステムにおける「１」状態および「０」状態に対応してもよい。ただし、「１」および「０」という状態は、高抵抗状態および低抵抗状態に関連する時、交換可能なものとして用いて反対のことを意味してもよい。

他の実施形態において、列および行のいずれか１つずつによって形成される交点に配置されるメモリセルのうちのいずれか１つは、中間抵抗状態であってもよい抵抗状態を有してもよい。例えば、メモリセルのうちのいずれか１つは、第１の抵抗状態、第２の抵抗状態、第３の抵抗状態、および第４の抵抗状態のうちのいずれか１つである抵抗状態を有してもよい。第１の抵抗状態は、第２の抵抗状態よりも高抵抗であり、第２の抵抗状態は、第３の抵抗状態よりも高抵抗であり、第３の抵抗状態は、第４の抵抗状態よりも高抵抗である。この実装において、第１の抵抗状態、第２の抵抗状態、第３の抵抗状態、および第４の抵抗状態は、セル当たり２ビットのメモリシステムにおける「００」、「０１」、「１０」、および「００」の状態に対応してもよい。さらに他の、第１から第８の抵抗状態が、セル当たり３ビットのメモリシステムにおける状態を表す実施形態や、第１から第１６の抵抗状態が、セル当たり４ビットのメモリシステムにおける状態を表す実施形態も可能である。

一実施形態において、列２０のうちのいずれか１つと行２２のうちのいずれか１つによって形成される交点に配置されるメモリセルの各々は、アクセス動作によってアクセスされてもよい。本明細書で用いられるように、アクセス動作は、書き込みアクセス動作、消去アクセス動作、または読み出しアクセス動作のことを意味してもよい。書き込みアクセス動作は、相変化メモリに関して、プログラム動作またはＲＥＳＥＴ動作ともいうことができるが、メモリセルの抵抗状態を、相対的に低い抵抗状態から相対的に高い抵抗状態へ変化させる。同様に、消去動作は、相変化メモリに関して、ＳＥＴ動作ともいうことができるが、メモリセルの抵抗状態を、相対的に高い抵抗状態から相対的に低い抵抗状態へ変化させる。ただし、「書き込み」および「消去」という語は、ＲＥＳＥＴ動作やＳＥＴ動作に関連する時、交換可能なものとして用いて反対のことを意味してもよい。例えば、消去動作をＲＥＳＥＴ動作といってもよいし、プログラム動作または書き込み動作をＳＥＴ動作といってもよい。

図２に示す実施形態において、列および行のいずれか１つずつによって形成される交点に配置されるメモリセルの各々は、ビットアドレス指定可能なアクセスモードで個々にバイアスをかけてもよい。本明細書で用いられるように、メモリセルにかけられるバイアスは、メモリセルにわたって加えられる電圧差を意味する。ビットアドレス指定可能なバイアスモードで、アクセスされるメモリセルを、第ｎ列２０−ｎおよび第ｍ行２２−ｍによって形成される交点に位置するターゲットセル５２といってもよい。アクセスバイアスは、電圧制御バイアスＶ_{ＡＣＣＥＳＳ}であってもよく、電圧制御バイアスＶ_{ＡＣＣＥＳＳ}は、ＳＥＴアクセスバイアスＶ_ＳＥＴ、ＲＥＳＥＴアクセスバイアスＶ_{ＲＥＳＥＴ}、または読み出しアクセスバイアスＶ_ＲＥＡＤであってもよく、第ｎ列２０−ｎおよび第ｍ行２２−ｍにわたってアクセス電圧を加えることによって、これらのバイアスが、この例のターゲットセルにわたってかけられてもよい。他の例では、アクセスバイアスは、電流制御バイアスＩ_{ＡＣＣＥＳＳ}であってもよく、電流制御バイアスＩ_{ＡＣＣＥＳＳ}は、ＳＥＴアクセス電流Ｉ_ＳＥＴ、ＲＥＳＥＴアクセス電流Ｉ_{ＲＥＳＥＴ}、または読み出しアクセス電流Ｉ_ＲＥＡＤであってもよい。

一実施形態において、残りのセルへのアクセスを抑制しながら（すなわち、妨げながら）、ターゲットセル５２にアクセスすることができる。これは、例えば、ターゲットセル５２にわたってＶ_{ＡＣＣＥＳＳ}のバイアスをかけ、残りのセルにわたってＶ_{ＡＣＣＥＳＳ}より実質的に低いバイアスをかけることによって実現できる。例えば、Ｖ_{ＲＯＷ ＳＥＬ}を選択行（この例では、２２−ｍ）にかけながら、Ｖ_{ＣＯＬ ＳＥＬ}を選択列（この例では、２０−ｎ）にかけることができる。同時に、バイアスＶ_{ＣＯＬ ＩＮＨＩＢＩＴ}を残りのすべての列にわたってかけ、バイアスＶ_{ＲＯＷ ＩＮＨＩＢＩＴ}を残りのすべての行にかける。この構成において、Ｖ_{ＣＯＬ ＳＥＬ}とＶ_{ＲＯＷ ＳＥＬ}との間のバイアスがＶ_{ＡＣＣＥＳＳ}を超える時、ターゲットセル５２にアクセルすることができる。また、約（Ｖ_{ＣＯＬ ＳＥＬ}−Ｖ_{ＲＯＷ ＩＮＨＩＢＩＴ}）の大きさのバイアスが、選択列２０−ｎに沿った抑制セル５４にわたって降下する。以下、図２に○で表される、選択列および選択行に沿ったターゲットセル５２を、「Ｔ」セルということがある。以下、図２に□で表される、選択列に沿った抑制セル５４を、「Ａ」セルということがある。また、約（Ｖ_{ＲＯＷ ＳＥＬ}−Ｖ_{ＣＯＬ ＩＮＨＩＢＩＴ}）の大きさのバイアスが、選択行２２−ｍに沿った抑制セル５６にわたって降下する。以下、図２に△で表される、選択行に沿った抑制セル５６を、「Ｂ」セルということがある。また、約（Ｖ_{ＣＯＬ ＩＮＨＩＢＩＴ}−Ｖ_{ＲＯＷ ＩＮＨＩＢＩＴ}）の大きさのバイアスが、抑制行および抑制列にわたる残りのすべての抑制セル５８にわたって低下する。以下、図２に×で表される、抑制列および抑制行にわたる抑制セル５８を、「Ｃ」セルということがある。

いくつかの実施形態において、カルコゲナイド材料を含むメモリセルに対するアクセス動作は、閾値処理イベントを含む多数のイベントを含むものとして記載することができる。バイアスが、ある期間、メモリセルにわたってかけられると、カルコゲナイド材料を含むメモリセルは、図３に関連して下記により詳細に論じるが、メモリセルを流れる電流量の急速な増加を特徴とする閾値処理イベント、およびメモリセルにわたるバイアスの急速な減少を特徴とする「スナップバック（ｓｎａｐ ｂａｃｋ）」イベントを受けることができる。閾値処理イベントは、ストレージノード、セレクタノード、またはその両方で発生することができる。閾値処理されると、メモリセルは、相対的に多量の（例えば、０．１μＡを超える）電流を伝える。

カルコゲナイド材料を含むメモリセルに対するアクセス動作は、さらに、相変化イベントを含むことができる。ＳＥＴアクセスに関して、相変化イベントは、アモルファスから結晶質への転移を誘導するのに十分なＳＥＴ電流Ｉ_ＳＥＴが、閾値処理されたメモリセル（または、隣接する加熱器）を流れた結果として、ストレージノードに発生し得る、アモルファスから結晶質への転移であり得る。結果として生じるカルコゲナイド材料の抵抗の変化は、ＨＲＳからＬＲＳへの変化であり得る。

他方、ＲＥＳＥＴアクセスに関して、相変化イベントは、結晶質からアモルファスへの転移を誘導するのに十分なＲＥＳＥＴ電流Ｉ_{ＲＥＳＥＴ}が、閾値処理されたメモリセル（または、隣接する加熱器）を流れた結果として、ストレージノードに発生し得る、結晶質からアモルファスへの転移であり得る。結果として生じるカルコゲナイド材料の抵抗の変化は、ＬＲＳからＨＲＳへの変化であり得る。

いくつかの状況下で、閾値処理されたメモリセルを流れる電流、または電流フローの持続時間は、ＳＥＴまたはＨＲＳのいずれかを誘導するのには不十分である。いくつかの実施形態において、ＲＥＡＤ（読み出し）アクセスを、これらの状況下で行うことができる。

図３は、一実施形態による、アクセス動作を受けるカルコゲナイド材料を組み込むメモリセルの電流−電圧（Ｉ−Ｖ）曲線を示すグラフ６０を概略的に示す。グラフ６０は、ＲＥＳＥＴアクセス動作を受ける相変化メモリセルのＨＲＳ Ｉ−Ｖ曲線７０、およびＳＥＴアクセス動作を受ける相変化メモリセルのＬＲＳ Ｉ−Ｖ曲線９０を示す。ＨＲＳ Ｉ−Ｖ曲線７０およびＬＲＳ Ｉ−Ｖ曲線９０におけるメモリセルにわたる電圧降下は、それぞれ、ＨＲＳ状態のストレージノードとセレクタノードとにわたる電圧降下、およびＬＲＳ状態のストレージノードとセレクタノードとにわたる電圧降下を組み合わせたものを表すことができる。グラフ６０で、ｘ軸は、第１の電極と第２の電極との間に配置される相変化メモリセルにわたってかけられるバイアスを表し、ｙ軸は、相変化メモリセルにわたって対数スケールで測定される電流を表す。

ＨＲＳ Ｉ−Ｖ曲線７０を参照して、約０ボルトとＨＲＳ状態閾値電圧Ｖ_{ＴＨ ＲＥＳＥＴ}との間の低電圧バイアス状態で、ＨＲＳでのメモリセルのＨＲＳ Ｉ−Ｖ曲線７０の一部は、相対的に緩変化の電流対電圧が特徴のＨＲＳサブ閾値領域７２を含む。ＨＲＳサブ閾値領域７２の後には、ＨＲＳ閾値「鼻（ｎｏｓｅ）」領域７４が続く。「鼻」のピークで、ＨＲＳ Ｉ−Ｖ曲線７０は、ＨＲＳ Ｉ−Ｖ曲線の傾斜が急速に反転する。ＨＲＳ閾値領域７４の後には、メモリセルにわたるバイアスの急速な減少が特徴のＨＲＳスナップバック領域７６が続き、ＨＲＳ Ｉ−Ｖ曲線７０の傾斜は、負の値を有する（すなわち、微分抵抗は負である）。ＨＲＳスナップバック領域７６の後には、電圧が約Ｖ_ＨのＨＲＳ保持領域７８が続く。ＨＲＳ保持領域７８の後には、電圧が約Ｖ_{Ｃ ＲＥＳＥＴ}のＨＲＳセルアクセス領域８０が続く。ＨＲＳ保持領域７８とＨＲＳセルアクセス領域８０との間で、ＨＲＳ Ｉ−Ｖ曲線７０は、非常に急な正の傾斜を有し、１ボルトの何分の１にわたって、何十もの電流の変化を超えることができる。

ＬＲＳ Ｉ−Ｖ曲線９０を参照して、約０ボルトとＬＲＳ状態閾値電圧Ｖ_{ＴＨ ＳＥＴ}との間の低電圧バイアス状態で、ＬＲＳでのメモリセルのＬＲＳ Ｉ−Ｖ曲線９０の一部は、相対的に緩変化の電流対電圧が特徴のＬＲＳサブ閾値領域９２を含む。ＬＲＳサブ閾値領域９２の後には、ＬＲＳ閾値「鼻」領域９４が続く。「鼻」のピークで、ＬＲＳ Ｉ−Ｖ曲線９０は、ＬＲＳ Ｉ−Ｖ曲線の傾斜が急速に反転する。ＬＲＳ閾値領域９４の後には、メモリセルにわたるバイアスの急速な減少が特徴のＬＲＳスナップバック領域９６が続き、ＬＲＳ Ｉ−Ｖ曲線９０の傾斜は、負の値を有する（すなわち、微分抵抗は負である）。ＬＲＳスナップバック領域９６の後には、電圧が約Ｖ_ＨのＬＲＳ保持領域９８が続く。ＬＲＳ保持領域９８の後には、電圧が約Ｖ_{Ｃ ＳＥＴ}のＬＲＳセルアクセス領域１００が続く。ＬＲＳ保持領域９８とＬＲＳセルアクセス領域１００との間で、ＬＲＳ Ｉ−Ｖ曲線９０は、非常に急な正の傾斜を有し、１ボルトの何分の１にわたって、何十もの電流の変化を超えることができる。

図３で、ＨＲＳ保持領域７８およびＬＲＳ保持領域９８は、保持電圧Ｖ_Ｈと保持電流Ｉ_Ｈが特徴のＨＲＳ Ｉ−Ｖ曲線７０とＬＲＳ Ｉ−Ｖ曲線９０の領域である。いくつかの実施形態において、相変化メモリセルは、相変化メモリセルを流れる電流が実質的にＩ_Ｈを下回らない限り、スナップバック後高導通状態（例えば、Ｉ_Ｈが約１００ｎＡ以上）のままである。また、いくつかの実施形態において、ＨＲＳセルアクセス領域８０およびＬＲＳセルアクセス領域１００は、実質的に同様のＩ−Ｖ特性を有して、各々が同様の急な正の傾斜を有してもよい。

いくつかの実施形態において、相変化メモリセルが、閾値電圧Ｖ_ＴＨを閾値処理することによって「獲得」され、次に、電圧および／または電流をＶ_Ｈおよび／またはＩ_Ｈを下回らせることによって「解放」されると、相変化メモリセルは非導通状態に戻る。しかし、相変化メモリセルのＶ_Ｈは、直ちには初期値へ戻らない。その代わり、Ｖ_Ｈは、時間をかけて、例えば、対数的に時間をかけて、初期値に戻る。相変化メモリのこの態様は、図６から図８に関連して後に論じるように、その後、「獲得および解放」することによって多数のセルに並列にアクセスする上で、利点を提供することができる。

また、図３において、一実施形態により、ＨＲＳ Ｉ−Ｖ曲線７０のＨＲＳセルアクセス領域８０は、相変化メモリセルを流れる電流が、相変化メモリセルのストレージノードでのアモルファスから結晶質へのＳＥＴ転移を誘導するのに十分である状態を表すことができる。他方で、ＬＲＳ Ｉ−Ｖ曲線９０のＬＲＳセルアクセス領域１００は、相変化メモリセルを流れる電流が、相変化メモリセルのストレージノードで結晶質からアモルファスへのＲＥＳＥＴ転移を誘導するのに十分である状態を表すことができる。図３には示さないが、相変化メモリセルを流れる電流量に加えて、ＳＥＴ転移およびＲＥＳＥＴ転移が特徴的な転移率で実行されて、所望のＨＲＳ状態またはＬＲＳ状態を実現してもよい。例えば、ＨＲＳ状態を実現するために、高電流から低電流への相対的に急な転移が使用されてもよいし、一方、ＬＲＳ状態を実現するために、高電流から低電流への相対的に緩慢な転移が実現されてもよい。ただし、表現を明瞭にするため、転移率は後の記載には例示していない。また、Ｖ_ＨとＶ_Ｃ ＳＥＴとの間、およびＩ_ＨとＩ_Ｃとの間のＬＲＳ Ｉ−Ｖ曲線９０の部分は、相変化メモリセルを流れる電流が、相変化メモリセルのストレージノードで、読み出し信号を検出するのに十分であるが、ＲＥＳＥＴ転移を誘導するのには不十分である状態を表すことができる。

メモリセルのＳＥＴアクセス動作、ＲＥＳＥＴアクセス動作、ＲＥＡＤアクセス動作の各々において、ｙ軸が対数スケールなので、セルが閾値処理されて、少なくともＩ_Ｈを超える電流がセルを流れると、閾値処理されたセルを流れる電流と閾値処理をされていないセルを流れる電流の比率は、数桁（例えば、３桁以上）を超えることができ、下記で使用される技術はこの状態を利用することができる。この高い電流比は、次のアクセス動作においてより低い全体電流を提供することができ、図６から図８に関連して後に論じるように、「獲得および保持」によって、その後の多数のセルへの並列アクセスに利用されることができる。

図４は、一実施形態による、メモリセルがアクセスされる時のクロスポイントアレイの列と行の電圧対時間曲線を概略的に示すグラフ１１０を示す。図に示した実施形態は、閾値処理イベントおよびアモルファスから結晶質への転移イベントを含むＳＥＴアクセスを表す。ただし、本明細書での開示を考慮して、記載の概念が、一般に、ＲＥＡＤアクセス動作はもちろん、ＲＥＳＥＴアクセス動作へも適用可能であることが理解されるであろう。ｙ軸は列または行の電圧を表し、ｘ軸は時間を表す。

図４において、クロスポイントメモリアレイの様々なセル構成が、クロスポイントアレイ１１２に示される。明瞭にするため、３行および３列のみがクロスポイントアレイ１１２に示されており、ターゲットＴセルが円形で表され、Ａセル（すなわち、選択列に沿った抑制セル）が正方形で表され、Ｂセル（すなわち、選択行に沿った抑制セル）が三角形で表され、Ｃセル（すなわち、抑制行と抑制列との間の残りのすべての抑制セル）が×で表される。

図４に示した実施形態において、すべての列は、初めは（選択前は）、列抑制電圧レベル（Ｖ_{ＣＯＬ ＩＮＨ}）１３０までプリチャージされ、すべての行は、メモリセルを閾値処理する前に、行抑制電圧レベル（Ｖ_{ＲＯＷ ＩＮＨ}）１２０までプリチャージされる。この状態で、すべてのセルが、大きさが（Ｖ_{ＣＯＬ ＩＮＨ}−Ｖ_{ＲＯＷ ＩＮＨ}）であり得る、Ｃセルバイアス１３８よって表される予め選択されたバイアスを有す。いくつかの実施形態において、列抑制電圧レベル（Ｖ_{ＣＯＬ ＩＮＨ}）１３０および行抑制電圧レベル（Ｖ_{ＲＯＷ ＩＮＨ}）１２０はほぼ同一であることができ、（Ｖ_{ＣＯＬ ＩＮＨ}−Ｖ_{ＲＯＷ ＩＮＨ}）の大きさは実質的に０であることが理解されるであろう。

次に、時間ｔ＝ｔ_０で、選択列および選択行の電圧レベルはそれぞれ、選択列電圧−時間（Ｖ−Ｔ）曲線１２２および選択行電圧−時間（Ｖ−Ｔ）曲線１３２によって表されるように、電圧レベルＶ_{ＣＯＬ ＳＥＬ}およびＶ_{ＲＯＷ ＳＥＬ}まで大きさが増加する。選択行および選択列がそれぞれ、閾値電圧レベルＶ_{ＣＯＬ ＴＨ}およびＶ_{ＲＯＷ ＴＨ}に到達すると、ターゲットセル（Ｔ）にわたるバイアスを、大きさが（Ｖ_{ＣＯＬ ＴＨ}−Ｖ_{ＲＯＷ ＴＨ})であり得る、閾値Ｔセルバイアス１４６によって表すことができる。また、Ａ、Ｂ、およびＣセルにわたるバイアスをそれぞれ、絶対値が（Ｖ_{ＣＯＬ ＴＨ}−Ｖ_{ＲＯＷ ＩＮＨ}）の大きさであり得る閾値処理前Ａセルバイアス１４２、絶対値が（Ｖ_{ＲＯＷ ＴＨ}−Ｖ_{ＣＯＬ ＩＮＨ}）の大きさであり得る閾値処理前Ｂセルバイアス１３４、および絶対値が（Ｖ_{ＣＯＬ ＩＮＨ}−Ｖ_{ＲＯＷ ＩＮＨ}）の大きさであり得る閾値処理前Ｃセルバイアス１３８によって表すことができる。

Ｔセルが、ある持続時間、閾値Ｔセルバイアス１４６をかけられている時、Ｔセルは、Ｔセルにわたるバイアスの突然の降下によって示されるｔ＝ｔ_ＴＨで、閾値処理イベントを受け、それによって、選択行Ｖ−Ｔ曲線１３２の電圧の大きさを急速に増加させることができ、Ｖ_{ＲＯＷ ＩＮＨ}を上回ることができる。また、ｔ＝ｔ_ＴＨでの閾値処理イベントは、選択列Ｖ−Ｔ曲線１２２の電圧の大きさを急速に減少させることもできる。図示するように、選択行Ｖ−Ｔ曲線１３２の電圧増加の大きさは、選択列Ｖ−Ｔ曲線１２２の電圧減少の大きさよりも大きいことが可能である。他の実施形態において、選択行の電圧増加の大きさは、選択列の電圧減少の大きさよりも小さいことが可能である。

上で論じたように、閾値処理イベントがｔ＝ｔ_ＴＨで発生すると、メモリセルを流れる電流フローは急速に増加して、アモルファスから結晶質への転移に十分な電流を供給することができる。いくつかの実施形態において、ｔ＝ｔ_{ＤＥＳＥＬＥＣＴ}とｔ＝ｔ_ＴＨとの間の期間は、アモルファスから結晶質へ転移するメモリセルの閾値処理イベントに続くアモルファスから結晶質への転移イベントに対応する持続時間を表すことができる。アモルファスから結晶質への転移イベントの間、Ｔセルにわたるバイアスは閾値処理後Ｔセルバイアス１５６まで減少する。また、アモルファスから結晶質への転移イベントの間、Ａ、Ｂ、およびＣセルにわたるバイアスをそれぞれ、閾値処理後Ａセルバイアス１５２、閾値処理後Ｂセルバイアス１４４、および閾値処理後Ｃセルバイアス１４８（１３８から変化なし）によって表すことができる。図示される実施形態において、閾値処理後Ｔセルバイアス１５６は、閾値処理後Ａセルバイアス１５２、閾値処理後Ｂセルバイアス１４４、および閾値処理後Ｃセルバイアス１４８よりも実質的に低いことが可能である。

いくつかの実施形態において、ｔ＝ｔ_{ＤＥＳＥＬＥＣＴ}は、アモルファスから結晶質への転移の完了を表すことができ、その時点で、すべての列はＶ_{ＣＯＬ ＩＮＨ}まで戻り、すべての行はＶ_{ＲＯＷ ＩＮＨ}まで戻る。この時点で、ターゲットセルＴを含めたすべてのセルにわたるバイアスは、Ｃセルバイアス１３８まで戻る。

メモリアレイは多数のメモリセルを有するので、メモリアレイは、ＳＥＴ閾値電圧Ｖ_{ＴＨ ＳＥＴ}およびＲＥＳＥＴ閾値電圧Ｖ_{ＴＨ ＲＥＳＥＴ}の分布を有することが可能である。図５は、閾値電圧分布プロット１８０を概略的に表したものである。閾値分布プロット１８０のｘ軸は、メモリアレイ内のメモリセルの閾値電圧を表し、閾値分布１８０のｙ軸は、閾値電圧を有するセル数を表す。

閾値分布プロット１８０は、ＲＥＳＥＴ状態のクロスポイントメモリアレイ内のメモリセルのＶ_{ＴＨ ＲＥＳＥＴ}の分布を表す、ＲＥＳＥＴ Ｖ_ＴＨ分布曲線１８８を含む。ＲＥＳＥＴ Ｖ_ＴＨ分布曲線１８８は、ＲＥＳＥＴ Ｖ_ＴＨ範囲１９０を有し、ＲＥＳＥＴ Ｖ_ＴＨ範囲１９０は、ＲＥＳＥＴ分布内のメモリセルの＋／−ｎσ（σはＲＥＳＥＴ Ｖ_ＴＨ分布の標準偏差である）によって定義される範囲であり得る。メモリアレイの誤り耐性によって、ｎは、例えば、３と５の間の値、例えば、４となり得る。また、閾値分布プロット１８０は、ＳＥＴ状態のメモリアレイ内のメモリセルのＶ_{ＴＨ ＳＥＴ}の分布を表す、ＳＥＴ Ｖ_ＴＨ分布曲線１８４をも含む。ＳＥＴ Ｖ_ＴＨ１８４分布曲線は、ＳＥＴ Ｖ_ＴＨ範囲１８６を有し、ＳＥＴ Ｖ_ＴＨ範囲１８６は、ＳＥＴ分布内のメモリセルの＋／−ｎσ（σはＳＥＴ Ｖ_ＴＨの標準偏差である）によって定義される範囲であり得る。クロスポイントメモリアレイの誤り耐性によって、ｎは、例えば、３と５の間の値、例えば、４となり得る。

いくつかの実施形態において、ＳＥＴ Ｖ_ＴＨ範囲１８６およびＲＥＳＥＴ Ｖ_ＴＨ範囲１９０は、遅れずに、例えば、各分布にプログラミングされた直後に、Ｖ_ＴＨ範囲のスナップショットを表すことができる。ＳＥＴ状態とＲＥＳＥＴ状態の両方のセルのＶ_ＴＨは、経時変化することができる。なぜなら、いくつかの状況では、ＲＥＳＥＴまたはＳＥＴ後、メモリセルのＶ_ＴＨは、値が増加することができるか、または、時間をかけて「ドリフトする（ｄｒｉｆｔ）」ことができるからである。他の状況では、セルのＶ_ＴＨは、時間をかけて減少することもできる。Ｖ_ＴＨのそのような経時変化を説明するために、いくつかの実施形態において、指定Ｖ_ＴＨ範囲１９８が、ＳＥＴ Ｖ_ＴＨ分布曲線１８４内のセルが有し得るＶ_ＴＨ最低値（ＳＥＴの下限、またはＶ_{ＴＨ，ＬＬＳ}）、およびＲＥＳＥＴ Ｖ_ＴＨ分布曲線１９０内のセルが有し得るＶ_ＴＨ最高値（ＲＥＳＥＴ Ｖ_ＴＨの上限、またはＶ_{ＴＨ，ＵＬＲ}）によって定義されることができる。いくつかの実施形態において、Ｖ_{ＴＨ，ＬＬＳ}およびＶ_{ＴＨ，ＵＬＲ}によって区切られるＶ_ＴＨ値範囲は、ＳＥＴ Ｖ_ＴＨ範囲１８６内のＳＥＴ Ｖ_ＴＨ最低値、およびＲＥＳＥＴ Ｖ_ＴＨ範囲１９０内のＲＥＳＥＴ Ｖ_ＴＨ最高値よりも広いことが可能である。

アクセス動作中、所定の瞬間に、メモリセルは指定範囲１９８内のＶ_ＴＨ値のうちの１つをとることができる。いくつかの実施形態において、Ａセル、Ｂセル、およびＣセルを含む抑制セルは、最高値がＶ_{ＴＨ，ＬＬＳ}を超えない、抑制バイアス範囲１９４によって表される抑制バイアスを受けるように構成することができる。このように、抑制セルは、意図せずには切り替えられない。

図３に関連して上で論じたように、ＳＥＴ Ｖ_ＴＨまたはＲＥＳＥＴ Ｖ_ＴＨを超えるバイアスをかけることによって、メモリセルが「獲得」された後、ターゲットセルにわたるバイアスは「保持」電圧値Ｖ_Ｈまで減少し、その電圧で、約Ｉ_Ｈの電流値がメモリセルを流れる。メモリセルにわたるバイアスおよび／またはメモリセルを流れる電流を約Ｖ_Ｈおよび／またはＩ_Ｈを下回らせることによって、ターゲットセルを「解放」すると、メモリセルのＶ_ＴＨは、メモリセルが「スナップバック」前の特徴的な期間にとっていたＶ_ＴＨ値を「回復」する。すなわち、恒久的な相転移が、Ｖ_ＴＨの回復中は発生しない。いくつかの実施形態において、Ｖ_ＴＨは、対数的に時間をかけて回復することができる。例えば、メモリセルは、約１０ナノ秒から約５０ナノ秒の間、継続可能な回復期間内に、そのスナップバック前のＶ_ＴＨの５０％を回復してもよい。回復期間中、メモリセルのＶ_ＴＨは、スナップバック前のＶ_ＴＨ値とＶ_Ｈとの間の値をとることができる。本明細書で「獲得解放方法」ということもある一実施形態において、「解放された」メモリセルの一時的に低下したＶ_ＴＨを、メモリセルに並列にアクセス（ＳＥＴ、ＲＥＳＥＴ、またはＲＥＡＤ）するのに利用することができる。本明細書で「獲得保持方法」ということもある他の実施形態において、「保持」メモリセルの一時的に低下した閾値処理後ターゲットセルバイアスを、メモリセルに並列にアクセス（ＳＥＴ、ＲＥＳＥＴ、またはＲＥＡＤ）するのに利用することができる。図５を参照して、これらの実施形態において、アクセスバイアスがＶ_{ＴＨ、ＬＬＳ}より低い時、抑制メモリセルを意図せず閾値処理することなく、閾値処理されたメモリセルに並列にアクセスすることが可能である。以下では、図６から図８を参照して、クロスポイントアレイ内のメモリセルにアクセスする実施形態を開示する。

図６は、一態様による、クロスポイントメモリアレイ内のメモリセルに並列にアクセスする方法を示すブロック図２００である。方法は、第１の選択列と第１の選択行との間に第１の閾値バイアスをかけることによって、第１の選択列と第１の選択行との間に配置される第１のターゲットメモリセルを閾値処理すること２１０を含む。例えば、第１のバイアスは、第１のターゲットメモリセルの閾値ターゲットセルバイアスであり得る。方法はさらに、第１の選択列とは異なる第２の選択列と第１の選択行とは異なる第２の選択行との間に第２の閾値バイアスをかけることによって、第２の選択列と第２の選択行との間に配置される第２のターゲットメモリセルを閾値処理すること２２０を含む。例えば、第２のバイアスは、第２のターゲットメモリセルの閾値ターゲットセルバイアスであることが可能であり、第１のターゲットメモリセルの閾値ターゲットセルバイアスとほぼ同様であることが可能である。方法はさらに、第１の選択列と第１の選択行との間に第１のアクセスバイアスをかけ、第２の選択列と第２の選択行との間に第２のアクセスバイアスをかけることによって、第１および第２のターゲットメモリセルに並列にアクセルすること２３０を含む。例えば、第１および第２のアクセスバイアスは、閾値処理後ＳＥＴアクセスバイアス、閾値処理後ＲＥＳＥＴアクセスバイアス、または閾値処理後ＲＥＡＤアクセスバイアスであり得る。ターゲットセルが閾値処理された状態（「保持」状態ともいう。図８Ａから図８Ｅに関連して下で論じる「獲得保持」方法参照）である間、または保持状態から第１および第２のターゲットメモリセルを解放した後の減少Ｖ_ｔｈ状態下、例えば、図３に関連して記載するように、閾値処理後もしくはリフレッシュ動作後の回復期間（図７Ａから図７Ｅに関連して下で論じる「獲得解放」方法参照）内に、閾値処理後アクセスバイアスを、第１および第２のターゲットメモリセルにかけることができる。よって、閾値処理後アクセスバイアスの大きさは、第１および第２の閾値バイアスよりも実質的に小さい。

他の態様において、メモリアレイを含むメモリ装置またはシステムは、一実施形態によるクロスポイントメモリアレイ内のメモリセルに並列にアクセスするように構成されたメモリ制御部を含む。メモリ制御部は、第１の選択列と第１の選択行との間に第１の閾値バイアスをかけることによって、第１の選択列と第１の選択行との間に配置される第１のターゲットメモリセルを閾値処理するように構成される。例えば、第１の閾値バイアスは、第１のターゲットメモリセルの閾値ターゲットセルバイアスであり得る。また、メモリ制御部は、第１の選択列とは異なる第２の選択列と第１の選択行とは異なる第２の選択行との間に第２の閾値バイアスをかけることによって、第２の選択列と第２の選択行との間に配置される第２のターゲットメモリセルを閾値処理するように構成される。例えば、第２の閾値バイアスは、第２のターゲットメモリセルの閾値ターゲットセルバイアスであることが可能であり、第１のターゲットメモリセルの閾値ターゲットセルバイアスとほぼ同様であることが可能である。また、メモリ制御部は、第１の選択列と第１の選択行との間に第１のアクセスバイアスをかけ、第２の選択列と第２の選択行との間に第２のアクセスバイアスをかけることによって、第１および第２のメモリセルに並列にアクセスするように構成される。例えば、第１および第２のアクセスバイアスは、閾値処理後ＳＥＴアクセスバイアス、閾値処理後ＲＥＳＥＴアクセスバイアス、または閾値処理後ＲＥＡＤアクセスバイアスであり得る。ターゲットセルが閾値処理された状態（「保持」状態ともいう。図８Ａから図８Ｅに関連する下で論じる「獲得保持」参照）である間、または保持状態から第１および第２のターゲットメモリセルを解放した後の減少Ｖ_ｔｈ状態下、例えば、図３に関連して記載するように、閾値処理後もしくはリフレッシュ動作後の回復期間（図７Ａから図７Ｅに関連する下に論じる「獲得解放」参照）内に、閾値処理後アクセスバイアスを、第１および第２のメモリセルにかけることができる。よって、閾値処理後アクセスバイアスの大きさは、第１および第２の閾値バイアスよりも実質的に小さい。一実施形態において、アクセスバイアスは、大きさが、第１および第２の閾値バイアスの約１／２よりも小さい。他の実施形態において、アクセスバイアスは、大きさが、第１および第２の閾値バイアスの約１／３よりも小さい。ただし、アクセスバイアスの特定値が、次の動作ですでに利用可能か希望され得る好都合なレベルであるよう選択されてもよいことが理解されるであろう。

いくつかの実施形態において、「獲得保持」方法と「獲得解放」方法の両方において、アクセス動作を組み合わせることが可能である。例えば、第１のアクセスバイアスは、閾値処理後ＳＥＴアクセスバイアス、閾値処理後ＲＥＳＥＴアクセスバイアス、および閾値処理後ＲＥＡＤアクセスバイアスのうちの１つであることが可能であり、第２のアクセスバイアスは、閾値処理後ＳＥＴアクセスバイアス、閾値処理後ＲＥＳＥＴアクセスバイアス、および閾値処理後ＲＥＡＤアクセスバイアスのうちの異なる１つであることが可能である。

図７Ａから図７Ｅは、適切な数のターゲットメモリを個々に閾値処理して「解放」することによって、そのターゲットメモリセルを「獲得」することと、その後、そのターゲットメモリセルに並列にアクセス（例えば、ＳＥＴアクセス）することを含む、一実施形態によるクロスポイントメモリアレイ内でメモリセルに並列にアクセスする「獲得解放」方法を表す。図７Ａは、メモリセルがアクセスされる時のクロスポイントアレイの列および行の電圧−時間曲線を概略的に示すグラフ２００を概略的に示す。図示の実施形態は、ＳＥＴアクセス動作を表す。しかし、本明細書の開示を考慮して、記載の概念は、一般に、ＲＥＳＥＴアクセス動作およびＲＥＡＤアクセス動作に適用可能であることが理解されるであろう。グラフ２００のｙ軸とｘ軸はそれぞれ、列または行の電圧、およびアクセス動作中の対応する時間を表す。図７Ｂから図７Ｅは、メモリセルがアクセスされる時のクロスポイントメモリアレイの様々なセル構成を概略的に示す。明瞭にするため、４行（上から下に、２６６ａ−ｄ）と４列（左から右に、２６２ａ−ｄ）のみを、クロスポイントアレイ内に示し、ターゲットセルＴを○で表し、Ａセル（すなわち、選択列にそった抑制セル）を□で表し、Ｂセル（すなわち、選択行に沿った抑制セル）を△で表し、Ｃセル（すなわち、非選択抑制行、および非選択抑制列にそった残りすべての抑制セル）を×で表す。

図７Ｂを参照して、メモリセルに並列にアクセスする「獲得解放」方法は、第１の選択列２６２ｂと第１の選択行２６６ｃとの間に第１の閾値ターゲットセルバイアスをかけることによって、第１のターゲットメモリ（Ｔ_１）セル２７０ａを閾値処理することを含む。第１のバイアスは、図示の実施形態において、Ｖ_{ＴＨ ＳＥＴ}バイアスである。図７Ａを参照して、第１のターゲットメモリセルを閾値処理することは、初めに、すべての列を列抑制電圧レベルＶ_{ＣＯＬ ＩＮＨ}１３０までプリチャージし、すべての行を行抑制電圧レベルＶ_{ＲＯＷ ＩＮＨ}１２０までプリチャージすることを含む。すなわち、まず、すべてのセルが、大きさが（Ｖ_{ＣＯＬ ＩＮＨ}−Ｖ_{ＲＯＷ ＩＮＨ}）であることができるＣセルバイアスを有する。

一実施形態において、Ｖ_{ＣＯＬ ＩＮＨ}およびＶ_{ＲＯＷ ＩＮＨＩＢＩＴ}はそれぞれ、Ｖ_{ＴＨ ＳＥＴ}の約１／４と３／４の間の値、例えば、約Ｖ_{ＴＨ ＳＥＴ}／２をとることができる。一実施形態において、Ｃセルバイアスは、約０とＶ_{ＴＨ ＳＥＴ}の１０％の間であることが可能である。

また、Ｔ_１セル２７０ａの閾値処理は、初期時間ｔ＝ｔ_０で、第１の選択列２６２ｂの電圧レベルをＶ_{ＣＯＬ ＴＨ}まで増加させることと、第１の選択行２６２ｃの電圧レベルをＶ_{ＲＯＷ ＴＨ}まで（大きさの絶対値で）増加させることと、を含む。図７Ａを参照して、電圧レベルを第１の閾値処理イベントまで増加させることは、第１の選択列電圧−時間（Ｖ−Ｔ）曲線２１６ａの立ち上がりエッジ、および第１の選択行電圧−時間（Ｖ−Ｔ）曲線２２０ａの（大きさの絶対値での）立ち上がりエッジによって表される。第１の閾値処理イベントは、ターゲットセル２７０ａが、ある持続時間、閾値ターゲット（Ｔ）セルバイアス１４６下に置かれている時、ｔ＝ｔ_ＴＨ１で発生することが可能である。一実施形態において、Ｔセルバイアス１４６は、大きさがＶ_{ＣＯＬ ＴＨ}＋Ｖ_{ＲＯＷ ＴＨ}）であることが可能である。一実施形態において、ｔ＝ｔ_ＴＨ１は、第１の選択列電圧−時間（Ｖ−Ｔ）曲線２１６ａおよび第１の選択行電圧−時間（Ｖ−Ｔ）曲線２２０ａがピークに達する時、発生することができる。

図７Ｂを参照して、Ｔ１セル２７０ａを閾値処理することは、さらに、第１の選択列２６２ｂと抑制行２６６ａ、２６６ｂ、および２６６ｄとの間に閾値処理前Ａセルバイアス１４２（図４のＡセルバイアス１４２と同様）をかけることによって、選択列２６２ｂと抑制行２６６ａ、２６６ｂ、および２６６ｄとの間の複数の第１の抑制メモリ（Ａ）セルを抑制することを含む。また、Ｔ１セル２７０ａを閾値処理することは、第１の選択行２６６ｃと抑制列２６２ａ、２６２ｃ、および２６２ｄとの間に閾値処理前Ｂセルバイアス１３４（図４のＢセルバイアス１３４と同様）をかけることによって、選択行２６６ｃと抑制列２６２ａ、２６２ｃ、および２６２ｄとの間の複数の第２の抑制メモリ（Ｂ）セルを抑制することを含む。図４と同様に、Ａセルにわたって閾値処理前Ａセルバイアス１４２を提供するためと、Ｂセルにわたって閾値処理前Ｂセルバイアス１３４を維持するために、抑制列２６２ａ、２６２ｃ、および２６２ｄの電圧レベル、ならびに抑制行２６６ａ、２６６ｂ、および２６６ｄの電圧レベルがそれぞれ、Ｖ_{ＣＯＬ ＩＮＨ}とＶ_{ＲＯＷ ＩＮＨ}に維持される。結果として、図４と同様に、Ｔセルバイアス１４６が、ターゲットセル２７０ａにわたってかけられる。

図７Ｂを参照したまま、Ｔ_１セル２７０ａを閾値処理することは、さらに、抑制列２６２ａ、２６２ｃ、および２６２ｄと抑制行２６６ａ、２６６ｂ、および２６６ｄとの間に閾値処理前Ｃセルバイアス１３８（図４のＣセルバイアス１３８と同様）をかけることによって、抑制列２６２ａ、２６２ｃ、および２６２ｄと抑制行２６６ａ、２６６ｂ、および２６６ｄとの間の複数の第３の抑制メモリ（Ｃ）セルを抑制することを含む。図４と同様に、抑制列と抑制行とにそれぞれ、Ｖ_{ＣＯＬ ＩＮＨ}およびＶ_{ＲＯＷ ＩＮＨ}を提供することによって、閾値処理前Ｃセルバイアス１３８が、抑制列２６２ａ、２６２ｃ、および２６２ｄ、ならびに抑制行２６６ａ、２６６ｂ、および２６６ｄに沿った複数の第３の抑制Ｃメモリセルにわたって提供されることができる。

第１の抑制バイアス（閾値処理前Ａセルバイアス１４２）と第２の抑制バイアス（閾値処理前Ｂセルバイアス１３４）の大きさを調整することは、クロスポイントアレイの全体の漏洩電流、その結果として、消費電力を最小にするのに重要であり得る。いくつかの実施形態において、電圧レベルＶ_{ＣＯＬ ＩＮＨ}およびＶ_{ＲＯＷ ＩＮＨ}が同様の値をとる時にそうであるように、第１の抑制バイアスの大きさは、第２の抑制バイアスの大きさとほぼ同様である。これらの実施形態において、第３の抑制バイアス（閾値処理前Ｃセルバイアス１３８）は、その大きさを（Ｖ_{ＣＯＬ ＩＮＨ}−Ｖ_{ＲＯＷ ＩＮＨ}）によって表すことができるが、相対的に低く、例えば、約０とＶ_{ＴＨ ＲＥＳＥＴ}の１０％との間であることが可能である。第１の抑制バイアス（閾値処理前Ａセルバイアス１４２）の大きさが、第２の抑制バイアス（閾値処理前Ｂセルバイアス１３４）の大きさと比較すると、実質的に異なる、他の実施形態も可能である。これらの実施形態において、第３の抑制バイアス（閾値処理前Ｃセルバイアス１３８）は、Ｖ_{ＴＨ ＲＥＳＥＴ}の約１０％と３０％との間であることが可能である。

上記のように、第１の閾値処理イベントがｔ＝ｔ_ＴＨ１で発生すると、メモリセルに並列にアクセスする「獲得解放」方法は、第１の選択列Ｖ−Ｔ曲線２１６ａおよび第１の選択行Ｖ−Ｔ曲線２２０ａの（大きさの絶対値での）立ち下がりエッジによって図７Ａに示すように、選択列２６２ｂおよび選択行２６６ｃをそれぞれ、Ｖ_{ＣＯＬ ＩＮＨ}およびＶ_{ＲＯＷ ＩＮＨ}まで戻すことをさらに含む。このプロセスによって、すべてのセルがＣセルバイアス１３８を有するように戻る。この状態を図７Ｃに示す。図示の実施形態において、Ｔ_１セルにわたるバイアスは、Ｖ_Ｈを下回ることが可能であり、それにより、Ｔ_１セルの閾値処理後状態を「解放する」（すなわち、終了させる）。上で論じたように、Ｔ_１セルはこの状態で、閾値処理前の初期Ｖ_ＴＨよりも低いＶ_ＴＨを有する。

図７Ｄを参照して、図示の実装による、メモリセルに並列にアクセスする「獲得解放」方法は、第２の選択列２６２ｃと第２の選択行２６６ｂとの間に第２の閾値ターゲットセルバイアスをかけることによって、第２のターゲットメモリ（Ｔ_２）セル２７０ｂを閾値処理することを含む。Ｔ_２セル２７０ｂの閾値処理に含まれる動作は、Ｔ_１セル２７０ａの閾値処理のための上記動作と同様であり、図７Ａの第２の選択列電圧−時間（Ｖ−Ｔ）曲線２１６ｂおよび第２の選択行電圧−時間（Ｖ−Ｔ）曲線２２０ｂを参照して説明することができる。Ｔ_１セル２７０ａが閾値処理のために選択された時に、Ｔ_２セル２７０ｂが、第３の抑制メモリ（Ｃ）セルのうちの１つ（すなわち、先の抑制列２６２ａ、２６２ｃ、および２６２ｄのうちの１つと先の抑制行２６６ａ、２６６ｂ、および２６６ｄのうちの１つとの間に配置されるメモリセル）から選択される。時間ｔ＝ｔ_ＴＨ２で、第２の選択列２６２ｃの電圧レベルがＶ_{ＣＯＬ ＳＥＬ}まで増加し、第２の選択行２６６ｂの電圧レベルが、Ｖ_{ＲＯＷ ＳＥＬ}まで（大きさの絶対値で）増加する。Ｔ_１セル２７０ａの閾値処理と同様に、Ｔ_２セル２７０ｂの閾値処理は、Ｔ_２２７０ｂが、ある持続時間、Ｔセルバイアス１４６下に置かれた後、時間ｔ＝ｔ_ＴＨ２で、発生することが可能である。

また、Ｔ_１セル２７０ａの閾値処理と同様に、Ｔ_２セル２７０ｂの閾値処理は、第２の選択列２６２ｃと複数の抑制行２６６ａ、２６６ｃ、および２６６ｄとの間に閾値処理前Ａセルバイアス１４２をかけることによって、第２の選択列２６２ｃと抑制行２６６ａ、２６６ｃ、および２６６ｄとの間の複数の第１の抑制メモリ（Ａ）セルを抑制することを含む。また、Ｔ_２セル２７０ｂの閾値処理は、第２の選択行２６６ｂと複数の抑制列２６２ａ、２６２ｂ、および２６２ｄとの間に閾値処理前Ｂセルバイアス１３４をかけることによって、第２の選択行２６６ｂと抑制列２６２ａ、２６２ｂ、および２６２ｄとの間の複数の第２の抑制メモリ（Ｂ）セルを抑制することを含む。また、Ｔ_２セルの閾値処理は、抑制列２６２ａ、２６２ｂ、および２６２ｄと抑制行２６６ａ、２６６ｃ、および２６６ｄとの間に閾値処理前Ｃセルバイアス１３８をかけることによって、抑制列２６２ａ、２６２ｂ、および２６２ｄと抑制行２６６ａ、２６６ｃ、および２６６ｄの間の複数の第３の抑制メモリ（Ｃ）セルを抑制することを含む。

上記のように、ｔ＝ｔ_ＴＨ２でＴ_２セル２７０ｂを閾値処理した後、メモリセルに並列にアクセスする「獲得解放」方法は、第２の選択列電圧−時間（Ｖ−Ｔ）曲線２１６ｂの立ち下がりエッジによって図７Ａに示すように、第２の選択列２６２ｃを列抑制電圧レベルＶ_{ＣＯＬ ＩＮＨ}まで戻すことと、第２の選択行電圧−時間（Ｖ−Ｔ）曲線２２０ｂの（大きさの絶対値での）立ち下がりエッジによって図７Ａに示すように、選択行２６６ｂを行抑制電圧レベルＶ_{ＲＯＷ ＩＮＨ}まで戻すこととをさらに含む。この時点で、すべてのセルが、図７Ｃでクロスポイントアレイ２４０内に示すように、Ｃセルバイアスを有するまで戻される。Ｔ_２セル２７０ｂにわたるバイアスをＶ_Ｈを下回らせることによりＴ_２セル２７０ｂの閾値処理後状態を終了することによって、Ｔ_２セル２７０ｂが「解放」される。上に論じたように、「解放」されると、Ｔ_２セル２７０ｂは、閾値処理前の初期Ｖ_ＨＴよりも低いＶ_ＨＴをとる。

いくつかの実施形態において、メモリセルに並列にアクセスする方法は、閾値処理によって適切な数の追加のターゲットメモリセルを「獲得」することと、その追加のターゲットメモリセルを「解放」することとを含むことが可能である。図７Ａを参照して、単に例として、第３から第６のバイアス（Ｔセルバイアス１４６）をかけることにより閾値処理することによって、第３から第６の選択列と第３から第６の選択行との間に配置される第３から第６のターゲットメモリセルＴ_３−Ｔ_６が、「獲得」されることができ、閾値処理状態を終了することによって「解放」されることができる。Ｔ_３−Ｔ_６セルを追加で「獲得解放」することは、選択列電圧−時間（Ｖ−Ｔ）曲線２１６ｃ−２１６ｆおよび選択行電圧−時間（Ｖ−Ｔ）曲線２２０ｃ−２２０ｆによって表される。第３から第６の閾値処理イベントはそれぞれ、ｔ＝ｔ_ＴＨ３、ｔ＝ｔ_ＴＨ４、ｔ＝ｔ_ＴＨ５、およびｔ＝ｔ_ＴＨ６に発生することが可能である。

一実施形態において、メモリセルに並列にアクセスする「獲得解放」方法は、また、減少したＶ_ＴＨ値を維持するよう閾値処理されたターゲットセルをリフレッシュすることを含む。上で論じたように、「リフレッシュ」すると、閾値処理されたターゲットセルは、初めに、閾値処理前の元のＶ_ＴＨ値よりも小さいＶ_ＴＨ値をとり、そのＶ_ＴＨ値は、徐々に、元のＶ_ＴＨ値を「回復」する。よって、いくつかの実施形態において、図７Ａで選択電圧−時間（Ｖ−Ｔ）曲線２２４によって示すように、ｔ＝ｔ_ＲＥＦで、先の選択行にリフレッシュバイアスをかけることにより閾値処理されたターゲットセルを「リフレッシュ」することによって、低下したＶ_ＴＨ値が維持され得る。

メモリセルに並列にアクセスする「獲得解放」方法は、また、複数のメモリセルを閾値処理する間に選択される列と行との間にアクセスバイアス１６０をかけることによって閾値処理された複数のメモリセルにアクセスすることを含む。アクセス動作は、記憶素子のアモルファスから結晶質への転移を含むＳＥＴアクセス動作、記憶素子の結晶質からアモルファスへの転移を含むＲＥＳＥＴアクセス動作、または相転移を含まないＲＥＡＤアクセス動作であり得る。単に例示的な目的で、ＳＥＴアクセス動作は、図７Ａに、選択行電圧−時間（Ｖ−Ｔ）曲線２２８によって示される。単に例として図７Ｅで、アクセスされる複数のメモリセルは、Ｔ_１セル２７０ａおよびＴ_２セル２７０ｂを含む。これら２つのターゲットセル２７０ａおよび２７０ｂは、アクセス線を共有しない、すなわち、隣接する行線および列線上にあるので、「斜めに」お互いから取り除かれると考えることができる。２つのターゲットセル２７０ａおよび２７０ｂは、アクセス線を共有しないので、Ｔ_２セル２７０ｂが選択されている時は、Ｔ_１セル２７０ａはＣセルバイアスが「見え」、逆もまた同様である。このアプローチは、次のセルがアクセスされている時の、先に選択されたセルの影響を最小にする。この実施形態において、アクセスは、適切な遅延時間内で、例えば、第１の閾値処理イベントの回復期間内またはリフレッシュイベント後の回復期間内で、開始することができるので、Ｔ_１セル２７０ａおよびＴ_２セル２７０ｂは、先に閾値処理されたことによって適切に低下したＶ_ＴＨをとり続ける。いくつかの実施形態において、遅延時間は、約１０ナノ秒から１マイクロ秒の間であり得る。他の実施形態において、遅延時間は、約５０ナノ秒と５００ナノ秒の間であり得る。また、適切に低下したＶ_ＴＨは、例えば、ＡまたはＢセルバイアスよりも小さいＶ_ＴＨ値であり得る。

図７Ａおよび図７Ｅに示すように、複数のメモリセル２７０ａおよび２７０ｂにＳＥＴアクセスすることは、ｔ＝ｔ_{ＡＣＣＥＳＳ}で、第１の選択行２６６ｃおよび第２の選択行２６６ｂの電圧レベルをＶ_{ＲＯＷ ＡＣＣＥＳＳ}まで増加させることを含む。図７Ａを参照して、電圧レベルを増加させることは、選択行電圧−時間（Ｖ−Ｔ）曲線２２８の（大きさの絶対値での）立ち上がりエッジによって表される。いくつかの実施形態において、複数のメモリセル２７０ａおよび２７０ｂにＳＥＴアクセスすることは、第１の選択列２６２ｂおよび第２の選択列２６２ｃの電圧レベルをＶ_{ＣＯＬ ＡＣＣＥＳＳ}（図示せず）まで増加させることをさらに含むことができる。

いくつかの実施形態において、複数のメモリセル２７０ａおよび２７０ｂにＳＥＴアクセスすることは、ターゲットではないセルを抑制することをさらに含む。例えば、図７Ｅで、ｔ＝ｔ_{ＡＣＣＥＳＳ}で、選択列と非選択行との間に適切な閾値処理後Ａ’セルバイアスを提供し、選択行と非選択列との間に適切な閾値処理後Ｂ’セルバイアスを提供し、非選択行と非選択列との間に適切なＣ’セルバイアスを提供することによって、複数の第１の抑制メモリ（Ａ’）セル、複数の第２の抑制メモリ（Ｂ’）、および複数の第３の抑制メモリセル（Ｃ’）を抑制することが可能である。抑制列および行に印加される抑制電圧が、ターゲットセルの閾値処理の結果として低下したＶ_ＴＨ値と比較すると、比例的に小さいことを除いて、ＳＥＴアクセスにおいてＡ’、Ｂ’、およびＣ’セルを抑制することは、Ａ、Ｂ、およびＣセルの閾値処理においてＡ、Ｂ、およびＣセルを抑制することと同様である。また、ターゲットセルにアクセスバイアスを提供することによって、ターゲットセル２７０ａおよび２７０ｂにアクセスすることは、結果的に、ターゲットセル２７０ａおよび２７０ｂに隣接するターゲットではないセルＴ’にわたって同一のアクセスバイアスをかけることになることが可能である。しかし、Ｔ’セルがＴ_１およびＴ_２セルと比較して、同一のバイアスを受ける間、Ｔ’セルへの意図しないＳＥＴアクセスを避けることができる。なぜなら、Ｔ’セルは、閾値処理されたＴ_１およびＴ_２セルと比較して、より高いＶ_ＴＨをとるからである。すなわち、セルアクセスバイアス１６０の大きさが、閾値Ｔセルバイアス１４６と比較すると、実質的により小さい間、Ｔ_１およびＴ_２セルにＳＥＴアクセスすることができる。なぜなら、閾値電圧は、スナップバック閾値処理現象の結果、低下しているからである。他方で、同一のセルアクセスバイアス１６０は、ターゲットではないＴ’セルを閾値処理するのには不十分である。

図８Ａから図８Ｅは、閾値処理によって適切な数のターゲットメモリセルを「獲得」することと、アクセス（例えば、ＳＥＴアクセス）されるまでターゲットメモリセルを「保持」することとを含む、他の実施形態による、クロスポイントメモリアレイ内でメモリセルに並列にアクセスする「獲得保持」方法を表す。グラフ３００は、メモリセルが並列にアクセスされる時のクロスポイントアレイの列および行の電圧−時間曲線を概略的に示す。図７Ａから図７Ｅと同様に、図示の実施形態は、ＳＥＴアクセス動作を表すが、本明細書の開示を考慮して、記載の概念は、一般的に、ＲＥＡＤアクセス動作はもちろん、ＲＥＳＥＴアクセス動作にも適用可能であることが理解されるであろう。ｙ軸は列または行の電圧を表し、ｘ軸は時間を表す。

図８Ｂから図８Ｅは、アクセスされているメモリセルを含むクロスポイントメモリアレイの様々なセル構成を概略的に示す。明瞭にするため、４行（上から下に、３６６ａ−ｄ）および４列（左から右に、３６２ａ−ｄ）のみをクロスポイントアレイ内に示し、ターゲットセルＴを○で表し、Ａセル（すなわち、選択列にそった抑制セル）を□で表し、Ｂセル（すなわち、選択行に沿った抑制セル）を△で表し、Ｃセル（すなわち、非選択抑制行および非選択抑制列にわたる残りのすべての抑制セル）を×で表す。

図８Ｂを参照して、メモリセルに並列にアクセスする「獲得保持」方法は、第１の選択列３６２ｂと第１の選択行３６６ｃとの間に第１の閾値バイアス１４６をかけることによって、第１のターゲットメモリ（Ｔ_１）セル３７０ａを閾値処理することを含む。Ｔ_１セル３７０ａの閾値処理のＶ−Ｔ関係を、列電圧−時間（Ｖ−Ｔ）曲線３１６ａおよび行電圧−時間（Ｖ−Ｔ）曲線３２０ａによって図８Ａに表す。Ｔ_１セル３７０ａの閾値処理に含まれる動作は、図７Ｂに関連してＴ_１セル２７０ａの閾値処理に関連して記載した動作とほぼ同様である。同様に、Ｔ_１セル３７０ａの閾値処理は、図７Ｂに関連して同様に記載したように、複数の第１の抑制メモリセル（Ａ）、複数の第２の抑制メモリセル（Ｂ）、および複数の第３の抑制メモリセル（Ｃ）を抑制することを含む。また、図７Ｂと同様に、第１の閾値処理イベントはｔ＝ｔ_ＴＨ１に発生する。

しかし、図７Ｃと対照的に、閾値処理後、メモリセルに並列にアクセスする「獲得保持」方法は、メモリセルを「解放」することを含まない、すなわち、一実施形態によって、図８Ａに示すように、選択列３６２ｂをＶ_{ＣＯＬ ＩＮＨ}１３０まで戻すことと、選択行３６６ｃをＶ_{ＲＯＷ ＩＮＨ}１２０まで戻すこととの双方を含まない。その代わりに、選択行３６６ｃ上の電圧は、行電圧−時間（Ｖ−Ｔ）曲線３１８によって表されるように、行保持電圧レベルＶ_{ＲＯＷ ＨＯＬＤ}まで（大きさの絶対値で）減少する。また、選択列３６２ｂ上の電圧は、列抑制電圧レベル（Ｖ_{ＣＯＬ ＩＮＨ}）１３０まで戻されることが可能である。あるいは、選択列３６２ｂ上の電圧は、列保持電圧レベルＶ_{ＣＯＬ ＨＯＬＤ}（図示せず）まで減少することが可能である。Ｔ_１セル３７０ａにわたって結果として生じるバイアスは、閾値処理後ターゲットセル保持バイアス１６４である。図４に関連して上で論じたように、閾値処理後ターゲットセル保持バイアス１６４は、Ｔ_１セル３７０ａの閾値処理後の状態を維持するのに十分である。

図８Ｄを参照して、カルコゲナイド系クロスポイントメモリアレイに並列アクセスする方法は、第２の選択列３６２ｃと第２の選択行３６６ｂとの間に第２のターゲットセル閾値バイアス１４６をかけることによって、第２のターゲットメモリ（Ｔ_２）セルを閾値処理することを含む。Ｔ_２セル３７０ｂの閾値処理を、列電圧−時間（Ｖ−Ｔ）曲線３１６ｂおよび行電圧−時間（Ｖ−Ｔ）曲線３２０ｂによって図８Ａに表す。Ｔ_２セル３７０ｂの閾値処理に含まれる動作は、図７Ｄに関連してＴ_２セル２７０ｂの閾値処理に関する上記動作とほぼ同様である。図７Ｄと同様に、Ｔ_１セル３７０ａが閾値処理のために選択された時に、Ｔ_２セル３７０ｂが、第３の抑制メモリ（Ｃ）セルの１つ（すなわち、先の抑制列３６２ａ、３６２ｃ、および３６２ｄのうちの１つと先の抑制行３６６ａ、３６６ｂ、および３６６ｄのうちの１つとの間に配置されるメモリセル）から選択される。

Ｔ_２セル３７０ｂが、上記のように、閾値処理されると、メモリセルに並列にアクセスする「獲得保持」方法は、行電圧−時間（Ｖ−Ｔ）曲線３１８ｂによって表されるように、第２の選択行３６６ｂ上の電圧を行保持電圧レベルＶ_{ＲＯＷ ＨＯＬＤ}まで（大きさの絶対値で）低下させることを含む。また、選択列３６２ｃ上の電圧を、列抑制電圧レベル（Ｖ_{ＣＯＬ ＩＮＨ}）１３０まで戻すことができる。あるいは、第２の選択列３６２ｃ上の電圧を、列保持電圧レベルＶ_{ＣＯＬ ＨＯＬＤ}（図示せず）まで戻すことができる。Ｔ_２セル３７０ｂにわたって結果として生じるバイアスは、閾値処理後ターゲットセル保持バイアス１６４である。図４に関連して上で論じたように、閾値処理後ターゲットセル保持バイアス１６４は、Ｔ_２セル３７０ｂの閾値処理後の状態を維持するのに十分である。

また、いくつかの実施形態において、メモリセルに並列にアクセスする「獲得保持」方法は、適切な数の追加のターゲットセルを閾値処理することを含むことができる。例えば、第３から第ＮのターゲットメモリセルＴ_３−Ｔ_Ｎ（図示せず）が、閾値処理によって獲得され、閾値処理後ターゲットセル保持バイアス１６４をかけることによって「保持」されることができる。

「獲得解放」方法と同様に、メモリセルに並列にアクセスする「獲得保持」方法は、複数のメモリセルを閾値処理する間に選択される列と行との間にアクセスバイアス１６０をかけることによって、閾値処理されて保持された複数のメモリセルにアクセスすることをさらに含む。アクセス動作は、記憶素子のアモルファスから結晶質への転移を含むＳＥＴアクセス動作、記憶素子の結晶質からアモルファスへの転移を含むＲＥＳＥＴアクセス動作、または相転移を含まないＲＥＡＤアクセス動作であり得る。単なる例示目的で、ＳＥＴアクセス動作を、選択行電圧−時間（Ｖ−Ｔ）曲線３２８によって図８Ａに示す。単なる例として図８Ｅで、アクセスされる複数のメモリセルは、Ｔ_１セル３７０ａおよびＴ_２セル３７０ｂを含む。

図８Ａおよび図８Ｅに示すように、複数のターゲットメモリセル３７０ａおよび３７０ｂにＳＥＴアクセスすることは、ｔ＝ｔ_{ＡＣＣＥＳＳ}で、第１の選択行３６６ｃおよび第２の選択行３６６ｂの電圧レベルをＶ_{ＲＯＷ ＡＣＣＥＳＳ}まで（大きさの絶対値で）増加させることを含む。図８Ａを参照して、電圧レベルを（大きさの絶対値で）増加させることを、選択行電圧−時間（Ｖ−Ｔ）曲線３２８の（大きさの絶対値での）立ち上がりエッジによって表す。いくつかの実施形態において、複数のメモリセル３７０ａおよび３７０ｂにＳＥＴアクセスすることは、第１の選択列３６２ｂおよび第２の選択列３６２ｃの電圧レベルを（Ｖ_{ＣＯＬ ＩＮＨ}）１３０に維持することをさらに含むことができる。あるいは、第１の選択列３６２ｂおよび第２の選択列３６２ｃの電圧レベルを、Ｖ_{ＣＯＬ ＡＣＣＥＳS}（図示せず）まで増加させることができる。

いくつかの実施形態において、複数のメモリセル３７０ａおよび３７０ｂにＳＥＴアクセスすることは、図７Ｅを参照して論じたのと同様に、ターゲットではないセルを抑制することをさらに含むことができる。例えば、図８Ｅで、ｔ＝ｔ_{ＡＣＣＥＳＳ}に、選択列と非選択行との間に適切な閾値処理後Ａ’セルバイアスを提供し、選択行と非選択列との間に適切な閾値処理後Ｂ’セルバイアスを提供し、非選択行と非選択列との間に適切なＣ’セルバイアスを提供することによって、複数の第１の抑制メモリ（Ａ’）セル、複数の第２の抑制メモリ（Ｂ’）、および複数の第３の抑制メモリセル（Ｃ’）を抑制することができる。

従って、本明細書に記載するように、スナップバック閾値処理イベントは、ターゲットメモリセルにわたるバイアスを直ちに減少させる。多数のセルを順に閾値処理（すなわち、「獲得」）して、その後、Ｖｔｈよりも実質的に小さいＶ_Ｈ（例えば、約１０％から５０％の間の大きさ）で保持状態下でその多数のセルを保持することによって、多数のセルに並列にアクセスする「獲得保持」方法に、この行動を利用することができる。保持された多数のセルは、その後、閾値電圧よりも低いアクセス電圧で同時にアクセスされる。

また、本明細書に記載するように、セルがスナップバック閾値処理されて「解放」されると、「解放された」メモリセルのＶ_ＴＨが回復するのに時間がかかり得る。多数のセルを順に閾値処理（すなわち、「獲得」）して、その後、第１の閾値処置イベントの回復期間内に、またはリフレッシュイベント後の回復期間内に、閾値電圧よりも低いアクセス電圧で多数のセルに並列にアクセスすることによって、多数のセルに並列にアクセスする「獲得解放」方法に、この行動を利用することができる。

また、閾値処理されていないセルは、ターゲットセルの閾値処理とアクセスとの間で高いＶ_ＴＨを維持し、閾値処理されたセルのアクセス電圧は閾値処理されていないセルのＶ_ＴＨよりも実質的に低いので、閾値処理されていないセルの意図しない閾値処理の機会を最小限にする。順次に閾値処理した後、多数のセルに並列にアクセスする上記アプローチは、相変化メモリ技術においてより長いアクセスバイアス部分のために他のアクセス動作（例えば、アモルファスから結晶質への転移を含むＲＥＳＥＴアクセス動作）よりもより長い時間（例えば、数百ナノ秒から数百マイクロ秒）がかかり得るＳＥＴアクセス動作に特に有益であり得る。フルアクセス動作よりもずっと速い（例えば、数ナノ秒から数十ナノ秒）ことが可能な、多数のセルの閾値処理を行い、その後、その多数のセルに同時にＳＥＴアクセスすることによって、より高いＳＥＴ帯域幅を実現することができる。

本発明は、ある実施形態に関して記載したが、本明細書に説明される特徴や利点の全てを提供するわけではない実施形態を含めて、当業者に明らかな他の実施形態も、本発明の範囲内である。さらに、上記の様々な実施形態を組み合わせて、さらなる実施形態を提供することも可能である。また、一実施形態の内容に示されたある特徴を、他の実施形態に組み込むことも可能である。従って、本発明の範囲は、添付の請求項を参照することによってのみ定義される。

Claims (33)

1. 第１の選択列と第１の選択行との間に配置される第１のメモリセル、および前記第１の選択列とは異なる第２の選択列と前記第１の選択行とは異なる第２の選択行との間に配置される第２のメモリセルに並列にアクセスすることであって、並列にアクセスすることは、同時に、前記第１の選択列と前記第１の選択行との間に第１のアクセスバイアスをかけ、前記第２の選択列と前記第２の選択行との間に第２のアクセスバイアスをかけることを含み、
   前記第１のメモリセルにアクセスする前に、前記第１の選択列と前記第１の選択行との間に第１の閾値バイアスをかけることによって、前記第１のメモリセルを閾値処理することと、
   前記第２のメモリセルにアクセスする前に、前記第２の選択列と前記第２の選択行との間に第２の閾値バイアスをかけることによって、前記第２のメモリセルを閾値処理することと、
   前記第２のメモリセルを閾値処理する前に、前記第１のメモリセルにわたるバイアスを保持電圧より低く低下させることおよび／または、前記第１のメモリセルを流れる電流を保持電流より低く低下させることによって、前記第１のメモリセルを保持状態から解放することと、をさらに含む、
   ことを特徴とするクロスポイントアレイ内でメモリセルに並列にアクセスする方法。
2. 第１の選択列と第１の選択行との間に配置される第１のメモリセル、および前記第１の選択列とは異なる第２の選択列と前記第１の選択行とは異なる第２の選択行との間に配置される第２のメモリセルに並列にアクセスすることであって、並列にアクセスすることは、同時に、前記第１の選択列と前記第１の選択行との間に第１のアクセスバイアスをかけ、前記第２の選択列と前記第２の選択行との間に第２のアクセスバイアスをかけることを含み、
   前記第１のメモリセルにアクセスする前に、前記第１の選択列と前記第１の選択行との間に第１の閾値バイアスをかけることによって、前記第１のメモリセルを閾値処理することと、
   前記第２のメモリセルにアクセスする前に、前記第２の選択列と前記第２の選択行との間に第２の閾値バイアスをかけることによって、前記第２のメモリセルを閾値処理することと、
   前記第２のメモリセルを閾値処理することは、前記第１のメモリセルを閾値処理した後の回復期間内に、前記第２のメモリセルを閾値処理すること、をさらに含む
   ことを特徴とするクロスポイントアレイ内でメモリセルに並列にアクセスする方法。
3. 第１の選択列と第１の選択行との間に配置される第１のメモリセル、および前記第１の選択列とは異なる第２の選択列と前記第１の選択行とは異なる第２の選択行との間に配置される第２のメモリセルに並列にアクセスすることであって、並列にアクセスすることは、同時に、前記第１の選択列と前記第１の選択行との間に第１のアクセスバイアスをかけ、前記第２の選択列と前記第２の選択行との間に第２のアクセスバイアスをかけることを含み、
   前記第１のメモリセルにアクセスする前に、前記第１の選択列と前記第１の選択行との間に第１の閾値バイアスをかけることによって、前記第１のメモリセルを閾値処理することと、
   前記第２のメモリセルにアクセスする前に、前記第２の選択列と前記第２の選択行との間に第２の閾値バイアスをかけることによって、前記第２のメモリセルを閾値処理することと、
   前記第２のメモリセルを閾値処理する前に、前記第１のメモリセルにわたるバイアスを保持電圧以上に維持することおよび／または、前記第１のメモリセルを流れる電流を保持電流以上に維持することによって、前記第１のメモリセルを閾値処理後の状態に保持すること、をさらに含む、
   ことを特徴とするクロスポイントアレイ内でメモリセルに並列にアクセスする方法。
4. 並列にアクセスすることは、第１の閾値バイアスおよび第２の閾値バイアスよりも大きさが小さい前記第１のアクセスバイアスおよび前記第２のアクセスバイアスをかけることを含む、
   ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
5. 並列にアクセスすることは、大きさが、前記第１の閾値バイアスおよび前記第２の閾値バイアスの約１／３よりも小さい前記第１のアクセスバイアス、ならびに前記第２のアクセスバイアスをかけることを含む、
   ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
6. 前記第２のメモリセルを閾値処理する前に、前記第１のメモリセルにわたるバイアスを保持電圧より低く低下させることおよび／または、前記第１のメモリセルを流れる電流を保持電流より低く低下させることによって、前記第１のメモリセルを保持状態から解放すること、をさらに含む、
   ことを特徴とする請求項２又は３に記載の方法。
7. 前記第１のメモリセルを前記保持状態から解放した後、前記第１のメモリセルにリフレッシュバイアスをかけることによって、前記第１のメモリセルをリフレッシュすること、をさらに含む、
   ことを特徴とする請求項１に記載の方法。
8. 前記第２のメモリセルを閾値処理することは、前記第１のメモリセルを閾値処理した後の回復期間内に、前記第２のメモリセルを閾値処理することを含む、
   ことを特徴とする請求項１又は３に記載の方法。
9. 前記第２のメモリセルを閾値処理することは、前記第１のメモリセルをリフレッシュした後の回復期間内に、前記第２のメモリセルを閾値処理することを含む、
   ことを特徴とする請求項７に記載の方法。
10. 前記第２のメモリセルを閾値処理する前に、前記第１のメモリセルにわたるバイアスを保持電圧以上に維持することおよび／または、前記第１のメモリセルを流れる電流を保持電流以上に維持することによって、前記第１のメモリセルを閾値処理後の状態に保持すること、をさらに含む、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
11. 前記第２のメモリセルを閾値処理することは、前記第１のメモリセルを閾値処理後の状態に保持しながら、前記第２のメモリセルを閾値処理することを含む、
    ことを特徴とする請求項１０に記載の方法。
12. 前記第１のメモリセルを閾値処理することは、前記第１の選択列と複数の抑制行との間に、第１の抑制バイアスをかけることによって、複数の第１の抑制メモリセルを抑制することを含む、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
13. 前記第１のメモリセルを閾値処理することは、前記第１の選択行と複数の抑制列との間に第２の抑制バイアスをかけることによって、複数の第２の抑制メモリセルを抑制することをさらに含む、
    ことを特徴とする請求項１２に記載の方法。
14. 前記第２の抑制バイアスは、前記第１の抑制バイアスとは異なる、
    ことを特徴とする請求項１３に記載の方法。
15. 前記第１のメモリセルを閾値処理することは、前記抑制列と前記抑制行との間に第３の抑制バイアスをかけることによって、複数の第３の抑制メモリセルを抑制することを含み、前記第３の抑制バイアスは、前記第１の抑制バイアスおよび前記第２の抑制バイアスとは異なる、
    ことを特徴とする請求項１４に記載の方法。
16. 前記第２のメモリセルを閾値処理することは、前記第３の抑制メモリセルのうちの１つから選択された前記第２のメモリセルを閾値処理することを含む、
    ことを特徴とする請求項１５に記載の方法。
17. 並列にアクセスすることは、電圧が第１の抑制バイアスよりも小さく、第２の抑制バイアスよりも小さい前記アクセスバイアスをかけることを含む、
    ことを特徴とする請求項１３に記載の方法。
18. 並列にアクセスすることは、前記第１のメモリセルおよび前記第２のメモリセルを同時にＳＥＴアクセスすること、前記第１のメモリセルおよび前記第２のメモリセルを同時にＲＥＳＥＴアクセスすること、ならびに前記第１のメモリセルおよび前記第２のメモリセルを同時にＲＥＡＤアクセスすることのうちの１つを含む、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
19. 前記第１のメモリセルおよび前記第２のメモリセルは、カルコゲナイド材料を含むセレクタ素子およびメモリ素子のうちの少なくとも１つを含む、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
20. 前記第１のメモリセルおよび前記第２のメモリセルは、オボニック閾値スイッチの形態の前記セレクタ素子を各々含む、
    ことを特徴とする請求項１９に記載の方法。
21. 前記第１のアクセスバイアスは、閾値処理後ＳＥＴアクセスバイアス、閾値処理後ＲＥＳＥＴアクセスバイアス、および閾値処理後ＲＥＡＤアクセスバイアスのうちの１つを含み、前記第２のアクセスバイアスは、閾値処理後ＳＥＴアクセスバイアス、閾値処理後ＲＥＳＥＴアクセスバイアス、および閾値処理後ＲＥＡＤアクセスバイアスのうちの異なる１つを含む、
    ことを特徴とする請求項１乃至３のいずれか一項に記載の方法。
22. 第１の選択列と第１の選択行との間に配置される第１のメモリセル、および前記第１の選択列とは異なる第２の選択列と前記第１の選択行とは異なる第２の選択行との間に配置される第２のメモリセルに並列にアクセスするように構成されたメモリ制御部であって、前記メモリ制御部は、同時に、前記第１の選択列と前記第１の選択行との間に第１のアクセスバイアスをかけ、前記第２の選択列と前記第２の選択行との間に第２のアクセスバイアスをかけるように構成される、メモリ制御部を含み、
    前記メモリ制御部は、
    前記第１のメモリセルにアクセスする前に、前記第１の選択列と前記第１の選択行との間に第１の閾値バイアスをかけることによって、前記第１のメモリセルを閾値処理し、
    前記第２のメモリセルにアクセスする前に、前記第２の選択列と前記第２の選択行との間に第２の閾値バイアスをかけることによって、前記第２のメモリセルを閾値処理する、ように構成されると共に、前記第１のメモリセルおよび前記第２のメモリセルが閾値処理された後、保持状態下の間、カルコゲナイド材料を含む前記第１のメモリセルおよび前記第２のメモリセルに並列にアクセスするようにさらに構成される、
    ことを特徴とするクロスポイントアレイ内でメモリセルに並列にアクセスするように構成されるメモリ装置。
23. 第１の選択列と第１の選択行との間に配置される第１のメモリセル、および前記第１の選択列とは異なる第２の選択列と前記第１の選択行とは異なる第２の選択行との間に配置される第２のメモリセルに並列にアクセスするように構成されたメモリ制御部であって、前記メモリ制御部は、同時に、前記第１の選択列と前記第１の選択行との間に第１のアクセスバイアスをかけ、前記第２の選択列と前記第２の選択行との間に第２のアクセスバイアスをかけるように構成される、メモリ制御部を含み、
    前記メモリ制御部は、
    前記第１のメモリセルにアクセスする前に、前記第１の選択列と前記第１の選択行との間に第１の閾値バイアスをかけることによって、前記第１のメモリセルを閾値処理し、
    前記第２のメモリセルにアクセスする前に、前記第２の選択列と前記第２の選択行との間に第２の閾値バイアスをかけることによって、前記第２のメモリセルを閾値処理する、ように構成されると共に、前記第１のメモリセルおよび前記第２のメモリセルが閾値処理後の回復期間である間、カルコゲナイド材料を含む前記第１のメモリセルおよび前記第２のメモリセルに並列にアクセスするようにさらに構成される、
    ことを特徴とするクロスポイントアレイ内でメモリセルに並列にアクセスするように構成されるメモリ装置。
24. 前記メモリ制御部は、前記第１の選択列と複数の抑制行との間に第１の抑制バイアスをかけることによって、複数の第１の抑制メモリセルを抑制するようにさらに構成される、
    ことを特徴とする請求項２２又は２３に記載のメモリ装置。
25. 前記メモリ制御部は、前記第１の選択行と複数の抑制列との間に第２の抑制バイアスをかけることによって、複数の第２の抑制メモリセルを抑制するようにさらに構成される、
    ことを特徴とする請求項２４に記載のメモリ装置。
26. 前記メモリ制御部は、前記第１の抑制バイアスとは異なる第２の抑制バイアスをかけるようにさらに構成される、
    ことを特徴とする請求項２５に記載のメモリ装置。
27. 前記メモリ制御部は、前記抑制列と前記抑制行との間に第３の抑制バイアスをかけることによって、複数の第３の抑制メモリセルを抑制するようにさらに構成され、前記第３の抑制バイアスは、前記第１の抑制バイアスおよび前記第２の抑制バイアスとは異なる、
    ことを特徴とする請求項２６に記載のメモリ装置。
28. 複数の列を選択することと、
    複数の行を選択することと、
    各選択列と各選択行との間に、各アクセスバイアスを同時にかけることと、
    を含み、
    各アクセスバイアスを同時にかけることは、特有の選択列と特有の選択行との間に配置される各セルを選択することを含み、前記特有の選択列および前記特有の行は、他の選択セルにアクセスするのに用いられないこと、
    選択列と選択行との間に各閾値バイアスをかけることによって、前記選択セルの各々に順次に閾値処理をすること、
    前記セルに同時にアクセスすることは、前記選択セルの各々が閾値処理後の状態である間、前記選択セルに同時にアクセスすることをさらに含む、
    ことを特徴とするメモリセルのアレイ内で複数のセルに同時にアクセスする方法。
29. 前記選択セルの各々は、閾値処理後の回復期間、リフレッシュイベント、および保持状態のうちの１つの後で、前記閾値処理後の状態にある、
    ことを特徴とする請求項２８に記載の方法。
30. 順次に閾値処理をすることは、第１の選択列と複数の抑制行との間に第１の抑制バイアスをかけることによって、複数の第１の抑制メモリセルを抑制することを含む、
    ことを特徴とする請求項２８に記載の方法。
31. 順次に閾値処理することは、前記第１の選択行と複数の抑制列との間に第２の抑制バイアスをかけることによって、複数の第２の抑制メモリセルを抑制することをさらに含む、
    ことを特徴とする請求項３０に記載の方法。
32. 前記第２の抑制バイアスは、前記第１の抑制バイアスとは異なる、
    ことを特徴とする請求項３１に記載の方法。
33. 順次に閾値処理することは、前記抑制列と前記抑制行との間に第３の抑制バイアスをかけることによって、複数の第３の抑制メモリセルを抑制することをさらに含み、前記第３の抑制バイアスは、前記第１の抑制バイアスおよび前記第２の抑制バイアスとは異なる、
    ことを特徴とする請求項３２に記載の方法。