KR20160040446A

KR20160040446A - 적층 인덕터

Info

Publication number: KR20160040446A
Application number: KR1020157026020A
Authority: KR
Inventors: 다이스케 마츠바야시; 미키오 기타오카; 기요히사 야마우치; 미나코 스즈키
Original assignee: 에프디케이 가부시키가이샤
Priority date: 2013-03-25
Filing date: 2014-02-20
Publication date: 2016-04-14
Also published as: CN105051837B; CN105051837A; WO2014155952A1; US20160276093A1; JP2014187276A

Abstract

간편한 공법에 의해, 인덕턴스치의 차를 저감하고, 또한 자기적 간섭의 발생을 억제하는 것이 가능해지는 적층 인덕터를 제공한다. 본 발명에 의하면, 복수의 전기 절연성의 자성층(2) 및 도전 패턴(3a)이 적층되고, 각각의 도전 패턴(3a)이 적층 방향으로 순차적으로 접속됨으로써 권취수 및 코일 직경이 거의 같은 2개의 코일(3)이 형성되고, 2개의 코일(3)이, 양 코일(3) 사이의 가상면에 대하여 미러이미지의 관계가 되도록, 또한 서로의 단부(4)를 상기 가상면에 대하여 반대측이 되는 외주부에 위치시켜 병렬적으로 배치되고, 적층 방향으로 인접하는 도전 패턴(3a) 사이에 동일한 형상을 갖는 전기 절연성의 비자성 패턴(5)이 배치됨과 함께, 코일(3)의 내부에만, 자성층(2) 대신에 전기 절연성의 비자성층(6)을 적층 방향으로 1층 이상 형성했다.

Description

적층 인덕터{LAYERED INDUCTOR}

본 발명은, 적층 형성된 전기 절연성의 자성층 내에, 도전 패턴이 접속된 2개의 코일이 배치된 적층 인덕터에 관한 것이다.

일반적으로, 휴대전화 등의 회로 기판에 파워 인덕터 등으로서 면실장되는 적층 인덕터에 있어서는, 내부에 복수의 코일이 배치되어 있다.

이 종류의 적층 인덕터에 있어서는, 동일한 코일을 병렬적으로 배치한 경우에, 자기 회로나 제조 공정의 위치 정밀도의 변동 등에 기인하여, 인덕턴스치에 차가 발생하거나, 또한 특히 파워 인덕터로서 사용하는 경우에는, 인접하는 코일 사이에서 자기적 간섭이 발생하거나 하여, 한쪽 인덕터의 사용 상황에 따라, 다른쪽 인덕터에서의 인덕턴스치가 변화해 버린다고 하는 문제점이 있었다.

따라서, 종래 하기 특허문헌 1에 있어서는, 그린 시트를 적층하여 2개의 인덕터부를 배치한 적층체에서의 상기 인덕터부 사이에, 두께 방향으로 연장되는 슬릿을 형성하고, 이 슬릿 내에 비자성체를 충전함으로써, 그 비자성체를 사이에 두고 양측에 형성된 인덕터부 사이의 유도 결합을 방지한 혼합 전자 부품이 제안되어 있다.

또한, 하기 특허문헌 2에 있어서는, 절연체 페이스트 및 도체 페이스트를 순차적으로 인쇄함으로써 적층시켜 4개의 인덕터를 배치ㆍ형성한 혼성 집적 회로 부품에 있어서, 상기 인쇄시에 4개의 인덕터 사이에 위치하도록 십자형으로 비자성층을 인쇄하고 중첩하여 형성함으로써, 1개의 인덕터에 있어서 발생한 자속이 인접한 인덕터에 미치는 영향을 상기 비자성층에 의해 억제한 구성이 개시되어 있다.

특허문헌 1 : 일본 특허 공개 평5-308021호 공보 특허문헌 2 : 일본 특허 공개 제2001-358022호 공보

그러나, 상기 종래의 적층 인덕터에 있어서는, 인덕터(코일) 사이에 자성층을 형성하기 위해, 슬릿이나 비자성층을 인쇄하기 위한 스페이스를 확보할 필요가 있어, 설계상의 낭비가 생김과 함께, 슬릿을 형성하여 비자성체를 충전하거나, 또는 각 층마다 십자형의 비자성층을 인쇄하거나 하기 위해, 많은 시간을 요하여 제조 공정수의 증가를 초래한다고 하는 문제가 있었다.

본 발명은, 상기 사정을 감안하여 이루어진 것으로, 간편한 공법에 의해, 인덕턴스치의 차를 저감하고, 또한 자기적 간섭의 발생을 억제하는 것이 가능해지는 적층 인덕터를 제공하는 것을 과제로 하는 것이다.

상기 과제를 해결하기 위해, 청구항 1에 기재된 발명은, 복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차적으로 접속됨으로써 나선형으로 주위를 회전하는 코일이 형성됨과 함께, 상기 코일의 양쪽 단부가 외주부에 인출되는 적층 인덕터에 있어서, 권취수 및 코일 직경이 거의 같은 2개의 상기 코일이, 그 코일 사이의 가상면에 대하여 미러이미지의 관계가 되도록, 또한 서로의 상기 단부를 상기 가상면에 대하여 반대측이 되는 상기 외주부에 위치시켜 병렬적으로 배치됨과 함께, 상기 코일의 내부에만, 상기 자성층 대신에 전기 절연성의 비자성층을 상기 적층 방향으로 1층 이상 형성한 것을 특징으로 하는 것이다.

청구항 2에 기재된 발명은, 복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차적으로 접속됨으로써 나선형으로 주위를 회전하는 코일이 형성됨과 함께, 상기 코일의 양쪽 단부가 외주부에 인출되는 적층 인덕터에 있어서, 권취수 및 코일 직경이 거의 같은 2개의 상기 코일이, 그 코일 사이의 가상면에 대하여 미러이미지의 관계가 되도록, 또한 서로의 상기 단부를 상기 가상면에 대하여 반대측이 되는 상기 외주부에 위치시켜 병렬적으로 배치됨과 함께, 상기 코일의 내부 및 그 코일의 외부이자, 상기 단부가 배치되어 있는 상기 적층 인덕터의 외주 부분에, 상기 자성층 대신에 전기 절연성의 비자성층을 상기 적층 방향으로 1층 이상 형성한 것을 특징으로 하는 것이다.

또한, 청구항 3에 기재된 발명은, 청구항 1 또는 2에 기재된 발명에 있어서, 상기 적층 방향으로 인접하는 상기 도전 패턴 사이에, 그 도전 패턴의 형상에 대응한 형상을 갖는 전기 절연성의 비자성 패턴이 배치됨과 함께, 상기 비자성층이, 상기 비자성 패턴에 연속하여 형성되어 있는 것을 특징으로 하는 것이다.

또, 청구항 1∼3에 기재된 발명에 있어서, 권취수 및 코일 직경이 거의 같다는 것은, 권취수가 동일하고, 또한 코일 직경이 도전 패턴 및 접속부의 인쇄 오차 및/또는 제조 오차의 범위 내에서 같은 것을 말하는 것이다.

청구항 1∼3 중 어느 한 항에 기재된 발명에 의하면, 권취수 및 코일 직경이 거의 같은 2개의 코일을, 그 코일 사이의 가상면에 대하여 미러이미지의 관계가 되도록 배치하고 있기 때문에, 쌍방의 코일에 의해 형성되는 자기 회로가 같아지고, 그 결과 인덕턴스치의 차를 작게 할 수 있다.

또한, 각각의 코일의 내부에, 적어도 1층의 비자성층을 배치함으로써 자기 갭을 형성한 결과, 한쪽 코일에 의해 발생한 자속이, 다른쪽 코일의 내부를 통과하기 어려워지기 때문에, 한쪽 코일이 다른쪽 코일의 인덕턴스에 영향을 미치는 것을 억제할 수 있다.

또한, 종래와 같이, 코일 사이에 슬릿을 형성하거나, 혹은 비절연층을 인쇄할 필요가 없기 때문에, 스페이스적으로 쓸데없는 설계를 회피할 수 있음과 함께, 제조 공정도 용이해진다. 특히, 청구항 3에 기재된 발명에 의하면, 제조시에 비자성층과 비자성 패턴을 동시에 인쇄 등에 의해 형성함으로써, 한층 더 제조 공정의 간편화를 도모할 수 있다.

또한, 청구항 2에 기재된 발명에 있어서는, 상기 코일의 내부에 더하여, 그 코일의 외부이자 코일의 단부가 배치됨으로써 권취수가 많아지는 외주 부분에도 자기 갭이 되는 비자성층을 형성하고 있기 때문에, 적층 인덕터의 제조시의 절단 공정에 있어서, 내부의 코일에 위치 어긋남이 생긴 경우에도, 그 위치 어긋남이 절단 정밀도 범위 내인 것이라면 인덕턴스치에 거의 차가 생기지 않는다. 덧붙여, 저부하시의 직류 중첩 특성도 플랫하게 할 수 있다.

도 1a는, 본 발명의 제1 실시형태를 나타내는 것으로, 코일 배치를 나타낸 평면도이다.
도 1b는, 도 1a의 B-B선 단면도이다.
도 1c는, 도 1a의 C-C선 단면도이다.
도 2a는, 본 발명의 제2 실시형태를 나타내는 것으로, 코일 배치를 나타낸 평면도이다.
도 2b는, 도 2a의 B-B선 단면도이다.
도 2c는, 도 2a의 C-C선 단면도이다.
도 3a는, 본 발명의 제3 실시형태를 나타내는 것으로, 코일 배치를 나타낸 평면도이다.
도 3b는, 도 3a의 B-B선 단면도이다.
도 3c는, 도 3a의 C-C선 단면도이다.
도 4a는, 실시예에 있어서 비교예 1로서 이용한 적층 인덕터의 코일 배치를 나타내는 평면도이다.
도 4b는, 도 4a의 B-B선 단면도이다.
도 4c는, 도 4a의 C-C선 단면도이다.
도 5a는, 실시예에 있어서 비교예 2로서 이용한 적층 인덕터의 코일 배치를 나타내는 평면도이다.
도 5b는, 도 5a의 B-B선 단면도이다.
도 5c는, 도 5a의 C-C선 단면도이다.
도 6a는, 상기 실시예에서의 실시예 1의 직류 중첩 특성을 나타내는 그래프이다.
도 6b는, 상기 실시예에서의 실시예 1의 직류 중첩 특성을 나타내는 그래프이다.
도 7a는, 상기 실시예에서의 실시예 1의 직류 중첩 특성을 나타내는 그래프이다.
도 7b는, 상기 실시예에서의 실시예 2의 직류 중첩 특성을 나타내는 그래프이다.
도 8a는, 상기 실시예에서의 비교예 1의 직류 중첩 특성을 나타내는 그래프이다.
도 8b는, 상기 실시예에서의 비교예 1의 직류 중첩 특성을 나타내는 그래프이다.
도 9a는, 상기 실시예에서의 비교예 2의 직류 중첩 특성을 나타내는 그래프이다.
도 9b는, 상기 실시예에서의 비교예 2의 직류 중첩 특성을 나타내는 그래프이다.
도 10a는, 상기 실시예에 있어서 코일에 위치 어긋남이 생긴 경우의 예를 나타내는 평면도이다.
도 10b는, 상기 실시예에 있어서 코일에 위치 어긋남이 생긴 경우의 예를 나타내는 평면도이다.
도 10c는, 상기 실시예에 있어서 코일에 위치 어긋남이 생긴 경우의 예를 나타내는 평면도이다.

(제1 실시형태)

도 1a, 도 1b, 도 1c는, 본 발명에 따른 적층 인덕터의 제1 실시형태를 나타내는 것으로, 이 적층 인덕터(1)는, 복수의 전기 절연성의 자성층(2) 및 도전 패턴(3a)이 적층되고, 각 층의 도전 패턴(3a)이 적층 방향으로 순차적으로 접속됨으로써 나선형으로 주위를 회전하는 코일(3)이 형성됨과 함께, 코일(3)의 양쪽 단부(4)가 외주부에 인출된 직방체형이며, 외주부에 인출된 코일(3)의 단부(4)가 도시하지 않은 회로 기판의 랜드에 접속됨으로써 면실장되는 것이다.

그리고, 본 실시형태의 적층 인덕터(1)에 있어서는, 자성층(2) 내에, 권취수가 동일하고, 또한 코일 직경이 제조 오차 범위에 있어서 같은 2개의 코일(3)이 서로의 축선을 평행하게 하여 병렬적으로 배치되어 있다. 여기서, 이들 코일(3)은, 그 코일(3) 사이의 가상면에 대하여 서로 미러이미지의 관계가 되도록 배치되어 있다. 또한, 코일(3)은, 서로의 단부(4)를 상기 가상면에 대하여 반대측이 되는 외주부, 구체적으로는 이 적층 인덕터(1)의 긴 변부의 각 모서리 근방에 위치시켜 배치되어 있다.

그리고, 상기 적층 방향으로 인접하는 도전 패턴(3a) 사이에는, 그 도전 패턴(3a)의 형상에 대응한 형상을 갖는 전기 절연성의 비자성 패턴(5)이 배치되어 있다. 또한, 이 적층 인덕터(1)에 있어서는, 코일(3) 사이에는 자기 갭이 형성되어 있지 않고, 코일(3)의 내부에만, 자성층(2) 대신에 자기 갭이 되는 전기 절연성의 비자성층(6)이 상기 적층 방향으로 1층 형성되어 있다. 참고로, 이 비자성층(6)은, 도전 패턴(3a) 사이에 배치된 비자성 패턴(5)에 연속하여 형성되어 있다.

상기 구성으로 이루어진 적층 인덕터(1)를 제조하기 위해서는, 우선 스크린 인쇄법 등에 의해 Ni-Zn계 페라이트재 등의 전기 절연재의 페이스트를 인쇄함으로써 자성층(2)을 형성하고, 이 자성층(2) 상에, 도전 패턴(3a)을 인쇄함과 함께, 그 도전 패턴(3a)을 제외한 부분에 자성층(2)을 인쇄한다. 이어서, 도전 패턴(3a) 상에, 그 도전 패턴(3a)의 형상에 대응한 형상으로 Zn 페라이트재 등의 전기 절연성의 페이스를 인쇄하여 비자성 패턴(5)을 형성하고, 각 비자성 패턴(5)을 제외한 부분에 자성층(2)을 형성한다.

이와 같이 하여, 자성층(2) 중에 도전 패턴(3a)과 비자성 패턴(5)을 교대로 적층함과 함께, 도면 중 5층째에 있어서는, 비자성 패턴(5)과 동일한 Zn 페라이트재 등의 전기 절연성의 페이스를 인쇄하여 비자성층(6)을 형성한다. 이 때에, 비자성층(6)을 비자성 패턴(5)에 연속하여 인쇄하고, 이들을 제외한 부분에 마찬가지로 자성층(2)을 인쇄한다. 이것과 병행하여, 상하의 도체 패턴(3a) 사이를 비아 구멍 등을 이용하여 전기적으로 접속한다. 그리고, 이상의 적층 공정을 다시 반복함으로써, 도 1a∼도 1c에 나타낸 적층 인덕터를 제조할 수 있다.

(제2 실시형태)

도 2a, 도 2b, 도 2c는, 본 발명에 따른 적층 인덕터의 제2 실시형태를 나타내는 것이다. 또, 도 1a∼도 1c에 나타낸 것과 동일한 구성 부분에 관해서는, 동일한 부호를 붙이고 그 설명을 간략화한다.

본 실시형태의 적층 인덕터(10)에 있어서는, 제1 실시형태에 있어서 코일(3)의 내부에 비자성층(6)이 형성되어 있는 층에, 또한 그 비자성층(6) 및 비자성 패턴(5)에 연속하도록 하여, 코일(3)의 외부이자 코일(3)의 단부(4)가 배치되어 있는 외주 부분(7)의 전면(全面)에, 상기 자성층(2) 대신에 전기 절연성의 비자성층(8)이 배치되어 있다.

(제3 실시형태)

도 3a, 도 3b, 도 3c는, 본 발명의 제3 실시형태를 나타내는 것으로, 이 적층 인덕터(20)에 있어서는, 3층째에 도전 패턴(3a) 사이의 비자성 패턴(5)과 연속하도록 하여, 코일(3)의 내부에 비자성층(6)이 형성되어 있음과 함께, 또한 7층째에, 코일(3) 내부의 비자성층(6) 및 도전 패턴(3a) 사이의 비자성 패턴(5)에 연속하도록 하여, 코일(3)의 외부이자 코일(3)의 단부(4)가 배치되어 있는 외주 부분(7)의 전면에, 상기 자성층(2) 대신에 전기 절연성의 비자성층(8)이 배치되어 있다.

이상의 구성으로 이루어진 적층 인덕터(1, 10, 20)에 의하면, 권취수 및 코일 직경이 실질적으로 같은 2개의 코일(3)을, 이들 코일(3) 사이의 가상면에 대하여 서로 미러이미지의 관계가 되도록 배치하고 있기 때문에, 쌍방의 코일(3)에 의해 형성되는 자기 회로가 같아지고, 그 결과 인덕턴스치의 차를 작게 할 수 있다.

더구나, 각각의 코일(3)의 내부에, 1층의 비자성층(6)을 배치함으로써 자기 갭을 형성하고 있기 때문에, 한쪽 코일(3)에 의해 발생한 자속이 다른쪽 코일(3)의 내부를 통과하기 어려워지고, 따라서 한쪽 코일(3)이 다른쪽 코일(3)의 인덕턴스에 영향을 미치는 것을 억제할 수 있다.

또한, 코일(3) 사이에 자기 갭을 배치하지 않았기 때문에, 종래의 적층 인덕터와 같이 코일 사이에 슬릿을 형성하거나, 혹은 비절연층을 인쇄하거나 할 필요가 없고, 따라서 스페이스적으로 쓸데없는 설계를 회피할 수 있음과 함께, 제조시에 비자성층(6)과 비자성 패턴(5)을 동시에 인쇄 등에 의해 형성하고 있기 때문에, 제조 공정의 간편화를 도모할 수도 있다.

또한, 제2 및 제3 실시형태에 나타낸 적층 인덕터(10, 20)에 있어서는, 코일(3)의 내부에 비자성층(6)을 형성함과 함께, 또한 코일(3)의 외부이자 코일(3)의 단부(4)가 배치됨으로써 권취수가 많아지는 외주 부분(7)의 전면에도 비자성층(8)으로 이루어진 자기 갭을 형성하고 있기 때문에, 제조시의 절단 공정에 있어서, 내부의 코일(3)에 위치 어긋남이 생긴 경우에도, 그 위치 어긋남이 절단 정밀도 범위 내인 것이라면 인덕턴스치에 거의 차가 생기지 않는다. 덧붙여, 저부하시의 직류 중첩 특성도 플랫하게 할 수 있다.

실시예

본 발명의 효과를 검증하기 위해, 본 발명에 따른 적층 인덕터로서, 제1 실시형태의 구성을 갖는 적층 인덕터(실시예 1, 「미러이미지, 센터」) 및 제2 실시형태의 구성을 갖는 적층 인덕터(실시예 2, 「미러이미지, 핀」)의 시작품을 제작했다.

또한, 비교예로서, 도 4a∼도 4c 및 도 5a∼도 5c에 나타내는 구성의 적층 인덕터(40, 50)를 제작했다. 도 4a∼도 4c에 나타내는 적층 인덕터(40)는, 제1 실시형태의 적층 인덕터에 있어서, 2개의 코일(31)을, 미러이미지의 관계가 아니라 서로 평행 이동한 관계가 되는 병렬로 배치함과 함께, 코일(3)의 내부에만 배치한 비자성층(6) 대신에, 적층 인덕터(40)의 전면에 걸쳐 비자성층(32)을 비자성 패턴(5)과 연속시켜 형성한 것이다(비교예 1 「병렬, 전면」).

또한, 도 5a∼도 5c에 나타내는 적층 인덕터(50)는, 제1 실시형태의 적층 인덕터에 있어서, 2개의 코일(31)을, 미러이미지의 관계가 아니라 서로 평행 이동의 관계가 되는 병렬로 배치함과 함께, 제1 실시형태와 마찬가지로 코일(3)의 내부에만 비자성층(6)을 배치한 것이다(비교예 2 「병렬, 센터」).

그리고, 이하의 2개의 경우에 관해, 직류 중첩 특성을 측정했다. 또, 이하 2개의 코일(3, 31)을, 각각 3(L1, L2), 31(L1, L2)로 표기한다. 또, 코일(3, 31)은 권취수 및 코일 직경이 동일하다.

우선, 한쪽 코일(3(L1), 31(L1))을 흐르는 전류에 의해 발생하는 자속이, 어느 정도 다른쪽 코일(3(L2), 31(L2))의 인덕턴스치에 영향을 미치는지 확인하기 위해, 다른쪽 코일(3(L2), 31(L2))에 바이어스 전류를 가하지 않은 상태에 있어서, 양자의 직류 중첩 특성을 측정했다.

도 6a, 도 7a, 도 8a 및 도 9a는, 각각 상기 실시예 1, 2 및 비교예 1, 2에서의 측정 결과를 나타내는 것이다.

이들 직류 중첩 특성의 그래프로부터, 실시예 1, 2 및 비교예 2의 적층 인덕터와 같은 코일(3, 31)의 내부에만 비자성층(6)을 배치한 경우, 및 상기 비자성층(6)에 더하여 코일(3, 31)의 내부 및 코일(3)의 단부(4)가 배치되어 있는 외주 부분(7)의 전면에 비자성층(8)을 배치한 경우에, 비교예 1의 적층 인덕터와 비교하여, 상기 다른쪽 코일(3(L2), 31(L2))의 인덕턴스치의 변화가 작고, 따라서 한쪽 코일(3(L1), 31(L1))을 흐르는 전류에 의해 발생하는 자속이, 다른쪽 코일(3(L2), 31(L2))의 인덕턴스치에 미치는 영향이 적은 것이 실증되었다.

이어서, 코일(3(L1, L2), 31(L1, L2))을 흐르는 전류에 의해 발생하는 자속이, 서로 어느 정도의 영향을 미치는지 확인하기 위해, 양쪽 코일(3(L1, L2), 31(L1, L2))에 동일한 바이어스 전류를 가한 경우에 관해 직류 중첩 특성을 측정했다.

도 6b, 도 7b, 도 8b 및 도 9b는, 각각 상기 실시예 1, 2 및 비교예 1, 2에서의 측정 결과를 나타내는 것이다.

이들 그래프에 있어서, 코일(3(L1), 31(L1))과 코일((L2), 31(L2))을 대비함으로써, 마찬가지로 실시예 1, 2 및 비교예 2에 있어서는, 비교예 1보다 양자의 변화가 대폭 작은 것이 실증되었다. 또한, 특히 도 7b의 실시예 2에 있어서는, 인덕턴스치에 국소적으로 급격한 변화가 없고, 그 결과 양쪽 코일(3(L1, L2))에 있어서 안정적인 직류 중첩 특성을 얻을 수 있는 것이 검증되었다.

다음으로, 적층 인덕터의 제조에 있어서는, 일반적으로 복수의 적층 인덕터를 포함하는 적층체를 제조한 후에, 개개의 적층 인덕터로 절단하는 공정이 있고, 대부분의 경우 프레스 커팅에 의해 절단을 행하고 있다. 이 프레스 커팅에 의한 절단에서는, 설계치에 대하여 실제의 절단 개소에 어긋남이 생기고, 그 결과 도 10a, 도 10b, 도 10c에 나타낸 바와 같이, 각 적층 인덕터 내에서의 코일 위치에 변화가 생기는 것을 피할 수 없다.

따라서, 이러한 경우에 인덕턴스가 어느 정도 변화하는지 검증했다.

표 1은, 도 10a∼도 10c의 인덕턴스의 변화를 나타내는 표이며, 실시예 1 「센터」, 실시예 2 「핀」 및 실시예 1의 비자성층(6) 대신에 전면에 걸쳐 비자성층을 형성한 비교예 3 「전면」에 관해, 도 10a∼도 10c에 나타낸 바와 같이, 코일의 외측(외측 하부)과 절단 가장자리의 거리를 변화시킨 경우의 인덕턴스치의 변화를 나타내는 것이다.

표 1에 나타낸 바와 같이, 실시예 1 및 실시예 2에 있어서는, 비교예 3 「전면」과 비교하여 인덕턴스치의 변화량이 작은 것이 실증되었다. 또한, 특히 실시예 2에 의하면, 상기 변화량을 한층 더 작게 할 수 있는 것도 실증되었다.

간편한 공법에 의해, 인덕턴스치의 차를 저감하고, 또한 자기적 간섭의 발생을 억제하는 것이 가능해지는 적층 인덕터를 제공할 수 있다.

1, 10, 20, 40, 50 : 적층 인덕터
2 : 자성층
3 : 코일
3a : 도전 패턴
4 : 단부
5 : 비자성 패턴
6, 8 : 비자성층
7 : 외주 부분

Claims

복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차적으로 접속됨으로써 나선형으로 주위를 회전하는 코일이 형성됨과 함께, 상기 코일의 양쪽 단부가 외주부에 인출되는 적층 인덕터에 있어서,
권취수 및 코일 직경이 거의 같은 2개의 상기 코일이, 그 코일 사이의 가상면에 대하여 미러이미지의 관계가 되도록, 또한 서로의 상기 단부를 상기 가상면에 대하여 반대측이 되는 상기 외주부에 위치시켜 병렬적으로 배치됨과 함께, 상기 코일의 내부에만, 상기 자성층 대신에 전기 절연성의 비자성층을 상기 적층 방향으로 1층 이상 형성한 것을 특징으로 하는 적층 인덕터.
복수의 전기 절연성의 자성층 및 도전 패턴이 적층되고, 각각의 상기 도전 패턴이 상기 적층 방향으로 순차적으로 접속됨으로써 나선형으로 주위를 회전하는 코일이 형성됨과 함께, 상기 코일의 양쪽 단부가 외주부에 인출되는 적층 인덕터에 있어서,
권취수 및 코일 직경이 거의 같은 2개의 상기 코일이, 그 코일 사이의 가상면에 대하여 미러이미지의 관계가 되도록, 또한 서로의 상기 단부를 상기 가상면에 대하여 반대측이 되는 상기 외주부에 위치시켜 병렬적으로 배치됨과 함께, 상기 코일의 내부 및 그 코일의 외부이자 상기 단부가 배치되어 있는 상기 적층 인덕터의 외주 부분에, 상기 자성층 대신에 전기 절연성의 비자성층을 상기 적층 방향으로 1층 이상 형성한 것을 특징으로 하는 적층 인덕터.
제1항 또는 제2항에 있어서, 상기 적층 방향으로 인접하는 상기 도전 패턴 사이에, 그 도전 패턴의 형상에 대응한 형상을 갖는 전기 절연성의 비자성 패턴이 배치됨과 함께, 상기 비자성층은, 상기 비자성 패턴에 연속하여 형성되어 있는 것을 특징으로 하는 적층 인덕터.