KR20160031011A - 광전 반도체 칩 - Google Patents
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Abstract
본 발명은 광전 반도체 칩에 관한 것으로, ALD-층인 캡슐화층(13)은 p-전도성 영역(3)을 등지는 면에서 제 1 미러층(21)을 완전히 커버하고, 부분적으로 제 1 미러층(21)과 직접 접촉한다.
Description
본 발명은 광전 반도체 칩에 관한 것이다.
간행물 WO 2012/171817호는 광전 반도체 칩을 기술한다.
본 발명의 과제는 개선된 효율과 개선된 소전류 거동을 갖는 광전 반도체 칩을 제공하는 것이다.
상기 과제는 청구범위 제 1 항에 따른 광전 반도체 칩에 의해 해결된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 반도체 바디를 포함한다. 반도체 바디는 예를 들어 III-V족 반도체 물질, 예를 들어 질화물 화합물 반도체 물질로 형성된다. 반도체 바디는 n-전도성 영역, p-전도성 영역 및 이들 사이의 활성 영역을 포함하고, 상기 활성 영역은 전자기 복사의 생성을 위해 제공된다. n-전도성 영역과 p-전도성 영역은 예를 들어 반도체 바디의 반도체 물질의 상응하는 도핑에 의해 형성된다.
반도체 바디의 활성 영역에서 생성된 전자기 복사는 예를 들어 UV-복사, 적외선 복사 및/또는 가시광이다. 전자기 복사는 예를 들어 활성 영역의 통전에 의해 형성된다. 전자기 복사는 적어도 부분적으로 반도체 바디의 외부면을 통해 반도체 바디에서 방출된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 제 1 미러층을 포함하고, 상기 미러층은 활성 영역에서 생성된 전자기 복사의 반사를 위해 제공된다. 제 1 미러층은 예를 들어 반도체 바디의 제 1 주요면에 배치된다. 작동 시 활성 영역에서 생성된 전자기 복사의 대부분은 제 1 주요면에 대향 배치된 제 2 주요면을 통해 광전 반도체 칩에서 방출된다. 이 경우 반도체 바디의 활성 영역에서 생성된 전자기 복사는 부분적으로 제 1 미러층에 입사하고, 상기 미러층으로부터 반도체 바디의 외부면의 방향으로, 특히 제 2 주요면의 방향으로 반사되고, 거기에서 상기 전자기 복사를 부분적으로 방출한다.
미러층은 특히 금속으로 형성된다. 예를 들어 미러층은 하기 금속들 중 하나를 포함하거나 그것으로 이루어진다:은, 알루미늄. 상기 금속들은 가시광에 대해 양호한 내지 매우 양호한 반사율을 갖지만, 광전 반도체 칩의 작동 시 처럼 전자기장이 존재하는 경우라면, 특히 확산 또는 일렉트로마이그레이션 경향이 있는 단점을 가질 수 있다. 또한 상기 금속들은 특히 습윤한 환경에서 산화되고, 이는 작동 시간이 증가할수록 반도체 바디의 반사율과 효율을 점점 더 많이 감소시킨다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 적어도 3개의 캡슐화층을 포함한다. 광전 반도체 칩은 제 1 캡슐화층, 제 2 캡슐화층 및 제 3 캡슐화층을 포함할 수 있다. 적어도 3개의 캡슐화층은 각각 전기 절연되도록 형성되고 이를 위해 전기 절연 물질로 형성된다. 캡슐화층들은 각각 하나의 이상의 층을 포함할 수 있다. 상이한 캡슐화층들은 상기 층의 제조를 위한 상이한 방법 및/또는 상이한 물질 조성 및/또는 광전 반도체 칩 내에 상이한 배치에 의해 서로 구분될 수 있다.
캡슐화층들은 특히, 제 1 미러층으로부터 광전 반도체 칩의 다른 영역으로 재료의 확산을 저지하기 위해 및/또는 제 1 미러층으로 분위기 가스 및/또는 습기의 침투를 저지하거나 방지하기 위해 및/또는 광전 반도체 칩의 영역을 다른 광전 반도체 칩으로부터 전기 절연하기 위해 제공된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 1 미러층은 p-전도성 영역의 하부면에 배치된다. p-전도성 영역의 하부면은 예를 들어 n-전도성 영역을 등지는 반도체 바디의 면이다. 미러층은 p-전도성 영역과 접촉할 수 있다. 제 1 미러층은 특히 광전 반도체 칩의 작동 시 p-전도성 영역 내로 전류를 인가하기 위해 이용될 수도 있다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 활성 영역은 제 1 미러층을 등지는 p-전도성 영역의 면에 배치되고, n-전도성 영역은 p-전도성 영역을 등지는 활성 영역의 면에 배치된다. 즉, 활성 영역은 p-전도성 영역과 n-전도성 영역 사이에 배치되고, 이 경우 n-전도성 영역을 등지는 p-전도성 영역의 하부면에 제 1 미러층이 배치된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 1, 제 2 및 제 3 캡슐화층은 부분적으로 반도체 바디의 외부면을 커버한다. 캡슐화층은 부분적으로 반도체 바디의 외부면을 따라 연장되고, 상기 캡슐화층들 중 적어도 하나의 캡슐화층은 반도체 바디와 직접 접촉할 수 있다. 예를 들어 제 1 캡슐화층은 부분적으로 반도체 바디와 직접 접촉한다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 3 캡슐화층은 p-전도성 영역을 등지는 제 1 미러층의 면을 완전히 커버하고, 부분적으로 제 1 미러층과 직접 접촉한다. 이 경우, 제 3 캡슐화층과 제 1 미러층 사이의 적어도 부분적으로 적어도 하나의 다른 층, 예를 들어 금속 층이 배치되는 것이 가능하다. 그러나 제 3 캡슐화층이 제 1 미러층과 직접 접촉하는 적어도 하나의 영역이 제공된다. 거기에서 제 3 캡슐화층은 예를 들어 미러층 위에 직접 적층될 수 있다. 제 3 캡슐화층은 p-전도성 영역을 등지는 미러층의 면을 빈틈없이 커버하고, 이 경우 미러층은 예를 들어 p-전도성 영역을 향한 하부면에서 직접 p-전도성 영역에 인접하고, 제 1 미러층의 나머지 노출 외부면은 제 3 캡슐화층에 의해 둘러싸인다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 1 미러층의 측면 영역에서 제 2 캡슐화층과 제 3 캡슐화층은 부분적으로 서로 직접 접촉한다. 제 1 미러층의 측면의 영역은 예를 들어 제 1 미러층에 대해 래터럴 방향으로 이격되어 배치된 영역이다. 제 1 래터럴 방향은, 제 1 미러층의 주연장 평면에 대해 평행하게 연장되는 방향이다. 미러층의 측면에서, 특히 제 3 캡슐화층과 제 1 미러층이 서로 직접 접촉하는 영역에 대해 이격되어 제 2 캡슐화층과 제 3 캡슐화층이 서로 직접 접촉한다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 3 캡슐화층과 제 2 캡슐화층은 ALD-층이다. 즉, 적어도 상기 2개의 캡슐화층, 경우에 따라서 다른 캡슐화층들도 예를 들어 제 1 캡슐화층처럼 ALD(Atomic Layer Deposition, 원자층 증착)-방법에 의해 제조된 층이다. ALD-방법에 의해 매우 얇은 층이 형성될 수 있고, 상기 층은 다결정 또는 비정질 구조를 갖는다. ALD에 의해 제조된 층은 층이 제조되는 반응 사이클의 개수에 비례해서 성장하기 때문에, 이러한 ALD-층의 층 두께의 정확한 제어가 가능하다. ALD-방법에 의해 특히 균일한 층들, 즉 균일한 두께의 및/또는 특히 균일한 물질 조성의 층들이 제조될 수 있다. 또한 ALD-방법은 단층 성장에 의한 고밀도 및 결정 결함이 거의 없는 층의 제조를 가능하게 한다.
적어도 제 2 및 제 3 캡슐화층은 예를 들어 플래시-ALD, 광유도성 ALD와 같은 ALD-방법 또는 다른 ALD-방법에 의해 제조된다. 또한 특히 100℃ 이상의 온도에서 캡슐화층이 증착되는 고온-ALD-방법도 이용될 수 있다.
ALD-방법에 의해 제조된 캡슐화층은 반도체 기술의 전자현미경 조사 및 다른 분석 방법에 의해 예를 들어 종래의 CVD(Chemical Vapor Deposition, 화학 기상 증착)과 같은 대안적 방법에 의해 제조되는 층들과 명백하게 구별될 수 있다. 캡슐화층이 ALD-층인 특징은 따라서 완성된 광전 반도체 칩에서 검출될 수 있는 구체적인 특징이다.
ALD-층인 캡슐화층은 전기 절연 물질로 형성되고, 예를 들어 0.05 nm 내지 최대 500 nm, 특히 적어도 30 nm 내지 최대 50 nm, 예를 들어 40 nm의 두께를 갖는다. 캡슐화층은 상하로 배치된 다수의 하부층들을 포함할 수 있다. 캡슐화층은 예를 들어 하기 물질들을 포함하거나 이것으로 이루어진다: Ta2O5, Al2O3, AIN, SiO2. 특히, ALD-층인 캡슐화층은 상기 물질들의 조합을 포함한다. ALD-층은 이 경우 바람직하게 이산화규소 및/또는 질화규소를 포함하지 않는다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 반도체 바디를 포함하고, 상기 반도체 바디는 n-전도성 영역, 전자기 복사의 생성을 위해 제공된 활성 영역 및 p-전도성 영역을 포함한다. 또한 광전 반도체 칩은 전자기 복사의 반사를 위해 제공된 제 1 미러층을 포함한다. 광전 반도체 칩은 또한 제 1, 제 2 및 제 3 캡슐화층을 포함하고, 이 경우 캡슐화층들은 각각 전기 절연 물질로 형성된다. 제 1 미러층은 p-전도성 영역의 하부면에 배치되고, 활성 영역은 제 1 미러층을 등지는 p-전도성 영역의 면에 배치되고, n-전도성 영역은 p-전도성 영역을 등지는 활성 영역의 면에 배치된다. 광전 반도체 칩의 이러한 실시예에 따라 제 1, 제 2 및 제 3 캡슐화층은 반도체 바디의 외부면을 커버하고, 제 3 캡슐화층은 p-전도성 영역을 등지는 제 1 미러층의 면을 완전히 커버하고, 이 경우 부분적으로 제 1 미러층과 직접 접촉한다. 제 1 미러층의 측면의 적어도 하나의 영역에서 제 2 캡슐화층과 제 3 캡슐화층은 부분적으로 서로 직접 접촉하고, 제 2 및 제 3 캡슐화층은 ALD-층이다.
여기에 설명된 광전 반도체 칩은 특히 하기 사항들에 기초한다: 광전 반도체 칩, 특히 발광다이오드 칩은 내구성의 보장을 위해 주변의 습기의 작용에 대해 확실하게 보호되어야 한다. 특히 전계 내에서 이동 및 산화 경향이 있는 물질, 예를 들어 은으로 형성된, 광전 반도체 칩 내의 미러층들은 습기 또는 다른 분위기 가스의 침투에 대해 예를 들어 금속 캡슐화부에 의해 보호될 수 있다. 이러한 금속 캡슐화부는 그러나 대개 복사를 흡수하고, 따라서 광전 반도체 칩의 효율을 감소시킬 수 있다.
이 경우 제 1 미러층은 특히, ALD-층인 제 3 캡슐화층에 의해 완전히 커버된다. 이는 습기 및 분위기 가스의 침투에 대해 제 1 미러층의 특히 효과적인 보호를 제공한다. 제 1 미러층은 ALD-층에 의해 보장되는 특히 양호한 보호로 인해 반도체 바디의 외부 측면에 특히 가깝게 안내되고, 이 경우 광전 반도체 칩의 제조 동안 제 1 미러층의 손상은 불가능하다. 그에 따라 제 1 미러층의 반사 면이 가능한 한 확장됨으로써 광전 반도체 칩의 효율이 증가할 수 있다. 효율의 추가 증가는, ALD-층인 캡슐화층들이 특히 얇게 그리고 복사 투과 물질로 형성될 수 있음으로써 제공된다. 따라서 광전 반도체 칩 내에서 전자기 복사의 바람직하지 않은 흡수는 감소한다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 반도체 칩은 제 2 미러층을 포함하고, 상기 미러층은 반도체 칩을 등지는 제 3 캡슐화층의 하부면에 배치되고, 이 경우 제 2 미러층은 반도체 바디의 외부면을 래터럴 방향으로 돌출한다.
제 2 미러층은 제 1 미러층과 동일한 물질로 형성될 수 있다. 제 2 미러층은, 그 밖에 광전 반도체 칩의 광흡수 영역을 반사성으로 형성하기 위해 그리고 이로써 광전 반도체 칩의 효율을 더 높이기 위해 이용된다. 제 2 미러층은 전기 전도성으로 형성될 수 있다. 이로 인해 제 2 미러층은 예를 들어 반도체 바디의 n-전도성 영역에 도전 접속될 수 있고, 광학 특성 외에도 반도체 바디의 n-전도성 영역 내로 전류 인가를 위해 이용된다.
캡슐화층들 중 적어도 어떤 캡슐화층들은 제 1 미러층과 제 2 미러층 사이에 적어도 간접적으로 위치할 수 있다. 이로 인해 예를 들어 제 3 및 경우에 따라서 다른 캡슐화층들은 제 1 미러층과 제 2 미러층 사이의 전기 절연을 형성할 수 있다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 2 미러층은 반도체 바디의 외부면을 래터럴 방향으로 돌출한다. 캡슐화층들 중 적어도 어떤 캡슐화층들은 반도체 바디를 향한 제 2 미러층의 측면에서 연장될 수 있다. 제 2 미러층은 작동 시 반도체 바디에서 생성된 전자기 복사의 반사를 위해 제공된다.
제 2 미러층은 반도체 바디를 반도체 바디의 주연장 평면에 대해 평행하게 연장된 래터럴 방향으로 돌출한다. 제 2 미러층은 즉, 반도체 바디를 지나 측면으로 돌출한다. 이로 인해 제 2 미러층은 반도체 바디의 측면으로부터 방출된 후에 제 2 미러층의 방향으로 연장되는 전자기 복사도 반사할 수 있다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 1 캡슐화층은 반도체 바디의 외부면에서 활성 영역으로부터 p-전도성 영역을 따라 제 1 미러층의 측면까지 연장된다. 이 경우 제 1 캡슐화층은 부분적으로 제 1 미러층과 직접 접촉한다. 특히 제 1 캡슐화층은 제 1 미러층과 직접 접촉한다. 제 1 캡슐화층은 예를 들어 ALD-층이 아니다. 제 1 캡슐화층은 예를 들어 CVD-방법에 의해 제조될 수 있고, 예를 들어 SiO2 및/또는 SiN으로 형성된 하부층들을 포함할 수 있다. 이 경우 SiN-하부층들은 바람직하게 SiO2-하부층들보다 얇게 형성된다. 하부층들은 예를 들어 수직 방향으로, 층의 성장 방향에 대해 평행하게, 적층될 수 있다. 제 1 캡슐화층은 예를 들어 SiO2로 형성된 하부층을 포함할 수 있고, 상기 하부층은 130 nm 내지 170 nm, 특히 150 nm의 두께를 갖는다. 상기 하부층 위에 직접 다른 하부층이 적층될 수 있고, 상기 다른 하부층은 SiN으로 형성되고, 10 nm 내지 14 nm, 특히 12 nm의 두께를 갖는다. 제 1 캡슐화층은 SiO2 및 SiN으로 형성된 상기 하부층들의 하나 이상의 시퀀스를 포함할 수 있다.
제 1 캡슐화층에 의해 커버된 영역은 ALD-층의 형성 시, 예를 들어 제 2 캡슐화층의 형성 시 이용되는 것과 같은 물질들로부터 제 1 캡슐화층에 의해 보호될 수 있다. 예를 들어 제 1 캡슐화층에 의해 커버된 반도체 바디는 ALD-층인 후속 캡슐화층들의 형성 시 이용되는 산소 또는 오존 같은 전구체에 대해 제 1 캡슐화층에 의해 보호될 수 있다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 제 4 캡슐화층을 포함하고, 상기 캡슐화층은 반도체 바디를 등지는 제 3 캡슐화층의 면을 완전히 커버하고, 적어도 부분적으로 제 3 캡슐화층과 직접 접촉한다. 제 4 캡슐화층은 예를 들어 ALD-층이 아닌 층일 수도 있다. 상기 층은 이 경우 ALD-방법에 의해 증착되는 것이 아니라, 예를 들어 CVD-방법에 의해 증착된다. 제 4 캡슐화층은 예를 들어 제 1 캡슐화층과 동일하게 형성될 수 있고, ALD-층의 제조시 사용된 물질에 대한 커버된 영역의 보호 기능도 형성할 수 있다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 ALD-층인 제 5 캡슐화층을 포함하고, 이 경우 제 5 캡슐화층은 반도체 바디의 적어도 n-전도성 영역의 외부면을 완전히 커버하고, 부분적으로 반도체 바디의 옆에서 제 2 캡슐화층과 직접 접촉한다. 반도체 바디의 노출 영역이 제 5 캡슐화층 없이 커버되지 않았다면 제 5 캡슐화층에 의해 커버될 수 있고, 거기에서 또한 제 5 캡슐화층과 직접 접촉한다. 제 5 캡슐화층은 예를 들어 제 2 캡슐화층과 동일하게 형성될 수 있다. 상기 제 5 캡슐화층은 즉 제 2 캡슐화층과 동일한 두께와 동일한 물질 조성을 포함할 수 있다.
제 5 캡슐화층은 반도체 바디의 측면으로, 즉 예를 들어 래터럴 방향으로 반도체 바디에 대해 이격되어, 제 2 캡슐화층과 직접 접촉한다. 제 5 캡슐화층과 제 2 캡슐화층은 즉 적어도 하나의 공통 접촉점(이하 삼중점이라고도 함)을 포함하고, 상기 접촉점에서 ALD-층들은 서로 직접 인접한다. 이로 인해 반도체 바디는 ALD-방법에 의해 제조된 캡슐화층들에 의해 거의 완전히 둘러싸인다. 이는 습기 및 분위기 가스에 대해 반도체 바디의 특히 양호한 보호를 가능하게 한다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 2 캡슐화층은 제 5 캡슐화층에 대한 접촉 영역에 에칭 공정의 흔적을 갖는다. 특히 제 5 캡슐화층을 향하고 제 5 캡슐화층과 직접 접촉할 수 있는 제 2 캡슐화층의 표면은 에칭 공정의 흔적을 갖는다.
다시 말해서 제 2 캡슐화층은 광전 반도체 칩의 제조 동안 에칭 방법에 노출된다. 에칭 방법은, ALD-층인 제 2 캡슐화층 위에 반도체 전자장치의 일반적인 조사 방법으로 검출 가능한 특징적인 흔적을 형성한다. 상기 흔적은 예를 들어 제 5 캡슐화층을 향한 제 2 캡슐화층의 측면의 러프닝일 수 있다. 이로 인해 제 5 캡슐화층은 제 2 캡슐화층이 에칭 공정의 흔적을 갖는 영역에서 제 2 캡슐화층에 특히 양호하게 접착된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 5 캡슐화층에 대한 접촉 영역에서 제 2 캡슐화층은 제 2 캡슐화층과 제 5 캡슐화층 사이의 접촉이 이루어지지 않는 영역에서보다 얇다. 제 2 캡슐화층의 두께는 예를 들어 에칭 공정에 의해 감소할 수 있다. 예를 들어 제 5 캡슐화층에 대한 접촉 영역에서 제 2 캡슐화층은 제 2 캡슐화층과 제 5 캡슐화층 사이의 접촉이 이루어지지 않는 영역에서보다 4 nm 내지 8 nm, 특히 5 nm 내지 7 nm만큼 얇다. 그러나 제 2 캡슐화층이 개구를 포함하는 것이 아니라, 상기 층의 두께가 제 5 캡슐화층에 대한 접촉 영역에서만 감소한다. 제 2 캡슐화층은 예를 들어, 에칭 단계 전에 제 2 캡슐화층과 직접 접촉하는 제 1 캡슐화층이 제거되어야 하는 방법 단계에서 에칭된다. 제 1 캡슐화층은 예를 들어 이산화규소를 포함하는 층이다. 에칭 시 이산화규소와 ALD-층인 제 2 캡슐화층 사이의 선택율은 1:80이다. 이로 인해 제 2 캡슐화층을 관통하여 에칭되는 위험은 없다.
에칭은 예를 들어 건식 화학적으로 이루어진다. 에칭 공정 시 이는 대개 일반적인 것처럼, 예를 들어 백금으로 형성될 수 있는 금속 층에서 종료됨으로써, 재증착에 의해 반도체 바디 위에 금속이 증착되지 않고, 특히 pn-접합의 영역에, 특히 활성 영역에 금속이 제공되지 않는다. 그 밖의 경우 필요할 수 있는 세척 단계는 이로써 생략될 수 있다. 소전류 거동의 악화로 인한 잠재적인 노후화 문제는 에칭 시 재증착에 의해 더 이상 불가능하기 때문에, 광전 반도체 칩은 간단해진 제조와 개선된 효율로 특징된다. 이 경우 광전 반도체 칩의 소전류 거동은 제 2 캡슐화층 위에 에칭으로 인해 훨씬 개선되므로, 1 μA의 매우 낮은 전류 강도에서도 높은 효율의 전자기 복사가 생성될 수 있는 것이 밝혀졌다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 광전 반도체 칩은 관통 접촉부를 포함하고, 상기 관통 접촉부는 p-전도성 영역과 활성 영역을 통해 반도체 바디의 n-전도성 영역 내에까지 연장된다. 반도체 바디는 적어도 하나의 관통 접촉부를 제외하고 제 3 캡슐화층 및 제 5 캡슐화층에 의해 완전히 둘러싸인다. 즉, 반도체 바디는 관통 접촉부의 영역을 제외하고 ALD-층인 층들로 완전히 둘러싸인다.
적어도 하나의 관통 접촉부는 캡슐화층들 중 적어도 어떤 캡슐화층들, 제 1 미러층, 반도체 바디의 p-전도성 영역 및 활성 영역을 관통할 수 있다. 이 경우 특히, 광전 반도체 칩은 동일한 종류의 다수의 관통 접촉부를 포함하는 것이 가능하다.
관통 접촉부는 예를 들어 반도체 바디 내의 리세스를 포함하고, 상기 리세스는 n-접촉 물질로 충전된다. n-접촉 물질은 예를 들어 금속이다. n-접촉 물질은 n-전도성 영역과 직접 접촉하고, 반도체 칩의 외부에서 접촉 가능한 예를 들어 광전 반도체 칩의 접속 위치에 대한 도전 접속을 제공한다.
예를 들어 제 1, 제 2, 제 3 및 제 4 캡슐화층은 n-접촉 물질에 직접 접할 수 있다. 예를 들어 캡슐화층들 중 적어도 어떤 캡슐화층들은 관통 접촉부 내의 반도체 바디를 커버하고, 이로써, n-접촉 물질을 제 1 미러층, 반도체 바디의 p-전도성 영역 및 활성 영역으로부터 전기 절연하는데 이용된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 반도체 칩은 제 2 미러층을 포함하고, 상기 미러층은 n-전도성 영역을 등지는 n-접촉 물질의 하부면에 배치되고, 이 경우 제 3 캡슐화층과 제 4 캡슐화층은 제 1 캡슐화층과 제 2 캡슐화층 사이에 부분적으로 배치된다. 제 2 미러층은 제 1 미러층과 동일한 재료로 형성될 수 있다. 제 2 미러층은, 일반적으로 광전 반도체 칩의 광흡수 영역을 반사성으로 형성하기 위해 따라서 광전 반도체 칩의 효율을 더 높이기 위해 이용된다. 제 2 미러층은 예를 들어 n-접촉 물질의 아래에 배치되고, 래터럴 방향으로 관통 접촉부를 지나 돌출한다. 관통 접촉부의 영역에서 발생하는 전자기 복사는 제 2 미러층에 의해 반사될 수 있다. 제 2 미러층은 n-접촉 물질에 도전 접속될 수 있고, 특히 n-접촉 물질과 직접 접촉한다. 이로 인해 제 2 미러층은 반도체 바디의 n-영역에 도전 접속되고, 광학 특성 외에도 반도체 바디의 n-전도성 영역 내로 전류 인가를 위해서도 이용된다.
캡슐화층들 중 적어도 어떤 캡슐화층들은 제 1 미러층과 제 2 미러층 사이에 적어도 간접적으로 위치할 수 있다. 이로 인해 예를 들어 제 3 및 제 4 캡슐화층은 제 1 미러층과 제 2 미러층 사이의 전기 절연부을 형성할 수 있다. 제 2 미러층이 예를 들어 반도체 바디의 n-전도성 영역에 도전 접속되면, 제 1 미러층은 반도체 바디의 p-전도성 영역에 도전 접속될 수 있다. 이러한 경우에 제 1 미러층은 광학 특성 외에도 반도체 바디의 p-전도성 영역의 도전 접속을 위해서도 이용된다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 1 미러층은 반도체 바디의 외부면을 래터럴 방향으로 돌출한다. 캡슐화층들 중 적어도 어떤 캡슐화층들은 반도체 바디를 향한 제 2 미러층의 측면에서 연장될 수 있다. 제 2 미러층은 작동 시 반도체 바디에서 생성된 전자기 복사의 반사를 위해 제공된다.
제 2 미러층은 반도체 바디의 주연장 평면에 대해 평행하게 연장되는 래터럴 방향으로 반도체 바디를 돌출한다. 제 2 미러층은, 즉 측면으로 반도체 바디를 지나 돌출한다. 이로 인해 제 2 미러층은 반도체 바디의 측면으로부터 방출한 후에 제 2 미러층의 방향으로 연장되는 전자기 복사도 반사할 수 있다. 반도체 바디의 외부면을 래터럴 방향으로 돌출하는 제 2 미러층의 영역은 n-전도성 영역을 등지는 n-접촉 물질의 하부면에 배치된 제 2 미러층의 영역에 연결되지 않아도 된다. 제 2 미러층의 2개의 영역은 예를 들어 동일한 제조 단계에서, 예컨대 마스킹 기술의 이용 하에 증착될 수 있다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 제 1 미러층의 측면과 n-전도성 영역의 측면 사이의 간격은 래터럴 방향으로 최대 2.5 ㎛, 특히 최대 1.5 ㎛이다. 측면들은 이 경우 각각 래터럴 방향에 대해 가로방향으로 또는 수직으로 연장되고, 제 1 미러층의 또는 n-전도성 영역의 외부면들을 형성한다.
제 1 미러층과 반도체 바디의 외부면 사이의 이러한 작은 간격은, 제 1 미러층이 ALD-층인 제 3 캡슐화층에 의해 완전히 커버됨으로써 가능해진다.
부분적으로 제 3 캡슐화층에 직접 접하고 또한 ALD-층인, 예를 들어 제 2 캡슐화층과 같은 다른 캡슐화층들과 조합 시 제 2 미러층은 이로 인해 외부 영향에 대해 특히 양호하게 접촉 차단되고, 반도체 바디의 외부면에, 즉 n-전도성 영역의 측면에 특히 가깝게 접근될 수 있다. 이로 인해 효율 증가, 예를 들어 약 1.5%의 광수득이 가능해진다. 예를 들어 캡슐화하는 p-전도성 첨가 물질에 의한 경계 흡수는 이로 인해 저지될 수 있다. 동시에 특히 칩의 소전류 거동과 관련해서 잠재적인 노후화 문제가 감소한다.
광전 반도체 칩의 적어도 하나의 실시예에 따라 p-전도성 영역과 제 1 미러층의 측면들은 부분적으로 금속 캡슐화층에 의해 커버되고, 이 경우 캡슐화층들 중 적어도 어떤 캡슐화층들은 적어도 부분적으로 금속 캡슐화층과 측면들 사이에서 연장된다. 즉, 반도체 바디의 p-전도성 영역은 부분적으로 금속 캡슐화층 내로 돌출하고, 상기 금속 캡슐화층은 예를 들어 반도체 바디를 등지는 광전 반도체 칩의 캐리어를 향해 평탄화층으로서 작용한다. 금속 캡슐화층은, 즉 예를 들어 캐리어를 향한 반도체 바디의 측면의 토포그래피를 변형시킬 수 있고, 이를 평탄화할 수 있다. 금속 캡슐화층은 예를 들어 미러층들로부터 재료의 확산을 저지하는 캡슐화층이다. 금속 캡슐화층은 이를 위해 백금, 금, 텅스텐 및 티타늄과 같은 금속으로 이루어지거나 이것으로 형성될 수 있다. 즉, 금속 캡슐화층은 이 경우 상기 금속들 중 적어도 하나의 금속을 포함하거나 상기 금속들의 배합에 의해 형성된다.
하기에 전술한 광전 반도체 칩 및 상기 반도체 칩의 제조를 위한 방법이 실시예 및 관련 도면을 참고로 설명된다.
도 1a 내지 도 1q는 여기에 설명된 광전 반도체 칩을 제조하기 위한 방법의 방법 단계들을 도시한 도면.
도 1q는 여기에 설명된 광전 반도체 칩을 도시한 개략적인 단면도.
도 1q는 여기에 설명된 광전 반도체 칩을 도시한 개략적인 단면도.
동일한, 동일한 종류의 또는 동일한 작용을 하는 요소들은 도면에서 동일한 도면부호를 갖는다. 도면 및 도면에 도시된 요소들의 상호 크기 비율은 일정한 비율로 간주할 수 없다. 오히려 개별 요소들은 보다 명확한 도시를 위해 및/또는 명료함을 위해 과도하게 크게 도시될 수 있다.
도 1a는 먼저, 반도체 바디(10)가 특히 에피택셜 증착되는, 예를 들어 사파이어로 이루어진 성장 기판(1)이 어떻게 제공되는지 도시한다. 반도체 바디(10)는 n-전도성 영역(2), p-전도성 영역(3) 및 이들 사이의 활성 영역(4)을 포함한다. 성장 기판(1)은 예를 들어 웨이퍼로서 제공되고, 이 경우 점선(A, A')은 제조될 광전 반도체 칩의 칩 래스터(chip raster)를 지정한다. 점선(B)을 따라 제조 방법 동안 관통 접촉부가 형성된다. 점선(C, C')은 접촉 영역의 위치를 재현하고, 상기 영역에 제조 방법 동안 예를 들어 광전 반도체 칩의 접촉을 위한 본딩 패드가 형성된다.
반도체 바디(10)는 이 경우 예를 들어 질화물-화합물 반도체 물질에 기반한다.
후속하는 방법 단계, 도 1b에서 반도체 바디(10)의 외부면 및 관통 접촉부의 형성을 위해 p-전도성 영역(3), 활성 영역(4) 및 n-전도성 영역(2)의 구조화가 예를 들어 반도체 바디(10)의 에피택셜 증착된 층의 에칭에 의해 이루어진다. 이 경우 반도체 바디의 n-전도성 영역은 부분적으로 노출된다.
후속하는 방법 단계, 1C에서 제 1 캡슐화층(11)으로 성장 기판(1)을 등지는 반도체 바디(10)의 외부면의 전체 면의 코팅이 이루어지고, 상기 제 1 캡슐화층은 전기 절연층이고, 예를 들어 CVD-방법에 의해 제조된 층이다. 제 1 캡슐화층(11)은 캡슐화층 시퀀스로서 형성될 수 있고, 예를 들어 SiO2 및 SiN으로 형성된 하부층들을 포함한다. 하부층들은 수직 방향으로, 래터럴 방향에 대해 수직으로 적층 배치된다. 래터럴 방향은 예를 들어 성장 기판(1)의 주연장 방향의 평면에 대해 평행하다.
예를 들어 SiO2로 형성된 하부층들은 130 nm 내지 170 nm, 특히 150 nm의 두께를 갖는다. SiN으로 형성된 하부층들은 10 nm 내지 14 nm, 특히 12 nm의 두께를 가질 수 있다. 특히 이러한 방식으로 캡슐화층들이 형성되고, 상기 층들은 ALD-층의 제조 시 사용되는 물질들에 대해서도 특히 비투과성으로 구현된다.
제 1 캡슐화층(11)은 p-전도성 영역(3) 및 활성 영역(4)의 노출된 측면들을 완전히 커버하므로, 특히 반도체 바디의 p-/n-접합 및 활성 영역(4)은 제 1 캡슐화층(11)에 의해 보호된다.
다음 방법 단계, 도 1d에서 성장 기판(1)을 등지는 제 1 캡슐화층(11)의 상부면에 제 2 캡슐화층(12)이 적층된다. 제 2 캡슐화층(12)은 ALD-층이다.
ALD-층인 제 2 캡슐화층(12)은 ALD-방법에 의해 형성되고, 이 경우 제 2 캡슐화층(12)은 적어도 부분적으로 예를 들어 전구체로서 오존의 이용 하에 증착될 수 있다. 이 경우 제 2 캡슐화층(12) 전체가 전구체로서 오존의 이용 하에 증착되는 것도 가능하다. 또한, 제 2 캡슐화층(12)은 적어도 2개의 하부층을 포함하는 것이 가능하고, 상기 하부층들은 예를 들어 상하로 적층되어 배치되고, 이 경우 적어도 하나의 하부층은 전구체로서 오존을 사용하는 ALD-방법에 의해 형성된다.
전구체로서 오존이 이용되는 ALD-층은 습기에 대해 특히 높은 밀봉성을 갖는 것이 밝혀졌다. 전구체로서 오존으로 증착된 층 또는 하부층은 예를 들어 Al2O3-층 또는 SiO2-층 또는 Ta2O5층이다.
또한, 제 2 캡슐화층(12)은 오존을 포함하지 않는 전구체의 이용 하에 증착된 하부층을 포함하거나 하부층으로 이루어지는 것이 가능하다. 예를 들어 이러한 경우에 물 또는 산소가 전구체 물질로서 이용될 수 있다.
또한 제 2 캡슐화층(12)은 다른 하부층을 포함하고, 상기 하부층은 예를 들어 오존을 포함하는 전구체의 이용 하에 증착되고, 이 경우 제 2 하부층은 하부층 위에 직접 증착된다. 제 1 하부층은 예를 들어 5 내지 10 nm의 두께를 가질 수 있다. 제 2 하부층은 이 경우 예를 들어 25 내지 45 nm의 두께를 가질 수 있다.
제 2 캡슐화층(12)은 또한 적어도 간접적으로 반도체 바디의 p-전도성 영역(3) 및 활성 영역(4)의 외부면들을 커버한다. 제 1 캡슐화층과 제 2 캡슐화층은 함께 캡슐화층 시퀀스를 형성하고, 상기 캡슐화층 시퀀스는 반도체 바디(10)의 외부면에서 활성 영역(4)으로부터 p-전도성 영역(3)을 따라 연장된다.
다음 방법 단계, 도 1e에서 광 기술 및 리프트 오프(lift off) 기술의 이용 하에 캡슐화층 시퀀스가 개방되고, 예를 들어 은으로 형성된 제 1 미러층(21)이 증착된다.
후속하는 방법 단계, 도 1f에서 다른 광 기술의 이용 하에 p-접속층(31)이 제 1 미러층(21) 위에 증착되고, 상기 미러층은 광전 반도체 칩의 영역(C, C') 내부까지 연장되고, 상기 영역에 추후에 광전 반도체 칩의 p-전도성 영역(3)의 접촉을 위한 접촉 영역(43)이 형성된다. p-접속층(31)은 이 경우 제 1 미러층(21)을 완전히 커버하는 것이 아니라, 제 1 미러층(21)의 가장자리의 영역은 p-접속층(31)을 포함하지 않는다. p-접속층(31)은 예를 들어 Pt/Au/Ti-층 스택에 의해 형성될 수 있고, 이 경우 백금층은 제 1 미러층(21)을 향한 층 스택의 측면에 형성된다.
도 1g와 관련해서 후속 방법 단계가 설명되고, 상기 방법 단계에서 제 3 캡슐화층(13)은 제 2 캡슐화층(12), 제 1 미러층(21) 및 p-접속층(31)의 노출된 외부면에 위에 적층된다. 영역 별로 제 1 미러층(21)의 측면 영역에서 제 2 캡슐화층(12)과 제 3 캡슐화층(13)은 부분적으로 서로 직접 접촉한다. 이러한 경우에 제 3 캡슐화층(13)도 ALD-층이고, 상기 층은 예를 들어 제 2 캡슐화층(12)과 동일하게 형성될 수 있다. 제 3 캡슐화층(13)은 성장 기판(1)을 등지는 반도체 바디(10)의 전체 상부면에 걸쳐 연장된다.
도 1h와 관련해서 방법 단계가 설명되고, 상기 방법 단계에서 제 4 캡슐화층(14)의 적층이 이루어진다. 제 4 캡슐화층(14)은 예를 들어 ALD-층이 아니고, 제 1 캡슐화층(11)과 동일하게 형성될 수 있다. 제 4 캡슐화층(14)은 성장 기판(1)을 등지는 제 3 캡슐화층(13)의 상부면을 완전히 커버하고, 상기 층을 예를 들어 동일한 모양으로 변형시킨다.
후속하는 방법 단계, 도 1i에서 캡슐화층(11, 12, 13)의 개방에 의해 영역(B)에 관통 접촉부(40)가 형성된다. 관통 접촉부(40)는 n-전도성 영역(2)에서 노출된다.
캡슐화층들의 제거를 위해 후속해서 관통 접촉부(40) 내로 n-접촉 물질(41)의 삽입 시에도 이용되는 광 기술이 이용될 수 있다.
관통 접촉부(40)의 영역에서, 즉 영역(B)에서 각각 ALD-층인 제 2 캡슐화층(12)과 제 3 캡슐화층(13)은 직접 서로 인접한다. 특히 상기 층들은 예를 들어 이산화규소를 포함하거나 이산화규소로 이루어진 층에 의해 서로 분리되지 않고, 또한 상기 층들은 ALD-층이 아닌 층에 의해 서로 분리되지 않는다. 제 2 캡슐화층(12)과 제 3 캡슐화층(13)이 이러한 층에 의해 서로 분리되면, 캡슐화층들의 제거에 필요한 에칭 공정은 상당히 복잡해질 것이다. 즉, 2개의 ALD-층, 즉 제 2 캡슐화층(12)과 제 3 캡슐화층(13)이 직접 서로 인접함으로써, 관통 접촉부(40)는 특히 간단하게 형성될 수 있다.
다음 방법 단계, 도 1j에서 영역(B)의 n-접촉 물질(41)이 관통 접촉부(40) 내로 삽입된다. n-접촉 물질(41)은 예를 들어 금속에 의해 형성되고, 티타늄 및/또는 금과 같은 물질들을 포함할 수 있다.
다음 방법 단계, 도 1k에서 예를 들어 제 1 미러층(21)과 동일하게 형성될 수 있는 제 2 미러층(22) 적층된다. 제 2 미러층(22)은 n-전도성 영역(2)을 등지는 n-접촉 물질(41)의 하부면에 배치되고, 이 경우 캡슐화층들은 부분적으로 제 1 미러층(21)과 제 2 미러층(22) 사이에 배치된다. 예를 들어 제 3 캡슐화층(13)과 제 4 캡슐화층(14)은 제 1 미러층(21)과 제 2 미러층(22) 사이에 직접 배치된다. 제 2 미러층(22)은 부분적으로 제 4 캡슐화층(14)에 직접 접할 수 있다. 제 2 캡슐화층(22)의 측면 영역은 관통 접촉부(40) 및 특히 p-전도성 영역(3)의 반도체 바디(10)의 외부면을 래터럴 방향으로 돌출한다.
다음 방법 단계, 도 1l에서 먼저, 금속 캡슐화층(42)이 적층되고, 상기 층은 성장 기판(1)을 등지는 토포그래피를 변형시키고, 평탄화층으로서 작용한다. 금속 캡슐화층(42)은 예를 들어 Pt/Au/Ti-층 시퀀스를 포함하고, 제 2 미러층(22)으로부터 물질의 확산 차단부로서 이용된다. 금속 캡슐화층(42)은 캐리어(50)의 후속하는 갈바닉 적층을 위한 시드층으로서 이용될 수 있다. 캐리어(50)는 이러한 경우에 예를 들어 구리로 형성될 수 있다. 또한, 캐리어(50)는 실리콘 또는 게르마늄 또는 다른 반도체 물질로 형성되는 것도 가능하다. 성장 기판(1)을 등지는 캐리어(50)의 측면에 후면 금속화(51)가 배치될 수 있고, 상기 후면 금속화는 추후의 광전 반도체 칩의 납땜성을 가능하게 한다.
다음 방법 단계, 도 1m에서 성장 기판(1)은 제거되고, 원래 성장 기판을 향한 n-전도성 영역(2)의 상부면은 러프닝된다. 성장 기판(1)의 제거는 예를 들어 레이저 리프트 오프 방법에 의해 이루어질 수 있고, 러프닝은 예를 들어 리소그래피 에칭에 의해 가성 칼리로 이루어진다.
후속하는 방법 단계에서 메사(mesa)-에칭이 이루어진다. 상기 에칭은 제 1 캡슐화층(11)에서 중단된다. 후속해서 예를 들어 이산화규소로 이루어진 경질 마스크(60)가 n-전도성 영역(2) 위에 적층된다.
도 1o에, 경질 마스크(60)는 마스크층(60) 및 제 1 캡슐화층(11)의 건식 화학 에칭에 의해 제거되는 것이 도시된다. 마스크층(60)의 두께는, 제 2 캡슐화층(12)에서 에칭 중단이 이루어지도록 제 1 캡슐화층(60)의 두께에 연결된다. 예를 들어 에칭 중단은 제 2 캡슐화층(12)의 Al2O3-층 또는 Ta2O5-층에서 종료점 검출에 의해 이루어질 수 있다.
제 1 캡슐화층(11)은 에칭 과정 시 제거된다. 이 경우, 에칭 과정은 p-접속층(31)에서, 즉 예를 들어 백금층에서 중단되는 것이 아니라, 전기 절연 물질로 형성된 제 2 캡슐화층(12)에서 중단되는 것이 중요하다. 이용된 건식 에칭 단계에 의해 제 2 캡슐화층(2)은 이산화규소 에칭과 달리 낮은 선택성으로 인해 거의 부식되지 않고, 그 두께는 예를 들어 5 nm 내지 7 nm 만큼 감소한다.
에칭 시 금속이 부식되지 않음으로써, 예를 들어 활성 영역(4)의 영역 내의 반도체 바디 상에서 납땜된 금속의 재증착은 생략된다. 이로 인해 소전류 거동이 개선되고, 잠재적인 노후화 문제는 소전류 거동곽 관련해서 감소한다.
다음 방법 단계, 도 1p에서 ALD-층인 제 5 캡슐화층(15)의 적층이 이루어지고, 상기 층은 예를 들어 제 2 캡슐화층(12)과 동일하게 형성될 수 있다. 이 경우 제 2 캡슐화층과 제 5 캡슐화층 사이의 접촉점(TP)이 형성되고, 상기 접촉점에서 상기 2개의 캡슐화층들은 서로 직접 접촉한다. 제 2 캡슐화층(12)은 제 5 캡슐화층(15)에 대한 직접 접촉의 영역에 에칭된 표면을 갖고, 거기에서 상기 제 2 캡슐화층의 두께는 감소한다.
후속해서 예를 들어 이산화규소로 형성되거나 이산화규소로 이루어진 제 6 캡슐화층(16)은 반도체 바디의 차단 패시베이션으로서 캐리어(50)를 등지는 제 5 캡슐화층(15)의 면에 적층된다.
도 1q와 관련해서 설명된 바와 같이, p-접속층(31)은 노출되고, 접촉 영역(43)은 예를 들어 와이어 접촉 가능할 수 있는 p-접속층(31) 위에 증착된다.
또한 도 1q와 관련해서
- n-전도성 영역(2), 전자기 복사의 생성을 위해 제공된 활성 영역(4) 및 p-전도성 영역(3)을 포함하는 반도체 바디(10),
- 전자기 복사의 반사를 위해 제공된 제 1 미러층(21),
- 전기 절연 물질로 형성된 제 1 캡슐화층(11),
- 전기 절연 물질로 형성된 제 2 캡슐화층(12) 및
- 전기 절연 물질로 형성된 제 3 캡슐화층(13)을 포함하는 광전 반도체 칩이 설명되고, 이 경우
- 제 1 미러층(21)은 p-전도성 영역(3)의 하부면에 배치되고,
- 제 1 활성 영역(4)은 제 1 미러층(21)을 등지는 p-전도성 영역(3)의 면에 배치되고,
- n-전도성 영역(2)은 p-전도성 영역(3)을 등지는 활성 영역(4)의 면에 배치되고,
- 제 1, 제 2 및 제 3 캡슐화층(11, 12, 13)은 부분적으로 반도체 바디(10)의 외부면들을 커버하고,
- 제 3 캡슐화층(13)은 p-전도성 영역(3)을 등지는 제 1 미러층(21)의 면을 완전히 커버하고, 부분적으로 제 1 미러층(21)과 직접 접촉하고,
- 제 1 미러층(21)의 측면 영역에서 제 2 캡슐화층(12)과 제 3 캡슐화층(13)은 부분적으로 서로 직접 접촉하고,
- 제 2 캡슐화층(12)과 제 3 캡슐화층(13)은 ALD-층이다.
본 발명은 실시예를 참고로 한 설명에 의해 제한되지 않는다. 오히려 청구범위에 포함된 특징들의 모든 조합을 포함하는 모든 새로운 특징 및 특징들의 모든 조합이 실시예 또는 청구범위에 명시적으로 제시되지 않더라도, 본 발명은 이러한 특징들 및 특징들의 모든 조합을 포함한다.
본 특허 출원은 독일 특허 출원 102013107531.2의 우선권을 주장하며, 이의 개시 내용은 본문에서 참조로 포함된다.
Claims (14)
- 광전 반도체 칩으로서,
- n-전도성 영역(2), 전자기 복사의 생성을 위해 제공된 활성 영역(4) 및 p-전도성 영역(3)을 포함하는 반도체 바디(10);
- 전자기 복사의 반사를 위해 제공된 제 1 미러층(21);
- 전기 절연 물질로 형성된 제 1 캡슐화층(11);
- 전기 절연 물질로 형성된 제 2 캡슐화층(12); 및
- 전기 절연 물질로 형성된 제 3 캡슐화층(13)을 포함하고,
- 상기 제 1 미러층(21)은 상기 p-전도성 영역(3)의 하부면에 배치되고,
- 상기 활성 영역(4)은 상기 제 1 미러층(21)을 등지는 상기 p-전도성 영역(3)의 면에 배치되고,
- 상기 n-전도성 영역(2)은 상기 p-전도성 영역(3)을 등지는 상기 활성 영역(4)의 면에 배치되고,
- 상기 제 1, 제 2 및 제 3 캡슐화층(11, 12, 13)은 부분적으로 상기 반도체 바디(10)의 외부면들을 커버하고,
- 상기 제 3 캡슐화층(13)은 상기 p-전도성 영역(3)을 등지는 상기 제 1 미러층(21)의 면을 완전히 커버하고, 부분적으로 상기 제 1 미러층(21)과 직접 접촉하고,
- 상기 제 1 미러층(21)의 측면 영역에서 상기 제 2 캡슐화층(12)과 상기 제 3 캡슐화층(12)은 부분적으로 서로 직접 접촉하고,
- 상기 제 2 캡슐화층(12)과 상기 제 3 캡슐화층(13)은 ALD-층들인 것을 특징으로 하는 광전 반도체 칩. - 제 1 항에 있어서,
상기 반도체 칩(10)을 등지는 상기 제 3 캡슐화층(13)의 하부면에 배치된 제 2 미러층(22)을 포함하고, 상기 제 2 미러층(22)은 상기 반도체 바디(10)의 외부면을 래터럴 방향으로 돌출하는 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 캡슐화층(11)은 상기 반도체 바디(10)의 외부면에서 상기 활성 영역(4)으로부터 상기 p-전도성 영역(3)을 따라 상기 제 1 미러층(21)의 측면까지 연장되고, 상기 제 1 캡슐화층(11)은 상기 제 1 미러층(21)과 직접 접촉하는 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
제 4 캡슐화층(14)을 포함하고, 상기 제 4 캡슐화층은 상기 반도체 바디(10)를 등지는 상기 제 3 캡슐화층(13)의 면을 완전히 커버하고, 적어도 부분적으로 상기 제 3 캡슐화층(13)과 직접 접촉하는 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
제 5 캡슐화층(15)을 포함하고, 상기 제 5 캡슐화층은 ALD-층이고, 상기 제 5 캡슐화층(15)은 상기 반도체 바디(10)의 적어도 n-전도성 영역(2)의 외부면을 완전히 커버하고, 부분적으로 상기 반도체 바디(10)의 옆에서 상기 제 2 캡슐화층(12)과 직접 접촉하는 것을 특징으로 하는 광전 반도체 칩. - 제 5 항에 있어서,
상기 제 2 캡슐화층(12)은 상기 제 5 캡슐화층(15)에 대한 접촉 영역에 에칭 공정의 흔적을 갖는 것을 특징으로 하는 광전 반도체 칩. - 제 5 항 또는 제 6 항에 있어서,
상기 제 5 캡슐화층(14)에 대한 접촉 영역에서 상기 제 2 캡슐화층(12)은 상기 제 2 캡슐화층(12)과 상기 제 5 캡슐화층(15) 사이의 접촉이 이루어지지 않는 영역에서보다 얇은 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
적어도 하나의 관통 접촉부(40)를 포함하고, 상기 관통 접촉부는 상기 p-전도성 영역(3)과 상기 활성 영역(4)을 통해 상기 n-전도성 영역(2) 내부까지 연장되고,
- 상기 관통 접촉부(40)는 n-접촉 물질(41)을 포함하고, 상기 n-접촉 물질에 의해 상기 n-전도성 영역(2)은 전기 접촉 가능하고,
- 상기 반도체 바디(10)는 상기 적어도 하나의 관통 접촉부(40)를 제외하고 상기 제 3 캡슐화층(13) 및 상기 제 5 캡슐화층(15)에 의해 완전히 둘러싸이는 것을 특징으로 하는 광전 반도체 칩. - 제 8 항에 있어서,
상기 제 1, 제 2, 제 3 및 제 4 캡슐화층(11, 12, 13, 14)은 부분적으로 상기 n-접촉 물질(41)에 직접 접하는 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
제 2 미러층(22)을 포함하고, 상기 제 2 미러층은 상기 n-전도성 영역(2)을 등지는 상기 n-접촉 물질(41)의 하부면에 배치되고, 상기 제 3 캡슐화층(13)과 상기 제 4 캡슐화층(14)은 상기 제 1 미러층(21)과 상기 제 2 미러층(22) 사이에 부분적으로 배치되는 것을 특징으로 하는 광전 반도체 칩. - 제 10 항에 있어서,
상기 제 2 미러층(22)은 상기 반도체 바디(10)의 외부면을 래터럴 방향으로 돌출하는 것을 특징으로 하는 광전 반도체 칩. - 제 10 항 또는 제 11 항에 있어서,
상기 제 2 미러층(22)은 적어도 부분적으로 접촉 영역(43)의 하부에서 연장되고, 상기 제 2 미러층(22)은 적어도 상기 제 3 캡슐화층(13)에 의해 상기 접촉 영역(43)으로부터 전기 절연되고, 상기 접촉 영역(43)은 반도체 칩의 외부로부터 반도체 칩의 p-측 접속을 위해 제공되는 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 제 1 미러층(21)의 측면과 상기 n-전도성 영역(2)의 측면 사이의 간격은 래터럴 방향으로 최대 2.5 ㎛인 것을 특징으로 하는 광전 반도체 칩. - 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 p-전도성 영역(3)과 상기 제 1 미러층(21)의 측면들은 부분적으로 금속 캡슐화층(42)에 의해 커버되고, 상기 금속 캡슐화층(42)과 상기 측면들 사이에서 캡슐화층 시퀀스(20)가 연장되는 것을 특징으로 하는 광전 반도체 칩.
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