KR101827975B1 - 발광소자 - Google Patents

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Abstract

실시예에 따른 발광소자는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 하부에 위치하고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극층; 상기 제2 전극층 하부에 위치하는 하부층과, 상기 하부층으로부터 분기되며 상기 제2 전극층, 제2 도전형 반도체층, 및 활성층을 관통하여 상기 제1 도전형 반도체층과 접하는 적어도 하나의 접촉 전극을 포함하는 제1 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이 및 제1 전극층과 상기 발광 구조물 사이의 절연층을 포함하고, 상기 제1 도전형 반도체층은 제1 영역 및 상기 제1 영역과 구분되며 상기 제1 영역보다 높이가 낮은 제2 영역의 요철 구조를 포함하고, 상기 요철 구조의 볼록부가 상기 접촉 전극과 수직적으로 중첩된다.

Description

발광소자{LIGHT EMITTING DEVICE}
실시예는 발광소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
비아홀(Via-hole)을 포함하는 발광소자의 경우, 비아홀의 높이 때문에 반도체층의 두께가 일반적인 발광소자보다 두껍게 형성된다. 이에 따라 활성층에서 발광된 빛이 외부로 빠져 나가기까지 빛이 통과해야 하는 이동거리가 길어지며, 이때 활성층의 상부에 존재하는 반도체층에 흡수되는 빛의 양이 많아져서 발광소자의 광 효율이 좋지 못한 문제점이 존재한다.
실시예는 발광소자의 반도체층의 두께를 감소시켜 발광소자의 광 추출 효율을 개선하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 하부에 위치하고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극층; 상기 제2 전극층 하부에 위치하는 하부층과, 상기 하부층으로부터 분기되며 상기 제2 전극층, 제2 도전형 반도체층, 및 활성층을 관통하여 상기 제1 도전형 반도체층과 접하는 적어도 하나의 접촉 전극을 포함하는 제1 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이 및 제1 전극층과 상기 발광 구조물 사이의 절연층을 포함하고, 상기 제1 도전형 반도체층은 제1 영역 및 상기 제1 영역과 구분되며 상기 제1 영역보다 높이가 낮은 제2 영역의 요철 구조를 포함하고, 상기 요철 구조의 볼록부가 상기 접촉 전극과 수직적으로 중첩된다.
상기 제1 도전형 반도체층의 상면에 러프니스 또는 패턴이 형성될 수 있다.
상기 발광 구조물의 측면에 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층의 적어도 일부를 덮는 패시베이션층을 더 포함할 수 있다.
상기 요철 구조의 볼록부의 폭이 상기 접촉 전극의 폭과 같거나 넓을 수 있다.
상기 요철 구조의 볼록부의 폭은 상기 접촉 전극의 폭의 1~5 배일 수 있다.
상기 제1 도전형 반도체층과 접하는 상기 접촉 전극의 부분에 러프니스가 형성될 수 있다.
상기 제2 전극층의 일측이 상기 발광 구조물의 외부로 노출되고, 노출된 부분에 전극 패드가 형성될 수 있다.
상기 제2 전극층은 상기 제2 도전형 반도체층 하부에 위치하는 오믹층 및 반사층을 포함할 수 있다.
상기 제2 전극층은 전류 퍼짐층을 포함하고, 상기 전극 패드가 상기 전류 퍼짐층과 접하여 배치될 수 있다.
상기 요철 구조의 볼록부의 측면에 형성되는 패시베이션층을 더 포함할 수 있다.
다른 실시예에 따른 발광소자는, 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 하부에 위치하고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극층; 상기 제2 전극층 하부에 위치하는 하부층과, 상기 하부층으로부터 분기되며 상기 제2 전극층, 제2 도전형 반도체층, 및 활성층을 관통하여 상기 제1 도전형 반도체층과 접하는 적어도 하나의 접촉 전극을 포함하는 제1 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이 및 제1 전극층과 상기 발광 구조물 사이의 절연층을 포함하고, 상기 제1 도전형 반도체층은 제1 영역 및 상기 제1 영역과 구분되며 제1 방향으로 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하고, 상기 제1 영역은 상기 접촉 전극과 상기 제1 방향으로 중첩된다.
상술한 실시예에 따른 발광소자에 의하면 반도체층의 두께가 감소함에 따라, 활성층에서 발광된 빛이 외부로 방출되기까지 이동하는 거리가 감소하므로 발광소자의 광 추출 효율이 개선될 수 있다.
도 1은 실시예에 따른 발광소자를 나타내는 단면도이고,
도 2 내지 도 10은 실시예에 따른 발광소자의 제조 과정을 나타낸 도면이고,
도 11은 실시예에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면이고,
도 12는 실시예에 따른 발광소자 패키지가 배치된 헤드램프의 일실시예를 도시한 도면이고,
도 13은 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시예에 따른 발광소자를 나타내는 단면도이다.
실시예에 따른 발광소자(100)는 지지기판(110)과, 상기 지지기판(110) 상에 배치된 제1 전극층(120)과, 상기 제1 전극층(120) 상에 배치된 제2 전극층(130)과, 제1 도전형 반도체층(146)과 활성층(144) 및 제2 도전형 반도체층(142)을 포함하는 발광 구조물(140)을 포함한다.
발광소자(100)는 복수의 화합물 반도체층, 예를 들어 3족-5족 원소의 반도체층을 이용한 LED(Light Emitting Diode)를 포함하며, LED는 청색, 녹색 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(140)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(146)은 반도체 화합물로 형성될 수 있으며, 예를 들어 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있다. 또한 제1 도전형 도펀트가 도핑될 수 있다. 상기 제1 도전형 반도체층(146)이 n형 반도체층인 경우, 상기 제1 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 또한, 상기 제1 도전형 반도체층이 p형 반도체층인 경우, 상기 제1 도전형 도펀트는 p형 도펀트로서 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(146)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
제1 도전형 반도체층(146)의 상면에는 광 추출 효율을 향상시키기 위해 러프니스(roughness) 또는 패턴(160)이 형성될 수 있다.
활성층(144)은 전자와 정공이 서로 만나서 활성층(발광층) 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(144)은 단일 우물 구조, 다중 우물 구조, 양자선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 활성층(144)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자 우물 구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(144)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(144)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 활성층의 장벽층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조를 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(142)은 반도체 화합물로 형성될 수 있으며, 예를 들어 제2 도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 형성될 수 있다. 제2 도전형 반도체층(142)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(142)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 또한, 상기 제2 도전형 반도체층(142)이 n형 반도체층인 경우, 상기 제2 도전형 도펀트는 n형 도펀트로서 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
본 실시예에서, 상기 제1 도전형 반도체층(146)은 n형 반도체층, 상기 제2 도전형 반도체층(142)은 p형 반도체층으로 구현할 수 있다. 또는, 상기 제1 도전형 반도체층(146)은 p형 반도체층으로 상기 제2 도전형 반도체층(142)은 n형 반도체층으로 구현할 수 있다. 또한 상기 제2 도전형 반도체층(142) 상에는 상기 제2 도전형과 반대의 극성을 갖는 반도체, 예컨대 상기 제2 도전형 반도체층이 p형 반도체층일 경우 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
지지기판(110)은 발광 구조물(140)을 지지하며, 전도성 기판 또는 절연성 기판일 수 있다. 또한, 전기 전도성과 열 전도성이 높은 물질로 형성될 수 있다. 예를 들어, 지지기판(110)은 소정의 두께를 갖는 베이스 기판(substrate)으로서, 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 또는 전도성 시트 등을 선택적으로 포함할 수 있다.
지지기판(110) 상에 제1 전극층(120)이 형성된다. 제1 전극층(120)은 금속으로 형성될 수 있으며, 오믹층, 반사층, 접합층 중 적어도 한 층을 포함할 수 있다. 제1 전극층(120)은 후술하는 제1 반도체층(146)과 반사 금속으로 오믹 접촉되거나 전도성 산화물을 이용하여 오믹 접촉될 수 있다.
제1 전극층(120)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 또는 이들의 선택적인 조합으로 이루어질 수 있다. 또한, 제1 전극층(120)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 제1 전극층(120)이 오믹 역할을 수행할 경우, 오믹층은 형성하지 않을 수 있다.
제1 전극층(120)은 상기 금속들과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
또한, 제1 전극층(120)은 접합층을 포함할 수 있으며, 이때 접합층은 배리어 금속 또는 본딩 금속, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta 중 적어도 하나를 포함할 수 있다.
제1 전극층(120)이 접합층을 포함하지 않는 경우, 도 1에 도시된 바와 같이 지지기판(110)과의 결합을 위하여 별도의 접합층(115)이 형성될 수 있다. 접합층(115)은 예를 들어, Au, Sn, In, Ag, Ni, Nb 및 Cu로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 형성될 수 있으나, 이에 한정되지 않는다.
제2 전극층(130)은 후술하는 상기 제1 전극층(120)의 하부층(120a) 상에 형성되며, 제2 전극층(130)과 제1 전극층(120) 사이에 절연층(170)이 형성되어 제1 전극층(120)과 제2 전극층(130)이 전기적으로 절연된다.
제2 전극층(130)은 오믹층/반사층/접합층의 구조이거나, 오믹층/반사층의 적층 구조이거나, 반사층(오믹 포함)/접합층의 구조일 수 있으나, 이에 대해 한정하지는 않는다. 또한, 제2 전극층(130)은 전류 퍼짐층을 포함할 수 있다. 예를 들어, 제2 전극층(130)은 절연층(170) 상에 전류 퍼짐층(136)과 반사층(134) 및 오믹층(132)이 순차로 적층된 구조일 수 있다.
전류 퍼짐층(136)은 전기 전도성이 높은 금속으로 형성될 수 있으며, 후술하는 전극 패드(190)와 전기적으로 연결되어 제2 도전형 반도체층(142)에 전류를 공급할 수 있다. 전류 퍼짐층(136)은 예를 들어 Ti, Au, Ni, In, Co, W, Fe 등으로 이루어진 군으로부터 적어도 하나를 선택적으로 포함할 수 있으나, 이에 대해 한정하지는 않는다.
전류 퍼짐층(136) 상부에 반사층(134)이 배치되며, 반사도가 50% 이상인 반사 물질로 형성될 수 있다. 반사층(134)은, 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성되거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성될 수 있다. 또한, 반사층(134)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 또한, 반사층(134)이 발광 구조물(예컨대, 제2 도전형 반도체층(142))과 오믹 접촉하는 물질로 형성될 경우, 후술하는 오믹층(132)은 별도로 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
제2 도전형 반도체층(142)과 접하여 오믹층(132)이 형성될 수 있다. 제2 도전형 반도체층(142)은 불순물 도핑 농도가 낮아 접촉 저항이 높으며 그로 인해 금속과의 오믹 특성이 좋지 못할 수 있으므로, 오믹층(132)은 이러한 오믹 특성을 개선하기 위한 것으로 반드시 형성되어야 하는 것은 아니다.
오믹층(132)은 발광 구조물(140)과 반사층(134) 사이에 배치되므로 투명 전극 등으로 형성할 수 있고, 층 또는 복수의 패턴으로 형성될 수 있다.
오믹층(132)은 약 200 옹스트롬의 두께일 수 있다. 오믹층(132)은 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
제1 전극층(120)은 하부층(120a)과, 상기 하부층(120a)으로부터 분기되어 제2 전극층(120), 제2 도전형 반도체층(142) 및 활성층(144)을 관통하여 상기 제1 도전형 반도체층(146)과 접하는 하나 이상의 접촉 전극(120b)을 포함한다.
접촉 전극(120b)은 제1 전극층(120)의 하부층(120a)으로부터 복수 개가 서로 이격되어 분기될 수 있다. 접촉 전극(120b)이 복수 개인 경우, 제1 도전형 반도체층(146)에의 전류 공급을 원활하게 수행할 수 있다. 접촉 전극(120b)은 상부에서 바라봤을 때, 방사형 패턴, 십자형 패턴, 라인형 패턴, 곡선형 패턴, 루프 패턴, 고리 패턴, 또는 링 패턴 중 적어도 하나의 패턴일 수 있으나, 이에 한정되는 것은 아니다.
한편, 접촉 전극(120b)에는 오믹층이 형성되어 제1 도전형 반도체층(146)과 오믹 접촉할 수 있다.
제1 도전형 반도체층(146)과 접하는 접촉 전극(120b)의 부분에는 러프니스(122)가 형성될 수 있다. 러프니스(122)는 제1 도전형 반도체층(146)과 접하는 부분에 랜덤한 형태로 거칠기를 형성한 것이다. 러프니스(122)는 습식 식각 공정 또는 건식 식각 공정에 의해 형성할 수 있다.
이러한 러프니스(122)는 제1 전극층(120)과 제1 도전형 반도체층(146)이 접하는 면적을 증가시킨다. 제1 전극층(120)과 제1 도전형 반도체층(146)이 접하는 면적이 증가함에 따라 전극의 접촉 면적이 넓어져 발광소자(100)의 전기적 특성이 개선될 수 있다. 또한, 이러한 러프니스(122)에 의해 제1 전극층(120)과 제1 도전형 반도체층(146) 사이의 접착력이 증가하여 발광소자(100)의 신뢰성이 향상될 수 있다.
제1 전극층(120)과 제2 전극층(130)의 사이, 그리고 제1 전극층(120)의 접촉 전극(120b)의 측벽에 절연층(170)이 형성되어, 제1 전극층(120)과 다른 층들(130, 142, 144) 사이를 절연시켜 전기적인 쇼트를 차단한다.
절연층(170)은 비전도성 산화물이나 질화물로 이루어질 수 있다. 일 예로서, 상기 절연층(170)은 실리콘 산화물(SiO2)층, 산화 질화물층, 또는 산화 알루미늄층으로 이루어질 수 있다.
제2 전극층(130)의 일측 영역, 예를 들어 도 1에 도시된 실시예에서는 제2 전극층(130)의 전류 퍼짐층(136)의 일측 영역이 발광 구조물(140)의 외부로 노출될 수 있으며, 노출된 제2 전극층(130)의 일측 영역 상에 전극 패드(190)가 형성될 수 있다.
전극 패드(190)는 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
그리고, 발광 구조물(140)의 측면에는 패시베이션층(180)이 형성될 수 있다. 예를 들어, 패시베이션층(180)은 제2 도전형 반도체층(142)과 활성층(144) 및 제1 도전형 반도체층(146)의 일부를 덮도록 배치될 수 있다.
제1 도전형 반도체층(146)에 존재하는 후술하는 요철 구조(148)의 볼록부(148a)의 측면에도 패시베이션층(미도시)이 형성될 수 있다.
패시베이션층(180)은 절연 물질로 형성되어 발광 구조물(140)과 전극 패드(190) 사이의 전기적인 쇼트를 방지하며, 상기 절연층(170)의 물질과 동일한 물질로 형성될 수 있다.
상기 제1 도전형 반도체층(146)은 볼록부(148a)와 상기 볼록부(148a)보다 높이가 낮은 오목부(148b)로 이루어진 요철 구조(148)를 포함하며, 상기 볼록부(148a)는 제1 전극층(120)의 접촉 전극(120b)과 수직적으로 중첩될 수 있다.
또한, 상기 볼록부(148a)의 형상은 원기둥 형상, 원뿔 형상, 피라미드 형상, 사각기둥 형상, 반원구 형상 중 하나일 수 있으나 이에 한정하지 않는다.
종래에는 제1 전극층의 접촉 전극의 높이만큼의 영역을 확보하기 위하여 제1 도전형 반도체층을 두껍게 형성하기 때문에 전체적으로 발광소자의 두께가 두꺼웠다.
발광 구조물(140)의 상부에 위치하는 제1 도전형 반도체층(146)의 두께가 두꺼우면 활성층(144)에서 발광된 빛이 외부로 방출되기까지 이동하는 거리가 증가하기 때문에, 빛의 이동 과정에서 빛의 일부가 제1 도전형 반도체층에 흡수되어 발광소자의 광 추출 효율이 감소되는 문제점이 있었다.
실시예에서는 제1 도전형 반도체층(146)이 요철 구조(148)를 갖도록 하여, 볼록부(148a)에서는 발광소자의 신뢰성 확보를 위하여 접촉 전극(120b)의 상면과 일정 높이차(H2)를 유지하도록 하고, 접촉 전극(120b)이 존재하지 않는 제1 도전형 반도체층(146) 상의 영역에는 오목부(148b)를 형성하여 제1 도전형 반도체층(146)의 높이(H3)를 낮춤으로써 발광소자(100)의 광 추출 효율을 개선할 수 있다.
제1 도전형 반도체층(146)의 상면과 접촉 전극(120b) 사이에는 일정한 높이차(H2)를 유지해야 한다. 제1 도전형 반도체층(146)의 상면과 접촉 전극(120b)이 너무 가까우면 제1 도전형 반도체층(146)의 상면에 러프니스나 패턴을 형성하는 텍스쳐링(texturing) 공정시 접촉 전극(120b)의 일부가 외부로 노출되어 전기적 쇼트가 발생할 수 있기 때문이다. 상기 높이차(H2)는 발광소자의 신뢰성을 확보하면서도 광 추출에 방해가 되지 않도록 1~5um를 유지할 수 있다.
제1 도전형 반도체층(146)의 요철 구조(148)에서 오목부(148b)와, 발광 구조물(140)의 활성층(144) 사이의 높이차(H3)도 일정한 정도를 유지해야 한다. 제1 도전형 반도체층(146)의 상면과 활성층(142)이 너무 가까우면 제1 도전형 반도체층(146)의 상면에 러프니스나 패턴을 형성하는 텍스쳐링(texturing) 공정시 활성층(144)이 외부로 노출되어 발광소자의 신뢰성을 떨어뜨릴 수 있기 때문이다. 상기 높이차(H3)는 발광소자의 신뢰성을 확보하면서 광 추출에 방해가 되지 않도록 0.5~4um를 유지할 수 있다.
또한, 발광 구조물(140)의 전체 높이 H1은 1~5um일 수 있다.
상기 요철 구조(148)의 볼록부(148a)는 제1 전극층(120)의 접촉 전극(120b)과 수직적으로 중첩되며, 볼록부(148a)의 폭(W2)이 접촉 전극(120b)의 폭(W1)과 같거나 이보다 넓을 수 있다.
볼록부(148a)의 폭(W2)은 제1 전극층(120)의 하부층(120a)으로부터 분기되어 형성된 접촉 전극들(120b) 사이의 폭에 따라 달라질 수 있으며, 일 예시에서 상기 볼록부의 폭(W2)은 접촉 전극(120b)의 폭(W1)의 1배 내지 5배일 수 있다.
실시예에 의하면 제1 도전형 반도체층(146)의 볼록부(148a)가 접촉 전극(120b)과 수직적으로 중첩하면서 일정한 높이차(H2)를 유지하므로 발광소자의 신뢰성을 확보할 수 있는 동시에, 접촉 전극(120b)이 위치하지 않는 제1 도전형 반도체층(146)의 영역에는 오목부(148b)를 형성하여 제1 도전형 반도체층(146)의 두께를 감소시킴으로써 발광소자의 광 추출 효율을 개선할 수 있다.
제1 도전형 반도체층(146)의 요철 구조(148)는 제1 도전형 반도체층(146)의 상면에 PR층(Photoresist layer)을 형성하고, 패턴이 형성된 마스크를 상부에 씌운 후 자외선을 조사하여 형성할 수 있다.
상기 PR층은 빛을 조사받은 부분이 현상할 때 녹아가나는 양상 감광막 또는 빛을 조사받은 부분이 현상할 때 오히려 남게 되는 음성 감광막을 사용할 수 있다.
또한, 활성층(144)에서 발광된 빛이 제1 도전형 반도체층(146)의 상면뿐만 아니라 볼록부(148a)의 측면 상으로도 방출되므로, 제1 도전형 반도체층(146)에 요철 구조(140)를 형성함으로써 광이 방출되는 면적이 증가하여 발광소자의 광 특성이 개선될 수 있다.
도 2 내지 도 10은 실시예에 따른 발광소자의 제조 과정을 나타낸 도면이다. 이하에서, 도 2 내지 도 10을 참조하여 발광소자의 제조 방법의 일실시예를 설명한다.
도 2에 도시된 바와 같이, 기판(101) 상에 발광 구조물(140)을 성장시킨다.
상기 기판(101)은 반도체 물질 성장에 적합한 재료, 또는 캐리어 웨이퍼로 형성될 수 있다. 또한, 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 기판(101)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 기판(101) 위에는 요철 구조가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(101)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다.
발광 구조물(140)은 기판(101) 상에 제1 도전형 반도체층(146)과 활성층(144) 및 제2 도전형 반도체층(142)을 순차적으로 성장시킴으로써 형성될 수 있다.
발광 구조물(140)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(146)은 두께 D1으로 성장되며, 접촉 전극을 갖지 않는 일반적인 발광소자에서 형성되는 제1 도전형 반도체층의 두께보다 두껍게 성장된다.
발광 구조물(140)과 기판(101) 사이에는 버퍼층(미도시)을 성장시킬 수 있는데, 재료의 격자 부정합 및 열 팽창 계수의 차이를 완화하기 위한 것이다. 상기 버퍼층의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 위에는 언도프드(undoped) 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
그리고, 도 3에 도시된 바와 같이, 제2 도전형 반도체층(142) 상에 제2 전극층(130)을 형성한다. 제2 전극층(130)은 오믹층/반사층/접합층, 오믹층/반사층, 반사층/접합층 중 어느 하나의 형태일 수 있으며, 전류 퍼짐층을 포함할 수 있다.
예를 들어, 제2 도전형 반도체층(142) 상에 오믹층(132)과 반사층(134)을 형성하고, 반사층(134) 상에 전류 퍼짐층(136)을 형성할 수 있다. 이때, 전류 퍼짐층(136)은 오믹층(132)과 반사층(134)의 폭보다 넓게 성장될 수 있으며, 전류 퍼짐층(136)의 일측이 상기 제2 도전형 반도체층(142)과 접촉되어 후에 제2 도전형 반도체층(142)에 전류를 공급할 수 있다.
오믹층(132), 반사층(134) 및 전류 퍼짐층(136)은 예를 들어, 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방법에 의해 형성할 수 있으나, 이에 대해 한정하지는 않는다.
도 3은 일 예시에 불과하고, 오믹층(132)과 반사층(134) 및 전류 퍼짐층(136)이 형성되는 면적은 다양하게 선택될 수 있다.
그리고 도 4에 도시된 바와 같이, 제2 전극층(130), 제2 도전형 반도체층(142) 및 활성층(144)을 관통하여 제1 도전형 반도체층(146)을 노출시키는 적어도 하나의 비아홀(212, 214)을 형성한다. 상기 비아홀(212, 214)의 바닥에는 러프니스(122)가 형성될 수 있다.
비아홀(212, 214)은 예를 들어, 포토리쏘그라피 공정 및 식각 공정을 이용하여 형성되며, 제2 전극층(130)을 선택적으로 식각하여 제2 도전형 반도체층(142)을 노출시킨 후, 노출된 제2 도전형 반도체층(142)과 그 하부의 활성층(144)을 식각하여 제1 도전형 반도체층(146)을 노출시킴으로써 형성될 수 있다.
상기 러프니스(122)는 비아홀(212, 214)에 의해 노출되는 제1 도전형 반도체층(146)에 건식 식각 또는 PEC(Photo Electro Chemical) 식각 공정을 수행하여 형성할 수 있다.
그 다음으로, 도 5에 도시된 바와 같이, 상기 제2 전극층(130)의 상면과 비아홀(212, 214)의 측면 상에 절연층(170)을 형성한다.
그리고, 도 6에 도시된 바와 같이, 상기 비아홀(212, 214)을 도전성 물질로 채워 제1 도전형 반도체층(146)과 접하도록 제1 전극층(120)을 형성한다. 이때 도전성 물질은 비아홀(212, 214)의 바닥면에 존재하는 러프니스(116) 부분에도 채워진다.
상기 도전성 물질은 전기 전도성이 높은 금속일 수 있으며, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 이루어질 수 있으나, 이에 대해 한정하지는 않는다.
비아홀(212, 214)에 채워진 도전성 물질은 제1 전극층(120)의 접촉 전극(120b)이 된다.
그리고, 도 7에 도시된 바와 같이 제1 전극층(120) 상에 지지기판(110)을 배치한다. 지지기판(110)은 본딩 방식, 도금 방식 또는 증착 방식으로 형성할 수 있다. 지지기판(110)을 본딩 방식으로 형성하는 경우, 예를 들어 별도의 접합층(115)을 이용하여 제1 전극층(120)과 지지기판(110)을 부착시킬 수 있다.
그리고, 도 8에 도시된 바와 같이, 기판(101)을 분리한다. 기판(101)의 제거는 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off: LLO)의 방법으로 할 수도 있으며, 건식 및 습식 식각의 방법으로 할 수도 있다.
레이저 리프트 오프법을 예로 들면, 상기 기판(101) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 상기 기판(101)과 발광 구조물(140)의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(101)의 분리가 일어난다.
다음으로 도 9에 도시된 바와 같이, 단위발광 구조물(140)에 아이솔레이션(isolation) 에칭을 실시하여 각각의 발광소자의 단위로 분리한다. 아이솔레이션 에칭은 예를 들어, ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다. 아이솔레이션(isolation) 에칭에 의하여 제2 전극층(130)의 일부는 발광 구조물(140) 외부로 개방될 수 있다. 예컨대, 아이솔레이션(isolation) 에칭에 의하여 발광 구조물(140)이 식각되어 제2 전극층(130)의 일측, 즉 테두리 일부를 개방할 수 있다.
그 후, 제1 도전형 반도체층(146)의 상부에 PR층(Photoresist layer)(250)을 형성한다. PR층(250)은 빛을 조사받은 부분이 현상할 때 녹아가나는 양상 감광막, 또는 빛을 조사받은 부분이 현상할 때 오히려 남게 되는 음성 감광막을 사용하여 형성할 수 있다. 도 9에서는 일 예시로서 양상 감광막을 사용하였다.
PR층(250)을 형성한 후, 패턴이 형성된 마스크(260)를 상부에 씌운 후 자외선을 조사하면 마스크(260)에 형성된 패턴이 PR층(250)에 현상되어, 마스크(260)를 통과하여 빛을 조사받은 PR층(250)의 부분이 녹아나간다. 그 후 에칭을 수행하면 도 10에 도시된 바와 같이 제1 도전형 반도체층(146)의 상부에 요철 구조(148)가 형성된다.
상술한 바와 같이, 요철 구조(148)의 볼록부(148a)는 접촉 전극(120b)과 수직적으로 중첩되게 형성된다.
실시예에서는 아이솔레이션 에칭을 수행한 후 요철 구조(148)를 형성하는 것으로 설명하였으나, 공정 순서에 대해서는 제한을 두지 않는다.
상기 아이솔레이션 에칭에 의하여 개방되어 노출된 제2 전극층(130)의 일측에는 전극 패드(190)를 형성한다.
그리고, 발광 구조물(140)의 측면을 덮는 패시베이션층(180)을 형성한다.
패시베이션층(180)은 발광 구조물(140)의 측면을 덮도록 형성될 수 있으나 이에 한정되는 것은 아니며, 발광 구조물(140)의 측면 및 상면의 일부 영역을 덮도록 형성될 수도 있다. 제1 도전형 반도체층(146)의 볼록부(148a)의 측면에도 패시베이션층(미도시)을 형성할 수 있다.
그리고, 제1 도전형 반도체층(146)의 상면에 러프니스 또는 패턴(160)을 형성한다.
도 11은 실시예에 따른 발광소자를 포함한 발광소자 패키지의 일실시예를 도시한 도면이다.
실시예에 따른 발광소자 패키지(300)는 캐비티가 형성된 몸체(310)와, 상기 몸체(310)에 설치된 제1 리드 프레임(321) 및 제2 리드 프레임(322)과, 상기 몸체(310)에 설치되어 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)과 전기적으로 연결되는 상술한 실시예들에 따른 발광소자(100)와, 상기 캐비티에 형성된 몰딩부(340)를 포함한다.
상기 몸체(310)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(310)가 금속 재질 등 도전성 물질로 이루어지면, 도시되지는 않았으나 상기 몸체(310)의 표면에 절연층이 코팅되어 상기 제1,2 리드 프레임(321, 322) 간의 전기적 단락을 방지할 수 있다.
상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전류를 공급한다. 또한, 상기 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 상기 발광소자(100)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시킬 수도 있다.
상기 발광소자(100)는 상기 몸체(310) 상에 설치되거나 상기 제1 리드 프레임(321) 또는 제2 리드 프레임(322) 상에 설치될 수 있다. 본 실시예에서는 제1 리드 프레임(321)과 발광소자(100)가 직접 통전되고, 제2 리드 프레임(322)과 상기 발광소자(100)는 와이어(330)를 통하여 연결되어 있다. 발광소자(100)는 와이어 본딩 방식 외에 플립칩 방식 또는 다이 본딩 방식 등에 의하여 리드 프레임(321, 322)과 연결될 수 있다.
상기 몰딩부(340)는 상기 발광소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부(340) 상에는 형광체(350)가 포함되어, 상기 발광소자(100)로부터 방출되는 빛의 파장을 변화시킬 수 있다.
형광체(350)는 가넷(Garnet)계 형광체, 실리케이트(Silicate)계 형광체, 니트라이드(Nitride)계 형광체, 또는 옥시니트라이드(Oxynitride)계 형광체를 포함할 수 있다.
예를 들어, 상기 가넷계 형광체는 YAG(Y3Al5O12:Ce3 +) 또는 TAG(Tb3Al5O12:Ce3 +)일 수 있고, 상기 실리케이트계 형광체는 (Sr,Ba,Mg,Ca)2SiO4:Eu2 +일 수 있고, 상기 니트라이드계 형광체는 SiN을 포함하는 CaAlSiN3:Eu2 +일 수 있고, 상기 옥시니트라이드계 형광체는 SiON을 포함하는 Si6 - xAlxOxN8 -x:Eu2 +(0<x<6)일 수 있다.
상기 발광소자(100)에서 방출된 제1 파장 영역의 광이 상기 형광체(250)에 의하여 여기되어 제2 파장 영역의 광으로 변환되고, 상기 제2 파장 영역의 광은 렌즈(미도시)를 통과하면서 광경로가 변경될 수 있다.
실시예에 따른 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이하에서는 상술한 발광소자 패키지가 배치된 조명 시스템의 일실시예로서, 헤드램프와 백라이트 유닛을 설명한다.
도 12는 실시예에 따른 발광소자 패키지가 배치된 헤드램프의 일실시예를 도시한 도면이다.
도 12에 도시된 바와 같이, 헤드램프(700)는, 실시예에 따른 발광소자 패키지가 배치된 발광 모듈(710)에서 방출된 빛이 리플렉터(720)와 쉐이드(730)에서 반사된 후 렌즈(740)를 투과하여 차체 전방을 향할 수 있다.
상기 발광 모듈(710)에 포함된 발광소자 패키지는 발광소자를 복수 개로 탑재할 수 있으며, 이에 대해 한정하지 않는다.
실시예에 따른 발광소자를 포함한 발광소자 패키지는 제1 도전형 반도체층의 두께 감소로 인해 광 추출 효율이 향상되므로 발광 모듈(710)의 광 효율이 전체적으로 향상될 수 있다.
도 13은 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일실시예를 도시한 도면이다.
도 13에 도시된 바와 같이, 실시예에 따른 표시장치(800)는 광원 모듈(830, 835)과, 바텀 커버(810) 상의 반사판(820)과, 상기 반사판(820)의 전방에 배치되며 상기 광원모듈에서 방출되는 빛을 표시장치 전방으로 가이드하는 도광판(840)과, 상기 도광판(840)의 전방에 배치되는 제1 프리즘시트(850)와 제2 프리즘시트(860)와, 상기 제2 프리즘시트(860)의 전방에 배치되는 패널(870)과 상기 패널(870)의 전반에 배치되는 컬러필터(880)를 포함하여 이루어진다.
광원 모듈은 회로 기판(830) 상의 상술한 발광소자 패키지(835)를 포함하여 이루어진다. 여기서, 회로 기판(830)은 PCB 등이 사용될 수 있고, 발광소자 패키지(835)는 도 11에서 설명한 바와 같다.
상기 바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 상기 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 상기 도광판(840)의 후면이나, 상기 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(840)은 발광소자 패키지 모듈에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다. 그리고, 도광판이 생략되어 반사시트(820) 위의 공간에서 빛이 전달되는 에어 가이드 방식도 가능하다.
상기 제1 프리즘 시트(850)는 지지필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성되는데, 상기 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 상기 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
상기 제2 프리즘 시트(860)에서 지지필름 일면의 마루와 골의 방향은, 상기 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 광원 모듈과 반사시트로부터 전달된 빛을 상기 패널(870)의 전방향으로 고르게 분산하기 위함이다.
본 실시예에서 상기 제1 프리즘시트(850)과 제2 프리즘시트(860)가 광학시트를 이루는데, 상기 광학시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
상기 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있다.
상기 패널(870)은, 유리 바디 사이에 액정이 위치하고 빛의 편광성을 이용하기 위해 편광판을 양 유리바디에 올린 상태로 되어있다. 여기서, 액정은 액체와 고체의 중간적인 특성을 가지는데, 액체처럼 유동성을 갖는 유기분자인 액정이 결정처럼 규칙적으로 배열된 상태를 갖는 것으로, 상기 분자 배열이 외부 전계에 의해 변화되는 성질을 이용하여 화상을 표시한다.
표시장치에 사용되는 액정 표시 패널은, 액티브 매트릭스(Active Matrix) 방식으로서, 각 화소에 공급되는 전압을 조절하는 스위치로서 트랜지스터를 사용한다.
상기 패널(870)의 전면에는 컬러 필터(880)가 구비되어 상기 패널(870)에서 투사된 빛을, 각각의 화소마다 적색과 녹색 및 청색의 빛만을 투과하므로 화상을 표현할 수 있다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
101: 기판 110: 지지기판
115: 접합층 120: 제1 전극층
120a: 하부층 120b: 접촉 전극
130: 제2 전극층 132: 오믹층
134: 반사층 136: 전류 퍼짐층
140: 발광 구조물 142: 제2 도전형 반도체층
144: 활성층 146: 제1 도전형 반도체층
148: 요철 구조 148a: 볼록부
148b: 오목부 170: 절연층
180: 패시베이션층 190: 전극 패드
212, 214: 비아홀 250: PR층
310: 패키지 몸체 321, 322: 제1,2 리드 프레임
330: 와이어 340: 몰딩부
350: 형광체 710: 발광 모듈
720: 리플렉터 730: 쉐이드
800: 표시장치 810: 바텀 커버
820: 반사판 840: 도광판
850: 제1 프리즘시트 860: 제2 프리즘시트
870: 패널 880: 컬러필터

Claims (16)

  1. 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 하부에 위치하고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극층;
    상기 제2 전극층 하부에 위치하는 하부층과, 상기 하부층으로부터 분기되며 상기 제2 전극층, 제2 도전형 반도체층, 및 활성층을 관통하여 상기 제1 도전형 반도체층과 접하는 적어도 하나의 접촉 전극을 포함하는 제1 전극층; 및
    상기 제1 전극층과 상기 제2 전극층 사이 및 제1 전극층과 상기 발광 구조물 사이의 절연층을 포함하고,
    상기 제1 도전형 반도체층은 제1 영역 및 상기 제1 영역과 구분되며 상기 제1 영역보다 높이가 낮은 제2 영역의 요철 구조를 포함하고, 상기 요철 구조의 볼록부가 상기 접촉 전극과 수직적으로 중첩되고,
    상기 요철 구조의 볼록부의 폭이 상기 접촉 전극의 폭과 같거나 넓은, 발광소자.
  2. 제 1 항에 있어서,
    상기 제1 도전형 반도체층의 상면에 러프니스 또는 패턴이 형성된 발광소자.
  3. 제 1 항에 있어서,
    상기 발광 구조물의 측면에 제2 도전형 반도체층, 활성층 및 제1 도전형 반도체층의 적어도 일부를 덮는 패시베이션층을 더 포함하는 발광소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 요철 구조의 볼록부의 폭은 상기 접촉 전극의 폭의 1~5 배인 발광소자.
  6. 제 1 항에 있어서,
    상기 제1 도전형 반도체층과 접하는 상기 접촉 전극의 부분에 러프니스가 형성된 발광소자.
  7. 제 1 항에 있어서,
    상기 제2 전극층의 일측이 상기 발광 구조물의 외부로 노출되고, 노출된 부분에 전극 패드가 형성되는 발광소자.
  8. 제 1 항에 있어서,
    상기 제2 전극층은 상기 제2 도전형 반도체층 하부에 위치하는 오믹층 및 반사층을 포함하는 발광소자.
  9. 제 7 항에 있어서,
    상기 제2 전극층은 전류 퍼짐층을 포함하고, 상기 전극 패드가 상기 전류 퍼짐층과 접하여 배치되는 발광소자.
  10. 제 1 항에 있어서,
    상기 요철 구조의 볼록부의 측면에 형성되는 패시베이션층을 더 포함하는 발광소자.
  11. 제 1 항에 있어서,
    상기 요철구조의 볼록부의 형상은 원기둥 형상, 원뿔 형상, 피라미드 형상, 사각기둥 형상, 또는 반원구 형상 중 하나인 발광소자.
  12. 제 1 항에 있어서,
    상기 제2 영역의 상부 표면이 상기 제1 영역의 상부 표면이 보다 낮은, 발광 소자.
  13. 삭제
  14. 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 하부에 위치하고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극층;
    상기 제2 전극층 하부에 위치하는 하부층과, 상기 하부층으로부터 분기되며 상기 제2 전극층, 제2 도전형 반도체층, 및 활성층을 관통하여 상기 제1 도전형 반도체층과 접하는 적어도 하나의 접촉 전극을 포함하는 제1 전극층; 및
    상기 제1 전극층과 상기 제2 전극층 사이 및 제1 전극층과 상기 발광 구조물 사이의 절연층을 포함하고,
    상기 제1 도전형 반도체층은 제1 영역 및 상기 제1 영역과 구분되며 상기 제1 영역보다 높이가 낮은 제2 영역의 요철 구조를 포함하고, 상기 요철 구조의 볼록부가 상기 접촉 전극과 수직적으로 중첩되고,
    상기 접촉 전극의 표면에서 상기 제1 영역의 상부 표면까지의 거리가 상기 제2 영역의 상부 표면까지의 거리보다 큰, 발광소자.
  15. 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 하부에 위치하고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극층;
    상기 제2 전극층 하부에 위치하는 하부층과, 상기 하부층으로부터 분기되며 상기 제2 전극층, 제2 도전형 반도체층, 및 활성층을 관통하여 상기 제1 도전형 반도체층과 접하는 적어도 하나의 접촉 전극을 포함하는 제1 전극층; 및
    상기 제1 전극층과 상기 제2 전극층 사이 및 제1 전극층과 상기 발광 구조물 사이의 절연층을 포함하고,
    상기 제1 도전형 반도체층은 제1 영역 및 상기 제1 영역과 구분되며 수직 방향으로 상기 제1 영역보다 두께가 얇은 제2 영역을 포함하고, 상기 제1 영역은 상기 접촉 전극과 상기 수직 방향으로 중첩되고,
    상기 제1 영역은 상기 접촉 전극과 직접 연결되며, 상기 제2 영역은 상기 접촉 전극과 수직적으로 중첩되지 않는, 발광소자.
  16. 삭제
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