KR20160013751A - 태양 전지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 배치되는 단결정 실리콘 재질의 전면 전계부; 반도체 기판의 후면에 배치되는 터널층; 터널층의 후면의 일부에 배치되는 에미터부; 터널층의 후면의 일부에 배치되는 후면 전계부; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 전면 전계부의 저항값 대비 후면 전계부의 저항값 비는 10:1 ~ 3:1 사이이다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 후면에 터널층을 증착하고 진성 반도체층을 증착하는 단계; 진성 반도체층의 제1 영역에 불순물을 주입(implantation)하는 단계; 진성 반도체층 중에서 제1 영역 위에 확산 방지막을 형성하는 단계; 반도체 기판의 후면 및 전면에 동일한 도핑 소스를 동시에 열확산시켜, 반도체 기판의 전면에 전면 전계부와, 진성 반도체층에 후면 전계부와 에미터부를 동시에 형성하는 단계; 반도체 기판의 전면과 후면을 동시에 에칭하는 단계; 및 에미터부 위에 제1 전극을 형성하고, 후면 전계부 위에 제2 전극을 형성하는 단계;를 포함할 수 있다.

Description

태양 전지 및 그 제조 방법{SOLAR CELL AND THE MANUFACTURING MATHOD THEREOF}
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명은 제조 공정이 보다 단순화된 태양 전지 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 제 1 도전성 타입의 불순물이 도핑된 단결정 실리콘 재질의 반도체 기판; 반도체 기판의 전면에 배치되며, 제1 도전성 타입의 불순물이 반도체 기판보다 고농도로 도핑되는 단결정 실리콘 재질의 전면 전계부; 반도체 기판의 후면에 배치되며, 유전체 재질로 형성되는 터널층; 터널층의 후면의 일부에 배치되며, 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물이 도핑된 다결정 실리콘 재질의 에미터부; 터널층의 후면의 일부에 배치되며, 제1 도전성 타입의 불순물이 반도체 기판보다 고농도로 도핑되는 다결정 실리콘 재질의 후면 전계부; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 전면 전계부의 저항값 대비 후면 전계부의 저항값 비는 10:1 ~ 3:1 사이이다.
여기서, 후면 전계부는 단위 면적당 50Ω ~ 300 Ω 사이의 저항값을 가지고, 전면 전계부은 단위 면적당 500Ω ~ 900 Ω 사이의 저항값을 가질 수 있다.
또한, 에미터부의 두께와 후면 전계부의 두께는 서로 다를 수 있다.
구체적으로, 제1 도전성 타입은 n형인 경우, 후면 전계부의 두께는 에미터부의 두께보다 작을 수 있다.
여기서, 에미터부와 후면 전계부 사이의 두께 차이는 50nm ~ 100nm 사이일 수 있다. 구체적으로 에미터부의 두께는 200nm ~ 300nm 사이이고, 후면 전계부의 두께는 100nm ~ 250nm 사이일 수 있다.
그리고, 제1 도전성 타입은 p형인 경우, 에미터부의 두께는 후면 전계부의 두께보다 작을 수 있다.
또한, 에미터부와 후면 전계부는 서로 이격되어 있으며, 터널층의 후면 중에서 에미터부와 후면 전계부 사이의 이격된 공간에는 다결정 실리콘 재질의 진성 반도체층이 더 배치될 수 있다.
여기서, 진성 반도체층은 후면 전계부의 두께와 에미터부의 두께 사이의 두께를 가질 수 있다.
또한, 터널층은 SiCx 또는 SiOx의 유전체 재질로 형성될 수 있으며, 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하고, 0.5nm ~ 2.5nm 사이의 두께를 가질 수 있다.
또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 단결정 실리콘 재질의 반도체 기판의 후면에 유전체 재질을 포함하는 터널층을 증착하고, 터널층의 후면에 다결성 실리콘 재질의 진성 반도체층을 증착하는 단계; 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유된 에미터부를 형성하기 위하여 진성 반도체층의 제1 영역에 제2 도전성 타입의 불순물을 주입(implantation)하는 단계; 진성 반도체층 중에서 제2 도전성 타입의 불순물이 주입된 제1 영역 위에 확산 방지막을 형성하는 확산 방지막 형성 단계: 반도체 기판의 후면에 증착된 진성 반도체층 중에서 확산 방지막이 형성되지 않은 제2 영역 및 반도체 기판의 전면에 제1 도전성 타입의 불순물이 포함된 도핑 소스를 동시에 열확산시켜, 반도체 기판의 전면에 단결정 실리콘 재질의 전면 전계부를 형성하고 진성 반도체층에 다결정 실리콘 재질의 후면 전계부와 에미터부를 동시에 형성하는 열확산 단계; 반도체 기판의 전면과 후면을 동시에 에칭하여, 전면 전계부 및 후면 전계부의 표면 일부를 식각하고, 동시에 에미터부 위에 형성된 확산 방지막을 제거하는 에칭 단계; 및 에미터부 위에 제1 전극을 형성하고, 후면 전계부 위에 제2 전극을 형성하는 단계;를 포함할 수 있다.
여기서, 확산 방지막 형성 단계는 확산 방지막을 진성 반도체층의 제1 영역을 포함한 전체 후면에 증착하는 확산 방지막 증착 단계;와 진성 반도체층에서 제1 영역을 제외한 제2 영역 위에 형성된 확산 방지막을 식각하여, 후면 전계부를 형성하기 위한 패턴을 형성하는 후면 전계부 패턴 형성 단계;를 포함할 수 있다.
아울러, 제2 도전성 타입의 불순물이 주입된 진성 반도체층의 제1 영역과 확산 방지막이 식각된 진성 반도체층의 제2 영역은 서로 이격될 수 있다.
또한, 확산 방지막 증착 단계에서 실리콘 카바이드(SiC) 재질로 형성되는 확산 방지막이 증착될 수 있다.
아울러, 후면 전계부 패턴 형성 단계에서 확산 방지막의 제2 영역에 대한 식각은 레이저 조사에 의해 수행될 수 있다.
또한, 열확산 단계에서 진성 반도체층의 제1 영역에 주입된 제2 도전성 타입의 불순물도 열확산되면서 다결정 실리콘 재질의 에미터부로 형성될 수 있다.
또한, 열확산 단계에 의해 실리콘 카바이드(SiC)로 형성된 확산 방지막은 실리콘 옥사이드(SiOx)로 산화될 수 있다.
아울러, 열확산 단계에서 전면 전계부 및 후면 전계부에 형성된 부산물(PSG(phosphosilicate glass) 또는BSG(Boro-Silicate Glass))은 에칭 단계에서 제거될 수 있다.
이와 같은 에칭 단계에서 전면 전계부의 식각 속도는 후면 전계부의 식각 속도보다 클 수 있다.
이와 같은 에칭 단계의 결과, 전면 전계부 저항값 대비 후면 전계부 저항값의 비는 3:1 ~ 10:1 사이로 형성될 수 있다.
아울러, 에칭 단계의 결과 에미터부의 두께와 후면 전계부의 두께는 서로 다르게 형성될 수 있다.
구체적으로, 제1 도전성 타입은 n형인 경우, 에칭 단계의 결과 후면 전계부의 두께는 에미터부의 두께보다 작게 형성되고, 제1 도전성 타입은 p형인 경우, 에칭 단계의 결과 에미터부의 두께는 후면 전계부의 두께보다 작게 형성될 수 있다.
본 발명에 따른 태양 전지 제조 공정은 반도체 기판의 전면과 후면을 동일한 도핑 소스로 열확산시켜, 전면 전계부와 후면 전계부를 동시에 형성하고, 그 이후 반도체 기판의 전면과 후면을 동시에 에칭함으로써, 제조 공정을 보다 단순화할 수 있다.
도 1 내지 도 4는 본 발명에 따른 태양 전지의 제1 실시예에 대하여 설명하기 위한 도이다.
도 5는 본 발명에 따른 태양 전지의 제2 실시예에 대하여 설명하기 위한 도이다.
도 6 내지 도 12는 본 발명에 따른 태양 전지를 제조하는 방법의 일례에 대하여 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
아울러, 이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
도 1 내지 도 4는 본 발명에 따른 태양 전지의 제1 실시예에 대하여 설명하기 위한 도이다.
구체적으로 도 1은 본 발명에 따른 태양 전지의 일부 사시도이고, 도 2의 (a)는 도 1에서 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이고, 도 2의 (b)는 도 2의 (a)에서 K 부분을 확대 도시한 도이고, 도 3 및 도 4는 도 1 및 도 2에 도시된 터널층(120)을 설명하기 위한 도이다.
도 1 및 도 2의 (a)에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 태양 전지는 반도체 기판(110), 전면 전계부(171), 터널층(120), 에미터부(121), 후면 전계부(172), 진성 반도체층(150), 제1 전극(141) 및 제2 전극(142)을 포함할 수 있다.
이와 같은 태양 전지에서 전면 전계부(171) 위에는 도시되지는 않았지만, 반사 방지막이 더 형성될 수도 있다.
아울러, 도 1 및 도 2의 (a)에서는 터널층(120) 및 진성 반도체층(150)이 구비된 경우를 일례로 도시하였으나, 이들은 생략될 수도 있다. 그러나, 도 1 및 도 2의 (a)에 도시된 바와 같이, 구비된 경우 태양 전지의 효율을 더욱 향상시킬 수 있으므로 구비된 경우를 일례로 설명한다.
이와 같은 구조를 갖는 태양 전지는 발전 효율을 양호하게 유지하면서 태양 전지의 제조 방법을 보다 단순화할 수 있다. 즉, 도 1 및 도 2의 (a)에 도시된 바와 같은 구조를 갖는 태양 전지는 도 6 이하에서 후술하는 태양 전지 제조 방법에 따라 제조된 경우 나타나는 구조이다. 여기서, 도 6 이하에서 후술하는 태양 전지 제조 방법은 동일한 도핑 소스를 이용하여 태양 전지의 전면 전계부(171)와 후면 전계부(172)를 동시에 형성시킴으로써, 태양 전지의 제조 방법을 매우 단순화할 수 있다. 본 발명의 태양 전지 제조 방법에 대해서는 먼저 본 발명의 태양 전지 구조에 대해서 상세하게 설명한 이후에 설명한다.
반도체 기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 불순물이 도핑된 단결정 실리콘 재질로 형성될 수 있다. 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
하지만, 이와는 달리, 반도체 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 반도체 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이러한 반도체 기판(110)은 입사면이 텍스처링(texturing)되어 요철면을 갖는다. 편의상 도 1에서, 반도체 기판(110)의 가장자리 부분만 요철면으로 도시하였지만, 실질적으로 반도체 기판(110)의 전면 전체가 요철면을 갖고 있으며, 이로 인해 반도체 기판(110)의 전면 위에 위치한 전면 전계부(171) 역시 요철면을 가질 수 있다.
다음, 전면 전계부(171)는 도 1에 도시된 바와 같이, 반도체 기판(110)의 전면에 위치하며, 반도체 기판(110)보다 제1 도전성 타입의 불순물을 고농도로 함유하는 단결정 실리콘 재질로 형성될 수 있다.
이와 같은 전면 전계부(171)는 반도체 기판(110)과 전면 전계부(171)와의 불순물 농도 차이로 인해 전위 장벽이 형성되어 반도체 기판(110) 전면 쪽으로의 전하(예, 정공) 이동을 방지하는 전계 효과를 가질 수 있다.
이로 인해, 전면 전계부(171)는 외부 장치로 출력되는 전하의 출력량을 증가시키고, 반도체 기판(110)의 전면에서 재결합이나 결함에 의해 손실되는 전하의 양을 감소시킬 수 있다.
이와 같은 전면 전계부(171)는 수소를 포함할 수 있으며, 수소를 포함하는 경우, 반도체 기판(110)의 표면 및 그 근처에 주로 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어 결함에 의해 반도체 기판(110)의 전면 표면에서 전하가 소멸되는 것을 감소시키는 페시베이션 기능(passivation function)을 수행할 수 있다.
이와 같은 전면 전계부(171)는 후술할 후면 전계부(172)와 동일한 도핑 가스를 이용하여 동일한 챔버 내에서 후면 전계부(172)가 형성될 때, 한번에 형성될 수 있다. 이에 대한 구체적인 설명은 후술한다.
터널층(120)은 반도체 기판(110)의 후면에 배치되며, 유전체 재질을 포함할 수 있다. 보다 구체적으로 터널층(120)은 반도체 기판(110)의 후면 전체면에 형성될 수 있으며, 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
이와 같은, 터널층(120)은 SiCx 또는 SiOx 중 어느 하나의 유전체 재질로 형성될 수 있다. 이 외에도 이 외에도 터널층(120)은 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하다.
여기서, 터널층(120)이 SiOx로 형성된 경우, 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압 차이가 커서, 터널층(120)의 두께(T120)는 0.8nm ~ 1.2nm 사이로 형성될 수 있으며, 터널층(120)이 SiCx로 형성되는 경우, 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압 차이가 상대적으로 터널층(120)의 두께(T120)는 0.5nm ~ 2.5nm까지 가능하다. 이에 대해서는 도 3 및 도 4에서 보다 구체적으로 설명한다.
에미터부(121)는 터널층(120)의 후면의 일부에 복수 개가 일정 방향으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 터널층(120)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.
따라서, 반도체 기판(110)과 복수의 에미터부(121) 간에 형성된 p-n 접합에 의해, 반도체 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 반도체 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 정공은 각 에미터부(121)쪽으로 이동하고 분리된 전자는 반도체 기판(110)보다 불순물 농도가 높은 복수의 후면 전계부(172) 쪽으로 이동할 수 있다.
각 에미터부(121)는 반도체 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 복수의 에미터부(121)쪽으로 이동하고 분리된 정공은 복수의 후면 전계부(172)쪽으로 이동할 수 있다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
이와 같은 에미터부(121)는 반도체 기판(110)의 후면에 다결정 재질의 진성 반도체층(150)을 형성시킨 이후, 다결정 재질의 진성 반도체층(150) 내에 제2 도전성 타입의 불순물을 주입시켜 형성될 수 있다.
후면 전계부(172)는 터널층(120)의 후면 중에서 전술한 복수의 에미터부(121)가 형성되지 않은 일부 영역에 복수 개가 에미터부(121)와 동일한 방향으로 길게 배치되어 형성될 수 있다. 이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다.
따라서, 예를 들어, 기판이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
이와 같은 후면 전계부(172)는 이와 같은 후면 전계부(172)는 전술한 전면 전계부(171)와 동일한 도핑 가스를 이용하여 동일한 챔버 내에서 전면 전계부(171)가 형성될 때, 한번에 형성될 수 있다. 이에 대해서는 도 6 이하에서 본 발명의 제조 방법에 대해 설명할 때에 구체적으로 설명한다.
이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 전하(예, 전자) 이동을 용이하게 한다. 따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다.
이와 같은 복수의 후면 전계부(172)는 에미터부(121)와 서로 접하여 형성될 수도 있으나, 이와 다르게 도 1 및 도 2의 (a)에 도시된 바와 같이, 서로 이격되어 형성될 수도 있다.
이와 같이, 에미터부(121)와 후면 전계부(172) 사이가 서로 이격된 경우에는 에미터부(121)와 후면 전계부(172) 사이에 진성 반도체층(150)이 배치될 수 있다.
진성 반도체층(150)은 터널층(120)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 다결정 실리콘 재질로 형성될 수 있다. 이와 같은 진성 반도체층(150)은 에미터부(121) 및 후면 전계부(172)와 다르게 p형이나 n형 불순물이 도핑되지 않은 진성층일 수 있다.
제1 전극(141)은 복수 개일 수 있고, 복수의 에미터부(121) 위에 위치하여 복수의 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결될 수 있다. 따라서, 각 제1 전극(141)은 해당 에미터부(121)쪽으로 이동한 전하, 예를 들어, 정공을 수집할 수 있다.
제2 전극(142)도 복수 개 일 수 있으며, 복수의 후면 전계부(172) 위에 위치하여 복수의 후면 전계부(172)를 따라서 길게 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결될 수 있다. 따라서, 각 제2 전극(142)은 해당 후면 전계부(172)쪽으로 이동하는 전하, 예를 들어, 전자를 수집할 수 있다.
이와 같은 복수의 제1 및 제2 전극(141, 142)은 도전성 금속 물질로 형성될 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수도 있고, 이와 다르게, 투명 도전성 금속, 예를 들어 TCO를 포함하여 형성될 수도 있다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지의 동작은 다음과 같다.
태양 전지로 빛이 조사되어 반도체 기판(110)으로 입사되면 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이들 전자-정공 쌍은 반도체 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)으로 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
한편, 본 발명에 따른 태양 전지에서, 전면 전계부(171) 저항값의 대비 후면 전계부(172) 저항값의 비는 10:1 ~ 3:1 사이일 수 있다.
여기서, 일례로, 전면 전계부(171)는 단위 면적당 450Ω ~ 900 Ω 사이의 저항값을 가지고, 전술한 범위 내에서, 후면 전계부(172)는 단위 면적당 45Ω ~ 300 Ω 사이의 저항값을 가질 수 있다.
이와 같이, 후면 전계부(172) 저항값 대비 전면 전계부(171) 저항값의 비는 10:1 ~ 3:1 사이로 형성하는 것은 반도체 기판(110)의 전면과 후면에 적절한 전계 기능을 수행하는 전면 전계부(171)와 후면 전계부(172)를 구비하도록 하면서, 아울러, 전면 전계부(171)에 도핑되는 불순물이 과도하여 전면 전계부(171)의 저항값이 과도하게 낮게 형성되는 경우, 전면 전계부(171)에서 흡수되는 광량이 증가될 수 있는데, 본 발명은 전면 전계부(171)의 저항이 후면 전계부(172)의 저항보다 높되 전술한 수치 범위 내로 형성되도록 하여, 전면 전계부(171)에서 흡수되는 광량을 최소화하기 위함이다.
즉, 전면 전계부(171)나 후면 전계부(172)의 저항값은 도핑된 제1 도전성 타입의 불순물의 함유량에 의해 결정되는데, 일례로, 후면 전계부(172)의 저항값이 단위 면적당 450Ω보다 낮은 경우, 함유된 불순물이 과도하여 표면 재결합 특성이 과도하게 증가하고, 광흡수량이 저하될 수 있으며, 후면 전계부(172)의 저항값이 단위 면적당 900Ω보다 높은 경우, 함유된 불순물이 너무 작아 전면 전계부(171)의 전계 효과가 너무 약해지고, 전면 전계부(171)의 표면 패시베이션 기능도 감소하여, 태양 전지의 신뢰성이 저하될 수 있다.
이와 같은 전면 전계부(171)나 후면 전계부(172)의 저항값은 제1 도전성 타입의 불순물이 도핑된 이후 전면 전계부(171) 및 후면 전계부(172)의 표면을 일정 부분 식각함으로써 조절될 수 있다.
아울러, 본 발명의 일례에 따른 태양 전지는 도 2의 (b)에 도시된 바와 같이, 에미터부(121)의 두께(T121)와 후면 전계부(172)의 두께(T172)는 서로 다를 수 있다.
이와 같이, 에미터부(121)와 후면 전계부(172)의 두께(T172)가 다른 이유는 본 발명의 제조 방법상 에미터부(121)에 제2 도전성 타입의 불순물을 주입하고, 후면 전계부(172)에 제1 도전성 타입의 불술물을 주입한 이후에, 후면 전계부(172)의 표면에 형성된 부산물인 PSG 또는 BSG를 제거하고, 에미터부(121)의 표면에 형성되는 산화막을 제거하기 위해 식각하게 되는데, 이때, 후면 전계부(172)나 에미터부(121)의 도전성 타입이 전자가 많이 모이는 n 형인 경우, 상대적으로 식각이 많이 되기 때문이다.
따라서, 도 2의 (b)에 도시된 바와 같이, 후면 전계부(172)에 도핑된 제1 도전성 타입이 n형인 경우, 후면 전계부(172)가 에미터부(121)보다 더 많이 식각되어, 후면 전계부(172)의 두께(T172)는 에미터부(121)의 두께(T121)보다 작을 수 있다.
일례로, 에미터부(121)와 후면 전계부(172) 사이의 두께 차이(TD)는 50nm ~ 100nm 사이일 수 있으며, 따라서, 에미터부(121)의 두께(T121)는 200nm ~ 300nm 사이로 형성되고, 후면 전계부(172)의 두께(T172)는 에미터부(121)의 두께(T121)보다 작은 범위에서 100nm ~ 250nm 사이로 형성될 수 있다.
아울러, 이와 다르게 후면 전계부(172)에 도핑된 제1 도전성 타입이 p형인 경우, 전술한 바와 반대로 에미터부(121)가 후면 전계부(172)보다 더 많이 식각되어, 에미터부(121)의 두께(T121)는 후면 전계부(172)의 두께(T172)보다 작을 수 있다. 이에 대해서는 도 5에서 보다 구체적으로 설명한다.
아울러, 진성 반도체층(150)은 도 2의 (b)에 도시된 바와 같이, 후면 전계부(172)의 두께(T172)와 에미터부(121)의 두께(T121) 사이의 두께(T150)를 가질 수 있다.
또한, 본 발명에서, 터널층(120)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 만약 이와 다르게 터널층(120)으로 비정질 실리콘(a-Si)이 포함된 재질을 사용하는 경우에는 비정질 실리콘(a-Si)이 600℃ 이상의 고온 공정에 취약하여 원하는 터널링 효과를 기대할 수 없다.
이와 같이, 터널층(120)이 SiCx 또는 SiOx의 유전체 재질로 형성되는 경우, 터널층(120)은 0.5nm ~ 2.5nm 사이의 두께로 형성될 수 있다.
일례로, 터널층(120)이 SiOx로 형성되는 경우, 터널층(120)의 두께(T120)는 0.8nm ~ 1.2nm 사이로 형성될 수 있으며, 터널층(120)이 SiCx로 형성되는 경우, 터널층(120)의 두께(T120)는 0.5nm ~ 2.5nm 사이로 형성될 수 있다.
이에 대하여, 도 3 및 도 4를 참조하여 설명하면 다음과 같다.
도 3의 (a)는 도 1 및 도 2에 도시된 터널층(120)이 SiOx로 형성된 경우, 반도체 기판(110)과 터널층(120) 사이의 Band offset 전압을 설명하기 위한 도이고, 도 3의 (b)는 도 3의 (a)에서 터널층(120)의 두께(T120)에 따른 단락 전류(Jsc)와 개방 전압(Voc)의 특성 변화를 설명하기 위한 도이다.
아울러, 도 4의 (a)는 도 1 및 도 2에 도시된 터널층(120)이 SiCx로 형성된 경우, 반도체 기판(110)과 터널층(120) 사이의 Band offset 전압을 설명하기 위한 도이고, 도 4의 (b)는 터널층(120)이 SiCx로 형성된 경우, 반도체 기판(110) ? 터널층(120) ? 후면 전계부(172)로의 전자 이동을 설명하기 위한 도이고, 도 4의 (c)는 터널층(120)이 SiCx로 형성된 경우, 반도체 기판(110) ? 터널층(120) ? 에미터부(121)로의 정공 이동을 설명하기 위한 도이다.
도 3의 (a)에 도시된 바와 같이, 터널층(120)이 SiOx로 형성된 경우, SiOx의 물질 특성에 의하여 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압은 상대적으로 크게 형성될 수 있다.
구체적으로, 반도체 기판(110)과 터널층(120) 사이에 형성된 가전자대(valance band)의 밴드 오프셋 전압(CBO)은 대략 3.2eV로 형성되고, 전도대(conduction band)의 밴드 오프셋 전압(VBO)은 대략 4.7eV로 형성될 수 있다.
이와 같은 경우, 반도체 기판(110)에서 생성된 전자는 일례로, 도 3의 (a)에 도시된 바와 같이, 반도체 기판(110)과 터널층(120) 사이에 형성된 가전자대(valance band)의 밴드 오프셋 전압(CBO)을 뛰어넘지 못하고 터널층(120)을 통과하여 후면 전계부(172)로 넘어갈 수 밖에 없다.
따라서, 터널층(120)이 SiOx로 형성된 경우, 도 3의 (b)에 도시된 바와 같이, 터널층(120)의 두께(T120)가 0.8nm ~ 1.2nm 사이보다 조금이라도 얇거나 두꺼운 경우, 터널층(120)을 통과하는 캐리어의 양이 화살표 방향으로 급속하게 감소하여, 단락 전류(Jsc)가 급격하게 감소할 수 있다.
따라서, 단락 전류(Jsc)와 개방 전압(Voc)의 특성에 따라 형성되는 필 팩터(F.F)가 크게 훼손되어 태양 전지의 효율이 저하될 수 있다.
그러나, 터널층(120)이 도 4의 (a)와 같이, SiCx로 형성된 경우, 도 4의 (a)에 도시된 바와 같이, SiCx의 물질 특성에 의하여 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압은 상대적으로 작게 형성될 수 있다.
구체적으로, 반도체 기판(110)과 터널층(120) 사이에 형성된 전도대(conduction band)의 밴드 오프셋 전압(VBO)은 대략 0.5eV로 형성되고, 가전자대(valance band)의 밴드 오프셋 전압(CBO)은 대략 0.9eV로 형성될 수 있다.
따라서, 터널층(120)이 SiOx로 형성된 도 3의 (a)와 다르게, 터널층(120)이 SiCx로 형성된 경우에는 터널층(120)의 두께(T120)가 0.8nm ~ 1.2nm 사이를 넘어서는 0.5nm ~ 2.5nm 사이로 형성되더라도, 도 4의 (b)와 같이, 반도체 기판(110)에서 후면 전계부(172)로 이동하는 전자는 터널층(120)의 전도대(conduction band)의 밴드 오프셋 전압(VBO)을 넘어서 이동할 수 있고, 도 4의 (c)와 같이, 반도체 기판(110)에서 에미터부(121)로 이동하는 전공은 터널층(120)의 가전자대(valance band)의 밴드 오프셋 전압(CBO)을 넘어서 이동할 수 있다.
따라서, 터널층(120)이 SiCx로 형성된 경우, 터널층(120)의 두께(T120)를 0.8nm ~ 1.2nm 사이를 넘어서는 0.5nm ~ 2.5nm 사이로 형성하더라도 단락 전류(Jsc)나 필 팩터(F.F)를 준수한 수준으로 유지할 수 있다.
이는 터널층(120)의 두께(T120)에 대한 마진(margin)을 보다 크게할 수 있어, 태양 전지 제조 공정을 보다 용이하게 하면서 공정 수율을 보다 향상시킬 수 있다.
지금까지는 반도체 기판(110), 전면 전계부(171) 및 후면 전계부(172)에 도핑된 제1 도전성 타입이 n형인 경우를 일례로 설명하였으나, 이하에서는 제1 도전성 타입은 p형인 경우를 일례로 설명한다.
도 5는 본 발명에 따른 태양 전지의 제2 실시예에 대하여 설명하기 위한 도이다.
도 5에 대한 설명에서는 앞선 도 1 내지 도 4에서 설명한 내용과 중복되는 내용에 대한 설명은 생략하고 다른 점을 위주로 설명한다.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 태양 전지는 반도체 기판(110), 전면 전계부(171), 터널층(120), 에미터부(121), 후면 전계부(172), 진성 반도체층(150), 제1 전극(141) 및 제2 전극(142)을 포함할 수 있다.
여기서, 반도체 기판(110), 전면 전계부(171), 에미터부(121), 및 후면 전계부(172)의 도전성 타입은 앞선 도 1 내지 도 4에서 설명한 제1 실시예와 반대일 수 있고, 에미터부(121) 및 후면 전계부(172)의 두께(T172)도 앞선 도 1 내지 도 4에서 설명한 제1 실시예와 반대일 수 있다.
이 외의 설명은 앞선 도 1 내지 4에서 설명한 바와 동일하므로 생략한다.
본 발명의 제2 실시예에 따른 태양 전지에서, 반도체 기판(110), 전면 전계부(171), 및 후면 전계부(172)에 도핑되는 제1 도전성 타입의 불순물은 p형일 수 있고, 에미터부(121)에 도핑되는 제2 도전성 타입의 불순물은 n형일 수 있다.
이와 같은 경우, 반도체 기판(110)의 후면을 식각하는 본 발명의 제조 방법에 의하면, 전자가 상대적으로 많이 발생하는 에미터부(121)가 후면 전계부(172)보다 상대적으로 더 많이 식각되어, 도 5에 도시된 바와 같이, 에미터부(121)의 두께(T121)는 후면 전계부(172)의 두께(T172)보다 작게 형성될 수 있다.
이와 같이, 전자가 상대적으로 많이 발생하는 에미터부(121)가 후면 전계부(172)보다 상대적으로 더 많이 식각되는 이유는 수산화칼륨(KOH)과 산화제(H2O2)가 포함된 에칭액이 전자에 대한 반응성이 상대적으로 크고, 정공에 대한 반응성이 거의 없거나 상대적으로 작기 때문이다.
이와 같은 경우에도, 전면 전계부(171) 저항값의 대비 후면 전계부(172) 저항값의 비는 10:1 ~ 3:1 사이일 수 있고, 전면 전계부(171)은 단위 면적당 450Ω ~ 900 Ω 사이의 저항값을 가지고, 후면 전계부(172)는 단위 면적당 45Ω ~ 300 Ω 사이의 저항값을 가질 수 있다.
더불어, 에미터부(121)와 후면 전계부(172) 사이의 두께 차이(TD)는 50nm ~ 100nm 사이일 수 있고, 이때, 제1 실시예와는 다르게 후면 전계부(172)의 두께(T172)는 200nm ~ 300nm 사이이고, 에미터부(121)의 두께(T121)는 100nm ~ 250nm 사이일 수 있다.
또한, 도 5에 도시된 바와 같이, 진성 반도체층(150)은 후면 전계부(172)의 두께(T172)와 에미터부(121)의 두께(T121) 사이의 두께(T150)를 가질 수 있다.
또한, 터널층(120)은 SiCx 또는 SiOx의 유전체 재질로 형성될 수 있으며, 0.5nm ~ 2.5nm 사이의 두께를 가질 수 있다.
지금까지는 본 발명의 제조 방법에 의해 구현 가능한 태양 전지의 구조 및 그 효과에 대해서 설명하였으나, 이하에서는 본 발명의 제조 방법에 대해 설명한다.
도 6은 도 1 및 도 2에 도시된 태양 전지를 제조하는 제조 방법의 일례를 설명하기 위한 플로우 차트이고, 도 7은 도 6에서 반도체 기판(110)의 후면에 터널층 및 진성 반도체층 증착 단계(S1) 및 불순물 주입 단계(S2)를 설명하기 위한 도, 도 8은 도 6에서 확산 방지막 증착 단계(S3)를 설명하기 위한 도, 도 9는 도 6에서 전면 텍스처링 단계(S4)를 설명하기 위한 도, 도 10은 도 6에서 후면 전계부 패턴 형성 단계(S5)를 설명하기 위한 도, 도 11은 도 6에서 열확산 단계(S6)를 설명하기 위한 도, 도 12는 도 6에서 에칭 단계(S7)를 설명하기 위한 도이다.
도 6에 기재된 바와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 터널층 및 진성 반도체층 증착 단계(S1), 불순물 주입 단계(S2), 확산 방지막 형성 단계(S3, S5), 전면 텍스처링 단계(S4), 열확산 단계(S6), 에칭 단계(S7), 및 전극 형성 단계(S8)를 포함할 수 있다.
여기서, 전면 텍스처링 단계(S4)는 생략될 수도 있으나, 전면 텍스처링 단계(S4)를 수행하는 경우, 반도체 기판(110)으로 입사되는 빛의 반사를 최소화할 수 있으므로, 전면 텍스처링 단계(S4)가 수행되는 경우를 일례로 설명한다.
먼저, 도 6 및 도 7을 참조하면, 터널층 및 진성 반도체층 증착 단계(S1)에서는 제1 도전성 타입의 불순물을 함유하는 단결정 실리콘 재질의 반도체 기판(110)의 후면 전체에 유전체 재질로 형성되는 터널층(120)이 증착될 수 있다.
구체적으로, 반도체 기판(110)의 후면에 증착되는 터널층(120)은 앞서 설명한 바와 같이, SiCx 또는 SiOx의 유전체 재질로 형성일 수 있으며, 0.5nm ~ 2.5nm 사이의 두께로 증착될 수 있다.
이와 같은 터널층(120)은 고온에서 특성변화가 거의 없고, 추후 열확산 단계(S6)에서 진성 반도체층(150) 내에서 열확산되는 제1 도전성 타입의 불순물이나 제2 도전성 타입의 불순물이 반도체 기판(110) 내로 확산되는 것을 방지할 수 있다.
이와 같이, 터널층(120)이 증착된 이후, 터널층(120)의 후면에 다결성 실리콘 재질의 진성 반도체층(150)이 증착될 수 있다.
이와 같은 진성 반도체층(150)은 대략 200nm ~ 300nm 범위로 증착될 수 있으며, 증착에 저압화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 방법이 이용될 수 있으며, 증착시 공정 온도는 대략 600℃ ~ 650℃ 사이일 수 있다.
다음, 불순물 주입 단계(S2)에서는 도 7에 도시된 바와 같이, 증착된 진성 반도체층(150)의 일부에 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유된 에미터부(121)를 형성하기 위하여 진성 반도체층(150)의 제1 영역(S1)에 제2 도전성 타입의 불순물을 주입(implantation)될 수 있다.
일례로, 제1 도전성 타입이 n형이고, 제2 도전성 타입이 p형 인 경우, 불순물 주입 단계(S2)에서 진성 반도체층(150)의 제1 영역(S1)에 주입되는 제2 도전성 타입의 불순물은 붕소(B)일 수 있다.
이때, 제2 도전성 타입의 불순물은 진성 반도체층(150)의 후면에 복수 개가 서로 이격되어, 일정 방향으로 길게 주입될 수 있다. 이에 따라, 제2 도전성 타입의 불순물이 주입된 진성 반도체층(150)의 제1 영역(S1)은 도 1 및 도 2에서 설명한 에미터부(121)의 패턴과 동일할 수 있다.
이와 같이, 진성 반도체층(150)에서 제2 도전성 타입의 불순물이 주입된 부분(DP)은 추후 에미터부(121)로 형성될 수 있다.
이와 같은 불순물 주입 단계(S2)가 완료된 이후, 도 6에 기재된 바와 같이, 확산 방지막 형성 단계(S3, S5)가 수행될 수 있다.
확산 방지막 형성 단계(S3, S5)는 진성 반도체층(150) 중에서 제2 도전성 타입의 불순물이 주입된 제1 영역(S1) 위에 확산 방지막(BAD)을 형성할 수 있다.
이를 위하여 확산 방지막 형성 단계(S3, S5)는 도 6에 기재된 바와 같이, 확산 방지막 증착 단계(S3)와 후면 전계부 패턴 형성 단계(S5)를 포함할 수 있다. 아울러, 이와 같은 확산 방지막 증착 단계(S3)와 후면 전계부 패턴 형성 단계(S5) 사이에 전면 텍스처링 단계(S4)가 더 수행될 수 있다.
확산 방지막 증착 단계(S3)에서는 도 8에 도시된 바와 같이, 확산 방지막(BAD)이 진성 반도체층(150)의 제1 영역(S1)을 포함하여, 진성 반도체층(150)의 후면 전체에 증착될 수 있다.
즉, 확산 방지막 증착 단계(S3)에서는 제2 도전성 타입의 불순물이 주입된 진성 반도체층(150)의 제1 영역(S1)뿐만 아니라 제2 도전성 타입의 불순물이 주입되지 않은 진성 반도체층(150)의 일부 영역을 덮도록 확산 방지막(BAD)이 진성 반도체층(150)의 전체 후면에 증착될 수 있다.
이와 같이, 확산 방지막(BAD)은 실리콘 카바이드(SiC) 재질로 증착될 수 있다. 이와 같은 실리콘 카바이드(SiC) 재질은 레이저 빔에 식각이 매우 잘되는 특성을 가지고 있으며, 아울러, 고온에 강하며, 전면 텍스처링 단계(S4)에서 사용되는 수산화칼륨(KOH)과 같은 실리콘 재질을 에칭하는 에칭액에 반응하지 않는 특성을 가지고 있다.
따라서, 도 8에 도시된 바와 같이, 확산 방지막(BAD)이 진성 반도체층(150)의 후면 전체에 증착된 이후, 도 9에 도시된 바와 같이, 반도체 기판(110)의 전면에 복수의 요철을 형성하는 전면 텍스처링 단계(S4)가 수행될 수 있다.
이와 같은 전면 텍스처링 단계(S4)에서는 반도체 기판(110)을 에칭액에 침수하여 수행될 수 있으며, 이때, 확산 방지막(BAD)이 형성된 반도체 기판(110)의 후면은 식각되지 않고 반도체 기판(110)의 전면만 식각될 수 있다.
이때, 반도체 기판(110)은 단결정 실리콘 재질로 형성되므로, 일례로, 반도체 기판(110)의 전면에는 피라미드 구조의 요철이 형성될 수 있다.
이와 같이, 전면 텍스처링 단계(S4)가 수행된 이후, 도 6에 기재된 바와 같이 후면 전계부 패턴 형성 단계(S5)가 수행될 수 있다.
이와 같은 후면 전계부 패턴 형성 단계(S5)에서는 도 10에 도시된 바와 같이, 진성 반도체층(150)에서 제1 영역(S1)을 제외한 제2 영역(S2) 위에 형성된 확산 방지막(BAD)을 식각하여, 확산 방지막(BAD)에 후면 전계부(172)를 형성하기 위한 패턴을 형성할 수 있다.
여기서, 제2 도전성 타입의 불순물이 주입된 진성 반도체층(150)의 제1 영역(S1)과 확산 방지막(BAD)이 식각된 진성 반도체층(150)의 제2 영역(S2)은 도 10에 도시된 바와 같이, D만큼 서로 이격될 수 있다.
즉, 도 10에 도시된 바와 같이, 제2 도전성 타입의 불순물이 주입된 진성 반도체층(150)의 제1 영역(S1)보다 확산 방지막(BAD)이 보다 넓게 형성되도록 진성 반도체층(150)의 제2 영역(S2) 위에 증착된 확산 방지막(BAD)을 식각할 수 있다. 이에 따라, 반도체 기판(110)의 후면에서 보았을 때에, 진성 반도체층(150)의 제1 영역(S1)과 제2 영역(S2)은 중첩되지 않고 이격되도록 형성될 수 있다.
이와 같이 후면 전계부 패턴 형성 단계(S5)에서 진성 반도체층(150)의 제2 영역(S2) 위에 증착된 확산 방지막(BAD)은 레이저 빔을 조사함으로써 수행될 수 있다. 즉, 도 10에 도시된 바와 같이, 레이저 빔을 실리콘 카바이드(SiC) 재질의 확산 방지막(BAD)에 조사함으로써, 진성 반도체층(150)의 제2 영역(S2) 위에 증착된 확산 방지막(BAD)을 식각하여 제거할 수 있다.
이후, 도 6에 기재된 바와 같이, 열확산 단계(S6)가 수행될 수 있다.
이와 같은 열확산 단계(S6)에서는 반도체 기판(110)의 전면 및 후면에 동일한 도핑 소스를 열확산시켜, 전면 전계부(171), 후면 전계부(172) 및 에미터부(121)를 동시에 형성할 수 있다.
즉, 열확산 단계(S6)에서는 반도체 기판(110)의 전면과 반도체 기판(110)의 후면에 증착된 진성 반도체층(150) 중에서 확산 방지막(BAD)이 식각되어 제거된(즉, 확산 방지막(BAD)이 형성되지 않은) 제2 영역(S2)에 제1 도전성 타입의 불순물이 포함된 도핑 소스를 동시에 열확산시켜, 도 11에 도시된 바와 같이, 반도체 기판(110)의 전면에 단결정 실리콘 재질의 전면 전계부(171)를 형성하고, 반도체 기판(110)의 후면에 증착된 진성 반도체층(150)에는 다결정 실리콘 재질의 후면 전계부(172)와 에미터부(121)를 동시에 형성할 수 있다.
이와 같은 열확산 단계(S6)에서는 도 10에서 설명한 바와 같이, 확산 방지막(BAD)이 형성된 반도체 기판(110)을 챔버 내에 배치시키고, 일례로 제1 도전성 타입의 불순물인 인(P)이 포함된 POCl2 가스를 도핑 소스로 챔버 내로 주입하면서 열을 가하여, 제1 도전성 타입의 불순물인 인(P)을 반도체 기판(110)의 전면에 열확산시키고 이와 동시에 반도체 기판(110)의 후면에 증착된 진성 반도체층(150)의 제2 영역(S2)에 열확산시킬 수 있다.
이에 따라, 반도체 기판(110)의 전면에는 전면 전계부(171)가 형성될 수 있으며, 진성 반도체층(150)의 제2 영역(S2) 내에는 후면 전계부(172)가 형성될 수 있다.
아울러, 이와 같은 열확산 단계(S6)에서 진성 반도체층(150)의 제1 영역(S1)에 미리 주입된 제2 도전성 타입의 불순물 불순물인 붕소(B)도 진성 반도체층(150) 내에서 열확산되면서 활성화되어, 진성 반도체층(150)의 제1 영역(S1) 내에는 다결정 실리콘 재질의 에미터부(121)가 형성될 수 있다.
아울러, 진성 반도체층(150) 내에서 제1 영역(S1)과 제2 영역(S2) 사이는 제1, 2 도전성 타입의 불순물이 도핑되지 않은 상태로 그대로 남아있을 수 있다.
아울러, 이와 같은 열확산 단계(S6)에 의해 실리콘 카바이드(SiC) 재질의 확산 방지막(BAD)은 POCl2 가스에 포함되어 있는 산소(O)로 인하여 실리콘 옥사이드(SiOx)로 산화될 수 있다. 참고로, 실리콘 카바이드(SiC)는 쉽게 제거되지 못하나, 실리콘 옥사이드(SiOx)는 에칭 단계에서 사용되는 에칭액에 의해 쉽게 제거될 수 있다.
아울러, 열확산 단계(S6)에서 전면 전계부(171) 및 후면 전계부(172)의 표면에는 부산물(171’, 172’)인 PSG(phosphor-silicate glass)가 형성될 수 있다. 참고로, 여기서는 제1 도전성 타입이 n형이고, 제2 도전성 타입이 p형이므로, 부산물(171’, 172’)이 PSG인 경우를 일례로 설명하였으나, 이와 다르게 제1 도전성 타입이 p형이고, 제2 도전성 타입이 n형인 경우, 부산물(171’, 172’)은 BSG(boro-silicate glass)일 수 있다.
이와 같이, 열확산 단계(S6) 이후, 실리콘 옥사이드(SiOx)로 산화된 확산 방지막(BAD)과 부산물(171’, 172’)을 에칭 단계(S7)에 의해 제거될 수 있다.
보다 구체적으로, 열확산 단계(S6)까지 수행된 반도체 기판(110)을 수산화칼륨(KOH)과 산화제(H2O2)가 포함된 에칭액에 완전히 침수시켜 반도체 기판(110)의 전면과 후면을 동시에 에칭할 수 있다.
이와 같은 에칭 단계(S7)에 의해 전면 전계부(171) 및 후면 전계부(172)의 표면 일부가 식각되고, 동시에 에미터부(121) 위에 형성된 실리콘 옥사이드(SiOx)의 확산 방지막(BAD)이 제거될 수 있다.
이에 따라, 열확산 단계(S6)에서 전면 전계부(171) 및 후면 전계부(172)에 형성된 부산물(171’, 172’), 즉, PSG 또는 BSG는 에칭 단계(S7)에서 제거될 수 있다.
이와 같은 에칭 단계(S7)의 식각 속도는 단결정 실리콘 재질을 포함하는 전면 전계부(171), 다결정 실리콘 재질을 포함하는 에미터부(121)와 후면 전계부(172), 불순물이 도핑되지 않은 진성 반도체층(150) 각각의 식각 속도가 다를 수 있다.
보다 구체적으로 설명하면, 에칭 단계(S7)에서 전면 전계부(171)의 식각 속도는 후면 전계부(172)의 식각 속도보다 클 수 있다.
이는 전면 전계부(171)와 후면 전계부(172)에 포함되는 실리콘 재질의 특성 때문일 수 있다. 즉, 전면 전계부(171)는 단결정 실리콘 재질을 포함하고, 후면 전계부(172)는 다결정 실리콘 재질을 포함할 수 있는데, 이와 같은 에칭 단계(S7)에 사용되는 수산화칼륨(KOH)과 산화제(H2O2)가 포함된 에칭액은 다결정 실리콘 재질에 비하여 하나의 결정 구조로 형성된 단결정 실리콘 재질을 보다 많이 식각할 수 있기 때문이다.
따라서, 후면 전계부(172)보다 전면 전계부(171)가 동일한 식각 시간동안 더 많이 식각되고, 식각되는 두께도 상대적으로 전면 전계부(171)가 더 클 수 있다.
이에 따라, 식각이 더 많이 되는 전면 전계부(171)의 제1 불순물 함유량은 후면 전계부(172)의 제1 불순물 함유량보다 더 작아질 수 있으며, 전면 전계부(171)의 저항값이 후면 전계부(172)의 저항값보다 상대적으로 더 크게 형성될 수 있다.
따라서, 에칭 단계(S7)의 결과, 전면 전계부(171) 저항값의 대비 후면 전계부(172) 저항값의 비는 10:1 ~ 3:1 사이가 되도록 형성할 수 있다. 여기서 저항값의 비율에 대한 효과나 이유는 앞에서 전술한 바와 동일하다.
아울러, 도 12에 도시된 바와 같이, 에칭 단계(S7)의 결과 에미터부(121)의 두께(T121)와 후면 전계부(172)의 두께(T172)는 서로 다르게 형성될 수 있다.
이는 에칭 단계(S7)에서 사용되는 수산화칼륨(KOH)과 산화제(H2O2)가 포함된 에칭액이 전자에 대한 반응성이 상대적으로 크고, 정공에 대한 반응성이 거의 없거나 상대적으로 작기 때문이다.
구체적으로 제1 도전성 타입은 n형인 경우, 에미터부(121)는 p형이 되고, 후면 전계부(172)는 n형이 된다. 이와 같은 경우, 에미터부(121)에는 정공이, 후면 전계부(172)에는 전자가 많이 존재하게 되고, 에칭액은 전자에 대한 반응성이 상대적으로 크므로, 에미터부(121)에 비하여 상대적으로 후면 전계부(172)를 더 많이 식각하게 된다.
따라서, 에칭 단계(S7)의 결과 후면 전계부(172)의 두께(T172)는 에미터부(121)의 두께(T121)보다 작게 형성될 수 있다. 여기서, 에칭 단계(S7) 이후 형성되는 에미터부(121)나 후면 전계부(172) 각각의 두께에 대한 상세한 설명은 앞선 도 1 내지 5에서 설명한 바와 동일하므로 생략한다.
또한, 전술한 바와 반대로, 제1 도전성 타입은 p형인 경우, 에미터부(121)는 n형이 되고, 후면 전계부(172)는 p형이 되므로, 도 12에 도시된 바와 반대로, 에칭 단계(S7)의 결과 에미터부(121)의 두께(T121)는 후면 전계부(172)의 두께(T172)보다 작게 형성될 수 있다.
아울러, 이때, 진성 반도체층(150)은 어떠한 불순물도 도핑되지 않은 상태이므로, 제1 도전성 타입이 n형인 경우, 진성 반도체층(150)은 에미터부(121)보다 많이 식각되고, 후면 전계부(172)보다는 적게 식각되어, 도 12에 도시된 바와 같이, 에칭 단계(S7)의 결과, 진성 반도체층(150)의 두께는 에미터부(121)의 두께(T121)보다는 작고, 후면 전계부(172)의 두께(T172)보다는 크게 형성될 수 있다.
아울러, 이와 반대로, 제1 도전성 타입이 p형인 경우, 진성 반도체층(150)은 후면 전계부(172)보다 많이 식각되고, 에미터부(121)보다는 적게 식각되어, 도 12에 도시된 바와 반대로, 진성 반도체층(150)의 두께는 에미터부(121)의 두께(T121)보다는 크고, 후면 전계부(172)의 두께(T172)보다는 작게 형성될 수 잇다.
따라서, 진성 반도체층(150)의 두께는 제1 도전성 타입이 n형이든 p형이든 상관없이, 에미터부(121) 두께와 후면 전계부(172) 두께 사이의 값을 가질 수 있다.
이후, 도 6에 기재된 바와 같이, 전극 형성 단계(S8)를 수행하여, 에미터부(121) 위에 제1 전극(141)을 형성하고, 후면 전계부(172) 위에 제2 전극(142)을 형성하여, 도 1 및 도 2에 도시된 바와 같은 태양 전지를 형성할 수 있다.
이와 같은 본 발명에 따른 제조 방법은 열확산 단계(S6)에서 전면 전계부(171)와 후면 전계부(172)를 동일한 도핑 소스로 형성하고, 동일한 열확산 단계(S6)에서 에미터부(121)도 함께 형성하므로 태양 전지의 제조 방법을 단순화할 수 있다.
아울러, 본 발명에 따른 제조 방법은 열확산 단계(S6) 이후, 반도체 기판(110)의 전면과 후면을 동시에 에칭하여, 에미터부(121) 위에 형성된 확산 방지막(BAD)을 제거하면서 전면 전계부(171)와 후면 전계부(172)의 표면에 형성된 부산물(171’, 172’)을 동시에 제거하면서 태양 전지의 제조 방법을 더욱 단순화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (21)

  1. 제 1 도전성 타입의 불순물이 도핑된 반도체 기판;
    상기 반도체 기판의 전면에 배치되며, 상기 제1 도전성 타입의 불순물이 상기 반도체 기판보다 고농도로 도핑되는 전면 전계부;
    상기 반도체 기판의 후면에 배치되며, 유전체 재질로 형성되는 터널층;
    상기 터널층의 후면의 일부에 배치되며, 상기 제 1 도전성 타입과 반대인 제 2 도전성 타입의 불순물이 도핑된 에미터부;
    상기 터널층의 후면의 일부에 배치되며, 상기 제1 도전성 타입의 불순물이 상기 반도체 기판보다 고농도로 도핑되는 후면 전계부;
    상기 에미터부에 연결되는 제1 전극; 및
    상기 후면 전계부에 연결되는 제2 전극;을 포함하고,
    상기 전면 전계부의 저항값 대비 후면 전계부의 저항값 비는 10:1 ~ 3:1 사이인 태양 전지.
  2. 제 1 항에 있어서,
    상기 후면 전계부는 단위 면적당 50Ω ~ 300 Ω 사이의 저항값을 가지고, 상기 전면 전계부은 단위 면적당 500Ω ~ 900 Ω 사이의 저항값을 갖는 태양 전지.
  3. 제 1 항에 있어서,
    상기 에미터부의 두께와 상기 후면 전계부의 두께는 서로 다른 태양 전지.
  4. 제 3 항에 있어서,
    상기 제1 도전성 타입은 n형이고,
    상기 후면 전계부의 두께는 상기 에미터부의 두께보다 작은 태양 전지.
  5. 제 4 항에 있어서,
    상기 에미터부와 상기 후면 전계부 사이의 두께 차이는 50nm ~ 100nm 사이인 태양 전지.
  6. 제 4 항에 있어서,
    상기 에미터부의 두께는 200nm ~ 300nm 사이이고, 상기 후면 전계부의 두께는 100nm ~ 250nm 사이인 태양 전지.
  7. 제 1 항에 있어서,
    상기 에미터부와 상기 후면 전계부는 서로 이격되어 있으며,
    상기 터널층의 후면 중에서 상기 에미터부와 상기 후면 전계부 사이의 이격된 공간에는 다결정 실리콘 재질의 진성 반도체층이 더 배치되는 태양 전지.
  8. 제 7 항에 있어서,
    상기 진성 반도체층은 상기 후면 전계부의 두께와 상기 에미터부의 두께 사이의 두께를 갖는 태양 전지.
  9. 제 1 항에 있어서,
    상기 터널층은 SiCx 또는 SiOx의 유전체 재질로 형성되는 태양 전지.
  10. 제 9 항에 있어서,
    상기 터널층은 0.5nm ~ 2.5nm 사이의 두께를 갖는 태양 전지.
  11. 제1 도전성 타입의 불순물을 함유하는 반도체 기판의 후면에 유전체 재질의 터널층과 진성 반도체층을 증착하는 단계;
    상기 진성 반도체층의 제1 영역에 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 주입(implantation)하는 단계;
    상기 제1 영역 위에 확산 방지막을 형성하는 확산 방지막 형성 단계:
    상기 진성 반도체층 중에서 상기 확산 방지막이 형성되지 않은 제2 영역 및 상기 반도체 기판의 전면에 상기 제1 도전성 타입의 불순물이 포함된 도핑 소스를 동시에 열확산시켜, 상기 반도체 기판의 전면에 전면 전계부를 형성하고 상기 진성 반도체층에 후면 전계부와 에미터부를 동시에 형성하는 열확산 단계;
    상기 반도체 기판의 전면과 후면을 동시에 에칭하여, 상기 전면 전계부 및 상기 후면 전계부의 표면 일부를 식각하고, 동시에 상기 에미터부 위에 형성된 상기 확산 방지막을 제거하는 에칭 단계; 및
    상기 에미터부 위에 제1 전극을 형성하고, 상기 후면 전계부 위에 제2 전극을 형성하는 단계;를 포함하는 태양 전지 제조 방법.
  12. 제 11 항에 있어서,
    상기 확산 방지막 형성 단계는
    상기 확산 방지막을 상기 진성 반도체층의 상기 제1 영역을 포함한 전체 후면에 증착하는 확산 방지막 증착 단계;와
    상기 진성 반도체층에서 상기 제1 영역을 제외한 상기 제2 영역 위에 형성된 확산 방지막을 식각하여, 상기 후면 전계부를 형성하기 위한 패턴을 형성하는 후면 전계부 패턴 형성 단계;를 포함하는 태양 전지 제조 방법.
  13. 제 12 항에 있어서,
    상기 진성 반도체층의 상기 제1 영역과 상기 확산 방지막이 식각된 상기 진성 반도체층의 상기 제2 영역은 서로 이격되어 있는 태양 전지 제조 방법.
  14. 제 12 항에 있어서,
    상기 확산 방지막 증착 단계에서 실리콘 카바이드(SiC) 재질로 형성되는 상기 확산 방지막이 증착되는 태양 전지 제조 방법.
  15. 제 11 항에 있어서,
    상기 후면 전계부 패턴 형성 단계에서 상기 확산 방지막의 상기 제2 영역에 대한 식각은 레이저 조사에 의해 수행되는 태양 전지 제조 방법.
  16. 제 15 항에 있어서,
    상기 열확산 단계에서 상기 진성 반도체층의 제1 영역에 주입된 상기 제2 도전성 타입의 불순물도 열확산되면서 다결정 실리콘 재질의 상기 에미터부로 형성되는 태양 전지 제조 방법.
  17. 제 11 항에 있어서,
    상기 열확산 단계에 의해 실리콘 카바이드(SiC)로 형성된 상기 확산 방지막은 실리콘 옥사이드(SiOx)로 산화되는 태양 전지 제조 방법.
  18. 제 11 항에 있어서,
    상기 열확산 단계에서 상기 전면 전계부 및 상기 후면 전계부에 형성된 부산물(PSG(phosphosilicate glass) 또는BSG(Boro-Silicate Glass))은 상기 에칭 단계에서 제거되는 태양 전지 제조 방법.
  19. 제 11 항에 있어서,
    상기 에칭 단계에서 상기 전면 전계부의 식각 속도는 상기 후면 전계부의 식각 속도보다 큰 태양 전지 제조 방법.
  20. 제 11 항에 있어서,
    상기 에칭 단계의 결과 상기 전면 전계부 저항값 대비 상기 후면 전계부 저항값의 비는 3:1 ~ 10:1 사이로 형성되는 태양 전지 제조 방법.
  21. 제 11 항에 있어서,
    상기 에칭 단계의 결과 상기 에미터부의 두께와 상기 후면 전계부의 두께는 서로 다르게 형성되는 태양 전지 제조 방법.
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