KR20160020859A - 태양 전지 - Google Patents
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Abstract
본 발명은 태양 전지에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 제 1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 에미터부와 이격되어 배치되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 반도체 기판의 후면 중에서 에미터부와 후면 전계부 사이의 이격된 공간에 배치되는 진성 반도체층; 진성 반도체층과 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 제1 패시베이션층은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는다.
본 발명의 일례에 따른 태양 전지는 제 1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 에미터부와 이격되어 배치되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 반도체 기판의 후면 중에서 에미터부와 후면 전계부 사이의 이격된 공간에 배치되는 진성 반도체층; 진성 반도체층과 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 제1 패시베이션층은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는다.
Description
본 발명은 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명은 효율이 향상된 태양 전지를 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 제 1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 후면에 배치되며, 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 에미터부와 이격되어 배치되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 반도체 기판의 후면 중에서 에미터부와 후면 전계부 사이의 이격된 공간에 배치되는 진성 반도체층; 진성 반도체층과 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 제1 패시베이션층은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는다.
여기서, 제1 패시베이션층은 후면 전계부와 중첩되지 않을 수 있고, 제1 패시베이션층은 제1 접합면을 포함한 진성 반도체층의 일부 및 에미터부의 일부와 중첩될 수 있다.
일례로, 제1 패시베이션층은 진성 반도체층의 후면 영역 중에서 제1 접합면으로부터 후면 전계부까지의 거리 중 1/5 ~ 4/5 되는 지점까지 위치할 수 있다.
이때, 제1 패시베이션층의 두께는 150nm ~ 250nm 사이일 수 있다.
보다 구체적으로, 제1 도전성 타입이 n형인 경우, 제1 패시베이션층은 (-) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층은 알루미늄 옥사이드(AlOx)로 형성될 수 있다.
그리고, 제1 도전성 타입이 p형이고, 제1 패시베이션층은 (+) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다.
또한, 진성 반도체층 및 제1 패시베이션층 위에는 제1 패시베이션층의 고정 전하와 반대 극성의 고정 전하를 갖는 제2 패시베이션층;이 더 배치될 수 있다.
보다 구체적으로, 제2 패시베이션층은 진성 반도체층에서 제1 패시베이션층이 배치되지 않은 나머지 영역과 제1 패시베이션층을 전부 덮도록 배치될 수 있다.
또한, 에미터부 및 후면 전계부의 두께는 100nm ~ 300nm 사이일 수 있다.
또한, 후면 전계부, 진성 반도체층 및 에미터부가 형성된 층과 반도체 기판 사이에는 유전체 재질을 포함하고, 반도체 기판에서 생성되는 캐리어를 통과시키는 터널층;이 더 배치될 수 있고, 이와 같은 터널층은 SiC 또는 SiO로 형성되는 유전체층일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 터널층은 이외에도 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON으로 형성이 가능하다.
이때, 터널층은 0.5nm ~ 2.5nm 사이의 두께를 가질 수 있다.
본 발명에 따른 태양 전지는 진성 반도체층과 상기 에미터부의 측면이 서로 접합된 제1 접합면 위에 반도체 기판의 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층을 배치함으로써, 진성 반도체층과 에미터부 사이에서 일부 캐리어가 재결합되는 정션 리키지(junction leakage)를 개선할 수 있다.
도 1 내지 도 3은 본 발명에 따른 태양 전지의 제1 실시예에 대하여 설명하기 위한 도이다.
도 4a 내지 도 4b는 본 발명의 태양 전지 구조와 다르게 제1 패시베이션층(191)이 없는 비교예를 설명하기 위한 도이다.
도 5는 도 1 내지 도 3에서 설명한 제1 패시베이션층이 (-) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
도 6은 도 1 내지 도 3에서 설명한 제1 패시베이션층이 (+) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
도 4a 내지 도 4b는 본 발명의 태양 전지 구조와 다르게 제1 패시베이션층(191)이 없는 비교예를 설명하기 위한 도이다.
도 5는 도 1 내지 도 3에서 설명한 제1 패시베이션층이 (-) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
도 6은 도 1 내지 도 3에서 설명한 제1 패시베이션층이 (+) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
아울러, 이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
도 1 내지 도 3은 본 발명에 따른 태양 전지의 제1 실시예에 대하여 설명하기 위한 도이다.
구체적으로 도 1은 본 발명에 따른 태양 전지의 일부 사시도이고, 도 2의 (a)는 도 1에서 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이고, 도 3은 도 1에 따른 태양 전지에서 제1 패시베이션층(191)의 평면 패턴을 설명하기 위한 도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 태양 전지는 반도체 기판(110), 터널층(120), 에미터부(121), 후면 전계부(172), 진성 반도체층(150), 제1 패시베이션층(191), 제2 패시베이션층(192), 제1 전극(141) 및 제2 전극(142)을 포함할 수 있다.
이와 같은 태양 전지에서 반도체 기판(110)의 전면 위에는 도시되지는 않았지만, 반사 방지막(미도시)과 전면 전계부(미도시)가 더 형성될 수도 있다.
아울러, 도 1 및 도 2에서는 터널층(120) 및 제2 패시베이션층(192)이 구비된 경우를 일례로 도시하였으나, 이들은 생략될 수도 있다. 그러나, 도 1 및 도 2에 도시된 바와 같이, 구비된 경우 태양 전지의 효율을 더욱 향상시킬 수 있으므로 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 불순물이 도핑된 단결정 실리콘 재질로 형성될 수 있다. 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
하지만, 이와는 달리, 반도체 기판(110)은 p형 도전성 타입일 수 있고, 이와 같은 경우, 반도체 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이러한 반도체 기판(110)은 입사면이 텍스처링(texturing)되어 요철면을 갖는다. 편의상 도 1에서, 반도체 기판(110)의 가장자리 부분만 요철면으로 도시하였지만, 실질적으로 반도체 기판(110)의 전면 전체가 요철면을 가질 수 있다.
다음, 터널층(120)은 반도체 기판(110)의 후면 전체에 배치되며, 유전체 재질을 포함할 수 있다.
즉, 터널층(120)은 도 1 및 도 2에 도시된 바와 같이, 단결정 실리콘 재질로 형성되는 반도체 기판(110)과 후면 전계부(172), 진성 반도체층(150) 및 에미터부(121)가 형성되는 다결정 실리콘 재질의 층 사이에 형성될 수 있다.
보다 구체적으로 터널층(120)은 반도체 기판(110)의 후면 전체면에 형성될 수 있으며, 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
이와 같은, 터널층(120)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하다.
만약 이와 다르게 터널층(120)으로 비정질 실리콘(a-Si)이 포함된 재질을 사용하는 경우에는 비정질 실리콘(a-Si)이 600℃ 이상의 고온 공정에 취약하여 원하는 터널링 효과를 기대하기 어려울 수 있다.
보다 구체적으로, 터널층(120)이 SiOx로 형성된 경우, 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압 차이가 커서, 터널층(120)의 두께(T120)는 0.8nm ~ 1.2nm 사이로 형성될 수 있으며, 터널층(120)이 SiCx로 형성되는 경우, 반도체 기판(110)과 터널층(120) 사이의 밴드 오프셋(Band offset) 전압 차이가 상대적으로 터널층(120)의 두께(T120)는 0.5nm ~ 2.5nm까지 형성될 수 있다.
에미터부(121)는 터널층(120)의 후면의 일부에 복수 개가 일정 방향으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 터널층(120)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.
따라서, 반도체 기판(110)과 복수의 에미터부(121) 간에 형성된 p-n 접합에 의해, 반도체 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 반도체 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 정공은 각 에미터부(121)쪽으로 이동하고 분리된 전자는 반도체 기판(110)보다 불순물 농도가 높은 복수의 후면 전계부(172) 쪽으로 이동할 수 있다.
각 에미터부(121)는 반도체 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 복수의 에미터부(121)쪽으로 이동하고 분리된 정공은 복수의 후면 전계부(172)쪽으로 이동할 수 있다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
이와 같은 에미터부(121)는 반도체 기판(110)의 후면에 다결정 재질의 진성 반도체층(150)을 형성시킨 이후, 다결정 재질의 진성 반도체층(150) 내에 제2 도전성 타입의 불순물을 주입시켜 형성될 수 있다.
후면 전계부(172)는 터널층(120)의 후면 중에서 전술한 복수의 에미터부(121)가 형성되지 않은 일부 영역에 복수 개가 에미터부(121)와 동일한 방향으로 길게 배치되어 형성될 수 있다. 이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다. 따라서, 예를 들어, 기판이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 전하(예, 전자) 이동을 용이하게 한다. 따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다.
이와 같은 후면 전계부(172)와 에미터부(121)는 도 1 및 도 2에 도시된 바와 같이, 서로 이격될 수 있다.
여기서, 에미터부(121) 및 후면 전계부(172)의 두께는 100nm ~ 300nm 사이로 형성될 수 있다.
아울러, 도 1 및 도 2에서는 에미터부(121)와 후면 전계부(172)의 두께가 동일한 것으로 도시하였으나, 에미터부(121)와 후면 전계부(172)의 두께는 서로 다를 수 있으며, 에미터부(121)와 후면 전계부(172)는 단위 면적당 50Ω ~ 300 Ω 사이의 저항값을 가질 수 있다.
진성 반도체층(150)은 터널층(120)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성될 수 있고, 이와 같은 진성 반도체층(150)은 에미터부(121) 및 후면 전계부(172)와 다르게 p형이나 n형 불순물이 도핑되지 않은 다결정 실리콘 재질로 형성될 수 있다.
이와 같은 진성 반도체층(150)은 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성되므로, 진성 반도체층(150)은 진성 반도체층(150)의 일측면이 에미터부(121)의 측면과 접합되는 제1 접합면(JIE)과 다른 일측면이 후면 전계부(172)의 측면과 접합되는 제2 접합면(JIB)을 포함할 수 있다.
제1 패시베이션층(191)은 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 배치될 수 있다. 이와 같은 제1 패시베이션층(191)에 대해서는 제1 전극(141)과 제2 전극(142)에 대해 설명한 이후에 설명한다.
제2 패시베이션층(192)은 진성 반도체층(150) 및 제1 패시베이션층(191) 위에 배치될 수 있다. 이와 같은 제2 패시베이션층(192)에 대해서는 제1 패시베이션층(191)에 대하여 상세하게 설명한 이후에 설명한다.
제1 전극(141)은 복수 개일 수 있고, 복수의 에미터부(121) 위에 위치하여 복수의 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결될 수 있다. 따라서, 각 제1 전극(141)은 해당 에미터부(121)쪽으로 이동한 전하, 예를 들어, 정공을 수집할 수 있다.
제2 전극(142)도 복수 개 일 수 있으며, 복수의 후면 전계부(172) 위에 위치하여 복수의 후면 전계부(172)를 따라서 길게 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결될 수 있다. 따라서, 각 제2 전극(142)은 해당 후면 전계부(172)쪽으로 이동하는 전하, 예를 들어, 전자를 수집할 수 있다.
이와 같은 복수의 제1 및 제2 전극(141, 142)은 도전성 금속 물질로 형성될 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수도 있고, 이와 다르게, 투명 도전성 금속, 예를 들어 TCO를 포함하여 형성될 수도 있다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지의 동작은 다음과 같다.
태양 전지로 빛이 조사되어 반도체 기판(110)으로 입사되면 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이들 전자-정공 쌍은 반도체 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)으로 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용할 수 있다.
한편, 본 발명에 따른 태양 전지는 전술한 바와 같이, 도 1 내지 도 3에 도시된 바와 같이, 제1 패시베이션층(191)이 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 배치될 수 있다.
아울러, 제1 패시베이션층(191)은 진성 반도체층(150)과 후면 전계부(172)의 측면이 서로 접합되는 제2 접합면(JIB) 위에는 배치되지 않고, 반도체 기판(110)의 후면에서 보았을 때, 제1 패시베이션층(191)과 후면 전계부(172)는 서로 중첩되지 않고 이격될 수 있다.
구체적으로 본 발명에 따른 태양 전지를 반도체 기판(110)의 후면에서 바라본 도 3을 참조하여 설명하면 다음과 같다. 도 3에서는 전술한 태양 전지의 구성 요소 중 제2 패시베이션층(192)을 제1 전극(141) 및 제2 전극(142)을 생략한 반도체 기판(110)의 후면의 일부 모습이다.
도 2 및 도 3에 도시된 바와 같이, 반도체 기판(110)의 후면에서 보았을 때에, 제1 패시베이션층(191)은 제1 접합면(JIE)을 중심으로 진성 반도체층(150)의 일부 및 에미터부(121)의 일부와 중첩될 수 있다.
보다 구체적으로, 도 2 및 도 3에 도시된 바와 같이, 진성 반도체층(150)의 일부와 중첩되는 제1 패시베이션층(191)은, 제1 패시베이션층(191)의 후면 전계부(172) 방향으로의 끝단(191EB)이 진성 반도체층(150)의 후면 영역 중에서 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 1/5 ~ 4/5 되는 지점까지 위치하도록 형성될 수 있다.
여기서, 제1 패시베이션층(191)이 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 1/5이 되는 지점보다 더 길게 형성되도록하여, 제1 접합면(JIE)에서 재결합되어 전류가 손실되는 정션 리키지(junction leakage)를 방지할 수 있다.
아울러, 제1 패시베이션층(191)이 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 4/5가 되는 지점보다 길게 형성되어, 후면 전계부(172)까지 형성되는 경우, 에미터부(121)로 수집된 캐리어가 제1 패시베이션층(191)의 표면을 따라 후면 전계부(172)까지 이동되어 정션 리키지(junction leakage)가 발행할 수 있는데, 제1 패시베이션층(191)이 제1 접합면(JIE)으로부터 후면 전계부(172)(또는 제2 접합면(JIB))까지의 거리(DBE) 중 4/5가 되는 지점보다 더 짧게 형성되도록하여, 이와 같은 정션 리키지를 방지할 수 있고, 아울러, 이와 같은 정션 리키지를 방지하면서, 제1 패시베이션층(191)의 제조 비용을 절감할 수 있다.
또한, 제1 패시베이션층(191)은 에미터부(121)의 일부와 중첩될 수 있다.
여기서, 제1 패시베이션층(191)이 에미터부(121)와 중첩되는 폭은 특별한 제한이 없으며, 중첩되지 않거나 에미터부(121)에서 제1 전극(141)과 접속하는 부분을 제외한 나머지 전체 영역이 중첩될 수도 있다.
일례로, 도 3에 도시된 바와 같이, 반도체 기판(110)의 후면에서 보았을 때에, 제1 패시베이션층(191)은 에미터부(121)의 일부를 노출시켜, 제1 전극(141)이 에미터부(121)에 접속될 수 있도록 복수의 개구부(OP191)가 형성될 수 있다. 이와 같은 제1 패시베이션층(191)의 개구부(OP191)는 에미터부(121)의 길이 방향을 따라 일렬로 서로 이격되어 배열될 수 있다. 즉, 된 제1 패시베이션층(191)의 개구부(OP191)는 섬(island) 형태로 형성될 수 있다.
그러나, 도 3에 도시된 바와 다르게, 제1 패시베이션층(191)의 개구부(OP191)가 복수 개로 형성되지 않고, 하나로 형성되되, 에미터부(121)의 길이 방향을 따라 길게 형성될 수 있다.
이와 같이, 제1 패시베이션층(191)의 개구부(OP191)를 통해 도 1 및 도 2에서 설명한 바와 같이, 제1 전극(141)이 에미터부(121)에 직접 접속되어 연결될 수 있다.
여기서, 제1 패시베이션층(191)의 두께(T191)는 150nm ~ 250nm 사이로 형성될 수 있다. 여기서, 제1 패시베이션층(191)의 두께(T191)를 150nm보다 크게 하는 것은 제1 패시베이션층(191)의 정션 리키지 방지 기능을 최소한 확보하기 위함이고, 제1 패시베이션층(191)의 두께(T191)를 250nm보다 작게 하는 것은 제1 패시베이션층(191)에 대한 제조 비용을 최소화하기 위함이다.
이와 같은, 제1 패시베이션층(191)은 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 가질 수 있다.
일례로, 반도체 기판(110) 및 후면 전계부(172)의 제1 도전성 타입이 n형인 경우, 제1 패시베이션층(191)은 (-) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층(191)은 알루미늄 옥사이드(AlOx)로 형성될 수 있다. 이때, 제1 패시베이션층(191)에 포함되는 고정 전하의 농도는 -5*1011/㎠ ~ -1*1013/㎠ 일 수 있다.
아울러, 반도체 기판(110) 및 후면 전계부(172)의 제1 도전성 타입이 p형인 경우, 제1 패시베이션층(191)은 (+) 고정 전하를 갖는 유전체층일 수 있고, 일례로, 제1 패시베이션층(191)은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다.
이와 같이, 본 발명에 따른 태양 전지는 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는 제1 패시베이션층(191)이 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 형성되도록 하여, 반도체 기판(110)에서 생성된 캐리어(일례로 전자)가 에미터부(121)로 수집된 캐리어(일례로 정공)와 제1 접합면(JIE)에서 재결합되어 전류가 손실되는 정션 리키지(junction leakage)를 방지할 수 있다.
아울러, 이와 같은 제1 패시베이션층(191)은 진성 반도체층(150)의 일부와 에미터부(121)의 표면에 대한 패시베이션 기능을 수행할 수 있다.
이와 같이, 본 발명에 따른 태양 전지는 제1 접합면(JIE)에서 재결합되는 손실되는 전류를 최소화하여, 개방 전압(Voc), 필 팩터(F.F)의 감소를 방지하고, 결과적으로, 태양 전지의 효율(efficiency)이 저하되는 것을 방지할 수 있다. 이에 대해서는 도 4a 이하에서 보다 구체적으로 설명한다.
또한, 도 1 및 도 2에서, 진성 반도체층(150) 및 제1 패시베이션층(191) 위에 배치 제2 패시베이션층(192)은 구체적으로, 진성 반도체층(150)에서 제1 패시베이션층(191)이 배치되지 않은 나머지 영역과 제1 패시베이션층(191)을 전부 덮도록 배치될 수 있다.
구체적으로, 제2 패시베이션층(192)은 반도체 기판(110)의 후면에서 보았을 때에, 진성 반도체층(150) 전체 영역과 중첩하여 배치되고, 제2 접합면(JIB) 위에 모두 배치될 수 있으며, 제2 패시베이션층(192)의 일부는 후면 전계부(172)와 중첩될 수 있다.
아울러, 제2 패시베이션층(192)은 반도체 기판(110)의 후면에서 보았을 때에, 진성 반도체층(150) 및 에미터부(121)의 일부 위에 형성된 제1 패시베이션층(191)과 중첩될 수 있다. 따라서, 제2 패시베이션층(192)은 진성 반도체층(150)의 제1 접합면(JIE) 위에 배치되는 제1 패시베이션층(191)과 중첩되도록 제1 패시베이션층(191) 위에 위치할 수 있다.
이와 같은 제2 패시베이션층(192)은 제1 패시베이션층(191)의 고정 전하와 반대 극성의 고정 전하를 가질 수 있다.
구체적으로, 제1 패시베이션층(191)이 (-) 고정 전하를 갖는 유전체층, 일례로 알루미늄 옥사이드(AlOx)로 형성된 경우, 제2 패시베이션층(192)은 (+) 고정 전하를 갖는 유전체층, 일례로, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성될 수 있다.
또한, 이와 반대로, 제1 패시베이션층(191)이 (+) 고정 전하를 갖는 유전체층, 일례로, 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성된 경우, 제2 패시베이션층(192)은 (-) 고정 전하를 갖는 유전체층, 일례로 알루미늄 옥사이드(AlOx)로 형성될 수 있다.
이와 같은 제2 패시베이션층(192)의 두께는 제1 패시베이션층(191)의 두께(T191)와 동일하거나 더 작을 수 있다.
이와 같은 제2 패시베이션층(192)은 반도체 기판(110)에서 후면 전계부(172) 방향으로 이동하는 캐리어의 이동을 보다 용이하게 도와줄 수 있으며, 진성 반도체층(150) 및 후면 전계부(172)의 표면에 대한 패시베이션 기능을 수행할 수 있다.
지금까지는 본 발명의 일례에 따른 태양 전지의 구조에 대해서 설명하였으나, 이하에서는 이와 같은 태양 전지 구조에서 제1 패시베이션층(191)의 기능에 대해 보다 구체적으로 설명한다.
도 4a 내지 도 4b는 본 발명의 태양 전지 구조와 다르게 제1 패시베이션층(191)이 없는 비교예를 설명하기 위한 도이고, 도 5는 도 1 내지 도 3에서 설명한 제1 패시베이션층(191)이 (-) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이고, 도 6은 도 1 내지 도 3에서 설명한 제1 패시베이션층(191)이 (+) 고정 전하로 형성된 경우의 효과를 설명하기 위한 도이다.
여기서, 도 4a는 도 1 및 도 2에 도시된 본 발명과 다르게 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 제1 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)이 없는 구조를 도시한 비교예이고, 도 4b는 정션 리키지(junction leakage)에 의해 손실되는 전류(Jo2)의 양에 따른 전류 및 전압 변화를 도시한 그래프이고, 도 4c는 정션 리키지(junction leakage)에 의해 손실되는 전류(Jo2)의 양에 따른 개방 전압(Voc), 필 팩터(F.F) 및 효율의 관계를 도시한 그래프이다.
먼저, 본 발명과 다르게, 도 4a에 도시된 바와 같이, 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 제1 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)이 없는 경우, 반도체 기판(110)에서 생성된 전자는 터널층(120)을 통하여 후면 전계부(172)로 이동하거나, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동할 수 있고, 반도체 기판(110)에서 생성된 정공은 터널층(120)을 통하여 에미터부(121)로 이동할 수 있다.
여기서, 도 4a에 도시된 바와 같이, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 전자 중 일부와 에미터부(121)로 이동한 정공 중 일부는 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE)에서 서로 재결합되어 소멸될 수 있다.
이와 같이, 제1 접합면(JIE)에서 전자와 정공이 서로 재결합되어 캐리어가 소멸되는 것을 정션 리키지(junction leakage)라고 한다.
여기서, 도 4b에 도시된 바와 같이, 캐리어의 재결합에 의해 소멸되는 누설 전류(Jo2)의 양이 증가할수록, 태양 전지에서 발생하는 전압이 감소하는 것을 알 수 있고, 이에 따라 필팩터(F.F)도 감소하는 것을 알 수 있다.
아울러, 이와 같은 누설 전류(Jo2)의 양이 증가할수록 도 4c에 도시된 바와 같이, 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)의 감소 비율이 기하 급수적으로 증가하는 것을 확인할 수 있다.
즉, 누설 전류(Jo2)의 양과 비례하여 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)의 감소 비율이 증가하는 것이 아니라, 누설 전류(Jo2)의 양이 증가할수록 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)의 감소 비율이 익스포넨셜(e) 형태로 증가하는 것을 확인할 수 있다.
이와 같이, 정션 리키지(junction leakage)에 의한 누설 전류(Jo2)의 양은 개방 전압(Voc), 필 팩터(F.F) 및 효율(efficiency)에 매우 크게 영향을 미치는 것을 확인할 수 있다.
그러나, 본 발명과 같이, 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 제1 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)을 구비하면 전술한 바와 같은 정션 리키지(junction leakage)를 방지할 수 있다.
일례로, 도 5에 도시된 바와 같이, 반도체 기판(110), 후면 전계부(172)의 제1 도전성 타입이 n형, 에미터부(121)의 제2 도전성 타입이 p형이고, 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합되는 제1 접합면(JIE) 위에 n형과 동일한 (-) 극성의 고정 전하를 갖는 제1 패시베이션층(191)이 구비된 경우, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 전자는 제1 패시베이션층(191)의 (-) 극성으로 인하여 에미터부(121) 방향으로 이동할 수 없게 된다.
따라서, 본 발명에 따른 태양 전지는 도 4a 내지 도 4c에서 전술한 바와 같은 정션 리키지(junction leakage)를 방지하여, 효율을 보다 향상시킬 수 있다.
아울러, 제1 패시베이션층(191)의 (-) 극성의 고정 전하와 반대인 (+) 극성의 고정전하를 갖는 제2 패시베이션층(192)이 더 형성된 경우, 도 5에 도시된 바와 같이, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 전자가 보다 효율적으로 후면 전계부(172)로 이동하도록 할 수 있다.
아울러, 도 6에 도시된 바와 같이, 반도체 기판(110), 후면 전계부(172)의 제1 도전성 타입이 p형, 에미터부(121)의 제2 도전성 타입이 n형이고, 제1 접합면(JIE) 위에 p형과 동일한 (+)극성의 고정 전하를 갖는 제1 패시베이션층(191)이 구비된 경우, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 정공은 제1 패시베이션층(191)의 (+) 극성으로 인하여 에미터부(121) 방향으로 이동할 수 없게 된다.
아울러, 제1 패시베이션층(191)의 고정 전하와 반대인 (-) 극성의 고정전하를 갖는 제2 패시베이션층(192)이 더 형성된 경우, 도 5에 도시된 바와 같이, 터널층(120)과 진성 반도체층(150)을 통하여 후면 전계부(172)로 이동하는 정공이 보다 효율적으로 후면 전계부(172)로 이동하도록 할 수 있다.
이와 같이, 본 발명에 따른 태양 전지는 진성 반도체층(150)과 에미터부(121)의 측면이 서로 접합된 제1 접합면(JIE) 위에 반도체 기판(110)의 도전성과 동일한 극성의 고정 전하를 갖는 제1 패시베이션층(191)을 배치함으로써, 진성 반도체층(150)과 에미터부(121) 사이에서 일부 캐리어가 재결합되는 정션 리키지(junction leakage)를 개선하고, 이에 따라 태양 전지의 효율을 더욱 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (15)
- 제 1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판의 후면에 배치되며, 상기 제 1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부;
상기 반도체 기판의 후면에 상기 에미터부와 이격되어 배치되며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부;
상기 반도체 기판의 후면 중에서 상기 에미터부와 상기 후면 전계부 사이의 이격된 공간에 배치되는 진성 반도체층;
상기 진성 반도체층과 상기 에미터부의 측면이 서로 접합되는 제1 접합면 위에 배치되는 제1 패시베이션층;
상기 에미터부에 연결되는 제1 전극; 및
상기 후면 전계부에 연결되는 제2 전극;을 포함하고,
상기 제1 패시베이션층은 상기 제1 도전성과 동일한 극성의 고정 전하(Qf, fixed charge)를 갖는 태양 전지. - 제 1 항에 있어서,
상기 제1 패시베이션층은 상기 후면 전계부와 중첩되지 않는 태양 전지. - 제 2 항에 있어서,
상기 제1 패시베이션층은 상기 제1 접합면을 포함한 상기 진성 반도체층의 일부 및 상기 에미터부의 일부와 중첩되는 태양 전지. - 제 2 항에 있어서,
상기 제1 패시베이션층은 상기 진성 반도체층의 후면 영역 중에서 상기 제1 접합면으로부터 상기 후면 전계부까지의 거리 중 1/5 ~ 4/5 되는 지점까지 위치하는 태양 전지. - 제 1 항에 있어서,
상기 제1 패시베이션층의 두께는 150nm ~ 250nm 사이인 태양 전지. - 제 1 항에 있어서,
상기 제1 도전성 타입은 n형이고,
상기 제1 패시베이션층은 (-) 고정 전하를 갖는 유전체층인 태양 전지. - 제 6 항에 있어서,
상기 제1 패시베이션층은 알루미늄 옥사이드(AlOx)로 형성되는 태양 전지. - 제 1 항에 있어서,
상기 제1 도전성 타입은 p형이고,
상기 제1 패시베이션층은 (+) 고정 전하를 갖는 유전체층인 태양 전지. - 제 8 항에 있어서,
상기 제1 패시베이션층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx)로 형성되는 태양 전지. - 제 1 항에 있어서,
상기 진성 반도체층 및 상기 제1 패시베이션층 위에는 상기 제1 패시베이션층의 고정 전하와 반대 극성의 고정 전하를 갖는 제2 패시베이션층;이 더 배치되는 태양 전지. - 제 10 항에 있어서,
상기 제2 패시베이션층은 상기 진성 반도체층에서 상기 제1 패시베이션층이 배치되지 않은 나머지 영역과 상기 제1 패시베이션층을 전부 덮도록 배치되는 태양 전지. - 제 1 항에 있어서,
상기 에미터부 및 상기 후면 전계부의 두께는 100nm ~ 300nm 사이인 태양 전지. - 제 1 항에 있어서,
상기 후면 전계부, 상기 진성 반도체층 및 상기 에미터부가 형성된 층과 상기 반도체 기판 사이에는 유전체 재질을 포함하고, 상기 반도체 기판에서 생성되는 캐리어를 통과시키는 터널층;이 더 배치되는 태양 전지. - 제 13 항에 있어서,
상기 터널층은 SiCx 또는 SiOx로 형성되는 유전체층인 태양 전지. - 제 13 항에 있어서,
상기 터널층은 0.5nm ~ 2.5nm 사이의 두께를 갖는 태양 전지.
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