KR101741181B1 - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판 상에 위치하는 터널층; 터널층 상에 형성되며, 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 제1 도핑부; 터널층 상에 형성되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 제2 도핑부; 제1 전극이 제2 도핑부의 일부에 연결되거나, 제2 전극이 제1 도핑부의 일부에 연결되는 역바이어스 접촉부를 포함할 수 있다.
본 발명의 일례에 따른 태양 전지는 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판 상에 위치하는 터널층; 터널층 상에 형성되며, 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 제1 도핑부; 터널층 상에 형성되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 제2 도핑부; 제1 전극이 제2 도핑부의 일부에 연결되거나, 제2 전극이 제1 도핑부의 일부에 연결되는 역바이어스 접촉부를 포함할 수 있다.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생성하는 태양 전지가 주목 받고 있다.
일반적인 실리콘 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)을 가지는 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 반도체 기판과 에미터부 에 각각 연결된 전극을 구비한다. 이때, 반도체 기판과 에미터부의 계면에는 p-n 접합이 형성된다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체 쪽으로, 예를 들어 에미터부와 반도체 기판 쪽으로 각각 이동하고, 반도체 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
하지만, 이 경우, 빛이 입사되지 않은 반도체 기판의 면뿐만 아니라 빛이 입사되는 면, 즉, 입사면에 형성된 에미터부 위에도 전극에 위치하므로, 빛의 입사 면적이 감소하여 태양 전지의 효율이 떨어진다.
따라서 빛의 입사 면적을 증가시키기 위해, 전자와 정공을 수집하는 전극을 모두 반도체 기판의 후면에 위치시킨 후면 전극형 구조(back contact)의 태양 전지가 개발되어 있다.
본 발명이 이루고자 하는 기술적 과제는 효율이 향상된 태양 전지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일례에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판 상에 위치하는 터널층; 터널층 상에 형성되며, 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 제1 도핑부; 터널층 상에 형성되며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 제2 도핑부; 제1 도핑부에 연결되는 제1 전극; 및 제2 도핑부에 연결되는 제2 전극; 을 포함하고, 제1 전극이 제2 도핑부의 일부에 연결되거나, 제2 전극이 제1 도핑부의 일부에 연결되는 역바이어스 접촉부를 포함할 수 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 반도체 기판을 준비하는 단계; 반도체 기판 상에 터널층을 형성하는 단계; 터널층 상에 진성 반도체층을 형성하는 단계; 진성 반도체층에 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 확산시켜 제1 도핑부를 형성하는 단계; 진성 반도체층에 제1 도전성 타입의 불순물을 확산시켜 제2 도핑부를 형성하는 단계; 및 제1 도핑부 및 상기 제2 도핑부와 각각 연결되는 제1 및 제2 전극을 형성하는 단계; 를 포함하며, 제1 또는 제2 전극을 형성할 때, 제1 전극이 제2 도핑부의 일부에 연결되거나 제2 전극이 제1 도핑부의 일부에 연결되는 역바이어스 접촉부를 동시에 형성된다.
본 발명에 따른 태양 전지는 n 도핑 영역의 전극의 일부분이 p 도핑 영역의 전극의 일부분에 중첩시킴으로써, 반도체 기판의 후면에서 재결합으로 인한 누설 전류를 발생시켜 태양 전지의 온도 상승을 제어할 수 있다.
이에 따라, 역방향 바이어스 전압 인가시 해당 태양 전지의 측면에 과도한 전류가 흘러 태양 전지의 온도가 상승하는 핫 스팟(hot spot)의 발생을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 일부 사시도이다.
도 2는 도 1에 도시된 태양 전지를 II-II선을 따라 잘라 도시한 개략적인 단면도이다.
도 3 내지 도 5은 본 발명의 다른 실시예에 따른 역바이어스 접촉부와 제1 및 제2 전극 사이의 형성 위치에 대한 실시예를 도시한 도이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 도이다.
도 7 내지 도 11은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 순차적으로 도시한 도이다.
도 12는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 도이다.
도 2는 도 1에 도시된 태양 전지를 II-II선을 따라 잘라 도시한 개략적인 단면도이다.
도 3 내지 도 5은 본 발명의 다른 실시예에 따른 역바이어스 접촉부와 제1 및 제2 전극 사이의 형성 위치에 대한 실시예를 도시한 도이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 도이다.
도 7 내지 도 11은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 순차적으로 도시한 도이다.
도 12는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
구체적으로, 도 1은 본 발명에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시된 태양 전지를 II-II선을 따라 잘라 도시한 개략적인 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 태양 전지(1)는 반사 방지막(130), 전면 터널층(150), 반도체 기판(110), 후면 터널층(152), 에미터부(121), 후면 전계부(172), 진성 반도체층(160), 제1 전극(141), 제2 전극(142) 및 제1 역바이어스 접촉부(180)를 포함할 수 있다.
여기서, 반사 방지막(130), 진성 반도체층(160), 전면 터널층(150) 및 후면 터널층(152)은 생략될 수도 있으나, 구비된 경우 태양 전지(1)의 효율이 더 향상되므로, 이하에서는 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입의 불순물을 함유하는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 제1 도전성 타입은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 제1 도전성 타입이 n형인 경우를 일례로 설명한다.
이러한 반도체 기판(110)의 전면에 복수의 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 에미터부(121) 역시 요철면을 가질 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
반사 방지막(130)은 외부로부터 반도체 기판(110)의 전면으로 입사되는 빛의 반사를 최소화하기 위하여, 반도체 기판(110)의 전면 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 도 1 및 도 2에 도시된 바와 같이, 단일막으로도 형성이 가능하나, 이와 다르게 복수의 막으로도 형성될 수 있다.
전면 및 후면 터널층(150, 152)은 반도체 기판(110)의 전후면 전체에 직접 접촉하여 배치되며, 유전체 재질을 포함할 수 있다. 따라서, 전면 및 후면 터널층(150, 152)은 도 1 및 도 2에 도시된 바와 같이, 단결정 실리콘 재질로 형성되는 반도체 기판(110)의 전면 및 후면에 직접 접촉되도록 형성될 수 있으며, 반도체 기판(110)에서 생성되는 캐리어를 통과시킬 수 있다.
이와 같은 전면 및 후면 터널층(150, 152)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 전후면에 대한 패시베이션 기능을 수행할 수 있다.
아울러, 전면 및 후면 터널층(150, 152)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하며, 이와 같은 전면 및 후면 터널층(150, 152)의 두께는 0.5nm ~ 5nm 사이에서 형성될 수 있다.
여기서, 전면 및 후면 터널층(150, 152)의 두께를 0.5nm 이상으로 형성하는 것은 반도체 기판(110)의 표면에 대한 패시베이션 기능을 확보하기 위함이고, 전면 및 후면 터널층(150, 152)의 두께를 5nm 이하로 형성하는 것은 캐리어가 전면 및 후면 터널층(150, 152)을 통해 에미터부(121)로 이동하는 터널 효과를 확보하기 위함이다.
따라서, 전면 및 후면 터널층(150, 152)의 두께가 5nm를 넘어서면 터널 효과가 감소하여, 전면 및 후면 터널층(150, 152)을 통해 제1 및 제2 전극(141, 142)으로 이동하는 케리어의 양이 감소할 수 있다. 이와 같은 전면 및 후면 터널층(150, 152)의 패시베이션 기능 및 터널 효과로 인하여, 태양 전지(1)의 단락 전류가 보다 더 향상될 수 있다.
에미터부(121)는 후면 터널층(152)의 후면의 일부에 직접 접촉하여, 복수 개가 제1 방향(x)으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 후면 터널층(152)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.
각 에미터부(121)는 반도체 기판(110)과 p-n접합을 형성하므로, 에미터부(121)는 p형의 도전성 타입을 가질 수 있다. 그러나, 본 발명의 일례와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 에미터부(121)쪽으로 이동하고 분리된 정공은 후면 전계부(172)쪽으로 이동할 수 있다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
이와 같은 에미터부(121)는 후면 터널층(152)의 후면에 진성 반도체층(160)을 증착하고, 진성 반도체층(160) 내부로 제2 도전성 타입의 불순물을 확산시켜 형성될 수 있다.
후면 전계부(172)는 후면 터널층(152)의 후면 중에서 전술한 복수의 에미터부(121) 각각과 이격된 일부 영역에 직접 접촉하여, 복수 개가 에미터부(121)와 동일한 제1 방향(x)으로 길게 위치하도록 형성될 수 있다.
이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다. 예를 들어, 반도체 기판(100)이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 캐리어(예, 전자) 이동을 용이하게 할 수 있다.
따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다.
진성 반도체층(160)은 후면 터널층(152)의 후면에 직접 접촉하여 형성되되, 후면 터널층(152)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성될 수 있고, 이와 같은 진성 반도체층(160)은 에미터부(121) 및 후면 전계부(172)와 다르게 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물이 도핑되지 않은 진성 다결정 실리콘층으로 형성될 수 있다.
따라서, 진성 반도체층(160)은 후면 터널층(152)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성되되, 도 1 및 도 2에 도시된 바와 같이, 진성 반도체층(160)의 양측면 각각은 에미터부(121)의 측면 및 후면 전계부(172)의 측면에 직접 접촉되는 구조를 가질 수 있다.
진성 반도체층(160)은 예를 들어, 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD)과 같은 적층 공정으로 반도체 기판(110)의 후면에 형성될 수 있다.
복수의 제1 전극(141)은 각각의 에미터부(121) 위에 위치하고, 복수의 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결될 수 있다. 이에 따라, 해당 에미터부(121) 쪽으로 이동한 캐리어, 예를 들어 정공을 수집할 수 있다.
이때, 각 제1 전극(141)은 각 에미터부(121)의 형성 위치 내에 위치하므로, 각 제1 전극(141)의 폭은 각 에미터부(121)의 폭보다 작거나 같을 수 있다.
복수의 제1 전극(141)은 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
복수의 제1 전극(141)은 이와 같은 도전성 물질을 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physical vapor deposition)을 이용하여 적층한 후, 습식 식각 공정을 통해 형성될 수 있다.
복수의 제2 전극(142)은 각각의 후면 전계부(172)의 후면 및 후면 전계부(172)의 양쪽 측면에 위치하는 진성 반도체층(160)의 후면을 완전히 덮도록 형성될 수 있다.
각각의 제2 전극(142)은 각각의 진성 반도체층(160) 및 후면 전계부(172)를 따라서 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결될 수 될 수 있다. 이에 따라, 해당 후면 전계부(172) 쪽으로 이동한 캐리어, 예를 들어, 전자를 수집할 수 있다. 이때, 제2 전극(142)은 진성 반도체층(160)와 물리적으로만 연결될 수 있다.
이에 따라, 제2 전극(142)은 해당 후면 전계부(172) 쪽으로 이동한 캐리어, 예를 들어, 전자를 수집할 수 있다.
복수의 제2 전극(142)은 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
복수의 제2 전극(142)은 이와 같은 도전성 물질을 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physical vapor deposition)을 이용하여 적층한 후, 습식 식각 공정을 통해 형성될 수 있다.
복수의 제1 역바이어스 접촉부(180)는 각 제2 전극(142)의 양쪽 측면에 위치하며 각 에미터부(121)의 후면의 일부분을 덮도록 형성될 수 있다. 제1 역바이어스 접촉부(180)는 각 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 일부분을 덮도록 형성 될 수 있다.
각 제2 전극(142)의 양쪽 측면에 위치하여 에미터부(121)와 물리적으로 접촉되는 각 제1 역바이어스 접촉부(180)의 폭(W1)은 서로 동일하게 형성될 수 있지만 이에 한정되지 않고, 서로 상이하게 형성될 수 있다.
본 실시예에서, 제1 역바이어스 접촉부(180)의 폭(W1)은 최소 1㎛ 인 것이 바람직할 수 있다. 하지만, 이에 한정되지 않고 에미터부(121)와 최소 부분이 접촉될 수 있다.
이와 같은 제1 역바이어스 접촉부(180)는 에미터부(121)와 전기적 및 물리적으로 연결될 수 있고, 후면 전계부(172)와 물리적으로 연결되지 않는다. 이에 따라, 제2 전극(142)은 에미터부(121)와 전기적으로 연결될 수 있다.
일반적으로, 제1 전극(141)에는 정공이 수집되고, 제2 전극(142)에는 전자가 수집되어 제1 및 제2 전극(141, 142) 사이에는 순방향 바이어스 전압이 걸릴 수 있다.
하지만, 제1 및 제2 전극(141, 142) 사이에 역방향 바이어스 전압이 인가되는 경우, 해당 태양 전지의 측면에 과도한 전류가 흘러 태양 전지의 온도가 상승하는 핫 스팟(hot spot)의 발생을 할 수 있다. 핫 스팟에 의해 태양 전지의 온도가 상승하여 파괴될 수 있는 위험이 있다.
이에, 본 실시예에서는 제1 및 제2 전극(141, 142) 사이에 역방향 바이어스 전압이 걸려도 제1 역바이어스 접촉부(180)를 통하여 태양 전지 내부로 전류가 흐르지 않도록 하여 핫 스팟을 방지할 수 있다.
구체적으로, 제1 역바이어스 접촉부(180)를 통하여 제2 전극(142)에 수집된 전자 중 소수의 전자가 제1 전극(141)에 수집된 정공과 재결합됨으로써, 누설 전류가 발생할 수 있다. 이에 따라, 손실되는 전하기 발생하여 태양 전지 내부로 전류가 흐르지 않도록 하여 태양 전지의 온도 상승을 제어할 수 있다.
이와 같은 제1 역바이어스 접촉부(180)는 복수의 제2 전극(142) 형성시 동시에 형성될 수 있다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(1)는 제1 전극(141)과 제2 전극(142)이 모두 빛이 입사되지 않은 반도체 기판(110)의 후면에 위치한 후면 전극형 구조의 태양전지로서, 그 동작은 다음과 같다.
태양 전지(1)로 빛이 조사되어 반사 방지막(130) 및 전면 터널층(150)을 통해 반도체 기판(110)으로 입사되면, 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 반도체 기판(110)의 표면이 텍스처링 표면이므로 반도체 기판(110) 전면에서의 빛 반사도가 감소하고, 텍스처링 표면에서 입사와 반사 동작이 행해져 빛의 흡수율이 증가되므로, 태양 전지(1)의 효율이 향상된다. 이에 더하여, 반사 방지막(130)에 의해 반도체 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 반도체 기판(110)으로 입사되는 빛의 양은 더욱더 증가한다.
이들 전자-정공 쌍은 n형의 반도체 기판(110)과 p형의 복수의 에미터부(121)의 p-n 접합에 의해 서로 분리되어 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)에 의해 수집된다.
이러한 제1 전극(141) 및 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다. 이때, 태양 전지의 핫 스팟을 제어하기 위해 제1 역바이어스 접촉부(180)를 통해 제1 전극(141)과 제2 전극(142)을 전기적으로 연결하여 전하의 재결합을 조절할 수 있다.
이하, 역바이어스 접촉부(180, 182)와 제1 및 제2 전극(141, 142)사이의 형성 위치에 대한 실시예를 설명한다.
이하의 도 3 내지 도 5에서는 도 1 및 도 2에 기재된 내용과 중복되는 내용에 대한 상세한 설명은 생략하고, 다른 점을 위주로 설명한다.
우선, 도 3에 도시된 태양 전지(2)는 제1 역바이어스 접촉부(180)와 제2 전극(142)이 각각 대응될 수 있다.
제2 전극(142)은 각 후면 전계부(172)의 후면의 일부분 및 후면 전계부(172)의 양쪽 측면에 위치하는 진성 반도체층(160)의 후면 전체면을 덮도록 형성되는 제1 및 제2 부분 전극(1420, 1421)을 포함할 수 있다.
제1 부분 전극(1420)은 후면 전계부(172)의 일측면에 형성된 진성 반도체층(160)과 후면 전계부(172) 중에서 제2 부분 전극(1421)과 접속한 부분을 제외한 일부분 위에 형성될 수 있다.
제2 부분 전극(1421)은 후면 전계부(172)의 타측면 즉, 제1 부분 전극(1420)이 형성된 반대면의 진성 반도체층(160)과 후면 전계부(172) 중에서 제1 부분 전극(1420)과 접속한 부분을 제외한 일부분 위에 형성될 수 있다.
제1 및 제2 부분 전극(1420, 1421)은 동일한 물질 및 동일한 크기로 형성될 수 있지만, 이에 한정되지 않고, 서로 다른 크기로 형성될 수 있다.
제1 역바이어스 접촉부(180)는 제1 부분 전극(1420)의 일측면에 위치하며 에미터부(121)의 후면의 일부분을 덮도록 형성되는 제1 접촉 부분(1801)과, 제2 부분 전극(1421)의 일측면에 위치하며 에미터부(121)의 후면의 일부분을 덮도록 형성되는 제2 접촉 부분(1802)을 포함할 수 있다.
제1 및 제2 접촉 부분(1801, 1802)는 각 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 일부분을 덮도록 형성 될 수 있다.
제1 및 제2 접촉 부분(1801, 1802)은 서로 동일한 폭(W1)으로 형성되지만 이에 한정되지 않고, 서로 상이하게 형성될 수 있다.
도 4에 도시된 태양 전지(3)는 각각의 에미터부(121)의 후면 및 에미터부(121)의 양쪽 측면에 위치하는 진성 반도체층(160)의 후면을 완전히 덮도록 형성되는 복수의 제1 전극(141)과 각각의 후면 전계부(172) 위에 위치하는 복수의 제2 전극(142) 및 각 제1 전극(141)의 양쪽 측면에 위치하며 각 후면 전계부(172)의 후면의 일부분을 덮도록 형성되는 역바이어스 접촉부(182)를 포함할 수 있다.
복수의 제2 전극(142)은 각각의 후면 전계부(172) 위에 위치하고, 복수의 후면 전계부(172)를 따라서 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결될 수 있다. 이때, 각 제2 전극(142)은 각 후면 전계부(172)의 형성 위치 내에 위치하므로, 각 제2 전극(142)의 폭은 각 후면 전계부(172)의 폭보다 작거나 같을 수 있다.
제2 전극(142)은 해당 후면 전계부(172) 쪽으로 이동한 캐리어, 예를 들어, 정공을 수집할 수 있다.
복수의 제1 전극(141)은 각각의 진성 반도체층(160) 및 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결될 수 될 수 있다. 이에 따라, 해당 에미터부(121) 쪽으로 이동한 캐리어, 예를 들어 전자를 수집할 수 있다.
이때, 제1 전극(141)은 진성 반도체층(160)와 물리적으로만 연결될 수 있다.
역바이어스 접촉부(182)는 각 후면 전계부(172) 중에서 제2 전극(142)이 접속한 부분을 제외한 일부분을 덮도록 형성 될 수 있다.
각 제1 전극(141)의 양쪽 측면에 위치하여 후면 전계부(172)와 물리적으로 접촉되는 각 역바이어스 접촉부(182)의 폭(W2)은 서로 동일하게 형성될 수 있지만 이에 한정되지 않고, 서로 상이하게 형성될 수 있다.
본 실시예에서, 역바이어스 접촉부(182)의 폭(W2)은 최소 1㎛ 인 것이 바람직할 수 있다. 하지만, 이에 한정되지 않고 후면 전계부(172)와 최소 부분이 접촉될 수 있다.
이와 같은 역바이어스 접촉부(182)는 후면 전계부(172)와 전기적 및 물리적으로 연결될 수 있고, 에미터부(121)와 물리적으로 연결되지 않는다. 이에 따라, 제1 전극(141)은 후면 전계부(172)와 전기적으로 연결될 수 있다.
제1 및 제2 전극(141, 142) 사이에 역방향 바이어스 전압이 인가되는 경우, 해당 태양 전지의 측면에 과도한 전류가 흘러 태양 전지의 온도가 상승하는 핫 스팟(hot spot)의 발생을 할 수 있다. 핫 스팟에 의해 태양 전지의 온도가 상승하여 파괴될 수 있는 위험이 있다.
이에, 본 실시예에서는 제1 및 제2 전극(141, 142) 사이에 역방향 바이어스 전압이 걸려도 역바이어스 접촉부(182)를 통하여 태양 전지 내부로 전류가 흐르지 않도록 하여 핫 스팟을 방지할 수 있다.
구체적으로, 역바이어스 접촉부(182)를 통하여 제2 전극(142)에 수집된 정공 중 소수의 정공이 제1 전극(141)에 수집된 전자와 재결합됨으로써, 누설 전류가 발생할 수 있다. 이에 따라, 손실되는 전하기 발생하여 태양 전지 내부로 전류가 흐르지 않도록 하여 태양 전지의 온도 상승을 제어할 수 있다.
이와 같은 역바이어스 접촉부(182)는 복수의 제1 전극(141) 형성시 동시에 형성될 수 있다.
우선, 도 5에 도시된 태양 전지(4)는 제2 역바이어스 접촉부(182)와 제1 전극(141)이 각각 대응될 수 있다.
제1 전극(141)은 각 에미터부(121)의 후면의 일부분 및 에미터부(121)의 양쪽 측면에 위치하는 진성 반도체층(160)의 후면 전체면을 덮도록 형성되는 제1 및 제2 부분 전극(1410, 1411)을 포함할 수 있다.
제1 부분 전극(1410)은 에미터부(121)의 일측면에 형성된 진성 반도체층(160)과 에미터부(121) 중에서 제2 부분 전극(1411)과 접속한 부분을 제외한 일부분 위에 형성될 수 있다.
제2 부분 전극(1411)은 에미터부(121)의 타측면 즉, 제1 부분 전극(1410)이 형성된 반대면의 진성 반도체층(160)과 에미터부(121) 중에서 제1 부분 전극(1410)과 접속한 부분을 제외한 일부분 위에 형성될 수 있다.
제1 및 제2 부분 전극(1410, 1411)은 동일한 물질 및 동일한 크기로 형성될 수 있지만, 이에 한정되지 않고, 서로 다른 크기로 형성될 수 있다.
제2 역바이어스 접촉부(182)는 제1 부분 전극(1410)의 일측면에 위치하며 후면 전계부(172)의 후면의 일부분을 덮도록 형성되는 제1 접촉 부분(1821)과, 제2 부분 전극(1411)의 일측면에 위치하며 후면 전계부(172)의 후면의 일부분을 덮도록 형성되는 제2 접촉 부분(1822)을 포함할 수 있다.
제1 및 제2 접촉 부분(1821, 1822)는 각 후면 전계부(172) 중에서 제2 전극(142)이 접속한 부분을 제외한 일부분을 덮도록 형성 될 수 있다.
제1 및 제2 접촉 부분(1821, 1822)은 서로 동일한 폭(W2)으로 형성되지만 이에 한정되지 않고, 서로 상이하게 형성될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 도이다.
도 6을 참조하면, 반도체 기판(110)의 후면에 보호막(passivation layer, 192)이 더 형성될 수 있다. 이러한 보호막(192)은 비결정질 반도체로 이루어지며, 복수의 에미터부(121) 및 복수의 후면 전계부(172)의 후면에 형성될 수 있다. 이때, 보호막(192)은 복수의 개구부(미도시)를 포함하며, 복수의 개구부를 통해 복수의 에미터부(121)는 제1 전극(141)과 전기적 및 물리적으로 연결되고, 복수의 후면 전계부(172)는 제2 전극(142)과 전기적 및 물리적으로 연결될 수 있다.
예를 들어, 보호막(192)은 수소화된 진성 비정질 실리콘(intrinsic amorphous silicon, i-a-Si:H)으로 이루어질 수 있다.
이하, 도 7 내지 도 11을 참조하여 본 발명의 일실시예에 따른 태양 전지(1)의 제조 방법을 설명한다.
먼저, 도 7에 도시한 것처럼, 반도체 기판(110)의 후면에 형성된 복수의 에미터부(121) 및 복수의 후면 전계부(172) 위에 제1 전극(141) 형성을 위한 제1 전극 페이스트(41)를 적층할 수 있다. 이때, 제1 전극 페이스트(41)는 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physical vapor deposition)을 이용하여 적층할 수 있다.
제1 전극 페이스트(41)를 적층하기 위해 n형 단결정 실리콘으로 이루어진 반도체 기판(110)을 준비하고, 반도체 기판(110)의 한쪽 면, 예를 들면 후면(back surface)에 실리콘 산화막(SiOx) 등으로 이루어진 식각 방지막(미도시)을 적층할 수 있다.
다음으로, 식각 방지막을 마스크로 하여 식각 방지막이 형성되지 않은 반도체 기판(110)의 면, 즉 전면을 식각하여 입사면인 반도체 기판(110)의 전면에 복수의 돌출부를 구비한 텍스처링 표면을 형성한 후, 식각 방지막을 제거할 수 있다. 이때, 반도체 기판(110)이 단결정 실리콘으로 이루어질 경우, KOH, NaOH, TMAH 등의 염기 용액을 사용하여 반도체 기판의 표면을 텍스처링할 수 있다. 반면, 반도체 기판(110)이 다결정 실리콘으로 이루어질 경우, HF나 HNO3와 같은 산 용액을 사용하여 반도체 기판(110)의 표면을 텍스처링할 수 있다.
다음으로, n형 반도체 기판(110)의 전면과 후면에 전면 및 후면 터널층(150, 152)을 각각 형성할 수 있다. 이러한, 전면 및 후면 터널층(150, 152)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 전후면에 대한 패시베이션 기능을 수행할 수 있다.
전면 및 후면 터널층(150, 152)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다.
다음으로, 전면 터널층(150)의 전면에 실리콘 질화막(SiNx) 이나 실리콘 산화막(SiOx)을 증착하여 반사 방지막(130)을 형성할 수 있다. 이때, 반사방지막(130)은 전면 터널층(150)의 전면 전체에 형성될 수 있다.
반사 방지막(130)은 플라즈마 증착(PECVD) 또는 스퍼터링(sputtering) 등의 방법으로 형성할 수 있다.
반사 방지막(130)의 굴절률은 공기의 굴절률과 실리콘 기판(110)의 굴절률(예를 들어, 약 3.5) 사이의 굴절률, 예를 들어 약 1.9 내지 2.3의 굴절률을 가질 수 있다. 이로 인해, 공기에서부터 기판(110)으로의 굴절률 변화가 순차적으로 이루어지므로 반사 방지막(130)의 반사 방지 효과가 향상된다.
반사 방지막(130)은 단일막 구조 또는 다층막 구조로 형성될 수 있다.
다음으로, 후면 터널층(152)의 후면에 진성 반도체층(160)을 증착할 수 있다.
이러한 진성 반도체층(160)은 예를 들어, 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD)과 같은 적층 공정으로 반도체 기판(110)의 후면에 형성될 수 있다.
다음으로, 진성 반도체층(160) 내에 붕소(B) 등과 같은 3가 원소의 불순물을 포함하는 불순물 도핑 물질을 확산시켜 복수의 에미터부(121)를 형성할 수 있다. 즉, 복수의 에미터부(121)는 반도체 기판(110)의 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는다. 이로 인해, 반도체 기판(110)과 복수의 에미터부(121) 간에 p-n 접합을 형성된다. 또한 복수의 반도체 기판(110)과 복수의 에미터부(121)가 서로 다른 반도체 물질로 이루어져 있으므로, 반도체 기판(110)과 복수의 에미터부(121)는 이종 접합을 이룬다.
다음으로, 진성 반도체층(160) 내에 인(P) 등과 같은 5가 원소의 불순물을 포함하는 불순물 도핑 물질을 확산시켜 복수의 후면 전계부(172)를 형성할 수 있다. 즉, 복수의 후면 전계부(172)는 반도체 기판(110)과 동일한 제1 도전성 타입을 갖는다. 이로 인해, 복수의 후면 전계부(172)는 반도체 기판(110)보다 높은 불순물 농도를 갖는 불순물 영역이 된다. 이때, 복수의 에미터부(121)와 복수의 후면 전계부(172)의 형성 순서는 변경 가능하다.
한편, 이와 같은 에미터부(121) 및 후면 전계부(172)는 레이저 도핑(laser doping)을 이용한 공정, 레이저 패터닝(laser patterning) 및 레이저 도핑을 이용한 공정, 또는 확산 방지막을 이용한 공정 등을 통해 형성될 수 있다.
다음으로, 도 8에 도시한 것처럼, 제1 전극 페이스트(41) 위에 각 에미터부(121) 부분에 대응하여 제1 식각 방지막(120)을 형성할 수 있다.
다음으로, 도 9에 도시한 것처럼, 제1 식각 방지막(120)을 마스크로 하여 제1 식각 방지막(120)이 형성되지 않은 제1 전극 페이스트(41)의 일부분을 습식 식각 공정을 이용하여 복수의 제1 전극(141)을 형성할 수 있다. 이때, 복수의 제1 전극(141)을 형성한 후, 제1 식각 방지막(120)을 제거할 수 있다.
다음으로, 도 10에 도시한 것처럼, 반도체 기판(110)의 후면에 형성된 복수의 에미터부(121) 및 복수의 후면 전계부(172) 위에 제2 전극(142) 형성을 위한 제2 전극 페이스트(42)를 적층할 수 있다. 이때, 제2 전극 페이스트(42)는 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physical vapor deposition)을 이용하여 적층할 수 있다.
다음으로, 도 11에 도시한 것처럼, 제1 전극(141) 위와 각 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 제2 전극 페이스트(42) 위에 제2 식각 방지막(170)을 형성할 수 있다. 이때, 제2 식각 방지막(170)은 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 일부와 연결되는 역바이어스 접촉 부분(1800)을 포함할 수 있다.
다음으로, 제2 식각 방지막(170)을 마스크로 하여 제2 식각 방지막(170)이 형성되지 않은 제2 전극 페이스트(42)의 일부분을 습식 식각 공정을 이용하여 복수의 제2 전극(142) 및 제1 역바이어스 접촉부(180)를 동시에 형성할 수 있다. 이때, 복수의 제2 전극(142) 및 제1 역바이어스 접촉부(180)를 형성한 후, 제2 식각 방지막(170)을 제거할 수 있다.
한편, 도 12에 도시한 것처럼, 제1 전극(141) 위와 각 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 제2 전극 페이스트(42) 위에 제2 내지 제4 식각 방지막(170, 1700, 1701)을 형성할 수 있다.
제3 식각 방지막(1700)은 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 일부분과 중첩되는 제1 역바이어스 접촉 부분(1810)을 포함할 수 있다.
제4 식각 방지막(1701)은 에미터부(121) 중에서 제1 전극(141)이 접속한 부분을 제외한 일부분과 중첩되는 제2 역바이어스 접촉 부분(1811)을 포함할 수 있다.
다음으로, 제2 내지 제4 식각 방지막(170, 1700, 1701)을 마스크로 하여 제2 내지 제4 식각 방지막(170, 1700, 1701)이 형성되지 않은 제2 전극 페이스트(42)의 일부분을 습식 식각 공정을 이용하여 제1 및 제2 부분 전극(1420, 1421)과 제1 및 제2 역바이어스 접촉 부분(1801, 1802)를 동시에 형성할 수 있다. 이때, 제1 및 제2 부분 전극(1420, 1421)과 제1 및 제2 역바이어스 접촉 부분(1801, 1802)을 형성한 후, 제2 내지 제4 식각 방지막(170, 1700, 1701)을 제거할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1, 2, 3, 4: 태양 전지
130: 반사 방지막 150: 전면 터널층
110: 반도체 기판 121: 에미터부
283: 후면 전계부 160: 진성 반도체층
141: 제1 전극 142: 제2 전극
180: 제1 역바이어스 접촉부
130: 반사 방지막 150: 전면 터널층
110: 반도체 기판 121: 에미터부
283: 후면 전계부 160: 진성 반도체층
141: 제1 전극 142: 제2 전극
180: 제1 역바이어스 접촉부
Claims (22)
- 제1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판 상에 위치하는 터널층;
상기 터널층 상에 형성되며, 상기 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 제1 도핑부;
상기 터널층 상에 형성되며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 제2 도핑부;
상기 제1 도핑부에 연결되는 제1 전극; 및
상기 제2 도핑부에 연결되는 제2 전극;
을 포함하고,
상기 제1 전극이 상기 제2 도핑부의 일부에 연결되거나, 상기 제2 전극이 상기 제1 도핑부의 일부에 연결되는 역바이어스 접촉부를 포함하는 태양 전지. - 제1항에 있어서,
상기 역바이어스 접촉부의 폭은 최소 1㎛인 태양 전지. - 제1항에 있어서,
상기 역바이어스 접촉부는
상기 제2 전극의 양쪽 끝단에 각각 위치하며, 상기 제1 도핑부 중에서 상기 제1 전극이 접속한 부분을 제외한 일부분과 중첩되는 복수의 제1 역바이어스 접촉부를 포함하는 태양 전지. - 제3항에 있어서,
상기 복수의 제1 역바이어스 접촉부의 폭이 서로 동일한 태양 전지. - 제3항에 있어서,
상기 복수의 제1 역바이어스 접촉부는 상기 제1 전극과 물리적으로 연결되지 않는 태양 전지. - 제1항에 있어서,
상기 제2 전극은 서로 이격되어 상기 제2 도핑부 위에 부분적으로 위치하는 복수의제2 부분 전극을 포함하는 태양 전지. - 제6항에 있어서,
상기 역바이어스 접촉부는
상기 복수의 제2 부분 전극의 양쪽 끝단에 각각 위치하며, 상기 제1 도핑부 중에서 상기 제1 전극이 접속한 부분을 제외한 일부분과 중첩하는 복수의 제1 역바이어스 접촉 부분을 포함하는 태양 전지. - 제7항에 있어서,
상기 복수의 제1 역바이어스 접촉 부분의 폭은 서로 동일한 태양 전지. - 제7항에 있어서,
상기 복수의 제1 역바이어스 접촉 부분은 상기 제1 전극과 물리적으로 연결되지 않는 태양 전지. - 제1항에 있어서,
상기 역바이어스 접촉부는
상기 제1 전극의 양쪽 끝단에 각각 위치하며, 상기 제2 도핑부 중에서 상기 제2 전극이 접속한 부분을 제외한 일부분과 중첩되는 복수의 제2 역바이어스 접촉부를 포함하는 태양 전지. - 제10항에 있어서,
상기 복수의 제2 역바이어스 접촉부의 폭이 서로 동일한 태양 전지. - 제10항에 있어서,
상기 복수의 제2 역바이어스 접촉부는 상기 제2 전극과 물리적으로 연결되지 않는 태양 전지. - 제1항에 있어서,
상기 제1 전극은 서로 이격되어 상기 제1 도핑부 위에 부분적으로 위치하는 복수의제1 부분 전극을 포함하는 태양 전지. - 제13항에 있어서,
상기 역바이어스 접촉부는
상기 복수의 제1 부분 전극의 양쪽 끝단에 각각 위치하며, 상기 제2 도핑부 중에서 상기 제2 전극이 접속한 부분을 제외한 일부분과 중첩되는 복수의 제1 접촉 부분을 포함하는 태양 전지. - 제13항에 있어서,
상기 복수의 역바이어스 제2 접촉 부분의 폭이 서로 동일한 태양 전지. - 제13항에 있어서,
상기 복수의 제2 역바이어스 접촉 부분은 상기 제2 전극과 물리적으로 연결되지 않는 태양 전지. - 제1항에 있어서,
상기 제1 도핑부와 상기 제2 도핑부 사이에 형성되며, 상기 제1 도핑부와 상기 제2 도핑부가 형성되지 않는 상기 터널층 위에 위치하는 진성 반도체층을 더 포함하는 태양 전지. - 제1 도전성 타입의 불순물을 함유하는 반도체 기판을 준비하는 단계;
상기 반도체 기판 상에 터널층을 형성하는 단계;
상기 터널층 상에 진성 반도체층을 형성하는 단계;
상기 진성 반도체층에 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 확산시켜 제1 도핑부를 형성하는 단계;
상기 진성 반도체층에 상기 제1 도전성 타입의 불순물을 확산시켜 제2 도핑부를 형성하는 단계; 및
상기 제1 도핑부 및 상기 제2 도핑부와 각각 연결되는 제1 및 제2 전극을 형성하는 단계; 를 포함하며,
상기 제1 또는 제2 전극을 형성할 때,
상기 제1 전극이 상기 제2 도핑부의 일부에 연결되거나, 상기 제2 전극이 상기 제1 도핑부의 일부에 연결되는 역바이어스 접촉부를 동시에 형성하는 태양 전지 제조 방법. - 제18항에 있어서,
상기 바이어스 접촉부를 형성하는 단계는,
상기 제1 도핑부 중에서 상기 제1 전극이 접속한 부분을 제외한 일부분과 중첩되는 제1 역바이어스 접촉부를 형성하는 태양 전지 제조 방법. - 제18항에 있어서,
상기 역바이어스 접촉부를 형성하는 단계는,
상기 제2 도핑부 중에서 상기 제2 전극이 접속한 부분을 제외한 일부분과 중첩되는 제2 역바이어스 접촉부를 형성하는 태양 전지 제조 방법. - 제18항에 있어서,
상기 역바이어스 접촉부의 폭은 약 1㎛ 이하인 태양 전지 제조 방법. - 제18항에 있어서,
상기 제1 및 제2 전극은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physical vapor deposition)을 이용하여 적층한 후, 습식 식각 공정을 통해 형성되는 태양 전지 제조 방법.
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| KR1020160007644A KR101741181B1 (ko) | 2016-01-21 | 2016-01-21 | 태양 전지 및 이의 제조 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118472070A (zh) * | 2024-07-10 | 2024-08-09 | 隆基绿能科技股份有限公司 | 一种背接触电池及其制造方法、光伏组件 |
| CN118472073A (zh) * | 2024-07-10 | 2024-08-09 | 隆基绿能科技股份有限公司 | 一种背接触电池及其制造方法、光伏组件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101531468B1 (ko) | 2014-10-06 | 2015-06-24 | 엘지전자 주식회사 | 태양 전지 |
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Patent Citations (1)
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