KR20150132545A - 광 발전 장치 - Google Patents

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silicon thin
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type amorphous
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에이지 코바야시
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쵸슈 산교 가부시키가이샤
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Abstract

필 팩터가 높은 광 발전 장치를 제공하는 것을 목적으로 한다. 본 발명의 광 발전 장치(10)는 다층 형상의 광 발전 소자(11)와, 광 발전 소자(11)의 일방의 면 위에 적층되는 제 1 집전 부재(12) 및 타방의 면 위에 적층되는 제 2 집전 부재(13)를 구비하고, 광 발전 소자(11)가 n형 결정 반도체 기판(14)과, n형 결정 반도체 기판(14)의 제 1 집전 부재(12)측에 이 순서로 적층되는 제 1 진성 비정질계 실리콘 박막(15), p형 비정질계 실리콘 박막(16) 및 제 1 투명 도전막(17)과, n형 결정 반도체 기판(14)의 제 2 집전 부재(13)측에 이 순서로 적층되는 n형 비정질계 실리콘 박막(19) 및 제 2 투명 도전막(20)을 갖는 광 발전 장치(10)로서, p형 비정질계 실리콘 박막(16)의 막 두께가 6nm 미만이고, 제 1 투명 도전막(17) 표면에서의 제 1 집전 부재(12)의 비적층 영역(25)의 최대폭(S1)이 2mm 미만이다.

Description

광 발전 장치{PHOTOVOLTAIC DEVICE}
본 발명은 광 발전 장치에 관한 것으로, 상세하게는 헤테로 접합을 갖는 광 발전 장치(태양전지)에 관한 것이다.
CO2 등의 온실 효과 가스를 발생하지 않는 깨끗한 발전 수단으로서, 또한 원자력 발전을 대신하는 조업 안정성이 높은 발전 수단으로서, 광 발전 장치가 주목받고 있다. 광 발전 장치의 하나로서 발전 효율이 높은 헤테로 접합을 갖는 광 발전 장치가 있다.
도 6(a), (b)에 도시하는 바와 같이, 헤테로 접합을 갖는 이 광 발전 장치(60)는 광 조사에 의해 전력을 발생시키는 광 발전 소자(61)와, 광 발전 소자(61)의 양면 위에 설치되고, 발생한 전력을 모으는 집전 부재(62, 63)를 구비한다. 광 발전 소자(61)는 n형 결정 반도체 기판(64)의 일측에 제 1 진성 비정질계 실리콘 박막(65), p형 비정질계 실리콘 박막(66) 및 제 1 투명 도전막(67)이 이 순서로 적층되고, n형 결정 반도체 기판(64)의 타측에 제 2 진성 비정질계 실리콘 박막(68), n형 비정질계 실리콘 박막(69) 및 제 2 투명 도전막(70)이 이 순서로 적층되어 이루어지는 다층 구조체이다. 이와 같이, n형 결정 반도체 기판(64)과 p형 비정질계 실리콘 박막(66) 사이에 제 1 진성 비정질계 실리콘 박막(65)을 설치함으로써, n형 결정 반도체 기판(64)과 p형 비정질계 실리콘 박막(66) 사이에서 발생하는 캐리어 재결합을 억제할 수 있고, n형 결정 반도체 기판(64)과 n형 비정질계 실리콘 박막(69) 사이에 제 2 진성 비정질계 실리콘 박막(68)을 설치함으로써, 마찬가지로 이 사이에서 발생할 수 있는 캐리어의 재결합을 억제할 수 있다. 또한 집전 부재(62(63))는 서로 평행하게 형성되는 복수의 버스바 전극(71)과, 버스바 전극(71)에 접속되고, 서로 평행하게 형성되는 복수의 핑거 전극(72)을 갖는다. 집전 부재(62(63))를 이러한 형상으로 함으로써 집전 부재 자체에 의한 광의 차폐를 억제하면서, 효율적인 집전을 행하고 있다.
이러한 구조를 갖는 광 발전 장치(60)에서는, p형 비정질계 실리콘 박막(66)의 막 두께를 크게, 구체적으로는, 예를 들면, 6nm 이상으로 하는 것이 바람직한 것으로 되어 있다(특허문헌 1 참조). p형 비정질계 실리콘 박막(66) 위에 적층되는 제 1 투명 도전막(67)은 통상 스퍼터링에 의해 성막된다. 그래서, 어느 정도의 막 두께를 갖는 p형 비정질계 실리콘 박막(66)을 사용함으로써 스퍼터링에 의한 표면 열화를 방지하여, 광 발전 장치(60)의 성능 저하를 억제할 수 있는 것으로 되어 있다. 그러나, 광 발전 장치에 대하여, 보다 저비용이고 또한 효율적인 발전이 요구되는 오늘날에 있어서는, 필 팩터를 높이기 위해, 더한층의 개량이 요구되고 있다.
일본 특허 제5031007호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
본 발명은 상기 사정을 감안하여 이루어진 것으로, 필 팩터(곡선 인자)가 높은 광 발전 장치를 제공하는 것을 목적으로 한다.
본 발명자는, (1) p형 비정질계 실리콘 박막의 막 두께를 크게 하면, 직렬 저항의 증대 인자가 되어 반대로 필 팩터가 저하되는 것, (2) 필 팩터를 높이기 위해서는, p형 비정질계 실리콘 박막의 막 두께를 작게 함과 아울러, 이 p형 비정질계 실리콘 박막측에 설치한 핑거 전극의 간격 등을 작게 하는 것이 효과적인 것 및 (3) 반대로 n형 비정질계 실리콘 박막측에 설치한 핑거 전극의 간격을 작게 해도, 필 팩터를 향상시키지 않는 것을 발견하고, 이들 지견에 기초하여 본 발명에 이르렀다.
즉 상기 목적에 따르는 본 발명에 따른 광 발전 장치는,
다층 형상의 광 발전 소자와, 이 광 발전 소자의 일방의 면 위에 적층되는 제 1 집전 부재 및 타방의 면 위에 적층되는 제 2 집전 부재를 구비하고,
상기 광 발전 소자가 n형 결정 반도체 기판과, 이 n형 결정 반도체 기판의 상기 제 1 집전 부재측에 이 순서로 적층되는 제 1 진성 비정질계 실리콘 박막, p형 비정질계 실리콘 박막 및 제 1 투명 도전막과, 상기 n형 결정 반도체 기판의 상기 제 2 집전 부재측에 이 순서로 적층되는 n형 비정질계 실리콘 박막 및 제 2 투명 도전막을 갖는 광 발전 장치에 있어서,
상기 p형 비정질계 실리콘 박막의 막 두께가 6nm 미만이며,
상기 제 1 투명 도전막 표면에서의 상기 제 1 집전 부재의 비적층 영역의 최대폭이 2mm 미만이다.
본 발명에 따른 광 발전 장치에 의하면, p형 비정질계 실리콘 박막의 막 두께를 6nm 미만으로 얇게 하고, 또한 광 발전 소자의 제 1 투명 도전막 표면에 있어서의 제 1 집전 부재의 비적층 영역의 최대폭(예를 들면, 핑거 전극의 간격)을 2mm 미만으로 좁힘으로써 필 팩터가 높아져, 발전 효율을 높일 수 있다. 또한 n형 비정질계 실리콘 박막측의 제 2 집전 부재는 임의의 형상으로 할 수 있다. 이 때문에, 예를 들면, 제 2 집전 부재(n형 비정질계 실리콘 박막측의 핑거 전극 등)의 간격을 넓혀 차광성을 낮게 하여, 제 2 집전 부재(n형 비정질계 실리콘 박막)측을 광 입사면으로 함으로써 발전 효율을 높일 수 있는 등, 사용 형태의 폭을 넓힐 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 제 1 투명 도전막이 이온도금법에 의해 형성되어 있는 것이 바람직하다. p형 비정질계 실리콘 박막 위에 적층되는 제 1 투명 도전막을 이온도금법에 의해 형성함으로써, p형 비정질계 실리콘 박막 표면의 열화를 억제할 수 있다. 따라서, 이렇게 함으로써 양호한 품질을 유지한 p형 비정질계 실리콘 박막을 사용할 수 있어, 필 팩터를 보다 높일 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 p형 비정질계 실리콘 박막의 막 두께가 1nm 이상인 것이 바람직하다. p형 비정질계 실리콘 박막의 막 두께를 1nm 이상으로 함으로써, 예를 들면, 결함의 발생이 억제되어, 보다 필 팩터를 높일 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 제 2 집전 부재가 서로 평행하게 형성되는 복수의 버스바 전극(II) 및 이 버스바 전극(II)에 접속되고, 서로 평행하게 형성되는 복수의 핑거 전극(II)을 갖고, 상기 핑거 전극(II)의 간격이 2mm보다 큰 것이 바람직하다. 이와 같이 핑거 전극(II)의 간격을 넓혀 차광성을 낮게 함으로써 제 2 집전 부재측을 광 입사면으로 한 경우의 발전 효율을 높일 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 제 1 집전 부재가, 서로 평행하게 형성되는 복수의 버스바 전극(I) 및 이 버스바 전극(I)에 접속되고, 서로 평행하게 형성되는 복수의 핑거 전극(I)을 갖고, 상기 핑거 전극(I)의 간격이 상기 비적층 영역의 최대폭이 되는 것이 바람직하다. 이와 같이 제 1 집전 부재를 버스바 전극과 핑거 전극으로 형성함으로써 생산 효율을 높이는 것 등을 할 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 제 1 집전 부재가 금속막인 것(즉, 상기 제 1 집전 부재의 비적층 영역의 최대폭이 0mm인 것)도 바람직하다. 이렇게 함으로써 제 1 집전 부재의 도전성, 나아가서는 집전 효율을 더욱 높일 수 있다. 또한 이 경우, 금속막을 박막화해도 충분한 도전성 등을 발휘할 수 있기 때문에, 결과적으로 금속막(집전 부재)을 형성하는 금속 재료의 사용량을 줄이는 것도 가능하게 된다.
본 발명에 따른 광 발전 장치에 있어서, 상기 금속막의 막 두께가 100nm 이상 500nm 미만인 것이 바람직하다. 금속막의 막 두께를 상기 범위로 함으로써 충분한 도전성 등을 발휘시키면서, 제조 비용을 억제할 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 제 2 집전 부재측이 광 입사면으로서 사용되는 것이 바람직하다. 본 발명에 따른 광 발전 장치에서는, 상기한 바와 같이 제 2 집전 부재는 임의의 형상으로 할 수 있다. 이 때문에, 제 2 집전 부재의 핑거 전극의 간격을 넓혀서 차광성을 낮게 할 수 있어, 상기 제 2 집전 부재측을 광 입사면으로서 사용함으로써 발전 효율을 높일 수 있다.
또한 본 발명에 따른 광 발전 장치에서는, 상기 제 1 집전 부재측이 광 입사면으로서 사용될 수도 있다. 본 발명에 따른 광 발전 장치는, p형 비정질계 실리콘 박막의 막 두께를 얇게 하고 있기 때문에, 제 1 집전 부재측을 광 입사면으로서 사용하는 경우, p형 비정질계 실리콘 박막을 투과하는 광의 비율을 높일 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 n형 결정 반도체 기판과 상기 n형 비정질계 실리콘 박막 사이에 적층되는 제 2 진성 비정질계 실리콘 박막을 가지고 있어도 된다. n형 결정 반도체 기판과 n형 비정질계 실리콘 박막 사이에 제 2 진성 비정질계 실리콘 박막을 적층시킴으로써, 캐리어의 재결합을 억제하는 것 등을 할 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 n형 결정 반도체 기판이 에피택셜 성장법에 의해 제작되어 있는 것이 바람직하다. 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판을 사용함으로써 광 발전 장치의 최대 출력 등의 출력 특성 및 그 균일성을 높일 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 n형 결정 반도체 기판의 비저항이 0.5Ωcm 이상 5Ωcm 이하인 것이 바람직하다. 비저항이 상기 범위의 n형 결정 반도체 기판을 사용함으로써 최대 출력 등을 높일 수 있다.
본 발명에 따른 광 발전 장치에 있어서, 상기 n형 결정 반도체 기판 두께가 50㎛ 이상 200㎛ 이하인 것이 바람직하고, 80㎛ 이상 150㎛ 이하인 것이 보다 바람직하다. 이와 같이, 비교적 박형의 기판으로 함으로써 충분한 출력 특성을 발휘하면서, 소자 자체의 컴팩트화, 저비용화를 도모할 수 있다.
여기에서, 「비적층 영역의 최대폭」은 비적층 영역 내에 존재하고, 그 비적층 영역의 외측 가장자리로부터 가장 떨어진 위치를 점 P로 한 경우, 점 P로부터 그 비적층 영역의 외측 가장자리까지의 최단 거리의 2배의 길이를 말한다. 예를 들면, 비적층 영역이 장방형인 경우, 그 최대폭은 단변 길이이며, 비적층 영역이 원인 경우, 그 최대폭은 직경이며, 비적층 영역이 삼각형인 경우, 그 최대폭은 내접원의 직경이다. 또한 비적층 영역이 없는, 즉 전체면에 적층되어 있는 경우, 그 최대폭은 0mm이다. 진성 비정질계 실리콘 박막에 있어서의 「진성」이란 불순물이 의도적으로 도핑되지 않은 것을 말하며, 원료에 본래 포함되는 불순물이나 제조 과정에서 비의도적으로 혼입된 불순물이 존재하는 것도 포함하는 의미이다. 「비정질계」란 비정질체뿐만 아니라, 미세결정체를 포함하는 의미이다. 「광 입사면」이란 사용 시에 태양광 등의 광원과 대향하는 쪽(일반적으로 외측)에 배치되어, 실질적으로 광을 입사시키는 측의 면을 말하며, 이 때, 이 광 입사면이란 반대의 면으로부터도 광이 입사하도록 구성되어 있어도 된다.
본 발명에 따른 광 발전 장치는 필 팩터가 높아, 발전 효율을 높일 수 있다.
도 1(a)는 본 발명의 제 1 실시형태에 따른 광 발전 장치를 도시하는 평면도이며, (b)는 도 1(a)의 A-A 화살표 단면도이다.
도 2는 실시예 1∼3 및 비교예 1, 2의 측정 결과를 나타내는 그래프이다.
도 3은 실시예 4, 5의 측정 결과를 나타내는 그래프이다.
도 4는 본 발명의 제 2 실시형태에 따른 광 발전 장치를 도시하는 단면도이다.
도 5는 실시예에서의 비정질계 실리콘 박막의 막 두께 측정 방법을 나타내는 모식도이다.
도 6(a)는 종래예에 따른 광 발전 장치를 도시하는 평면도이며, (b)는 도 6(a)의 B-B 화살표 단면도이다.
도 7(a)는 실시예 7의 각 광 발전 장치의 FF(곡선 인자)의 측정 결과를 나타내는 그래프이며, (b)는 실시예 7의 각 광 발전 장치의 Pmax(최대 출력)의 측정 결과를 나타내는 그래프이다.
(발명을 실시하기 위한 형태)
계속해서, 첨부한 도면을 참조하면서 본 발명을 구체화한 실시형태에 대하여 설명한다.
(제 1 실시형태)
도 1 (a), (b)에 도시하는 바와 같이, 본 발명의 제 1 실시형태에 따른 광 발전 장치(10)는 광 발전 소자(11)와 제 1 집전 부재(12) 및 제 2 집전 부재(13)를 구비하고 있다. 제 1 집전 부재(12)는 광 발전 소자(11)의 일방의 면 위(도 1에 있어서의 상측)에 적층되어 있다. 제 2 집전 부재(13)는 광 발전 소자(11)의 타방의 면 위(도 1에 있어서의 하측)에 적층되어 있다.
광 발전 소자(11)는 다층 형상이고 또한 판 형상의 구조를 갖는다. 광 발전 소자(11)는 n형 결정 반도체 기판(14)과, n형 결정 반도체 기판(14)의 제 1 집전 부재(12)측(도 1에서의 상측)에 이 순서로 적층되는 제 1 진성 비정질계 실리콘 박막(15), p형 비정질계 실리콘 박막(16) 및 제 1 투명 도전막(17)과, n형 결정 반도체 기판(14)의 제 2 집전 부재(13)측(도 1에 있어서의 하측)에 이 순서로 적층되는 제 2 진성 비정질계 실리콘 박막(18), n형 비정질계 실리콘 박막(19) 및 제 2 투명 도전막(20)을 갖는다.
n형 결정 반도체 기판(14)으로서는, n형의 반도체 특성을 갖는 결정체이면 특별히 한정되지 않고 공지의 것을 사용할 수 있다. n형 결정 반도체 기판(14)을 구성하는 n형의 결정 반도체로서는 실리콘(Si) 외에, SiC, SiGe, SiN 등을 들 수 있지만, 생산성 등의 점에서 실리콘이 바람직하다. n형 결정 반도체 기판(14)은 단결정체이어도 되고, 다결정체이어도 된다. n형 결정 반도체 기판(14)의 상하(일측 및 타측)의 표면은, 광의 난반사에 의한 광 구속을 보다 유효하게 하기 위하여, 요철 가공이 행해져 있는 것이 바람직하다(도시하지 않음). 또한, 예를 들면, 약 1∼5질량%의 수산화 소듐, 또는 수산화 포타슘을 포함하는 에칭액에 기판 재료를 침지함으로써, 다수의 피라미드 형상의 요철부를 형성할 수 있다.
n형 결정 반도체 기판(14)은 에피택셜 성장법에 의해 제작되어 있는 것이 바람직하다. 에피택셜 성장법이란, 예를 들면, 결정 기판 위에 원료 가스의 공급에 의해 에피택셜층을 형성시키는 방법이다. 이 형성된 에피택셜층을 결정 기판으로부터 분리하여, n형 결정 반도체 기판(14)으로서 적합하게 사용할 수 있다. 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판(14)은, 일반적인 Cz법 등에 의해 제작된 것과 비교하여, 산소에 유기된 결함이 적고, 불순물이 적고, 도판트를 재현성 좋게 함유시킬 수 있다고 하는 이점이 있다. 따라서, 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판(14)을 사용함으로써 광 발전 장치(10)의 최대 출력 등이 높아짐과 아울러 그 균일성이 높아진다. 즉, 기판 간의 비저항의 차가 작기 때문에, 원하는 출력 특성을 갖는 광 발전 장치(10)의 대량 생산이 용이하게 된다. 이 효과는 특히 제 2 집전 부재(13)측을 광 입사면(리어 에미터형)으로 했을 때에 현저하게 된다. 또한 Cz법에 의한 작성의 경우에는, 실리콘 결정을 원하는 두께로 잘라내어 기판을 얻기 때문에, 이 잘라낼 때의 실리콘의 로스가 발생한다. 이 실리콘의 로스는 기판 두께가 얇아질수록 현저하게 된다. 그러나, 에피택셜 성장법의 경우에는, 원하는 두께로 직접 제작할 수 있어, 잘라낼 필요가 없기 때문에, 실리콘의 로스가 발생하지 않아, 저비용화가 도모된다.
n형 결정 반도체 기판(14)의 비저항은 0.5Ωcm 이상 5Ωcm 이하가 바람직하고, 1Ωcm 이상 3Ωcm 이하가 보다 바람직하다. 비저항이 상기 범위의 n형 결정 반도체 기판(14)을 사용함으로써 최대 출력 등을 높일 수 있다. 이 효과는 리어 에미터형일 때에 현저하다. 비저항이 지나치게 작아지면 벌크 라이프 타임의 감소에 의해 최대 출력이 저하된다. 비저항이 지나치게 커지면 n형 비정질계 실리콘 박막(19) 형성측의 가로방향의 저항이 증대하여, 곡선 인자(필 팩터)가 저하된다. 또한, 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판(14)을 사용함으로써 이 비저항의 제어가 용이하게 된다.
n형 결정 반도체 기판(14)의 두께(평균 두께)로서는 50㎛ 이상 200㎛ 이하인 것이 바람직하고, 80㎛ 이상 150㎛ 이하인 것이 보다 바람직하다. 이와 같이, 비교적 박형의 기판으로 함으로써 충분한 출력 특성을 발휘하면서, 출력 특성의 향상과 아울러, 저비용화를 도모할 수 있다.
제 1 진성 비정질계 실리콘 박막(15)은 n형 결정 반도체 기판(14)의 상면에 적층되어 있다. 또한, 상면 및 하면은 사용 시의 상하를 한정하는 것은 아니다(이하, 동일). 제 1 진성 비정질계 실리콘 박막(15)의 막 두께로서는 특별히 한정되지 않지만, 예를 들면, 1nm 이상 10nm 이하로 할 수 있다. 이 막 두께가 1nm 미만인 경우에는, 결함이 발생하기 쉬워지는 것 등에 의해, 캐리어의 재결합이 발생하기 쉬워진다. 또한 이 막 두께가 10nm를 초과하는 경우에는, 필 팩터의 저하가 발생하기 쉬워진다.
제 1 진성 비정질계 실리콘 박막(15)은, 예를 들면, 화학 기상 성장법(예를 들면, 플라즈마 CVD법 등) 등의 공지의 방법에 의해 성막할 수 있다. 플라즈마 CVD법에 의한 경우, 원료 가스로서는, 예를 들면, SiH4와 H2의 혼합 가스를 사용할 수 있다.
플라즈마 CVD법에 의한 경우, 주파수는, 예를 들면, 약 13.56MHz 또는 약 40.68MHz이며, 약 40.68MHz가 보다 바람직하다. 형성 온도는, 예를 들면, 100℃ 이상 300℃ 미만이며, 180℃ 이상 220℃ 미만이 보다 바람직하다. 반응 압력은 5Pa 이상 300Pa 미만이며, 50Pa 이상 200Pa 미만이 보다 바람직하다. RF 또는 VHF 파워는, 예를 들면, 약 1mW/cm2 이상 500mW/cm2 미만이며, 약 5mW/cm2 이상 100mW/cm2 미만이 보다 바람직하다.
p형 비정질계 실리콘 박막(16)은 제 1 진성 비정질계 실리콘 박막(15)의 상면에 적층되어 있다. p형 비정질계 실리콘 박막(16)의 막 두께는 6nm 미만이며, 5nm 이하가 보다 바람직하고 4nm 이하가 더욱 바람직하다. 광 발전 장치(10)에서는, 이와 같이 p형 비정질계 실리콘 박막(16)의 막 두께를 얇게 하고, 또한 후술하는 바와 같이 p형 비정질계 실리콘 박막(16)측의 제 1 집전 부재(12)의 형상(구체적으로는 핑거 전극의 간격)을 특정함으로써 필 팩터나 발전 효율을 높일 수 있다. 또한, p형 비정질계 실리콘 박막(16)의 막 두께의 하한은, 예를 들면, 1nm로 할 수 있고, 2nm, 더욱이 3nm가 바람직하다. 투명 도전막과 p형 비정질계 실리콘 박막의 접합에 의해 발생하는 밴드 벤딩(band bending)의 영향을 완화하기 위해, 이 막 두께를 1nm 이상으로 함으로써 Voc(개방 전압)를 더욱 높일 수 있어, 필 팩터를 더욱 높일 수 있다.
p형 비정질계 실리콘 박막(16)도 화학 기상 성장법(예를 들면, 플라즈마 CVD법 등) 등의 공지의 방법에 의해 성막할 수 있다. 플라즈마 CVD법에 의한 경우, 원료 가스로서는, 예를 들면, SiH4와 H2와 B2H6의 혼합 가스를 사용할 수 있다.
플라즈마 CVD법에 의한 경우, 주파수는, 예를 들면, 약 13.56MHz 또는 약 40.68MHz이며, 약 40.68MHz가 보다 바람직하다. 형성 온도는, 예를 들면, 100℃ 이상 300℃ 미만이며, 130℃ 이상 200℃ 미만이 보다 바람직하다. 반응 압력은 5Pa 이상 300Pa 미만이며, 50Pa 이상 200Pa 미만이 보다 바람직하다. RF 또는 VHF 파워는, 예를 들면, 약 1mW/cm2 이상 500mW/cm2 미만이며, 약 5mW/cm2 이상 100mW/cm2 미만이 보다 바람직하다.
제 1 투명 도전막(17)은 p형 비정질계 실리콘 박막(16)의 상면에 적층되어 있다. 제 1 투명 도전막(17)을 구성하는 투명 전극 재료로서는, 예를 들면, 인듐주석산화물(Indium Tin Oxide: ITO), 텅스텐 도핑 인듐 산화물(Indium Tungsten Oxide: IWO), 세륨 도핑 인듐 산화물(Indium Cerium Oxide: ICO), IZO(Indium Zinc Oxide), AZO(알루미늄 도핑 ZnO), GZO(갈륨 도핑 ZnO) 등의 공지의 재료를 들 수 있다.
제 1 투명 도전막(17)의 성막 방법으로서는 특별히 제한되지 않으며, 예를 들면, 스퍼터링법, 진공증착법, 이온도금법(반응성 플라즈마 증착법) 등, 공지의 방법을 사용할 수 있지만, 이온도금법을 사용하는 것이 바람직하다. 고에너지 입자가 발생하지 않는 이온도금법에 의해 형성함으로써, p형 비정질계 실리콘 박막(16) 표면의 열화를 억제할 수 있다. 따라서, 이렇게 함으로써 양호한 품질을 유지한 p형 비정질계 실리콘 박막(16)을 사용할 수 있어, 필 팩터를 보다 높일 수 있다. 또한 이온도금법을 사용함으로써 밀착성이 높은 제 1 투명 도전막(17)을 형성할 수 있어, 이것도 필 팩터를 높이는 원인이 되고 있다고 생각된다.
제 2 진성 비정질계 실리콘 박막(18)은 n형 결정 반도체 기판(14)의 하면에 적층되어 있다. 제 2 진성 비정질계 실리콘 박막(18)의 바람직한 막 두께나 성막 방법은 제 1 진성 비정질계 실리콘 박막(15)과 동일하다.
n형 비정질계 실리콘 박막(19)은 제 2 진성 비정질계 실리콘 박막(18)의 하면에 적층되어 있다. n형 비정질계 실리콘 박막(19)의 막 두께로서는 특별히 한정되지 않지만, 예를 들면, 1nm 이상 20nm 이하가 바람직하고, 3nm 이상 10nm 이하가 보다 바람직하다. 이러한 범위의 막 두께로 함으로써 단락 전류의 저하와 캐리어의 재결합의 발생을 균형있게 저감할 수 있다. n형 비정질계 실리콘 박막(19)도, 화학 기상 성장법(예를 들면, 플라즈마 CVD법 등) 등의 공지의 방법에 의해 성막할 수 있다. 플라즈마 CVD법에 의한 경우, 원료 가스로서는, 예를 들면, SiH4와 H2와 PH3의 혼합 가스를 사용할 수 있다.
플라즈마 CVD법에 의한 경우, 주파수는, 예를 들면, 약 13.56MHz 또는 약 40.68MHz이며, 약 40.68MHz가 보다 바람직하다. 형성 온도는, 예를 들면, 100℃ 이상 300℃ 미만이며, 180℃ 이상 220℃ 미만이 보다 바람직하다. 반응압력은 5Pa 이상 300Pa 미만이며, 50Pa 이상 200Pa 미만이 보다 바람직하다. RF 또는 VHF 파워는, 예를 들면, 약 1mW/cm2 이상 500mW/cm2 미만이며, 약 5mW/cm2 이상 100mW/cm2 미만이 보다 바람직하다.
제 2 투명 도전막(20)은 n형 비정질계 실리콘 박막(19)의 하면에 적층되어 있다. 제 2 투명 도전막(20)의 재료나 성막 방법은 제 1 투명 도전막(17)과 동일하다.
또한, 광 발전 장치(10)에서는, 광 발전 소자(11)의 양면에 투명 도전막(17, 20)이 각각 설치되어 있다. 즉, 광이 입사되지 않는 측에도 투명한 도전막을 적층하고 있다. 이와 같이, p형 비정질계 실리콘 박막(16) 또는 n형 비정질계 실리콘 박막(19)과 집전 부재(12, 13) 사이에 투명 전극막(17, 20)을 설치함으로써, 계면 준위의 증가를 억제할 수 있어, 필 팩터를 높일 수 있다.
제 1 집전 부재(12)는 광 발전 소자(11)의 상면, 즉 제 1 투명 도전막(17)의 상면에 적층되어 있다. 제 1 집전 부재(12)는 서로 평행하게 형성되는 복수의 버스바 전극((I)21) 및 버스바 전극((I)21)에 접속되고 서로 평행하게 형성되는 복수의 핑거 전극((I)22)을 갖는다.
복수의 버스바 전극((I)21)은 동일한 간격으로 배열 설치되어 있다. 또한 버스바 전극((I)21)은 선 형상 또는 띠 형상이며, 도전성 재료로 형성되어 있다. 이 도전성 재료로서는 은 페이스트 등의 도전성 접착제나, 구리선 등의 금속 도선 혹은 도전성 접착제와 금속 구리선의 조합을 사용할 수 있다. 이 금속 도선은 도전성 혹은 비도전성의 고정용 접착제나 저융점 금속(땜납 등)을 사용하여, 제 1 투명 도전막(17) 위에 고정할 수 있다. 또한 도전성 접착제가 사용된 경우, 스크린 인쇄나 그라비아 옵셋 등의 인쇄법에 의해 버스바 전극((I)21)을 형성할 수 있다. 각 버스바 전극((I)21)의 폭으로서는, 그 개수가 3∼5개인 경우, 예를 들면, 0.5mm 이상 2mm 이하 정도이다. 또한 각 버스바 전극((I)21)의 개수가 10개 이상인 경우, 0.1mm 정도의 직경의 와이어를 사용할 수도 있다.
핑거 전극((I)22)은 선 형상이며, 도전성 재료로 형성된다. 핑거 전극((I)22)은 버스바 전극((I)21)에 직교하여 설치되어 있다. 또한 복수의 핑거 전극((I)22)은 동일한 간격으로 배열 설치되어 있다. 이 핑거 전극((I)22)을 형성하는 도전성 재료는 버스바 전극((I)21)을 구성하는 것과 동일하다. 버스바 전극((I)21)과 핑거 전극((I)22)이 함께 도전성 접착제로 형성되어 있는 경우, 인쇄에 의해 동시에 제 1 투명 도전막(17)의 하나의 면 위에 적층시킬 수 있다. 각 핑거 전극((I)22)의 폭으로서는, 예를 들면, 10㎛ 이상 300㎛ 이하 정도이며, 30㎛ 이상 200㎛ 이하가 바람직하다.
이웃하는 핑거 전극((I)22)의 간격(S1)은 2mm 미만이며, 1.5mm 이하가 바람직하다. 또한, 제 1 실시형태에서, 제 1 집전 부재(12)(버스바 전극((I)21) 및 핑거 전극(I)22)으로 구획된 각 영역이 제 1 투명 도전막(17)(광 발전 소자(11))의 표면에서의 제 1 집전 부재(12)의 비적층 영역(25)이 된다. 제 1 투명 도전막(17)(광 발전 소자(11))의 표면이란 제 1 집전 부재(12)가 적층된 측의 면을 말한다. 또한 각 비적층 영역(25)은 핑거 전극((I)22)의 길이 방향을 길이 방향으로 하는 장방형 형상(띠 형상)을 갖는다. 즉, 핑거 전극((I)22)의 간격(S1)이 제 1 투명 도전막(17)의 표면에서의 제 1 집전 부재(12)의 비적층 영역(25)의 최대폭이 된다. 광 발전 장치(10)에 의하면, 이와 같이, pn 접합 부분에 대하여 p형 비정질계 실리콘 박막(16)측의 핑거 전극((I)22)의 간격(S1)을 2mm 미만으로 좁힘으로써 필 팩터가 높아져, 발전 효율을 높일 수 있다. 이 핑거 전극((I)22)의 간격(S1)의 하한으로서는 특별히 제한되지 않지만, 예를 들면, 0.1mm가 바람직하고, 0.5mm가 보다 바람직하다. p형 비정질계 실리콘 박막(16)측의 핑거 전극((I)22)의 간격(S1)을 0.1mm 이상으로 함으로써, 예를 들면, 제 1 집전 부재(12)측도 충분히 광 입사면으로서 사용하는 것이나, 핑거 전극((I)22)을 형성하는 도전성 재료의 사용량을 삭감하는 것 등을 할 수 있다.
제 2 집전 부재(13)는, 광 발전 소자(11)의 하면, 즉 제 2 투명 도전막(20)의 표면에 설치되어 있다. 제 2 집전 부재(13)는 서로 평행하게 형성되는 복수의 버스바 전극(II)(도시하지 않음) 및 이 버스바 전극(II)에 직각으로 접속되고, 서로 평행하게 형성되는 복수의 핑거 전극((II)24)을 갖는다.
제 2 집전 부재(13)의 버스바 전극(II)의 형상, 재료, 사이즈, 형성 방법 등은 제 1 집전 부재(12)의 버스바 전극((I)21)과 동일하다.
핑거 전극((II)24)의 형상, 재료, 사이즈, 형성 방법 등도 제 1 집전 부재(12)의 핑거 전극((I)22)과 동일하다. 단, 이웃하는 핑거 전극((II)24)의 간격(S2)은 특별히 한정되지 않는다. 이 간격(S2)으로서는, 예를 들면, 0.5mm 이상 4mm 이하로 할 수 있고, 1mm 이상, 더욱이 2mm 이상, 특히 2mm보다 크게 하는 것이 바람직하다. 또한 3mm 이하, 더욱이 3mm 미만, 특히 2.5mm 이하가 바람직하다. 이와 같이, n형 비정질계 실리콘 박막(19)측의 핑거 전극((II)24)의 간격(S2)을 넓힘으로써, 예를 들면, 제 2 집전 부재(13)측을 광 입사면으로서 적합하게 사용하는 것이나, 핑거 전극((II)24)을 형성하는 도전성 재료의 사용량을 삭감하는 것 등을 할 수 있다.
이러한 구조를 갖는 광 발전 장치(10)는, 통상, 복수를 직렬로 접속하여 사용된다. 복수의 광 발전 장치(10)를 직렬 접속하여 사용함으로써 발전 전압을 높일 수 있다.
광 발전 장치(10)에 의하면, 이상에서 설명한 바와 같이, p형 비정질계 실리콘 박막(16)의 막 두께를 6nm 미만으로 얇게 하고, 또한 핑거 전극((I)22)의 간격(S1), 즉, 제 1 투명 도전막(17)의 표면에서의 제 1 집전 부재(12)의 비적층 영역(25)의 최대폭을 2mm 미만으로 좁힘으로써 필 팩터가 높아져, 발전 효율을 높일 수 있다. 광 발전 장치(10)에서는, 광 입사면을 어느 쪽으로 해도 좋지만, 제 2 집전 부재(13)측을 광 입사면으로서 사용할 수 있다. 상기한 바와 같이, 핑거 전극((II)24)에 대해서는, 간격(S2)을 충분히 넓혀, 차광성을 낮출 수 있다. 따라서, 이렇게 함으로써 광 발전 장치(10)의 발전 효율을 보다 높일 수 있다. 또한 광 발전 장치(10)에서는, p형 비정질계 실리콘 박막(16)의 막 두께를 얇게 하고 있어, 제 1 집전 부재(12)측을 광 입사면으로서 사용할 수도 있다.
(제 2 실시형태)
도 4에 도시하는 바와 같이, 본 발명의 제 2 실시형태에 따른 광 발전 장치(30)는 광 발전 소자(31)와 광 발전 소자(31)의 상면 및 하면에 각각 적층되는 제 1 집전 부재(32) 및 제 2 집전 부재(33)를 가지고 있다. 광 발전 소자(31)는 n형 결정 반도체 기판(34)과, n형 결정 반도체 기판(34)의 제 1 집전 부재(32)측에 이 순서로 적층되는 제 1 진성 비정질계 실리콘 박막(35), p형 비정질계 실리콘 박막(36) 및 제 1 투명 도전막(37)과, n형 결정 반도체 기판(34)의 제 2 집전 부재(33)측에 이 순서로 적층되는 n형 비정질계 실리콘 박막(39) 및 제 2 투명 도전막(40)을 구비하는 층 구조체이다. 광 발전 소자(31)는, 제 2 진성 비정질계 실리콘 박막을 갖지 않는 것 이외는 도 1의 광 발전 소자(11)와 동일하다. 즉, n형 결정 반도체 기판(34), 제 1 진성 비정질계 실리콘 박막(35), p형 비정질계 실리콘 박막(36), 제 1 투명 도전막(37), n형 비정질계 실리콘 박막(39) 및 제 2 투명 도전막(40)의 형상, 재질, 성막 방법 등은 각각 도 1의 n형 결정 반도체 기판(14), 제 1 진성 비정질계 실리콘 박막(15), p형 비정질계 실리콘 박막(16), 제 1 투명 도전막(17), n형 비정질계 실리콘 박막(19) 및 제 2 투명 도전막(20)과 동일하므로 상세한 설명을 생략한다.
광 발전 장치(30)는 n형 결정 반도체 기판(34)과 n형 비정질계 실리콘 박막(39)이 직접 접합하여 이루어지는 구조로 되어 있다. 이와 같이, n형 결정 반도체 기판(34)과 n형 비정질계 실리콘 박막(39) 사이에 제 2 진성 비정질계 실리콘 박막을 적층하지 않아도 충분한 필 팩터를 가질 수 있다.
광 발전 소자(31)의 상면(제 1 투명 도전막(37)의 표면)에 적층되는 제 1 집전 부재(32)는 금속막으로 되어 있다. 이 금속막(제 1 집전 부재(32))은 대략 전체면(실질적으로 전체면)에 적층되어 있다. 즉, 제 1 투명 도전막(37)의 표면(제 1 집전 부재(32)가 적층되어 있는 측의 면)에 있어서의 제 1 집전 부재(32)의 비적층 영역의 최대폭은 0mm(비적층 영역이 부존재)이다. 이렇게 함으로써 제 1 집전 부재(32)의 도전성, 나아가서는 집전 효율을 더욱 높일 수 있다. 또한 이 경우, 금속막을 PVD나 CVD 등의 박막 성막법에 의해 형성할 수 있다. 박막 형성법에 의해 얻어지는 금속막의 도전율은, 인쇄법에 의한 그것과 비교하여, 일반적으로 커지기 때문에, 결과적으로 금속막(제 1 집전 부재(32))을 형성하는 금속 재료의 사용량을 줄이는 것도 가능하게 된다. 이 금속막은 Ag, Al, Cu, Ni, Cr 등의 공지의 금속 등으로 형성할 수 있고, 이들 금속 중 1종류 이상을 포함하는 합금에 의해 형성할 수도 있다. 더욱 다종의 금속을 적층한 구조로 할 수도 있다. 이 금속막은 Ag를 사용하는 것이 바람직하다. 이 금속막의 막 두께는, 예를 들면, 100nm 이상 1000nm 이하로 할 수 있고, 비용 저감을 위해서는 500nm 미만으로 하는 것이 더욱 바람직하다. 이 금속막은 진공증착법, 스퍼터법 등에 의해 성막하는 것이 바람직하다.
광 발전 소자(31)의 하면(제 2 투명 도전막(40)의 표면)에 적층되는 제 2 집전 부재(33)는 버스바 전극과 핑거 전극으로 이루어지는 형상으로 되어 있다. 제 2 집전 부재(33)의 형상, 재료, 사이즈, 형성 방법 등은 도 1의 제 2 집전 부재(13)와 동일하므로 설명을 생략한다. 광 발전 소자(31)에서는, 제 2 집전 부재(33)측이 광 입사면으로 된다.
(그 밖의 실시형태)
본 발명은 상기한 실시형태에 한정되는 것은 아니며, 본 발명의 요지를 변경하지 않는 범위에서 그 구성을 변경할 수도 있다. 예를 들면, 도 1의 형상의 광 발전 장치에 있어서, 제 2 집전 부재는, 버스바 전극과 핑거 전극으로 이루어지는 구조가 아니고, 대략 전체면(실질적으로 전체면)에 도전성 재료가 적층된 금속막으로 이루어지는 구조로 할 수도 있다. 이 금속막을 형성하는 도전성 재료로서는 Ag, Al, Cu, Ni, Cr 등의 공지의 금속이나 이것들의 합금을 들 수 있지만, 적외 영역의 파장에 있어서 반사율이 높은 Ag를 사용하는 것이 바람직하다. 이 금속막의 막 두께는, 예를 들면, 100nm 이상 1000nm 이하로 할 수 있고, 비용 저감을 위해서는 500nm 미만으로 하는 것이 더욱 바람직하다. 상기 금속막은 진공증착법, 스퍼터법 등에 의해 성막할 수 있다. 이렇게 함으로써 제 2 집전 부재측의 집전 효율을 높일 수 있다. 이 경우, 제 1 집전 부재측이 광 입사면으로서 사용된다.
또한 제 1 집전 부재의 형상으로서는 비적층 영역의 최대폭이 2mm 미만이 되는 것과 같은 형상이면 특별히 한정되지 않는다. 예를 들면, 제 1 집전 부재로서는 직경이 2mm 미만의 구멍부를 갖는 금속막이어도 되고, 2mm 미만의 간격으로 배치된 버스바 전극만으로 이루어지는 형상이어도 된다.
(실시예)
이하, 실시예 및 비교예를 들어, 본 발명의 내용을 보다 구체적으로 설명한다. 또한, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
<실시예 1∼3 및 비교예 1, 2>
Cz법으로 제작된 n형 단결정 실리콘 기판의 일측에, 제 1 진성 비정질계 실리콘 박막, p형 비정질계 실리콘 박막 및 제 1 투명 도전막을 이 순서로 적층했다. 제 1 진성 비정질계 실리콘 박막은 화학 기상 성장법에 의해 막 두께 7nm로, p형 비정질계 실리콘 박막은 화학 기상 성장법에 의해 막 두께 5nm로, 제 1 투명 도전막은 이온도금법에 의해 성막했다.
또한 n형 단결정 실리콘 기판의 타측에 제 2 진성 비정질계 실리콘 박막, n형 비정질계 실리콘 박막 및 제 2 투명 도전막을 이 순서로 적층했다. 제 2 진성 비정질계 실리콘 박막은 화학 기상 성장법에 의해 막 두께 7nm로, n형 비정질계 실리콘 박막은 화학 기상 성장법에 의해 막 두께 5nm로, 제 2 투명 도전막은 이온도금법에 의해 성막했다. 제 1 및 제 2 투명 도전막을 구성하는 투명 전극 재료로서는 IWO를 사용했다.
이렇게 하여 얻어진 광 발전 소자의 양면에 각각, 집전 부재로서 평행한 복수의 버스바 전극과, 이 버스바 전극에 각각 직교하는 복수의 핑거 전극을 형성했다. 이 집전 부재는 은 페이스트를 사용하여 인쇄에 의해 형성했다. 또한, p형 비정질계 실리콘 박막측의 핑거 전극(I) 및 n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격은 각각 이하와 같이 했다. 이렇게 하여, 실시예 1∼3 및 비교예 1, 2의 광 발전 장치를 얻었다. 핑거 전극의 폭은 50㎛ 이상 100㎛ 미만으로 했다.
비교예 1:
p형 비정질계 실리콘 박막측의 핑거 전극(I)의 간격: 2mm
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 2mm
비교예 2:
p형 비정질계 실리콘 박막측의 핑거 전극(I)의 간격: 2mm
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 1.5mm
실시예 1:
p형 비정질계 실리콘 박막측의 핑거 전극(I)의 간격: 1.5mm
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 2mm
실시예 2:
p형 비정질계 실리콘 박막측의 핑거 전극(I)의 간격: 1.5mm
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 2.5mm
실시예 3:
p형 비정질계 실리콘 박막측의 핑거 전극(I)의 간격: 1.5mm
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 3.0mm
얻어진 각 광 발전 장치의 필 팩터(FF) 및 최대 출력(Pmax)을 측정했다. 또한, p형 비정질계 실리콘 박막측(제 1 집전 부재측)을 광 입사면으로 했다. 또한 광 입사면측의 제 1 집전 부재가 적층되지 않은 부분(광이 입사하는 부분)의 면적은 동일하게 되도록 했다. 즉, 인쇄에 사용한 스크린에 있어서, 핑거 전극의 간격과 함께 핑거 전극의 폭을 조절하여, 광 입사 면적이 동일하게 되도록 했다. 측정 결과를 도 2에 나타낸다. n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격을 좁혀도 필 팩터 등은 향상되지 않는 것, p형 비정질계 실리콘 박막측의 핑거 전극(I)을 2mm 미만으로 함으로써 필 팩터 등이 향상되는 것, n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격을 넓혀도 필 팩터 등은 크게 감소되지 않는 것을 알 수 있다.
<실시예 4>
p형 비정질계 실리콘 박막측의 핑거 전극(I) 및 n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격 및 p형 비정질계 실리콘 박막의 막 두께를 이하와 같이 한 것 이외는 실시예 1 등과 동일하게 하여 실시예 4의 광 발전 장치를 얻었다.
p형 비정질계 실리콘 박막측의 핑거 전극(I)의 간격: 1mm
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 2mm
p형 비정질계 실리콘 박막의 막 두께(player thickness): 1nm∼8nm의 사이에서 변화시켰다. 또한, 6nm 이상은 비교예이다.
<실시예 5>
p형 비정질계 실리콘 박막측의 제 1 집전 부재를 진공증착법에 의해 성막하여, 100nm의 두께를 갖고, 또한 표면의 대략 전체면을 덮도록 하여 설치된 Ag의 금속막으로 하고, n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격 및 p형 비정질계 실리콘 박막의 막 두께를 이하와 같이 하고, n형 비정질계 실리콘 박막측에 진성 비정질계 실리콘 박막은 적층하지 않는 것 이외는, 실시예 1등과 동일하게 하여 실시예 5의 광 발전 장치(도 4에 도시하는 형상의 광 발전 장치)를 얻었다.
n형 비정질계 실리콘 박막측의 핑거 전극(II)의 간격: 2mm
p형 비정질계 실리콘 박막의 막 두께(p layer thickness): 1nm∼8nm의 사이에서 변화시켰다. 또한, 6nm 이상은 비교예이다.
얻어진 실시예 4 및 실시예 5의 광 발전 장치의 개방 전압(VOC), 필 팩터(FF) 및 최대 출력(Pmax)을 측정했다. 또한, n형 비정질계 실리콘 박막측(제 2 집전 부재측)을 광 입사면으로 했다. 측정 결과를 도 3에 나타낸다. 또한, 도 3 중, 실선이 실시예 4, 파선이 실시예 5이다. p형 비정질계 실리콘 박막의 막 두께를 6nm 미만으로 함으로써 높은 필 팩터 및 최대 출력을 발휘하는 것, p형 비정질계 실리콘 박막측의 제 1 집전 부재를 진공증착법에 의해 성막한 100nm의 두께를 갖는 Ag의 금속층으로 함으로써 더욱 높은 필 팩터 및 최대 출력을 발휘하는 것을 알 수 있다.
본 발명의 효과를 상세하게 조사하기 위하여, 이하의 각 시험막을 제작하고, 4단자 저항 측정법에 의해 시트 저항을 측정했다.
비교예 3: 광 구속을 위한 요철 가공이 행해지지 않은 평활한 유리 기판 위에 이온도금법을 사용하여 IWO막: 100nm를 형성했다.
비교예 4: 광 구속을 위한 요철 가공이 행해지지 않은 평활한 유리 기판 위에, 차례로 CVD법을 사용하여 i형 비정질계 실리콘 박막: 7nm와 p형 비정질계 실리콘 박막: 5nm와 이온도금법을 사용하여 IWO막: 100nm를 형성했다.
비교예 5: 광 구속을 위한 요철 가공이 행해지지 않은 평활한 유리 기판 위에, 차례로 CVD법을 사용하여 i형 비정질계 실리콘 박막: 7nm와 n형 비정질계 실리콘 박막: 5nm와 이온도금법을 사용하여 IWO막: 100nm를 형성했다.
비교예 6: 광 구속을 위한 요철 가공이 행해지지 않은 평활한 n형 단결정 실리콘 기판(200㎛, 1∼2Ωcm) 위에 이온도금법을 사용하여 IWO막: 100nm를 형성했다.
비교예 7: 광 구속을 위한 요철 가공이 행해지지 않은 평활한 n형 단결정 실리콘 기판(200㎛, 1∼2Ωcm) 위에, 차례로 CVD법을 사용하여 i형 비정질계 실리콘 박막: 7nm와 p형 비정질계 실리콘 박막: 5nm와 이온도금법을 사용하여 IWO막: 100nm를 형성했다.
참고예 1: 광 구속을 위한 요철 가공이 행해지지 않은 평활한 n형 단결정 실리콘 기판(200㎛, 1∼2Ωcm) 위에, 차례로 CVD법을 사용하여 i형 비정질계 실리콘 박막: 7nm와 n형 비정질계 실리콘 박막: 5nm와 이온도금법을 사용하여 IWO막: 100nm를 형성했다.
각 시험막에 있어서의 시트 저항의 측정 결과를 표 1에 나타낸다.
Figure pct00001
표 1에 나타내는 바와 같이, 참고예 1의 시트 저항은 비교예 3∼7에 비해 절반 정도 낮아지는 것이 확인되었다. 참고예 1의 경우에서만 저저항으로 되어 있으므로, n형 단결정 실리콘 기판과 n형 비정질계 실리콘 박막 사이의 이종접합부 사이에 n 채널이 형성되어 있는 것이 시사된다.
또한 표 1의 결과는 p형 비정질계 실리콘 박막 형성면측의 가로 방향 저항은 투명 도전막에 의해 결정되는 것을 시사하고 있다. 여기에서, 예를 들면, p형 비정질계 실리콘 박막 형성면측의 투명 도전막의 체적 저항이 1.5×10-4Ωcm 미만이면, 본 발명에서의 p형 비정질계 실리콘 박막 형성면측의 핑거 전극의 간격이 2mm 미만이라고 하는 것에 의한 필 팩터의 향상과 동등한 효과가 얻어지는 것이 기대된다. 그러나, 캐리어 밀도의 향상은 투명 도전막 중에서의 광의 흡수 손실을 증대시켜 버린다. 따라서, 캐리어 밀도를 억제하면서, 이동도만을 향상시키지 않으면 전류 특성의 악화에 의해 최대 출력을 발휘할 수는 없지만, 이와 같이 이동도만을 극적으로 향상시키는 것은 어렵다. 또한 p형 비정질계 실리콘 박막 형성면측의 투명 도전막을 두껍게 함으로써도 가로 방향 저항은 저감된다. 그러나, 광 입사면의 투명 도전막은 태양광의 스펙트럼 강도가 강한 400∼600nm의 반사율이 낮아지는 막 두께를 선택하는 것이 전류 특성의 향상에 효과적이기 때문에, 예를 들면, 투명 도전막의 두께는 10nm 정도의 증가밖에 허용되지 않는다. 이 때문에, 극적으로 가로 방향 저항을 저감시키는 것은 어렵다. 또한 광 입사면이란 반대측의 투명 도전막에서도, 단결정 실리콘 기판 중에서 흡수되지 않고 반대측에 도달한, 예를 들면, 900∼1200nm의 광자는 타측의 집전 부재에 반사되고, 다시 타측으로부터 입사되어 발전에 기여할 수 있지만, 반대측의 투명 도전막의 막이 두꺼워지는 것에 비례하여 투명 도전막 중에서의 흡수 손실은 증대된다. 게다가, 투명 도전막의 막을 두껍게 하는 것은 생산성과 비용 저감의 관점에서도 바람직하지 않다. 따라서, p형 비정질계 실리콘 박막측에 설치한 핑거 전극의 간격을 작게 함으로써 필 팩터를 높게 하는 것이 투명 도전막의 저항을 저감함으로써 필 팩터를 높게 하는 것보다도, 성능, 생산성, 비용 저감의 어느 관점에서도 바람직하다.
<실시예 6>
에피택셜 성장법에 의해 제작된 n형 단결정 실리콘 기판(두께 150㎛)을 사용하여, 이 기판에 대한 서멀 도너 킬러 어닐링 공정을 생략한 것 이외는, 실시예 5와 동일하게 하여, 실시예 6의 광 발전 소자를 얻었다. 또한, p형 비정질계 실리콘 박막의 막 두께는 5nm로 했다. 서멀 도너 킬러 어닐링 공정은 n형 단결정 실리콘 기판 중의 서멀 도너를 제거하는 수법이며, 저온 프로세스의 헤테로 접합 소자에서는 특히 중요하다. Cz법으로 제작된 n형 단결정 실리콘 기판을 사용한 다른 실시예 및 비교예에서는, 이 서멀 도너 킬러 어닐링 공정을 행하고 있다. 이 공정을 생략함으로써 더욱 제조 비용의 저감이 도모된다. 얻어진 실시예 6의 광 발전 소자의 최대 출력(Pmax)은 5.27W, 필 팩터(FF)는 81%이었다.
<실시예 7>
0.3∼6Ωcm의 비저항을 갖는 n형 단결정 실리콘 기판(Cz법)을 사용하여, 실시예 5와 동일한 방법으로, 광 발전 소자를 얻었다. 또한, p형 비정질계 실리콘 박막의 막 두께는 5nm로 했다. 얻어진 각 광 발전 소자의 FF(곡선 인자)와 Pmax(최대 출력)의 측정 결과를 도 7(a), (b)에 나타낸다. 도 7(a)에 도시하는 바와 같이, 비저항의 증대와 함께 n층 비정질계 실리콘 박막 형성면측의 실효적인 가로 방향의 저항이 증대하여, FF(곡선 인자)가 감소한다. 도 7(b)에 도시되는 바와 같이, Pmax(최대 출력)는 비저항의 감소에 수반되는 FF 향상의 장점과 벌크 라이프 타임 감소의 단점이 경합하기 때문에, 0.5∼5Ωcm의 범위가 양호하며, 1∼3Ωcm의 범위가 특히 양호하다. 에피택셜 기판은 산소 결함이 극히 적어, 도핑 레벨에서만 비저항을 컨트롤할 수 있기 때문에, 이 양호한 범위를 정밀하게 노릴 수 있다.
여기에서, 본 실시예에 있어서의 각 비정질계 실리콘 박막의 막 두께에 대하여 설명한다. 평활부(51)와 요철부(52)를 모두 갖는 가상적인 기판(50)을 도 5에 나타낸다. 예를 들면, 투과형 전자 현미경(TEM)을 사용함으로써 기판(50)에 수직한 두께(t), 평면에 수직한 두께(t'), 요철부(52)의 각도(α)를 각각 측정할 수 있다. 본 명세서에 있어서, 평활부(51)에 적층된 비정질계 실리콘 박막(53)의 막 두께는 t를 가리키고, 요철부(52)에 적층된 비정질계 실리콘 박막(53)의 막 두께는 t'을 가리킨다. 실제의 작업에서는, 측정 시간의 단축이 가능하고, 또한 간편한 촉침단차계 등을 사용한 막 두께 평가 방법을 사용하는 것이 바람직하다. 예를 들면, KOH 또는 NaOH를 40∼50℃로 가열한 액으로 비정질계 실리콘 박막(53)을 습식 에칭함으로써 단차(54)를 형성시키고, 촉침단차계를 사용한 막 두께 평가 방법에 의해 t가 측정된다. 삼각함수로부터 t'＝t×cosα가 성립되므로, 측정된 t에 의해, t'이 산출된다. TEM 측정에서 얻어진 t'과, 촉침단차계를 사용한 막 두께 평가 방법에 의해 산출된 t'은 일치하는 것이 확인되었으므로, 본 실시예에서는 촉침단차계를 사용한 막 두께 평가 방법을 채용했다. 또한, 촉침단차계는 미리 단차를 만들어 둔 샘플 위를, 바늘로 샘플에 접촉하고 수평으로 표면을 따라감으로써, 샘플의 단차에 따라 바늘을 상하동시키는 측정을 행하는 장치이다.
10: 광 발전 장치
11: 광 발전 소자
12: 제 1 집전 부재
13: 제 2 집전 부재
14: n형 결정 반도체 기판
15: 제 1 진성 비정질계 실리콘 박막
16: p형 비정질계 실리콘 박막
17: 제 1 투명 도전막
18: 제 2 진성 비정질계 실리콘 박막
19: n형 비정질계 실리콘 박막
20: 제 2 투명 도전막
21: 버스바 전극(I)
22: 핑거 전극(I)
24: 핑거 전극(II)
25: 비적층 영역
30: 광 발전 장치
31: 광 발전 소자
32: 제 1 집전 부재
33: 제 2 집전 부재
34: n형 결정 반도체 기판
35: 제 1 진성 비정질계 실리콘 박막
36: p형 비정질계 실리콘 박막
37: 제 1 투명 도전막
39: n형 비정질계 실리콘 박막
40: 제 2 투명 도전막
50: 기판
51: 평활부
52: 요철부
53: 비정질계 실리콘 박막
54: 단차

Claims (14)

  1. 다층 형상의 광 발전 소자와, 이 광 발전 소자의 일방의 면 위에 적층되는 제 1 집전 부재 및 타방의 면 위에 적층되는 제 2 집전 부재를 구비하고,
    상기 광 발전 소자가 n형 결정 반도체 기판과, 이 n형 결정 반도체 기판의 상기 제 1 집전 부재측에 이 순서로 적층되는 제 1 진성 비정질계 실리콘 박막, p형 비정질계 실리콘 박막 및 제 1 투명 도전막과, 상기 n형 결정 반도체 기판의 상기 제 2 집전 부재측에 이 순서로 적층되는 n형 비정질계 실리콘 박막 및 제 2 투명 도전막을 갖는 광 발전 장치에 있어서,
    상기 p형 비정질계 실리콘 박막의 막 두께가 6nm 미만이며,
    상기 제 1 투명 도전막 표면에서의 상기 제 1 집전 부재의 비적층 영역의 최대폭이 2mm 미만인 것을 특징으로 하는 광 발전 장치.
  2. 제 1 항에 있어서,
    상기 제 1 투명 도전막이 이온도금법에 의해 형성되어 있는 것을 특징으로 하는 광 발전 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 p형 비정질계 실리콘 박막의 막 두께가 1nm 이상인 것을 특징으로 하는 광 발전 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 집전 부재가 서로 평행하게 형성되는 복수의 버스바 전극(II) 및 이 버스바 전극(II)에 접속되고, 서로 평행하게 형성되는 복수의 핑거 전극(II)을 갖고,
    상기 핑거 전극(II)의 간격이 2mm보다 큰 것을 특징으로 하는 광 발전 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 집전 부재가 서로 평행하게 형성되는 복수의 버스바 전극(I) 및 이 버스바 전극(I)에 접속되고, 서로 평행하게 형성되는 복수의 핑거 전극(I)을 갖고,
    상기 핑거 전극(I)의 간격이 상기 비적층 영역의 최대폭이 되는 것을 특징으로 하는 광 발전 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 집전 부재가 금속막인 것을 특징으로 하는 광 발전 장치.
  7. 제 6 항에 있어서,
    상기 금속막의 막 두께가 100nm 이상 500nm 미만인 것을 특징으로 하는 광 발전 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 집전 부재측이 광 입사면으로서 사용되는 것을 특징으로 하는 광 발전 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 집전 부재측이 광 입사면으로서 사용되는 것을 특징으로 하는 광 발전 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판과 상기 n형 비정질계 실리콘 박막 사이에 적층되는 제 2 진성 비정질계 실리콘 박막을 갖는 것을 특징으로 하는 광 발전 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판이 에피택셜 성장법에 의해 제작되어 있는 것을 특징으로 하는 광 발전 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판의 비저항이 0.5Ωcm 이상 5Ωcm 이하인 것을 특징으로 하는 광 발전 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판 두께가 50㎛ 이상 200㎛ 이하인 것을 특징으로 하는 광 발전 장치.
  14. 제 13 항에 있어서,
    상기 n형 결정 반도체 기판 두께가 80㎛ 이상 150㎛ 이하인 것을 특징으로 하는 광 발전 장치.
KR1020157029978A 2013-03-19 2014-03-14 광 발전 장치 KR20150132545A (ko)

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