KR20150127490A - 칩 전자부품 및 그 제조방법 - Google Patents

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KR20150127490A
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Abstract

본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 코일 도체 및 상기 코일 도체 내부에 존재하는 내부 코어부를 포함하는 자성체 본체; 적어도 일 면에 상기 코일 도체가 배치되고, 중앙에 관통홀을 구비하며, 상기 내부 코어부의 부피를 조절하는 제 1 용량 결정부; 상기 코일 도체를 피복하며, 상기 내부 코어부의 부피를 조절하는 제 2 용량 결정부; 및 상기 자성체 본체의 적어도 일 면에 배치되며, 상기 코일 도체와 접속하는 외부전극;을 포함하며, 상기 제 1 용량 결정부는 상기 관통홀의 면적을 조절하여 상기 내부 코어부의 부피를 조절하고, 상기 제 2 용량 결정부는 상기 내부 코어부 측의 피복 두께를 조절하여 상기 내부 코어부의 부피를 조절하는 칩 전자부품 및 그 제조방법에 관한 것이다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)의 경우 코일 도체에서 유도된 자속이 지나가는 코일 도체 내부의 자로 면적에 따라 인덕턴스가 달라진다.
종래의 적층형 인덕터는 복수의 자성체 시트 상에 코일 형태의 도체 패턴을 형성하고, 도체 패턴이 형성된 복수의 자성체 시트를 적층한 구조를 가지며, 상기 도체 패턴은 각 자성체 시트에 형성된 비아 전극에 의해 순차적으로 접속되어 적층 방향에 따라 중첩되면서 나선구조를 갖는 코일을 이룬다. 이때, 적층형 인덕터의 경우 도체 패턴을 달리하여 코일 도체 내부의 자로 면적을 조절하였다.
또한, 종래의 권선형 인덕터는 자성체 코어(core)에 코일을 감는 구조로, 자성체 코어(core)의 사이즈를 조정하여 내부의 자로 면적을 조절하고, 인덕턴스를 조절하였다.
박막형 인덕터는 절연 기판 상에 도금으로 코일 형태의 도체 패턴을 형성하고, 자성체와의 접촉을 방지하기 위하여 코일 도체를 피복하는 절연막을 형성한 후, 절연 기판의 상부 및 하부에 자성체 시트를 적층 및 압착하여 제조한다.
종래에는 박막형 인덕터의 경우 목표로 하는 타겟(Target) 인덕턴스를 구현하기 위해서는 코일 도체 등의 전체적인 재설계가 필요하였다. 타겟(Target) 인덕턴스를 구현을 위한 재설계를 할 경우 공수 및 리드 타임(Lead time)이 급격히 증가하게 된다.
일본공개공보 제2005-210010호 일본공개공보 제2008-166455호
본 발명의 일 실시형태는 내부 코어부의 부피를 조절함으로써 동일한 설계의 코일 도체를 가지더라도 목표로 하는 인덕턴스를 미세한 값까지 제어할 수 있는 침 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 제 1 용량 결정부의 적어도 일면에 코일 도체를 형성하고, 상기 제 1 용량 결정부의 중앙에 관통홀을 형성하는 단계; 상기 코일 도체를 피복하는 제 2 용량 결정부를 형성하는 단계; 상기 코일 도체의 상부 및 하부에 자성체 층을 적층 및 압착하여, 상기 코일 도체 내부에 내부 코어부가 구비된 자성체 본체를 형성하는 단계; 및 상기 자성체 본체의 적어도 일 면에 상기 코일 도체와 접속되도록 외부전극을 형성하는 단계;를 포함하며, 상기 제 1 용량 결정부의 중앙에 형성하는 상기 관통홀의 면적을 조절하여 상기 내부 코어부의 부피를 조절하고, 상기 제 2 용량 결정부의 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측의 피복 두께를 조절하여 상기 내부 코어부의 부피를 조절하는 칩 전자부품의 제조방법을 제공한다.
상기 내부 코어부는 자성체로 충진되며, 상기 내부 코어부의 부피를 조절하여 상기 코일 도체 내부에 충진된 자성체의 부피를 조절할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 상부를 피복하는 상부 피복 두께와 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 상이하도록 형성할 수 있다.
상기 제 2 용량 결정부는, 상기 코일 도체의 상부를 피복하는 상부 피복 두께가 a, 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 b일 때, 0.01≤a/b≤50을 만족하도록 형성할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최상부 피복 두께와 최하부 피복 두께가 상이하도록 형성할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부는 하부로부터 상부로 갈수록 피복 두께가 점진적으로 두꺼워지도록 형성할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최하부 피복 두께가 c, 상기 내부 코어부 측 피복부의 최상부 피복 두께가 d일 때, 0.01≤c/d≤50을 만족하도록 형성할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측의 피복 두께가 10㎛ 내지 200㎛을 만족하도록 형성할 수 있다.
본 발명의 다른 일 실시형태는 코일 도체 및 상기 코일 도체의 내측에 존재하는 내부 코어부를 포함하는 자성체 본체; 적어도 일 면에 상기 코일 도체가 배치되고, 중앙에 관통홀을 구비하며, 상기 내부 코어부의 부피를 결정하는 제 1 용량 결정부; 상기 코일 도체를 피복하며, 상기 내부 코어부의 부피를 결정하는 제 2 용량 결정부; 및 상기 자성체 본체의 적어도 일 면에 배치되며, 상기 코일 도체와 접속하는 외부전극;을 포함하며, 상기 제 1 용량 결정부는 상기 관통홀의 면적에 따라 상기 내부 코어부의 부피를 결정하고, 상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측의 피복 두께에 따라 상기 내부 코어부의 부피를 결정하는 칩 전자부품을 제공한다.
상기 내부 코어부는 자성체로 충진되며, 상기 내부 코어부의 부피에 따라 상기 코일 도체 내부에 충진된 자성체의 부피가 결정될 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 상부를 피복하는 상부 피복 두께와 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 상이하도록 구비될 수 있다.
상기 제 2 용량 결정부는, 상기 코일 도체의 상부를 피복하는 상부 피복 두께가 a, 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 b일 때, 0.01≤a/b≤50을 만족할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최상부 피복 두께와 최하부 피복 두께가 상이하도록 구비될 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부는 하부로부터 상부로 갈수록 피복 두께가 점진적으로 두꺼워질 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최하부 피복 두께가 c, 상기 내부 코어부 측 피복부의 최상부 피복 두께가 d일 때, 0.01≤c/d≤50을 만족할 수 있다.
상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측의 피복 두께가 10㎛ 내지 200㎛을 만족하도록 구비될 수 있다.
본 발명의 일 실시형태의 칩 전자부품 및 그 제조방법에 따르면, 내부 코어부의 부피를 조절함으로써 동일한 설계의 코일 도체를 가지더라도 목표로 하는 인덕턴스를 미세한 값까지 제어할 수 있다.
이에 따라, 목표 인덕턴스 구현을 위한 재설계 공수가 감소되고, 생산성이 극대화될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 도체가 나타나게 도시한 개략 사시도이다.
도 2a는 도 1의 I-I'선에 의한 단면도이다.
도 2b는 도 2a에 따른 본 발명의 일 실시형태의 칩 전자부품의 개략 평면도이다.
도 3a는 본 발명의 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 3b는 도 3a에 따른 본 발명의 일 실시형태의 칩 전자부품의 개략 평면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 도체가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(100)는 코일 도체(40)가 매설된 자성체 본체(50) 및 상기 코일 도체(40)와 접속하도록 자성체 본체(50)의 양 단면에 배치된 외부전극(80)을 포함할 수 있다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
코일 도체(40)의 내부에는 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진된 내부 코어부(55)가 존재할 수 있다. 자성체로 충진된 내부 코어부(55)를 구비함에 따라 인덕턴스(Inductance, Ls)를 향상시킬 수 있다.
상기 코일 도체(40)는 제 1 용량 결정부(20)의 적어도 일면에 배치될 수 있다.
제 1 용량 결정부(20)은 서로 대향하는 제 1 면 및 제 2 면을 포함하며, 상기 제 1 면 상에 코일 형상의 패턴을 가지는 제 1 코일 도체(41)가 배치될 수 있고, 상기 제 2 면 상에 코일 형상의 패턴을 가지는 제 2 코일 도체(42)가 배치될 수 있다.
상기 제 1 및 제 2 코일 도체(41, 42)는 스파이럴(spiral) 형상으로 패턴이 형성될 수 있으며, 제 1 코일 도체(41)와 제 2 코일 도체(42)는 상기 제 1 용량 결정부(20)에 형성되는 비아 전극(미도시)을 통해 전기적으로 연결될 수 있다.
상기 코일 도체(40) 및 비아 전극은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 용량 결정부(20)는 제 1 및 제 2 코일 도체(41, 42)를 지지하고, 절연시킬 수 있는 것이라면 특별히 제한이 없으며, 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.
도 2a는 도 1의 I-I'선에 의한 단면도이며, 도 2b는 도 2a에 따른 본 발명의 일 실시형태의 칩 전자부품의 개략 평면도이고, 도 3a는 본 발명의 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이며, 도 3b는 도 3a에 따른 본 발명의 일 실시형태의 칩 전자부품의 개략 평면도이다.
도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, 제 1 용량 결정부(20)는 중앙에 관통홀(70)을 구비하며, 상기 관통홀(70)의 면적에 따라 상기 내부 코어부(55)의 부피가 결정될 수 있다.
상기 내부 코어부(55)는 자성체로 충진되므로, 내부 코어부(55)의 부피를 조절함에 따라 상기 코일 도체(40) 내부에 충진된 자성체의 부피를 조절할 수 있다.
따라서, 제 1 용량 결정부(20)의 관통홀(70) 면적을 조절하여 내부 코어부(55)의 부피를 결정함으로써 동일한 설계의 코일 도체(40)를 가지더라도 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
도 2a 및 도 2b의 실시형태에 따른 박막형 인덕터(100)는 관통홀(70)의 면적을 크게 형성함으로써 내부 코어부(55)의 부피를 증가시키고, 이에 따라 보다 높은 인덕턴스(Ls)를 구현할 수 있다.
한편, 도 3a 및 도 3b의 실시형태에 따른 박막형 인덕터(100)는 관통홀(70)의 면적을 작게 형성함으로써 내부 코어부(55)의 부피를 감소시키고, 이에 따라 보다 낮은 인덕턴스(Ls)를 구현할 수 있다.
상기 관통홀(70)은 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등의 공정을 통해 용이하게 원하는 면적으로 조절하여 형성할 수 있다. 따라서, 코일 도체 등의 재설계 없이도 용이하게 상기 제 1 용량 결정부(20)의 관통홀(70)의 면적을 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
상기 코일 도체(40)는 제 2 용량 결정부(30)에 의해 피복될 수 있다.
상기 제 2 용량 결정부(30)는, 코일 도체(40) 및 자성체의 접촉으로 인한 누설 전류 발생을 방지할 수 있는 절연 재료라면 특별히 제한이 없으며, 예를 들어, 에폭시계 수지 등으로 형성될 수 있다.
제 2 용량 결정부(30)는 상기 코일 도체(40)의 내부 코어부 측의 피복 두께에 따라 내부 코어부(55)의 부피를 결정할 수 있다.
제 2 용량 결정부(30)의 코일 도체(40)의 내부 코어부 측의 피복 두께를 조절하여 내부 코어부(55)의 부피를 결정함으로써 동일한 설계의 코일 도체(40)를 가지더라도 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
도 4는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 4를 참조하면, 제 2 용량 결정부(30)는 코일 도체(40)의 상부를 피복하는 상부 피복 두께(a)와 코일 도체(40)의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께(b)를 상이하게 형성함으로써 내부 코어부(55)의 부피를 결정할 수 있다.
코일 도체(40)의 상부 피복 두께(a)는 코일 도체(40)가 충분히 절연될 수 있을 정도로만 형성하고, 코일 도체(40)의 내부 코어부 측 피복 두께(b)를 목표로 하는 인덕턴스(Ls)에 따라 조절하여 형성할 수 있다.
도 4와 같이, 코일 도체(40)의 상부 피복 두께(a)에 비하여 코일 도체(40)의 내부 코어부 측 피복 두께(b)를 두껍게 형성할수록 내부 코어부(55)의 부피는 감소하고, 보다 낮은 인덕턴스(Ls)를 구현하게 된다.
상기 제 2 용량 결정부(30)는 코일 도체(40)의 내부 코어부 측 피복 두께(b)가 10㎛ 내지 200㎛을 만족하도록 구비될 수 있다. 내부 코어부 측 피복 두께(b)를 10㎛ 내지 200㎛의 범위 안에서 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
상기 제 2 용량 결정부(30)는 코일 도체(40)의 상부 피복 두께(a)와 코일 도체(40)의 내부 코어부 측 피복 두께(b)가 0.01≤a/b≤50을 만족하도록 구비될 수 있다. a/b를 0.01 내지 50의 범위 안에서 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5를 참조하면, 제 2 용량 결정부(30)는 코일 도체(40)의 내부 코어부 측을 피복하는 내부 코어부 측 피복부(35)를 포함하며, 상기 내부 코어부 측 피복부(35)의 최하부의 피복 두께(c)와 최상부의 피복 두께(d)를 상이하게 형성함으로써 내부 코어부(55)의 부피를 결정할 수 있다.
상기 내부 코어부 측 피복부(35)는 하부로부터 상부로 갈수록 피복 두께가 점진적으로 두꺼워지는 형상을 가질 수 있으며, 하부로부터 상부로 갈수록 점진적으로 두꺼워지는 정도를 목표로 하는 인덕턴스(Ls)에 따라 조절하여 형성할 수 있다.
상기 제 2 용량 결정부(30)의 내부 코어부 측 피복부(35)는 최하부 피복 두께(c)와 최상부 피복 두께(d)가 0.01≤c/d≤50을 만족하도록 구비될 수 있다. c/d를 0.01 내지 50의 범위 안에서 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
상기 제 1 코일 도체(41)의 일 단부와 제 2 코일 도체(42)의 일 단부는 상기 자성체 본체(50)의 대향하는 양 단면으로 각각 노출될 수 있으며, 자성체 본체(50)의 양 단면으로 노출되는 상기 제 1 및 제 2 코일 도체(41, 42)의 인출부와 각각 접속하도록 자성체 본체(50)의 양 단면에 외부전극(80)이 형성될 수 있다.
상기 외부전극(80)은 자성체 본체(50)의 양 단면에 형성되고, 자성체 본체(50)의 두께 방향의 상면 및 하면, 및/또는 폭 방향의 양 측면으로 연장되어 형성될 수 있다.
상기 외부전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 제조방법
도 6은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이다.
도 6을 참조하면, 먼저, 제 1 용량 결정부(20)의 적어도 일면에 코일 도체(40)를 형성하고, 제 1 용량 결정부(20)의 중앙에 관통홀(70)을 형성할 수 있다.
상기 제 1 용량 결정부(20)는 제 1 및 제 2 코일 도체(41, 42)를 지지하고, 절연시킬 수 있는 것이라면 특별히 제한이 없으며, 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성할 수 있다.
상기 코일 도체(40)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 코일 도체(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
제 1 용량 결정부(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(미도시)을 형성할 수 있으며, 상기 비아 전극을 통해 제 1 용량 결정부(20)의 제 1 면에 형성한 제 1 코일 도체(41)와 제 1 용량 결정부(20)의 제 2 면에 형성한 제 2 코일 도체(42)가 전기적으로 연결될 수 있다.
제 1 용량 결정부(20)의 중앙에 형성하는 관통홀(70)의 면적을 조절하여 상기 코일 도체(40)의 내부에 형성되는 내부 코어부(55)의 부피를 조절할 수 있다.
내부 코어부(55)는 자성체로 충진되므로, 내부 코어부(55)의 부피를 조절함에 따라 코일 도체(40) 내부에 충진되는 자성체의 부피를 조절할 수 있다.
따라서, 제 1 용량 결정부(20)의 관통홀(70) 면적을 조절하여 내부 코어부(55)의 부피를 결정함으로써 동일한 설계의 코일 도체(40)를 가지더라도 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
관통홀(70)의 면적을 크게 형성하게 되면, 내부 코어부(55)의 부피가 증가되고, 이에 따라 보다 높은 인덕턴스(Ls)를 구현할 수 있다.
관통홀(70)의 면적을 작게 형성하게 되면, 내부 코어부(55)의 부피가 감소되고, 이에 따라 보다 낮은 인덕턴스(Ls)를 구현할 수 있다.
상기 관통홀(70)은 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등의 공정을 통해 용이하게 원하는 면적으로 조절하여 형성할 수 있다. 따라서, 코일 도체 등의 재설계 없이도 용이하게 상기 제 1 용량 결정부(20)의 관통홀(70)의 면적을 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
다음으로, 상기 코일 도체(40)를 피복하는 제 2 용량 결정부(30)를 형성할 수 있다.
상기 제 2 용량 결정부(30)는 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.
상기 제 2 용량 결정부(30)는, 코일 도체(40) 및 자성체의 접촉으로 인한 누설 전류 발생을 방지할 수 있는 절연 재료라면 특별히 제한이 없으며, 예를 들어, 에폭시계 수지 등으로 형성될 수 있다.
제 2 용량 결정부(30)는 상기 코일 도체(40)의 내부 코어부 측의 피복 두께를 조절하여 코일 도체(40)의 내부에 형성되는 내부 코어부(55)의 부피를 조절할 수 있다.
제 2 용량 결정부(30)의 내부 코어부 측의 피복 두께를 조절하여 내부 코어부(55)의 부피를 조절함으로써 동일한 설계의 코일 도체(40)를 가지더라도 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
제 2 용량 결정부(30)는 코일 도체(40)의 상부를 피복하는 상부 피복 두께(a)와 코일 도체(40)의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께(b)를 상이하게 형성함으로써 내부 코어부(55)의 부피를 조절할 수 있다.
코일 도체(40)의 상부 피복 두께(a)는 코일 도체(40)가 충분히 절연될 수 있을 정도로만 형성하고, 코일 도체(40)의 내부 코어부 측 피복 두께(b)를 목표로 하는 인덕턴스(Ls)에 따라 조절하여 형성할 수 있다.
코일 도체(40)의 상부 피복 두께(a)에 비하여 코일 도체(40)의 내부 코어부 측 피복 두께(b)를 두껍게 형성할수록 내부 코어부(55)의 부피는 감소하고, 보다 낮은 인덕턴스(Ls)를 구현하게 된다.
상기 제 2 용량 결정부(30)는 코일 도체(40)의 내부 코어부 측 피복 두께(b)가 10㎛ 내지 200㎛을 만족하도록 구비될 수 있다. 내부 코어부 측 피복 두께(b)를 10㎛ 내지 200㎛의 범위 안에서 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
상기 제 2 용량 결정부(30)는 코일 도체(40)의 상부 피복 두께(a)와 코일 도체(40)의 내부 코어부 측 피복 두께(b)가 0.01≤a/b≤50을 만족하도록 구비될 수 있다. a/b를 0.01 내지 50의 범위 안에서 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
제 2 용량 결정부(30)는 코일 도체(40)의 내부 코어부 측을 피복하는 내부 코어부 측 피복부(35)를 포함하며, 상기 내부 코어부 측 피복부(35)의 최하부의 피복 두께(c)와 최상부의 피복 두께(d)를 상이하게 형성함으로써 내부 코어부(55)의 부피를 조절할 수 있다.
상기 내부 코어부 측 피복부(35)는 하부로부터 상부로 갈수록 피복 두께가 점진적으로 두꺼워지는 형상을 가질 수 있으며, 하부로부터 상부로 갈수록 점진적으로 두꺼워지는 정도를 목표로 하는 인덕턴스(Ls)에 따라 조절하여 형성할 수 있다.
상기 제 2 용량 결정부(30)의 내부 코어부 측 피복부(35)는 최하부 피복 두께(c)와 최상부 피복 두께(d)가 0.01≤c/d≤50을 만족하도록 구비될 수 있다. c/d를 0.01 내지 50의 범위 안에서 조절하여 목표로 하는 인덕턴스(Ls)를 미세하게 제어할 수 있다.
다음으로, 상기 코일 도체(40)가 형성된 제 1 용량 결정부(20)의 상부 및 하부에 자성체 층을 적층 및 압착하여, 상기 코일 도체(40) 내부에 내부 코어부(55)가 구비된 자성체 본체(50)를 형성할 수 있다.
자성체 층을 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다.
이때, 상기 제 1 용량 결정부(20)의 관통홀(70)의 면적 및/또는 제 2 용량 결정부(30)의 내부 코어부 측 피복 두께에 따라 형성되는 내부 코어부(55)의 부피가 조절될 수 있으며, 이에 따라 인덕턴스(Ls)를 달리 구현할 수 있다.
다음으로, 자성체 본체(50)의 적어도 일 면에 상기 코일 도체(40)와 접속되도록 외부전극(80)을 형성할 수 있다.
상기 제 1 코일 도체(41)의 일 단부와 제 2 코일 도체(42)의 일 단부는 상기 자성체 본체(50)의 대향하는 양 단면으로 각각 노출될 수 있으며, 자성체 본체(50)의 양 단면으로 노출되는 상기 제 1 및 제 2 코일 도체(41, 42)의 인출부와 각각 접속하도록 자성체 본체(50)의 양 단면에 외부전극(80)을 형성할 수 있다.
상기 외부전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다.
외부전극(80)을 형성하는 방법은 외부전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 50 : 자성체 본체
20 : 제 1 용량 결정부 55 : 내부 코어부
30 : 제 2 용량 결정부 70 : 관통홀
35 : 내부 코어부 측 피복부 80 : 외부전극
40 : 코일 도체
41 : 제 1 코일 도체
42 : 제 2 코일 도체

Claims (16)

  1. 제 1 용량 결정부의 적어도 일면에 코일 도체를 형성하고, 상기 제 1 용량 결정부의 중앙에 관통홀을 형성하는 단계;
    상기 코일 도체를 피복하는 제 2 용량 결정부를 형성하는 단계;
    상기 코일 도체의 상부 및 하부에 자성체 층을 적층 및 압착하여, 상기 코일 도체 내부에 내부 코어부가 구비된 자성체 본체를 형성하는 단계; 및
    상기 자성체 본체의 적어도 일 면에 상기 코일 도체와 접속되도록 외부전극을 형성하는 단계;를 포함하며,
    상기 제 1 용량 결정부의 중앙에 형성하는 상기 관통홀의 면적을 조절하여 상기 내부 코어부의 부피를 조절하고, 상기 제 2 용량 결정부의 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측의 피복 두께를 조절하여 상기 내부 코어부의 부피를 조절하는 칩 전자부품의 제조방법.
  2. 제 1항에 있어서,
    상기 내부 코어부는 자성체로 충진되며,
    상기 내부 코어부의 부피를 조절하여 상기 코일 도체 내부에 충진된 자성체의 부피를 조절하는 칩 전자부품의 제조방법.
  3. 제 1항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 상부를 피복하는 상부 피복 두께와 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 상이하도록 형성하는 칩 전자부품의 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 용량 결정부는, 상기 코일 도체의 상부를 피복하는 상부 피복 두께가 a, 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 b일 때, 0.01≤a/b≤50을 만족하도록 형성하는 칩 전자부품의 제조방법.
  5. 제 1항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최상부 피복 두께와 최하부 피복 두께가 상이하도록 형성하는 칩 전자부품의 제조방법.
  6. 제 1항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부는 하부로부터 상부로 갈수록 피복 두께가 점진적으로 두꺼워지도록 형성하는 칩 전자부품의 제조방법.
  7. 제 1항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최하부 피복 두께가 c, 상기 내부 코어부 측 피복부의 최상부 피복 두께가 d일 때, 0.01≤c/d≤50을 만족하도록 형성하는 칩 전자부품의 제조방법.
  8. 제 1항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측의 피복 두께가 10㎛ 내지 200㎛을 만족하도록 형성하는 칩 전자부품의 제조방법.
  9. 코일 도체 및 상기 코일 도체의 내측에 존재하는 내부 코어부를 포함하는 자성체 본체;
    적어도 일 면에 상기 코일 도체가 배치되고, 중앙에 관통홀을 구비하며, 상기 내부 코어부의 부피를 결정하는 제 1 용량 결정부;
    상기 코일 도체를 피복하며, 상기 내부 코어부의 부피를 결정하는 제 2 용량 결정부; 및
    상기 자성체 본체의 적어도 일 면에 배치되며, 상기 코일 도체와 접속하는 외부전극;을 포함하며,
    상기 제 1 용량 결정부는 상기 관통홀의 면적에 따라 상기 내부 코어부의 부피를 결정하고, 상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측의 피복 두께에 따라 상기 내부 코어부의 부피를 결정하는 칩 전자부품.
  10. 제 9항에 있어서,
    상기 내부 코어부는 자성체로 충진되며,
    상기 내부 코어부의 부피에 따라 상기 코일 도체 내부에 충진된 자성체의 부피가 결정되는 칩 전자부품.
  11. 제 9항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 상부를 피복하는 상부 피복 두께와 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 상이하도록 구비된 칩 전자부품.
  12. 제 9항에 있어서,
    상기 제 2 용량 결정부는, 상기 코일 도체의 상부를 피복하는 상부 피복 두께가 a, 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복 두께가 b일 때, 0.01≤a/b≤50을 만족하는 칩 전자부품.
  13. 제 9항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최상부 피복 두께와 최하부 피복 두께가 상이하도록 구비된 칩 전자부품.
  14. 제 9항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부는 하부로부터 상부로 갈수록 피복 두께가 점진적으로 두꺼워지는 칩 전자부품.
  15. 제 9항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측을 피복하는 내부 코어부 측 피복부를 포함하며, 상기 내부 코어부 측 피복부의 최하부 피복 두께가 c, 상기 내부 코어부 측 피복부의 최상부 피복 두께가 d일 때, 0.01≤c/d≤50을 만족하는 칩 전자부품.
  16. 제 9항에 있어서,
    상기 제 2 용량 결정부는 상기 코일 도체의 내부 코어부 측의 피복 두께가 10㎛ 내지 200㎛을 만족하도록 구비된 칩 전자부품.
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