KR20150125538A - Hemt 디바이스를 위한 측벽 패시베이션 - Google Patents

Hemt 디바이스를 위한 측벽 패시베이션 Download PDF

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Abstract

본 개시의 일부 실시예는, 반도체 기판 위에 배열된 헤테로 접합 구조물을 포함하는 고전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor)에 관한 것이다. 헤테로 접합 구조는 제1 Ⅲ-질화물 물질로 이루어져 e-HEMT의 채널 영역으로서 동작하는 바이너리(binary) Ⅲ/Ⅴ 반도체 층과, 바이너리 Ⅲ/Ⅴ 반도체 층 위에 배열되고 제2 ⅢII-질화물 물질로 이루어져 장벽 층으로서 동작하는 터너리(ternary) Ⅲ/Ⅴ 반도체 층을 포함한다. 소스 및 드레인 영역이 터너리 Ⅲ/Ⅴ 반도체 층 위에 배열되며 서로로부터 측면 방향으로 이격되어 있다. 게이트 구조물은 헤테로 접합 구조 위에 배열되며 소스 영역과 드레인 영역 사이에 배열된다. 게이트 구조물은 제3 Ⅲ-질화물 물질로 이루어진다. 제1 패시베이션 층이 게이트 구조물의 측벽 주위에 배열되며 제4 Ⅲ-질화물 물질로 이루어진다.

Description

HEMT 디바이스를 위한 측벽 패시베이션{SIDEWALL PASSIVATION FOR HEMT DEVICES}
관련 출원에 관한 참조
본 출원은, "HEMT 디바이스를 위한 측벽 패시베이션"이라는 명칭으로 2014년 4월 30일에 출원한 US 가출원 제 61/986,389호를 우선권으로 청구한다. 이 가출원의 내용은 그 전체가 참조로 본 출원에 통합되어 있다.
본 발명은 HEMT 디바이스를 위한 측벽 패시베이션에 관한 것이다.
이종 구조 FETs(HFETs: Heterostructure FETs) 또는 변조-도핑 FETs(MODFETs: Modulation-Doped FETs)로도 알려져 있는 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)들은 전계 효과 트랜지스터의 한 타입이다. 종래의 n-형 MOSFET는, n-형 소스/드레인 영역을 분리하는 p-형으로 도핑된 채널 영역 위에 배열된 게이트 전극을 포함하는 반면, 예컨대 HEMT 디바이스는 도핑된 영역 대신 채널로서 헤테로 접합을 사용한다. 이러한 헤테로 접합은, 상이한 밴드갭을 가진 두 개의 물질이 서로 만나는 경계면에 의해 규정된다. Ⅲ-N(3 질화물) 디바이스가 HEMT의 한 타입이며, 여기서 헤테로 접합은 Ⅲ 족 물질(예컨대, Al, Ga, In)과 질화물(N) 물질로 이루어진다. 이들 Ⅲ-N 디바이스는 고전력 및 고주파수 응용에서 매우 유망한 성능을 보인다. Ⅲ-N 디바이스는 예컨대 휴대폰 기지국, 직접 방송 위성(DBS) 수신기, 전자 전쟁 시스템 등을 위한 방사체와 같은 고전력-고주파수 응용에 사용할 수 있다.
본 발명은, 패시베이션 층을 게이트 전극의 측벽 위에 형성하여 경계면 트랩을 제한하게 하는 기술을 제공하는 것을 목적으로 한다.
그러므로, 본 개시의 일부 실시예는, 반도체 기판 위에 배열된 헤테로 접합 구조를 포함하는 고전자 이동도 트랜지스터(HEMT)에 관한 것이다. 헤테로 접합 구조는 e-HEMT의 채널 영역으로서 동작하기 위하여 제1 Ⅲ-질화물 물질로 이루어지는 바이너리 Ⅲ/Ⅴ 반도체 층과, 장벽 층으로서 동작하기 위하여 바이너리 Ⅲ/Ⅴ 반도체 층 위에 배열되며 제2 Ⅲ-질화물 물질로 이루어지는 터너리(ternary) Ⅲ/Ⅴ 반도체 층을 포함한다. 소스 및 드레인 영역은 터너리 Ⅲ/Ⅴ 반도체 층 위에 배열되며 서로로부터 측면 방향으로 이격되어 있다. 게이트 구조물은 헤테로 접합 구조 위에 배열되며 소스 영역과 드레인 영역 사이에 배열된다. 게이트 구조물은 제3 Ⅲ-질화물 물질로 이루어진다. 제1 컨포멀(conformal) 패시베이션 층은 게이트 구조물의 측벽 주위에 배치되며 제4 Ⅲ-질화물 물질로 이루어진다.
본 개시의 다른 실시예는 기판 상에 인핸스먼트 모드의 고전자 이동도 트랜지스터(e-HEMT)를 형성하는 방법에 관한 것이다. 이 방법에서, 바이너리 Ⅲ-질화물 채널 층이 기판 위에 형성된다. 터너리 Ⅲ-질화물 장벽 층이 바이너리 Ⅲ-질화물 채널 층 위에 형성된다. 터너리 Ⅲ-질화물 장벽 층이 헤테로 접합 경계면에서 바이너리 Ⅲ-질화물 채널 층과 만난다. 바이너리 Ⅲ-질화물 게이트 층이 터너리 Ⅲ-질화물 장벽 층 위에 형성되며 도너 또는 억셉터 불순물로 도핑된다. 도핑된 바이너리 Ⅲ-질화물 게이트 층의 선택된 부분들을 제거하여, 상부 게이트 표면과 외부 게이트 측벽들을 갖는, 패터닝되고 도핑된 바이너리 Ⅲ-질화물 게이트 구조물을 형성한다. 게이트 층의 선택된 부분을 제거하면, 터너리 Ⅲ-질화물 장벽 층의 상부 표면 영역을 노출된 상태로 남겨둔다. 제1 컨포멀 패시베이션 층이 상부 게이트 표면, 외부 게이트 측벽 및 터너리 Ⅲ-질화물 장벽 층의 노출된 상부 표면 영역 위에 형성된다.
또 다른 실시예는 기판 상에 형성된 고전자 이동도 트랜지스터(HEMT)에 관한 것이다. HEMT는 기판 위에 AlN 버퍼 층을 포함한다. AlGaN 버퍼 층은 AlN 버퍼 층 위에 배열된다. GaN 채널 층은 AlGaN 버퍼 층 위에 배열된다. AlGaN 장벽 층이 GaN 채널 층 위에 배열된다. GaN 게이트 구조물은 AlGaN 장벽 층 위에 배열된다. GaN 게이트 구조물은 억셉터나 도너 불순물로 도핑되며 게이트 구조물 상부 표면과 게이트 구조물 외부 측벽을 갖는다. AlN 또는 BN 컨포멀 패시베이션 층은 게이트 구조물 상부 표면 위에 배열되며 게이트 구조물 외부 측벽과 인접한다.
전술한 바와 같이, 본 발명에 의하면, 패시베이션 층이 게이트 측벽 표면들 중 표면 상에서 종료하며, 이 표면 상에 댕글링 본드를 씌워서 경계면 트랩의 개수를 제한하여 디바이스 성능을 개선하는 것을 돕는다. 특히, 패시베이션 층은 게이트 누설 전류를 감소시킨다.
본 개시의 양태는, 첨부되는 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해하게 된다. 업계에서의 표준 실무에 따라, 여러 가지 특성은 실제 축적대로 도시되지 않음을 주목해야 한다. 사실, 이러한 여러 가지 특성의 치수는 명확한 논의를 위하여 임의로 크게 또는 작게될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 HEMT 디바이스의 횡단면도의 일부 실시예를 도시한다.
도 2는 본 개시의 일부 실시예에 따라 e-HEMT 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 3 내지 도 11은 본 개시의 일부 실시예에 따라 HEMT 디바이스를 제조하는 방법을 집합적으로 묘사한 일련의 횡단면도를 도시한다.
다음의 개시는, 본 개시의 상이한 특성을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 특정 예를 본 개시를 간략화하기 위해 이하에서 기재한다. 이들 예는 물론 단지 예이며 제한적인 것으로 의도되지는 않는다. 예컨대, 다음의 상세한 설명에서 제2 특성 위에 또는 상에 제1 특성의 형성은, 제1 및 제2 특성이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가 특성이 제1 특성과 제2 특성 사이에 형성될 수 있어서, 제1 및 제2 특성이 직접 접촉하지 않을 수 있는 실시예를 포함할 수 있다. 게다가, 본 개시는 여러 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이러한 반복은 간략화 및 명료화를 목적으로 하며, 그 자체가 논의되는 여러 실시예 및/또는 구성 사이의 관계를 나타내지는 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 표현은 본 명세서에서는 한 요소나 특성의 다른 요소(들)나 특성(들)에 대한 관계를 도면에 예시된 대로 설명하는데 있어서 설명의 용이를 위해 사용될 수 있다. 이러한 공간적으로 상대적인 표현은 도면에서 묘사한 배향 외에 사용 중이거나 동작 중인 디바이스의 상이한 배향을 포함하고자 한다. 장치는 그 밖에도 배향될 수 있으며(90도 또는 다른 배향으로 회전될 수 있으며) 본 명세서에서 사용된 공간적으로 상대적인 설명어는 또한 적절히 해석될 수 있다.
HEMT 디바이스는 상이한 밴드갭을 가진 두 개의 물질 사이의 헤테로 접합을 채널로서 사용한다. 예컨대, 일부 Ⅲ-N HEMT 디바이스에서, 넓은 밴드갭 AlGaN 층이 좁은 밴드갭 GaN 층과 헤테로 접합을 형성할 수 있다. 이들 두 물질의 격자 상수는 통상 약간 상이하다. 이들 타입의 물질의 격자 구조의 차이는, 압전-유도 분극을 초래할 수 있으며 헤테로 접합 경계면에서 대역 휨(band bending)을 형성할 수 있는 응력(strain)을 발생시킨다. 예컨대, GaN HEMT는 통상 강한 표면 분극을 가지며, 이러한 분극으로 인해, HEMT는 정상-온(공핍-모드) 상태로 동작하게 된다. 인핸스먼트 모드 디바이스에서 표면 분극을 극복하여, 전하 캐리어의 흐름을 제어하기 위해, 큰 일 함수의 p-GaN 물질을 갖는 게이트가 AlGaN 층 상부에 직접 형성될 수 있다.
그러나 쇼트키 장벽으로서 AlGaN/GaN과 제어 게이트로서 p-GaN 게이트를 갖는 GaN HEMT는 결국 큰 게이트 누설을 초래한다. 게다가, 인핸스먼트 모드 디바이스 구조를 형성하기 위해, 많은 Ⅲ-N 표면이 처리로 인해 유도된 트랩(trap) 또는 손상을 겪었다. 이들 트랩 또는 손상은 주로, 디바이스 성능을 저하시키는 게이트 누설이나 디바이스 누설 전류에 기여한다. 트랩의 수를 제한하고자(그리하여 디바이스 성능을 개선하고자), 본 개시는, 패시베이션 층이 예컨대 p-GaN의 측벽과 같은 Ⅲ-N 표면 상에 형성되는 기술을 제시한다. 이러한 패시베이션 층은 게이트 측벽 표면들 중 표면 상에서 종료되며, 그러한 표면 상에 댕글링 본드(dangling bond)를 씌워서, 경계면 트랩의 개수를 제한하여, 디바이스 성능의 개선을 돕는다. 따라서, 게이트 누설은 이 패시베이션 층을 삽입하여 감소할 수 있다.
도 1은 본 개시에 따른 HEMT 디바이스(100)의 횡단면도의 일부 실시예를 도시한다. HEMT 디바이스(100)는 반도체 구조(104) 위에 배열된 헤테로 접합 구조(102)를 포함한다. 헤테로 접합 구조(102)는 바이너리(binary) Ⅲ/Ⅴ 반도체 층(106)과, 이 바이너리 Ⅲ/Ⅴ 반도체 층(106) 위에 배열된 터너리 Ⅲ/Ⅴ 반도체 층(108)으로 이뤄진다. 바이너리 Ⅲ/Ⅴ 반도체 층(106)은 제1 Ⅲ-질화물 물질로 이루어 지며 e-HEMT의 채널 영역으로 동작한다. 터너리 Ⅲ/Ⅴ 반도체 층(108)은 제2 Ⅲ-질화물 층으로 이루어지며, 종래의 MOSFET 경우의 게이트 유전체와 다소 유사한 장벽 층으로서 동작한다. 일부 실시예에서, 바이너리 Ⅲ/Ⅴ 반도체 층(106)은 질화 갈륨(GaN)으로 이루어지며, 터너리 Ⅲ/Ⅴ 반도체 층(108)은 질화 알루미늄 갈륨(AlxGa1 - xN, 여기서 0<x<1임)으로 이루어진다.
하나 이상의 버퍼 층(110)이 이종 구조(102)와 기판(104) 사이에 배열될 수 있다. 이들 버퍼 층(110)은 이들 층의 두께 위에 응력을 점진적으로 분포시키는 것을 도우며, 응력은 기판(104)과 바이너리 Ⅲ/Ⅴ 층(106) 사이의 격자 불일치로 인한 것이다. 응력을 분포시킴으로써, 이들 버퍼 층(110)은 어떤 면에서는 트랩 형성을 막는 것을 도울 수 있다. 예시한 버퍼 층(110)은 바이너리 Ⅲ/Ⅴ 층(106)에 인접해 있는 최상부 버퍼 층(112)뿐만 아니라 상부 버퍼 층(112)과 기판(104) 사이의 하부 버퍼 층(114)을 포함한다. 일부 실시예에서, 최상부 버퍼 층(112)은 AlGaN으로 이루어질 수 있으며, 하부 버퍼 층(114)은 AlN으로 이루어질 수 있다. 다른 실시예에서, 두 개보다 많은 버퍼 층을 이종 구조(102)와 기판(104) 사이에 포함할 수 있다.
도전성 소스 및 드레인 영역(116 및 118)을 터너리 Ⅲ/Ⅴ 반도체 층(108) 위에 배열하며, 서로로부터 측면 방향으로 이격한다. 도전성 소스 및 드레인 영역(116 및 118)은, 터너리 Ⅲ/Ⅴ 반도체 층(108)과 인접해 있으며 터너리 Ⅲ/Ⅴ 반도체 층(108)에 저항 결합되는 각각의 하부 영역을 갖는다. 일부 실시예에서, 소스/드레인 영역(116 및 118)은 터너리 Ⅲ/Ⅴ 반도체 층(108) 상에서 바로 놓이며 그 반도체 층(108)에 인접하고, 바이너리 Ⅲ/Ⅴ 반도체 층(106)과 이격되어 있다. 그러나 다른 실시예에서, 소스/드레인 영역(116 및 118)은 터너리 Ⅲ/Ⅴ 반도체 층(108)을 관통하여 연장되어 바이너리 Ⅲ/Ⅴ 반도체 층(106)과 인접해 있다.
게이트 구조물(120)이 헤테로 접합 구조(102) 위에 배열되며 도전성 소스와 드레인 영역(116 및 118) 사이에서 측면 방향으로 배열된다. 게이트 구조물(120)은 제3 Ⅲ-질화물 물질로 이루어진다. 예컨대, 일부 실시예에서, 게이트 구조물(120)은 GaN으로 이루어질 수 있으며, 도너 불순물로 도핑되어 n-형 게이트 구조물을 형성하거나 억셉터 불순물로 도핑되어 p-형 게이트 구조물을 형성하였다. 이들 불순물은 최종 HEMT 디바이스(100)가 공핍 모드와 반대로 인핸스먼트 모드에서 동작하게 되도록 돕는다.
제1 컨포멀 패시베이션 층(122)이 게이트 구조물 측벽(120A 및 120B) 주위와 상부 게이트 구조물 표면(120C) 위에 배치된다. 제1 컨포멀 패시베이션 층(122)은 또한 터너리 Ⅲ/Ⅴ 장벽 반도체 층(108)의 상부 표면(108A) 위에 배치된다. 일부 실시예에서 질화 알루미늄(AlN)이나 질화 붕소(BN)로 이루어질 수 있는 이러한 제1 컨포멀 패시베이션 층(122)은 고품질의 박막이 될 수 있어서, 게이트 구조물(120)로부터의 전류 누설을 막을 수 있다. 따라서, 일부 실시예에서, 제1 컨포멀 패시베이션 층(122)은 원자 층 퇴적(ALD: Atomic Layer Deposition) 기술에 의해 성장하며, 이러한 기술은, 비록 시간 집약적이지만, 매우 고품질의 막을 발생시킨다. 제1 컨포멀 패시베이션 층(122)은 일부 실시예에서 대략 5Å과 대략 500Å 사이의 두께를 가질 수 있다. 고품질 막을 제공하는 것 외에, ALD 기술은, 예컨대 200℃와 500℃ 사이와 같은 상대적으로 낮은 온도에서 실행될 수 있기 때문에 유리하며(이는 열처리 예산 문제를 제한하는 것을 돕는다), 그리고 ALD 기술은 PVD에 비하여 우수한 스텝 커버리지(step coverage)를 제공하기 때문에 유리하다.
제2 컨포멀 패시베이션 층(124)이 제1 컨포멀 패시베이션 층(122) 위에 배열된다. 이 제2 컨포멀 패시베이션 층(124)은 처리 동안 제1 컨포멀 패시베이션 층(122)을 보호하는 것을 도울 수 있다. 일부 실시예에서, 이 제2 컨포멀 패시베이션 층(124)은 질화물(예컨대 SiN)이나 산화물(예컨대 SiO2)로 이루어질 수 있다. 제2 컨포멀 패시베이션 층(124)은, 제1 컨포멀 패시베이션 층(122)의 두께보다 두꺼운 두께를 가질 수 있으며 제1 컨포멀 패시베이션 층(122)을 형성하는데 사용된 기술과는 상이한 기술로 형성될 수 있다. 예컨대, 일부 실시예에서, 제2 컨포멀 패시베이션 층(124)은 대략 50nm 내지 대략 500nm의 두께를 가질 수 있다. 또한, 일부 실시예에서, 제2 컨포멀 패시베이션 층(124)은 예컨대 화학적 기상 증착(CVD), 플라스마-강화 화학적 기상 증착(PECVD) 또는 플라스마 기상 증착(PVD)에 의해 형성될 수 있다.
도전성 소스/드레인 영역(116 및 118)은 제1 및 제2 패시베이션 층(122 및 124)을 관통해 하방으로 연장되어 터너리 Ⅲ/Ⅴ 반도체 층(108)에 저항 연결된다. 도전성 소스/드레인 영역(116 및 118)은 예컨대 구리, 알루미늄, 텅스텐, 니켈, 철, 코발트, 은, 금 또는 백금과 같은 금속일 수 있다.
컨포멀 유전체 캐핑(capping) 층(126)이 도전성 소스/드레인 영역(116 및 118) 위에 놓인다. 일부 실시예에서, 이러한 컨포멀 유전체 캐핑 층(126)은 예컨대 질화물(예컨대, SiN) 또는 산화물(예컨대, SiO2)이다. 일부 실시예에서, 컨포멀 유전체 캐핑 층(126)은 제2 컨포멀 패시베이션 층(124)의 두께 이상의 두께를 갖는다.
금속 전극 라이너 또는 금속 전극 콘택트(128)가 유전체 캐핑 층(126)을 관통해 그리고 제1 및 제2 패시베이션 층(122 및 124)을 관통해 하방으로 연장되어, 게이트 구조물(120)에 대한 저항 연결을 형성한다. 일부 실시예에서, 금속 전극 라이너 또는 금속 전극 콘택트(128)는 PVD 도는 CVD에 의해 형성된다. 금속 전극 라이너 또는 금속 전극 콘택트(128)는, 게이트 전극(120)의 상부 표면 영역과 저항 접촉하기 전, 캐핑 층(126)과 제1 및 제2 패시베이션 층(122 및 124)의 측벽을 따라 하방으로 연장된다.
바이너리 Ⅲ/Ⅴ 층(106)과 터너리 Ⅲ/Ⅴ 층(108) 사이의 밴드갭에서의 차이로 인해, 2차원 전자 가스(2DEG) 형태의 고 이동성 전하 캐리어를 층(106과 108) 사이의 경계면에 생성한다. 그러므로, 동작 동안, 게이트 전극(120)에 인가된 전압은, 층(106)의 채널 영역을 통해 소스(116)로부터 드레인(118)으로 또는 그 반대로 흐를 수 있는 캐리어의 개수(예컨대, 2DEG)를 제어한다. 따라서, HEMT(100)가 도통 또는 저항 상태에 있는지는 게이트 전극(120)의 도움으로 2DEG를 제어함으로써 제어할 수 있다. 많은 경우, HEMT 디바이스(100)는 인핸스먼트 모드 디바이스이며, 이러한 디바이스는 정상적으로는 비-도통 상태(정상적으로 오프)에 있음으로써 실리콘 MOSFET 디바이스와 유사하게 동작한다. 106/108 사이의 헤테로 접합 경계면의 성질과, HEMT의 이러한 헤테로 접합 경계면에서의 2DEG의 형성으로 인해, Ⅲ-N 물질계로 형성된 그러한 디바이스는 정상적으로 온이 되는 경향이 있으며, 다시 말해 공핍 모드 디바이스가 되는 경향이 있으며, 즉 AlGaN/GaN 층의 경계면에서의 2DEG의 고전자 이동도로 인해 HEMT 디바이스와 같은 Ⅲ-N 디바이스는 게이트 전위의 인가 없이도 도통될 수 있다.
오프-상태에서, 종래의 인핸스먼트 모드 HEMT(e-HEMT) 디바이스는 그 게이트 구조물로부터의 전류 누설을 보일 수 있다. 패시베이션 층(122)은 이러한 전류 누설을 일부 경우에는 대략 크기 차수만큼 제한하는 것을 도울 수 있다.
도 2는, 본 개시의 일부 실시예에 따라 HEMT 디바이스를 제조하는 방법의 일부 실시예의 흐름도를 예시한다. 방법을 일련의 동작이나 이벤트로서 이후에 예시하여 기재하지만, 그러한 동작이나 이벤트의 예시한 순서는 제한적인 의미로 해석되지 않을 것임을 이해해야 할 것이다. 예컨대, 일부 동작은 본 명세서에서 예시하고 및/또는 기재한 것들과는 다른 동작이나 이벤트와 동시에 및/또는 상이한 순서로 발생할 수 있다. 게다가, 모든 예시한 동작이 본 명세서에서의 상세한 설명의 하나 이상의 양상이나 실시예를 구현하는데 필요한 것은 아닐 수 있다. 또한, 본 명세서에서 기재한 동작 중 하나 이상은 하나 이상의 별개의 동작 및/또는 단계로 실행될 수 있다.
202에서, 제1 Ⅲ-질화물 물질로 이루어진 제1 버퍼 층을 기판 위에 형성한다. 204에서, 제2 버퍼 층을 제1 버퍼 층 위에 형성하며, 제2 버퍼 층은, 제1 II-질화물 물질과 상이한 제2 Ⅲ-질화물 물질로 이루어진다. 206에서, 바이너리 Ⅲ-질화물 채널 층을 제2 버퍼 층 위에 형성한다. 208에서, 터너리 Ⅲ-질화물 장벽 층을 바이너리 Ⅲ-질화물 채널 층 위에 형성한다. 터너리 Ⅲ-질화물 장벽 층은 헤테로 접합 경계면에서 바이너리 Ⅲ-질화물 채널 층과 만난다. 210에, 바이너리 Ⅲ-질화물 게이트 층을 터너리 Ⅲ-질화물 장벽 층 위에 형성하며, 도너 또는 억셉터 불순물로 도핑한다. 212에서, 도핑된 바이너리 Ⅲ-질화물 게이트 층의 선택된 부분을 제거하여, 상부 게이트 표면과 외부 게이트 측벽을 갖고 패터닝되고 도핑된 바이너리 Ⅲ-질화물 게이트 구조물을 형성한다. 이들 선택된 부분의 제거로 인해 터너리 Ⅲ-질화물 장벽 층의 상부 표면 영역은 노출되어 남겨진다. 214에서, 제1 컨포멀 패시베이션 층을 상부 게이트 표면, 외부 게이트 측벽 및 터너리 Ⅲ-질화물 장벽 층의 노출된 상부 표면 영역 위에 형성한다. 이 제1 컨포멀 패시베이션 층은 게이트 측벽 트랩을 감소시키는 것을 도울 수 있으며, 그러므로 디바이스의 동작 동안 게이트 구조물로부터의 전류 누설을 제한하는 것을 돕는다.
이제 도 3 내지 도 11을 참조하면, 일부 실시예에 따라 HEMT 디바이스의 형성을 집합적으로 묘사하는 일련의 횡단면도를 볼 수 있다. 비록 특정한 구조적 특성을 이들 횡단면도로 개시할지라도, 이들 특정한 구조적 특성은 모든 구현에서 반드시 필요한 것은 아님을 이해해야 할 것이다.
도 3은, 도 2의 참조번호(202 내지 210)에 의해 형성된 구조의 일부 실시예와 일치한다. 도 3의 구조는, 다양한 상이한 형태를 가질 수 있는 기판(302)을 포함한다. 일부 실시예에서, 기판(302)은 실리콘 기판, 탄화 실리콘(SiC) 기판, 또는 사파이어 기판이다. 일부 경우에 하부 버퍼 층으로서 지칭될 수 있는 제1 버퍼 층(304)을 그 후 예컨대 에피택셜 성장 기술에 의해 기판(302) 위에 형성한다. 일부 경우, 제1 버퍼 층(304)은 질화 알루미늄(AlN) 층이다. 일부 경우에 최상부 버퍼 층으로서 지칭될 수 있는 제2 버퍼 층(306)을 그 후 예컨대 에피택셜 성장 기술에 의해 제1 버퍼 층(304) 위에 형성한다. 일부 경우에, 제2 버퍼 층(306)은 AlGaN 층이다. 바이너리 Ⅲ-질화물 채널 층(308)을 그 후 예컨대 에피택셜 성장 기술에 의해 제2 버퍼 층(306) 위에 형성한다. 일부 경우에, 바이너리 Ⅲ-질화물 채널 층(308)은 GaN 층이다. 터너리 Ⅲ-질화물 장벽 층(310)을 예컨대 에피택셜 성장 기술에 의해 바이너리 Ⅲ-질화물 채널 층(308) 위에 형성한다. 일부 실시예에서, 터너리 Ⅲ-질화물 장벽 층(310)은 AlxGa1 - xN 층이며, 여기서 0<x<1이다. 바이너리 Ⅲ-질화물 게이트 층(312)을 예컨대 에피택셜 성장 기술에 의해 터너리 Ⅲ-질화물 장벽 층(310) 위에 형성하며, 도너 또는 억셉터 불순물로 도핑한다. 일부 실시예에서, 바이너리 Ⅲ-질화물 게이트 층(312)은 n-형 또는 p-형 GaN 층이다.
도 4에서, 게이트 구조물 마스크 층을 바이너리 Ⅲ-질화물 게이트 층 위에 형성하여 패터닝한다. 게이트 구조물 마스크 층은 포토레지스트 층, 질화물 층과 같은 하드마스크 층 및/또는 다른 개별 층 또는 이들 층의 조합일 수 있다. 패터닝된 게이트 구조물 마스크(402)를 제자리에 놓은 상태에서, 에칭을 실행하여 바이너리 Ⅲ-질화물 게이트 층(312)의 노출된 부분을 선택적으로 제거하여, 게이트 구조물 마스크(402)를 그 위에 갖는 게이트 구조물(312')를 남겨둔다. 패터닝된 게이트 구조물 마스크(402)를 그 후 제거한다.
도 5에서, 제1 컨포멀 패시베이션 층(502)을 원자 층 증착(ALD)에 의해 형성한다. 일부 실시예에서, 제1 컨포멀 패시베이션 층(502)은 AlN 또는 BN이며, 대략 5Å과 500Å 사이의 두께로 퇴적된다. 게이트 측벽 트랩을 제한하기 위해, 제1 컨포멀 패시베이션 층(502)은 게이트 전극(312')의 측벽 및 상부 표면과 바로 인접한다.
도 6에서, 제2 컨포멀 패시베이션 층(502)을 제1 컨포멀 패시베이션 층(502) 위에 형성하여 처리 동안 제1 컨포멀 패시베이션 층(502)을 보호한다. 일부 실시예에서, 제2 컨포멀 패시베이션 층은 예컨대 SiN과 같은 질화물이거나 예컨대 SiO2와 같은 산화물이다. 일부 실시예에서, 제2 컨포멀 패시베이션 층(602)은 제1 컨포멀 패시베이션 층(502)과는 상이한 기술에 의해 형성된다. 예컨대, 제2 컨포멀 패시베이션 층(602)은 CVD, PECVD 또는 PVD에 의해 형성될 수 있으며, 이들 방법은, 스루풋을 우수한 수준으로 유지하기 위해 ALD의 퇴적 속도보다 빠른 퇴적 속도를 갖는다. 제1 컨포멀 패시베이션 층(502)을 보호하는 것을 돕기 위해, 제2 패시베이션 층(602)의 두께는 대략 50nm와 대략 500nm 사이의 범위를 가질 수 있다.
도 7에서, 소스/드레인 마스크(700)가 제2 컨포멀 패시베이션 층 위에 형성되었다. 소스/드레인 마스크(700)를 제자리에 놓은 상태로, 예컨대 건식 에칭과 같은 에칭을 실행하여, 제1 및 제2 컨포멀 패시베이션 층(502 및 602)을 관통하여 연장하며 터너리 Ⅲ-질화물 장벽 층(310) 상에 종료하는 소스/드레인 개구(702)를 형성한다. 터너리 Ⅲ-질화물 장벽 층(310)의 일부 부분은 이 에칭 동안 제거/소비될 수 있지만, 다른 부분은 바이너리 Ⅲ-질화물 채널 층(310) 위의 소스/드레인 개구(702) 아래에서 남아 있을 수 있다. 도 8에서, 소스/드레인 마스크(700)를 제거하며, 소스/드레인 개구는 금속과 같은 도전성 물질로 충전된다. 금속은 초기에 형성될 때 제2 컨포멀 패시베이션 층의 전체 노출된 표면 위에서 연장된다. 후속하여, 포토레지스트 마스크와 같은 마스크(미도시)를 소스/드레인 영역 위에 형성하며, 건식 에칭과 같은 에칭을 실행하여, 예시한 도전성 소스/드레인 영역(802)을 형성한다.
도 9에서, 컨포멀 유전체 캐핑 층(902)을 형성한다. 일부 실시예에서, 컨포멀 유전체 캐핑 층은 예컨대 SiN과 같은 질화물이나 예컨대 SiO2와 같은 산화물이다.
도 10에서, 게이트 전극 마스크(100)를 유전체 캐핑 층 위에 형성한다. 게이트 전극 마스크를 제자리에 놓은 상태에서, 건식 에칭과 같은 에칭을 실행하여 게이트 전극 개구(1002)를 형성한다. 게이트 전극 개구는 유전체 캐핑 층, 제1 컨포멀 패시베이션 층 및 제2 컨포멀 패시베이션 층을 관통하여 연장된다. 게이트 전극 개구는 패터닝되고 도핑된 바이너리 Ⅲ-질화물 게이트 구조물 상에서 종료된다.
도 11에서, 도전성 게이트 전극 라이너(1100)를 게이트 전극 개구에 형성한다. 일부 실시예에서, 도전성 게이트 전극 라이너를 PVD 또는 CVD에 의해 퇴적한다. 도전성 게이트 전극 층은 예컨대 알루미늄, 구리, 텅스텐 또는 니켈과 같은 금속을 포함할 수 있거나, 예컨대 도핑된 폴리실리콘과 같은 다른 도전성 물질을 포함할 수 있다.
앞선 기재로부터 이해할 수 있는 바와 같이, 본 개시는, 패시베이션 층을 게이트 전극의 측벽 위에 형성하여 경계면 트랩을 제한하게 하는 기술을 제공한다. 이 패시베이션 층은 게이트 측벽 표면들 중 표면 상에서 종료하며, 이 표면 상에 댕글링 본드를 씌워서 경계면 트랩의 개수를 제한하여 디바이스 성능을 개선하는 것을 돕는다. 특히, 본 패시베이션 층은 게이트 누설 전류를 감소시킨다.
전술한 내용은 여러 실시예의 특성을 개괄적으로 기재하였기에, 당업자는 본 개시의 양태를 더 잘 이해할 수 있다. 당업자는, 본 명세서에서 소개한 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 처리와 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 이해해야 한다. 당업자는 그러한 등가의 구조가 본 개시의 사상과 적용범위에서 벗어나지 않음과, 본 개시의 사상과 적용범위에서 벗어나지 않고도 여러 변화, 대체 및 변경을 이룰 수 있음을 또한 인식해야 한다.

Claims (10)

  1. 고전자 이동도 트랜지스터(high electron mobility transistor; HEMT)로서,
    반도체 기판 위에 배열되는 헤테로 접합 구조로서, 상기 HEMT의 채널 영역으로서 동작하기 위하여 제1 Ⅲ-질화물 물질로 이루어지는 바이너리(binary) Ⅲ/Ⅴ 반도체 층과, 장벽 층으로서 동작하기 위하여 상기 바이너리 Ⅲ/Ⅴ 반도체 층 위에 배열되며 제2 Ⅲ-질화물 물질로 이루어지는 터너리(ternary) Ⅲ/Ⅴ 반도체 층을 포함하는 것인 상기 헤테로 접합 구조;
    상기 터너리 Ⅲ/Ⅴ 반도체 층 위에 배열되며 서로로부터 측면 방향으로 이격되어 있는 소스 및 드레인 영역;
    상기 헤테로 접합 구조 위에 배열되며 상기 소스 영역과 드레인 영역 사이에 배열되는 게이트 구조물로서, 제3 Ⅲ-질화물 물질로 이루어지는 것인 상기 게이트 구조물; 및
    상기 게이트 구조물의 측벽들 주위에 배치되며, 제4 Ⅲ-질화물 물질로 이루어지는 제1 패시베이션 층을 포함하는 고전자 이동도 트랜지스터(HEMT).
  2. 제1항에 있어서, 상기 게이트 구조물의 상기 제3 Ⅲ-질화물 물질은, 상기 제1 Ⅲ-질화물 물질과 동일한 바이너리 반도체 구성 요소(constituent)들을 갖는 바이너리 Ⅲ/Ⅴ 반도체 물질이며, 상기 제1 패시베이션 층의 상기 제4 Ⅲ-질화물 물질은, 상기 제1 및 제2 Ⅲ-질화물 물질과는 상이한 바이너리 반도체 구성 요소들을 가지는 바이너리 Ⅲ/Ⅴ 반도체 물질인 것인 고전자 이동도 트랜지스터(HEMT).
  3. 제1항에 있어서, 상기 게이트 구조물은, n-형 또는 p-형으로 도핑되며, 상기 바이너리 Ⅲ/Ⅴ 반도체 층은 진성 반도체 물질인 것인 고전자 이동도 트랜지스터(HEMT).
  4. 제1항에 있어서, 상기 제1 패시베이션 층은 컨포멀(conformal)하며, 5Å과 500Å 사이의 두께를 가지는 것인 고전자 이동도 트랜지스터(HEMT).
  5. 제1항에 있어서, 50nm 내지 500nm의 두께를 가지며 상기 제1 패시베이션 층 위에 컨포멀하게(conformally) 놓이는 제2 패시베이션 층을 더 포함하며, 상기 제2 패시베이션 층의 물질 조성은, 상기 제1 패시베이션 층의 물질 조성과는 상이한 것인 고전자 이동도 트랜지스터(HEMT).
  6. 제1항에 있어서, 상기 바이너리 Ⅲ/Ⅴ 반도체 층 아래에 하나 이상의 버퍼 층을 더 포함하고, 최상부 버퍼 층은 상기 제2 Ⅲ-질화물 물질로 이루어지며, 상기 최상부 버퍼 층 아래의 하부 버퍼 층은 상기 제1 Ⅲ-질화물 물질로 이루어지는 것인 고전자 이동도 트랜지스터(HEMT).
  7. 제6항에 있어서, 상기 제1 패시베이션 층은, 상기 하부 버퍼 층과 동일한 물질로 이루어지는 것인 고전자 이동도 트랜지스터(HEMT).
  8. 제1항에 있어서,
    상기 제1 패시베이션 층 위에 컨포멀하게 배치되며, 상기 제1 패시베이션 층의 제1 두께보다 더 큰 제2 두께를 가지는 제2 패시베이션 층;
    상기 제2 패시베이션 층의 상부 표면 영역 위에 컨포멀하게 배치되는 캐핑(capping) 층; 및
    상기 캐핑 층의 상부 표면 영역 위에 놓이는 에지들을 포함하고, 상기 캐핑 층을 관통하고, 상기 제2 패시베이션 층을 관통하며, 상기 제1 패시베이션 층을 관통하여 개구의 측벽들을 따라 하방으로 연장되어 상기 게이트 구조물의 상부 표면과 직접 전기 연결되는 내부 측벽들을 포함하는 금속 게이트 전극을 더 포함하는 고전자 이동도 트랜지스터(HEMT).
  9. 기판 상에 인핸스먼트 모드의 고전자 이동도 트랜지스터(e-HEMT)를 형성하는 방법으로서,
    상기 기판 위에 바이너리 Ⅲ-질화물 채널 층을 형성하는 단계;
    상기 바이너리 Ⅲ-질화물 채널 층 위에 터너리 Ⅲ-질화물 장벽 층을 형성하는 단계로서, 상기 터너리 Ⅲ-질화물 장벽 층은 헤테로 접합 경계면에서 상기 바이너리 Ⅲ-질화물 채널 층과 만나는 것인 상기 터너리 Ⅲ-질화물 장벽 층을 형성하는 단계;
    상기 터너리 Ⅲ-질화물 장벽 층 위에 바이너리 Ⅲ-질화물 게이트 층을 형성하고 도너 또는 억셉터 불순물로 상기 바이너리 Ⅲ-질화물 게이트 층을 도핑하는 단계;
    상부 게이트 표면과 외부 게이트 측벽들을 가지며 상기 터너리 Ⅲ-질화물 장벽 층의 상부 표면 영역은 노출되게 남겨두는 패터닝되고 도핑된 바이너리 Ⅲ-질화물 게이트 구조물을 형성하기 위하여, 상기 도핑된 바이너리 Ⅲ-질화물 게이트 층의 선택된 부분들을 제거하는 단계; 및
    상기 상부 게이트 표면, 외부 게이트 측벽 및 상기 터너리 Ⅲ-질화물 장벽 층의 노출된 상부 표면 영역 위에 제1 컨포멀 패시베이션 층을 형성하는 단계를 포함하는 인핸스먼트 모드의 고전자 이동도 트랜지스터(e-HEMT)를 형성하는 방법.
  10. 기판 상에 형성되는 인핸스먼트 모드의 고전자 이동도 트랜지스터(HEMT)로서,
    상기 기판 위의 AlN 버퍼 층;
    상기 AlN 버퍼 층 위의 AlGaN 버퍼 층;
    상기 AlGaN 버퍼 층 위의 GaN 채널 층;
    상기 GaN 채널 층 위의 AlGaN 장벽 층;
    상기 AlGaN 장벽 층 위의 GaN 게이트 구조물로서, 상기 GaN 게이트 구조물은 억셉터 또는 도너 불순물로 도핑되며, 게이트 구조물 상부 표면과 게이트 구조물 외부 측벽을 가지는 것인 상기 GaN 게이트 구조물; 및
    상기 게이트 구조물 상부 표면 위에 있으며 상기 게이트 구조물 외부 측벽들과 인접해 있는 AlN 또는 BN 컨포멀 패시베이션 층을 포함하는 인핸스먼트 모드의 고전자 이동도 트랜지스터(e-HEMT).
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