KR20150110339A - 탄화 규소 반도체장치의 제조방법 - Google Patents

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Abstract

제품의 신뢰성을 향상시킬 수 있는 탄화 규소 반도체장치의 제조방법을 얻는다. 우선, 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판(1)을 준비한다. 다음에, 탄화 규소 단결정 기판(1)의 표면을 환원성 가스 분위기 중에서 가스 에칭한다. 가스 에칭후에 탄화 규소 단결정 기판(1)의 표면 위에 탄화 규소막(6)을 에피택셜 성장시킨다. 여기에서, 가스 에칭의 에칭 레이트를 0.5㎛/h 이상 2.0㎛/h 이하로 한다.

Description

탄화 규소 반도체장치의 제조방법{METHOD FOR MANUFACTURING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은, 탄화 규소 단결정 기판의 표면을 가스 에칭한 후에 에피택셜 성장층을 형성하는 탄화 규소 반도체장치의 제조방법에 관한 것이다.
최근, 실리콘에 비해 밴드갭, 절연파괴 전계강도, 포화 드리프트 속도, 열전도도가 어느쪽도 상대적으로 큰 탄화 규소(SiC)가, 주로 전력제어용 파워 디바이스 재료로서 주목받고 있다. 사실, 이 탄화 규소를 사용한 파워 디바이스(탄화 규소 반도체장치)는, 전력손실의 대폭적인 저감, 소형화 등이 가능해서, 전원 전력 변환시의 에너지절약화를 실현할 수 있기 때문에, 전기 자동차의 고성능화, 태양 전지 시스템 등의 고기능화 등, 저탄소 사회 실현을 위한 키 디바이스로 되고 있다.
탄화 규소 반도체장치를 제조하는 경우, 탄화 규소 단결정 기판(SiC 벌크 단결정 기판) 위에, 탄화 규소 반도체장치의 활성 영역이 되는 탄화 규소막을 미리 열 CVD법(열 화학기상 퇴적법) 등에 의해 에피택셜 성장시키는 일이 많다. 여기에서, 활성 영역이란, 결정중에 있어서 도핑 밀도 및 막두께가 정밀하게 제어된 성장 방향 축을 포함하는 단면 영역이다. 탄화 규소 단결정 기판 이외에, 이와 같은 탄화 규소막이 필요하게 되는 이유는, 디바이스의 사양에 의해, 도핑 밀도 및 막두께가 거의 미리 정해져, 통상, 그것의 정밀도로서 벌크 단결정 기판의 그것들보다 높은 것이 요구되기 때문이다.
탄화 규소 단결정 기판 위에 탄화 규소막을 에피택셜 성장시킨 웨이퍼를, 이하, 에피택셜 웨이퍼라고 칭한다. 탄화 규소 반도체장치는 에피택셜 웨이퍼에 대해 다양한 가공을 실시해서 제조된다. 이 때문에, 1매의 에피택셜 웨이퍼로부터 원하는 특성을 갖는 디바이스가 제작되는 개수의 비율인 소자 수율은, 에피택셜 성장층의 전기적 특성의 균일성에 강하게 의존하고 있다. 에피택셜 웨이퍼 면 내에 있어서 다른 영역에 비해 절연파괴 전계가 작거나, 또는, 일정한 전압을 인가했을 때에 상대적으로 큰 전류가 흐르는 것 같은 국소적인 영역이 존재하면, 해당 영역을 포함하는 디바이스의 특성, 예를 들면 내전압 특성이 떨어져 버린다. 따라서, 상대적으로 작은 인가전압에 있어서도, 소위 리크 전류가 흐르는 문제가 생긴다. 바꿔 말하면, 소자 수율을 근본적으로 규정하는 요소는 에피택셜 웨이퍼의 결정학적인 균일성이다. 이 균일성을 저해하는 요인으로서, 에피택셜 성장시의 문제에 기인하는, 소위 다양한 전류 리크 결함의 존재가 알려져 있다.
상기 한 결정 결함에 공통되는 특징은, 결정에 있어서 원자 배열의 주기성이 결정 성장 방향을 따라 국소적으로 불완전하게 되어 있는 것이다. 탄화 규소의 에피택셜 성장에 의해 생기는 결함으로서, 그것의 표면 형상의 특징으로부터, 캐롯 결함(carrot defect), 삼각 결함 등으로 불리는 전류 리크 결함이 알려져 있다. 그중에서 삼각 결함의 발생 요인으로서는, 기판 표면에 잔존하는 연마 상처나, 이종의 폴리타입의 결정 핵 등 이외에, 기판 표면에 부착되는 SiC 먼지가 기점으로 되어 있는 것이 있다. 이 SiC 먼지는, 탄화 규소 단결정 기판의 제조시에 부착된 것, 즉 SiC 벌크 단결정 성장후에 탄화 규소 단결정 기판으로서 연삭, 연마 공정 등을 거쳐 가공되는 동안에 부착된 것과, 탄화 규소 단결정 기판 위에 열 CVD법에 의해 에피택셜 성장시킬 때에 반응로 내부에 퇴적된 탄화 규소막으로부터 탈리된 것 등이 있다.
이때, 탄화 규소 단결정 기판을 수소 에칭해서 기판 표면을 평탄화시키는 기술이 제안되어 있다(예를 들면, 특허문헌 1 참조). 그러나, 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판을 준비한 경우에는, 이와 같은 평탄화를 행하는 것은 상정되지 않고 있었다.
일본국 특개 2001-77030호 공보
이들 삼각 결함이 형성된 탄화 규소막을 사용해서 제조한 탄화 규소 반도체장치는, 내전압 특성 등의 디바이스 특성과 수율이 저하한다. 이 때문에, 제품의 신뢰성이 저하한다고 하는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 그 목적은 제품의 신뢰성을 향상시킬 수 있는 탄화 규소 반도체장치의 제조방법을 얻는 것이다.
본 발명에 관한 탄화 규소 반도체장치의 제조방법은, 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판을 준비하는 공정과, 상기 탄화 규소 단결정 기판의 표면을 환원성 가스 분위기 중에서 가스 에칭하는 공정과, 가스 에칭후에 상기 탄화 규소 단결정 기판의 표면 위에 탄화 규소막을 에피택셜 성장시키는 공정을 구비하고, 상기 가스 에칭의 에칭 레이트를 0.5㎛/h 이상 2.0㎛/h 이하로 하는 것을 특징으로 한다.
본 발명에서는, 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판의 표면을 환원성 가스 분위기 중에서 에칭 레이트 0.5㎛/h 이상 2.0㎛/h 이하에서 가스 에칭한 후에, 탄화 규소막을 에피택셜 성장시킨다. 이에 따라, 결정 결함이 적은 고품질의 탄화 규소막을 얻을 수 있기 때문에, 제품의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하기 위한 도면이다.
도 2는 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하기 위한 도면이다.
도 3은 에칭 레이트와 설정 온도를 아레니우스 플롯한 도면이다.
도 4는 에칭 레이트와 삼각 결함수 밀도의 관계를 도시한 도면이다.
도 5는 SiC 먼지를 기점으로 한 삼각 결함의 예를 나타낸 도면이다.
도 6은 SiC 먼지를 기점으로 한 삼각 결함을 모식적으로 나타낸 평면도다.
도 7은 SiC 먼지를 기점으로 한 삼각 결함을 모식적으로 나타낸 단면도다.
도 1 및 도 2는, 본 발명의 실시형태에 관한 탄화 규소 반도체장치의 제조방법을 설명하기 위한 도면이다. 우선, 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판(1)을 준비한다. 구체적으로는, 우선, 주면으로 되는 (0001)면(C면)에 대한 <11-20> 방향으로의 오프각이 4도인 4H-SiC 벌크 단결정 기판에 대해, 기계연마 및 산성 또는 알칼리성을 나타내는 약액을 사용한 화학기계 연마에 의해 평탄화 처리를 행한다. 다음에, 아세톤을 사용해서 초음파 세정을 실시하여 유기물을 제거한다. 다음에, 소위 RCA 세정을 행한다. 즉, 75℃(±5℃)로 가열한 암모니아수와 과산화 수소수의 혼합액(1:9)에 10분간 담그고, 다음에, 75℃(±5℃)로 가열한 염산과 과산화 수소수(1:9)에 담근다. 또한, 체적 비율로 5% 정도의 불산을 포함하는 수용액에 담그고, 다시 순수에 의해 치환 처리를 실시함으로써, 기판에 대한 표면 세정을 행한다. 이상의 공정에 의해 탄화 규소 단결정 기판(1)이 형성된다. 여기에서 평균 거칠기란, 탄화 규소 단결정 기판(1)의 표면을 원자간력 현미경(AFM)에 의해 5㎛×5㎛ 사방의 영역을 측정하여, 산술 평균 거칠기 Ra를 산출한 값이다.
이때, 탄화 규소 단결정 기판(1)의 오프각은 4도에 한정되는 아니고, 2도∼10도 정도의 범위 내이며, 화학기계 연마에 의해 평균 거칠기 0.2nm 이하까지 평탄화 처리가 실시된 것이면 되고, 미분 간섭 현미경에 의한 표면관찰로 스크래치 프리인 것이 더욱 바람직하다.
도 1은 본 실시형태에 있어서의 CVD 장치의 반응로(2)의 구성도이다. 반응로(2)는 횡형의 핫 월 타입(hot wall type)으로, SiC 코트된 고순도 그래파이트로 이루어진 서셉터 상부(3a), 서셉터 하부(3b), 및 서셉터 스테이지(3c)를 구비한다. 이 서셉터 스테이지(3c)에 탄화 규소 단결정 기판(1)을 설치한다. 다음에, 반응로(2) 내부에 환원성 가스로서 예를 들면 수소 가스를 도입한다. 이 수소 가스는 캐리어 가스를 겸하고 있다. 다음에, 반응로(2)의 진공도가 예를 들면 5kPa 정도로 일정하게 유지되도록 압력을 제어한다. 다음에, 석영관(4)의 주위에 감겨진 유도 코일(5)에 교류 전류를 유도하고, 유도 과열에 의해 서셉터 상부(3a), 서셉터 하부(3b), 및 서셉터 스테이지(3c)를 1650℃ 정도까지 가열하여, 환원성 가스 분위기 중에서 어닐 공정을 실시한다. 이에 따라, 탄화 규소 단결정 기판(1)의 표면을 환원성 가스 분위기 중에서 가스 에칭한다. 이때에 환원성 가스 분위기는 수소 가스뿐이다. 예를 들면, 기판 표면의 에칭 레이트는 1.0㎛/h, 어닐 시간은 15분이다.
다음에, 도 2에 나타낸 것과 같이, 반응로(2) 내부에 원료 가스를 공급함으로써 탄화 규소 단결정 기판(1)의 표면 위에 막두께 10㎛의 탄화 규소막(6)을 에피택셜 성장시킨다. 예를 들면, Si 원자의 공급원으로서 실란 가스(SiH4)를 유량 500sccm으로 공급하고, C 원자의 공급원으로서 프로판 가스(C3H8)를 유량 200sccm으로 공급한다. N형 도핑으로서 질소 가스를 사용한다. 또한, N형 도핑으로서, 기판계면에서 캐리어 농도가 1×1017/㎤이 되고, 활성 영역에서 캐리어 농도가 8×1015/㎤이 되도록 질소 가스를 공급하였다.
그후, 원료 가스의 공급을 정지하고, 실온까지 온도를 하강시킨다. 이 에피택셜 웨이퍼의 삼각 결함의 수를 공초점 광학계 주사형 현미경의 표면 검사장치(예를 들면, 레이저테크사제 SICA6X)를 사용해서 계측하면, 결함밀도는 0.06/㎠로 극히 저밀도이었다. 이 기판 위에 디바이스를 제작함으로써, 고수율로 고품질의 탄화 규소 반도체장치를 얻을 수 있다.
여기에서, 본원의 발명자는, 탄화 규소막(6)의 성막전에 실시하고 있는 환원성 가스 분위기 중에서의 어닐 공정이 삼각 결함의 저감에 중요하다는 것을 발견하였다. 더구나, 어닐 공정 중의 기판 표면의 에칭 레이트를 적절히 제어함으로써, 극히 낮은 결함밀도의 에피택셜 웨이퍼를 제작할 수 있다는 것을 발견하였다. 기판 표면의 에칭 레이트는 주로 기판 표면 온도와 반응로 내부의 압력에 의해 제어되어, 이하의 환원 반응식에 따라 에칭이 진행된다.
2SiC+H2 → 2Si+C2H2 (식 1)
에칭 레이트는 기판 표면 온도, 즉 반응로(2) 내부의 서셉터 상부(3a), 서셉터 하부(3b), 및 서셉터 스테이지(3c)의 설정 온도를 높게 하면 아레니우스의 공식에 따라 지수함수적으로 높아진다. 도 3은 에칭 레이트와 설정 온도를 아레니우스 플롯한 도면이다. 반응로(2)의 설정 온도를 결정함으로써 에칭 레이트를 적절히 변화시킬 수 있다. 또한, 에칭 레이트는 반응로의 압력에 의해서도 변화하여, 압력이 떨어지면 승화 압력도 저하하기 때문에 에칭이 진행된다. 도 3에 나타낸 것과 같이 반응로(2) 내부의 압력을 변화시키는 것으로도, 설정 온도와 마찬가지로 에칭 레이트를 변화시킬 수 있다.
전술한 것과 같이 환원성 가스 분위기 중에서의 어닐 공정에 있어서 SiC 기판 표면의 에칭 레이트를 변화시킨 에피택셜 성장실험을 예의 반복한 결과, 에칭 레이트와 삼각 결함수 밀도에는 특이한 관계가 있다는 것을 발견하였다. 도 4는 에칭 레이트와 삼각 결함수 밀도의 관계를 도시한 도면이다. 도 5는, SiC 먼지를 기점으로 한 삼각 결함의 예를 나타낸 도면이다. 에칭 레이트가 0.5㎛/h보다 낮은 경우, 도 5에 나타낸 것과 같은 SiC 먼지를 기점으로 하는 삼각 결함이 다수 관찰되었다. 한편, 에칭 레이트를 0.5㎛/h 이상으로 함으로써, 삼각 결함밀도는 0.1/㎠ 이하로 극히 저밀도가 되는 것을 알 수 있었다.
도 6과 도 7은, SiC 먼지를 기점으로 한 삼각 결함을 모식적으로 나타낸 평면도와 단면도다. 삼각 결함은 기판에 부착되어 있었던 SiC 먼지나, 에피택셜 성장전에 기판 표면에 낙하해 온 SiC 먼지를 기점으로 하여, 스텝 플로우 성장과 함께 성장된다. 즉 SiC 먼지를 삼각형의 정점으로 하여 상사형을 유지하여 면적을 크게 하면서 성장되기 때문에, 성장 초기에 발생한 삼각 결함일수록 사이즈가 커지고, 또한 에피택셜 성장의 두께가 두꺼울수록 사이즈는 커진다. 이와 같은 삼각 결함의 발생을 방지하기 위해서는, 에피택셜 성장전에 SiC 먼지를 제거시키는 것이 필수 불가결하게 된다. 여기에서, 에칭 레이트가 낮은 경우에는 기판 표면에 부착된 SiC 먼지를 어닐 공정중에 에칭에 의해 제거할 수 없고 탄화 규소막(6)이 성막되고, 에칭 레이트를 0.5㎛/h 이상으로 함으로써 탄화 규소막(6)이 성막되기 전에, SiC 먼지를 효과적으로 제거할 수 있었던 것으로 생각된다.
한편, 에칭 레이트를 2.2㎛/h로 한 경우에는, 삼각 결함밀도는 0.6/㎠로 급증하는 것을 알 수 있었다. 이것은, 에칭 레이트가 지나치게 높으면 서셉터 상부(3a), 서셉터 하부(3b), 및 서셉터 스테이지(3c)에 퇴적되어 있는 탄화 규소막의 탈리가 촉진되고, 특히 서셉터 상부(3a)로부터 기판 위에 SiC 먼지가 낙하하는 양이 증대하기 때문으로 추정된다. 더구나, 식 1에 나타낸 것과 같이 Si 과잉 탈리에 의한 기판 표면에서의 Si 드롭릿(droplet)의 형성에 의해 이상 성장 핵이 형성되어 삼각 결함의 기점이 증대하고 있는 것으로 추정된다. 또한, 에칭 레이트가 2.2㎛/h로 높은 경우에는, 낮은 결함밀도가 얻어진 에칭 레이트 1.0㎛/h의 조건과 동일한 에칭량이 되도록 에칭 시간을 절반 정도로 하여도, 마찬가지로 삼각 결함밀도는 0.5/㎠ 이상으로 고밀도로 발생하는 것도 실험에 의해 명확하게 되었다. 이것은 단순히 기판 표면의 에칭량을 제어해도, 삼각 결함밀도를 저밀도로 억제하는 것은 불가능하다는 것을 나타내고 있다. 따라서, 가스 에칭의 에칭 레이트를 0.5㎛/h 이상 2.0㎛/h 이하로 할 필요가 있다.
본 실시형태에서는, 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판(1)의 표면을 환원성 가스 분위기 중에서 에칭 레이트 0.5㎛/h 이상 2.0㎛/h 이하에서 가스 에칭한 후에, 탄화 규소막(6)을 에피택셜 성장시킨다. 이에 따라, 결정 결함이 적은 고품질의 탄화 규소막(6)을 얻을 수 있다. 따라서, 내전압 특성 등의 디바이스 특성과 수율이 향상되기 때문에, 제품의 신뢰성을 향상시킬 수 있다.
이때, 탄화 규소막(6)의 성막시에 필요에 따라 P형 도핑용으로 Al, B, Be를 포함하는 유기금속 재료를 공급해도 된다. 또한, 성장의 고속화를 꾀하기 위해서, 염소를 포함하는 가스를 병용해도 된다. 또한, 원료 가스 유량을 적절히 바꿈으로써 탄화 규소막(6)의 성장속도를 변화시키는 것이 가능하고, 성장속도가 1㎛/h이어도, 10㎛/h이어도 동일한 효과가 있다.
또한, 본 실시형태에서는 가스 에칭에 있어서의 어닐 시간을 15분으로 했지만, 어닐 시간이 1시간을 초과하면 스파이럴 피트(spiral pit)를 기점으로 한 스텝 번칭(step bunching)이 발생하기 쉬워진다. 스파이럴 피트란, 탄화 규소 단결정 기판(1)에 존재하고 있는 나선 전위 부분에 있어서, 에칭에 의해 막자사발 형상의 오목부가 형성되는 것을 말한다. 어닐 공정중에 탄화 규소 단결정 기판(1)의 표면에서 원자의 표면 재구성이 행해지는 과정에서 스파이럴 피트를 기점으로 하여 스텝 번칭이 발생한다. 이 스텝 번칭은 탄화 규소막(6)의 성막시에 그것의 형태를 오랫동안 유지하게 하기 때문에, 성막후의 기판 표면의 평탄성을 악화시키는 일이 있다. 이 때문에, 가스 에칭의 시간은 1시간 이내인 것이 바람직하고, 생산성도 고려하면 30분 이내인 것이 더욱 바람직하다. 단, 최적의 에칭 레이트와 어닐 시간은 반응로(2) 내부의 성막 상황에 의해 의존한다. 이 때문에, 그 조건은 일의적으로 결정되는 것은 아니고, CVD 장치의 로 내부 구성, 구조 등에도 의존한다고 생각된다. 각각의 경우에 있어서 적합한 조건이 결정되는 것이다.
1 탄화 규소 단결정 기판, 2 반응로, 3a 서셉터 상부, 3b 서셉터 하부, 3c 서셉터 스테이지, 4 석영관, 5 유도 코일, 6 탄화 규소막

Claims (3)

  1. 평균 거칠기 0.2nm 이하의 평탄성을 갖는 탄화 규소 단결정 기판을 준비하는 공정과,
    상기 탄화 규소 단결정 기판의 표면을 환원성 가스 분위기 중에서 가스 에칭하는 공정과,
    가스 에칭후에 상기 탄화 규소 단결정 기판의 표면 위에 탄화 규소막을 에피택셜 성장시키는 공정을 구비하고,
    상기 가스 에칭의 에칭 레이트를 0.5㎛/h 이상 2.0㎛/h 이하로 하는 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 환원성 가스는 수소 가스인 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 가스 에칭의 시간은 1시간 이내인 것을 특징으로 하는 탄화 규소 반도체장치의 제조방법.
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