KR20150093571A - 밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치 - Google Patents

밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치 Download PDF

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Abstract

본 발명의 실시 형태는 밀리파대용 반도체 패키지를 제공한다. 밀리파대용 반도체 패키지는, 제1 금속 블록, 제2 금속 블록 및 회로 기판를 구비한다. 제1 금속 블록은, 각각의 내면에 평탄화막이 형성된 제1 관통 구멍 및 제2 관통 구멍을 갖는다. 제2 금속 블록은, 각각의 내면에 평탄화막이 형성된 제1 비관통 구멍 및 제2 비관통 구멍을 갖는다. 회로 기판은, 제1 금속 블록과 제2 금속 블록 사이에 배치되어 있고, 표면에는 입력용 신호 선로 및 출력용 신호 선로가 형성되어 있다. 제1 금속 블록 및 제2 금속 블록은, 제1 비관통 구멍 및 제1 관통 구멍이 제1 도파관을 구성하고, 제2 비관통 구멍 및 제2 관통 구멍이 제2 도파관을 구성하도록 배치된다.

Description

밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치{SEMICONDUCTOR PACKAGE FOR MILLIMETER WAVE BAND AND SEMICONDUCTOR DEVICE FOR MILLIMETER WAVE BAND}
본 출원은 일본 특허 출원 제2014-022064호(출원일: 2014년 2월 7일)를 기초로 하며, 이 출원으로부터 우선권의 이익을 향수한다. 본 출원은, 이 출원을 참조함으로써 동 출원의 내용을 전부 포함한다.
본 발명의 실시 형태는 밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치에 관한 것이다.
30㎓ 이상의 밀리파대 등에 있어서 동작하는 반도체 칩이 실장되는 종래의 밀리파대용 반도체 패키지는, 반도체 칩이 적재되는 기체(基體), 일단부가 반도체 칩에 접속되고, 타단부가 안테나로서 기능하는 신호선, 및 반도체 칩을 덮도록 기체 상에 설치된 덮개를 갖는다. 이러한 종래의 밀리파대용 반도체 패키지는, 외부 전기 회로 등에 접속되는 도파관 내에 신호선을 삽입함으로써 사용된다.
그러나, 예를 들어 일본 특허 제3485520호 공보에 개시된 종래의 밀리파대용 반도체 패키지는, 입력 단자, 출력 단자마다 안테나 결합용 도파관 블록을 갖고, 2개의 블록으로 나뉘기 때문에, 안테나에 대한 도파관 블록의 설치 상태는 입력 단자, 출력 단자마다 변화된다. 따라서 밀리파대용 반도체 패키지, 및 이 패키지에 반도체 칩이 실장된 밀리파대용 반도체 장치의 재현성은 나쁜 문제가 있다.
또한, 특히 밀리파대에서는 금속 표면의 평탄성이 손실에 영향을 미치기 때문에, 기체나 덮개 등의 금속 부품을 저렴한 주조로 제조할 수 없고, 금속 부품은 절삭이나 금속 금형 주조(알루미늄 다이캐스트) 등의 수단을 사용하여 제조하고 있었다. 그러나, 절삭 수단은 소량 생산에 대하여 대응 가능하지만, 제조 비용이 높아진다. 또한, 금속 금형 주조(알루미늄 다이캐스트) 수단도 대응 가능하지만, 고가의 금속이 사용되기 때문에, 마찬가지로 제조 비용이 높아진다.
본 발명의 목적은, 재현성이 우수한 밀리파대용 반도체 패키지 및 이 패키지에 반도체 칩이 실장된 밀리파대용 반도체 장치를 제공하는 것이다.
본 발명의 실시 형태는 밀리파대용 반도체 패키지를 제공한다. 밀리파대용 반도체 패키지는 제1 금속 블록, 제2 금속 블록 및 회로 기판을 구비한다. 제1 금속 블록은, 각각의 내면에 평탄화막이 형성된 제1 관통 구멍 및 제2 관통 구멍을 갖는다. 제2 금속 블록은, 각각의 내면에 평탄화막이 형성된 제1 비관통 구멍 및 제2 비관통 구멍을 갖는다. 회로 기판은 제1 금속 블록과 제2 금속 블록 사이에 배치되어 있으며, 표면에는 입력용 신호 선로 및 출력용 신호 선로가 형성되어 있다. 제1 금속 블록 및 제2 금속 블록은, 제1 비관통 구멍 및 제1 관통 구멍이 제1 도파관을 구성하고, 제2 비관통 구멍 및 제2 관통 구멍이 제2 도파관을 구성하도록 배치된다.
본 발명의 실시 형태는 밀리파대용 반도체 장치를 제공한다. 밀리파대용 반도체 장치는 제1 금속 블록, 제2 금속 블록, 회로 기판 및 반도체 칩을 구비한다. 제1 금속 블록은, 각각의 내면에 평탄화막이 형성된 제1 관통 구멍 및 제2 관통 구멍을 갖는다. 제2 금속 블록은, 각각의 내면에 평탄화막이 형성된 제1 비관통 구멍 및 제2 비관통 구멍을 갖는다. 회로 기판은 제1 금속 블록과 제2 금속 블록 사이에 배치되어 있으며, 일부에 관통 구멍을 갖고, 표면에는 입력용 신호 선로 및 출력용 신호 선로가 형성되어 있다. 반도체 칩은 회로 기판의 관통 구멍 내에 배치되어 있으며, 입력용 신호 선로 및 출력용 신호 선로에 전기적으로 접속되어 있다. 제1 금속 블록 및 제2 금속 블록은, 제1 비관통 구멍 및 제1 관통 구멍이 제1 도파관을 구성하고, 제2 비관통 구멍 및 제2 관통 구멍이 제2 도파관을 구성하도록 배치된다.
상기 구성의 밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치는 재현성이 우수하다.
도 1은 제1 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 상방에서 보았을 경우의 모식적인 분해 사시도.
도 2는 제1 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 하방에서 보았을 경우의 모식적인 분해 사시도.
도 3a는 제1 실시예에 따른 밀리파대용 반도체 패키지의 기체를 비스듬히 상방에서 보았을 경우의 모식적인 사시도.
도 3b는 도 3a의 일점쇄선 A-A'을 따라 도시하는 기체의 모식적인 단면도.
도 4a는 제1 실시예에 따른 밀리파대용 반도체 패키지의 회로 기판을 비스듬히 상방에서 보았을 경우의 모식적인 사시도.
도 4b는 제1 실시예에 따른 밀리파대용 반도체 패키지의 회로 기판을 상방에서 보았을 경우의 모식적인 평면도.
도 4c는 제1 실시예에 따른 밀리파대용 반도체 패키지의 회로 기판을 하방에서 보았을 경우의 모식적인 평면도.
도 4d는 도 4a의 일점쇄선 B-B'을 따라 도시하는 회로 기판의 모식적인 단면도.
도 5a는 제1 실시예에 따른 밀리파대용 반도체 패키지의 덮개를 비스듬히 상방에서 보았을 경우의 모식적인 사시도.
도 5b는 도 5a의 일점쇄선 C-C'을 따라 도시하는 덮개의 모식적인 단면도.
도 6은 제1 실시예에 따른 밀리파대용 반도체 장치를 도시하는, 도 3b, 도 4d, 도 5b에 대응하는 단면도.
도 7a는 제2 실시예에 따른 밀리파대용 반도체 패키지의 기체를 비스듬히 상방에서 보았을 경우의 모식적인 사시도.
도 7b는 도 7a의 일점쇄선 A-A'을 따라 도시하는 기체의 모식적인 단면도.
도 8a는 제2 실시예에 따른 밀리파대용 반도체 패키지의 덮개를 비스듬히 상방에서 보았을 경우의 모식적인 사시도.
도 8b는 도 8a의 일점쇄선 C-C'을 따라 도시하는 덮개의 모식적인 단면도.
도 9는 제2 실시예에 따른 밀리파대용 반도체 장치를 도시하는, 도 7b, 도 8b에 대응하는 단면도.
도 10a는 제2 실시예의 변형예에 따른 밀리파대용 반도체 패키지의 덮개를 비스듬히 상방에서 보았을 경우의 모식적인 사시도.
도 10b는 도 10a의 일점쇄선 C-C'을 따라 도시하는 덮개의 모식적인 단면도.
이하에, 본 실시예에 따른 밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치에 대하여 설명한다.
(제1 실시예)
도 1은, 제1 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 상방에서 보았을 경우의 모식적인 분해 사시도이다. 또한 도 2는, 제1 실시예에 따른 밀리파대용 반도체 장치를 비스듬히 하방에서 보았을 경우의 모식적인 분해 사시도이다. 도 1 및 도 2에 도시한 바와 같이, 제1 실시예에 따른 밀리파대용 반도체 장치(10)에 있어서, 밀리파대용 반도체 패키지(20) 내부에는 반도체 칩(11)이 실장되어 있다. 밀리파대용 반도체 패키지(20)는, 제1 금속 블록인 기체(21), 신호 선로(22) 등을 구비하는 회로 기판(23), 및 제2 금속 블록인 덮개(24)를 갖는다.
밀리파대용 반도체 패키지(20)를 구성하는, 제1 금속 블록인 기체(21) 및 제2 금속 블록인 덮개(24)는, 각각 직육면체형 금속 블록이다. 또한, 회로 기판(23)은 유전체 기판(25)의 표면 상에 원하는 회로 패턴 등이 형성됨과 함께, 이면 상에 원하는 패턴이 형성된 것이다.
이하에, 이러한 밀리파대용 반도체 패키지(20)에 대하여 상세하게 설명한다.
도 3a는, 제1 실시예에 따른 밀리파대용 반도체 패키지(20)의 기체(21)를 비스듬히 상방에서 보았을 경우의 모식적인 사시도이다. 또한 도 3b는, 도 3a의 일점쇄선 A-A'을 따라 도시하는 기체(21)의 모식적인 단면도이다.
도 3a 및 도 3b에 도시한 바와 같이, 직육면체형 제1 금속 블록인 기체(21)에는, 표면(21a)으로부터 측면(21b, 21c)을 향하여 기체(21)를 관통하는 L자형 제1 관통 구멍(26) 및 제2 관통 구멍(27)이 각각 형성되어 있다. 제1 관통 구멍(26)은 표면(21a)으로부터 제1 측면(21b)을 향하여 기체(21)를 관통하고, 제2 관통 구멍(27)은 표면(21a)으로부터 제1 측면(21b)에 대향하는 제2 측면(21c)을 향하여 기체(21)를 관통하도록 형성되어 있다. 이들 관통 구멍(26, 27)은 각각, 후술하는 덮개(24)의 비관통 구멍(35, 36)과 함께, 밀리파를 도파하는 도파관(12)을 구성한다.
각각의 관통 구멍(26, 27)은 각각, 도 3a에 도시한 바와 같이 그 단면이 가로로 긴 형상인, 소위 E 벤드형 관통 구멍이지만, 각각의 관통 구멍(26, 27)은 그 단면 형상이 세로로 긴 형상인, 소위 H 벤드형 관통 구멍이어도 된다. 그러나, 관통 구멍(26, 27)을 각각 H 벤드형으로 하면 기체(21)가 두꺼워진다. 따라서, 각각의 관통 구멍(26, 27)은 각각, 도시한 바와 같이 소위 E 벤드형 관통 구멍인 것이 바람직하다.
또한, 기체(21)는 금속제이면 되지만, 기체(21)의 표면(21a) 상에 적재되는 반도체 칩(11)(도 1 및 도 2)으로부터 발생하는 열의 방열성을 양호하게 하기 위하여, 예를 들어 구리(Cu) 등의 열전도성이 우수한 금속을 포함하는 것이 바람직하다.
이상에 설명한 기체(21)는, 예를 들어 절삭 가공한 금속제의 판을 접합함으로써 제조 가능하다. 그러나, 이와 같이 제조하면 제조 비용이 높아져, 양산성이 떨어진다. 따라서, 양산화를 가능하게 하기 위하여, 기체(21)는 모래 주형 또는 석고 주형을 사용한 주조법에 의하여 제조된다. 그러나, 기체(21)를 주조에 의하여 제조하면, 모래 주형으로 예를 들어 200㎛ 정도, 석고 주형으로 예를 들어 25㎛ 정도로, 제조된 기체(21)의 표면 조도가 커진다. 따라서, 관통 구멍(26, 27) 내면의 표면 조도도 커진다. 관통 구멍(26, 27)은 도파관(12)의 일부로 되기 때문에, 관통 구멍(26, 27) 내면의 표면 조도가 크면, 도파관(12) 내를 도파하는 밀리파의 손실이 커진다.
따라서, 밀리파의 손실을 저감시키기 위하여, 관통 구멍(26, 27)의 내면에는 평탄화막(26a, 27a)이 형성되어 있다. 평탄화막(26a, 27a)은, 예를 들어 Ag 나노 입자를 포함하는 막이다. 이러한 평탄화막(26a, 27a)를 형성함으로써, 관통 구멍(26, 27)의 내면 표면 조도를, 평탄화막(26a, 27a)이 형성되어 있지 않은 경우와 비교하여 1/10 정도까지 저감시킬 수 있다.
또한, 표면 조도가 비교적 작은 주조법으로서 다이캐스트가 알려져 있다. 그러나, 다이캐스트는 사용되는 금형의 제약으로 인하여, Al과 같은 융점이 낮은 금속에만 적용할 수 있는 주조 방법이므로, Cu와 같이 열전도성이 우수하지만 융점이 높은 금속에는 적용할 수 없다.
도 4a는, 본 실시예에 따른 밀리파대용 반도체 패키지(20)의 회로 기판(23)을 비스듬히 상방에서 보았을 경우의 모식적인 사시도이다. 또한 도 4b는, 본 실시예에 따른 밀리파대용 반도체 패키지(20)의 회로 기판(23)을 상방에서 보았을 경우의 모식적인 평면도이며, 도 4c는, 본 실시예에 따른 밀리파대용 반도체 패키지(20)의 회로 기판(23)을 하방에서 보았을 경우의 모식적인 평면도이다. 또한 도 4d는, 도 4a의 일점쇄선 B-B'을 따라 도시하는 회로 기판(23)의 모식적인 단면도이다.
도 4a 내지 4d에 도시한 바와 같이, 회로 기판(23)은, 유전체 기판(25)의 표면 상에 원하는 회로 패턴 등이 형성됨과 함께, 이면 상에 원하는 패턴이 형성된 것이다.
유전체 기판(25)은, 예를 들어 세라믹 등을 포함하는 판형의 것이고, 대략 중앙 영역에는, 반도체 칩(11) 등을 배치하기 위한 대략 직사각형의 관통 구멍(28)이 형성되어 있다.
도 4a, 4b, 4d에 도시한 바와 같이, 이 유전체 기판(25)의 표면 상에는, 입출력용 신호 선로(22a, 23b), 복수의 바이어스 공급 선로(29) 및 제1 접지 패턴(30)을 포함하는 회로 패턴이, 예를 들어 구리(Cu) 등의 금속 박막에 의하여 형성되어 있다.
입력용 신호 선로(22a)는 유전체 기판(25)의 표면 상에 있어서, 대략 직사각형의 관통 구멍(28)의 긴 변 상으로부터 유전체 기판(25)의 한쪽을 향하여, 소정 거리만큼 연장되어 있다. 이 입력용 신호 선로(22a)는 그 일단부에 있어서, 후술하는 도파관(12)을 도파되는 밀리파를 수신한다. 또한 입력용 신호 선로(22a)는, 그 타단부에 있어서 수신한 밀리파를, 타단부에 전기적으로 접속되는 반도체 칩(11)에 도파한다.
출력용 신호 선로(22b)는 유전체 기판(25)의 표면 상에 있어서, 입력용 신호 선로(22a)가 접하는 긴 변에 대향하는 상기 관통 구멍(28)의 긴 변 상으로부터 입력용 신호 선로(22a)의 연장 방향과 반대 방향을 향하여, 소정 거리만큼 연장되어 있다. 이 출력용 신호 선로(22b)는 그 일단부에 있어서, 일단부에 전기적으로 접속되는 반도체 칩(11)으로부터 도파되는 밀리파를 수신한다. 또한 출력용 신호 선로(22b)는, 그 타단부에 있어서 수신한 밀리파를, 도파관(12)에 송신한다.
따라서, 입력용 신호 선로(22a) 및 출력용 신호 선로(22b)에 있어서의 소정 거리란 각각, 이들 신호 선로(22a, 22b)가, 도파관(12)을 도파되는 밀리파를 송수신하기 위한 자기 단극자 안테나로서 기능할 정도의 길이보다 긴 거리를 의미한다.
복수의 바이어스 공급 선로(29)는 각각, 유전체 기판(25)의 표면 상에 있어서, 대략 직사각형의 관통 구멍(28)의, 예를 들어 짧은 변 상으로부터 유전체 기판(25)의 주변부를 따라 신장되어, 유전체 기판(25)의 1변에 접하도록 연장되어 있다. 이 바이어스 공급 선로(29)는 각각, 반도체 칩(11)에 DC 바이어스를 공급하기 위한 선로이다.
제1 접지 패턴(30)은 입력용 신호 선로(22a), 출력용 신호 선로(22b) 및 복수의 바이어스 공급 선로(29)와 절연되도록, 유전체 기판(25)의 표면 상의 대략 전체면에 형성되어 있다. 이 제1 접지 패턴(30)은 입력용 신호 선로(22a)의 일단부 부근에 있어서, 대략 직사각형으로 제거되어 있거나, 또한 제1 접지 패턴(30)은 출력용 신호 선로(22b)의 타단부 부근에서, 대략 직사각형으로 제거되어 있다.
또한, 이와 같이 접지 패턴(30)이 제거됨으로써 노출되는 유전체 기판(25)의 대략 직사각형의 표면 영역은, 후술하는 도파관(12) 내에 포함되는 영역이다. 따라서, 제1 접지 패턴(30)을 제거함으로써 노출되는 유전체 기판(25)의 대략 직사각형의 표면 영역을, 표면 도파 영역(31)이라고 칭한다.
이어서 도 4c, 4d에 도시한 바와 같이, 유전체 기판(25)의 이면 상에는 제2 접지 패턴(32)이, 예를 들어 구리(Cu) 등의 금속 박막에 의하여 형성되어 있다. 제2 접지 패턴(32)은 유전체 기판(25)의 이면 상의 대략 전체면에 형성되어 있지만, 표면 도파 영역(31)에 대응하는 영역은 제거되어 있다. 접지 패턴(30)과 접지 패턴(32)은, 다수의 관통 구멍(도면 중에서는 생략되어 있음)에 의하여 전기적으로 접속되어 있다.
또한, 이와 같이 접지 패턴(32)이 제거됨으로써 노출되는 유전체 기판(25)의 대략 직사각형의 이면 영역도, 표면 영역과 마찬가지로, 후술하는 도파관(12) 내에 포함되는 영역이다. 따라서, 제2 접지 패턴(32)을 제거함으로써 노출되는 유전체 기판(25)의 대략 직사각형의 이면 영역을, 이면 도파 영역(33)이라고 칭한다.
도 5a는, 본 실시예에 따른 밀리파대용 반도체 패키지(20)의 덮개(24)를 비스듬히 상방에서 보았을 경우의 모식적인 사시도이다. 또한 도 5b는, 도 5a의 일점쇄선 C-C'을 따라 도시하는 덮개의 모식적인 단면도이다.
직육면체형 제2 금속 블록인 덮개(24)는, 상술한 회로 기판(23) 상에 배치되는 것이지만, 덮개(24)와 바이어스 공급 선로(29)의 접촉을 억제하기 위하여, 도 5a, 5b 및 도 2에 각각 도시한 바와 같이 덮개(24)의 이면 중, 바이어스 공급 선로(29)에 대향하는 링형 영역(34)은 얇게 파여 있다.
이러한 링형 영역(34)을 갖는 덮개(24)에는, 도 5b 및 도 2에 도시한 바와 같이 제1 비관통 구멍(35) 및 제2 비관통 구멍(36)이 각각 형성되어 있다.
제1 비관통 구멍(35) 및 제2 비관통 구멍(36)은 각각, 이면으로부터 표면 방향으로 소정 거리만큼 연장되어, 덮개(24)를 관통하지 않도록 형성되어 있다. 상술한 바와 같이 이 비관통 구멍(35, 36)은 각각, 기체(21)의 관통 구멍(26, 27)과 함께, 밀리파를 도파하는 도파관(12)을 구성한다.
또한, 제1 비관통 구멍(35) 및 제2 비관통 구멍(36)에 있어서의 소정 거리란, 덮개(24)가 회로 기판(23) 상에 적재되었을 때, 회로 기판(23)의 표면에서 비관통 구멍(35, 36)의 저면까지의 거리 L1(도 6)이, λ/4(단, λ는 사용되는 밀리파의 파장임)로 되는 거리를 의미한다.
또한, 도 5b 및 도 2에 도시한 바와 같이 덮개(24)의 이면에 있어서, 제1 비관통 구멍(35)과 제2 비관통 구멍(36) 사이에는, 반도체 칩(11)을 배치하기 위한 제1 오목부(37)가 형성되어 있고, 또한 각각의 비관통 구멍(35, 36)과 제1 오목부(37)를 연결하도록 제2 오목부(38)가 형성되어 있다.
이상에 설명한 덮개(24)도 기체(21)와 마찬가지로, 양산화를 가능하게 하기 위하여 모래 주형 또는 석고 주형을 사용한 주조법에 의하여 제조된다. 이 때문에, 비관통 구멍(35, 36)의 내면에도 평탄화막(35a, 36a)이 형성되어 있다. 평탄화막(35a, 36a)을 형성함으로써, 비관통 구멍(35, 36)의 내면 표면 조도를, 평탄화막(35a, 36a)이 형성되어 있지 않은 경우와 비교하여 1/10 정도까지 저감시킬 수 있다.
도 6은, 상술한 밀리파대용 반도체 패키지(20)에 반도체 칩(11)이 탑재된 밀리파대용 반도체 장치(10)를 도시하는, 도 3b, 도 4d, 도 5b에 대응하는 단면도이다.
도 6에 도시한 바와 같이 회로 기판(23)은, 이 이면에 형성된 이면 도파 영역(33)이 기체(21)의 제1 관통 구멍(26) 및 제2 관통 구멍(27)의 상단부 상에 배치되고, 회로 기판(23) 이면의 제2 접지 패턴(32)이 기체(21)의 표면(21a)에 접촉하도록 기체(21)의 표면(21a) 상에 적재된다. 또한, 덮개(24)는 제1 비관통 구멍(35) 및 제2 비관통 구멍(36)이 회로 기판(23)의 표면 도파 영역(31) 상에 배치되고, 이면이 회로 기판(23) 표면의 제1 접지 패턴(30)에 접촉하도록, 회로 기판(23) 상에 적재된다.
그리고, 기체(21), 회로 기판(23) 및 덮개(24)의 각각에는, 도 1 및 도 2에 도시한 바와 같이 각각을 관통하는 나사 구멍(14)이 형성되어 있으며, 이들 나사 구멍(14)에 고정용 나사를 삽입함으로써, 기체(21), 회로 기판(23) 및 덮개(24)는 서로 고정된다.
이와 같이 구성된 밀리파대용 반도체 패키지(20)에 있어서, 기체(21)의 제1 관통 구멍(26)과 덮개(24)의 제1 비관통 구멍(35)은, 내부에 회로 기판(23)의 표면 도파 영역(31) 및 이면 도파 영역(33)을 포함하는 제1 도파관(12a)을 구성한다. 마찬가지로 기체(21)의 제2 관통 구멍(27)과 덮개(24)의 제2 비관통 구멍(36)은, 내부에 회로 기판(23)의 표면 도파 영역(31) 및 이면 도파 영역(33)을 포함하는 제2 도파관(12b)을 구성한다.
또한, 이와 같이 구성된 밀리파대용 반도체 패키지(20)에 있어서, 회로 기판(23)의 입출력용 신호 선로(22a, 22b)는 각각, 이러한 도파관(12a, 12b) 내에 L2=λ/4(단, λ는 사용되는 밀리파의 파장임)만큼 삽입된 상태로 되어, 자기 단극자 안테나로서 기능한다.
이상에 설명한 밀리파대용 반도체 패키지(20) 내에는, 밀리파에 있어서 동작하는 반도체 칩(11)이 실장되어 있다. 반도체 칩(11)은, 예를 들어 밀리파의 전력을 증폭하는 전계 효과 트랜지스터(FET)이다.
반도체 칩(11)은 금속제의 칩 마운트 플레이트(15)를 개재하여 기체(21)의 표면 상에 적재된다. 이 반도체 칩(11)은 칩 마운트 플레이트(15)와 함께, 기체(21)의 표면, 회로 기판(23)의 관통 구멍(28)의 측면, 및 덮개(24)의 제1 오목부(37)에 의하여 대략 둘러싸이는 공간 S1 내에 배치되도록, 기판(21)의 표면 상에 적재된다.
또한, 덮개(24)의 제1 오목부(37) 내에는, 예를 들어 세라믹 등의 유전체를 포함하는 오목형 칩 커버체(16)가 배치되어 있다. 따라서 보다 상세하게는, 반도체 칩(11)은 칩 마운트 플레이트(15)와 함께, 기체(21)의 표면, 회로 기판(23)의 관통 구멍(28)의 측면, 및 칩 커버체(16)에 의하여 대략 둘러싸이는 공간 S2 내에 배치되도록, 기판(21)의 표면 상에 적재된다.
이와 같이 적재된 반도체 칩(11)은, 회로 기판(23)의 입력용 신호 선로(22a)의 타단부와, 예를 들어 와이어(13) 등의 접속 도체에 의하여 전기적으로 접속됨과 함께, 회로 기판(23)의 출력용 신호 선로(22b)의 일단부와, 예를 들어 와이어(13) 등의 접속 도체에 의하여 전기적으로 접속된다.
이와 같이 밀리파대용 반도체 패키지(20)에 반도체 칩(11)이 실장됨으로써 구성되는 밀리파대용 반도체 장치(10)에 있어서, 도 6의 화살표 IN 방향에서 제1 도파관(12a) 내에 밀리파가 입력되면, 그 밀리파는 제1 도파관(12a) 내를 도파되어, 제1 도파관(12a) 내에 삽입 배치된 입력용 신호 선로(22a)에 있어서 수신된다.
수신된 밀리파는 입력용 신호 선로(22a)를 통하여 반도체 칩(11)에 입력되어, 반도체 칩(11) 내에서 원하는 신호 처리(예를 들어 전력 증폭)가 이루어진다.
신호 처리가 이루어진 밀리파가 반도체 칩(11)으로부터 출력용 신호 선로(22b)에 출력되면, 그 밀리파는 출력용 신호 선로(22b)로부터 제2 도파관(12b) 내에 송신된다. 제2 도파관(12b) 내에 송신된 밀리파는, 제2 도파관(12b) 내를 도파되어 도 6의 화살표 OUT 방향으로 출력된다.
이상에 설명한 제1 실시예에 따른 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)에 의하면, 밀리파를 도파하는 도파관(12a, 12b)이 밀리파대용 반도체 패키지(20)에 내장되기 때문에, 예를 들어 입출력용 신호 선로(22a, 22b)와 도파관(12a, 12b)의 상대 위치가 변화하는 것이 억제되어, 재현성이 우수한 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)를 제공할 수 있다.
또한, 입출력용 신호 선로(22a, 22b)와 도파관(12a, 12b)의 상대 위치가, 예를 들어 0.5㎜ 어긋나기만 해도, 밀리파는 3㏈ 정도(절반 정도)의 전력이 손실된다. 따라서 재현성이 우수하고, 따라서, 예를 들어 입출력용 신호 선로(22a, 22b)를 도파관(12a, 12b)에 대하여 원하는 위치에 고정밀도로 배치할 수 있는 것은, 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)에 있어서는 극히 중요하다.
또한, 제1 실시예에 따른 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)에 의하면, 밀리파를 도파하는 도파관(12a, 12b)의 내면에 평탄화막(26a, 27a, 35a, 36a)이 형성되어 있기 때문에, 평탄도가 떨어지는 저렴한 주조 방법을 사용하여 제1, 제2 금속 블록인 금속 부품을 제조하더라도, 도파되는 밀리파의 손실을 적게 할 수 있어, 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)를 저렴하게 제공할 수 있다.
또한, 제1 실시예에 따른 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)에 의하면, 기체(21)에 형성되어, 도파관(12a, 12b)의 주체를 구성하는 제1, 제2 관통 구멍(26, 27)은, 표면(21a)으로부터 측면(21b, 21c)를 향하여 기체(21)를 관통한다. 따라서, 기체(21)의 이면을 방열 핀 등의 냉각 기구에 고정할 수 있다. 이 결과, 방열성을 향상시킬 수도 있다.
(제2 실시예)
제2 실시예에 따른 밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치는, 도파관을 구성하는 관통 구멍이 제1 금속 블록인 덮개에 형성되고, 도파관을 구성하는 비관통 구멍이 제2 금속 블록인 기체에 형성되는 점에 있어서, 제1 실시예에 따른 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)와 상이하다. 이하에, 제2 실시예에 따른 밀리파대용 반도체 패키지 및 밀리파대용 반도체 장치에 대하여 설명한다. 또한, 제1 실시예에 따른 밀리파대용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)와 동일한 구성에 대해서는 동일 부호를 붙임과 함께, 설명을 생략한다.
도 7a는, 제2 실시예에 따른 밀리파대용 반도체 패키지(60)의 기체(61)를 비스듬히 상방에서 보았을 경우의 모식적인 사시도이다. 또한 도 7a는, 도 7b의 일점쇄선 A-A'을 따라 도시하는 기체(61)의 모식적인 단면도이다.
도 7a 및 도 7b에 도시한 바와 같이, 직육면체형 제2 금속 블록인 기체(61)에는, 표면으로부터 이면 방향을 향하여 소정 거리만큼 연장되어, 기체(61)를 관통하지 않도록 제1 비관통 구멍(62) 및 제2 비관통 구멍(63)이 형성되어 있다. 이 비관통 구멍(62, 63)은 각각, 후술하는 덮개(64)의 관통 구멍(65, 66)과 함께, 밀리파를 도파하는 도파관(51)을 구성한다.
또한, 제1 비관통 구멍(62) 및 제2 비관통 구멍(63)에 있어서의 소정 거리란, 기체(61)의 표면 상에 회로 기판(23)이 적재되었을 때, 회로 기판(23)의 표면에서 비관통 구멍(62, 63)의 저면까지의 거리 L1(도 9)이, λ/4(단, λ는 사용되는 밀리파의 파장임)로 되는 거리를 의미한다.
또한, 이상에 설명한 기체(61)의 비관통 구멍(62, 63)의 내면에도, 제1 실시예에 따른 밀리파대용 반도체 패키지(20)의 기체(21)과 마찬가지의 이유에 의하여, 평탄화막(62a, 63a)이 형성되어 있다. 평탄화막(62a, 63a)을 형성함으로써, 비관통 구멍(62, 63)의 내면 표면 조도를, 평탄화막(62a, 63a)이 형성되어 있지 않은 경우와 비교하여 1/10 정도까지 저감시킬 수 있다.
도 8a는, 제2 실시예에 따른 밀리파대용 반도체 패키지(60)의 덮개(64)를 비스듬히 상방에서 보았을 경우의 모식적인 사시도이다. 또한 도 8b는, 도 8a의 일점쇄선 C-C'을 따라 도시하는 덮개(64)의 모식적인 단면도이다.
직육면체형 제1 금속 블록인 덮개(64)에는, 이면(64a)으로부터 측면(64b, 64c)을 향하여 덮개(64)를 관통하는 L자형 제1 관통 구멍(65) 및 제2 관통 구멍(66)이 각각 형성되어 있다. 제1 관통 구멍(65)은 이면(64a)으로부터 제1 측면(64b)을 향하여 덮개(64)를 관통하고, 제2 관통 구멍(66)은 이면(64a)으로부터 제1 측면(64b)에 대향하는 제2 측면(64c)을 향하여 덮개(64)를 관통하도록 형성되어 있다. 이 관통 구멍(65, 66)은 각각, 기체(61)의 비관통 구멍(62, 63)과 함께, 밀리파를 도파하는 도파관(51)을 구성한다.
각각의 관통 구멍(65, 66)은 각각, 도 8a에 도시한 바와 같이 그 단면이 가로로 긴 형상인, 소위 E 벤드형 관통 구멍이지만, 관통 구멍(65, 66)은 각각, 단면 형상이 세로로 긴 형상인, 소위 H 벤드형 관통 구멍이어도 된다.
이상에 설명한 덮개(64)의 관통 구멍(65, 66)의 내면에도, 제1 실시예에 따른 밀리파대용 반도체 패키지(20)의 덮개(24)과 마찬가지의 이유에 의하여, 평탄화막(65a, 66a)이 형성되어 있다. 평탄화막(65a, 66a)을 형성함으로써, 관통 구멍(65, 66)의 내면 표면 조도를, 평탄화막(65a, 66a)이 형성되어 있지 않은 경우와 비교하여 1/10 정도까지 저감시킬 수 있다.
도 9는, 상술한 기체(61) 및 덮개(64)를 갖는 밀리파대용 반도체 패키지(60)에 반도체 칩(11)이 탑재된 밀리파대용 반도체 장치(50)를 도시하는, 도 7b 및 도 8b에 대응하는 단면도이다.
도 9에 도시한 바와 같이 회로 기판(23)은, 이 이면에 형성된 이면 도파 영역(33)이, 기체(61)의 제1 비관통 구멍(62) 및 제2 비관통 구멍(63)의 상단부 상에 배치되고, 회로 기판(23) 이면의 제2 접지 패턴(32)이 기체(61)의 표면에 접촉하도록, 기체(61)의 표면 상에 적재된다. 또한 덮개(64)는, 제1 관통 구멍(65) 및 제2 관통 구멍(66)이 회로 기판(23)의 표면 도파 영역(31) 상에 배치되고, 이면(64a)이 회로 기판(23) 표면의 제1 접지 패턴(30)에 접촉하도록, 회로 기판(23) 상에 적재된다.
그리고, 기체(61), 회로 기판(23) 및 덮개(64)의 각각에는, 도 1 및 도 2와 마찬가지로 각각을 관통하는 나사 구멍(14)(도 7a, 도 7a)이 형성되어 있으며, 이들 나사 구멍(14)에 고정용의 나사를 삽입함으로써, 기체(61), 회로 기판(23) 및 덮개(64)는 서로 고정된다.
이와 같이 구성된 밀리파대용 반도체 패키지(60)에 있어서, 기체(61)의 제1 비관통 구멍(62)과 덮개(64)의 제1 관통 구멍(65)은, 내부에 회로 기판(23)의 표면 도파 영역(31) 및 이면 도파 영역(33)을 포함하는 제1 도파관(51a)을 구성한다. 마찬가지로 기체(61)의 제2 비관통 구멍(63)과 덮개(64)의 제2 관통 구멍(66)은, 내부에 회로 기판(23)의 표면 도파 영역(31) 및 이면 도파 영역(33)을 포함하는 제2 도파관(51b)을 구성한다.
또한, 이와 같이 구성된 밀리파대용 반도체 패키지(60)에 있어서, 회로 기판(23)의 입출력용 신호 선로(22a, 22b)는 각각, 이러한 도파관(51a, 51b) 내에 L2=λ/4(단, λ는 사용되는 밀리파의 파장임)만큼 삽입된 상태로 되어, 자기 단극자 안테나로서 기능한다.
이상에 설명한 밀리파대용 반도체 패키지(60) 내에는, 제1 실시예에 따른 밀리파대용 반도체 장치(10)와 마찬가지로, 밀리파에 있어서 동작하는 반도체 칩(11)이 실장되어 있다.
이와 같이 밀리파대용 반도체 패키지(60)에 반도체 칩(11)이 실장됨으로써 구성되는 밀리파대용 반도체 장치(50)에 있어서, 도 9의 화살표 IN 방향에서 제1 도파관(51a) 내에 밀리파가 입력되면, 그 밀리파는 제1 도파관(51a) 내를 도파되어, 제1 도파관(51a) 내에 삽입 배치된 입력용 신호 선로(22a)에 있어서 수신된다.
수신된 밀리파는 입력용 신호 선로(22a)를 통하여 반도체 칩(11)에 입력되어, 반도체 칩(11) 내에서 원하는 신호 처리(예를 들어 전력 증폭)이 이루어진다.
신호 처리가 이루어진 밀리파가 반도체 칩(11)으로부터 출력용 신호 선로(22b)에 출력되면, 그 밀리파는 출력용 신호 선로(22b)로부터 제2 도파관(51b) 내에 송신된다. 제2 도파관(51b) 내에 송신된 밀리파는, 제2 도파관(51b) 내를 도파되어 도 9의 화살표 OUT 방향으로 출력된다.
이상에 설명한 제2 실시예에 따른 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)에 있어서도, 밀리파를 도파하는 도파관(51a, 51b)이 밀리파대용 반도체 패키지(60)에 내장되기 때문에, 재현성이 우수한 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)를 제공할 수 있다.
또한, 제2 실시예에 따른 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)에 있어서도, 밀리파를 도파하는 도파관(51a, 51b)의 내면에 평탄화막(62a, 63a, 65a, 66a)이 형성되어 있기 때문에, 도파되는 밀리파의 손실을 적게 할 수 있는 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)를 제공할 수 있다.
또한, 제2 실시예에 따른 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)에 있어서는, 도파관(51a, 51b)의 주체를 구성하는 제1, 제2 관통 구멍(65, 66)은 덮개(64)에 형성되어 있다. 따라서, 기체(61)의 이면을 방열 핀 등의 냉각 기구에 고정할 수 있다. 이 결과, 방열성을 향상시킬 수도 있다.
또한, 제2 실시예에 따른 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)에 의하면, 도파관(51a, 51b)의 주체를 구성하는 제1, 제2 관통 구멍(65, 66)은 덮개(64)에 형성되어 있다. 따라서, 방열성이 더 우수한 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)를 제공할 수 있다.
즉, 제1 실시예에 있어서 설명한 바와 같이, 도파관(12a, 12b)의 주체를 구성하는 제1, 제2 관통 구멍(26, 27)을 기체(21)에 형성하고, 제1, 제2 비관통 구멍(35, 36)을 덮개(24)에 형성하더라도, 도파관(12a, 12b)이 내장된 밀리파용 반도체 패키지(20) 및 밀리파대용 반도체 장치(10)를 제공할 수 있다. 그러나, 반도체 칩(11)에 있어서 발생하는 열의 방열판으로서도 작용하는 기체(21)에, 도파관의 주체를 구성하는 제1, 제2 관통 구멍(26, 27)을 형성하면, 제1, 제2 관통 구멍(26, 27)이 방열 경로를 제한하여 방열성이 열화된다.
이에 비하여, 제2 실시예와 같이 도파관(51a, 51b)의 주체를 구성하는 제1, 제2 관통 구멍(65, 66)을 덮개(64)에 형성함으로써, 관통 구멍(65, 66)보다 체적이 작은 제1, 제2 비관통 구멍(62, 63)을 기체(61)에 형성할 수 있으며, 제1 실시예의 경우와 비교하여 도파관(51a, 51b)을 구비하는 것에 의한 방열 경로의 제한을 완화할 수 있다. 따라서, 방열성이 더 우수한 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)를 제공할 수 있다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
예를 들어, 제2 실시예에 있어서 제1, 제2 관통 구멍(65', 66')은, 도 10a 및 도 10b에 도시한 바와 같이, 이면(64a)으로부터 표면(64d)을 향하여 덮개(64')를 관통하도록 형성되어도 된다. 또한, 관통 구멍(65', 66')에는 평탄화막(65a', 66a')이 형성되어 있으며, 이것에 의하여 관통 구멍(65', 66')의 내면의 표면 조도를, 평탄화막(65a', 66a')이 형성되어 있지 않은 경우와 비교하여 1/10 정도까지 저감시킬 수 있는 점은, 제2 실시예의 덮개(64)와 마찬가지이다. 이와 같이 제1, 제2 관통 구멍(65', 66')을 형성하였을 경우에도, 제2 실시예에 따른 밀리파대용 반도체 패키지(60) 및 밀리파대용 반도체 장치(50)와 마찬가지의 효과를 얻을 수 있다.

Claims (20)

  1. 밀리파대용 반도체 패키지로서,
    각각의 내면에 평탄화막이 형성된 제1 관통 구멍 및 제2 관통 구멍을 갖는 제1 금속 블록과,
    각각의 내면에 평탄화막이 형성된 제1 비관통 구멍 및 제2 비관통 구멍을 갖는 제2 금속 블록과,
    상기 제1 금속 블록과 상기 제2 금속 블록 사이에 배치되고, 표면에 입력용 신호 선로 및 출력용 신호 선로가 형성된 회로 기판
    을 구비하고,
    상기 제1 금속 블록 및 상기 제2 금속 블록은, 상기 제1 비관통 구멍 및 상기 제1 관통 구멍이 제1 도파관을 구성하고, 상기 제2 비관통 구멍 및 상기 제2 관통 구멍이 제2 도파관을 구성하도록 배치되는, 밀리파대용 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 금속 블록 및 상기 제2 금속 블록은 각각, 모래 주형 또는 석고 주형을 사용한 주조법에 의하여 제조된 것인, 밀리파대용 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1, 제2 관통 구멍의 내면에 형성된 상기 평탄화막 및 상기 제1, 제2 비관통 구멍의 내면에 형성된 상기 평탄화막은 각각, Ag 나노 입자를 포함하는, 밀리파대용 반도체 패키지.
  4. 제1항에 있어서,
    상기 입력용 신호 선로의 한쪽 단부는 상기 제1 도파관 내에 λ/4의 길이만큼 삽입됨과 함께,
    상기 출력용 신호 선로의 한쪽 단부는 상기 제2 도파관 내에 λ/4의 길이만큼 삽입되는, 밀리파대용 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 비관통 구멍은, 이 저면이 상기 입력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있음과 함께,
    상기 제2 비관통 구멍은, 이 저면이 상기 출력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되게 형성되어 있는, 밀리파대용 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 금속 블록은 이 표면 상에 상기 회로 기판이 배치되는 기체(基體)이고,
    상기 제2 금속 블록은 상기 회로 기판 상에 배치되는 덮개인, 밀리파대용 반도체 패키지.
  7. 제6항에 있어서,
    상기 기체의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은 각각, 표면으로부터 측면을 향하여 상기 기체를 관통하는 L자형 관통 구멍인, 밀리파대용 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 금속 블록은 상기 회로 기판 상에 배치되는 덮개이고,
    상기 제2 금속 블록은 이 표면 상에 상기 회로 기판이 배치되는 기체인, 밀리파대용 반도체 패키지.
  9. 제8항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은 각각, 이면으로부터 측면을 향하여 상기 덮개를 관통하는 L자형 관통 구멍인, 밀리파대용 반도체 패키지.
  10. 제8항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은 각각, 이면으로부터 표면을 향하여 상기 덮개를 관통하는 관통 구멍인, 밀리파대용 반도체 패키지.
  11. 밀리파대용 반도체 장치로서,
    각각의 내면에 평탄화막이 형성된 제1 관통 구멍 및 제2 관통 구멍을 갖는 제1 금속 블록과,
    각각의 내면에 평탄화막이 형성된 제1 비관통 구멍 및 제2 비관통 구멍을 갖는 제2 금속 블록과,
    상기 제1 금속 블록과 상기 제2 금속 블록 사이에 배치되고, 일부에 관통 구멍을 갖고, 표면에 입력용 신호 선로 및 출력용 신호 선로가 형성된 회로 기판과,
    상기 회로 기판의 관통 구멍 내에 배치되고, 상기 입력용 신호 선로 및 상기 출력용 신호 선로에 전기적으로 접속된 반도체 칩
    을 구비하고,
    상기 제1 금속 블록 및 상기 제2 금속 블록은, 상기 제1 비관통 구멍 및 상기 제1 관통 구멍이 제1 도파관을 구성하고, 상기 제2 비관통 구멍 및 상기 제2 관통 구멍이 제2 도파관을 구성하도록 배치되는, 밀리파대용 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 금속 블록 및 상기 제2 금속 블록은 각각, 모래 주형 또는 석고 주형을 사용한 주조법에 의하여 제조된 것인, 밀리파대용 반도체 장치.
  13. 제11항에 있어서,
    상기 제1, 제2 관통 구멍의 내면에 형성된 상기 평탄화막 및 상기 제1, 제2 비관통 구멍의 내면에 형성된 상기 평탄화막은 각각, Ag나노 입자를 포함하는, 밀리파대용 반도체 장치.
  14. 제11항에 있어서,
    상기 입력용 신호 선로의 한쪽 단부는 상기 제1 도파관 내에 λ/4의 길이만큼 삽입됨과 함께,
    상기 출력용 신호 선로의 한쪽 단부는 상기 제2 도파관 내에 λ/4의 길이만큼 삽입되는, 밀리파대용 반도체 장치.
  15. 제11항에 있어서,
    상기 제1 비관통 구멍은, 이 저면이 상기 입력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있음과 함께,
    상기 제2 비관통 구멍은, 이 저면이 상기 출력용 신호 선로로부터 하방으로 λ/4의 길이만큼 이격된 위치에 배치되도록 형성되어 있는, 밀리파대용 반도체 장치.
  16. 제11항에 있어서,
    상기 제1 금속 블록은 이 표면 상에 상기 회로 기판이 배치되는 기체이고,
    상기 제2 금속 블록은 상기 회로 기판 상에 배치되는 덮개인, 밀리파대용 반도체 장치.
  17. 제16항에 있어서,
    상기 기체의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은 각각, 표면으로부터 측면을 향하여 상기 기체를 관통하는 L자형 관통 구멍인, 밀리파대용 반도체 장치.
  18. 제11항에 있어서,
    상기 제1 금속 블록은 상기 회로 기판 상에 배치되는 덮개이고,
    상기 제2 금속 블록은 이 표면 상에 상기 회로 기판이 배치되는 기체인, 밀리파대용 반도체 장치.
  19. 제18항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은 각각, 이면으로부터 측면을 향하여 상기 덮개를 관통하는 L자형 관통 구멍인, 밀리파대용 반도체 장치.
  20. 제18항에 있어서,
    상기 덮개의 상기 제1 관통 구멍 및 상기 제2 관통 구멍은 각각, 이면으로부터 표면을 향하여 상기 덮개를 관통하는 관통 구멍인, 밀리파대용 반도체 장치.
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