KR20150083426A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR20150083426A
KR20150083426A KR1020140193424A KR20140193424A KR20150083426A KR 20150083426 A KR20150083426 A KR 20150083426A KR 1020140193424 A KR1020140193424 A KR 1020140193424A KR 20140193424 A KR20140193424 A KR 20140193424A KR 20150083426 A KR20150083426 A KR 20150083426A
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carbon film
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고이치 야츠다
다카아키 츠노무라
다카시 하야카와
히로마사 모치키
가즈히데 하세베
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도쿄엘렉트론가부시키가이샤
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Abstract

희생막과 다른 물질의 막의 적층 구조를 형성한 후, 건식의 제거 수단에 의해 제거할 수 있는 희생막을 이용한 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
기판의 한쪽 면측에 절연막을 형성하는 절연막 형성 공정과,
상기 절연막 형성 공정에서 형성된 절연막 상에 카본막을 형성하는 카본막 형성 공정과,
상기 절연막 형성 공정 및 상기 카본막 형성 공정을 복수회 반복하여, 상기 기판의 한쪽 면측에 상기 절연막과 상기 카본막이 교대로 복수층 적층된 절연막-카본막 적층체를 형성하는 절연막-카본막 적층체 형성 공정과,
상기 절연막-카본막 적층체를 구성하는 상기 카본막을 제거하는 카본막 제거 공정과,
상기 카본막 제거 공정에서 상기 카본막이 제거된 영역에 전극막을 형성하고, 상기 절연막과 상기 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정
을 포함하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것이다.
최근 반도체 장치의 분야에서는, 리소그래피 기술의 한계에 제약되지 않고 고집적화를 달성하는 방법으로서, 적층형의 반도체 장치가 주목받고 있다.
예컨대 특허문헌 1에는, 기판 상에 층간 절연막 및 희생막을 복수층 서로 교대로 형성하고, 희생막을 습식 에칭 공정을 통하여 제거한 후, 희생막을 제거한 부분에 터널 산화막, 전하 트랩막이나, 도전 물질을 배치하는 수직 반도체 소자의 제조방법이 개시되어 있다.
특허문헌 1 : 일본 특허 공개 제2009-117843호 공보
그러나, 특허문헌 1에 개시된 수직 반도체 소자의 제조방법에 의하면 희생막을 전부 습식 에칭에 의해 제거할 필요가 있고, 습식 에칭을 행했을 때에 에칭액의 표면 장력에 의해 층간 절연막이 휘어질 우려가 있다. 층간 절연막이 휘어지면, 층간 거리를 일정하게 유지할 수 없기 때문에, 그 후의 프로세스에 있어서 층간에 도전 물질 등을 균일하게 공급할 수 없어, 수율의 저하 등의 문제가 생길 우려가 있었다.
본 발명은 상기 종래 기술이 갖는 문제를 감안하여, 희생막과 다른 물질의 막의 적층 구조를 형성한 후, 건식의 제거 수단에 의해 제거할 수 있는 희생막을 이용한 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명은, 기판의 한쪽 면측에 절연막을 형성하는 절연막 형성 공정과,
상기 절연막 형성 공정에서 형성된 절연막 상에 카본막을 형성하는 카본막 형성 공정과,
상기 절연막 형성 공정 및 상기 카본막 형성 공정을 복수회 반복하여, 상기 기판의 한쪽 면측에 상기 절연막과 상기 카본막이 교대로 복수층 적층된 절연막-카본막 적층체를 형성하는 절연막-카본막 적층체 형성 공정과,
상기 절연막-카본막 적층체를 구성하는 상기 카본막을 제거하는 카본막 제거 공정과,
상기 카본막 제거 공정에서 상기 카본막이 제거된 영역에 전극막을 형성하고, 상기 절연막과 상기 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정
을 갖는 반도체 장치의 제조방법을 제공한다.
본 발명에 의하면, 희생막과 다른 물질의 막의 적층 구조를 형성한 후, 건식의 제거 수단에 의해 제거할 수 있는 희생막을 이용한 반도체 장치의 제조방법을 제공할 수 있다.
도 1은 본 발명에 따른 제1 실시형태에서의 절연막-카본막 적층체의 설명도.
도 2는 실리콘막을 형성한 경우의 도 1의 일부 확대도.
도 3A는 본 발명에 따른 제1 실시형태에서의 트렌치 형성 공정의 설명도.
도 3B는 본 발명에 따른 제1 실시형태에서의 트렌치 형성 공정의 설명도.
도 4A는 본 발명에 따른 제1 실시형태에서의 메모리 스트링스 형성 공정의 설명도.
도 4B는 본 발명에 따른 제1 실시형태에서의 메모리 스트링스 형성 공정의 설명도.
도 4C는 본 발명에 따른 제1 실시형태에서의 메모리 스트링스 형성 공정의 설명도.
도 5A는 본 발명에 따른 제1 실시형태에서의 전극 형성 공정의 설명도.
도 5B는 본 발명에 따른 제1 실시형태에서의 전극 형성 공정의 설명도.
도 5C는 본 발명에 따른 제1 실시형태에서의 전극 형성 공정의 설명도.
도 5D는 본 발명에 따른 제1 실시형태에서의 전극 형성 공정의 설명도.
도 6은 본 발명에 따른 제1 실시형태에서의 메모리 스트링스 사이 절연막 형성후의 반도체 장치의 구성 설명도.
도 7A는 본 발명에 따른 제1 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 7B는 본 발명에 따른 제1 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 7C는 본 발명에 따른 제1 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 8은 본 발명에 따른 제1 실시형태에서의 워드라인 컨택트부에 절연막을 형성한 후의 반도체 장치의 구성 설명도.
도 9A는 본 발명에 따른 제2 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 9B는 본 발명에 따른 제2 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 9C는 본 발명에 따른 제2 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 9D는 본 발명에 따른 제2 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 10은 본 발명에 따른 제2 실시형태에서의 워드라인 컨택트부에 절연막을 형성한 후의 반도체 장치의 구성 설명도.
도 11A는 본 발명에 따른 제2 실시형태에서의 전극 형성 공정 및 메모리 스트링스 사이 절연막 형성 공정의 설명도.
도 11B는 본 발명에 따른 제2 실시형태에서의 전극 형성 공정 및 메모리 스트링스 사이 절연막 형성 공정의 설명도.
도 12는 본 발명에 따른 제3 실시형태에서의 전극막-카본막 적층체의 설명도.
도 13은 본 발명에 따른 제3 실시형태에서의 메모리 스트링스 형성후의 반도체 장치의 구성 설명도.
도 14는 본 발명에 따른 제3 실시형태에서의 메모리 스트링스 사이 절연막 형성후의 반도체 장치의 구성 설명도.
도 15A는 본 발명에 따른 제3 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 15B는 본 발명에 따른 제3 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 15C는 본 발명에 따른 제3 실시형태에서의 워드라인 컨택트부 형성 공정의 설명도.
도 16A는 본 발명에 따른 제3 실시형태에서의 카본막 제거 공정의 설명도.
도 16B는 본 발명에 따른 제3 실시형태에서의 카본막 제거 공정의 설명도.
도 17A는 본 발명에 따른 제3 실시형태에서의 절연막 형성 공정의 설명도.
도 17B는 본 발명에 따른 제3 실시형태에서의 절연막 형성 공정의 설명도.
이하, 본 발명을 실시하기 위한 형태에 관해 도면을 참조하여 설명하지만, 본 발명은 하기 실시형태에 제한되지 않고, 본 발명의 범위를 일탈하지 않고 하기 실시형태에 여러가지 변형 및 치환을 가할 수 있다.
[제1 실시형태]
본 실시형태에서는, 반도체 장치의 제조방법의 일구성예에 관해 설명한다. 또, 본 실시형태에서는, 반도체 장치로서 NAND형 플래시메모리를 제조하는 경우를 예로 설명하지만, 이러한 형태에 한정되는 것은 아니며, 적층형의 반도체 장치 전반에 적용할 수 있다.
본 실시형태의 반도체 장치의 제조방법은 이하의 공정을 가질 수 있다.
기판의 한쪽 면측에 절연막을 형성하는 절연막 형성 공정.
절연막 형성 공정에서 형성된 절연막 상에 카본막을 형성하는 카본막 형성 공정.
절연막 형성 공정 및 카본막 형성 공정을 복수회 반복하여, 기판의 한쪽 면측에 절연막과 카본막이 교대로 복수층 적층된 절연막-카본막 적층체를 형성하는 절연막-카본막 적층체 형성 공정.
절연막-카본막 적층체를 구성하는 카본막을 제거하는 카본막 제거 공정.
카본막 제거 공정에서 카본막이 제거된 영역에 전극막을 형성하고, 절연막과 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정.
우선, 절연막 형성 공정, 카본막 형성 공정 및 절연막-카본막 적층체 형성 공정의 각 공정에 관해 도 1, 도 2를 이용하여 이하에 설명한다. 도 1은, 절연막-카본막 적층체 형성 공정후, 기판 상에 절연막-카본막 적층체가 형성된 상태의 절연막-카본막 적층체의 적층 방향과 평행한 면에서의 단면도를 나타내고 있다. 도 2는 후술하는 실리콘막을 형성한 경우의 도 1의 일부 확대도를 나타내고 있다.
본 실시형태의 반도체 장치의 제조방법에 적용하는 기판(11)에 관해 설명한다. 기판(11)에 관해서는 특별히 한정되는 것은 아니지만, 예컨대 벌크 단결정 기판이나, 단결정 SOI 기판 등을 이용할 수 있다. 또한, 예컨대 반도체 메모리를 형성하는 경우, 기판 상에 메모리 스트링스를 배치하고, 또한 기판의 임의의 일단부측에, 적층한 워드라인과의 컨택트부를 형성할 수 있다. 이 때문에, 도 1에 나타낸 바와 같이, 기판(11)의 일부에 관해서는, 그 상부에 메모리 스트링스를 배치하는 메모리 스트링스 영역(X)으로 하고, 또한 기판(11)의 일부에 관해서는 워드라인의 컨택트부를 설치하는 워드라인 컨택트부 영역(Y)으로 할 수 있다.
그리고, 메모리 스트링스를 배치하는 메모리 스트링스 영역(X)에 있어서는 소정의 도전형 불순물을 주입하여 활성화시킴으로써, 소스 영역(111)을 형성할 수 있다. 소스 영역(111)은 예컨대 p형으로 할 수 있다.
또한, 워드라인 컨택트부 영역(Y) 등에 필요에 따라서 도시하지 않은 주변 회로(페리페럴) 등을 형성해 놓을 수도 있다.
그리고, 본 실시형태의 반도체 장치의 제조방법에 있어서는, 절연막 형성 공정을 실시할 수 있다. 절연막(12a)은 기판(11)의 한쪽 면측에 형성할 수 있다. 또, 제1 층째의 절연막(12a)은 기판(11) 상에 형성할 수 있다. 또한, 절연막-카본막 적층체 형성 공정에서 형성하는 제2 층째 이후의 절연막(12b∼12h)은, 도 1에 나타낸 바와 같이 카본막(13a∼13g) 상에 형성할 수 있다.
절연막 형성 공정에서 형성하는 절연막(12a)의 재료는 특별히 한정되는 것은 아니지만, 예컨대 실리콘산화막인 것이 바람직하다.
절연막(12a)의 성막 방법은 특별히 한정되는 것은 아니며, 성막하는 막의 재료나 막두께 등에 따라서 임의로 선택할 수 있다. 절연막(12a)이 실리콘산화막인 경우, 예컨대 실리콘을 포함하는 가스와 산화제를 포함하는 가스를 동시에 공급하면서 성막하는 소위 CVD(Chemical Vapor Deposition)법이 채택되어도 좋다. CVD로는, 열 CVD법이나 플라즈마 CVD법 등을 이용할 수 있다. 성막시의 온도는 성막할 때에 이용하는 실리콘을 포함하는 가스의 종류 등에 따라 임의로 선택할 수 있고, 특별히 한정되는 것은 아니지만, 예컨대 300℃ 이상 800℃ 이하에서 성막하는 것이 바람직하다. 특히 400℃ 이상 700℃ 이하에서 성막하는 것이 보다 바람직하다.
또한, 절연막(12a)으로서 실리콘산화막을 성막하는 경우, CVD법 이외에도, 실리콘을 포함하는 가스와 산화제를 포함하는 가스를 교대로 공급하면서 성막하는 소위 ALD(Atomic Layer Deposition)법 또는 MLD(Molecular Layer Deposition)법이 채택되어도 좋다. ALD(또는 MLD)법의 예로는, 처리 온도를 실온(25℃)∼400℃로 한 플라즈마 ALD(또는 MLD)법, 또는 ALD(또는 MLD)법을 들 수 있다.
절연막으로서 실리콘산화막을 성막할 때의 절연막 형성 공정에서 이용하는 실리콘을 포함하는 가스는 특별히 한정되는 것은 아니지만, 예컨대 디클로로실란 등의 각종 실란 가스를 이용할 수 있다. 또한, 산화제로서 N2O(아산화질소), 산소 등을 이용할 수 있다.
절연막 형성 공정에 있어서 형성하는 절연막(12a)의 막두께는 특별히 한정되는 것은 아니며, 임의로 선택할 수 있지만, 예컨대 10 nm 이상 50 nm 이하가 되도록 성막하는 것이 바람직하고, 20 nm 이상 40 nm 이하가 되도록 성막하는 것이 보다 바람직하다.
또, 후술하는 절연막-카본막 적층체 형성 공정에서 형성하는 절연막(12b∼12h)에 관해서도 절연막(12a)과 동일하게 구성할 수 있다. 즉 절연막(12b∼12h)은, 절연막(12a)과 동일한 재료로 하고, 성막 방법, 성막 조건도 절연막(12a)의 경우와 동일하게 할 수 있다. 또한, 절연막(12b∼12h)에 관해서도 막두께는 상기 범위인 것이 바람직하다.
다음으로 카본막 형성 공정에 관해 설명한다.
카본막 형성 공정에서는, 절연막 형성 공정에서 형성한 절연막(12a) 상에 카본막(13a)를 형성할 수 있다. 또한, 후술하는 절연막-카본막 적층체 형성 공정에서 형성하는 제2 층째 이후의 카본막(13b∼13g)은, 도 1에 나타낸 바와 같이 절연막(12b∼12g) 상에 형성할 수 있다. 카본막으로는, 예컨대 비정질 카본막을 형성할 수 있다.
카본막(13a)의 성막 방법은 특별히 한정되는 것은 아니지만, 예컨대 열 CVD법이나 플라즈마 CVD법에 의해 성막할 수 있다. 또한, 플라즈마 ALD법이나 플라즈마 MLD법을 이용하여 성막할 수도 있다.
카본막 형성 공정에서의 성막시의 온도 등의 조건은 특별히 한정되지 않지만, 카본막의 성막 온도를 500℃ 이상 900℃ 이하로 하는 것이 바람직하고, 600℃ 이상 800℃ 이하로 하는 것이 보다 바람직하다. 이것은, 카본막의 성막시의 온도를 예컨대 전술한 바와 같이 500℃ 이상으로 함으로써, 예컨대 절연막 형성 공정이나, 후술하는 메모리 스트링스의 채널을 형성할 때의 성막 조건(성막 온도)에 대하여 충분한 내열성을 갖출 수 있기 때문이다. 이 때문에, 후술하는 절연막-카본막 적층체 형성 공정에 있어서 절연막을 형성할 때 등의 온도에서 카본막이 손상을 받을 우려를 저감할 수 있다. 단, 성막 온도를 지나치게 높게 하면 카본막을 성막할 수 없는 경우나, 기판 등의 다른 부재에 악영향을 미치는 경우가 있기 때문에, 900℃ 이하로 하는 것이 바람직하고, 800℃ 이하로 하는 것이 보다 바람직하다.
카본막 형성 공정에 있어서 이용하는 가스는 특별히 한정되는 것은 아니지만, 탄소를 함유 가스, 예컨대 에틸렌(C2H4) 가스, 프로필렌(C3H6) 가스 등을 바람직하게 이용할 수 있다.
또한, 절연막과 카본막은 밀착성이 낮은 경우가 있다. 그리고, 카본막을 성막한 후, 후술하는 바와 같이 절연막을 더 성막하는 경우, 절연막을 성막할 때의 분위기에 의해 카본막의 막두께가 감소해 버리는 경우가 있다.
따라서, 카본막 형성 공정을 실시하기 전, 및, 카본막 형성 공정을 실시한 후에 실리콘막을 형성하는 실리콘막 형성 공정을 더 갖는 것이 바람직하다. 즉, 절연막 형성 공정의 후, 카본막 형성 공정을 실시하기 전, 및, 카본막 형성 공정을 실시한 후에 계속하여 실리콘막(시드층)을 형성하는 실리콘막 형성 공정을 실시하는 것이 바람직하다.
이 경우, 예컨대, 도 2에 나타낸 바와 같이, 기판(11) 상에 형성된 절연막(12a) 상에 실리콘막(21a)을 통해 카본막(13a)이 배치되고, 카본막(13a) 상에는 실리콘막(21b)을 통해 절연막(12b)이 더 배치되게 된다. 또, 도 2에서는 절연막(12b)보다 위의 층에 관해서는 기재를 생략하고 있지만, 다른 카본막을 형성할 때에도, 카본막의 상하, 즉 카본막과 절연막 사이에는 동일하게 실리콘막을 배치한 구성으로 할 수 있다.
이와 같이 실리콘막(21a, 21b)을 형성함으로써, 절연막(12a, 12b)과 카본막(13a)의 밀착성을 향상시킬 수 있다.
또한, 카본막의 상면에 절연막을 형성할 때에 카본막의 막두께가 감소하는 것은, 절연막을 성막할 때에 이용하는 산화제 중의 산소나 산소 라디칼이 카본막 표면에 접촉하여, CO나 CO2가 되어 휘발하기 때문이라고 생각된다. 이 때문에, 카본막(13a)의 표면에 실리콘막(21b)을 배치함으로써, 카본막(13a)과 산소나 산소 라디칼이 직접 접촉하는 것을 억제할 수 있어, 카본막(13a)의 휘발을 억제하고, 카본막(13a)의 막두께 감소를 억제할 수 있다.
실리콘막 형성 공정에 있어서, 실리콘막을 형성하는 구체적인 방법은 특별히 한정되는 것은 아니지만, 예컨대 열 CVD법이나, 플라즈마 CVD법, 플라즈마 ALD법, 플라즈마 MLD법 등에 의해 형성할 수 있다.
실리콘막을 형성할 때에 이용하는 가스종은 특별히 한정되지 않지만, 예컨대 아미노실란계 가스를 바람직하게 이용할 수 있다. 아미노실란계 가스로는, 예컨대, BAS(부틸아미노실란), BTBAS(비스타샤리부틸아미노실란), DMAS(디메틸아미노실란), BDMAS(비스디메틸아미노실란), TDMAS(트리디메틸아미노실란), DEAS(디에틸아미노실란), BDEAS(비스디에틸아미노실란), DPAS(디프로필아미노실란), DIPAS(디이소프로필아미노실란) 등을 바람직하게 이용할 수 있다.
또한, 실리콘막을 형성할 때의 기판의 가열 온도도 특별히 한정되는 것은 아니지만, 예컨대 300℃ 이상 900℃ 이하로 가열하는 것이 바람직하고, 400℃ 이상 800℃ 이하로 가열하는 것이 보다 바람직하다.
실리콘막의 두께는 특별히 한정되는 것은 아니며, 요구되는 절연막과 카본막의 밀착성이나, 카본막의 막두께 감소를 억제해야 할 정도 등에 따라 임의로 선택할 수 있다. 특히 절연막과 카본막의 밀착성을 높이고, 절연막 형성시에 카본막의 막두께 감소를 억제하기 위해, 실리콘막의 막두께는 예컨대 0.1 nm 이상 1.0 nm 이하로 하는 것이 바람직하고, 0.2 nm 이상 0.7 nm 이하로 하는 것이 보다 바람직하다.
다음으로 절연막-카본막 적층체 형성 공정에 관해 설명한다.
절연막-카본막 적층체 형성 공정에서는, 전술한 절연막 형성 공정과 카본막 형성 공정을 교대로 반복 실시할 수 있다. 이에 따라 기판(11) 상에 절연막(12b∼12h)과 카본막(13b∼13g)을 적층하여, 도 1에 나타낸 바와 같은 절연막-카본막 적층체(14)를 형성할 수 있다. 절연막-카본막 적층체 형성 공정에서의 절연막 형성 공정 및 카본막 형성 공정에 관해서는, 전술한 순서에 의해 실시할 수 있으므로, 여기서는 설명을 생략한다.
절연막 형성 공정과 카본막 형성 공정을 반복하는 횟수에 관해서는 특별히 한정되는 것은 아니며, 요구되는 적층수에 따라서 반복할 수 있다. 따라서, 도 1에서는, 카본막을 7층, 절연막을 8층 적층한 예를 나타냈지만, 절연막-카본막 적층체의 각 막의 적층수는 특별히 한정되는 것은 아니며, 복수층 더 적층할 수도 있다. 또한, 층의 수가 도 1의 경우보다 적어도 좋다.
단, 후술하는 바와 같이, 절연막-카본막 적층체로 반도체 장치를 형성할 때에 카본막은 희생막으로서 기능하고, 제거된다. 이 때문에, 최상층이 절연막이 되도록 절연막-카본막 적층체 형성 공정을 실시하는 것이 바람직하다.
이상에 설명한 본 실시형태의 반도체 장치의 제조방법에 있어서는, 절연막-카본막 적층체를 형성할 수 있다. 그리고, 카본막은, 희생막으로서 기능할 수 있고, 건식의 제거 수단(제거 방법)에 의해 제거할 수 있다. 이 때문에, 희생막을 제거했다 하더라도 종래 기술과 같이 습식으로 희생막을 제거한 경우와 비교하여, 절연막이 휘어지는 것을 억제할 수 있다.
본 실시형태의 반도체 장치의 제조방법에 있어서는, 소정의 반도체 장치의 구성으로 하기 위해 각종 공정을 더 부가할 수 있다. 이하에 구체적인 예를 들어 설명한다.
(트렌치 형성 공정)
여기까지 설명한 반도체 장치의 제조방법에 있어서 얻어진 절연막-카본막 적층체에 대해서는 이하의 공정을 포함하는 트렌치 형성 공정을 더 실시하여, 예컨대 메모리 스트링스를 형성하기 위한 트렌치를 형성할 수 있다. 트렌치 형성 공정에 관해 도 3A, 도 3B를 이용하여 설명한다.
절연막-카본막 적층체의 위에 하드마스크막을 복수층 형성하는 하드마스크막 형성 공정.
하드마스크막을 마스크로 하여 절연막 및 카본막을 에칭하는 절연막, 카본막 에칭 공정.
우선 하드마스크막 형성 공정에 관해 설명한다.
하드마스크막 형성 공정은, 후술하는 절연막, 카본막 에칭 공정을 행할 때의 마스크가 되는 하드마스크막(31)을 배치하는 공정이며, 예컨대 도 3A에 나타낸 바와 같이, 하드마스크막(31)은 절연막-카본막 적층체(14)의 상면에 배치할 수 있다.
하드마스크막(31)은, 후술하는 절연막, 카본막 에칭 공정에 있어서, 마스크로서 기능할 수 있도록 구성되어 있으면 되며, 그 구성은 특별히 한정되지 않는다. 단, 하드마스크막(31)은, 제1 무기 재료층과, 제1 무기 재료층과는 재료가 상이한 제2 무기 재료층을 포함하는 것이 바람직하다. 이와 같이 하드마스크막(31)이 재료가 상이한 층을 포함함으로써, 예컨대 후술하는 CMP(Chemical Mechanical Polishing, 화학 기계 연마)를 행한 경우에 재료가 상이한 층이 스토퍼층으로서 기능할 수 있다.
또한, 하드마스크막(31)은, 도 3A에 나타낸 바와 같이, 제1 무기 재료층(311a, 311b, 311c)과 제2 무기 재료층(312a, 312b)을 교대로 복수층 형성하는 것이 바람직하다. 또한, 도 3A와 같이 하드마스크막(31)은 제3 무기 재료층(313)을 배치할 수도 있다.
예컨대 깊이가 상이한 트렌치 등의 복수의 개구부를 절연막-카본막에 형성하는 경우, 에칭을 행할 때마다 하드마스크막(31)을 형성하면 공정수가 증가할 우려가 있다. 이 때문에, 전술한 바와 같이 에칭 공정을 실시하는 횟수에 맞춰 미리 하드마스크막(31)에 포함되는 제1 무기 재료층, 제2 무기 재료층을 복수층 형성해 놓음으로써, 마스크를 형성하는 공정수를 줄일 수 있어 바람직하다.
하드마스크막(31)에 포함되는 제1 무기 재료층(311a∼311c), 제2 무기 재료층(312a, 312b)의 재료는 특별히 한정되는 것은 아니지만, 예컨대 폴리실리콘이나, 실리콘질화물 등을 이용할 수 있다. 또한, 전술한 바와 같이 제3 무기 재료층(313)을 배치하는 경우, 제3 무기 재료층(313)은 예컨대 실리콘산화물 등을 이용할 수 있다.
하드마스크막(31) 상에 에칭에 이용되는 마스크층을 더 배치할 수 있다. 마스크층의 구성은 특별히 한정되는 것은 아니지만, 예컨대 도 3A에 나타낸 바와 같이, 하드마스크막(31)측으로부터 순서대로 유기 마스크막(32), SOG(Spin On Glass)막(33), 포토레지스트(34)를 배치할 수 있다. 이 경우, 포토레지스트(34)에 원하는 패턴을 형성한 후 에칭을 실시함으로써, 포토레지스트(34)에 형성한 패턴이 우선 하층의 SOG막(33) 및 유기 마스크막(32)에 전사된다. 그리고, 에칭을 더 계속함으로써, 도 3B에 나타낸 바와 같이 하드마스크막(31)에 패턴이 전사되어 하드마스크막(31)의 하층에 배치된 절연막-카본막 적층체(14)의 절연막 및 카본막의 에칭을 실시할 수 있다. 절연막, 카본막 에칭 공정을 실시하는 중에, 유기 마스크막(32), SOG막(33), 포토레지스트(34)에 관해서는 제거되고, 절연막 및 카본막에 후술하는 메모리 스트링스를 형성하기 위한 트렌치(35)가 형성된다.
또, 트렌치(35)의 형상은 특별히 한정되지 않지만 예컨대 원기둥형상으로 할 수 있다. 그리고, 트렌치(35)의 저면은 기판(11)의 상면으로 할 수 있다.
또한, 도 3B는 지면과 평행한 방향으로 배열된 트렌치(35)의 중심부를 통과하는 면에서의 본 실시형태의 반도체 장치의 단면도를 나타내고 있고, 트렌치(35)는 또한, 도 3B의 지면과 수직인 방향으로 소정의 간격을 두고 복수 배열할 수 있다.
에칭을 행할 때의 조건은 특별히 한정되는 것은 아니며, 절연막-카본막 적층체(14)에 포함되는 절연막과, 카본막의 에칭을 행할 수 있는 조건이면 된다.
구체적으로는 예컨대, 플라즈마 에칭에 의해 실시하는 것이 바람직하다.
플라즈마 에칭을 행할 때에 이용하는 가스로는, 예컨대 C4F8에, SF6, CF4, NF3에서 선택되는 어느 가스와, Ar과, O2를 첨가한 가스를 이용할 수 있다. 또한, CF4와 H2의 혼합 가스를 이용할 수도 있다. 이들 가스를 이용하여 플라즈마 에칭을 행한 경우, 절연막과 카본막을 동시에 에칭할 수 있다.
또한, 절연막을 에칭할 수 있는 가스와 카본막을 에칭할 수 있는 가스를 교대로 공급하여 에칭할 수도 있다. 예컨대, 절연막을 에칭할 때에는 CF4F8 또는 C4F6에, Ar과, O2를 첨가한 가스를, 카본막을 에칭할 때에는 O2와 COS(Carbonyl Sulfide)의 혼합 가스, 또는, O2와 N2와 H2의 혼합 가스를 이용할 수 있다.
또, 플라즈마 에칭을 행할 때의 조건은 특별히 한정되지 않지만, 예컨대 가스 압력을 10 mTorr 이상 50 mTorr 이하, 전원 출력을 1000 W 이상 2000 W이하, 바이어스 출력을 2000 W 이상 4000 W 이하로 하여 실시할 수 있다.
(메모리 스트링스 형성 공정)
본 실시형태의 반도체 장치의 제조방법에 있어서는 또한, 절연막-카본막 적층체(14)에 형성한 트렌치(35) 내에 메모리 스트링스를 구성하는 부재를 순차적으로 형성하는 메모리 스트링스 형성 공정을 실시할 수 있다. 메모리 스트링스 형성 공정에 관해 도 4A∼도 4C를 이용하여 설명한다.
메모리 스트링스 형성 공정에서는, 예컨대 이하의 공정을 실시할 수 있다.
트렌치(35)의 표면에 IGD(Inter-Gate Dielectric)막과, 차지 트랩막을 형성하는 IGD막, 차지 트랩막 형성 공정.
트렌치(35)의 저면에 형성된 IGD막 및 차지 트랩막을 제거하는 IGD막, 차지 트랩막 제거 공정.
IGD막 및 차지 트랩막의 표면에 터널 산화막을 형성하는 터널 산화막 형성 공정.
트렌치(35) 내에 메모리 스트링스의 채널 부분을 형성하는 채널 형성 공정.
하드마스크막(31)의 일부를 제거하는 하드마스크막 제거 공정.
선택 게이트를 형성하는 선택 게이트 형성 공정.
이하에 각 공정에 관해 설명한다.
IGD막, 차지 트랩막 형성 공정은, 도 4A에 나타낸 바와 같이, 트렌치(35)의 표면 및, 하드마스크막(31)의 상면에 IGD막, 차지 트랩막을 그 순으로 적층한 IGD막 및 차지 트랩막을 형성함으로써 실시할 수 있다.
IGD막에 관해서는 특별히 한정되는 것은 아니지만, 유전률이 높은 (high-K) 절연막을 바람직하게 이용할 수 있고, 예컨대 ONO막(실리콘산화막/실리콘질화막/실리콘산화막의 적층 구조막)이나, SiO2막과 HfO2막의 적층 구조막 등을 이용할 수 있다.
또한, 차지 트랩막으로는 예컨대 실리콘질화막 등을 이용할 수 있다.
IGD막, 차지 트랩막의 형성 방법은 특별히 한정되는 것은 아니며, 예컨대, CVD법이나, ALD법, MLD법 등을 이용할 수 있다.
IGD막, 차지 트랩막 형성 공정에 있어서는, 도 4A에 나타낸 바와 같이, 트렌치(35)의 저면에도 IGD막, 차지 트랩막 적층체(41)가 형성된다. 이 때문에, 트렌치(35)의 저면에 형성된 IGD막, 차지 트랩막 적층체(41)를 제거하는 IGD막, 차지 트랩막 제거 공정을 실시할 수 있다. IGD막, 차지 트랩막 제거 공정은 예컨대 이방성 에칭에 의해 실시할 수 있다. 이 때, 하드마스크막(31) 상면에 형성되어 있던 IGD막, 차지 트랩막 적층체(41)도 제거되게 된다.
다음으로, 도 4B에 나타낸 바와 같이 IGD막, 차지 트랩막 적층체(41)의 표면에 터널 산화막(42)을 형성하는 터널 산화막 형성 공정을 실시할 수 있다. 터널 산화막은 예컨대, 실리콘산화막이나 실리콘질화막으로 할 수 있다. 터널 산화막(42)은 트렌치(35)의 저면에도 형성되지만, 터널 산화막(42)은 전류에 미치는 영향은 경미하기 때문에, 그 저면 부분에 형성된 터널 산화막(42)은 제거해도 좋고, 제거하지 않고 다음 공정을 실시할 수도 있다.
터널 산화막의 형성 방법은 특별히 한정되는 것은 아니며, 예컨대 CVD법이나, ALD법, MLD법 등을 이용할 수 있다.
이어서, 도 4B에 나타낸 바와 같이 트렌치(35) 내의 터널 산화막(42)에 둘러싸인 영역에 메모리 스트링스의 채널 부분을 형성하는 채널 형성 공정을 실시할 수 있다. 채널(43)의 재료로는 특별히 한정되지 않지만, 예컨대 폴리실리콘 등을 이용할 수 있다.
채널을 형성하는 방법에 관해서도 특별히 한정되는 것은 아니며, 예컨대 CVD법이나, ALD법, MLD법 등을 이용할 수 있다.
도 4B에 나타낸 바와 같이, 채널 형성 공정에 있어서 채널(43)을 형성할 때에, 트렌치(35) 내 뿐만 아니라, 하드마스크막(31)의 상면에도 채널(43)을 구성하는 재료의 층이 형성된다. 이 때문에, 채널 형성 공정의 후에, 하드마스크막(31)의 상면에 형성된 채널 재료의 층 및 하드마스크막(31)의 일부를 제거하는 하드마스크막 제거 공정을 실시할 수 있다.
또, 하드마스크막(31)의 일부는 후술하는 선택 게이트 사이의 절연막을 형성할 때에 마스크로서 이용할 수 있기 때문에, 하드마스크막(31)은 완전히 제거하지 않는 것이 바람직하다. 예컨대, 하드마스크막(31)을 구성하는 제1 무기 재료층과, 제2 무기 재료층 중, 최표면에 배치된 제1 무기 재료층과, 제2 무기 재료층을 제거하는 것이 바람직하다. 예컨대 도 4B의 경우, 제1 무기 재료층(311c) 및 제2 무기 재료층(312b)을 제거하는 것이 바람직하다.
하드마스크막(31)의 일부와, 하드마스크막(31)의 상면에 형성된 채널 재료의 층을 제거하는 방법은 특별히 한정되는 것은 아니지만, 예컨대 CMP(화학 기계 연마) 등을 이용할 수 있다.
다음으로 선택 게이트를 형성하는 선택 게이트 형성 공정을 실시할 수 있다.
반도체 장치로서 반도체 메모리를 제조하는 경우, 카본막을 전극에 교체했을 때의, 최상층의 전극은 선택 게이트 전극으로 할 수 있다. 또한, 그것 이외의 전극 부분은 워드라인으로 할 수 있다. 이 때문에, 메모리 스트링스의, 최상층의 카본막(13g)에 대응하는 부분에 관해 선택 게이트를 형성하는 선택 게이트 형성 공정을 실시할 수 있다.
선택 게이트 형성 공정은 특별히 한정되는 것은 아니지만, 예컨대 이하의 공정을 실시함으로써 도 4C에 나타낸 선택 게이트를 형성할 수 있다.
메모리 스트링스 중 선택 게이트를 형성하는 부분에 관해서는 채널(43)이나, IGD막, 차지 트랩막, 터널 산화막(42)을 제거하는 선택 게이트 형성 영역 제거 공정.
노출된 채널(43)의 상면에 비소 등을 도핑하여 소스 영역(44)을 형성하는 공정.
채널(43) 등을 제거한 부분의 표면에 산화 절연막(SiO2막)(45)을 형성하는 산화 절연막 형성 공정.
산화 절연막 형성 공정에서 형성한 산화 절연막(45) 내의 공극에 선택 게이트의 채널(46)을 형성하는 선택 게이트 채널 형성 공정.
형성한 선택 게이트의 채널(46)의 상면에 비소 등을 도핑하여 드레인 영역을 형성하는 드레인 영역 형성 공정. 또, 드레인 영역에 관해서는, 후술하는 카본막을 제거하는 공정 등을 실시한 후에 행하는 것이 바람직하기 때문에, 도 4C에는 나타내지 않는다.
선택 게이트 형성 영역 제거 공정의 방법은 특별히 한정되지 않지만, 에칭에 의해 실시할 수 있다.
산화 절연막 형성 공정에 있어서 형성하는 산화 절연막은 특별히 한정되지 않지만, 실리콘산화막(SiO2)을 바람직하게 이용할 수 있다. 산화 절연막의 형성 방법은 특별히 한정되지 않지만, 예컨대 CVD법이나, ALD법, MLD법 등을 이용할 수 있다.
선택 게이트 채널 형성 공정은, 예컨대 전술한 채널(43)을 형성했을 때의 채널 형성 공정과 동일하게 하여 실시할 수 있다.
선택 게이트 형성 공정은, 상기 공정에 한정되는 것은 아니다. 예컨대 선택 게이트를 형성하는 부분에 관해, 미리 IGD막이나 채널(43) 등을 형성하지 않고 공극으로 했던 경우에는, 상기 선택 게이트 형성 영역 제거 공정을 실시하지 않고, 드레인 영역 형성 공정부터 실시할 수도 있다.
메모리 스트링스 형성 공정은, 후술하는 전극 형성 공정의 후에 실시할 수도 있다. 단, 전극 형성 공정은 카본막을 제거함으로써 형성된 공극에 전극을 형성하는 공정이며, 메모리 스트링스 형성 공정을 실시한 후라면, 메모리 스트링스가 카본막을 제거한 후의 절연막을 지지하는 작용을 갖는다. 이 때문에, 전극 형성 공정의 후에 메모리 스트링스 형성 공정을 실시하는 경우, 트렌치 형성 공정후에는, 메모리 스트링스 대신에 절연막 지지 부재를 형성하는 것이 바람직하다. 즉, 트렌치 형성 공정의 후에 메모리 스트링스 형성 공정 대신 절연막 지지 부재를 형성하는 공정을 실시하는 것이 바람직하다.
메모리 스트링스 대신 형성하는 절연막 지지 부재로는 예컨대 트렌치에 실리콘질화물을 충전한 것을 이용할 수 있다. 이 때문에, 예컨대 절연막-카본막 적층체의 절연막 및 카본막을 관통하는 트렌치를 형성하는 트렌치 형성 공정을 실시한 후, 트렌치에 실리콘질화물을 충전하는 충전 공정을 실시할 수 있다. 이에 따라, 트렌치에 충전된 실리콘질화물이, 카본막을 제거한 후에 절연막을 지지하여, 절연막의 공극을 유지할 수 있다. 또, 트렌치 형성 공정은, 전술한 방법에 의해 실시할 수 있다.
그리고 상기 공정을 실시한 경우, 메모리 스트링스를 형성할 때에는 실리콘질화물을 제거하고 나서 형성할 수 있다. 이와 같이, 메모리 스트링스 형성 공정을 전극 형성 공정의 후에 실시함으로써, 전극 형성 공정에 있어서 카본막을 제거할 때에 메모리 스트링스에 포함되는 IGD막이나 차지 트랩막이 손상을 받는 것을 특히 억제할 수 있다.
또, 도 4A∼도 4C는 본 실시형태의 반도체 장치의 지면과 평행한 방향으로 배열된 트렌치(35)의 중심부를 통과하는 면에서의 단면도를 나타내고 있고, 그 트렌치(35)에 메모리 스트링스를 형성한 예를 나타내고 있다. 그리고, 본 실시형태의 반도체 장치에 있어서는 전술한 바와 같이, 트렌치(35)를 지면과 수직인 방향으로도 소정의 간격을 두고 복수 배열할 수 있다. 이 때문에, 도 4A∼도 4C에 나타낸 메모리 스트링스 형성 공정에 있어서는, 도시하지 않은 지면과 수직인 방향으로 형성된 트렌치(35)에도 동시에 메모리 스트링스를 형성할 수 있다.
(전극 형성 공정, 메모리 스트링스 사이 절연막 형성 공정)
또한, 본 실시형태의 반도체 장치의 제조방법에 있어서는 전술한 바와 같이, 이하의 카본막 제거 공정과, 전극막 형성 공정을 실시할 수 있다.
이하의 카본막 제거 공정과, 전극막 형성 공정을 실시함으로써, 희생막인 카본막(13a∼13g)을 제거하여 전극을 형성할 수 있다(전극 형성 공정).
절연막-카본막 적층체(14)를 구성하는 카본막(13a∼13g)을 제거하는 카본막 제거 공정.
카본막 제거 공정에서 카본막이 제거된 영역에 전극막을 형성하고, 절연막과 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정.
각 공정에 관해 도 5A∼도 5D를 이용하여 설명한다.
카본막 제거 공정은 건식의 제거 수단(희생막 제거 수단)을 이용하여 실시할 수 있다. 이 때, 카본막에 대하여 건식의 제거 수단, 예컨대 산소 플라즈마를 공급할 수 있도록, 절연막-카본막 적층체에 개구부를 형성하는 것이 바람직하다. 따라서, 후술하는 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부를 형성하고, 이러한 개구부를 카본막에 대하여 산소 플라즈마를 공급하기 위한 개구부로 할 수 있다.
따라서 우선, 도 5A에 나타낸 바와 같이 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(51)를 형성할 수 있다.
메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(51)는, 예컨대 트렌치(35)를 형성한 경우와 동일하게 하여 형성할 수 있다. 구체적으로는, 남아 있는 하드마스크막(31)의 상면에 유기 마스크막, SOG막, 포토레지스트를 배치하고 나서 에칭에 의해 실시할 수 있다. 또, 개구부(51)는 모든 메모리 스트링스 사이에 배치할 필요는 없고, 예컨대 도 5A에 나타낸 바와 같이 기판(11)에 형성한 소스 영역(111)에서 접속된 2개의 메모리 스트링스 사이에 형성하면 된다. 이 경우, 개구부(51)는 도 1에 나타낸 바와 같이 절연막-카본막 적층체(14)의 모든 층을 관통하도록 형성하는 것이 바람직하다. 또한, 메모리 스트링스는 지면과 수직인 방향으로도 배열할 수 있기 때문에, 개구부(51)도 반도체 장치의 지면과 수직인 방향 전체에 걸쳐서 형성할 수 있다.
이어서, 절연막-카본막 적층체(14)를 구성하는 카본막(13a∼13g)을 제거하는 카본막 제거 공정을 실시할 수 있다. 카본막 제거 공정을 실시함으로써, 도 5B에 나타낸 바와 같이, 절연막(12a∼12h) 사이에 배치되어 있던 카본막(13a∼13g)의 부분이 제거되어 공극이 된다. 또, 절연막(12a∼12h)은, 형성한 메모리 스트링스에 의해 지지되어 있기 때문에, 절연막(12a∼12h)의 층간의 공극은 유지된다.
카본막 제거 공정의 구체적인 방법은 특별히 한정되는 것은 아니지만, 예컨대 카본막 제거 공정은, 산소 플라즈마를 이용한 애싱 처리에 의해 실시하는 것이 바람직하다. 또, 카본막 형성 공정을 실시하기 전, 및, 실시한 후에 실리콘막을 형성하는 실리콘막 형성 공정을 실시한 경우, 카본막 제거 공정을 행했을 때에, 형성한 실리콘막을 실리콘산화막 또는 실리콘산화막에 가까운 조성으로 하는 것이 바람직하다. 이것은, 실리콘막을 실리콘산화막 또는 실리콘산화막에 가까운 조성의 막으로 함으로써 유전률을 저하할 수 있기 때문이다. 이 때문에, 카본막 제거 공정에 있어서 실리콘막을 산화하는 것이 바람직하다.
전술한 바와 같이 카본막 제거 공정에서 산소 플라즈마를 이용한 애싱 처리를 행하는 경우에는, 그 처리 과정에 있어서 카본막 형성 공정을 실시하는 전후로 형성한 전술한 실리콘막을 산화할 수 있다. 카본막 제거 공정과는 별도로, 실리콘막을 산화하는 실리콘막 산화 공정을 설치할 수도 있다.
또한, 카본막 제거 공정에 있어서 카본막의 잔사가 약간 발생한 경우에는, 표면 장력이 약한 용액을 이용한 웨트 세정을 조합해도 좋다. 이 경우는, 표면 장력이 약한 용액을 이용하여, 단시간에 웨트 세정을 행할 수 있기 때문에 절연막이 휘어지는 것을 억제할 수 있다.
그리고, 카본막 제거 공정의 후, 카본막 제거 공정에서 제거된 영역에 전극막을 형성하고, 절연막과 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정을 실시할 수 있다. 이에 따라, 도 5C에 나타낸 바와 같이, 절연막(12a∼12h) 사이에 전극막(52a∼52g)이 형성된 절연막-전극막 적층체(53)로 할 수 있다.
또, 전극막(52a∼52g)을 형성하기 전에, 배리어막으로서 절연막(12a∼12h)의 표면에 질화티탄막을 형성하는 것이 바람직하다. 이 때문에, 도 5C의 영역 A를 확대한 도 5D와 같이, 절연막(12f)의 표면에 질화티탄막(54)을 통해 전극막(52)이 형성된 구성으로 할 수 있다.
전극막 형성 공정에 있어서 형성하는 전극막(52a∼52g)은 특별히 한정되는 것은 아니지만, 예컨대 텅스텐 함유막으로 할 수 있다. 구체적으로는 예컨대 텅스텐이나 질화텅스텐을 바람직하게 이용할 수 있다.
전극막(52) 및 질화티탄막(54)의 형성 방법은 특별히 한정되지 않지만, 예컨대 CVD법이나, ALD법, MLD법 등에 의해 형성할 수 있다. 특히 CVD법에 의해 형성하는 것이 바람직하다.
전극막 형성 공정에 의해 전극을 형성할 때, 도 5C에 나타낸 바와 같이, 하드마스크막(31) 상이나, 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(51) 내에도 전극을 구성하는 재료가 배치된다. 이 때문에, 이들 전극이 불필요한 부분에 관해서는 제거하는 공정을 실시할 수 있다.
하드마스크막(31) 상의 전극 재료는, 예컨대 CMP(화학 기계 연마)에 의해 제거할 수 있다. 이 때, 하드마스크막(31)의 일부도 함께 제거할 수도 있지만, 예컨대 제1 무기 재료층(311a)은 후술하는 선택 게이트 사이의 절연막을 배치하는 개구부를 형성할 때의 마스크로서 이용할 수 있기 때문에 남겨 두는 것이 바람직하다.
메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(51) 내에 배치된 전극 재료는 에칭에 의해 제거하는 것이 바람직하다. 이 때, 예컨대 도 3A의 경우와 마찬가지로, 남아 있는 하드마스크막(31)(311a)의 상면에, 유기 마스크막, SOG막, 개구부(51)에 대응한 개구부를 구비한 포토레지스트를 갖는 마스크층을 배치하여 에칭을 실시하는 것이 바람직하다.
그리고, 이하의 순서에 의해 메모리 스트링스 사이 절연막 형성 공정을 실시할 수 있다.
우선, 선택 게이트에 관해서는, 모든 선택 게이트 사이에 절연막을 형성하는 것이 바람직하다. 이 때문에, 개구부(51)를 형성하지 않은 메모리 스트링스 사이에 있어서, 선택 게이트가 대향하는 영역에, 선택 게이트 사이를 절연하는 절연막을 형성하기 위한 개구부를 형성하는 것이 바람직하다. 이러한 개구부는, 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(51)를 형성했을 때와 동일한 순서에 의해 형성할 수 있으므로, 설명을 생략한다. 또, 선택 게이트 사이를 절연하는 절연막은, 선택 게이트 전극이 되는 전극막(52g)을 절연할 수 있도록 형성할 수 있으면 된다. 이 때문에, 선택 게이트 사이를 절연하는 절연막을 형성하기 위한 개구부는, 예컨대 도 5C에 나타낸 절연막(12g)에 달하는 깊이가 되도록 형성하면 된다.
그리고, 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(51) 및, 선택 게이트 사이를 절연하는 절연막을 형성하기 위한 개구부에, 절연막(62) 및 절연막(64)을 각각 형성할 수 있다. 이에 따라 도 6에 나타낸 바와 같이, 기판(11)에 형성된 소스 영역(111)에 의해 접속된 메모리 스트링스(61a, 61b) 사이에는 절연막(62)이 배치되고, 선택 게이트(63) 사이에는 절연막(62 및 64)이 교대로 배치된 구성으로 할 수 있다.
또, 절연막(62, 64)의 재료는 특별히 한정되지 않지만, 예컨대 실리콘산화막 등에 의해 구성할 수 있다.
또한, 전술한 바와 같이, 본 실시형태의 반도체 장치에 있어서는, 예컨대 도 6의 지면과 수직인 방향으로 소정의 간격을 두고 도 6에 나타낸 메모리 스트링스와 동일한 구성을 구비한 복수의 메모리 스트링스가 배열되어 있다. 이 때문에, 절연막(62 및 64)은, 반도체 장치 내에서 도 6의 지면과 수직인 방향에 걸쳐서 형성할 수 있다.
전술한 바와 같이, 메모리 스트링스 형성 공정을 실시하지 않고, 절연막 지지 부재를 형성하는 공정으로서 예컨대, 트렌치에 실리콘질화물을 충전하는 충전 공정을 실시한 경우에는, 전극 형성 공정을 실시한 후에 메모리 스트링스 형성 공정을 실시할 수 있다.
구체적으로는, 트렌치에 충전된 실리콘질화물을 제거하는 공정과, 메모리 스트링스 형성 공정을 실시할 수 있다. 실리콘질화물은 예컨대 에칭에 의해 제거할 수 있다. 또한, 메모리 스트링스 형성 공정은 전술한 순서에 의해 실시할 수 있으므로, 여기서는 설명을 생략한다.
(워드라인 컨택트부 형성 공정, 워드라인 컨택트부 절연막 형성 공정)
또한, 본 실시형태의 반도체 장치의 제조방법에 있어서는, 워드라인 컨택트부 영역(Y)에 있어서, 워드라인의 컨택트부를 설치하는 워드라인 컨택트부 형성 공정을 실시할 수 있다. 워드라인 컨택트부 형성 공정에 있어서는, 절연막 및 전극막을 계단형으로 에칭할 수 있고, 예컨대 이하의 각 공정을 포함할 수 있다.
우선, 도 7A에 나타낸 바와 같이, 절연막-전극막 적층체(53) 상에 하드마스크막(31)(311a)을 통해 마스크(71)를 배치하는 마스크 배치 공정을 행한다. 이 때, 다음 에칭 공정에서 절연막 및 전극막을 에칭하는 분만큼 절연막-전극막 적층체(53) 상에 배치한 하드마스크막(311a)이 노출되도록 마스크(71)를 형성한다.
또, 후술하는 마스크(71)의 일부를 제거하는 트림 공정을 반복 실시할 때, 마스크(71)의 두께도 서서히 감소한다. 이 때문에, 마스크(71)는 트림 공정의 반복 횟수 등을 감안하여 충분한 두께가 되도록 형성하는 것이 바람직하다. 마스크(71)의 재료는 특별히 한정되지 않지만, 절연막이나 전극막을 에칭했을 때에, 마스크(71)도 에칭되지 않는 것이 바람직하다. 이 때문에, 마스크(71)는 유기물의 마스크, 예컨대 포토레지스트로 하는 것이 바람직하다.
또한, 도 7A, 도 7B에서는, 워드라인 컨택트부 영역(Y)만을 나타내고 있지만, 메모리 스트링스 영역(X)의 절연막-전극막 적층체(53) 상의 전면에도 마스크를 배치하는 것이 바람직하다. 이것은, 메모리 스트링스 영역(X)에 형성한 절연막이나 전극막이 후술하는 에칭 공정 등에서 에칭되는 것을 방지하기 위해서이다.
다음으로, 이방성 에칭에 의해, 절연막-전극막 적층체(53)의 최상층의 절연막(12h) 및 전극막(52g) 중 마스크(71)로부터 노출된, 도면 중 점선으로 둘러싸인 에칭 영역(72)을 제거하는 절연막-전극막 에칭 공정을 실시한다. 또, 이 때 에칭 영역(72) 내의 하드마스크막(311a)도 에칭에 의해 제거된다.
또한 단차를 형성하기 위해, 등방성 에칭에 의해, 마스크(71) 중 점선으로 둘러싸인 트림 영역(73)을 제거하는 트림 공정을 실시한다. 트림 공정후에는 도 7B에 나타낸 상태가 된다.
그 후, 절연막-전극막 에칭 공정과 트림 공정을 교대로 반복 실시하는 반복 공정을 실시할 수 있다.
예컨대, 도 7B에 나타낸 상태에서 전술한 에칭 공정과 동일하게 에칭을 실시함으로써, 에칭 영역(74, 75)을 제거할 수 있다. 그리고, 트림 공정을 실시함으로써 마스크(71) 중 트림 영역(76)을 제거할 수 있다.
반복 공정을 실시함으로써, 예컨대 도 7C에 나타낸 바와 같은 절연막-전극막 적층체(53)의 단부를 계단형으로 가공하여, 워드라인 컨택트부를 형성할 수 있다.
다음으로, 절연막-전극막 적층체(53)의 계단형으로 가공된 단부에, 절연막(81)을 배치하는 워드라인 컨택트부 절연막 형성 공정을 실시할 수 있다. 절연막(81)을 형성후의 반도체 장치의 구성예를 도 8에 나타낸다.
절연막(81)의 재료는 특별히 한정되지 않지만, 예컨대 실리콘산화막으로 할 수 있다. 절연막(81)은, 예컨대 CVD법 등에 의해 형성할 수 있다.
또, 절연막(81)을 형성할 때, 계단형으로 가공된 단부 부분뿐만 아니라, 절연막-전극막 적층체(53)의 상측 전체에도 형성되는 경우가 있다. 이 경우, 절연막-전극막 적층체(53) 상에 형성된 절연막은 CMP(화학 기계 연마) 등에 의해 제거할 수 있다. 이에 따라, 도 8에 나타낸 바와 같이 절연막-전극막 적층체(53) 상의 하드마스크막(31)(311a)을 노출시켜, 절연막-전극막 적층체(53) 상의 하드마스크막(31)(311a)과 절연막(81)의 상면을 동일 평면으로 할 수 있다.
그리고, 절연막(81)을 형성한 후에는, 도 8에 나타낸 바와 같이 선택 게이트(63)의 상면이 노출되게 되기 때문에, 메모리 스트링스 형성 공정에서 설명한, 선택 게이트 채널의 상면에 비소 등을 도핑하여 드레인 영역(82)을 형성하는 드레인 영역 형성 공정을 실시할 수 있다.
또한, 반도체 장치에 요하는 각종 부재를 형성하는 공정을 더 실시할 수 있다.
예컨대, 각 메모리 스트링스 상에 비트라인을 형성하는 비트라인 형성 공정을 실시할 수 있다. 도 8에 나타낸 반도체 장치는, 본 실시형태의 일단면도를 나타내고 있고, 도 8의 지면과 수직인 방향으로 메모리 스트링스를 소정의 간격을 두고 복수 배열할 수 있다. 그리고, 비트라인 형성 공정에 있어서는, 지면과 수직인 방향으로 배열된 메모리 스트링스 사이를 접속하는 비트라인을 메모리 스트링스의 상부에 형성할 수 있다.
또한, 계단형으로 형성한 워드라인 컨택트부에 대하여, 워드라인용 배선을 형성하는 워드라인용 배선 형성 공정 등을 실시할 수 있다. 워드라인용 배선은, 예컨대 도 8의 워드라인 컨택트부 형성 영역(Y)에 있어서 절연막-전극막 적층체(53)를 구성하는 각 전극에 대하여 대략 수직으로 형성할 수 있다. 워드라인용 배선 형성 공정은, 예컨대 절연막(81) 및 절연막-전극막 적층체(53)의 절연막에 관해 미리 소정 형상의 개구부를 형성하고, 그 개구부에 도전 재료, 예컨대 텅스텐이나 질화텅스텐을 배치함으로써 실시할 수 있다.
이상에 본 실시형태의 반도체 장치의 제조방법에 관해 설명했지만, 이러한 반도체 장치의 제조방법에 있어서는, 절연막-카본막 적층체를 형성한 후에, 희생막인 카본막을 건식의 제거 수단에 의해 제거할 수 있다. 이 때문에, 절연막이 휘어지거나 하는 것을 억제하여, 수율을 향상시킬 수 있다.
또, 본 실시형태에서는, 3차원 구조의 NAND형 플래시메모리의 구성을 예로 설명했지만, 이러한 형태에 한정되는 것은 아니다. 예컨대 ReRAM 등의 반도체 장치로 할 수도 있다.
[제2 실시형태]
제1 실시형태에 있어서, 예컨대, 전극 형성 공정 및 메모리 스트링스 사이 절연막 형성 공정의 전에, 워드라인 컨택트부 형성 공정 및 워드라인 컨택트부 절연막 형성 공정을 실시할 수도 있다. 이러한 경우의 반도체 장치의 제조방법의 일구성예에 관해 설명한다.
도 4C에 나타낸 절연막-카본막 적층체(14)에 메모리 스트링스를 형성할 때까지는 제1 실시형태와 동일하게 실시할 수 있으므로 설명을 생략한다.
그리고, 도 4C에 나타낸 메모리 스트링스가 형성된 절연막-카본막 적층체(14)에 관해, 워드라인 컨택트부, 워드라인 컨택트부 절연막을 형성하는 공정에 관해 설명한다.
(워드라인 컨택트부 형성 공정, 워드라인 컨택트부 절연막 형성 공정)
제1 실시형태의 경우와 마찬가지로, 워드라인 컨택트부 영역(Y)에 있어서, 워드라인 컨택트부를 설치하는 워드라인 컨택트부 형성 공정을 실시할 수 있다. 단, 본 실시형태의 경우는, 절연막-전극막 적층체가 아니라, 절연막-카본막 적층체에 있어서 단부를 계단형으로 가공하게 된다.
절연막-카본막 적층체의 단부에 있어서, 적층한 절연막 및 카본막을 계단형으로 가공하는 워드라인 컨택트부 형성 공정은 이하의 공정을 가질 수 있다.
절연막-카본막 적층체 상에 마스크를 배치하는 마스크 배치 공정.
절연막의 일부를 제거하는 절연막 에칭 공정.
마스크 및 카본막의 일부를 제거하는 트림 공정.
절연막 에칭 공정과 트림 공정을 교대로 반복 실시하는 반복 공정.
도 9A∼도 9D를 이용하여 각 공정에 관해 설명한다.
우선, 도 9A에 나타낸 바와 같이 절연막-카본막 적층체(14) 상에 하드마스크막(31)(311a, 312a, 311b)을 통해 마스크(91)를 배치하는 마스크 배치 공정을 행한다. 이 때, 다음 에칭 공정에서 절연막 및 카본막을 에칭하는 분만큼 절연막-카본막 적층체(14) 상에 배치한 하드마스크막(31)이 노출되도록 마스크(91)를 형성한다.
또, 후술하는 마스크(91) 및 카본막의 일부를 제거하는 트림 공정을 반복 실시할 때, 마스크(91)의 두께도 서서히 감소한다. 이 때문에, 마스크(91)는 트림 공정의 반복 횟수 등을 감안하여 충분한 두께가 되도록 형성하는 것이 바람직하다.
마스크(91)의 재료는 특별히 한정되지 않고, 유기물의 마스크, 예컨대 포토레지스트로 할 수 있다. 또한, 후술하는 바와 같이 실리콘질화물이나 비정질 실리콘이어도 좋다.
여기서는 우선, 마스크(91)로서 예컨대 포토레지스트를 이용한 경우를 예로 이하에 설명한다.
도 9A∼도 9D에서는, 워드라인 컨택트부 영역(Y)만을 나타내고 있지만, 메모리 스트링스 영역(X)의 절연막-카본막 적층체(14) 상의 전면에도 마스크를 배치하는 것이 바람직하다. 이것은, 메모리 스트링스 영역(X)에 형성한 절연막이나 카본막이 후술하는 에칭 공정 등에서 제거되는 것을 방지하기 위해서이다.
다음으로, 이방성 에칭에 의해, 절연막-카본막 적층체(14)의 최상층의 절연막(12h) 중, 마스크(91)로부터 노출된, 도면 중 점선으로 둘러싸인 에칭 영역(92)을 제거하는 절연막 에칭 공정을 실시한다. 즉, 절연막의 일부를 제거하는 절연막 에칭 공정을 실시할 수 있다. 또 이 때, 마스크(91)로부터 노출된 에칭 영역(92)에 포함되는 하드마스크막(31) 부분에 관해서도 함께 제거되어, 도 9B에 나타낸 상태가 된다.
또한 단차를 형성하기 위해, 도 9B에 나타낸 바와 같이 등방성 에칭에 의해, 마스크(91) 중 점선으로 둘러싸인 트림 영역(93)을 제거하는 트림 공정을 실시한다. 마스크가 포토레지스트인 경우, 마스크 및 카본막은 유기물이므로, 트림 공정을 실시할 때, 카본막(13g)이 노출된 카본막 노출 영역(94)도 함께 제거된다. 즉, 마스크(91) 및 카본막(13g)의 일부를 제거하는 트림 공정을 실시할 수 있다. 이러한 트림 공정을 실시하면, 도 9C에 나타낸 상태가 된다.
그 후, 절연막 에칭 공정과 트림 공정을 교대로 반복 실시하는 반복 공정을 실시할 수 있다.
예컨대, 도 9C에 나타낸 상태에서 전술한 에칭 공정과 동일하게 에칭을 실시함으로써, 에칭 영역(95, 96)을 제거할 수 있다. 그리고, 트림 공정을 실시함으로써 마스크(91) 중 트림 영역(97)과, 카본막 중 에칭 공정후에 노출되는 카본막 노출 영역(98, 99)을 제거할 수 있다.
그리고, 반복 공정을 실시함으로써, 도 9D에 나타낸 바와 같이 절연막-카본막 적층체(14)의 단부를 계단형으로 가공할 수 있다.
또한, 전술한 바와 같이 마스크(91)는 실리콘질화물이나 비정질 실리콘이어도 좋다. 마스크(91)가 실리콘질화물이나 비정질 실리콘인 경우, 전술한 마스크(91)가 포토레지스트인 경우와는 달리, 에칭 공정에서는 절연막 및 카본막을 제거하고, 트림 공정에서는 마스크만을 제거하는 것이 바람직하다.
구체적으로는, 도 9A의 공정에서는, 에칭 영역(92) 및 카본막(12h) 중 에칭 영역(92)의 바로 아래 부분(도 9B의 카본막 노출 영역(94)에 해당하는 부분)을 에칭에 의해 제거한다.
그 후, 마스크(91) 중 도 9B에서의 트림 영역(93)을 제거하는 트림 공정을 실시한다.
이어서 도 9C에 있어서, 에칭 영역(95, 96), 트림 영역(97, 98)을 에칭에 의해 제거하는 에칭 공정을 실시한다. 그 후에는, 트림 공정과 에칭 공정을 반복 실시함으로써 도 9D에 나타낸 바와 같이, 절연막-카본막 적층체(14)의 단부를 계단형으로 가공할 수 있다.
다음으로, 절연막-카본막 적층체(14)의 계단형으로 가공된 단부에, 절연막(101)을 배치하는 워드라인 컨택트부 절연막 형성 공정을 실시할 수 있다. 절연막(101)을 형성후의 반도체 장치의 구성예를 도 10에 나타낸다.
절연막(101)의 재료는 특별히 한정되지 않지만, 제1 실시형태의 워드라인 컨택트부 절연막 형성 공정에서 워드라인 컨택트부에 형성한 절연막(81)과 마찬가지로, 예컨대 실리콘산화막으로 하는 것이 바람직하다. 또한, 절연막(101)은, 예컨대 CVD법이나, ALD법, MLD법 등에 의해 형성할 수 있다. 특히 CVD법에 의해 형성하는 것이 바람직하다.
또, 절연막(101)을 형성할 때, 절연막이, 계단형으로 가공된 단부 부분뿐만 아니라, 절연막-카본막 적층체(14)의 상측 전체에도 형성되는 경우가 있다. 이 경우, 절연막-카본막 적층체(14) 상에 형성된 절연막을 CMP(화학 기계 연마)에 의해 제거할 수 있다. 이에 따라, 도 10에 나타낸 바와 같이 절연막-카본막 적층체(14) 상의 하드마스크막(31)을 노출시켜, 하드마스크막(31)과 절연막(101)의 상면을 동일 평면으로 할 수 있다.
(전극 형성 공정, 메모리 스트링스 사이 절연막 형성 공정)
그리고, 이러한 공정의 후에, 제1 실시형태에서 설명한 전극 형성 공정을 실시할 수 있다.
전극 형성 공정은 이하의 공정을 가질 수 있다.
절연막-카본막 적층체(14)를 구성하는 카본막(13a∼13g)을 제거하는 카본막 제거 공정.
카본막 제거 공정에서 카본막이 제거된 영역에 전극막을 형성하고, 절연막과 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정.
카본막 제거 공정은 제1 실시형태에서 설명한 바와 같이, 건식의 제거 수단(희생막 제거 수단)을 이용하여 실시할 수 있다. 이 때, 카본막에 대하여 건식의 제거 수단, 예컨대 산소 플라즈마를 공급할 수 있도록, 절연막-카본막 적층체에 개구부를 형성하는 것이 바람직하다.
따라서 우선, 도 11A에 나타낸 바와 같이 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(112)를 형성할 수 있다. 개구부(112)는 예컨대, 제1 실시형태에서의 개구부(51)와 마찬가지로 마스크층을 형성한 후 에칭을 행함으로써 형성할 수 있고, 이미 제1 실시형태에서 설명했기 때문에 상세한 설명을 생략한다.
그리고, 절연막-카본막 적층체(14)를 구성하는 카본막(13a∼13g)을 제거하는 카본막 제거 공정을 실시할 수 있다.
또, 제1 실시형태에서 설명한 바와 같이, 카본막 형성 공정을 실시하는 전후로 실리콘막을 형성하는 실리콘막 형성 공정을 실시한 경우, 카본막 제거 공정을 행했을 때에, 형성한 실리콘막을 실리콘산화막 또는 실리콘산화막에 가까운 조성으로 하는 것이 바람직하다. 이 때문에, 카본막 제거 공정에 있어서 실리콘막을 산화하는 것이 바람직하다.
카본 제거 공정에서 산소 플라즈마를 이용한 애싱 처리를 행하는 경우에는, 그 처리 과정에 있어서 실리콘막을 산화할 수 있다. 카본막 제거 공정과는 별도로, 실리콘막을 산화하는 실리콘막 산화 공정을 설치해도 좋다.
또한, 카본막 제거 공정에 있어서 카본막의 잔사가 약간 발생한 경우에는, 표면 장력이 약한 용액을 이용한 웨트 세정을 조합해도 좋다. 이 경우는, 표면 장력이 약한 용액을 이용하여, 단시간에 웨트 세정을 행할 수 있기 때문에 절연막이 휘어지는 것을 억제할 수 있다.
카본막 제거 공정을 실시함으로써, 도 11A에 나타낸 바와 같이 절연막(12a∼12h) 사이의 카본막이 제거되어 공극이 형성된 상태로 할 수 있다.
카본막 제거 공정의 후, 카본막 제거 공정에서 제거된 영역에 전극막을 형성하고, 절연막과 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정을 실시할 수 있다.
또, 제1 실시형태에서도 설명한 바와 같이, 전극막을 형성하기 전에, 배리어막으로서 절연막(12a∼12h)의 표면에 질화티탄막을 형성하는 것이 바람직하다.
카본막 제거 공정, 전극막 형성 공정의 상세에 관해서는 제1 실시형태와 동일하게 하여 실시할 수 있으므로, 여기서는 설명을 생략한다.
전극막 형성 공정에 의해 전극막이 형성되면, 제1 실시형태에서 설명한 도 5C의 경우와 마찬가지로, 하드마스크막(31) 상, 나아가 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위해 형성한 개구부(112) 내에도 전극막을 구성하는 재료가 배치된다. 또한, 본 실시형태의 경우에는 절연막(101) 상에도 전극을 구성하는 재료가 배치된다.
이 때문에 제1 실시형태와 동일하게 하여, 하드마스크막(31)이나 절연막(101) 상의 전극 재료나, 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위해 형성한 개구부(112) 내에 배치된 전극 재료를 제거할 수 있다.
또, 하드마스크막(31)이나 절연막(101) 상의 전극 재료는, 예컨대 CMP에 의해 제거할 수 있다. 이 때, 하드마스크막(31), 절연막(101)의 일부도 함께 제거할 수 있다. 단, 예컨대 제1 무기 재료층(311a)은 후술하는 선택 게이트 사이의 절연막을 배치하는 개구부를 형성할 때의 마스크로서 이용할 수 있기 때문에 남겨 놓는 것이 바람직하다.
메모리 스트링스 사이를 절연하는 절연막을 형성하기 위해 형성한 개구부(112) 내에 배치된 전극 재료는, 제1 실시형태에서 설명한, 개구부(51) 내에 배치된 전극 재료를 제거한 경우와 마찬가지로 에칭에 의해 제거할 수 있다. 즉, 예컨대 하드마스크막(31)(311a)의 상면에, 유기 마스크막, SOG막, 개구부(112)에 대응한 개구부를 구비한 포토레지스트를 갖는 마스크층을 배치하여 에칭을 실시할 수 있다.
그리고, 제1 실시형태의 경우와 동일하게 하여 메모리 스트링스 사이 절연막 형성 공정을 실시할 수 있다.
우선, 선택 게이트에 관해서는, 모든 선택 게이트 사이에 절연막을 형성하는 것이 바람직하기 때문에, 개구부(112)를 형성하지 않은 메모리 스트링스 사이에 있어서, 선택 게이트가 대향하는 영역에, 선택 게이트 사이를 절연하는 절연막을 형성하기 위한 개구부를 형성할 수 있다. 이러한 개구부는, 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위한 개구부(112)를 형성했을 때와 동일한 순서에 의해 형성할 수 있으므로, 설명을 생략한다.
그리고, 제1 실시형태의 경우와 동일하게 하여, 메모리 스트링스 사이를 절연하는 절연막을 형성하기 위해 형성한 개구부(112), 및, 선택 게이트 사이를 절연하는 절연막을 형성하기 위한 개구부에 절연막을 배치할 수 있다.
이에 따라 도 11B에 나타낸 바와 같이, 기판(11)에 형성된 소스 영역(111)에 의해 접속된 메모리 스트링스(113a, 113b) 사이에는 절연막(114)이 배치되고, 선택 게이트(115) 사이에는, 절연막(114) 및 절연막(116)이 교대로 배치된 구성으로 할 수 있다.
그리고, 이러한 공정의 후에 선택 게이트(115)의 상면이 노출되게 되기 때문에, 제1 실시형태의 메모리 스트링스 형성 공정에서 설명한, 선택 게이트(115)의 상면에 비소 등을 도핑하여 드레인 영역을 형성하는 드레인 영역 형성 공정을 실시할 수 있다.
또한, 반도체 장치에 요하는 각종 부재를 형성하는 공정을 더 실시할 수 있다. 예컨대, 제1 실시형태에서 설명한 바와 같이, 각 메모리 스트링스 상에 비트라인을 형성하는 공정이나, 계단형으로 형성한 워드라인의 컨택트부에 대하여, 배선을 형성하는 워드라인용 배선을 형성하는 공정 등을 실시할 수 있다.
본 실시형태의 반도체 장치의 제조방법에 있어서도, 절연막-카본막 적층체를 형성한 후에, 희생막인 카본막을 건식의 제거 수단에 의해 제거할 수 있다. 이 때문에, 절연막이 휘어지거나 하는 것을 억제하여, 수율을 향상시킬 수 있다.
또, 본 실시형태에서는, 3차원 구조의 NAND형 플래시메모리의 구성을 예로 설명했지만, 이러한 형태에 한정되는 것은 아니다. 예컨대 ReRAM 등의 반도체 장치로 할 수도 있다.
[제3 실시형태]
제1 실시형태, 제2 실시형태에서는, 절연막-카본막 적층체를 형성한 경우를 예로 설명했지만, 이러한 형태에 한정되는 것은 아니며, 절연막 대신 전극막과 카본막의 적층체를 형성하는 반도체 장치의 제조방법으로 할 수도 있다.
구체적으로는 예컨대 이하의 공정을 포함할 수 있다.
기판의 한쪽 면측에 전극막을 형성하는 전극막 형성 공정.
전극막 형성 공정에서 형성된 전극막 상에 카본막을 형성하는 카본막 형성 공정.
전극막 형성 공정 및 카본막 형성 공정을 복수회 반복하여, 기판의 한쪽 면측에 전극막과 카본막이 교대로 복수층 적층된 전극막-카본막 적층체를 형성하는 전극막-카본막 적층체 형성 공정.
전극막-카본막 적층체를 구성하는 카본막을 제거하는 카본막 제거 공정.
우선, 전극막 형성 공정, 카본막 형성 공정 및 전극막-카본막 적층체 형성 공정의 각 공정에 관해 이하에 설명한다.
기판(11)에 관해서는 제1 실시형태에서 설명한 것과 동일한 것을 이용할 수 있으므로, 여기서는 설명을 생략한다.
또한, 기판(11) 상에 절연막(121a)을 형성해 놓을 수 있다. 이 때문에, 전극막(122a)을 형성하는 전극막 형성 공정을 실시하기 전에, 절연막 형성 공정을 실시할 수 있다.
절연막(121a)은 예컨대 제1 실시형태에서 설명한 절연막(11a)과 동일하게 하여 형성할 수 있으므로, 여기서는 설명을 생략한다.
또, 절연막 형성 공정을 실시하지 않고, 전극막 형성 공정보다 먼저 카본막 형성 공정부터 시작하여, 후술하는 바와 같이 카본막을 제거한 후, 카본막을 제거한 공극에 절연막을 배치함으로써 절연막(121a)을 형성할 수도 있다.
전극막 형성 공정은, 기판(11)의 한쪽 면측에 전극막(122a)을 형성하는 공정이다. 전극막 형성 공정에 있어서 형성하는 전극막은 특별히 한정되는 것은 아니지만, 예컨대 텅스텐 함유막으로 할 수 있다. 구체적으로는 예컨대 텅스텐이나 질화텅스텐을 바람직하게 이용할 수 있다. 전극막은 예컨대 CVD법에 의해 형성할 수 있다.
다음으로 카본막 형성 공정에 관해 설명한다.
카본막 형성 공정에서는, 전극막 형성 공정에서 형성한 전극막(122a) 상에 카본막(123a), 예컨대 비정질 카본막을 형성할 수 있다.
카본막(123a)는 예컨대 제1 실시형태에서 설명한 카본막과 동일하게 하여 형성할 수 있으므로, 여기서는 설명을 생략한다.
또, 카본막 형성 공정에서의 성막시의 조건은 특별히 한정되지 않지만, 카본막의 성막 온도를 500℃ 이상 900℃ 이하로 하는 것이 바람직하고, 600℃ 이상 800℃ 이하로 하는 것이 보다 바람직하다.
또한, 카본막 형성 공정을 실시하기 전, 및, 카본막 형성 공정을 실시한 후에 실리콘막을 형성하는 실리콘막 형성 공정을 더 가질 수도 있다. 즉, 전극막 형성 공정의 실시후, 카본막 형성 공정을 실시하기 전, 및, 카본막 형성 공정을 실시한 후에 계속하여 실리콘막(시드층)을 형성하는 실리콘막 형성 공정을 실시할 수 있다. 예컨대 전극막과 카본막의 밀착성이 낮은 경우 등에 실리콘막 형성 공정을 실시함으로써 전극막과 카본막의 밀착성을 향상시킬 수 있다.
실리콘막 형성 공정은, 제1 실시형태에서 설명한 실리콘막 형성 공정과 동일하게 하여 실시할 수 있으므로, 여기서는 설명을 생략한다.
다음으로 전극막-카본막 적층체 형성 공정에 관해 설명한다.
전극막-카본막 적층체 형성 공정은, 전술한 전극막 형성 공정과 카본막 형성 공정을 교대로 반복 실시함으로써, 기판(11)의 한쪽 면측에 전극막(122b∼122f)과, 카본막(123b∼123e)을 적층하는 공정이다. 이에 따라, 도 12에 나타낸 바와 같은 전극막-카본막 적층체(124)를 형성할 수 있다. 전극막-카본막 적층체 형성 공정에서의 전극막 형성 공정 및 카본막 형성 공정에 관해서는, 전술한 순서에 의해 실시할 수 있으므로, 여기서는 설명을 생략한다.
전극막 형성 공정과, 카본막 형성 공정을 반복하는 횟수에 관해서는 특별히 한정되는 것은 아니며, 요구되는 적층수에 따라서 반복할 수 있다. 단, 전극막-카본막 적층체로 반도체 장치를 형성할 때에 카본막은 희생막으로서 기능하여, 제거된다. 이 때문에, 최상층이 전극막이 되도록 전극막-카본막 적층체 형성 공정을 실시하는 것이 바람직하다. 또, 도 12에서는, 카본막을 5층, 전극막을 6층 적층한 예를 나타냈지만, 전극막-카본막 적층체의 각 막의 적층수는 특별히 한정되는 것은 아니며, 복수층 더 적층할 수도 있다. 또한, 층의 수가 도 12의 경우보다 적어도 좋다.
또한, 도 12에 나타낸 바와 같이, 전극막-카본막 적층체(124) 상에는 절연막(121b), 전극막(122g)을 더 형성할 수도 있다. 즉, 절연막 형성 공정, 전극막 형성 공정을 더 실시할 수 있다. 여기서 형성한 전극막(122g)은 예컨대 선택 게이트의 전극으로서 이용할 수 있다. 또, 절연막(121b)도 카본막으로 해 두고, 후술하는 공정에서 절연막으로 치환할 수도 있다.
(트렌치 형성 공정)
여기까지 설명한 반도체 장치의 제조방법에 있어서 얻어진 전극막-카본막 적층체에 대해서는 이하의 공정을 더 포함하는 트렌치 형성 공정을 실시하여, 예컨대 메모리 스트링스 등을 형성하기 위한 트렌치를 형성할 수 있다.
전극막-카본막 적층체의 위에 하드마스크막을 복수층 형성하는 하드마스크막 형성 공정.
하드마스크막을 마스크로 하여 전극막 및 카본막을 에칭하는 전극막, 카본막 에칭 공정.
우선, 하드마스크막 형성 공정에 관해 설명한다.
하드마스크막 형성 공정은, 후술하는 전극막, 카본막 에칭 공정을 행할 때의 마스크를 배치하는 공정이다. 하드마스크막(127)은 도 12에 나타낸 바와 같이 전극막-카본막 적층체(124)의 상면에 배치할 수 있다. 또, 전술한 바와 같이 전극막-카본막 적층체(124)의 상면에, 절연막(121b) 및 전극막(122g)을 배치한 경우에는, 이러한 절연막(121b) 및 전극막(122g)을 통해 하드마스크막(127)은 배치되게 된다.
하드마스크막은, 후술하는 전극막, 카본막 에칭 공정에 있어서, 마스크로서 기능할 수 있도록 구성되어 있으면 되며, 그 구성은 특별히 한정되지 않는다. 단, 하드마스크막(127)은, 제1 무기 재료층(125a, 125b)과, 제1 무기 재료층과는 재료가 상이한 제2 무기 재료층(126a, 126b)을 포함하는 것이 바람직하다. 이와 같이 하드마스크막(127)이 재료가 상이한 층을 포함함으로써, 예컨대 CMP(화학 기계 연마)를 행한 경우에 재료가 상이한 층이 스토퍼층으로서 기능할 수 있다.
또한, 제1 실시형태의 경우와 마찬가지로, 하드마스크막(127)은, 제1 무기 재료층(125a, 125b)과 제2 무기 재료층(126a, 126b)을 교대로 복수층 형성하는 것이 바람직하다. 또한, 하드마스크막은 제3 무기 재료층을 포함할 수도 있다.
하드마스크막(127)에 포함되는 제1 무기 재료층(125a, 125b), 제2 무기 재료층(126a, 126b)의 재료는 특별히 한정되는 것은 아니지만, 예컨대 폴리실리콘이나, 실리콘산화물, 실리콘질화물 등을 이용할 수 있다.
하드마스크막(127) 상에 에칭에 이용되는 도시하지 않은 마스크층을 더 배치할 수 있다. 마스크층의 구성은 특별히 한정되는 것은 아니지만, 예컨대 제1 실시형태에서 설명한 바와 같이, 하드마스크막측으로부터 순서대로 유기 마스크막, SOG막, 포토레지스트를 배치할 수 있다. 이 경우, 포토레지스트에 원하는 패턴을 형성한 후 에칭을 실시함으로써, 포토레지스트에 형성한 패턴이 우선 하층의 SOG 막 및 유기 마스크막에 전사된다. 그리고, 에칭을 더 계속함으로써, 하드마스크막에 패턴이 전사되어 하드마스크막의 하층에 배치된 전극막-카본막 적층체(124)의 전극막 및 카본막이나, 절연막의 에칭을 실시할 수 있다. 이러한 에칭 공정을 실시하는 중에, 유기 마스크막, SOG막, 포토레지스트에 관해서는 제거된다. 그리고, 전극막(122a∼122g), 카본막(123a∼123e), 나아가 절연막(121a, 121b)에 메모리 스트링스를 형성하기 위한 트렌치가 형성된다.
에칭을 행할 때의 조건은 특별히 한정되는 것은 아니며, 전극막(122a∼122g) 및 카본막(123a∼123e)을 에칭할 수 있는 조건이면 된다. 또, 절연막(121a, 121b)을 형성한 경우에는, 절연막(121a, 121b)도 에칭할 수 있는 조건으로 에칭하는 것이 바람직하다.
구체적으로는 예컨대, 플라즈마 에칭에 의해 실시하는 것이 바람직하다.
플라즈마 에칭을 행할 때에 이용하는 가스로는 특별히 한정되지 않지만, 예컨대 SF6 또는 NF3에 Ar, O2를 첨가한 가스를 이용한 경우, 전극막 및 카본막을 동시에 에칭할 수 있다.
또한, 전극막을 에칭할 수 있는 가스와 카본막을 에칭할 수 있는 가스를 교대로 공급하여 플라즈마 에칭할 수도 있다. 예컨대, 전극막을 에칭할 때에는 SF6, NF3, Cl2, HBr에서 선택되는 어느 것을 포함하는 가스를 이용할 수 있다. 또한, 카본막을 에칭할 때에는, O2와 COS(Carbonyl Sulfide)의 혼합 가스, 또는, O2와 N2와 H2의 혼합 가스를 이용할 수 있다.
또, 절연막을 플라즈마 에칭할 때에는, 예컨대 CF4F8 또는 C4F6에, Ar, O2를 첨가한 가스를 이용할 수 있다.
또, 플라즈마 에칭을 행할 때의 조건은 특별히 한정되지 않지만, 예컨대 가스 압력을 10 mTorr 이상 50 mTorr 이하, 전원 출력을 500 W 이상 2000 W이하, 바이어스 출력을 1000 W 이상 4000 W 이하로 하여 실시할 수 있다.
또한, 트렌치의 형상은 후술하는 메모리 스트링스에 대응한 형상으로 할 수 있고, 예컨대 원기둥형상으로 할 수 있다. 트렌치의 저면은 기판(11)을 노출하도록 형성하는 것이 바람직하다. 또한, 트렌치는 제1, 제2 실시형태의 경우와 마찬가지로, 예컨대 도 12의 메모리 스트링스 영역(X)에 지면 방향, 및, 지면과 수직인 방향으로 복수 배열할 수 있다.
(메모리 스트링스 형성 공정)
본 실시형태의 반도체 장치의 제조방법에 있어서는 또한, 형성한 트렌치 내에 메모리 스트링스를 구성하는 부재를 순차적으로 형성하는 메모리 스트링스 형성 공정을 실시할 수 있다.
메모리 스트링스 형성 공정에서는, 예컨대 이하의 공정을 실시할 수 있다.
트렌치의 표면에 IGD(Inter-Gate Dielectric)막과, 차지 트랩막을 형성하는 IGD막, 차지 트랩막 형성 공정.
트렌치의 저면에 형성된 IGD막 및 차지 트랩막을 제거하는 제거 공정.
IGD막 및 차지 트랩막의 표면에 터널 산화막을 형성하는 터널 산화막 형성 공정.
트렌치 내에 메모리 스트링스의 채널 부분을 형성하는 채널 형성 공정.
하드마스크막의 일부를 제거하는 공정.
선택 게이트를 형성하는 공정.
각 공정에 관해서는, 제1 실시형태에서 설명한 메모리 스트링스 형성 공정의 경우와 동일하게 하여 실시할 수 있으므로, 여기서는 설명을 생략한다.
메모리 스트링스 형성 공정을 실시한 후에는 예컨대, 도 13에 나타낸 바와 같이, 형성된 트렌치 내에, 상부에 선택 게이트(132)가 형성된 메모리 스트링스(131)로 할 수 있다. 메모리 스트링스(131)의 하부는, 제1 실시형태의 경우와 마찬가지로, 트렌치의 표면측으로부터, IGD막, 차지 트랩막 적층체(133), 터널 산화막(134)이 적층되고, 채널 부분(135)에는 예컨대 폴리실리콘 등이 충전된 구성으로 할 수 있다.
선택 게이트(132) 부분은, 소스 영역(136), 산화 절연막(137), 선택 게이트 채널(138)을 가질 수 있다.
(메모리 스트링스 사이 절연막 형성 공정)
본 실시형태의 반도체 장치의 제조방법에 있어서는 또한, 메모리 스트링스 사이 및 선택 게이트 사이를 절연하는 절연막을 형성하는 메모리 스트링스 사이 절연막 형성 공정을 실시할 수 있다.
메모리 스트링스 사이에 관해서는, 도 14에 나타낸 바와 같이, 기판(11)에 형성된 소스 영역(111)에 의해 접속된 메모리 스트링스(131a, 131b) 사이에 절연막(142)을 배치하는 것이 바람직하다.
절연막(142)의 형성 방법에 관해 설명한다.
예컨대 우선, 제1 실시형태에서의 개구부(51)와 같이 메모리 스트링스 사이를 절연하는 절연막(142)을 형성하기 위한 개구부를 형성하는, (메모리 스트링스 사이) 개구부 형성 공정을 실시할 수 있다. 그 개구부는, 제1 실시형태의 경우와 마찬가지로, 도 13의 하드마스크막(127) 상에, 유기 마스크막, SOG막, 절연막(142)을 형성하기 위한 개구부의 형상에 대응한 개구부를 구비한 포토레지스트를 배치한 후 에칭 공정을 실시함으로써 형성할 수 있다. 또, 유기 마스크막, SOG막, 포토레지스트는 에칭 공정중에 소실된다.
이어서, 그 개구부 내에 절연막(142)을 배치하는 (메모리 스트링스 사이)절연막 형성 공정을 실시한다. 절연막(142)은 예컨대 CVD법에 의해 형성할 수 있다. 또, 절연막(142)을 형성할 때, 절연막(142)은 그 개구부 내에 형성되지만, 동시에 하드마스크막(127) 상에도 형성된다. 이 때문에, 예컨대 CMP(화학 기계 연마)에 의해, 하드마스크막(127) 상의 절연막은 하드마스크막(127) 중 최상층의 제1 무기 재료층(125b)과 함께 제거할 수 있다.
메모리 스트링스 사이의 절연막(142)은 선택 게이트(132) 사이의 절연막으로서도 기능하지만, 모든 선택 게이트(132) 사이에 절연막을 배치하는 것이 바람직하다. 이 때문에, 절연막(142)이 형성되어 있지 않은 선택 게이트(132) 사이에 관해 절연막(141)을 더 형성하는 것이 바람직하다. 절연막(141)은 선택 게이트(132) 사이를 절연할 수 있으면 되기 때문에, 선택 게이트(132)에 대응한 깊이까지 개구부를 형성하고, 그 개구부에 절연막(141)을 배치함으로써 형성할 수 있다. 개구부의 형성 방법, 개구부에 절연막을 형성하는 방법은 절연막(142)의 경우와 동일하게 하여 실시할 수 있으므로, 여기서는 설명을 생략한다.
또, 절연막(141)을 형성했을 때, 절연막(142)의 경우와 마찬가지로 하드마스크막 상에도 절연막이 형성된다. 이 때문에, 예컨대 CMP(화학 기계 연마)에 의해, 하드마스크막(127) 중 최상층으로 되어 있는 제2 무기 재료층(126a)(도 13을 참조)과 함께 제거할 수 있다.
또한, 여기서는 절연막(142)을 형성한 후에 절연막(141)을 형성하는 개구부를 형성하고, 절연막(141)을 형성한 예를 나타냈지만, 이러한 형태에 한정되는 것은 아니다. 예컨대 제1 실시형태의 경우와 마찬가지로, 절연막(142)을 형성하기 위한 개구부와, 절연막(141)을 형성하기 위한 개구부를 형성하고 나서, 절연막(141), 절연막(142)을 동시에 형성할 수도 있다.
(워드라인 컨택트부 형성 공정)
또한, 본 실시형태의 반도체 장치의 제조방법에 있어서는, 워드라인 컨택트부 영역(Y)에 있어서, 워드라인의 컨택트부를 설치하기 위해, 전극막과 카본막을 계단형으로 에칭하는 공정을 설치할 수 있다. 워드라인 컨택트부 형성 공정은 이하의 각 공정을 포함할 수 있다.
우선, 도 15A에 나타낸 바와 같이, 전극막-카본막 적층체(124) 상에 하드마스크막(125a) 등을 통해 마스크(151)를 배치하는 마스크 배치 공정을 행한다. 이 때, 다음 에칭 공정에서 하드마스크막(125a) 및 전극막(122g)을 에칭하는 분만큼 하드마스크막(125a)이 노출되도록 마스크(151)를 형성한다.
또, 후술하는 마스크(151)의 일부를 제거하는 트림 공정을 반복 실시할 때, 마스크(151)의 두께도 서서히 감소한다. 이 때문에, 마스크(151)는 트림 공정의 반복 횟수 등을 감안하여 충분한 두께가 되도록 형성하는 것이 바람직하다. 또한, 트림 공정에서 마스크(151)를 제거할 수 있도록, 마스크(151)는 유기물의 마스크, 예컨대 포토레지스트인 것이 바람직하다.
또한, 도 15A∼도 15C에서는, 워드라인 컨택트부 영역(Y)만을 나타내고 있지만, 메모리 스트링스 영역(X)의 전극막-카본막 적층체(124) 상의 전면에도 마스크를 배치하는 것이 바람직하다. 이것은, 메모리 스트링스 영역(X)에 형성한 전극막이나 카본막이 후술하는 에칭 공정 등에서 에칭되는 것을 방지하기 위해서이다.
다음으로, 이방성 에칭에 의해, 전극막(122g) 중 마스크(151)로부터 노출된, 도 15A 중 점선으로 둘러싸인 에칭 영역(152)을 제거하는 전극막 에칭 공정을 실시한다. 또 이 때, 에칭 영역(152)에 포함되는 하드마스크막(125a)도 제거된다.
또한 단차를 형성하기 위해, 등방성 에칭에 의해, 도 15A에 있어서 마스크(151) 중 점선으로 둘러싸인 트림 영역(153)을 제거하는 트림 공정을 실시한다. 이에 따라 도 15B에 나타낸 상태가 된다.
다음으로, 도 15B에 있어서, 이방성 에칭에 의해, 점선으로 둘러싸인 에칭 영역(154, 155)을 제거하는 전극막 에칭 공정을 실시한다. 이 때, 에칭 영역(154, 155)에 포함되는 전극막(122g, 122f)이 제거된다. 또한, 에칭 영역(154, 155)에 포함되는 하드마스크막(125a), 절연막(121b)도 제거된다. 이에 따라 도 15C에 나타낸 상태가 된다.
그리고, 도 15C에 있어서, 점선으로 둘러싸인 마스크(151)의 트림 영역(156), 및 노출되어 있는 카본막(123e)의 트림 영역(157)을 트림하는 트림 공정을 실시한다.
그 후, 전극막 에칭 공정과 트림 공정을 교대로 반복 실시하는 반복 공정을 실시할 수 있다.
그리고, 반복 공정을 실시함으로써, 도 16A에 나타낸 바와 같은 전극막-카본막 적층체(124)의 단부를 계단형으로 가공할 수 있다.
(카본막 제거 공정, 절연막 형성 공정)
또한, 본 실시형태의 반도체 장치의 제조방법에 있어서는 또한, 희생막인 카본막(123a∼123e)을 제거하여 (층간)절연막을 형성할 수 있다. 이 경우, 본 실시형태의 반도체 장치의 제조방법은, 전술한 바와 같이 전극막-카본막 적층체(124)를 구성하는 카본막(123a∼123e)을 제거하는 카본막 제거 공정을 가질 수 있다.
도 16A, 도 16B를 이용하여 설명한다.
예컨대 도 16A에 나타낸 바와 같이 전극막-카본막 적층체(124)는, 전극막(122a∼122f)의 층간에 카본막(123a∼123e)이 배치된 구성을 갖고 있다.
그리고, 도 16A에 나타낸 전극막-카본막 적층체(124)에 대하여 카본막 제거 공정을 실시함으로써, 도 16B에 나타낸 바와 같이 전극막 사이에 배치되어 있던 카본막을 제거하여 공극으로 할 수 있다. 이 때, 전극막(122a∼122f)은 메모리 스트링스(131)에 의해 지지되어 있기 때문에, 전극막 사이의 공극은 유지된다.
또한, 도 16B에 나타낸 바와 같이 워드라인 컨택트부 형성 공정에서 이용한 마스크(151)도 유기물의 마스크를 이용한 경우, 카본막 제거 공정에서 카본막(123a∼123e)과 함께 제거할 수 있다.
카본막 제거 공정의 구체적인 방법은 특별히 한정되는 것은 아니지만, 예컨대, 카본막 제거 공정은, 산소 플라즈마를 이용한 애싱 처리에 의해 실시하는 것이 바람직하다.
또한, 카본막 제거 공정에 있어서 카본막의 잔사가 약간 발생한 경우에는, 표면 장력이 약한 용액을 이용한 웨트 세정을 조합해도 좋다. 이 경우는, 표면 장력이 약한 용액을 이용하여, 단시간에 웨트 세정을 행할 수 있기 때문에 전극막이 휘어지는 것을 억제할 수 있다.
다음으로 도 17A에 나타낸 바와 같이, 카본막 제거 공정에 의해 카본막(123a∼123e)이 제거된 영역, 즉 전극막(122a∼122f)의 층간에 형성된 공극에, (층간)절연막(171a∼171e)을 배치하는 절연막 형성 공정을 더 가질 수 있다. 이에 따라 절연막(171a∼171e)과, 전극막(122a∼122f)이 교대로 적층된 전극막-절연막 적층체(172)를 형성할 수 있다.
또한, 이 때, 워드라인의 컨택트부로서, 전극막(122a∼122f)이 계단형으로 가공된 단부에도, 도 17A에 나타낸 바와 같이 (워드라인 컨택트부)절연막(173)을 배치할 수 있다.
또, 도 17A에서는, 전극막(122a∼122f) 사이에 (층간)절연막(171a∼171e)을 배치한 예를 나타냈지만, 도 17B에 나타낸 바와 같이, 전극막(122a∼122f) 사이에는 절연막을 배치하지 않는 구성으로 할 수도 있다. 즉, 카본막 제거 공정에서 카본막(123a∼123e)이 제거된 전극막(122a∼122f) 사이의 영역을 에어갭부로 할 수 있다. 이것은, 전극막(122a∼122f) 사이에는 공극이 형성되어 있기 때문에, 절연막을 배치하지 않더라도, 예컨대 얻어진 반도체 장치를 진공 또는 소정의 분위기하에 놓음으로써 절연막이 배치된 것과 동일한 효과를 나타내게 되기 때문이다. 또, 이 경우에도, 워드라인의 컨택트부로서, 전극막(122a∼122f)이 계단형으로 가공된 단부에는, 도 17B에 나타낸 바와 같이 (워드라인 컨택트부)절연막(173)을 배치하는 것이 바람직하다.
(층간)절연막(171a∼171e)이나 (워드라인 컨택트부)절연막(173)의 재료는 특별히 한정되는 것은 아니지만, 예컨대 실리콘산화막인 것이 바람직하다. 또, (층간)절연막(171a∼171e) 및/또는 (워드라인 컨택트부)절연막(173)을 형성하기 전에 전극막(122a∼122f)의 산화 방지막으로서, 질화티탄막 또는 실리콘질화막을 전극막(122a∼122f)의 표면에 형성해도 좋다. 질화티탄막, 실리콘질화막의 성막 방법은 특별히 한정되지 않지만 예컨대 CVD법이나, ALD법, MLD법 등에 의해 형성할 수 있다. 특히 ALD법에 의해 형성하는 것이 바람직하다.
(층간)절연막(171a∼171e)이나 (워드라인 컨택트부)절연막(173)을 형성할 때의 조건은 특별히 한정되지 않지만, 예컨대 제1 실시형태에서 형성한 절연막(12a∼12h)과 동일한 성막 조건으로 형성할 수 있다.
또, 도 17A, 도 17B에 나타낸 반도체 장치에 있어서는, 선택 게이트(132)의 상면이 노출되게 되기 때문에, 제1 실시형태의 메모리 스트링스 형성 공정에서 설명한, 선택 게이트 채널의 상면에 비소 등을 도핑하여 드레인 영역을 형성하는 드레인 영역 형성 공정을 실시할 수 있다.
또한, 반도체 장치에 요하는 각종 부재를 형성하는 공정을 더 실시할 수 있다. 예컨대, 제1 실시형태에서 설명한 바와 같이 각 메모리 스트링스(131) 상에 비트라인을 형성하는 공정이나, 계단형으로 형성한 워드라인 컨택트부에 대하여, 배선을 형성하는 워드라인용 배선을 형성하는 워드라인용 배선 형성 공정 등을 실시할 수 있다.
이상에 본 실시형태의 반도체 장치의 제조방법에 관해 설명했지만, 이러한 반도체 장치의 제조방법에 있어서는, 전극막-카본막 적층체를 형성한 후에, 희생막인 카본막을 건식의 제거 수단에 의해 제거할 수 있다. 이 때문에, 전극막이 휘어지거나 하는 것을 억제하여, 수율을 향상시킬 수 있다.
또, 본 실시형태에서는, 3차원 구조의 NAND형 플래시메모리의 구성을 예로 설명했지만, 이러한 형태에 한정되는 것은 아니다. 예컨대 ReRAM 등의 반도체 장치로 할 수도 있다.
11 : 기판
12a∼12h, 171a∼171e : 절연막
13a∼13g, 123a∼123e : 카본막
14 : 절연막-카본막 적층체
21a, 21b : 실리콘막
31, 127 : 하드마스크막
311a∼311c : 제1 무기 재료층
312a, 312b : 제2 무기 재료층
35, 51, 112 : 트렌치
52a∼52g, 122a∼122g : 전극막
53, 172 : 절연막-전극막 적층체
124 : 전극막-카본막 적층체
71, 91, 151 : 마스크

Claims (18)

  1. 기판의 한쪽 면측에 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막 형성 공정에서 형성된 절연막 상에 카본막을 형성하는 카본막 형성 공정과,
    상기 절연막 형성 공정 및 상기 카본막 형성 공정을 복수회 반복하여, 상기 기판의 한쪽 면측에 상기 절연막과 상기 카본막이 교대로 복수층 적층된 절연막-카본막 적층체를 형성하는 절연막-카본막 적층체 형성 공정과,
    상기 절연막-카본막 적층체를 구성하는 상기 카본막을 제거하는 카본막 제거 공정과,
    상기 카본막 제거 공정에서 상기 카본막이 제거된 영역에 전극막을 형성하고, 상기 절연막과 상기 전극막이 복수층 적층된 절연막-전극막 적층체로 하는 전극막 형성 공정
    을 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 카본막 제거 공정은, 산소 플라즈마를 이용한 애싱 처리에 의해 실시하는 것인 반도체 장치의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 전극막 형성 공정에서 형성하는 상기 전극막은 텅스텐 함유막인 것인 반도체 장치의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 카본막 형성 공정을 실시하기 전 그리고 상기 카본막 형성 공정을 실시한 후에, 실리콘막을 형성하는 실리콘막 형성 공정을 더 포함하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 카본막 제거 공정에서 상기 실리콘막을 산화하는 것인 반도체 장치의 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 카본막 형성 공정에 있어서, 상기 카본막의 성막 온도를 500℃ 이상 900℃ 이하로 하는 것인 반도체 장치의 제조방법.
  7. 제1항 또는 제2항에 있어서, 상기 절연막 형성 공정에서 형성하는 상기 절연막이 실리콘산화막인 것인 반도체 장치의 제조방법.
  8. 제1항 또는 제2항에 있어서,
    상기 절연막-카본막 적층체 상에 하드마스크막을 복수층 형성하는 하드마스크막 형성 공정과,
    상기 하드마스크막을 마스크로 하여 상기 절연막 및 상기 카본막을 에칭하는 절연막, 카본막 에칭 공정을 포함하며,
    상기 하드마스크막은, 제1 무기 재료층과, 상기 제1 무기 재료층과는 재료가 상이한 제2 무기 재료층을 포함하는 것인 반도체 장치의 제조방법.
  9. 제1항 또는 제2항에 있어서,
    상기 절연막-카본막 적층체의 단부에 있어서, 적층한 상기 절연막 및 상기 카본막을 계단형으로 가공하는 워드라인 컨택트부 형성 공정을 더 포함하며,
    상기 워드라인 컨택트부 형성 공정은,
    상기 절연막-카본막 적층체 상에 마스크를 배치하는 마스크 배치 공정과,
    상기 절연막의 일부를 제거하는 절연막 에칭 공정과,
    상기 마스크 및 상기 카본막의 일부를 제거하는 트림 공정과,
    상기 절연막 에칭 공정과 상기 트림 공정을 교대로 반복 실시하는 반복 공정을 포함하는 것인 반도체 장치의 제조방법.
  10. 제1항 또는 제2항에 있어서,
    상기 절연막-카본막 적층체의 상기 절연막 및 상기 카본막을 관통하는 트렌치를 형성하는 트렌치 형성 공정과,
    상기 트렌치에 실리콘질화물을 충전하는 충전 공정을 더 포함하는 반도체 장치의 제조방법.
  11. 기판의 한쪽 면측에 전극막을 형성하는 전극막 형성 공정과,
    상기 전극막 형성 공정에서 형성된 전극막 상에 카본막을 형성하는 카본막 형성 공정과,
    상기 전극막 형성 공정 및 상기 카본막 형성 공정을 복수회 반복하여, 상기 기판의 한쪽 면측에 상기 전극막과 상기 카본막이 교대로 복수층 적층된 전극막-카본막 적층체를 형성하는 전극막-카본막 적층체 형성 공정과,
    상기 전극막-카본막 적층체를 구성하는 상기 카본막을 제거하는 카본막 제거 공정을 포함하는 반도체 장치의 제조방법.
  12. 제11항에 있어서, 상기 카본막 제거 공정은, 산소 플라즈마를 이용한 애싱 처리에 의해 실시하는 것인 반도체 장치의 제조방법.
  13. 제11항 또는 제12항에 있어서, 상기 카본막 제거 공정에 의해 상기 카본막이 제거된 영역에 절연막을 형성하는 절연막 형성 공정을 더 포함하는 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 절연막이 실리콘산화막인 것인 반도체 장치의 제조방법.
  15. 제11항 또는 제12항에 있어서, 상기 카본막 제거 공정에서 상기 카본막이 제거된 상기 전극막 사이의 영역을 에어갭부로 하는 것인 반도체 장치의 제조방법.
  16. 제11항 또는 제12항에 있어서, 상기 카본막 형성 공정에 있어서, 카본막의 성막 온도를 500℃ 이상 900℃ 이하로 하는 것인 반도체 장치의 제조방법.
  17. 제11항 또는 제12항에 있어서, 상기 전극막 형성 공정에서 형성되는 상기 전극막은 텅스텐 함유막인 것인 반도체 장치의 제조방법.
  18. 제11항 또는 제12항에 있어서,
    상기 전극막-카본막 적층체 상에 하드마스크막을 복수층 형성하는 하드마스크막 형성 공정과,
    상기 하드마스크막을 마스크로 하여 상기 전극막 및 상기 카본막을 에칭하는 전극막 및 카본막 에칭 공정을 포함하며,
    상기 하드마스크막은, 제1 무기 재료층과, 상기 제1 무기 재료층과는 재료가 상이한 제2 무기 재료층을 포함하는 것인 반도체 장치의 제조방법.
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