KR20150068284A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20150068284A
KR20150068284A KR1020140139847A KR20140139847A KR20150068284A KR 20150068284 A KR20150068284 A KR 20150068284A KR 1020140139847 A KR1020140139847 A KR 1020140139847A KR 20140139847 A KR20140139847 A KR 20140139847A KR 20150068284 A KR20150068284 A KR 20150068284A
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
semiconductor device
conductive layer
bonding
Prior art date
Application number
KR1020140139847A
Other languages
English (en)
Inventor
아츠코 가와사키
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20150068284A publication Critical patent/KR20150068284A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08111—Disposition the bonding area being disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80054—Composition of the atmosphere
    • H01L2224/80075—Composition of the atmosphere being inert
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/8009—Vacuum
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H01L2924/05442—SiO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시 형태의 반도체 장치의 제조 방법에 의하면, 제1 도전층 및 제1 절연층이 표면으로부터 노출되는 제1 배선층을 형성하고, 제2 도전층 및 제2 절연층이 표면으로부터 노출되는 제2 배선층을 형성하고, 상기 제1 절연층의 표면 중, 상기 제1 도전층의 주위를 포함하는 일부 영역을 상기 제1 도전층의 표면보다 낮게 함으로써, 상기 제1 절연층의 표면에 제1 비접합면을 형성하고, 상기 제1 도전층의 표면과 상기 제2 도전층의 표면을 접속함과 함께, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 절연층의 표면을 접합한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
<관련 출원>
본 출원은, 2013년 12월 11일에 출원된 일본 특허 출원 번호 제2013-256070호의 우선권 이익을 향수하고, 그 일본 특허 출원의 전체 내용은 본 출원에서 원용된다.
본 실시 형태는, 일반적으로 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
최근의 반도체 집적 회로의 고집적화 및 고성능화에 수반하여, 수직 방향으로 배선을 적층한 다층 배선층을 갖는 반도체 장치의 연구가 진행되고 있다.
이러한 종류의 반도체 장치가 갖는 다층 배선층의 제조 방법으로서, 이하의 방법이 알려져 있다. 먼저, 제1 배선층을 제1 반도체 기판 상에 형성한다. 제1 배선층은 CMP(Chemical Mechanical Polishing)법에 의해 연마된 표면을 갖는다. 그 표면으로부터는, 배선 또는 스루홀 도전체 등의 도전층 및 절연층이 노출되어 있다. 계속해서, 제2 배선층을 제2 반도체 기판 상에 형성한다. 제2 배선층은 CMP법에 의해 연마된 표면을 갖는다. 그 표면으로부터는, 배선 또는 스루홀 도전체 등의 도전층 및 절연층이 노출되어 있다. 이어서, 제1 반도체 기판 및 제2 반도체 기판에 압접 하중을 인가하고, 제1 배선층의 표면과 제2 배선층의 표면을 고상 접합(Solid State Bonding)한다. 이와 같이 하여, 다층 배선층이 제조된다.
이와 같이 하여 제조되는 다층 배선층을 갖는 반도체 장치는, 제1 배선층의 표면과 제2 배선층의 표면을 고상 접합시킴으로써 제조되기 때문에, 전자 방사 노이즈를 용이하게 방지할 수 있다. 또한, 이렇게 제조되는 다층 배선층을 갖는 반도체 장치는, 스루홀 도전체끼리를 고상 접합함으로써 제조되기 때문에, 배선을 짧으면서, 또한 용이하게 할 수 있다.
상술한 반도체 장치의 제조 방법에 있어서, 제1 배선층의 표면으로부터 노출되는 도전층과, 제2 배선층의 표면으로부터 노출되는 도전층을 확실하게 접합시켜, 보다 신뢰성이 높은 반도체 장치를 제조할 수 있는 제조 방법이 요망되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 높은 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것이다.
일 실시 형태의 반도체 장치의 제조 방법은, 제1 도전층 및 제1 절연층을 갖고, 상기 제1 도전층 및 상기 제1 절연층이 표면으로부터 노출되는 제1 배선층을 제1 기판 상에 형성하고, 제2 도전층 및 제2 절연층을 갖고, 상기 제2 도전층 및 상기 제2 절연층이 표면으로부터 노출되는 제2 배선층을 제2 기판 상에 형성하고, 상기 제1 절연막의 표면 중, 상기 제1 도전층의 주위를 포함하는 일부 영역을 상기 제1 도전층의 표면보다 낮게 함으로써, 상기 제1 절연층의 표면에 제1 비접합면을 형성하고, 상기 제1 도전층의 표면과 상기 제2 도전층의 표면을 전기적으로 접속함과 함께, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 절연층의 표면을 접합하는 것을 특징으로 한다.
다른 실시 형태의 반도체 장치는, 제1 도전층 및 제1 절연층을 갖고, 상기 제1 절연층의 표면 중, 상기 제1 도전층의 주위를 포함하는 일부 영역에, 상기 제1 도전층을 볼록 형상으로 돌출시키는 제1 비접합면을 갖는 제1 배선층과, 상기 제1 도전층의 표면에 접합되는 제2 도전층 및 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면에 접합되는 제2 절연층을 갖는 제2 배선층을 구비하는 것을 특징으로 한다.
상기 구성의 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 신뢰성이 높은 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것이 가능하다.
도 1은 제1 실시예에 관한 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 주요부를 모식적으로 도시하는 단면도이다.
도 2는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 3은 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 4는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 5는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 6은 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 7은 도 6에 도시하는 공정에서의 제1 반도체 웨이퍼를 상측으로부터 본 평면도이다.
도 8은 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 9는 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 10은 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 11은 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 12는 제1 절연층과 제2 절연층의 접합 영역 및 비접합 영역을 모식적으로 도시하는 평면도이다.
도 13은 제1 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한, 도 1에 대응하는 단면도이다.
도 14는 비교예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15는 비교예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16은 비교예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17은 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 18은 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 19는 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 20은 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 21은 변형예에 관한 레지스트층이 형성된 제1 반도체 웨이퍼를 상측으로부터 본 평면도이다.
도 22는 변형예에 관한 레지스트층을 형성한 후의 공정에 있어서, 하층부와 상층부를 고상 접합했을 때의, 제1 절연층과 제2 절연층과의 접합 영역 및 비접합 영역을 모식적으로 도시하는 평면도이다.
이하에, 본 실시예에 관한 반도체 장치의 제조 방법 및 반도체 장치에 대해서 설명한다.
(제1 실시예)
도 1은 실시예에 관한 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(10)의 주요부를 모식적으로 도시하는 단면도이다. 도 1에 도시되는 반도체 장치(10)는 제1 부분인 하층부(11a)와, 제2 부분인 상층부(11b)가 서로 고상 접합됨으로써 형성된 다층 배선층(11)을 갖는다.
즉, 제1 부분인 하층부(11a)는 제1 기판(12a) 및 제1 기판(12a) 상에 형성된 제1 배선층(13a)을 갖는다. 제1 배선층(13a)은 제1 배선(15a) 및 제1 스루홀 도전체(16a) 등의 제1 도전층, 및 제1 절연층(14a)을 갖는다. 제1 도전층은 제1 절연층(14a) 내에 형성된다. 또한, 도시되는 제1 배선(15a)은 제1 배선층(13a)의 최상층 배선이고, 제1 배선층(13a)은 이 최상층 배선(15a)을 포함하는 다층 배선 구조를 가져도 좋다.
제1 배선층(13a)의 표면으로부터는, 절연 영역인 제1 절연층(14a) 및 도전 영역으로서, 예를 들어 제1 스루홀 도전체(16a)가 노출되어 있다. 제1 절연층(14a)을 포함하는 절연 영역은, 그 일부에 있어서 오목 형상으로 되어 있고, 도전 영역인 제1 스루홀 도전체(16a)는 절연 영역의 오목 형상 영역으로부터 볼록 형상으로 돌출되어 노출되어 있다. 또한, 이하의 설명에 있어서, 제1 절연층(14a)의 오목 형상 영역의 저면을 제1 비접촉면이라고 칭한다. 제1 스루홀 도전체(16a)는 제1 비접촉면으로부터 볼록 형상으로 돌출되어 있다.
이러한 절연 영역 및 도전 영역에 의해, 즉, 제1 비접촉면을 제외한 제1 절연층(14a)의 표면 및 제1 스루홀 도전체(16a)의 상단부 표면에 의해, 제1 접합면(Sa)이 구성된다.
제2 부분인 상층부(11b)도 마찬가지로, 제2 기판(12b) 및 제2 기판(12b) 상에 형성된 제2 배선층(13b)을 갖는다. 제2 배선층(13b)은 제2 배선(15b) 및 제2 스루홀 도전체(16b) 등의 제2 도전층, 및 제2 절연층(14b)을 갖는다. 제2 도전층은 제2 절연층(14b) 내에 형성된다. 또한, 도시되는 제2 배선(15b)은 제2 배선층(13b)의 최상층 배선이고, 제2 배선층(13b)은 이 최상층 배선(15b)을 포함하는 다층 배선 구조를 가져도 좋다.
제2 배선층(13b)의 표면으로부터는, 절연 영역인 제2 절연층(14b) 및 도전 영역으로서, 예를 들어 제2 스루홀 도전체(16b)가 노출되어 있다. 제2 절연층(14b)을 포함하는 절연 영역은, 그 일부에 있어서 오목 형상으로 되어 있고, 도전 영역인 제2 스루홀 도전체(16b)는 절연 영역의 오목 형상 영역으로부터 볼록 형상으로 돌출되어 노출되어 있다. 또한, 이하의 설명에 있어서, 제2 절연층(14b)의 오목 형상 영역의 저면을 제2 비접촉면이라고 칭한다. 제2 스루홀 도전체(16b)는 제2 비접촉면으로부터 볼록 형상으로 돌출되어 있다.
이러한 절연 영역 및 도전 영역에 의해, 즉, 제2 비접촉면을 제외한 제2 절연층(14b)의 표면 및 이 표면으로부터 노출되는 제2 스루홀 도전체(16b)의 상단부 표면에 의해, 제2 접합면(Sb)이 구성된다.
그리고, 도 1에 도시하는 반도체 장치(10)의 다층 배선층(11)은, 하층부(11a)의 제1 접합면(Sa)과, 상층부(11b)의 제2 접합면(Sb)이 고상 접합함과 함께, 하층부(11a)의 제1 접합면(Sa)의 도전 영역(제1 스루홀 도전체(16a)의 상단부 표면)과, 상층부(11b)의 제2 접합면(Sb)의 도전 영역(제2 스루홀 도전체(16b)의 상단부 표면)이 고상 접합하고, 하층부(11a)의 제1 비접합면과, 상층부(11b)의 제2 비접합면이 서로 이격됨으로써 형성되어 있다. 이 결과, 하층부(11a)와 상층부(11b)는, 제1 비접합면과 제2 비접합면 사이에 공간이 형성되도록 해서 접합되어 있다.
또한, 도시는 생략하고 있지만, 하층부(11a) 및 상층부(11b)에는 각각, 실제로는 트랜지스터, 캐패시터 등의 반도체 소자가 만들어 넣어져 있다.
이러한 다층 배선층(11)은, 예를 들어 상층부(11b)에 설치된 광을 수광하는 센서부와, 하층부(11a)에 설치된 센서부에 있어서 얻어지는 신호를 처리하는 로직 회로를 전기적으로 접속하는 배선층으로서 이용된다.
이하에, 도 2 내지 도 13을 참조하여, 도 1에 도시되는 반도체 장치(10)의 제조 방법에 대해서 설명한다. 도 7, 도 12를 제외한 도 2 내지 도 13은, 각각 제1 실시예에 관한 반도체 장치(10)의 제조 방법을 설명하기 위한 도 1에 대응하는 단면도이다. 도 7은 도 6에 도시하는 공정에서의 제1 반도체 웨이퍼를 상측으로부터 본 평면도이고, 도 12는 제1 절연층과 제2 절연층의 접합 영역 및 비접합 영역을 모식적으로 도시하는 평면도이다.
먼저, 제1 부분인 하층부(11a)(도 1)를 제조한다. 먼저 도 2에 도시한 바와 같이, 제1 반도체 웨이퍼(21a)의 표면 상에, 제1 절연층(14a)(도 1)의 일부가 되는 제1 절연체(22a)를 형성하고, 이 제1 절연체(22a)의 표면에, 도전층의 일례로서의 제1 배선(15a)을 형성한다. 제1 반도체 웨이퍼(21a)는 후에 제1 기판(12a)(도 1)이 되는 제1 웨이퍼의 일례이다. 제1 반도체 웨이퍼(21a)는 실리콘 등을 포함하고, 제1 배선(15a)은 구리, 알루미늄 합금 등의 금속, 불순물을 도핑한 폴리실리콘, 실리사이드 등을 포함한다. 그리고, 제1 절연체(22a)는 산화 실리콘, 질화 실리콘 등을 포함한다.
또한, 도 2에 도시되는 2개의 점선 사이의 영역(D)은, 후술하는 다이싱 공정에 있어서 절단되는 절단 영역(D)(다이싱 라인(D))이다. 상술한 제1 배선(15a)은, 실제로는 격자 형상의 다이싱 라인(D)에 의해 구획되는 제1 절연체(22a) 표면의 각 영역에 각각 형성된다.
이어서, 도 3에 도시한 바와 같이, 제1 배선(15a)을 포함하는 제1 절연체(22a)의 표면 상에, 산화 실리콘, 질화 실리콘 등을 포함하는 제2 절연체(23a)를 형성한다. 이 후, 포토리소그래피와 건식 에칭의 기술을 사용하여, 제2 절연체(23a)에, 제1 배선(15a)에 도달하는 스루홀을 포함하는 복수의 스루홀(24a)을 형성한다.
또한, 상술한 제1 절연체(22a) 및 이것에 적층되는 제2 절연체(23a)에 의해, 제1 절연층(14a)가 형성된다.
이어서, 도 4에 도시한 바와 같이, 제1 절연층(14a)의 전체를 덮고, 복수의 스루홀(24a) 내를 모두 채우도록, 예를 들어 구리를 포함하는 도전층(25a)을 형성한다.
이어서, 도 5에 도시한 바와 같이, 제1 절연층(14a)의 표면이 노출될 때까지, 도전층(25a)을 CMP법에 의해 연마하고, 도전층(25a)을 포함하는 제1 절연층(14a)의 표면을 평탄화한다. 이 공정에 의해, 스루홀(24a) 내를 채우는 도전층(25a)은 제1 스루홀 도전체(16a)가 된다.
이 공정에 있어서, 제1 스루홀 도전체(16a)의 상단부 표면 및 제1 절연층(14a)의 표면은 대략 평탄해지지만, 구리 등을 포함하는 제1 스루홀 도전체(16a)는 산화 실리콘, 질화 실리콘 등을 포함하는 제1 절연층(14a)보다 경도가 낮기 때문에, CMP에 의해, 제1 스루홀 도전체(16a)의 표면이, 제1 절연층(14a)의 표면보다 접시 형상으로 오목해져서 낮아진다. 즉, 제1 스루홀 도전체(16a)의 상단부 표면에, 접시 형상으로 오목한 디싱부(26a)가 형성된다.
이 공정에 의해, 제1 부분인 하층부(11a)의 제1 배선층(13a)의 표면에, 제1 절연층(14a)이 노출된 절연 영역 및 제1 스루홀 도전체(16a)의 상단부 표면(디싱부(26a))이 노출된 도전 영역을 포함하는 제1 접합면(Sa)이 형성된다.
이어서, 도 6에 도시한 바와 같이, 제1 접합면(Sa)으로부터 노출되는 절연 영역 상 중, 다이싱 라인(D) 상 및 그 주변부 상(즉, 제1 절연층(14a)의 주변부 표면 상)에 레지스트층(27a)을 형성한다. 레지스트층(27a)은 제1 스루홀 도전체(16a)의 표면을 포함하는 제1 절연층(14a)의 표면에 레지스트 재료를 도포하고, 노광, 현상 공정을 거쳐, 레지스트 재료의 불필요 부분을 제거함으로써 형성된다.
여기서, 도 7에 도시한 바와 같이, 다이싱 라인(D)은 일반적으로 제1 반도체 웨이퍼(21a)에 대하여 격자 형상으로 형성된다. 따라서, 형성되는 레지스트층(27a)도 마찬가지로, 제1 반도체 웨이퍼(21a) 상에 형성된 제1 절연층(14a)의 표면 상에 격자 형상으로 형성된다. 또한, 실제로는 레지스트층(27a)에 둘러싸인 영역으로부터는, 제1 절연층(14a) 이외에, 제1 스루홀 도전체(16a)도 노출되지만, 도 7에 있어서는 생략하고 있다.
이어서, 도 8에 도시한 바와 같이, 반응성 이온 에칭(Reactive Ion Etching)법에 의해, 레지스트층(27a)으로부터 노출되는 제1 절연층(14a)의 중앙부 표면(레지스트층(27a)으로부터 노출되는 제1 접합면(Sa)의 절연 영역)의 높이가, 제1 스루홀 도전체(16a)의 디싱부(26a)의 저부와 대략 동일한 높이가 될 때까지, 제1 절연층(14a)을 선택적으로 에칭한다. 반응성 이온 에칭은, 선택성이 있고, 또한 이방성이 있기 때문에, 제1 절연층(14a)을 미세 가공하여, 제1 절연층(14a)의 중앙부 표면의 높이를, 디싱부(26a) 저부의 높이와 대략 동등하게 할 수 있다.
이 공정에 의해, 제1 접합면(Sa)의 절연 영역 중, 각 제1 스루홀 도전체(16a)의 주위를 포함하는 일부 영역인 중앙부의 높이가, 도전 영역인 각 제1 스루홀 도전체(16a)의 상단부 표면보다 하강하고, 제1 접합면(Sa)의 절연 영역의 일부 영역에 오목 형상 영역의 저면인 제1 비접합면이 형성된다. 그리고, 각 제1 스루홀 도전체(16a)는 제1 비접합면으로부터 볼록 형상으로 돌출된다.
또한, 이 에칭 공정에 있어서는, 제1 스루홀 도전체(16a)가 그 주위의 제1 절연층(14a)의 표면(제1 비접합면)으로부터 볼록 형상으로 돌출되면 된다. 따라서, 레지스트층(27a)으로부터 노출되는 제1 절연층(14a)의 표면의 높이가, 제1 스루홀 도전체(16a)의 디싱부(26a)의 저부보다, 예를 들어 낮아지도록 에칭을 행해도 좋다.
마지막으로, 도 9에 도시한 바와 같이, 예를 들어 애싱(ashing) 등에 의해 레지스트층(27a)을 제거한다. 이와 같이 하여, 제1 비접합면을 제외한 제1 절연층(14a)의 표면을 포함하는 절연 영역, 및 제1 비접합면으로부터 볼록 형상으로 돌출된 제1 스루홀 도전체(16a)의 상단부 표면을 포함하는 도전 영역을 포함하는 제1 접합면(Sa)을 구비한 반도체 장치(10)의 하층부(11a)가 형성된다.
계속해서, 반도체 장치(10)의 하층부(11a)의 제조 공정과 마찬가지인 공정을 거쳐, 도 10에 도시한 바와 같이, 제2 비접합면을 제외한 제2 절연층(14b)의 표면을 포함하는 절연 영역 및 제2 비접합면으로부터 볼록 형상으로 돌출된 제2 스루홀 도전체(16b)의 상단부 표면을 포함하는 도전 영역을 포함하는 제2 접합면(Sb)을 구비한 반도체 장치(10)의 상층부(11b)를 형성한다. 또한, 형성된 상층부(11b)에 있어서, 제2 스루홀 도전체(16b)의 상단부 표면에는, 디싱부(26b)가 형성된다.
이어서, 하층부(11a)의 제1 접합면(Sa) 및 상층부(11b)의 제2 접합면(Sb)에 표면 처리를 행한다. 즉, 제1, 제2 접합면(Sa, Sb)을 활성화한다. 이 후, 도 11에 도시한 바와 같이, 진공 또는 불활성 가스의 분위기에서, 제1 비접합면과 제2 비접합면 사이에 공간(28)이 형성되고, 또한 제1 접합면(Sa)의 절연 영역과 제2 접합면(Sb)의 절연 영역이 정합하고, 제1 접합면(Sa)의 도전 영역과 제2 접합면(Sb)의 도전 영역이 정합하도록, 하층부(11a)와 상층부(11b)를 대향 배치한다. 그리고, 하층부(11a)의 제1 반도체 웨이퍼(21a) 및 상층부(11b)의 제2 반도체 웨이퍼(21b)에, 예를 들어 150℃ 정도의 저온의 조건 하에서 압접 하중(F, F)을 인가하고, 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)를 고상 접합시킴과 함께, 제1 절연층(14a)의 주변부와 제2 절연층(14b)의 주변부를 수소 결합시킨다. 그 후에, 접합된 반도체 웨이퍼(21a, 21b)에, 예를 들어 400℃ 정도의 열처리를 행한다. 이렇게 함으로써 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)는 금속 결합되고, 제1 절연층(14a)과 제2 절연층(14b)은 공유 결합된다. 여기서, 제1 접합면(Sa)의 도전 영역은, 그 주위의 제1 접합면(Sa)의 절연 영역에 대하여 볼록하게 되어 있고, 제2 접합면(Sb)의 도전 영역은, 그 주위의 제2 접합면(Sb)의 절연 영역에 대하여 볼록하게 되어 있기 때문에, 양자의 도전 영역을 구성하는 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)를 확실하게 고상 접합할 수 있다. 그리고, 서로 고상 접합한 제1 스루홀 도전체(16a)의 일부와 제2 스루홀 도전체(16b)의 일부는 공간(28) 내에 배치된다.
여기서, 도 11 및 도 12에 도시한 바와 같이, 제1 절연층(14a)의 주변부와 제2 절연층(14b)의 주변부가 공유 결합된 접합 영역(J)은, 다이싱 라인(D)을 따라 격자 형상으로 형성된다. 즉, 제1 절연층(14a)의 제1 비접촉면 및 제2 절연층(14b)의 제2 비접촉면을 포함하는 비접합 영역(NJ)은, 양자의 접합 영역(J)에 둘러싸인 영역이 된다.
마지막으로, 도 13에 도시한 바와 같이, 다이싱 라인(D)을 따라 하층부(11a) 및 상층부(11b)를 절단한다. 즉, 다이싱 라인(D) 상의 제1 반도체 웨이퍼(21a), 제1 절연층(14a), 제2 절연층(14b), 제2 반도체 웨이퍼(21b)를 절단한다. 이에 의해, 복수의 반도체 장치(10)가 일괄로 제조된다. 이와 같이 하여 제조된 반도체 장치(10)에 있어서, 제1 절연층(14a)과 제2 절연층(14b)의 비접합 영역(NJ)에는 공간(28)이 형성되지만, 이 공간(28)은 제1 절연층(14a)과 제2 절연층(14b)의 접합 영역(J)에 둘러싸인다.
이상에서 설명한 바와 같이, 실시예에 관한 반도체 장치(10)의 제조 방법 및 반도체 장치(10)에 있어서는, 하층부(11a)의 도전층인 제1 스루홀 도전체(16a)를, 그 주위의 제1 절연층(14a)에 형성한 제1 비접촉면으로부터 볼록 형상으로 돌출시킴과 함께, 상층부(11b)의 도전층인 제2 스루홀 도전체(16b)를 그 주위의 제2 절연층(14b)에 형성한 제2 비접촉면으로부터 볼록 형상으로 돌출시킨 후에, 이들을 고상 접합한다. 따라서, CMP법에 의해 제1 스루홀 도전체(16a)의 상단부면에 디싱부(26a)가 형성되고, 제2 스루홀 도전체(16b)의 상단부면에 디싱부(26b)가 형성되어도, 이들을 확실하게 접합시킬 수 있다. 따라서, 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)의 전기적인 접합이 확실하게 행해져, 신뢰성이 우수한 반도체 장치(10)를 제조할 수 있다.
또한, 실시예에 관한 반도체 장치(10)의 제조 방법 및 반도체 장치(10)에 있어서는, 하층부(11a)와 상층부(11b)를 접합할 때 하층부(11a)의 제1 절연층(14a)의 주변부 표면과, 상층부(11b)의 제2 절연층(14b)의 주변부 표면을 고상 접합하고 있다. 그리고, 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)는, 제1 절연층(14a)과 제2 절연층(14b)의 접합 영역(J)으로 둘러싸인 비접합 영역(NJ) 내(제1 비접합면과 제2 비접합면 사이의 공간(28) 내)에 있어서, 서로 고상 접합되어 있다. 따라서, 제조된 반도체 장치(10)에 있어서, 서로 고상 접합된 제1 스루홀 도전체(16a) 및 제2 스루홀 도전체(16b)는 공간(28) 내에, 제1 절연층(14a)과 제2 절연층(14b)의 접합 영역(J)에 둘러싸이도록 배치된다. 따라서, 반도체 장치(10)의 외부로부터 약액이 침입됨으로써, 제1 스루홀 도전체(16a) 및 제2 스루홀 도전체(16b)에 불량이 발생하는 것이 억제된다.
또한, 실시예에 관한 반도체 장치(10)의 제조 방법 및 반도체 장치(10)에 있어서, 최종 공정인 다이싱 공정에서 절단되는 영역(D)은, 제1 절연층(14a) 및 제2 절연층(14b) 중, 양자가 공유 결합된 접합 영역(J)이다. 따라서, 다이싱 공정에 있어서 제1 절연층(14a) 또는 제2 절연층(14b)이 파손되는 것(칩 절결)도 억제된다.
이상에서 설명한 바와 같이 실시예에 관한 반도체 장치(10)의 제조 방법 및 반도체 장치(10)에 있어서는, 약액의 침입에 의한 제1 스루홀 도전체(16a) 및 제2 스루홀 도전체(16b)의 불량이 억제되고, 다이싱 공정에 있어서 제1 절연층(14a) 또는 제2 절연층(14b)이 파손되는 것(칩 절결)도 억제된다. 따라서, 보다 신뢰성이 우수한 반도체 장치(10)를 높은 수율로 제조할 수 있다.
또한, 실시예에 관한 반도체 장치(10)의 제조 방법 및 반도체 장치(10)에 있어서는, 하층부(11a)의 제1 절연층(14a)의 표면과, 상층부(11b)의 제2 절연층(14b)의 표면이 공유 결합되기 때문에, 하층부(11a)와 상층부(11b)가 견고하게 접합된다. 따라서, 보다 신뢰성이 우수한 반도체 장치(10)를 제조할 수 있다.
이에 반해, 단순히 제1 스루홀 도전체와 제2 스루홀 도전체를 확실하게 고상 접합시킬 수 있는 반도체 장치의 제조 방법을, 본 실시예에 관한 반도체 장치의 제조 방법의 비교예로서, 도 14 내지 도 16을 참조하여 설명한다. 도 14 내지 도 16은 각각 비교예에 관한 반도체 장치의 제조 방법에 대해서 설명하기 위한 단면도이다. 또한, 도 14 내지 도 16에 있어서, 본 실시예와 동일 개소에 대해서는 동일한 부호를 부여하고 있다.
비교예에 관한 반도체 장치의 하층부(111a)의 제조 방법에 있어서, 도 2 내지 도 5에 도시하는 각 공정을 거쳐, 제1 스루홀 도전체(116a)가 노출되는 제1 절연층(114a)의 표면을 CMP법에 의해 평탄화한 후, 제1 절연층(114a)의 표면 상에 레지스트층을 형성하지 않고, 도 14에 도시한 바와 같이, 제1 절연층(114a)의 표면 전체를 에칭하고, 제1 스루홀 도전체(116a)를 볼록 형상으로 돌출시킨다.
또한, 도시는 생략하지만, 상층부(111b)의 제조에 있어서도 마찬가지로, 제2 스루홀 도전체(116b)가 노출되는 제2 절연층(114b)의 표면을 CMP법에 의해 평탄화한 후, 제2 절연층(114b)의 표면 상에 레지스트층을 형성하지 않고, 제2 절연층(114b)의 표면 전체를 에칭하고, 제2 스루홀 도전체(116a)를 볼록 형상으로 돌출시킨다.
이 후, 제1 절연층(114a)으로부터 제1 스루홀 도전체(116a)가 볼록 형상으로 돌출된 하층부(111a)의 표면 및 제2 절연층(114b)으로부터 제2 스루홀 도전체(116b)가 볼록 형상으로 돌출된 상층부(111b)의 표면을 진공 중에서 청정화 처리해서 청정 표면으로 하고, 도 15에 도시한 바와 같이, 진공 또는 불활성 가스의 분위기에서, 제1 스루홀 도전체(116a)와 제2 스루홀 도전체(116b)가 정합하도록, 하층부(111a)와 상층부(111b)를 대향 배치한다. 그리고, 하층부(111a)의 제1 반도체 웨이퍼(121a) 및 상층부(111b)의 제2 반도체 웨이퍼(121b)에 압접 하중(F, F)을 인가하고, 제1 스루홀 도전체(116a)와 제2 스루홀 도전체(116b)를 고상 접합한다.
그리고, 도 16에 도시한 바와 같이, 최종 공정에 있어서, 다이싱 라인(D)을 따라 하층부(111a) 및 상층부(111b)를 절단하고, 복수의 반도체 장치(100)를 일괄로 제조한다.
이러한 비교예에 관한 반도체 장치(100)의 제조 방법에 있어서도, 하층부(111a)의 도전층인 제1 스루홀 도전체(116a)를, 그 주위의 제1 절연층(114a)으로부터 볼록 형상으로 돌출시킴과 함께, 상층부(111b)의 도전층인 제2 스루홀 도전체(116b)를, 그 주위의 제2 절연층(114b)으로부터 볼록 형상으로 돌출시킨 후에, 이들을 고상 접합한다. 따라서, 제1 스루홀 도전체(116a)와 제2 스루홀 도전체(116b)를 확실하게 접합시킬 수 있다.
그러나, 이와 같이 제조된 반도체 장치(100)에 있어서는, 도 16에 도시한 바와 같이, 제1 절연층(114a)과 제2 절연층(114b) 사이에 간극(128)이 발생한다. 그리고, 이 간극(128)은 장치(100)의 측면으로부터 노출된다. 따라서, 반도체 장치(100)의 외부로부터 약액이 침입하고, 제1 스루홀 도전체(116a) 및 제2 스루홀 도전체(116b)에 불량을 발생시킨다. 따라서, 이 비교예에 관한 제조 방법에 의해 제조된 반도체 장치(100)는, 본 실시예에 관한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치(10)에 비해, 신뢰성이 떨어지다. 또한, 다이싱 라인(D) 상에 있어서, 제1 절연층(114a)과 제2 절연층(114b) 사이에 간극(128)이 발생하기 때문에, 제1 절연층(114a) 및 제2 절연층(114b)을 다이싱 라인(D)을 따라 절단할 때, 제1 절연층(114a) 또는 제2 절연층(114b)이 파손된다(칩 절결이 발생함). 따라서, 이 비교예에 관한 제조 방법에 의해 제조된 반도체 장치(100)는, 본 실시예에 관한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치(10)에 비해, 신뢰성이 떨어지고, 또한 제조 수율도 저하된다.
즉, 본 실시예에 관한 반도체 장치(10)의 제조 방법에 의하면, 비교예에 관한 반도체 장치(100)의 제조 방법에 비해, 보다 신뢰성이 우수한 반도체 장치를 높은 수율로 제조할 수 있다.
제1 실시예에 관한 반도체 장치(10)의 제조 방법 및 반도체 장치(10)에 있어서는, 하층부(11a)의 제1 스루홀 도전체(16a)를, 그 주위의 제1 절연층(14a)(제1 비접촉면)으로부터 볼록 형상으로 돌출시킴과 함께, 상층부(11b)의 제2 스루홀 도전체(16b)를, 그 주위의 제2 절연층(14b)(제2 비접촉면)으로부터 볼록 형상으로 돌출시킨 후에, 이들을 고상 접합하였다. 그러나, 한쪽 스루홀 도전체만을, 그 주위의 절연층으로부터 볼록 형상으로 돌출시키고, 다른 쪽 스루홀 도전체는, 그 주위의 절연층으로부터 돌출시키지 않더라도, 양자를 확실하게 고상 접합할 수 있다. 이하에 그 제조 방법을 설명한다.
(제2 실시예)
이하에 도 17 내지 도 20을 참조하여, 제2 실시예에 관한 반도체 장치의 제조 방법에 대해서 설명한다. 도 17 내지 도 20은 각각 제2 실시예에 관한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 각 도면에 있어서, 제1 실시예에 관한 반도체 장치와 동일 부분에 대해서는, 동일한 부호를 부여하고 있다.
이 제조 방법에 있어서, 제1 부분인 하층부(31a)는 도 2 내지 도 7에 도시하는 각 공정을 거쳐서 제1 절연층(34a)의 표면 상에 레지스트층(27a)을 형성한 후, 도 17에 도시한 바와 같이, 레지스트층(27a)으로부터 노출되는 제1 절연층(34a)을에칭한다. 제1 스루홀 도전체(16a)의 디싱부(26a) 저부와 동일 정도 또는 제1 절연층(34a)의 높이가 낮아질 때까지 에칭을 행한다. 이에 의해, 제1 스루홀 도전체(16a) 주위의 제1 절연층(34a)에, 제1 비접촉면이 형성된다.
그리고, 이러한 에칭 공정을 행한 후, 레지스트층(27a)을 제거한다. 레지스트층(27a)을 제거한 후의 제1 절연층(34a)의 표면(제1 비접촉면)으로부터는, 제1 스루홀 도전체(16a)가 크게 돌출되어 있다. 이러한 제1 비접촉면을 제외한 제1 절연층(34a)의 표면을 포함하는 절연 영역 및 제1 스루홀 도전체(16a)의 상단부 표면을 포함하는 도전 영역이, 제1 접합면(Sa')이 된다.
한편, 제2 부분인 상층부(31b)에 있어서는, 도 18에 도시한 바와 같이, 제2 절연층(34b)의 표면이 노출될 때까지, 도전층(제2 스루홀 도전체(16b)가 되는 도전층)을 CMP법에 의해 연마하고, 제2 스루홀 도전체(16b)가 표면으로부터 노출되는 제2 절연층(34b)의 표면을 평탄화한다. 그리고, 이 상태에서 제2 절연층(34b)의 표면을 포함하는 절연 영역 및 제2 스루홀 도전체(16b)의 상단부 표면을 포함하는 도전 영역이, 제2 접합면(Sb')이 된다.
이와 같이 하여 제1, 제2 접합면(Sa', Sb')을 형성한 후, 이들 접합면(Sa', Sb')에 표면 처리를 행한다. 즉, 제1, 제2 접합면(Sa', Sb')을 활성화한다. 그 후, 도 19에 도시한 바와 같이, 진공 또는 불활성 가스의 분위기에서, 제1 비접합면과 제2 접합면(Sb') 사이에 공간(38)이 형성되고, 또한 제1 접합면(Sa')의 절연 영역과 제2 접합면(Sb')의 절연 영역이 정합하고, 제1 접합면(Sa')의 도전 영역과 제2 접합면(Sb')의 도전 영역이 정합하도록, 하층부(31a)와 상층부(31b)를 대향 배치한다. 그리고, 하층부(31a)의 제1 반도체 웨이퍼(21a) 및 상층부(31b)의 제2 반도체 웨이퍼(21b)에, 예를 들어 150℃ 정도의 저온의 조건 하에서 압접 하중(F, F)을 인가하고, 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)를 고상 접합시킴과 함께, 제1 절연층(34a)의 주변부와 제2 절연층(34b)의 주변부를 수소 결합시킨다. 그 후에, 접합한 반도체 웨이퍼(21a, 21b)에, 예를 들어 400℃ 정도의 열처리를 행한다. 이렇게 함으로써 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)는 금속 결합되고, 제1 절연층(34a)과 제2 절연층(34b)은 공유 결합된다. 여기서, 제1 접합면(Sa')의 도전 영역은, 그 주위의 제1 접합면(Sa')의 절연 영역에 대하여 볼록하게 되어 있기 때문에, 제1 접합면(Sa')의 도전 영역을 구성하는 제1 스루홀 도전체(16a)와, 제2 접합면(Sb')의 도전 영역을 구성하는 제2 스루홀 도전체(16b)를 확실하게 고상 접합할 수 있다. 그리고, 서로 고상 접합한 제1 스루홀 도전체(16a)의 일부와 제2 스루홀 도전체(16b)의 일부는, 공간(38) 내에 배치된다.
그리고, 도 20에 도시한 바와 같이, 최종 공정에 있어서, 다이싱 라인(D)을 따라 하층부(31a) 및 상층부(31b)를 절단한다. 이에 의해, 복수의 반도체 장치(30)가 일괄로 제조된다. 이와 같이 하여 제조된 반도체 장치(30)에 있어서, 제1 절연층(34a)과 제2 절연층(34b)의 비접합 영역(NJ)에는 공간(38)이 형성되지만,이 공간(38)은 제1 절연층(34a)과 제2 절연층(34b)의 접합 영역(J)에 둘러싸인다.
이상에서 설명한 제2 실시예에 관한 반도체 장치(30)의 제조 방법 및 반도체 장치(30)에 있어서는, 하층부(31a)의 도전층인 제1 스루홀 도전체(16a)를, 그 주위의 제1 절연층(34a)에 형성한 제1 비접촉면으로부터 볼록 형상으로 돌출시킨 후에,이 제1 스루홀 도전체(16a)와, 디싱부(26b)가 형성되고 제2 절연체(34b)의 표면으로부터 약간 접시 형상으로 오목해져서 낮아진 제2 스루홀 도전체(16b)를 고상 접합한다. 따라서, CMP법에 의해 제1 스루홀 도전체(16a)의 상단부면 및 제2 스루홀 도전체(16b)의 상단부면의 각각에 디싱부(26a, 26b)가 형성되어도, 이들을 확실하게 접합시킬 수 있다. 따라서, 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)의 전기적인 접합이 확실하게 행해져, 신뢰성이 우수한 반도체 장치(30)를 제조할 수 있다.
또한, 실시예에 관한 반도체 장치(30)의 제조 방법 및 반도체 장치(30)에 있어서도, 하층부(31a)와 상층부(31b)를 접합할 때에 하층부(31a)의 제1 절연층(34a)의 주변부 표면과, 상층부(31b)의 제2 절연층(34b)의 주변부 표면을 고상 접합하고 있다. 그리고, 제1 스루홀 도전체(16a)와 제2 스루홀 도전체(16b)는, 제1 절연층(34a)과 제2 절연층(34b)의 접합 영역(J)으로 둘러싸인 비접합 영역(NJ) 내(제1 절연층(34a)과 제2 절연층(34b)에 의해 둘러싸인 공간(38) 내)에 있어서, 서로 고상 접합되어 있다. 따라서, 제조된 반도체 장치(30)에 있어서, 서로 고상 접합된 제1 스루홀 도전체(16a) 및 제2 스루홀 도전체(16b)는, 공간(38) 내에서, 제1 절연층(34a)과 제2 절연층(34b)의 접합 영역(J)에 둘러싸이도록 배치된다. 따라서, 반도체 장치(30)의 외부로부터 약액이 침입함으로써, 제1 스루홀 도전체(16a) 및 제2 스루홀 도전체(16b)에 불량이 발생하는 것이 억제됨과 동시에, 다이싱 공정에 있어서 제1 절연층(34a) 또는 제2 절연층(34b)이 파손되는 것(칩 절결)도 억제된다. 따라서, 상술한 비교예에 관한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치(100)에 비해, 보다 신뢰성이 우수한 반도체 장치(30)를 높은 수율로 제조할 수 있다.
또한, 제2 실시예에 관한 반도체 장치(30)의 제조 방법 및 반도체 장치(30)에 있어서는, 제1 부분인 하층부(31a)의 제1 절연막(34a)의 일부 영역에 대해서만 선택적으로 에칭을 행해서 제1 스루홀 도전체(16a)를 돌출시키고, 제2 부분인 상층부(31b)의 제2 절연막(34b)에 대해서는 선택적인 에칭을 행하지 않고, 제2 스루홀 도전체(16b)를 돌출시키지 않았지만, 제1 부분을 상층부(31b), 제2 부분을 하층부(31a)로 해도 좋다. 즉, 상층부(31b)의 제2 절연막(34b)의 일부 영역에 대해서만 선택적으로 에칭을 행해서 제2 스루홀 도전체(16b)를 돌출시키고, 하층부(31a)의 제1 절연막(34a)에 대해서는 선택적인 에칭을 행하지 않고, 제1 스루홀 도전체(16a)를 돌출시키지 않아도 좋다. 이러한 제조 방법이어도, 본 실시예에 관한 반도체 장치(30)의 제조 방법 및 반도체 장치(30)와 마찬가지의 효과를 얻을 수 있다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 기타 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
예를 들어, 상술한 각 실시예에 있어서, 제1 절연층 또는 제2 절연층을 에칭하는 공정에 있어서, 마스크로서 사용되는 레지스트층(27a)은, 도 7에 도시한 바와 같이 다이싱 라인(D)을 따라 격자 형상으로 형성되었다. 그러나, 레지스트층은, 반드시 이렇게 형성되지 않아도 좋다. 이하에, 레지스트층의 변형예에 대해서 설명한다.
도 21은 변형예에 관한 레지스트층(47)이 형성된 제1 반도체 웨이퍼(21a)를 상측으로부터 본 평면도이고, 도 22는 변형예에 관한 레지스트층(47)을 형성한 후의 공정에 있어서, 하층부와 상층부를 고상 접합했을 때의, 제1 절연층과 제2 절연층과의 접합 영역(J) 및 비접합 영역(NJ)을 모식적으로 도시하는 평면도이다.
도 21에 도시한 바와 같이, 레지스트층(47)은 제1 절연층(14a(34a))의 표면 상에, 다이싱 라인(D)을 따라 격자 형상으로 형성되는 것 외에, 또한 제1 절연층(14a(34a))의 표면 상 중, 제1 반도체 웨이퍼(21a)의 둘레를 따라 형성되어도 좋다. 또한, 레지스트층(47)을 제1 실시예에 관한 반도체 장치의 제조 방법에 적용하는 경우에는, 레지스트층(47)을 제2 절연층(14b)의 표면 상에, 다이싱 라인(D)을 따라 격자 형상으로 형성되는 것 외에, 또한 제2 절연층(14b)의 표면 상 중, 제2 반도체 웨이퍼(21b)의 둘레를 따라 형성한다. 이렇게 레지스트층(47)을 형성한 경우, 도 22에 도시한 바와 같이, 제1 절연층(14a(34a))과 제2 절연층(14b(34b))의 접합 영역(J)은, 다이싱 라인(D)을 따라 격자 형상으로 형성되는 것 외에, 또한 제1, 제2 반도체 웨이퍼(21a, 21b)의 둘레를 따라 형성되고, 제1 절연층(14a(34a))과 제2 절연층(14b(34b))의 비접합 영역(NJ)은, 접합 영역(J)에 의해 둘러싸인다.
이상에서 설명한 변형예에 관한 레지스트층(47)을 형성하는 공정을 거쳐서 제조하는 반도체 장치의 제조 방법 및 반도체 장치에 있어서도, 상술한 각 실시예에 관한 반도체 장치(10, 30)의 제조 방법 및 반도체 장치(10, 30)와 마찬가지의 효과를 얻을 수 있다.
이상에서 설명한 레지스트층의 변형예 외에, 예를 들어 제1, 제2 절연층(14a(34a), 14b(34b))을 에칭함으로써 이 절연층(14a(34a), 14b(34b))의 표면으로부터 돌출시키는 도전층(제1, 제2 접합면을 구성하는 도전 영역)은 스루홀 도전체(16a, 16b) 이외의 도전체, 예를 들어 배선이어도 좋다.

Claims (20)

  1. 반도체 장치의 제조 방법으로서,
    제1 도전층 및 제1 절연층을 갖고, 상기 제1 도전층 및 상기 제1 절연층이 표면으로부터 노출되는 제1 배선층을 제1 기판 상에 형성하고,
    제2 도전층 및 제2 절연층을 갖고, 상기 제2 도전층 및 상기 제2 절연층이 표면으로부터 노출되는 제2 배선층을 제2 기판 상에 형성하고,
    상기 제1 절연층의 표면 중, 상기 제1 도전층의 주위를 포함하는 일부 영역을 상기 제1 도전층의 표면보다 낮게 함으로써, 상기 제1 절연층의 표면에 제1 비접합면을 형성하고,
    상기 제1 도전층의 표면과 상기 제2 도전층의 표면을 전기적으로 접속함과 함께, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 절연층의 표면을 접합하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 비접합면과 상기 제2 절연층 사이에 공간이 형성되도록, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 절연층의 표면을 접합하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 공간을, 상기 제1 비접합면을 상기 제2 절연층으로부터 이격시키고, 또한 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 절연층의 표면을 접합함으로써 형성하는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 도전층의 표면과 상기 제2 도전층의 표면이 접합됨으로써 형성되는 도전체의 일부를, 상기 공간 내에 배치하는, 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 배선층의 표면으로부터 노출되는 상기 제1 절연층의 표면 상의 소정 영역에 제1 레지스트층을 형성하고,
    이 제1 레지스트층으로부터 노출되는 상기 제1 절연층을 에칭하고, 상기 제1 도전층의 주위를 포함하는 일부 영역을 상기 제1 도전층의 표면보다 낮게 함으로써, 상기 제1 비접합면을 형성하는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 기판은 제1 웨이퍼이고, 상기 제2 기판은 제2 웨이퍼이며,
    상기 제1 레지스트층을, 상기 제1 절연층의 표면 상에 있어서, 다이싱 라인 상에 형성하는, 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 기판은 제1 웨이퍼이고, 상기 제2 기판은 제2 웨이퍼이며,
    상기 제1 레지스트층을, 상기 제1 절연층의 표면 상에 있어서, 다이싱 라인 상에 형성함과 함께, 상기 제1 웨이퍼의 둘레를 따라 형성하는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 절연층의 표면 중, 상기 제2 도전층의 주위를 포함하는 일부 영역을 상기 제2 도전층의 표면보다 낮게 함으로써, 상기 제2 절연층의 표면에 제2 비접합면을 형성하고,
    상기 제1 도전층의 표면과 상기 제2 도전층의 표면을 전기적으로 접속함과 함께, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 비접합면을 제외한 상기 제2 절연층의 표면을 접합하는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 비접합면과 상기 제2 비접합면 사이에 공간이 형성되도록, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 비접합면을 제외한 상기 제2 절연층의 표면을 접합하는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 공간을, 상기 제1 비접합면과 상기 제2 비접합면을 이격시키고, 또한 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 비접합면을 제외한 상기 제2 절연층의 표면을 접합함으로써 형성하는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 도전층의 표면과 상기 제2 도전층의 표면이 접합됨으로써 형성되는 도전체의 일부를, 상기 공간 내에 배치하는, 반도체 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 제1 비접합면을, 상기 제1 배선층의 표면으로부터 노출되는 상기 제1 절연층의 표면 상의 소정 영역에 제1 레지스트층을 형성하고,
    이 제1 레지스트층으로부터 노출되는 상기 제1 절연층을 에칭하여, 상기 제1 도전층의 주위를 포함하는 일부 영역을 상기 제1 도전층의 표면보다 낮게 함으로써 형성하고,
    상기 제2 비접합면을, 상기 제2 배선층의 표면으로부터 노출되는 상기 제2 절연층의 표면 상의 소정 영역에 제2 레지스트층을 형성하고,
    이 제2 레지스트층으로부터 노출되는 상기 제2 절연층을 에칭하여, 상기 제2 도전층의 주위를 포함하는 일부 영역을 상기 제2 도전층의 표면보다 낮게 함으로써 형성하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 기판은 제1 웨이퍼이고, 상기 제2 기판은 제2 웨이퍼이며,
    상기 제1 레지스트층을, 상기 제1 절연층의 표면 상에 있어서, 다이싱 라인 상에 형성하고,
    상기 제2 레지스트층을, 상기 제2 절연층의 표면 상에 있어서, 다이싱 라인 상에 형성하는, 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 기판은 제1 웨이퍼이고, 상기 제2 기판은 제2 웨이퍼이며,
    상기 제1 레지스트층을, 상기 제1 절연층의 표면 상에 있어서, 다이싱 라인 상에 형성함과 함께, 상기 제1 웨이퍼의 둘레를 따라 형성하고,
    상기 제2 레지스트층을, 상기 제2 절연층의 표면 상에 있어서, 다이싱 라인 상에 형성함과 함께, 상기 제2 웨이퍼의 둘레를 따라 형성하는, 반도체 장치의 제조 방법.
  15. 반도체 장치로서,
    제1 도전층 및 제1 절연층을 갖고, 상기 제1 절연층의 표면 중, 상기 제1 도전층의 주위를 포함하는 일부 영역에, 상기 제1 도전층을 볼록 형상으로 돌출시키는 제1 비접합면을 갖는 제1 배선층과,
    상기 제1 도전층의 표면에 접합되는 제2 도전층 및 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면에 접합되는 제2 절연층을 갖는 제2 배선층을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 배선층은, 상기 제2 절연층의 표면 중, 상기 제2 도전층의 주위를 포함하는 일부 영역에, 상기 제2 도전층을 볼록 형상으로 돌출시키는 제2 비접합면을 갖는, 반도체 장치.
  17. 제15항에 있어서,
    상기 제1 배선층의 상기 제1 비접합면과, 상기 제2 배선층의 상기 제2 절연층 표면 사이에는 공간이 형성되는, 반도체 장치.
  18. 제17항에 있어서,
    상기 공간은, 상기 제1 비접합면을 제외한 상기 제1 절연층의 표면과 상기 제2 절연층의 표면과의 접합 부분에 둘러싸이도록 형성되어 있는, 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 도전층의 표면과 상기 제2 도전층의 표면이 접합됨으로써 형성되는 도전체의 일부는, 상기 공간 내에 배치되는, 반도체 장치.
  20. 제15항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 금속 결합되어 있음과 함께,
    상기 제1 절연층과 상기 제2 절연층은 공유 결합되어 있는, 반도체 장치.
KR1020140139847A 2013-12-11 2014-10-16 반도체 장치의 제조 방법 및 반도체 장치 KR20150068284A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-256070 2013-12-11
JP2013256070A JP2015115446A (ja) 2013-12-11 2013-12-11 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20150068284A true KR20150068284A (ko) 2015-06-19

Family

ID=53271949

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140139847A KR20150068284A (ko) 2013-12-11 2014-10-16 반도체 장치의 제조 방법 및 반도체 장치

Country Status (5)

Country Link
US (3) US9437568B2 (ko)
JP (1) JP2015115446A (ko)
KR (1) KR20150068284A (ko)
CN (1) CN104716086B (ko)
TW (1) TW201535594A (ko)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
KR102492854B1 (ko) * 2015-03-03 2023-01-31 소니그룹주식회사 반도체 장치 및 전자 기기
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
JP6865544B2 (ja) * 2016-07-27 2021-04-28 日本放送協会 空間光変調器および空間光変調器の製造方法
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10796936B2 (en) 2016-12-22 2020-10-06 Invensas Bonding Technologies, Inc. Die tray with channels
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
EP3563411B1 (en) 2016-12-28 2021-04-14 Invensas Bonding Technologies, Inc. Method of processing a substrate on a temporary substrate
TWI782939B (zh) 2016-12-29 2022-11-11 美商英帆薩斯邦德科技有限公司 具有整合式被動構件的接合結構
EP3580166A4 (en) 2017-02-09 2020-09-02 Invensas Bonding Technologies, Inc. RELATED STRUCTURES
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10529634B2 (en) 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
JP2019047043A (ja) * 2017-09-05 2019-03-22 日本放送協会 積層型半導体素子および半導体素子基板、ならびにこれらの製造方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10658313B2 (en) 2017-12-11 2020-05-19 Invensas Bonding Technologies, Inc. Selective recess
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
WO2019241367A1 (en) 2018-06-12 2019-12-19 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) * 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
CN115088068A (zh) 2019-12-23 2022-09-20 伊文萨思粘合技术公司 用于接合结构的电冗余
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP2022096892A (ja) * 2020-12-18 2022-06-30 ソニーセミコンダクタソリューションズ株式会社 半導体装置、半導体装置の製造方法、及び電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0272642A (ja) 1988-09-07 1990-03-12 Nec Corp 基板の接続構造および接続方法
US5591673A (en) * 1995-07-05 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Tungsten stud process for stacked via applications
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
JP4212293B2 (ja) 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
JP2005109221A (ja) * 2003-09-30 2005-04-21 Toshiba Corp ウェーハレベルパッケージ及びその製造方法
US7157647B2 (en) * 2004-07-02 2007-01-02 Endicott Interconnect Technologies, Inc. Circuitized substrate with filled isolation border, method of making same, electrical assembly utilizing same, and information handling system utilizing same
JP4310267B2 (ja) 2004-12-17 2009-08-05 三菱重工業株式会社 積層デバイスの製造方法
JP4354398B2 (ja) 2004-12-27 2009-10-28 三菱重工業株式会社 半導体装置及びその製造方法
JP5276035B2 (ja) * 2009-04-13 2013-08-28 日本電波工業株式会社 圧電デバイスの製造方法及び圧電デバイス
WO2011027762A1 (ja) 2009-09-01 2011-03-10 国立大学法人東北大学 配線接続方法と機能デバイス
JP5521862B2 (ja) * 2010-07-29 2014-06-18 三菱電機株式会社 半導体装置の製造方法
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
US8895360B2 (en) * 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same

Also Published As

Publication number Publication date
US20160343682A1 (en) 2016-11-24
CN104716086B (zh) 2018-04-06
CN104716086A (zh) 2015-06-17
TW201535594A (zh) 2015-09-16
US20150162294A1 (en) 2015-06-11
JP2015115446A (ja) 2015-06-22
US20200126941A1 (en) 2020-04-23
US9437568B2 (en) 2016-09-06
US10840204B2 (en) 2020-11-17

Similar Documents

Publication Publication Date Title
KR20150068284A (ko) 반도체 장치의 제조 방법 및 반도체 장치
US10541230B2 (en) Semiconductor device and method for manufacturing same
US7812457B2 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
TWI588962B (zh) 半導體裝置及其製造方法
CN109390305B (zh) 一种键合晶圆及其制备方法
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
KR102576062B1 (ko) 관통 실리콘 비아를 포함하는 반도체 소자 및 그 제조 방법
TWI732269B (zh) 用於改善接合性的墊結構及其形成方法
JP2012142533A (ja) 集積回路装置およびその調製方法
TW201334136A (zh) 半導體元件及其製造方法
TW201719842A (zh) 半導體元件結構及其形成方法
US11594514B2 (en) Semiconductor device and method of manufacturing the same
US20150264813A1 (en) Chip-stack interposer structure including passive device and method for fabricating the same
TW202137396A (zh) 半導體晶圓及其製造方法
US9941220B2 (en) Integrated circuit
US8692359B2 (en) Through silicon via structure having protection ring
KR20200052181A (ko) 반도체 패키지
JP2013247139A (ja) 半導体装置及びその製造方法
TWI793560B (zh) 半導體裝置及其製造方法
TWI772335B (zh) 半導體裝置及其製造方法
JP2019004007A (ja) 半導体装置及びその製造方法
US10615213B2 (en) Methods of forming redistribution lines and methods of manufacturing semiconductor devices using the same
US20150348871A1 (en) Semiconductor device and method for manufacturing the same
US20140264833A1 (en) Semiconductor package and method for fabricating the same
KR20230059653A (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right