KR20150058015A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20150058015A
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layer
semiconductor device
semiconductor element
buffer layer
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쇼고 모리
유리 오토베
신스케 니시
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가부시키가이샤 도요다 지도숏키
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Abstract

반도체 장치는, 절연층, 절연층의 일 표면에 형성된 배선층, 및 절연층의 다른 표면에 형성된 완충층을 포함하는 회로 기판, 배선층에 접합되는 반도체 소자, 회로 기판의 완충층에 접합되는 방열 부재, 및 회로 기판에 있어서의 완충층의 외주면을 포함한 회로 기판의 전체 표면 및 반도체 소자를 봉지하는 수지 부재를 갖는다. 반도체 장치의 제조 방법은, 회로 기판의 완충층을 방열 부재에 접합하는 단계, 반도체 소자를 회로 기판의 배선층에 접합하는 단계, 및 2번의 접합하는 단계들 이후, 회로 기판에 있어서의 완충층의 외주면을 포함한 회로 기판의 전체 표면 및 반도체 소자를 수지로 봉지하는 단계를 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
일본 공개특허공보 No. 2012-119597 에는, 냉각기상에 탑재된 접합층, 피접합층, 유기 수지를 모재로 하여 형성되는 절연층, 금속층, 및 반도체 소자를 포함하는 반도체 장치가 개시되어 있다. 피접합층, 절연층 및 금속층을 포함하는 적층체는 하나의 또는 복수의 반도체 소자들에 제공되고 접합층을 개재하여 금속 베이스상에 탑재되며, 그리고 피접합층, 절연층, 금속층, 및 반도체 소자는 상기 인용된 문헌의 도면들에 도시된 수지 몰드에 의해 봉지된다.
상기 인용된 문헌의 도면들에 도시된 구조에서는, 절연층들과 금속 베이스 사이의 선팽창 계수의 차이에 의해 절연층들과 접합층에 크랙 또는 균열이 생기는 경향이 있다.
본 발명은 회로 기판에 있어서의 절연층들에 적용되는 응력을 저감하는 반도체 장치와 또한 이러한 반도체 장치의 제조 방법을 제공하는 것에 관한 것이다.
본 발명의 일 양태에 따르면, 반도체 장치는, 절연층, 절연층의 일 표면에 형성된 배선층, 및 절연층의 다른 표면에 형성된 완충층을 포함하는 회로 기판, 배선층에 접합되는 반도체 소자, 회로 기판의 완충층에 접합되는 방열 부재, 및 회로 기판에 있어서의 완충층의 외주면을 포함한 회로 기판의 전체 표면 및 반도체 소자를 봉지하는 수지 부재를 갖는다. 반도체 장치의 제조 방법은, 방열 부재를 제공하는 단계, 절연층, 절연층의 일 표면에 형성된 배선층, 및 절연층의 다른 표면에 형성된 완충층을 포함하는 회로 기판을 제공하는 단계, 회로 기판의 완충층을 방열 부재에 접합하는 단계, 반도체 소자를 회로 기판의 배선층에 접합하는 단계, 및 2번의 접합하는 단계들 이후, 회로 기판에 있어서의 완충층의 외주면을 포함한 회로 기판의 전체 표면 및 반도체 소자를 수지로 봉지하는 단계를 포함한다.
본 발명의 다른 양태들 및 이점들은, 본 발명의 원리들을 예로써 나타내는, 첨부된 도면들과 함께 취해진, 하기 설명으로부터 명백해질 것이다.
본 발명은 그 목적들 및 이점들과 함께, 첨부된 도면들과 더불어 현재 바람직한 실시형태들의 하기 설명을 참조하여 최상으로 이해될 수도 있다.
도 1 은 본 발명의 일 실시형태에 따른 반도체 장치의 개략 평면도이다.
도 2 는 도 1 의 A-A 선에 따른 개략 절단면도이다.
도 3 은 수지 몰드가 없는 도 1 의 반도체 장치의 개략 평면도이다.
도 4 는 도 3 의 B-B 선에 따른 개략 절단면도이다.
도 5 는 도 1 의 반도체 장치의 전기적 구성을 도시한 회로도이다.
도 6 은 본 발명의 다른 실시형태에 따른 반도체 장치의 개략 단면도이다.
도 7 은 본 발명의 또 다른 실시형태에 따른 반도체 장치의 개략 단면도이다.
도 8 은 본 발명의 또 다른 실시형태에 따른 반도체 장치의 개략 평면도이다.
이하, 도 1 내지 도 5 를 참조하여 본 발명의 일 실시형태를 설명할 것이다. 도면들에서, 수평면은 X-Y 좌표들에 의해 정의되며 수직 방향은 Z 좌표에 의해 정의된다.
도 1 및 2 를 참조하면, 도면 부호 10 으로 나타내지는 반도체 장치는, 반도체 소자들 (20, 21), 회로 기판들 (B1, B2), 및 방열판 (60) 을 포함한다. 회로 기판 (B1) 은 그 일 표면에 배선층 (30) 을 갖고 그 다른 표면에 완충층 (50) 을 갖는 세라믹층 (40) 을 포함한다. 반도체 소자 (20) 는 땜납층 (S) 을 통해 배선층 (30) 에 땜납된다. 회로 기판 (B2) 은, 일 표면에 배선층 (31) 을 갖고 다른 표면에 완충층 (51) 을 갖는 세라믹층 (41) 을 포함한다. 반도체 소자 (21) 는 땜납층 (S) 을 통해 배선층 (31) 에 땜납된다.
방열판 (60) 은 평면도에서의 형상이 직사각형이고 알루미늄으로 형성된다. 완충층들 (50, 51) 은 고밀도 및 연성의 알루미늄판 또는 천공된 알루미늄판에 의해 형성된다.
회로 기판 (B1) 의 완충층 (50) 이 방열판 (60) 에 접합된다. 회로 기판 (B2) 의 완충층 (51) 은 X 방향으로 회로 기판 (B1) 과 떨어진 위치에서 방열판 (60) 에 접합된다.
전극 (25) 은 그 일단이 반도체 소자 (20) 의 상면에 접합되고 전극 (25) 의 타단이 상방으로 연장된다. 전극 (26) 은 그 일단이 배선층 (30) 의 상면에 접합되고 전극 (26) 의 타단이 상방으로 연장된다. 마찬가지로, 전극 (25) 은 그 일단이 반도체 소자 (21) 의 상면에 접합되고 전극 (25) 의 타단이 상방으로 연장된다. 전극 (26) 은 그 일단이 배선층 (31) 의 상면에 접합되고 전극 (26) 의 타단이 상방으로 연장된다.
반도체 소자들 (20, 21) 은 인버터 회로의 상하 아암 소자들을 형성하는 절연 게이트 바이폴러 트랜지스터 및 다이오드를 내부에 갖는다. 도 5 를 참조하면, 차재용 3상 인버터 장치를 위한 인버터 회로 (100) 가 도시되어 있다. 인버터 회로 (100) 는 6개의 절연 게이트 바이폴러 트랜지스터들 (IGBT) (Q1, Q2, Q3, Q4, Q5, Q6) 을 갖는다. 게이트 바이폴러 트랜지스터는 파워 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 에 의해 대체될 수도 있다. 플라이휠 (flywheel) 다이오드들 (D1, D2, D3, D4, D5, D6) 은 각각 게이트 바이폴러 트랜지스터들 (Q1, Q2, Q3, Q4, Q5, Q6) 에 역병렬 접속된다.
인버터 회로 (100) 에서, 제 1 및 제 2 절연 게이트 바이폴러 트랜지스터들 (Q1, Q2), 제 3 및 제 4 절연 게이트 바이폴러 트랜지스터들 (Q3, Q4), 및 제 5 및 제 6 절연 게이트 바이폴러 트랜지스터들 (Q5, Q6) 은 각각 직렬로 접속된다. 제 1, 제 3 및 제 5 절연 게이트 바이폴러 트랜지스터들 (Q1, Q3, Q5) 은 정극 입력 단자 (P) 에 접속되며, 정극 입력 단자 (P) 는 결국 차재 배터리의 정극에 접속된다. 제 2, 제 4 및 제 6 절연 게이트 바이폴러 트랜지스터들 (Q2, Q4, Q6) 은 부극 입력 단자 (N) 에 접속되며, 부극 입력 단자 (N) 는 결국 차재 배터리의 부극에 접속된다.
각각 U상 (U-phase) 용의 상하 아암 소자들을 형성하는 절연 게이트 바이폴러 트랜지스터들 (Q1, Q2) 사이의 접속점은 인버터 회로 (100) 의 U상 출력에 접속된다. 각각 V상 용의 상하 아암 소자들을 형성하는 절연 게이트 바이폴러 트랜지스터들 (Q3, Q4) 사이의 접속점은 인버터 회로 (100) 의 V상 출력에 접속된다. 각각 W상 용의 상하 아암 소자들을 형성하는 절연 게이트 바이폴러 트랜지스터들 (Q5, Q6) 사이의 접속점은 인버터 회로 (100) 의 W상 출력에 접속된다. U상, V상, 및 W상 출력들은 차재용 3상 AC 모터의 각 출력들에 접속된다.
인버터 회로 (100) 의 절연 게이트 바이폴러 트랜지스터들 (Q1 ~ Q6) 의 게이트 단자들은 구동 회로 (110) 에 접속되고, 구동 회로 (110) 는 결국 컨트롤러 (120) 에 접속된다. 게이트 신호들은 구동 회로 (110) 로부터 절연 게이트 바이폴러 트랜지스터들 (Q1 ~ Q6) 의 게이트 단자들로 전송된다. 컨트롤러 (120) 는 구동 회로 (110) 를 개재하여 절연 게이트 바이폴러 트랜지스터들 (Q1 ~ Q6) 의 스위칭 동작을 제어한다. 즉, 인버터 회로 (100) 는 배터리에 의해 공급된 DC 파워를 미리결정된 주파수의 3상 AC 파워로 변환하고, 3상 AC 파워를 모터의 각 상의 권선 (winding) 에 공급한다. 즉, 절연 게이트 바이폴러 트랜지스터들 (Q1 ~ Q6) 의 스위칭 동작은 3상 AC 파워가 모터의 구동을 위해 모터의 각 상의 권선에 흐를 수 있게 한다.
도 5 에 도시된 U상 용의 상 아암 소자를 형성하는 절연 게이트 바이폴러 트랜지스터 (Q1) 및 다이오드 (D1) 는 도 1 및 도 2 에 도시된 반도체 소자 (20) 에 통합된다. 마찬가지로, 도 5 에 도시된 U상 용의 하 아암 소자를 형성하는 절연 게이트 바이폴러 트랜지스터 (Q2) 및 다이오드 (D2) 는 도 1 및 도 2 에 도시된 반도체 소자 (21) 에 통합된다.
도 5 에 도시된 V상 용의 상 아암 소자를 형성하는 절연 게이트 바이폴러 트랜지스터 (Q3) 및 다이오드 (D3), 및 도 5 에 도시된 V상 용의 하 아암 소자를 형성하는 절연 게이트 바이폴러 트랜지스터 (Q4) 및 다이오드 (D4) 는 도 1 및 도 2 에 도시된 반도체 소자와 실질적으로 동일한 구성을 갖는다. 즉, 절연 게이트 바이폴러 트랜지스터 (Q3) 및 다이오드 (D3) 를 내부에 갖는 반도체 소자 (20), 및 절연 게이트 바이폴러 트랜지스터 (Q4) 및 다이오드 (D4) 를 내부에 갖는 반도체 소자 (21) 에 의해 발생된 열이 방열판 (60) 을 통해 방열된다. 도 5 에 도시된 W상 용의 상 아암 소자를 형성하는 절연 게이트 바이폴러 트랜지스터 (Q5) 및 다이오드 (D5), 및 도 5 에 도시된 W상 용의 하 아암 소자를 형성하는 절연 게이트 바이폴러 트랜지스터 (Q6) 및 다이오드 (D6) 는 도 1 및 도 2 에 도시된 반도체 장치와 실질적으로 동일한 구성을 갖는다. 즉, 절연 게이트 바이폴러 트랜지스터 (Q5) 및 다이오드 (D5) 를 내부에 갖는 반도체 소자 (20), 및 절연 게이트 바이폴러 트랜지스터 (Q6) 및 다이오드 (D6) 를 내부에 갖는 반도체 소자 (21) 에 의해 발생된 열이 방열판 (60) 을 통해 방열된다.
도 1 및 도 2 에 도시된 바와 같이, 완충층 (50) 의 외주면을 포함한 회로 기판 (B1) 의 전체 표면 및 반도체 소자 (20) 는 수지 몰드 (70) 에 의해 봉지된다. 마찬가지로, 완충층 (51) 의 외주면을 포함한 회로 기판 (B2) 의 전체 표면 및 반도체 소자 (21) 는 수지 몰드 (71) 에 의해 봉지된다. 도 2 에 도시된 바와 같이, 전극들 (25, 26) 의 상단부들은 각각 수지 몰드들 (70, 71) 로부터 연장되어 노출된다.
이하, 반도체 장치의 제조 방법을 순서대로 설명할 것이다. 먼저, 회로 기판들 (B1, B2) 을 형성한다. 상술된 바와 같이, 회로 기판 (B1) 은 그 일 표면에 배선층 (30) 을 갖고 그 다른 표면에 완충층 (50) 을 갖는 세라믹층 (40) 을 포함하고, 그리고 회로 기판 (B2) 은 그 일 표면에 배선층 (31) 을 갖고 그 다른 표면에 완충층 (51) 을 갖는 세라믹층 (41) 을 포함한다.
다음, 도 3 및 도 4 에 도시된 바와 같이, 회로 기판 (B1) 의 완충층 (50) 을 방열판 (60) 에 접합한다. 마찬가지로, 회로 기판 (B2) 의 완충층 (51) 을 방열판 (60) 의 상면에 접합한다. 이로써, 회로 기판들 (B1, B2) 및 방열판 (60) 이 접합에 의해 일체화된다.
다음, 반도체 소자 (20) 를 회로 기판 (B1) 의 배선층 (30) 에 땜납한다. 마찬가지로, 반도체 소자 (21) 를 회로 기판 (B2) 의 배선층 (31) 에 땜납한다. 전극 (25) 은 그 일단이 반도체 소자 (20) 의 상면에 접합되고 그 타단은 상방으로 연장된다. 전극 (26) 은 그 일단이 배선층 (30) 의 상면에 접합되고 그 타단은 상방으로 연장된다. 마찬가지로, 전극 (25) 은 그 일단이 반도체 소자 (21) 의 상면에 접합되고 그 타단은 상방으로 연장된다. 전극 (26) 은 그 일단이 배선층 (31) 의 상면에 접합되고 그 타단은 상방으로 연장된다.
이로써, 각각, 반도체 소자 (20) 가 회로 기판 (B1) 에 접합되고 반도체 소자 (21) 가 회로 기판 (B2) 에 접합된다. 다음, 도 1 및 도 2 에 도시된 바와 같이, 완충층 (50) 의 외주면을 포함한 회로기판 (B1) 의 전체 표면 및 반도체 소자 (20) 를 수지 몰드 (70) 로 봉지한다. 마찬가지로, 완충층 (51) 의 외주면을 포함한 회로 기판 (B2) 의 전체 표면 및 반도체 소자 (21) 를 수지 몰드 (71) 로 봉지한다. 수지 몰드들 (70, 71) 에 의한 봉지는, 각각, 전극들 (25, 26) 의 상단부들이 수지 몰드들 (70, 71) 로부터 노출된 상태로 행해진다.
이하, 상술된 방법에 의해 제조된 반도체 장치 (10) 의 작용을 설명할 것이다. 발열하는 반도체 소자들 (20, 21), 반도체 소자들 (20, 21) 이 땜납되는 배선층들 (30, 31), 방열판 (60) 으로부터 배선층들 (30, 31) 을 절연하는 세라믹층들 (40, 41), 세라믹층 (40, 41) 에 적용되는 응력을 저감하는 완충층들 (50, 51), 및 방열판 (60) 이 일 모듈로 일체화된다. 반도체 소자들 (20, 21) 이 땜납되어 있는 배선층들 (30, 31) 로부터 방열판 (60) 까지의 컴포넌트들의 이러한 일체화는 반도체 소자 (10) 의 냉각을 향상시킨다. 즉, 발열하는 반도체 소자들 (20, 21) 이 땜납되어 있는 회로 기판들 (B1, B2) 과 방열판 (60) 이 일체화되는 배열체는, 반도체 소자들 (20, 21) 을 효과적으로 냉각하는 직랭 구조를 형성한다.
완충층들 (50, 51) 의 외주면을 포함한 회로 기판들 (B1, B2) 의 전체 표면 및 반도체 소자들 (20, 21) 은 수지 몰드들 (70, 71) 로 봉지되기 때문에, 세라믹층들 (40, 41) 과 방열판 (60) 사이의 선팽창 계수들의 차이로 인해 발생하여 세라믹층들 (40, 41) 에 적용되는 열 응력이 수지 몰드들 (70, 71) 에 의해 저감된다. 즉, 수지 몰드들 (70, 71) 의 제공은 세라믹층들 (40, 41) 과 방열판 (60) 사이의 선팽창 계수의 차이로 인해 세라믹층들 (40, 41) 에 적용되는 열 응력을 저감한다. 따라서, 세라믹층들 (40, 41) 에서의 크랙 또는 균열의 발생이 억제된다.
수지 몰드들 (70, 71) 은 방열판 (60) 상의 각 회로 기판들 (B1, B2) 에 대해 분리하여 제공된다. 방열판 (60) 에서의 어떠한 열 변형으로 인해 발생하여 수지 몰드들 (70, 71) 에 적용되는 응력은, 회로 기판들 (B1, B2) 의 전체 영역이 통상의 수지 몰드에 의해 봉지되는 경우와 비교하여 저감될 수도 있다. 구체적으로, 몰딩에 사용되는 수지의 양은, 60 과 같은 통상의 방열판 상에 탑재되는 각각의 반도체 소자들에 대해 분리하여 몰딩함으로써 저감될 수도 있다. 부가하여, 방열판의 굽힘과 같은 변형으로 인해 발생하여 분리된 수지 몰드들에 적용되는 임의의 응력은, 복수의 반도체 소자들이 통상의 수지 몰드에 의해 봉지되는 경우와 비교하여 저하된다.
회로 기판 (Bl, B2) 또는 반도체 소자 (20, 21) 를 수지 몰드로 분리하여 봉지함으로써, 각 반도체 소자에 사용되는 수지 몰드의 양이 증가하지 않아, 통상의 방열판 상에 탑재되는 반도체 소자들의 수가 증가하는 경우라도 각 수지 몰드에 적용되는 응력이 증가하지 않을 것이다. 부가하여, 통상의 방열판 상에 탑재되는 회로 기판들의 수가 상기와 같이 증가하는 경우라도 몰딩에 사용되는 수지의 양은, 회로 기판들의 반도체 소자들이 단일의 수지 몰드들에 의해 모두 봉지되는 경우와 비교하여 덜할 수도 있다.
상술된 실시형태에 따른 반도체 장치 (10) 는 하기의 이점들을 제공한다.
(1) 반도체 장치 (10) 는 완충층들 (50, 51) 의 외주면을 포함한 회로 기판들 (B1, B2) 의 전체 표면들 및 반도체 소자들 (20, 21) 이 수지 몰드들 (70, 71) 에 의해 봉지되는 구조를 가지며, 이것은 회로 기판들 (B1, B2) 에 있어서의 세라믹층들 (40, 41) 에 적용하는 응력의 저감을 도우며, 그에 따라 세라믹층들 (40, 41) 에서의 크랙 또는 균열의 발생을 억제한다.
(2) 유기 수지를 절연층의 모재로 하여 형성되는 절연층을 갖는 상기에서 인용된 문헌에 따른 반도체 장치에서는, 절연층이 냉각을 약화시켜 큰 사이즈로 형성될 필요가 있게 하고, 또한 수지 몰드에 의해 봉지된 이후에 적층체 및 반도체 소자들이 히트 싱크에 접합되기 때문에 수지 몰드에 의해 봉지되지 않는 접합층의 부분에 크랙이 발생할 수도 있다는 염려가 있다. 본 실시형태에서는, 세라믹층에 의해 제공되는 절연층이 절연층의 모재를 유기 수지로 하여 형성되는 경우와 비교하여 보다 양호한 냉각을 제공하므로, 방열판 (60) 에 부착되는 부분의 냉각 영역을 감소시키는 것에 의해 반도체 장치 (10) 의 사이즈를 감소시킬 수도 있고, 몰딩에 사용되는 수지의 양을 감소시킬 수 있다.
(3) 반도체 장치 (10) 의 제조 방법은 제 1 공정과 제 2 공정을 포함한다. 제 1 공정에서는, 각각, 회로 기판들 (B1, B2) 을 그 완충층들 (50, 51) 에서 방열판 (60) 에 접합하고, 반도체 소자들 (20, 21) 을 회로 기판들 (B1, B2) 의 배선층들 (30, 31) 에 접합한다. 제 2 공정에서는, 각각, 회로 기판들 (B1, B2) 의 완충층들 (50, 51) 의 외주면을 포함한 회로 기판들 (B1, B2) 의 전체 표면 및 반도체 소자들 (20, 21) 을 수지 몰드들 (70, 71) 로 봉지한다. 이로써, 상기 (1) 항목하에서 설명한 이점들을 갖는 반도체 장치 (10) 를 제조할 수도 있다.
(4) 반도체 소자들 (20, 21) 이 땜납되어 있는 배선층들 (30, 31) 과 방열판 (60) 사이의 일체화는 반도체 소자들 (20, 21) 의 냉각의 개선을 돕는다.
(5) 각각의 반도체 소자가 수지 몰드에 의해 독립적으로 봉지되는 반도체 장치의 구조에서는, 방열판 상에 탑재되는 반도체 소자들의 수가 증가하는 경우라도 각 반도체 소자에 대한 수지 몰드의 사이즈가 증가하지 않을 것이다. 본 실시형태에 따른 구조는, 각각의 수지 몰드들에 적용될 응력에서 어떠한 증가도 발생하지 않는다는 점에서 또한 이롭다.
(6) 실시형태에 따른 반도체 장치의 구조에서는, 방열판 상에 탑재되는 반도체 소자들의 수가 증가하는 경우라도 몰딩에 사용되는 수지의 양이, 방열판 상의 복수의 반도체 소자들이 단일의 통상의 수지 몰드에 의해 봉지되는 구조에서보다 덜할 수도 있다. 본 발명은 상술한 실시형태에 한정되지 않으며, 아래에 예시된 바와 같이 다양한 방식으로 변경될 수도 있다.
도 6 에 도시된 바와 같이, 방열 부재로서 수냉식의 방열기 (61) 를 사용할 수도 있다. 구체적으로, 수냉식 방열기 (61) 는 내부에 유로 (61A) 를 가지며, 그 유로를 통해 반도체 소자들 (20, 21) 을 냉각시키기 위한 냉각액이 흐른다.
도 7 에 도시된 바와 같이, 방열판 (62) 상에 반도체 소자 (20), 회로 기판 (B10), 반도체 소자 (21), 및 회로 기판 (B11) 이 수지 몰드 (72) 에 의해 봉지될 수도 있다. 방열판 (62) 상에 반도체 소자 (22), 회로 기판 (B12), 반도체 소자 (23), 및 회로 기판 (B13) 이 수지 몰드 (73) 에 의해 봉지될 수도 있다. 이로써, 반도체 소자 및 회로 기판의 복수의 세트들이 1 단위로서의 단일의 통상의 수지 몰드에 의해 봉지될 수도 있다. 도 1 및 도 2 에서는, 상 아암 소자 및 하 아암 소자를 각각 형성하는 반도체 소자들 (20, 21) 이 분리된 수지 몰드들에 의해 봉지되지만, 상하 아암 소자들을 형성하는 반도체 소자들 (20, 21) 이 단일의 수지 몰드 (72) 에 의해 봉지되고 수지 몰드 (72) 에서 전극 (27) 에 의해 서로 접속될 수도 있다. 마찬가지로, 반도체 소자들 (20, 21) 은 단일의 수지 몰드 (73) 에 의해 봉지되고 수지 몰드 (73) 에서 전극 (27) 에 의해 접속된다.
도 2 에서, 전극들 (25, 26) 은 각각 상방으로 연장되어 수지 몰드들 (70, 71) 의 상면으로부터 노출된다. 대안으로, 전극들 (25, 26) 은 각각 수평 방향으로 연장되어 수지 몰드들 (70, 71) 의 측면으로부터 노출될 수도 있다.
도 8 에 도시된 바와 같이, 복수의 인버터 회로들 (101, 102, 103) 은 하나의 방열판 (63) 상에 탑재되어 수지 몰드에 의해 독립적으로 봉지될 수도 있다. 즉, 각각이 서로 상이한 용도를 갖는 복수의 인버터 회로들 (101, 102, 103) 은 일 세트로서 방열판 (63) 상에 탑재되어 수지 몰드에 의해 독립적으로 봉지될 수도 있다.
실시형태들에 따른 반도체 장치를 인버터로서 설명하였지만, 본 발명에 따른 반도체 장치는 임의의 다른 장치에도 적용가능하다.

Claims (4)

  1. 절연층, 상기 절연층의 일 표면에 형성된 배선층, 및 상기 절연층의 다른 표면에 형성된 완충층을 포함하는 회로 기판;
    상기 배선층에 접합되는 반도체 소자;
    상기 회로 기판의 상기 완충층에 접합되는 방열 부재; 및
    상기 회로 기판에 있어서의 상기 완충층의 외주면을 포함한 상기 회로 기판의 전체 표면 및 상기 반도체 소자를 봉지하는 수지 부재를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연층은 세라믹층인, 반도체 장치.
  3. 방열 부재를 제공하는 단계;
    절연층, 상기 절연층의 일 표면에 형성된 배선층, 및 상기 절연층의 다른 표면에 형성된 완충층을 포함하는 회로 기판을 제공하는 단계;
    상기 회로 기판의 완충층을 상기 방열 부재에 접합하는 단계;
    상기 반도체 소자를 상기 회로 기판의 상기 배선층에 접합하는 단계; 및
    2번의 상기 접합하는 단계들 이후, 상기 회로 기판에 있어서의 상기 완충층의 외주면을 포함한 상기 회로 기판의 전체 표면 및 상기 반도체 소자를 수지로 봉지하는 단계를 포함하는, 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 절연층은 세라믹층인, 반도체 장치의 제조 방법.
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