KR20150048016A

KR20150048016A - 반도체 기억장치

Info

Publication number: KR20150048016A
Application number: KR1020140053115A
Authority: KR
Inventors: 마코토 세노오
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2013-10-25
Filing date: 2014-05-01
Publication date: 2015-05-06
Also published as: US9613703B2; US20150117104A1; KR101699476B1; JP5714681B2; JP2015084263A

Abstract

고속 동작이 가능하고 플렉시블한 데이터의 독출 및 프로그래밍 가능한 반도체 기억장치를 제공한다.
본 발명의 플래쉬 메모리는, 메모리 어레이의 페이지에 대응하는 사이즈의 데이터를 보관 유지 가능한 휘발성 기억소자를 포함한 페이지 버퍼/센싱 회로(160)와, 메모리 어레이의 페이지에 대응하는 사이즈의 데이터를 보관 유지 가능한 불휘발성 기억소자를 포함한 캐쉬 레지스터(170)를 가진다. 페이지 버퍼/센싱 회로(160)는, 센싱 회로(162), 데이터 레지스터(164), 전송 게이트(166)를 포함하고, 데이터 레지스터(164)는 입출력 버퍼와 데이터의 송수신이 가능하다. 캐쉬 레지스터(170)는 RRAM(172)을 포함하고, RRAM(172)은 전송 게이트(178)를 통해 입출력 버퍼와 데이터의 송수신이 가능하고, 또한 전송 게이트(174)를 통해 데이터 레지스터(164)와 데이터의 송수신이 가능하다.

Description

반도체 기억장치{Semiconductor memory device}

본 발명은, NAND형 플래쉬 메모리 등의 반도체 기억장치에 관한 것으로서, 특히 불휘발성 메모리를 이용한 페이지 버퍼에 관한 것이다.

NAND형 플래쉬 메모리는 공지(公知)와 같이 복수의 메모리 셀을 직렬 접속한 NAND 스트링으로 이루어진 메모리 셀 어레이와, 메모리 어레이의 비트선에 접속된 페이지 버퍼를 가진다. 페이지 버퍼는, 메모리 어레이의 선택된 페이지로부터 전송된 데이터를 보관 유지하거나 혹은 선택된 페이지에 프로그래밍하기 위한 데이터를 보관 유지한다. 이러한 페이지 버퍼를 데이터 레지스터와 캐쉬 레지스터로 구성하여 독출 및 프로그래밍의 고속화를 도모하는 플래쉬 메모리가 개시되어 있다(특허문헌 1).

특허문헌 1: 일본특개2013-118031호 공보

종래의 NAND형 플래쉬 메모리에서는, 메모리 어레이로부터 독출된 페이지 데이터를 보관 유지하고, 혹은 거기에 기입하는 페이지 데이터를 보관 유지하는 페이지 버퍼는 휘발성 회로이며, 예를 들면 CMOS 인버터를 크로스 커플링한 래치 회로로 구성되어 있다.

도 1은, 종래의 플래쉬 메모리의 페이지 버퍼/센싱 회로의 개략 동작을 설명하는 도이다. 페이지 버퍼/센싱 회로(10)는 메모리 어레이의 각 비트선(BL)에 비트선 선택 트랜지스터(BSEL)를 통해 접속된 센싱 회로(12)와, 센싱 회로(12)에 의해 감지된 데이터를 보관 유지하거나, 프로그래밍을 위한 데이터를 보관 유지하는 데이터 레지스터(14)와, 데이터 레지스터(14)와의 사이에 양방향 데이터 전송을 가능하게 하는 전송(轉送) 게이트(16)와, 전송 게이트(16)에 접속된 캐쉬 레지스터(18)와, 캐쉬 레지스터(18)와 입출력 버퍼로의 데이터 라인 사이에 양방향 데이터 전송을 가능하게 하는 전송 게이트(20)를 구비하고 있다.

도 2는, 프로그래밍 및 독출시의 페이지 버퍼 동작을 설명하는 흐름도이다. NAND형 플래쉬 메모리의 프로그래밍 및 독출은 페이지 단위로 이루어진다. 프로그래밍이 이루어질 때, 미도시된 입출력 버퍼로 수령된 프로그래밍 데이터는 데이터 라인 및 전송 게이트(20)를 통해 캐쉬 레지스터(18)에 입력되고(S100), 입력된 프로그래밍 데이터는 전송 게이트(16)를 통해 데이터 레지스터(14)에 전송된다(S102). 센싱 회로(12)는 데이터 레지스터(14)에 보관 유지된 프로그래밍 데이터에 따라 비트선의 전위를 설정하고, 선택된 페이지의 워드선에 프로그래밍 전압을 인가하여 메모리 어레이(MA)로의 프로그래밍이 실행된다(S104).

독출시에는, 메모리 어레이(MA)의 선택된 페이지의 데이터가 비트선을 통해 센싱 회로(12)에 의해 센싱되고(S110), 센싱된 데이터가 데이터 레지스터(14)에 보관 유지된다(S112). 보관 유지된 데이터는 전송 게이트(16)를 통해 캐쉬 레지스터(18)에 전송된 후 전송 게이트(20)를 통해 캐쉬 레지스터(18)로부터 입출력 버퍼로 출력된다(S114).

이러한 종래의 페이지 버퍼/센싱 회로(10)는 래치 등의 휘발성 기억소자로 구성되기 때문에 다음과 같은 과제가 있다.

첫째, CMOS 래치 회로 등에 의해 페이지 버퍼를 구성하면 그 점유 면적이 커져 결과적으로 플래쉬 메모리의 소형화를 도모할 수 없다.

둘째, 페이지 버퍼는 휘발성이므로 전원이 오프되면 데이터가 소실된다. 예를 들면, 전원 재투입시에 전원 오프되기 직전에 독출한 데이터, 혹은 프로그래밍한 데이터를 참조하고자 할 경우에 페이지 버퍼에는 데이터가 기억되어 있지 않기 때문에 메모리 어레이를 액세스해야 한다는 문제가 있다.

세째, NAND 플래쉬 메모리에서는 데이터의 독출/프로그래밍이 페이지 단위의 액세스로 행해진다. 1페이지보다 작은 사이즈의 데이터를 동일 페이지에 연속적으로 프로그래밍하면 페이지 선택 시간이 생략되어 프로그래밍 시간을 단축시킬 수 있지만, 한편 동일 페이지에 연속적으로 프로그래밍할 수 있는 횟수에는 제한이 있다. 메모리 셀이 2치(値) 데이터를 기억하는 플래쉬 메모리에서는, 동일 페이지에 연속적으로 프로그래밍할 수 있는 횟수는, 예를 들면 4회로 제한되어 있다. 이것은, 동일 페이지에 반복적으로 여러 번 프로그래밍이 실행되면 해당 페이지의 워드선에 고전압이 반복적으로 인가되게 되어 인접한 페이지의 메모리 셀의 문턱값에 악영향을 주기 때문이다. 따라서 1페이지가 2K 바이트이면, 512 바이트의 데이터를 4회까지 동일 페이지에 연속적으로 프로그래밍할 수 있다. 다시 말하면, 512 바이트보다 작은 사이즈의 데이터인 경우, 연속적으로 동일 페이지에 프로그래밍을 해도 페이지 전체를 프로그래밍할 수 없다는 것을 의미한다. 향후 페이지 사이즈가 커지면 동일 페이지로의 연속적인 프로그래밍에 의해 페이지 전체를 프로그래밍 가능한 최소 데이터 사이즈가 커진다.

본 발명은, 상기 종래의 과제를 해결하여 고속 동작이 가능하고 플렉시블한 데이터의 독출 및 프로그래밍이 가능한 반도체 기억장치를 제공하는 것을 목적으로 한다.

본 발명에 관한 반도체 기억장치는, 복수의 기억소자가 형성된 메모리 어레이와, 상기 메모리 어레이의 페이지를 선택하는 선택 수단과, 상기 메모리 어레이에 결합되어 상기 메모리 어레이의 선택된 페이지로부터 독출된 데이터 또는 선택된 페이지에 프로그래밍하는 데이터를 보관 유지 가능한 데이터 보관 유지 수단과, 외부로부터 입력된 데이터를 수령하거나, 혹은 외부에 출력되는 데이터를 수령하는 입출력 수단과, 데이터의 독출 및 프로그래밍을 제어하는 제어 수단을 가지고, 상기 데이터 보관 유지 수단은, 상기 메모리 어레이의 페이지에 대응하는 사이즈의 데이터를 보관 유지 가능한 휘발성 기억소자를 포함한 제1 데이터 보관 유지부와, 상기 메모리 어레이의 페이지에 대응하는 사이즈의 데이터를 보관 유지 가능한 불휘발성 기억소자를 포함한 제2 데이터 보관 유지부와, 제1 데이터 보관 유지부와 상기 입출력 수단 사이에 접속된 양방향 데이터 전송이 가능한 제1 데이터 전송 수단과, 제2 데이터 보관 유지부와 상기 입출력 수단 사이에 접속된 양방향 데이터 전송이 가능한 제2 데이터 전송 수단을 가지고, 제1 및 제2 데이터 전송 수단은 상기 제어 수단에 의해 전송이 제어된다.

바람직하게는 상기 데이터 보관 유지 수단은 또한, 제1 데이터 보관 유지부와 제2 데이터 보관 유지부 사이에 접속된 양방향 데이터 전송이 가능한 제3 데이터 전송 수단을 가지고, 제3 데이터 전송 수단은 상기 제어 수단에 의해 제어된다. 바람직하게는 상기 제어 수단은 외부로부터 받은 코맨드에 기초하여 제1, 제2 및 제3 데이터 전송 수단을 제어한다. 바람직하게는 상기 제어 수단은, 제2 데이터 보관 유지부에 의해 선택된 페이지에 프로그래밍하는 데이터가 세팅되었을 때, 제2 데이터 보관 유지부에 기억되어 있는 데이터를 상기 메모리 어레이의 선택된 페이지에 프로그래밍시킨다. 바람직하게는 상기 제어 수단은, 제2 데이터 보관 유지부에 의해 선택된 페이지의 데이터가 기억되어 있을 때, 제2 데이터 보관 유지부에 기억되어 있는 데이터를 제2 데이터 전송 수단을 통해 상기 입출력 수단에 출력시킨다. 바람직하게는 상기 제어 수단은, 제2 데이터 보관 유지부에 의해 선택된 페이지의 데이터가 기억되어 있지 않을 때 메모리 어레이의 선택된 페이지로부터 독출된 데이터를 상기 입출력 수단에 출력시킴과 동시에 해당 데이터를 제2 데이터 보관 유지부에 보관 유지시킨다. 바람직하게는 상기 제어 수단은, 제1 데이터 보관 유지부에 보관 유지된 데이터를 제1 데이터 전송 수단을 통해 상기 입출력 수단에 출력시킨다. 바람직하게는 제2 데이터 보관 유지부는, 저항 변화형 기억소자를 포함하여 구성된다.

본 발명에 의하면, 메모리 어레이와 결합된 데이터 보관 유지부 수단에 포함되는 제2 데이터 보관 유지부를 불휘발성 기억소자로 함으로써 제2 데이터 보관 유지부가 기억하는 데이터의 액세스가 가능해져 메모리 어레이를 액세스하는 경우보다 데이터 독출 등의 고속화를 도모할 수 있다. 나아가 제1 및 제2 데이터 보관 유지부와 입출력 수단 사이에 데이터의 양방향 송수신을 가능하게 함으로써 사용자의 요구에 대응한 플렉시블한 독출 및 프로그래밍 동작을 제공할 수 있다.

도 1은, 종래의 플래쉬 메모리의 페이지 버퍼/센싱 회로의 개략 구성을 도시한 도이다.
도 2는, 종래의 플래쉬 메모리의 프로그래밍 및 독출시의 페이지 버퍼 동작을 설명하는 흐름도이다.
도 3은, 본 발명의 실시예에 관한 플래쉬 메모리의 일구성예를 도시한 블록도이다.
도 4는, 플래쉬 메모리의 NAND 스트링의 구성을 도시한 회로도이다.
도 5는, 플래쉬 메모리의 각 동작시에 인가되는 전압의 일례를 도시한 표이다.
도 6은, 본 발명의 실시예에 관한 페이지 버퍼/센싱 회로와 캐쉬 레지스터의 구성을 도시한 도이다.
도 7은, 캐쉬 레지스터에 이용되는 저항 변화형 메모리 소자의 일례를 도시한 도이다.
도 8은, 본 발명의 실시예에 관한 플래쉬 메모리의 캐쉬 레지스터를 이용한 동작예를 설명하는 도이다.
도 9는, 본 발명의 실시예에 관한 플래쉬 메모리의 캐쉬 레지스터를 이용한 프로그래밍 동작의 일례를 설명하는 흐름도이다.
도 10은, 본 발명의 실시예에 관한 플래쉬 메모리의 캐쉬 레지스터를 이용하지 않는 동작예를 설명하는 도이다.
도 11은, 본 발명의 실시예에 관한 플래쉬 메모리의 캐쉬 레지스터를 이용하지 않는 독출 동작의 일례를 설명하는 흐름도이다.

이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세히 설명하기로 한다. 아울러 도면은 설명을 알기 쉽게 하기 위해 각 부를 강조하여 도시하였으며 실제 디바이스의 스케일과는 다르다는 것에 유의해야 한다.

[실시예]

도 3은, 본 발명의 실시예에 관한 플래쉬 메모리의 구성을 도시한 블록도이다. 단, 여기에 도시한 구성은 예시로서, 본 발명에 관한 플래쉬 메모리는 반드시 이러한 구성으로 한정되지는 않는다.

본 실시예의 플래쉬 메모리(100)는, 행렬 형태로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 보관 유지하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수령하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터의 코맨드 데이터 및 미도시된 외부 제어 신호(코맨드 래치 인에이블(CLE) 신호나 어드레스 래치 인에이블(ALE) 신호 등)등에 기초하여 각 부를 제어하는 콘트롤러(140)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고 디코딩 결과에 기초하여 블록의 선택 및 워드선의 선택을 하는 워드선 선택 회로(150)와, 워드선 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 보관 유지하거나 선택된 페이지로의 기재 데이터를 보관 유지하는 페이지 버퍼/센싱 회로(160)와, 불휘발성 기억소자에 의해 데이터를 보관 유지 가능한 캐쉬 레지스터(170)와, 어드레스 레지스터(130)로부터의 열(列) 어드레스 정보(Ay)를 디코딩하고 해당 디코딩 결과에 기초하여 페이지 버퍼(160) 및/또는 캐쉬 레지스터(170) 내의 열 데이터를 선택하는 열 선택 회로(180)와, 데이터의 독출, 프로그래밍 및 소거 등을 위해 필요한 전압(프로그래밍 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다. 입출력 버퍼(120)는 데이터 라인(DL)에 의해 페이지 버퍼/센싱 회로(160) 및 캐쉬 레지스터(170)에 접속되고, 데이터 라인(DL)은 소정 비트폭(예를 들면, 8비트 또는 16비트)의 병렬 데이터의 송수신을 가능하게 한다.

메모리 어레이(110)는, 열방향으로 배치된 복수의 블록(BLK(0), BLK(1),…, BLK(m))을 가진다. 블록의 일방 단부에는 페이지 버퍼/센싱 회로(160)가 배치된다. 단, 페이지 버퍼/센싱 회로(160)는 블록의 타방 단부, 혹은 블록의 양측 단부에 배치되는 것이어도 좋다. 1개의 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성된다.

도 4는, NAND 스트링 유닛(NU)의 일례를 도시한 회로도이다. 동도면에 도시한 바와 같이 1개의 블록에는, 복수의 메모리 셀을 직렬로 접속한 n개의 NAND 스트링(NU)이 행방향으로 배열되어 있다. 1개의 NAND 스트링(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i=0, 1,…, 63)과, 메모리 셀의 양단에 접속된 비트선 선택 트랜지스터(TD)와, 소스선 선택 트랜지스터(TS)를 포함하고, 비트선 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(GBL)에 접속되고, 소스선 선택 트랜지스터(TS)의 소스는 공통 소스선(SL)에 접속된다. 메모리 셀(MCi)의 컨트롤 게이트는 워드선(WLi)에 접속되고, 선택 트랜지스터(TD),(TS)의 게이트는 워드선(WL)과 병행하는 선택 게이트선(SGD),(SGS)에 접속된다.

워드선 선택 회로(150)는, 행 어드레스(Ax)에 기초하여 블록의 선택, 워드선(WL)의 선택을 하고 선택 워드선/비선택 워드선에 동작에 대응한 전압을 인가한다. 또 워드선 선택 회로(150)는 선택 게이트 신호(SGS),(SGD)를 통해 선택 트랜지스터(TD),(TS)를 선택적으로 구동한다. 비트선(GBL1)∼(GBLn)은 비트선 선택 회로 등을 통해 페이지 버퍼/센싱 회로(160)에 결합된다.

메모리 셀은, 전형적으로 P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널상에 형성된 터널 산화막과, 터널 산화막상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트상에 유전체막을 사이에 두고 형성된 컨트롤 게이트를 포함한 MOS 구조를 가진다. P웰은, 예를 들면 P형 실리콘 기판 내에 형성된 N웰 내에 형성된다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터「1」이 기입되어 있을 때, 문턱값은 음(陰)상태에 있으며 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터「0」이 기입되어 있을 때, 문턱값은 양(陽)으로 시프트되고 메모리 셀은 노멀리 오프이다. 또 메모리 셀은 2치 데이터를 기억하는 것이어도 좋고, 다치(多値) 데이터를 기억하는 것이어도 좋다.

도 5는, 플래쉬 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 도시한 테이블이다. 독출 동작에서는, 비트선에 어느 양의 전압을 인가하고, 선택된 워드선에 어느 전압(예를 들면, 0V)을 인가하고, 비선택 워드선에 독출 패스 전압(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD),(SGS)에 양의 전압(예를 들면 4.5V)를 인가하고, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온하여 공통 소스선에 0V를 인가한다. 프로그래밍(기입) 동작에서는, 선택된 워드선에 고전압의 프로그래밍 전압(Vprog)(15∼20V)을 인가하고, 비선택 워드선에 중간 전위(예를 들면 10V)를 인가하고, 비트선 선택 트랜지스터(TD)를 온시키고 소스선 선택 트랜지스터(TS)를 오프시켜 「0」 또는 「1」의 데이터에 따른 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록내의 선택된 워드선에 0V를 인가하고 P웰에 고전압(예를 들면 18V)을 인가하고 선택 게이트선(SGD),(SGS)을 플로팅으로 한다.

도 6은, 본 발명의 실시예에 관한 페이지 버퍼/센싱 회로와 캐쉬 레지스터의 구성을 도시한 도이다. 동도면에 도시한 바와 같이 페이지 버퍼/센싱 회로(160)는 비트선 선택 회로의 비트선 선택 트랜지스터(BSEL)를 통해 메모리 어레이의 비트선(GBL0)∼(GBLn)에 접속된다. 여기서 유의해야 할 것은, 페이지 버퍼/센싱 회로(160)는 종래와 같이 센싱 회로(162)와 데이터 레지스터(164)를 포함하는데, 도 1에 도시한 휘발성 캐쉬 레지스터(18)를 포함하지 않는 것이다. 이 캐쉬 레지스터(18) 대신에 본 실시예에서는, 예를 들면 저항 변화형 RRAM(Resistance Random Access Memory, RRAM은 등록상표)를 이용한 불휘발성 캐쉬 레지스터(170)를 구비하고 있다.

센싱 회로(162) 및 데이터 레지스터(164)는, 바람직하게는 1페이지 비트수의 감지 소자 및 기억소자를 포함하여 구성된다. 센싱 회로(162)는, 비트선 선택 트랜지스터(BSEL)를 통해 비트선에 직렬로 접속된 클램프 트랜지스터(BLCLM)와, 센싱 노드(SNS)에 접속된 프리챠지용 트랜지스터(PRE)와, 센싱 노드(SNS)에 접속된 캐패시터(Cp)와, 센싱 노드(SNS)와 데이터 레지스터(164) 사이에 접속된 전송 트랜지스터(BLCD)를 포함한다. 센싱 회로(162)의 트랜지스터는 N형의 MOS 트랜지스터이며, 이들 트랜지스터는 콘트롤러(140)로부터의 제어 신호에 의해 선택적으로 온 또는 오프된다. 독출할 때 프리챠지용 트랜지스터(PRE)가 온되고 전원(Vdd)으로부터 공급된 프리챠지 전위는 클램프 트랜지스터(BLCLM)를 통해 선택된 비트선을 충전한다. 센싱 노드(SNS)는 그 후에 독출된 H레벨 또는 L레벨의 전위를 보관 유지하고, 센싱 노드(SNS)의 전위는 전송 트랜지스터(BLCD)를 온함으로써 데이터 레지스터(164)에 전송되고, 센싱 노드(SNS)의 전위에 따른 논리 레벨이 데이터 레지스터(164)에 의해 보관 유지된다. 프로그래밍할 때 센싱 회로(162)는, 데이터 레지스터(164)에 보관 유지된 데이터에 따른 전압을 비트선에 인가한다. 페이지 버퍼/센싱 회로(160)는 또한 데이터 레지스터(164)와 입출력 버퍼(120)로의 데이터 라인(DL)과의 사이에 전송 게이트(166)를 포함하여 데이터 레지스터(164)와 입출력 버퍼(120) 간에 양방향 데이터 전송을 가능하게 한다. 전송 게이트(166)는 1페이지 비트수의 병렬 접속된 NMOS 트랜지스터를 포함하고 각 트랜지스터의 게이트에는 콘트롤러(140)로부터의 제어 신호가 입력되어 그 전송 동작이 제어된다.

캐쉬 레지스터(170)는, 1페이지 비트수의 기억소자를 구성하는 RRAM(172) 및 액세스 트랜지스터(176)와 전송 게이트(174),(178)를 포함한다. 전송 게이트(174)는, 센싱 회로(162)와 데이터 레지스터(164) 간에 형성되는 노드(N1)와 RRAM(172)의 노드(N2) 사이에 접속되고, 전송 게이트(178)는 노드(N2)와 데이터 라인(DL) 사이에 접속된다. 전송 게이트(174),(178)는 1페이지 비트수의 병렬 접속된 NMOS 트랜지스터이며, 전송 게이트(174),(178)의 게이트에는, 콘트롤러(140)로부터의 제어 신호가 입력되어 트랜지스터의 온, 오프 즉 전송 동작이 제어된다.

RRAM(172)은, 전압 인가에 의한 전기 저항이 큰 변화를 이용하여 인가 전압의 방향에 의존하여 저항을 가변시키는 소자로 구성된다. 도 7은, 저항 변화형 메모리 소자의 구성을 도시한 도이다. 저항 변화형 메모리 소자는 비트선(BL)과 소스선(SL) 사이에, 바이어스되는 방향 및 힘에 의해 저항이 변화되는 저항 소자(172A)와 여기에 직렬 접속된 액세스 트랜지스터(176)를 가진다. 저항 소자(172A)에 소정의 저항값을 세팅할 때 VB로부터 일정한 바이어스를 인가한다. 저항 소자(172A)의 저항값을 리셋할 때 SL로부터 일정한 바이어스를 인가한다. 액세스 트랜지스터(176)의 게이트에는 선택 신호(Cy)가 접속되고 선택 신호(Cy)는 열 선택 회로(180)로부터 공급된다. 액세스 트랜지스터(176)가 온되었을 때 비트선(BL)과 소스선(SL) 사이에 전류가 흐르고, 전류치는 저항 소자(172A)의 저항값에 따른 크기가 된다. 예를 들면, 비트선(BL)으로부터 소스선(SL)을 향해 저항 소자(172A)에 바이어스를 인가하는 경우에는 노드(N1)에 일정한 전위가 생성되어 소스선이 예를 들면 GND가 되고, 소스선(SL)으로부터 비트선(BL)을 향해 저항 소자(172A)에 바이어스를 인가하는 경우에는 노드(N1)가 GND가 되어 소스선(SL)에 일정한 전위가 생성된다. 이와 같이 RRAM(172)은 저항 소자(172A)와 액세스 트랜지스터(176)에 의해 1개의 기억소자를 형성하는데, 기억소자는 1차원 형태로 배열하여 구성되어도 좋고, 행 및 열로 이루어진 2차원 형태로 배열하여 구성되어도 좋다. 후자의 경우에는, RRAM을 선택하기 위해 행 어드레스가 필요하게 된다.

RRAM(172)은 불휘발성이므로 플래쉬 메모리로의 전원이 차단된 후에도 데이터를 보관 유지하여 전원 재투입시에 캐시 기억 장치(170)의 보관 유지된 데이터를 이용할 수 있다. 나아가 RRAM(172)은, 전압으로 데이터를 고쳐쓰기 때문에(전류가 미량이고) 소비 전력이 작고, 1트랜지스터＋1저항으로 이루어진 비교적 단순한 구조이기 때문에 셀 면적이 약 6F²(F는 배선의 직경으로서, 수십nm 정도)로 작아 고밀도화가 가능하고, 독출 시간이 10나노초 정도로서 DRAM만큼 고속이라는 이점이 있다.

RRAM(172)의 세팅/리셋, 즉 2치 데이터의 프로그래밍/소거는 콘트롤러(140), 워드선 선택 회로(150), 열 선택 회로(180), 센싱 회로(162)에 의해 행할 수 있다. 단, RRAM(172)의 전용 세팅/리셋을 하는 회로를 준비해도 좋다.

본 실시예의 페이지 버퍼/센싱 회로(160) 및 캐쉬 레지스터(170)는 입출력 버퍼(120)로의 데이터 라인(DL)과의 사이에 전송 게이트(166),(178)를 포함하고, 어느 경로를 선택하여 데이터의 독출이나 프로그래밍을 실행할지는 코맨드에 의해 결정할 수 있다. 콘트롤러(140)는, 외부로부터 수령한 코맨드에 기초하여 메모리 어레이(110), 페이지 버퍼/센싱 회로(160), 캐쉬 레지스터(170) 간의 전송 게이트(166),(174),(178) 등 메모리 전반을 제어한다. 이 제어는, 바람직하게는 내부 메모리에 준비된 프로그래밍을 실행함으로써 독출, 프로그래밍, 소거 등 다양한 시퀀스를 행할 수 있다.

예를 들면, 메모리 어레이의 페이지 독출을 연속적으로 행할 경우에는, 종래와 마찬가지로 선택 페이지(P1)로부터 독출된 데이터가 비트선을 통해 센싱 회로(162)에 전송되고 센싱 회로(162)에 의해 센싱된 데이터가 데이터 레지스터(164)에 보관 유지된다. 다음 선택 페이지(P2)로부터 독출된 데이터가 센싱 회로(162)에 전송되는 동안에 데이터 레지스터(164)에 보관 유지된 데이터가 노드(N1) 및 전송 게이트(174)를 통해 RRAM(172)에 보관 유지된다. 다음 선택 페이지(P3)로부터 독출된 데이터가 센싱 회로(162)에 전송되는 동안에 RRAM(172)에 보관 유지된 데이터가 전송 게이트(178)를 통해 데이터 라인(DL), 즉 입출력 버퍼(120)에 출력되고, 그리고 데이터 레지스터(164)에 보관 유지된 데이터가 전송 게이트(174)를 통해 RRAM(172)에 전송된다.

어느 동작 형태에서는, RRAM(172)에 보관 유지된 데이터가 전송 게이트(178)를 통해 데이터 라인(DL), 즉 입출력 버퍼(120)에 직접 출력되고, 반대로 입출력 버퍼(120)에 입력된 데이터를 데이터 라인(DL) 및 전송 게이트(178)를 통해 RRAM(172)에 기억시킬 수 있다.

어느 동작 형태에서는, 데이터 레지스터(164)에 보관 유지된 데이터가 전송 게이트(166)를 통해 데이터 라인(DL), 즉 입출력 버퍼(120)에 직접 출력되고, 반대로 입출력 버퍼(120)에 입력된 데이터를 데이터 라인(DL) 및 전송 게이트(166)를 통해 데이터 레지스터(164)에 보관 유지시킬 수 있다.

또 콘트롤러(140)는 캐쉬 레지스터(170)의 클리어를 실행할 수 있다. 바람직하게는, 일정 횟수의 프로그래밍 혹은 리드의 액세스(예를 들면 10회)에서 한번도 캐쉬 레지스터(170)의 캐쉬 히트가 발생하지 않는 경우에는 캐쉬 레지스터(170)를 클리어한다. 즉, RRAM을 리셋하여 캐쉬 레지스터를 빈 상태로 되돌린다. 더욱 바람직하게는, 캐쉬 레지스터(170)의 클리어를 실행할 때 그 페이지 데이터가 메모리 어레이에 미기입된 경우에는 메모리 어레이에 기입한 후에 캐쉬 레지스터(170)를 클리어한다. 이와 같이 일정 횟수의 액세스에서 캐쉬 히트가 생기지 않는 경우에는 캐쉬 레지스터(170)의 내용을 갱신함으로써 캐쉬 레지스터에 유연성을 부여하여 캐쉬 히트의 비율을 향상시킬 수 있다.

다음으로 본 실시예에 관한 플래쉬 메모리의 캐쉬 레지스터를 이용한 동작예에 대해 설명하기로 한다. 도 8(A)는, 캐쉬 레지스터(170)의 1페이지보다 적은 데이터수의 프로그래밍인 파셜 프로그래밍을 예시하고 있다. 캐쉬 레지스터(170), 즉 RRAM(172)은 1페이지의 비트수에 대응하는 기억소자를 구비하고 있으며 RRAM(172)의 일부에 데이터를 프로그래밍할 수 있다. 콘트롤러(140)는 파셜 프로그래밍의 코맨드를 수령하면 해당 프로그래밍에 따라 각 부를 제어한다. 파셜 프로그래밍의 코맨드에 이어 행 어드레스, 열 어드레스 및 프로그래밍 데이터가 입출력 버퍼(120)에 수령되고, 열 선택 회로(180)에 의해 RRAM(172)의 열 어드레스가 선택되고, 입출력 버퍼(120)로부터 데이터 라인(DL) 및 전송 게이트(178)를 통해 프로그래밍 데이터가 전송되고, 해당 프로그래밍 데이터에 따라 RRAM(172)으로의 바이어스 방향이 결정되어 저항 소자의 세팅 또는 리셋이 이루어진다. 만일 RRAM(172)이 행 및 열의 2차원 어레이 형태로 구성된다면 파셜 프로그래밍시에 수령한 행 어드레스가 RRAM(172)의 행을 선택하기 위해 이용된다. 파셜 프로그래밍시에 수령한 행 어드레스는, 메모리 어레이의 선택된 페이지가 동일 페이지로의 프로그래밍인지 아닌지 판정하는 정보로 이용되기 때문에 콘트롤러(140)는 캐쉬 레지스터(170)에 프로그래밍했을 때의 행 어드레스나 그 동작 이력을 내부 메모리에 기억해 둔다.

도 8(B)는, 캐쉬 레지스터(170)에 기억된 데이터의 독출예를 도시한다. 콘트롤러(140)는, 캐쉬 독출의 코맨드를 수령하면 그에 따라 각 부를 제어한다. 캐쉬 독출의 코맨드에 이어 행 어드레스 및 열 어드레스가 입출력 버퍼(120)에 수령되어 RRAM(172)의 열 어드레스가 열 선택 회로(180)에 의해 선택되고, 선택된 열 어드레스로부터 독출된 데이터가 전송 게이트(178)를 통해 입출력 버퍼(120)에 출력된다.

캐쉬 레지스터로부터의 데이터의 독출은, 통상의 독출 코맨드에 의해 이루어지도록 해도 좋다. 이 경우, 콘트롤러(140)는 수령한 행 어드레스 및 열 어드레스에 의해 캐쉬 레지스터로의 프로그래밍이 이루어졌는지 여부를 판정한다.

도 8(C)는, 캐쉬 레지스터를 이용한 페이지 프로그래밍의 예를 도시하고 있다. 캐쉬 레지스터(170)로의 파셜 프로그래밍에 의해 1페이지 데이터의 캐쉬 프로그래밍으로의 프로그래밍이 종료되었을 때 캐쉬 레지스터(170)의 1페이지 데이터가 메모리 어레이의 페이지에 프로그래밍된다. 도 9는, 도 8(C)의 동작을 설명하기 위한 흐름도이다.

외부의 호스트측 컴퓨터로부터 캐쉬를 이용한 페이지 프로그래밍의 코맨드가 플래쉬 메모리에 송신되고 해당 코맨드가 콘트롤러(140)에 의해 수령된다(S200). 콘트롤러(140)는 캐쉬 히트인지 여부, 혹은 캐쉬가 비어있는지 여부를 판정한다(S202). 즉, 캐쉬 히트인지 여부는 메모리 어레이의 동일 페이지에 프로그래밍하는 데이터가 캐쉬 레지스터(170)에 이미 프로그래밍되어 있는지 여부를 판정하는 것이다. 이 판정에는, 캐쉬 레지스터(170)에 이미 프로그래밍되어 있는 데이터의 행 어드레스가 이용되며, 행 어드레스가 일치하면 동일 페이지로의 프로그래밍으로 판정한다.

콘트롤러(140)는, 단계S202에서 「Yes」로 판정한 경우에는 입출력 버퍼(120)에 입력된 데이터를 캐쉬 레지스터(170)에 프로그래밍한다(S204). 다음으로 콘트롤러(140)는, 해당 데이터의 프로그래밍에 의해 캐시 기억 장치(170)가 풀(full)이 되었는지 여부, 즉 1페이지분의 데이터가 프로그래밍되었는지 여부를 판정한다(S206). 만약 캐쉬 레지스터(170)에 프로그래밍된 데이터가 풀이면, 캐쉬 레지스터(170)의 데이터가 전송 게이트(174)를 통해 노드(N1)에 전송되고(S208), 노드(N1)에 전송된 데이터가 데이터 레지스터(164)에 보관 유지된다. 그리고 센싱 회로(162)는, 데이터 레지스터(164)에 보관 유지된 데이터에 따른 전위를 비트선(BL)에 공급하고 메모리 어레이(110)의 선택된 블록의 선택된 페이지에 프로그래밍이 이루어진다(S210). 한편, 단계S202에서 「No」로 판정된 경우에는 다른 페이지로의 프로그래밍 또는 캐쉬가 비어있지 않기 때문에 입출력 버퍼(120)의 데이터는 데이터 레지스터(164)에 입력되고(S212), 이어서 센싱 회로(162)는, 데이터 레지스터(164)에 보관 유지된 데이터에 따른 전위를 비트선(BL)에 공급하여 메모리 어레이(110)의 선택된 블록의 선택된 페이지로 프로그래밍이 이루어진다(S214).

이러한 캐쉬 레지스터를 이용한 프로그래밍이 가능해짐으로써 종래의 제약이었던 동일 페이지로의 연속 프로그래밍 횟수의 제한을 회피할 수 있다. 예를 들면, 동일 페이지로의 연속 프로그래밍 횟수가 4회로 제한되어 있을 때 종래의 프로그래밍에서는 1/4페이지의 데이터 사이즈가 1페이지를 풀로 프로그래밍하기 위한 최소의 프로그래밍 단위가 된다. 이에 반해 본 실시예에서는, 불휘발성 캐쉬 레지스터(170)에 1페이지보다 작은 데이터 사이즈의 데이터를 프로그래밍할 수 있으며, 캐쉬 레지스터가 풀로 프로그래밍되었을 때에 그 데이터를 메모리 어레이에 프로그래밍하면 되므로 NAND 스트링 어레이와 같이 프로그래밍 횟수의 제한을 받지 않고 원하는 크기의 데이터 사이즈, 또는 1/4 페이지의 데이터보다 작은 데이터 사이즈의 데이터를 메모리 어레이의 선택된 페이지에 기억시킬 수 있다.

다음으로 본 실시예에 관한 플래쉬 메모리의 캐쉬 레지스터를 이용하지 않는 동작예에 대해 설명하기로 한다. 도 10(A)는, 캐쉬 없는 페이지 프로그래밍을 예시하고 있다. 콘트롤러(140)는, 캐쉬 없는 페이지 프로그래밍을 수령하면 입출력 버퍼(120)에 수령된 데이터를 전송 게이트(166)를 통해 데이터 레지스터(164)에 전송하고, 센싱 회로(162)는 데이터 레지스터(164)에 보관 유지된 데이터에 기초하여 메모리 어레이로의 페이지 프로그래밍을 실행한다. 캐쉬 레지스터(170)를 경유하지 않기 때문에 페이지 프로그래밍에 필요한 시간을 단축할 수 있다.

도 10(B)는, 캐쉬 없는 페이지 독출을 예시하고 있다. 콘트롤러(140)는, 코맨드를 수령하면 메모리 어레이(110)의 선택된 페이지로부터 독출된 데이터를 센싱 회로(162)를 통해 데이터 레지스터(164)에 전송시키고, 데이터 레지스터(164)에 보관 유지된 데이터를 전송 게이트(166) 및 데이터 라인(DL)을 통해 직접 입출력 버퍼(120)에 출력시킨다.

도 10(C)는, 데이터 레지스터(164)로부터 캐쉬 레지스터(170)로의 데이터 전송을 예시하고 있다. 이 경우, 데이터 레지스터(164)에 보관 유지된 데이터는 노드(N1) 및 전송 게이트(174)를 통해 RRAM(172)에 전송된다.

도 11은, 본 실시예에 의한 독출 동작의 일례를 설명하는 흐름도이다. 콘트롤러(140)는, 코맨드를 수령하면(S300), 다음으로 캐쉬 히트인지 여부를 판정한다(S302). 캐쉬 히트인지 여부는, 선택된 페이지의 데이터가 캐쉬 레지스터에 기억되어 있는지 여부이다. 도 8(C)와 같이 캐쉬를 이용한 페이지 프로그래밍이 이루어졌다면, 캐쉬 레지스터(170)에는 메모리 어레이에 기억된 데이터와 동일한 데이터가 기억되어 있을 가능성이 있으며, 그러한 경우에는 캐쉬 레지스터(170)로부터 데이터를 독출하는 편이 독출 시간을 단축할 수 있다. 따라서 단계S302에서 「Yes」인 경우에는 캐쉬 레지스터(170)에 기억된 데이터가 전송 게이트(178)를 통해 입출력 버퍼(120)에 출력된다(S304).

한편 캐쉬 히트가 아닐 때, 즉 단계S302에서 「No」일 때에는 메모리 어레이의 선택된 페이지로부터 데이터가 독출되고(S306), 다음으로 캐쉬 레지스터가 비어있는지 여부가 콘트롤러(140)에 의해 판정된다(S308). 캐쉬가 비어있는 경우에는 독출된 데이터는 전송 게이트(174)를 통해 RRAM(172)에 프로그래밍됨과 동시에(S310), 전송 게이트(166)를 통해 입출력 버퍼(120)에 출력된다. 캐쉬가 비어있지 않다고 판정된 경우에는, 독출된 데이터는 데이터 레지스터(164)에 보관 유지되고 전송 게이트(166)를 통해 입출력 버퍼(120)에 출력된다(S312).

이와 같이 본 실시예의 플래쉬 메모리에 의하면, 캐쉬 레지스터를 불휘발성의 RRAM으로 구성함으로써 메모리 어레이를 액세스하지 않고 고속의 독출이 가능해지고 메모리 어레이의 동일 페이지로의 연속 프로그래밍 횟수의 제약을 받지 않고 원하는 데이터 사이즈의 데이터를 메모리 어레이의 동일 페이지로 프로그래밍할 수 있다.

본 발명의 바람직한 실시형태에 대해 상술하였으나, 본 발명은 특정 실시형태로 한정되지 않으며 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.

100：플래쉬 메모리 110：메모리 어레이
120：입출력 버퍼 130：어드레스 레지스터
140：콘트롤러 150：워드선 선택 회로
160：페이지 버퍼/센싱 회로 162：센싱 회로
164：데이터 레지스터 166：전송 게이트
170：캐쉬 레지스터 172：RRAM
174, 178：전송 게이트 176：액세스 트랜지스터
180：열 선택 회로 190：내부 전압 발생 회로
DL：데이터 라인 GBL:비트선
SL：공통 소스선 TD:비트선 선택 트랜지스터
TS:소스선 선택 트랜지스터 SGD, SGS：선택 게이트선

Claims

복수의 기억소자가 형성된 메모리 어레이;
상기 메모리 어레이의 페이지를 선택하는 선택 수단;
상기 메모리 어레이에 결합되어 상기 메모리 어레이의 선택된 페이지로부터 독출된 데이터 또는 선택된 페이지에 프로그래밍하는 데이터를 보관 유지 가능한 데이터 보관 유지 수단;
외부로부터 입력된 데이터를 수령하거나, 혹은 외부에 출력되는 데이터를 수령하는 입출력 수단;
데이터의 독출 및 프로그래밍을 제어하는 제어 수단;을 포함하고,
상기 데이터 보관 유지 수단은, 상기 메모리 어레이의 페이지에 대응하는 사이즈의 데이터를 보관 유지 가능한 휘발성 기억소자를 포함한 제1 데이터 보관 유지부와, 상기 메모리 어레이의 페이지에 대응하는 사이즈의 데이터를 보관 유지 가능한 불휘발성 기억소자를 포함한 제2 데이터 보관 유지부와, 제1 데이터 보관 유지부와 상기 입출력 수단 사이에 접속된 양방향 데이터 전송이 가능한 제1 데이터 전송 수단과, 제2 데이터 보관 유지부와 상기 입출력 수단 사이에 접속된 양방향 데이터 전송이 가능한 제2 데이터 전송 수단을 가지고,
제1 및 제2 데이터 전송 수단은 상기 제어 수단에 의해 전송이 제어되는 반도체 기억장치.
청구항 1에 있어서,
상기 데이터 보관 유지 수단은 또한, 제1 데이터 보관 유지부와 제2 데이터 보관 유지부 사이에 접속된 양방향 데이터 전송이 가능한 제3 데이터 전송 수단을 가지고, 제3 데이터 전송 수단은 상기 제어 수단에 의해 제어되는 반도체 기억장치.
청구항 1 또는 2에 있어서,
상기 제어 수단은, 외부로부터 수령한 코맨드에 기초하여 제1, 제2 및 제3 데이터 전송 수단을 제어하는 반도체 기억장치.
청구항 1에 있어서,
상기 제어 수단은, 제2 데이터 보관 유지부에 의해 선택된 페이지에 프로그래밍하는 데이터가 세팅되었을 때 제2 데이터 보관 유지부에 기억되어 있는 데이터를 상기 메모리 어레이의 선택된 페이지에 프로그래밍시키는 반도체 기억장치.
청구항 1에 있어서,
상기 제어 수단은, 제2 데이터 보관 유지부에 의해 선택된 페이지의 데이터가 기억되어 있을 때 제2 데이터 보관 유지부에 기억되어 있는 데이터를 제2 데이터 전송 수단을 통해 상기 입출력 수단에 출력시키는 반도체 기억장치.
청구항 5에 있어서,
상기 제어 수단은, 제2 데이터 보관 유지부에 의해 선택된 페이지의 데이터가 기억되어 있지 않을 때 메모리 어레이의 선택된 페이지로부터 독출된 데이터를 상기 입출력 수단에 출력시킴과 동시에 해당 데이터를 제2 데이터 보관 유지부에 보관 유지시키는 반도체 기억장치.
청구항 1에 있어서,
상기 제어 수단은, 제1 데이터 보관 유지부에 보관 유지된 데이터를 제1 데이터 전송 수단을 통해 상기 입출력 수단에 출력시키는 반도체 기억장치.
청구항 1에 있어서,
제2 데이터 보관 유지부는, 저항 변화형 기억소자를 포함하여 구성되는 반도체 기억장치.