KR20150018179A - 반도체 집적회로 및 그를 포함하는 반도체 시스템 - Google Patents

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Abstract

미러 기능(Mirror Function : MF)을 지원하는 반도체 집적회로 및 그를 포함하는 반도체 시스템에 관한 것으로, 차동 신호와 초기화신호를 생성하기 위한 컨트롤러; 및 차동 신호와 초기화신호에 응답하여, 초기화 종료시점에서의 차동 신호의 레벨 상태에 따라 차동 신호 중 어느 하나를 정 신호로써 이용하고 나머지 하나를 부 신호로써 이용하는 제1 및 제2 반도체 집적회로를 포함하는 반도체 시스템이 제공된다.

Description

반도체 집적회로 및 그를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM WITH SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 미러 기능(Mirror Function : MF)을 지원하는 반도체 집적회로 및 그를 포함하는 반도체 시스템에 관한 것이다.
최근, 반도체 시스템은 고집적화, 고용량화, 고대역폭 등을 실현하기 위하여 미러(mirror) 타입의 패키징 구조가 채택되고 있다. 예컨대, 제1 반도체 집적회로가 기판(예:PCB)의 일면에 실장되고 제2 반도체 집적회로가 기판의 타면에 실장되되, 제1 및 제2 반도체 집적회로가 서로 마주보도록 기판에 실장되는 것이다.
이때, 제1 및 제2 반도체 집적회로가 동일 칩으로 제조된 경우에는 마주보는 제1 및 제2 반도체 집적회로의 패드 배열이 대칭성을 이루게 된다. 그런데, 제1 및 제2 반도체 집적회로는 미러 기능(Mirror Function)이 지원됨에 따라 마주보는 패드를 통해 동일한 신호가 인가되는 결과를 얻을 수 있다. 다시 말해, 패드는 물리적으로 할당되어 있지만, 그 패드를 통해 인가된 신호가 반도체 집적회로의 내부에서 재할당되는 것이다. 예컨대, 만약 제1 반도체 집적회로에 할당된 패드를 기준으로 예정된 신호가 인가되고, 제1 반도체 집적회로에 구비된 1번 패드와 제2 반도체 집적회로에 구비된 2번 패드가 서로 마주보는 패드라 한다면, 제1 반도체 집적회로는 1번 패드를 통해 약속된 신호가 인가되었으므로 내부적으로 신호를 재할당하지 않고(미러 기능이 비활성화됨), 반면 제2 반도체 집적회로는 2번 패드를 통해 약속되지 않은 신호가 인가되었으므로 내부적으로 신호를 재할당한다(미러 기능이 활성화됨).
한편, 클럭과 같은 차동신호는 별도의 재할당 없이 직접적인 라우팅 경로를 통해 전달된다.
도 1에는 종래기술에 따른 반도체 시스템이 블록 구성도로 도시되어 있고, 도 2에는 도 1에 도시된 제1 및 제2 반도체 집적회로 사이에서 기판(40)의 라우팅 경로를 보인 개략도가 도시되어 있다.
도 1을 참조하면, 반도체 시스템은 차동 클럭(CLK, CLKb)과 초기화신호(RESETb)를 생성하기 위한 컨트롤러(10)와, 차동 클럭(CLK, CLKb)과 초기화신호(RESETb)에 응답하여 예정된 동작을 수행하는 제1 및 제2 반도체 집적회로(20, 30)와, 컨트롤러(10)와 제1 및 제2 반도체 집적회로(20, 30) 사이에서 차동 클럭(CLK, CLKb) 및 초기화신호(RSTb)를 라우팅하기 위한 기판(40)을 포함한다.
여기서, 컨트롤러(10)는 GPU(Graphics Processing Unit)와 같은 프로세서를 포함하며, 제1 및 제2 반도체 집적회로(20, 30)의 전반적인 동작을 제어한다.
또한, 제1 및 제2 반도체 집적회로(20, 30)는 DRAM(Dynamic Random Access Memory)과 같은 메모리 장치 등을 포함하며, 미러 기능에 대응하는 배치 구조로 기판(40)에 실장된다. 그리고, 제1 및 제2 반도체 집적회로(20, 30)는 차동 클럭(CLK, CLKb)과 초기화신호(RESETb)를 인가받기 위한 패드들(도면에 미도시)을 포함한다. 더욱이, 제1 및 제2 반도체 집적회로(20, 30)는 미러 기능의 활성화 여부를 제어하기 위한 미러 기능 활성화신호(MF)를 인가받기 위한 패드(도면에 미도시)를 포함한다. 여기서, 미러 기능 활성화신호(MF)는 제1 및 제2 반도체 집적회로(20, 30) 중 어느 반도체 집적회로가 미러링되었는지를 나타내기 위한 신호이다. 예컨대, 만약 제2 반도체 집적회로(30)가 미러링된 반도체 집적회로라면, 제1 반도체 집적회로(20)는 미러 기능 활성화신호(MF)용 패드에 접지전압(VSS)단이 접속됨에 따라 미러 기능이 비활성화되고, 제2 반도체 집적회로(30)는 미러 기능 활성화신호(MF)용 패드에 전원전압(VDD)단이 접속됨에 따라 미러 기능이 활성화된다.
또한, 기판(40)은 차동 클럭(CLK, CLKb), 초기화신호(RSTb) 및 미러 기능 활성화신호(MF)를 전달하기 위한 라우팅 경로를 제공한다. 특히, 기판(40)은 도 2에 도시된 바와 같이, 차동 클럭(CLK, CLKb)을 제1 및 제2 반도체 집적회로(20, 30)의 예정된 패드로 직접적으로 전달하기 위한 라우팅 경로를 제공한다.
그러나, 상기와 같은 구성을 가지는 반도체 시스템은 다음과 같은 문제점이 있다.
제1 및 제2 반도체 집적회로(20, 30)는 컨트롤러(10)로부터 제공되는 각종 신호들을 인가받기 위한 패드가 물리적으로 할당되어 있다. 특히, 차동 클럭(CLK, CLKb)을 인가받기 위한 패드(PD1, PD2)는 미러 기능의 지원없이 차동 클럭(CLK, CLKb)을 기판(40)을 통해 직접 인가받고 있다. 따라서, 차동 클럭(CLK, CLKb)을 전달하기 위한 라우팅 경로가 복잡하고 면적상 불리하게 설계될 수밖에 없는 문제점이 있다.
또한, 제1 및 제2 반도체 집적회로(20, 30)에는 미러 기능 활성화신호(MF)를 전달받기 위한 패드(도면에 미도시)가 별도로 구비되고 있다. 따라서, 미러 기능 활성화신호(MF)용 패드에 의한 면적을 확보해야 하는 문제점이 있다.
본 발명은 물리적으로 할당된 패드를 통해 인가되는 차동 클럭을 내부적으로 재할당하면서도 그 재할당 과정에서 생성된 신호를 미러 기능(Mirror Function)을 제어하기 위한 신호로써 활용하는 반도체 집적회로를 제공하는 것이다.
또한, 본 발명은 차동 클럭을 전달하기 위한 라우팅 경로가 재구성되고 더불어 미러 기능을 위한 일부 구성이 제거된 반도체 시스템을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 설정신호에 응답하여, 차동 입력신호 중 어느 하나를 정 신호로써 출력하고 나머지 하나를 부 신호로써 출력하기 위한 버퍼부; 및 초기화신호에 응답하여, 정 신호와 상기 부 신호의 레벨 상태에 따라 설정신호를 생성하기 위한 설정 제어부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 설정신호에 응답하여, 차동 외부 클럭 중 어느 하나를 정 내부 클럭으로써 증폭하고 나머지 하나를 부 내부 클럭으로써 증폭하기 위한 클럭 버퍼부; 정 내부 클럭과 부 내부 클럭을 샘플링하기 위한 샘플링부; 및 초기화신호에 응답하여, 샘플링부로부터 출력되는 샘플링신호를 설정신호로써 출력하기 위한 반전 설정부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 차동 신호와 초기화신호를 생성하기 위한 컨트롤러; 및 차동 신호와 초기화신호에 응답하여, 초기화 종료시점에서의 차동 신호의 레벨 상태에 따라 차동 신호 중 어느 하나를 정 신호로써 이용하고 나머지 하나를 부 신호로써 이용하는 제1 및 제2 반도체 집적회로를 포함할 수 있다.
미러 기능의 활성화 여부를 나타내는 미러 기능 활성화신호가 반도체 집적회로의 내부에서 생성됨에 따라 미러 기능 활성화신호용 패드를 제거할 수 있다. 따라서, 반도체 집적회로의 면적을 최소화할 수 있다.
또한, 컨트롤러로부터 출력되는 차동 클럭을 복수의 반도체 집적회로에게 전달하기 위한 라우팅 경로를 간소화할 수 있기 때문에, 기판 설계가 매우 용이한 효과가 있다.
도 1은 종래기술에 따른 반도체 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 제1 및 제2 반도체 집적회로 사이에서 기판의 라우팅 경로, 특히 차동 클럭의 라우팅 경로의 일예를 보인 개략도이다.
도 3은 본 발명의 실시예에 따른 반도체 시스템의 블록 구성도이다.
도 4는 도 3에 도시된 제1 반도체 집적회로의 내부 블록도이다.
도 5는 도 4에 도시된 클럭 버퍼부의 내부 회로도이다.
도 6은 도 4에 도시된 설정 제어부의 내부 회로도이다.
도 7은 도 3에 도시된 제2 반도체 집적회로의 내부 블록도이다.
도 8은 도 7에 도시된 클럭 버퍼부의 내부 회로도이다.
도 9는 도 7에 도시된 설정 제어부의 내부 회로도이다.
도 10은 도 3에 도시된 제1 및 제2 반도체 집적회로 사이에서 기판의 라우팅 경로, 특히 차동 클럭의 라우팅 경로의 일예를 보인 개략도이다.
도 11 및 도 12는 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 종래기술에 따른 반도체 시스템과 대응하는 신호에 대하여 동일한 신호명을 사용하기로 한다.
도 3에는 본 발명의 실시예에 따른 반도체 시스템이 블록 구성도로 도시되어 있다.
도 2를 참조하면, 반도체 시스템은 차동 클럭(CLK, CLKb)와 초기화신호(RSTb)를 생성하기 위한 컨트롤러(100)와, 차동 클럭(CLK, CLKb)와 초기화신호(RSTb)에 응답하여, 초기화 종료시점에서의 차동 클럭(CLK, CLKb)의 레벨 상태에 따라 차동 클럭(CLK, CLKb) 중 어느 하나를 정 신호로써 이용하고 나머지 하나를 부 신호로써 이용하는 제1 및 제2 반도체 집적회로(200, 300)와, 컨트롤러(100)와 제1 및 제2 반도체 집적회로(200, 300)를 전기적으로 접속하기 위한 기판(400)을 포함한다.
여기서, 컨트롤러(100)는 GPU(Graphics Processing Unit)과 같은 프로세서를 포함하며, 제1 및 제2 반도체 집적회로(200, 300)의 전반적인 동작을 제어한다.
또한, 제1 및 제2 반도체 집적회로(200, 300)는 DRAM(Dynamic Random Access Memory)과 같은 메모리 장치 등을 포함하며, 동일한 공정을 통해 제조된 동일한 반도체 집적회로일 수 있다. 그리고, 제1 및 제2 반도체 집적회로(200, 300)는 미러 기능(Mirror Function)에 대응하는 배치 구조로 기판(400)에 실장된다. 예컨대, 제1 반도체 집적회로(200)는 기판(400)의 일면에 접속되고 제2 반도체 집적회로(300)는 기판(400)의 타면에 접속되되, 제1 및 제2 반도체 집적회로(200, 300)는 기판(400)을 사이에 두고 서로 마주보게 배치된다.
또한, 기판(400)은 차동 클럭(CLK, CLKb)과 초기화신호(RSTb)를 전달하기 위한 라우팅 경로를 제공한다. 특히, 기판(400)은 차동 클럭(CLK, CLKb)을 제1 및 제2 반도체 집적회로(200, 300)로 전달하기 위한 라우팅 경로를 반대로 제공한다. 예컨대, 기판(400)은 차동 클럭(CLK, CLKb) 중 정 클럭(CLK)을 제1 반도체 집적회로(200)의 제1 패드(PD1)와 제2 반도체 집적회로(300)의 제2 패드(PD2)로 라우팅하고, 차동 클럭 중 부 클럭(CLKb)을 제1 반도체 집적회로(200)의 제2 패드(PD2)와 제2 반도체 집적회로(300)의 제1 패드(PD1)로 라우팅한다(도 10 참조). 그리고, 기판(400)은 도면에 잘 도시되지 않았지만 각종 신호(커맨드 등)와 전원을 인터페이스하기 위한 라우팅 경로를 제공하며, 그 라우팅 경로는 미러 기능(Mirror Function)에 따라 배선의 길이가 최소화된 형태로 제공될 것이다.
한편, 도 4에는 도 3에 도시된 제1 반도체 집적회로(200)의 내부 블록도가 도시되어 있고, 도 5에는 도 4에 도시된 클럭 버퍼부의 내부 회로도가 도시되어 있고, 도 6에는 도 4에 도시된 설정 제어부의 내부 회로도가 도시되어 있다.
도 4를 참조하면, 제1 반도체 집적회로(200)는 차동 클럭(CLK, CLKb) 중 정 클럭(CLK)을 인가받기 위한 제1 패드(PD1)와, 차동 클럭(CLK, CLKb) 중 부 클럭(CLKb)을 인가받기 위한 제2 패드(PD2)와, 초기화신호(RSTb)를 인가받기 위한 제3 패드(PD3)와, 설정신호(RVRSb)에 응답하여, 제1 패드(PD1)를 통해 인가된 정 클럭(CLK)에 대응하는 정 내부 클럭(iCLKp)을 출력하고 제2 패드(PD2)를 통해 인가된 부 클럭(CLKb)에 대응하는 부 내부 클럭(iCLKn)을 출력하기 위한 클럭 버퍼부(210)와, 초기화신호(RSTb)에 응답하여, 차동 내부 클럭(iCLKp, iCLKn)의 레벨 상태에 따라 설정신호(RVRSb)를 생성하기 위한 설정 제어부(220)를 포함한다.
여기서, 클럭 버퍼부(210)는 도 5에 도시된 바와 같이, 차동 출력노드(ON1, ON2) - 정 내부 클럭(iCLKp)을 출력하기 위한 제1 출력노드(ON1)와 부 내부 클럭(iCLKn)을 출력하기 위한 제2 출력노드(ON2)를 포함함 - 와 고전압(예:VDD)단 사이에 접속된 로딩부(212)와, 차동 출력노드(ON1, ON2)와 차동 선택노드(SN1, SN2) - 제1 출력노드(ON1)와 대응되게 구비된 제1 선택노드(SN1)와, 제2 출력노드(ON2)와 대응되게 구비된 제2 선택노드(SN2)를 포함함 - 사이에 접속되며 차동 클럭(CLK, CLKb)을 입력받기 위한 차동 입력부(214)와, 차동 선택노드(SN1, SN2)와 공통 싱크노드(CN1) 사이에 접속되며 설정신호(RVRSb)에 응답하여 차동 내부 클럭(iCLKp, iCLKn)의 반전 여부를 선택하기 위한 반전 선택부(216)와, 공통 싱크노드(CN1)와 저전압(예:VSS)단 사이에 접속된 싱킹부(218)를 포함한다. 로딩부(212)는 고전압단과 제1 출력노드(ON1) 사이에 접속된 제1 저항부와, 고전압단과 제2 출력노드(ON2) 사이에 접소된 제2 저항부를 포함한다. 차동 입력부(214)는 제1 출력노드(ON1)와 제1 선택노드(SN1) 사이에 접속되며 정 클럭(CLK)을 게이트 입력으로 하는 제1 NMOS 트랜지스터와, 제1 출력노드(ON1)와 제2 선택노드(SN2) 사이에 접속되며 부 클럭(CLKb)을 게이트 입력으로 하는 제2 NMOS 트랜지스터와, 제2 출력노드(ON2)와 제1 선택노드(SN1) 사이에 접속되며 부 클럭(CLKb)을 게이트 입력으로 하는 제3 NMOS 트랜지스터와, 제2 출력노드(ON2)와 제2 선택노드(SN2) 사이에 접속되며 정 클럭(CLK)을 게이트 입력으로 하는 제4 NMOS 트랜지스터를 포함한다. 반전 선택부(216)는 인에이블신호(EN)와 설정신호(RVRSb)를 논리 곱 연산하기 위한 제1 앤드 게이트와, 설정신호(RVRSb)를 반전하기 위한 제1 인버터와, 제1 인터버의 출력신호와 인에이블신호(EN)를 논리 곱 연산하기 위한 제2 앤드 게이트와, 제2 앤드 게이트의 출력신호()를 게이트 입력으로 하며 제1 선택노드(SN1)와 공통 싱크노드(CN1) 사이에 접속된 제5 NMOS 트랜지스터와, 제1 앤드 게이트의 출력신호()를 게이트 입력으로 하며 제2 선택노드(SN2)와 공통 싱크노드(CN1) 사이에 접속된 제6 NMOS 트랜지스터를 포함한다. 싱킹부(218)는 전류원을 포함한다.
또한, 설정 제어부(220)는 도 6에 도시된 바와 같이, 정 내부 클럭(iCLKp)과 부 내부 클럭(iCLKn)을 샘플링하기 위한 샘플링부(222)와, 초기화신호(RSTb)에 응답하여, 샘플링부(222)로부터 출력되는 샘플링신호를 설정신호(224)로써 출력하기 위한 반전 설정부(224)를 포함한다. 여기서, 설정신호(RVRSb)는 미러 기능의 활성화 여부를 제어하기 위한 미러 기능 활성화신호 - 도 1의 'MF'에 대응함 - 로 활용될 수 있다. 한편, 샘플링부(222)는 비교기 등을 포함할 수 있고, 반전 설정부(224)는 D 플립플롭 등을 포함할 수 있다.
한편, 도 7에는 도 3에 도시된 제2 반도체 집적회로(300)의 내부 블록도가 도시되어 있고, 도 8에는 도 7에 도시된 클럭 버퍼부의 내부 회로도가 도시되어 있고, 도 9에는 도 7에 도시된 설정 제어부의 내부 회로도가 도시되어 있다.
이때, 제2 반도체 집적회로(300)는 제1 반도체 집적회로(200)와 동일한 구성을 가지므로, 제2 반도체 집적회로(300)에 대한 자세한 설명은 생략하도록 한다. 다만, 제2 반도체 집적회로(300)는 제1 반도체 집적회로(200)에 비하여, 제1 패드(PD1)를 통해 부 클럭(CLKb)이 인가되고 제2 패드를 통해 정 클럭(CLK)이 인가되는 것이 상이하다(도 7 참조).
한편, 도 10에는 도 3에 도시된 제1 및 제2 반도체 집적회로(200, 300) 사이에서 기판(400)의 라우팅 경로, 특히 차동 클럭(CLK, CLKb)의 라우팅 경로의 일예를 보인 개략도가 도시되어 있다.
도 10을 참조하면, 기판(400)은 정 클럭(CLK)을 제1 반도체 집적회로(200)의 제1 패드(PD1)와 제2 반도체 집적회로(300)의 제2 패드(PD2)로 전달하기 위한 라우팅 경로와, 부 클럭(CLKb)을 제1 반도체 집적회로(200)의 제2 패드(PD2)와 제2 반도체 집적회로(300)의 제1 패드(PD1)로 전달하기 위한 라우팅 경로를 포함한다. 따라서, 종래기술에 비하여 라우팅 경로를 간소화할 수 있고 기판(400) 설계시 유리할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 시스템의 동작을 도 11 및 도 12를 참조하여 설명한다.
본 발명의 실시예에서는 제1 및 제2 반도체 집적회로(200, 300) 중 제2 반도체 집적회로(200)가 미러 배치된 것으로 예를 들어 설명한다.
도 11에는 제1 반도체 집적회로(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 12에는 제2 반도체 집적회로(300)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 11 및 도 12를 참조하면, 컨트롤러(100)는 제1 및 제2 반도체 집적회로(200, 300)의 초기화 구간 - 초기화신호(RSTb)가 논리 로우 레벨인 상태를 말함 - 동안 차동 클럭(CLK, CLKb)을 토글링하지 않고 예정된 전압 레벨로 일정하게 출력한다. 예컨대, 컨트롤러(100)는 초기화 구간 동안 정 클럭(CLK)을 논리 하이 레벨로 일정하게 출력하고 부 클럭(CLKb)을 논리 로우 레벨로 일정하게 출력한다. 그리고, 컨트롤러(100)는 초기화 구간이 종료 - 초기화신호(RSTb)가 논리 하이 레벨로 천이됨 - 되고 소정 시간 이후에 차동 클럭(CLK, CLKb)을 토글링한다.
이때, 제1 및 제2 반도체 집적회로(200, 300)는 초기화 구간 종료시점에서의 차동 클럭(CLK, CLKb)의 레벨 상태에 따라 설정신호(RVRSb)를 내부적으로 생성 및 이용한다. 특히, 설정신호(RVRSb)는 미러 기능의 활성화 여부를 제어하기 위한 신호로써 활용될 수 있다.
먼저, 제1 반도체 집적회로(200)의 동작을 자세하게 설명한다(도 9 참조).
클럭 버퍼부(210)는 설정신호(RVRSb)에 응답하여 차동 클럭(CLK, CLKb)에 대응하는 차동 내부 클럭(iCLKp, iCLKn)을 생성한다. 예컨대, 클럭 버퍼부(210)는 정 클럭(CLK)과 동일한 논리 레벨의 정 내부 클럭(iCLKp)을 출력하고 부 클럭(CLKb)과 동일한 논리 레벨의 부 내부 클럭(iCLKn)을 출력한다.
그리고, 설정 제어부(220)는 초기화신호(RSTb)가 비활성화될 때 차동 내부 클럭(iCLKp, iCLKn)의 레벨 상태에 대응하는 설정신호(RVRSb)를 생성한다. 예컨대, 샘플링부(222)는 차동 내부 클럭(iCLKp, iCLKn)을 비교한 결과 정 클럭(CLK)이 부 클럭(CLKb)보다 높은 전압 레벨을 가지므로 논리 하이 레벨의 샘플링신호를 지속적으로 출력하고, 반전 설정부(224)는 초기화신호(RSTb)가 논리 하이 레벨로 천이할 때 논리 하이 레벨의 샘플링신호()에 대응하는 논리 하이 레벨의 설정신호(RVRSb)를 출력한다. 결과적으로, 설정 제어부(220)는 초기화신호(RSTb)에 상관없이 논리 하이 레벨의 설정신호(RVRSb)를 지속적으로 출력한다.
그러면, 클럭 버퍼부(210)는 설정신호(RVRSb)에 따라 차동 내부 클럭(iCLKp, iCLKn)을 종전과 동일하게 출력한다. 예컨대, 반전 선택부(216)는 설정신호(RVRSb)에 따라 제2 선택노드(SN2)와 공통 싱크노드(CN1) 사이에 전류 경로를 형성하고, 차동 입력부(214)는 정 클럭(CLK)과 동일한 논리 레벨의 정 내부 클럭(iCLKp)을 출력하고 부 클럭(CLKb)과 동일한 논리 레벨의 부 내부 클럭(iCLKn)을 출력한다. 결과적으로, 클럭 버퍼부(210)는 초기화신호(RSTb)에 상관없이 차동 클럭(CLK, CLKb)에 대응하는 차동 내부 클럭(iCLKp, iCLKn)을 출력한다.
한편, 설정신호(RVRSb)는 클럭 버퍼부(210)를 제어하기 위한 신호로써 이용되고, 더불어 제1 반도체 집적회로(200)에 대한 미러 기능의 활성화 여부를 제어하기 위한 신호로써 활용될 수 있다. 예컨대, 제1 반도체 집적회로(200)는 논리 하이 레벨의 설정신호(RVRSb)에 따라 미러 기능이 비활성화된다.
다음, 제2 반도체 집적회로(300)의 동작을 자세하게 설명한다(도 10 참조).
클럭 버퍼부(310)는 설정신호(RVRSb)에 응답하여 차동 클럭(CLK, CLKb)에 대응하는 차동 내부 클럭(iCLKp, iCLKn)을 생성한다. 예컨대, 클럭 버퍼부(210)는 정 클럭(CLK)과 동일한 논리 레벨의 정 내부 클럭(iCLKp)을 출력하고 부 클럭(CLKb)과 동일한 논리 레벨의 부 내부 클럭(iCLKn)을 출력한다.
그리고, 설정 제어부(320)는 초기화신호(RSTb)가 비활성화될 때 차동 내부 클럭(iCLKp, iCLKn)의 레벨 상태에 대응하는 설정신호(RVRSb)를 생성한다. 예컨대, 샘플링부(322)는 차동 내부 클럭(iCLKp, iCLKn)을 비교한 결과 부 클럭(CLKb)이 정 클럭(CLK)보다 높은 전압 레벨을 가지므로 논리 로우 레벨의 샘플링신호를 지속적으로 출력하고, 반전 설정부(324)는 초기화신호(RSTb)가 논리 하이 레벨로 천이할 때 논리 로우 레벨의 샘플링신호에 대응하는 논리 로우 레벨의 설정신호(RVRSb)를 출력한다. 결과적으로, 설정 제어부(320)는 초기화신호(RSTb)가 논리 로우 레벨에서 논리 하이 레벨로 천이하면 논리 하이 레벨에서 논리 로우 레벨로 천이하는 설정신호(RVRSb)를 출력한다.
그러면, 클럭 버퍼부(310)는 설정신호(RVRSb)에 따라 차동 내부 클럭(iCLKp, iCLKn)을 반전하여 출력한다. 예컨대, 반전 선택부(316)가 설정신호(RVRSb)에 따라 제1 선택노드(SN1)와 공통 싱크노드(CN1) 사이에 전류 경로를 형성하면, 차동 입력부(314)는 정 클럭(CLK)과 동일한 논리 레벨의 부 내부 클럭(iCLKn)을 출력하고 부 클럭(CLKb)과 동일한 논리 레벨의 정 내부 클럭(iCLKp)을 출력한다. 결과적으로, 클럭 버퍼부(310)는 초기화신호(RSTb)가 논리 로우 레벨에서 논리 하이 레벨로 천이하면 논리적으로 반전된 차동 내부 클럭(iCLKp, iCLKn)을 출력한다.
한편, 초기화신호(RSTb)가 논리 하이 레벨로 비활성된 상태에서의 설정신호(RVRSb)는 상기와 같이 클럭 버퍼부(210)를 제어하기 위한 신호로써 이용되고, 더불어 제2 반도체 집적회로(300)에 대한 미러 기능의 활성화 여부를 제어하기 위한 신호로써 활용될 수 있다. 예컨대, 제2 반도체 집적회로(300)는 논리 로우 레벨의 설정신호(RVRSb)에 따라 미러 기능이 활성화된다.
이와 같은 본 발명의 실시예에 따르면, 물리적으로 할당된 패드를 통해 인가된 차동 클럭을 반도체 집적회로의 미러 배치 여부에 따라 논리적으로 재할당할 수 있으므로, 기판 설계시 유리한 이점이 있다. 또한, 미러 기능을 제어하기 위한 신호를 내부적으로 생성할 수 있으므로, 미러 기능을 제어하기 위한 신호용 패드를 제거할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 컨트롤러 200 : 제1 반도체 집적회로
210 : 클럭 버퍼부 212 : 로딩부
214 : 차동 입력부 216 : 반전 선택부
218 : 싱킹부 220 : 설정 제어부
222 : 샘플링부 224 : 반전 설정부
300 : 제2 반도체 집적회로 310 : 클럭 버퍼부
312 : 로딩부 314 : 차동 입력부
316 : 반전 선택부 318 : 싱킹부
320 : 설정 제어부 322 : 샘플링부
324 : 반전 설정부

Claims (12)

  1. 설정신호에 응답하여, 차동 입력신호 중 어느 하나를 정 신호로써 출력하고 나머지 하나를 부 신호로써 출력하기 위한 버퍼부; 및
    초기화신호에 응답하여, 상기 정 신호와 상기 부 신호의 레벨 상태에 따라 상기 설정신호를 생성하기 위한 설정 제어부
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 버퍼부는,
    상기 설정신호에 응답하여 차동 신호 - 상기 정 신호와 상기 부 신호를 포함함 - 의 반전 여부를 선택하기 위한 반전 선택부; 및
    상기 반전 선택부의 선택에 따라 상기 차동 입력신호를 반전 또는 비반전하여 상기 차동 신호로써 출력하기 위한 차동 입력부를 포함하는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 설정신호는 미러 기능(Mirror Function : MF)의 활성화 여부를 제어하기 위한 신호로써 이용되는 반도체 집적회로.
  4. 제1항에 있어서,
    상기 차동 입력신호 중 정 입력신호를 인가받기 위한 제1 패드;
    상기 차동 입력신호 중 부 입력신호를 인가받기 위한 제2 패드; 및
    상기 초기화신호를 인가받기 위한 제3 패드를 더 포함하는 반도체 집적회로.
  5. 설정신호에 응답하여, 차동 외부 클럭 중 어느 하나를 정 내부 클럭으로써 증폭하고 나머지 하나를 부 내부 클럭으로써 증폭하기 위한 클럭 버퍼부;
    상기 정 내부 클럭과 상기 부 내부 클럭을 샘플링하기 위한 샘플링부; 및
    초기화신호에 응답하여, 상기 샘플링부로부터 출력되는 샘플링신호를 상기 설정신호로써 출력하기 위한 반전 설정부
    를 포함하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 클럭 버퍼부는,
    차동 출력노드 - 상기 정 내부 클럭을 출력하기 위한 제1 출력노드와 상기 부 내부 클럭을 출력하기 위한 제2 출력노드를 포함함 - 와 고전압단 사이에 접속된 로딩부;
    상기 차동 출력노드와 차동 선택노드 사이에 접속되며, 상기 차동 외부 클럭을 입력받기 위한 차동 입력부;
    상기 차동 선택노드와 공통 싱크노드 사이에 접속되며, 상기 설정신호와 인에이블신호에 응답하여 차동 내부 클럭 - 상기 정 내부 클럭 및 상기 부 내부 클럭을 포함함 - 의 반전 여부를 선택하기 위한 반전 선택부; 및
    상기 공통 싱크노드와 저전압단 사이에 접속된 싱킹부
    을 포함하는 반도체 집적회로.
  7. 제5항에 있어서,
    상기 설정신호는 미러 기능(Mirror Function : MF)의 활성화 여부를 제어하기 위한 신호로써 이용되는 반도체 집적회로.
  8. 제5항에 있어서,
    상기 차동 외부 클럭 중 정 외부 클럭을 인가받기 위한 제1 패드;
    상기 차동 외부 클럭 중 부 외부 클럭을 인가받기 위한 제2 패드; 및
    상기 초기화신호를 인가받기 위한 제3 패드를 포함하는 반도체 집적회로.
  9. 차동 신호와 초기화신호를 생성하기 위한 컨트롤러; 및
    상기 차동 신호와 상기 초기화신호에 응답하여, 초기화 종료시점에서의 상기 차동 신호의 레벨 상태에 따라 상기 차동 신호 중 어느 하나를 정 신호로써 이용하고 나머지 하나를 부 신호로써 이용하는 제1 및 제2 반도체 집적회로
    를 포함하는 반도체 시스템.
  10. 제9항에 있어서,
    상기 컨트롤러와 상기 제1 및 제2 반도체 집적회로를 전기적으로 접속하기 위한 기판을 더 포함하며,
    상기 기판은 상기 차동 신호를 상기 제1 및 제2 반도체 집적회로에게 전달할 때 서로 반대로 라우팅하는 반도체 시스템.
  11. 제10항에 있어서,
    상기 제1 및 제2 반도체 집적회로는 미러 기능(Mirror Function : MF)에 대응하는 배치 구조로 상기 기판에 접속되는 반도체 시스템.
  12. 제10항에 있어서,
    상기 복수의 반도체 집적회로는 상기 차동 신호의 레벨 상태에 따라 미러 기능(Mirror Function : MF)의 활성화 여부를 제어하기 위한 신호를 내부적으로 생성 및 이용하는 반도체 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102675825B1 (ko) * 2018-11-05 2024-06-18 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 시스템 및 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471665A (en) * 1994-10-18 1995-11-28 Motorola, Inc. Differential DC offset compensation circuit
US6188259B1 (en) * 1999-11-03 2001-02-13 Sun Microsystems, Inc. Self-reset flip-flop with self shut-off mechanism
JP3807407B2 (ja) * 2003-09-05 2006-08-09 セイコーエプソン株式会社 トランスミッタ回路、レシーバ回路、インターフェース回路、及び電子機器
JP2008011132A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp ９０度移相器
KR100795027B1 (ko) 2007-03-12 2008-01-16 주식회사 하이닉스반도체 반도체 집적 회로 및 이를 포함하는 반도체 패키지 모듈
KR101943087B1 (ko) * 2012-11-29 2019-01-28 에스케이하이닉스 주식회사 다중위상클럭생성회로

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