KR20110130068A - 전류량이 조절되는 버퍼를 포함한 집적회로 - Google Patents

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Abstract

사용되는 클럭신호의 주파수에 따라 내부에 흐르는 전류의 양을 조절하는 집적회로가 개시된다. 집적회로는 동작 속도 정보를 포함하는 속도 정보신호를 생성하는 속도정보 생성부; 및 상기 속도 정보신호에 응답하여 자신의 전류량을 제어하는 버퍼부를 포함한다.

Description

전류량이 조절되는 버퍼를 포함한 집적회로{INTEGRATED CIRCUIT INCLUDING CURRENT-CONTROLLABLE BUFFER}
본 발명은 집적회로에 관한 것으로 더욱 자세하게는 동작 속도에 따라 전류량이 조절되는 버퍼를 포함하는 집적회로를 설계하는 기술에 관한 것이다.
최근 반도체 집적회로의 주요한 특징 중의 하나는 고속화이다. 사용되는 클럭신호의 주파수는 비메모리 소자의 경우 10 기가 헤르츠(GHz) 이상이고 메모리 소자의 경우에도 기가 헤르츠 대역에 들어서고 있다. 클럭신호의 주파수가 높아짐에 따라서 이러한 고주파 클럭신호를 사용하는 집적회로의 설계도 문제가 되고 있다.
반도체 집적회로는 일반적으로 한 가지 주파수에서만 동작하는 것이 아니라 여러가지 주파수 동작 환경에서 동작한다. 주파수에 따라서 반도체 집적회로에 요구되는 동작 속도가 다르다. 따라서 고주파로 갈수록 반도체 집적회로는 고속으로 동작해야하며 저주파로 갈수록 동작속도가 느려지게 된다. 일반적으로 고주파에서 동작할수록 반도체 집적회로 내부에 흐르는 전류가 증가하게 된다.
반도체 집적회로가 고주파에서 동작하기 위해서는 반도체 집적회로의 교류 사양(AC SPEC)이 좋아야 한다. 교류 사양이 좋다는 것은 반도체 집적회로의 동작속도가 빠르고 증폭이득이 좋아야 한다는 것 등을 의미한다. 이러한 교류 사양은 보통 주파수가 높아질수록 허용되는 범위가 줄어든다. 넓은 주파수 범위에서 동작하는 반도체 집적회로의 경우 대부분 반도체 집적회로가 동작하는 가장 높은 주파수의 교류사양을 맞추어 설계된다. 이렇게 설계된 반도체 집적회로는 저주파에서 동작하는 경우에도 자신이 동작할 수 있는 가장 높은 주파수에서 동작하는 것과 마찬가지로 동작을 하기 때문에 과도하게 좋은 교류 특성을 나타내는 문제가 있다.
이하에서는 반도체 메모리 장치인 DDR3 SDRAM의 예를 들어 설명한다.
DDR3 SDRAM의 동작 주파수는 400MHz(DDR3-800), 533MHz(DDR3-1066), 667MHz(DDR3-1333), 800MHz(DDR3-1600)이고 최근에는 범위가 933MHz(DDR 3-1866), 1066MHz(DDR3-2133)까지 확장되었다. DDR3 SDRAM의 교류 사양은 DDR3 SDRAM이 동작하는 가장 높은 주파수인 1066MHz(DDR3-2133)에 맞추어 설계된다. 따라서 동작시 400MHz에 맞추어 설계된 SDRAM 보다 많은 전류가 흐르게 된다. 문제는 1033MHz에서의 동작에 맞추어 설계된 SDRAM은 400MHz에서 동작하는 경우에도 1033MHz에서 동작하는 경우와 동일한 전류가 흐른다는 것이다. 즉 저주파 동작에서도 전류의 양이 지나치게 크다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로 동작 속도에 따라 흐르는 전류량이 조절되는 버퍼를 포함하는 집적회로를 제공하고자 하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 집적회로는 동작 속도 정보를 포함하는 속도 정보신호를 생성하는 속도정보 생성부; 및 상기 속도 정보신호에 응답하여 자신의 전류량을 제어하는 버퍼부를 포함한다.
상기 버퍼부는, 상기 버퍼부의 활성화시에 상기 버퍼부에 전류를 흘려주기 위한 제1전류패스; 및 상기 속도 정보신호에 응답하여 상기 버퍼부에 전류를 흘려주기 위한 제2전류패스를 포함하는 것을 특징으로 한다.
상기 속도정보 생성부는 레이턴시 정보를 이용하여 상기 속도 정보신호를 생성하는 것을 특징으로 한다.
상기 속도정보 생성부는 모드 레지스터 정보를 이용하여 레이턴시 정보를 생성하는 레이턴시 디코더; 및 상기 레이턴시 정보가 큰 값인 경우에 상기 속도 정보신호를 활성화하는 신호발생부를 포함하는 것을 특징으로 한다.
상기 버퍼부는 입력신호를 입력받아 버퍼링하여 출력하는 차동입력부를 더 포함고, 상기 제1전류패스는 버퍼부가 활성화되면 상기 차동입력부의 전류를 싱크하는 제1 NMOS 트랜지스터고, 상기 제2전류패스는 상기 속도 정보신호가 활성화되면 차동입력부의 전류를 추가로 싱크하는 제2 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명은, 주파수가 큰 클럭신호를 사용하는 경우에만 집적회로 내부에 흐르는 전류의 양을 증가시킴으로써 집적회로 내부에 필요 이상의 전류가 흐르는 것을 방지할 수 있다.
도 1은 본 발명에 따른 집적회로를 나타내는 블록도,
도 2a, b, c는 본 발명의 일실시예에 따른 속도정보 생성부(110)를 나타내는 도면,
도 3a, b는 모드 레지스터 정보(MR0<2,4:6>, MR2R<3:5>)에 따른 레이턴시 정보(CL<5:14>, CWL<5:10>)를 나타내는 도면,
도 4는 본 발명에 따른 버퍼부(120)의 구성을 나타내는 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 집적회로를 나타내는 블록도이다.
도 1에 도시된 바와 같이, 집적회로는 동작 속도 정보를 포함하는 속도 정보신호(FREQ_SIG)를 생성하는 속도정보 생성부(110) 및 속도 정보신호(FREQ_SIG)에 응답하여 자신의 전류량을 제어하는 버퍼부(120)를 포함한다.
버퍼부(120)는 버퍼부(120)의 활성화시에 버퍼부(120)에 전류를 흘려주기 위한 제1전류패스(121), 및 속도 정보신호(FREQ_SIG)에 응답하여 버퍼부(120)에 전류를 흘려주기 위한 제2전류패스(122)를 포함하는 것을 특징으로 할 수 있다.
제1전류패스(121)와 제2전류패스(122)는 각각 전원전압(VDD)단에 연결되거나 또는 기저전압(VSS)단에 연결되거나 또는 전원전압(VDD)단과 기저전압(VSS)단 모두에 연결될 수 있다.
또한 버퍼부(120)는 입력신호(IN)를 입력받아 버퍼링하여 출력(OUT)하는 입출력부(123)를 더 포함한 것을 특징으로 할 수 있다. 입출력부(123)는 차동입력을 입력받는 것을 특징으로 할 수 있다.
동작을 살펴보면 버퍼부(120)가 활성화되면 제1전류패스(121)는 버퍼부(120)에 전류를 흘려준다. 일정 주파수 이하에서 저속 동작을 하는 경우에 제2전류패스(122)는 전류를 흘려주지 않고 집적회로에는 제1전류패스에 의해서 저속 동작에서 필요한 만큼의 전류가 흐르게 된다.
집적회로가 일정 주파수 이상의 고주파에서 고속 동작을 하게 되면 집적회로에는 더 많은 전류를 흘려주어야 한다. 속도정보 생성부(110) 외부의 속도 정보(FREQ_IN)에 응답하여 클럭신호(CLOCK SIGNAL)의 주파수 정보를 담고 있는 속도 정보신호(FREQ_SIG)를 생성한다. 생성된 속도 정보신호(FREQ_SIG)는 사용되는 클럭신호가 일정 주파수 이상이 되면 활성화(하이)된다. 활성화된 속도 정보신호(FREQ_SIG)에 의해 제2전류패스(122)가 활성화되고 제2전류패스(122)는 버퍼부(120)에 추가적인 전류를 흘려준다.
속도정보 생성부(110)는 레이턴시 정보(CL<5:14>, CWL<5:10>)를 이용하여 속도 정보신호(FREQ_SIG)를 생성하는 것을 특징으로 할 수 있다. 이 경우 모드 레지스터 정보(MR0<2,4:6>, MR2R<3:5>)가 곧 외부의 속도 정보(FREQ_IN)가 된다. 이에 대해서는 도 2a, b, b의 설명에서 후술한다.
집적회로 내에서 각각의 반도체 장치는 혼자서만 동작하는 것이 아니라 주변의 다른 장치와 데이터(신호) 등을 서로 주고 받으며 동작한다.
그 예로, 메모리 콘트롤러(memory controller)가 반도체 메모리장치에게 리드 명령을 인가하면, 반도체 메모리장치는 자신에 저장된 데이터를 메모리 콘트롤러에게 전달한다. 그런데, 반도체 메모리장치가 리드 명령을 인가받자마자 바로 데이터를 메모리 콘트롤러에게 전달하는 것은 불가능하다. 반도체 메모리장치 내부적으로도 저장된 데이터를 호출하고 출력할 준비를 할 시간이 필요하기 때문이다.
이와 같이, 반도체장치A와 반도체장치B가 상호 동작을 하기 위해서는 A가 B에 어떠한 동작을 요청하고, 요청에 대응하여 B가 동작을 하기까지는 일정한 대기시간이 필요하다. 이러한 대기시간을 레이턴시(latency)라 한다.
속도정보 생성부(110)는 레이턴시 값이 크면 상기 속도 정보신호(FREQ_SIG)를 활성화하고, 레이턴시 값이 작으면 상기 속도 정보신호를 비활성화하는 것을 특징으로 할 수 있다.
일반적으로 집적회로의 동작 속도가 일정하다고 할 때 그 시간을 확보하기 위해서는 주파수에 따라서 레이턴시 값이 달라져야 한다. 예를 들어 반도체 메모리장치에서 반도체 메모리장치 내부적으로도 저장된 데이터를 호출하고 출력할 준비를 하는데 걸리는 시간이 1초라고 가정한다. 그때 입력신호의 주파수가 20Hz라면 레이턴시는 최소한 20클럭으로 설정되어야 하고, 입력신호의 주파수가 40Hz라면 레이턴시는 최소한 40클럭으로 설정되어야 한다. 이와 같이 어떤 동작을 하는데 입력신호의 주파수가 증가하면 레이턴시 값도 같이 증가해야 한다. 따라서 레이턴시 값이 크다는 것은 고주파에서 동작한다는 것을 의미하므로 레이턴시 값이 크면 속도 정보신호(FREQ_SIG)를 활성화한다. 레이턴시 값이 작으면 저주파에서 동작한다는 것을 의미하므로 속도 정보신호(FREQ_SIG)를 비활성화하는 것이다.
상술한 예에서는 속도 정보신호(FREQ_SIG)가 제2전류패스(122)를 활성화시켜 버퍼부(120)에 흐르는 전류의 양을 증가시키는 예를 도시하였으나 본 발명은 전류패스를 추가로 사용하지 않더라도 속도 정보신호(FREQ_SIG)에 의해 버퍼부(120)에 흐르는 전류의 양을 증가시킬 수 있는 구성을 모두 포함한다고 할 것이다.
이하에서는 집적회로의 일실시예로서 본 발명이 데이터 입력 버퍼에 적용된예를 설명한다. 다만 데이터 입력 버퍼뿐만 아니라 어드레스(Adrress) 입력 버퍼, 커맨드(Command) 입력 버퍼에도 동일하게 적용될 수 있다. 또한 일반적으로는 고주파에서 동작할 경우 저주파에서 동작할 때보다 전류를 더 흘릴 필요가 있는 집적회로에 적용될 수 있다.
이하에서는 본 발명에 따른 집적회로가 반도체 메모리의 입력 버퍼에 적용된 예에 대해 설명한다.
도 2a, b, c는 각각 본 발명의 일실시예에 따른 속도정보 생성부(110)를 나타내는 도면이다. 도 2a, b, c에 도시된 바와 같이 속도정보 생성부(110)은 모드 레지스터 정보(MR0<2,4:6>, MR2R<3:5>)를 이용하여 레이턴시 정보(CL<5:14>, CWL<5:10>)를 생성하는 레이턴시 디코더(210A, 210B) 및 레이턴시 정보(CL<5:14>, CWL<5:10>)가 큰 값인 경우에 속도 정보신호(FREQ_SIG)를 활성화하는 신호발생부(220A, 220B, 220C)를 포함하는 것을 특징으로 할 수 있다.
또한 레이턴시 정보(CL<5:14>, CWL<5:10>)는 카스 레이턴시 정보(CL<5:14>) 카스 라이트 레이턴시 정보(CWL<5:10>)인 것을 특징으로 할 수 있다.
카스 레이턴시(CL: Cas Latency)란 메모리 콘트롤러가 반도체 메모리장치에 리드 명령을 인가하는 경우, 리드 명령의 인가시점으로부터 반도체 메모리장치가 데이터를 메모리 콘트롤러로 전달할 때까지의 시간을 말한다. 예를 들어, 카스 레이턴시가 7로 설정된 경우에는, 메모리 콘트롤러가 반도체 메모리장치에 리드 명령을 인가하면, 반도체 메모리장치는 리드 명령의 인가시점으로부터 7클럭 이후에 데이터를 메모리 콘트롤러로 전달한다.
또한 카스 라이트 레이턴시(CWL: Cas Write Latency)란 메모리 콘트롤러가 반도체 메모리장치에 라이트 명령을 인가하는 경우, 라이트 명령의 인가시점으로부터 반도체 메모리장치가 메모리 컨트롤러로부터 데이터를 전달받을 때까지의 시간을 말한다. 예를 들어, 카스 라이트 레이턴시가 7로 설정된 경우에는, 메모리 콘트롤러가 반토제 메모리장치에 라이트 명령을 인가하면, 반도체 장치는 라이트 명령의 인가시점으로 부터 7클럭 이후에 데이터를 메모리 콘트롤러로부터 전달받는다.
이하에서 카스 레이턴시 디코더(210A)에 의해 카스 레이턴시 저주파 정보(CL<5:11>)가 출력되는 경우 속도 정보신호(FREQ_SIG)는 비활성화되고, 카스레이턴시 디코더(210A)에 의해 카스 레이턴시 고주파 정보(CL<12:14>)가 출력되는 경우 속도 정보신호(FREQ_SIG)는 활성화된다고 가정하고 설명한다.
또한 카스 라이트 레이턴시 디코더(210B)에 의해 카스 라이트 레이턴시 저주파 정보(CWL<5:8>)가 출력되는 경우 속도 정보신호(FREQ_SIG)는 비활성화되고, 카스 라이트 레이턴시 고주파 정보(CWL<9:10>)가 출력되는 경우 속도 정보신호(FREQ_SIG)는 활성화된다고 가정하고 설명한다.
다만 레이턴시 정보(CL<5:14>, CWL<5:10>) 중 어떤 정보를 저주파 레이턴시 정보로 하고 어떤 정보를 고주파 레이턴시 정보로 할지는 설정에 따라 달라질 수 있다.
도 2a는 카스 레이턴시 정보(CL<5:14>)를 이용하여 속도 정보신호(FREQ_SIG)를 활성화하는 속도정보 생성부(110)의 일실시예이다.
카스 레이턴시 디코더(210A)는 모드 레지스터 정보(MR0<2,4:6>)에 응답하여 카스 레이턴시 정보(CL<5:14>) 중 하나를 활성화(하이)하는 일반적인 디코더(Decoder) 회로이다. 이때 신호발생부(220A)는 카스 레이턴시 고주파 정보(CL<12:14>) 중 하나가 활성화되는 경우, 속도 정보신호(FREQ_SIG)가 활성화되도록 하는 OR게이트를 포함할 수 있다.
도 2b는 카스 라이트 레이턴시 정보(CWL<5:10>)를 이용하여 속도 정보신호(FREQ_SIG)를 활성화하는 속도정보 생성부(110)의 다른 일실시예이다.
카스 라이트 레이턴시 디코더(210B)는 모드 레지스터 정보(MR2_ADDR<3:5>)에 응답하여 카스 라이트 레이턴시 정보(CWL<5:10>) 중 하나를 활성화(하이)하는 일반적인 디코더 회로이다. 이때 신호발생부(220B)는 카스 라이트 레이턴시 고주파 정보(CWL<9:10>) 중 하나가 활성화되는 경우, 속도 정보신호(FREQ_SIG)가 활성화되도록 하는 OR게이트를 포함할 수 있다.
도 2c는 레이턴시 정보(CL<5:14>, CWL<5:10>)를 이용하여 속도 정보신호(FREQ_SIG)를 활성화하는 속도정보 생성부(110)의 다른 일실시예이다.
레이턴시 디코더(210A, 210B)의 역할은 도 2a와 도 2b의 설명에서 상술한 바와 같으므로 생략한다. 이때 신호발생부(220C)는 레이턴시 고주파 정보(CL<12:14>, CWL<9:10>) 중 하나가 활성화되는 경우 속도 정보신호(FREQ_SIG)가 활성화되도록 하는 OR게이트를 포함할 수 있다.
도 3a는 각각의 모드 레지스터 정보(MR0<2,4:6>)의 어드레스 정보에 따른 카스 레이턴시 정보(CL<5:14>)를 나타낸 것이다. 도 3b는 각각의 모드 레지스터 정보 (MR2<3:5>)의 어드레스 설정에 따른 카스 라이트 레이턴시 정보(CWL<5:10>)를 나타낸 것이다. 어드레스 정보는 사용자가 도 3a와 도3b에 도시된 예와 다르게 설정할 수 있음은 물론이다.
도 4는 본 발명에 따른 버퍼부(120)의 구성을 나타내는 도면이다.
도 4에 도시된 바와 같이 버퍼부(120)는 입력신호(IN)를 입력받아 버퍼링하여 출력하는 차동입력부(410)를 더 포함한 것을 특징으로 할 수 있다.
또한 제1전류패스(420)는 버퍼부(120)가 활성화되면 차동입력부(410)의 전류를 싱크하는 제1 NMOS 트랜지스터(421)고 제2전류패스(430)는 속도 정보신호가 활성화(FREQ_SIG)되면 차동입력부(410)의 전류를 추가로 싱크하는 제2 NMOS 트랜지스터(431)인 것을 특징으로 할 수 있다. 이하에서 제1전류패스(420)와 제2전류패스(430)는 각각 제1 NMOS 트랜지스터(421)와 제2 NMOS 트랜지스터(431)로 구성되었다고 가정하고 설명한다.
차동입력부(410)는 입력신호(IN)와 입력신호가 반전된 입력신호B(INB)를 입력받아 버퍼링하여 출력한다. 제1전류패스(420)와 제2전류패스(430)는 차동입력부(410)에 전류가 흐르도록 하는 역할을 한다.
제1 NMOS 트랜지스터(431)는 게이트 입력을 차동입력부(410)의 인에이블 신호(ENABLE)로 하여 인에이블 신호(ENABLE)가 활성화(하이)가 되면 턴온되어 소오스가 접속된 기저전압(VSS)단으로 차동입력부(410)의 전류를 흘려보낸다.
집적회로가 고주파에서 동작을 하게 되면 상술한 바와 같이 속도 정보신호(FREQ_SIG)가 활성화(하이) 된다. 속도 정보신호(FREQ_SIG)가 '하이'가 되면 제2 NMOS 트랜지스터(431)이 턴온되어 소오스가 접속된 기저전압(VSS)단으로 차동입력부(410)의 전류를 추가적으로 흘려보낸다. 즉 고주파 환경에서 동작하는 경우 차동입력부(410)에 흐르는 전류가 증가하게 되어 교류 특성이 좋아진다.
도 4에서는 입력신호(IN)이 버퍼링되어 출력되는 신호를 출력신호가 반전된 출력신호B(OUTB)라고 표시하여 도 1의 출력신호(OUT)와 다르게 표시하였으나 도 4의 차동입력부(410)에서 현재 출력되고 있는 반대쪽 단자를 출력하는 경우 출력신호(OUT)가 될 것이므로 별 차이가 없다.
배경기술에서 상술한바와 같이 DDR3 SDRAM의 동작 주파수는 400MHz(DDR3-800), 533MHz(DDR3-1066), 667MHz(DDR3-1333), 800MHz(DDR3-1600)이고 최근에는 범위가 933MHz(DDR 3-1866), 1066MHz(DDR3-2133)까지 확장되었다. 이때 933MHz(DDR 3-1866), 1066MHz(DDR3-2133)의 주파수 범위를 DDR3의 익스텐션(Extension) 범위라 하고 이러한 주파수에서 동작하는 것을 DDR3의 익스텐션 모드(Extension Mode)라고 한다. 본 발명에 따른 집적회로는 이러한 DDR3의 익스텐션 모드(Extension Mode)로 작동하는 DRAM에 적용될 수 있다. 즉 DRAM이 DDR3의 익스텐션 모드(Extension Mode)로 동작하는 경우 이를 감지하여 전류량을 증가시키는 것이다. DDR3의 익스텐션 모드(Extension Mode)와 그렇지 않는 경우를 구별하여 전류량을 조절하여 DRAM내부에 필요 이상의 전류가 흐르는 것을 방지할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (8)

  1. 동작 속도 정보를 포함하는 속도 정보신호를 생성하는 속도정보 생성부; 및
    상기 속도 정보신호에 응답하여 자신의 전류량을 제어하는 버퍼부
    를 포함하는 집적회로.
  2. 제 1항에 있어서,
    상기 버퍼부는,
    상기 버퍼부의 활성화시에 상기 버퍼부에 전류를 흘려주기 위한 제1전류패스; 및
    상기 속도 정보신호에 응답하여 상기 버퍼부에 전류를 흘려주기 위한 제2전류패스
    를 포함하는 것을 특징으로 하는 집적회로.
  3. 제 1항에 있어서,
    상기 속도정보 생성부는,
    레이턴시 정보를 이용하여 상기 속도 정보신호를 생성하는 것을 특징으로 하는 집적회로.
  4. 제 3항에 있어서,
    상기 속도정보 생성부는,
    레이턴시 값이 크면 상기 속도 정보신호를 활성화하고, 레이턴시 값이 작으면 상기 속도 정보신호를 비활성화하는 것을 특징으로 하는 집적회로.
  5. 제 3항에 있어서,
    상기 속도정보 생성부는,
    모드 레지스터 정보를 이용하여 레이턴시 정보를 생성하는 레이턴시 디코더; 및
    상기 레이턴시 정보가 큰 값인 경우에 상기 속도 정보신호를 활성화하는 신호발생부
    를 포함하는 것을 특징으로 하는 집적회로.
  6. 제 5항에 있어서,
    상기 레이턴시 정보는,
    카스 레이턴시 또는 카스 라이트 레이턴시에 관한 정보인 것을 특징으로 하는 집적회로.
  7. 제 2항에 있어서,
    상기 버퍼부는
    입력신호를 입력받아 버퍼링하여 출력하는 차동입력부를 더 포함한 것을 특징으로 하는 집적회로.
  8. 제 7항에 있어서,
    상기 제1전류패스는
    버퍼부가 활성화되면 상기 차동입력부의 전류를 싱크하는 제1 NMOS 트랜지스터고
    상기 제2전류패스는
    상기 속도 정보신호가 활성화되면 차동입력부의 전류를 추가로 싱크하는 제2 NMOS 트랜지스터인 것을 특징으로하는 집적회로.
KR1020100049511A 2010-05-27 2010-05-27 전류량이 조절되는 버퍼를 포함한 집적회로 KR20110130068A (ko)

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* Cited by examiner, † Cited by third party
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US9673814B2 (en) 2015-07-27 2017-06-06 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
CN111161771A (zh) * 2018-11-08 2020-05-15 长鑫存储技术有限公司 高频时钟占空比校准电路、校准方法和存储器
US10762950B2 (en) 2018-08-14 2020-09-01 SK Hynix Inc. Buffer control circuit of memory device

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