KR20150006622A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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KR20150006622A KR20130080241A KR20130080241A KR20150006622A KR 20150006622 A KR20150006622 A KR 20150006622A KR 20130080241 A KR20130080241 A KR 20130080241A KR 20130080241 A KR20130080241 A KR 20130080241A KR 20150006622 A KR20150006622 A KR 20150006622A
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Abstract

본 발명은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 단자 전극; 상기 세라믹 본체의 상기 제5 및 제6 측면에 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 단자 전극 및 상기 제1 외부 전극에 동시에 접속된 제1 내부 전극 및 상기 제2 단자 전극 및 상기 제2 외부 전극에 동시에 접속된 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 또는 하부 커버층 내에서 하나의 유전체층에 서로 대향하도록 배치되며, 상기 제1 단자 전극에 접속된 제3 내부 전극 및 상기 제2 단자 전극에 접속된 제4 내부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND MOUNTING CIRCUIT BOARD THEREOF}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 인쇄회로기판을 연결하는 솔더를 통해 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈를 저감시킬 수 있는 연구가 필요한 실정이다.
이러한 어쿠스틱 노이즈를 저감시키는 방안으로, 금속으로 된 프레임을 이용하여 인쇄회로기판에서 적층 세라믹 커패시터를 일정 간격 이격하여 실장하는 방법이 개시되어 있다.
그러나, 상기 금속 프레임을 이용하여 어쿠스틱 노이즈를 일정 수준으로 저감시키기 위해서는 금속 프레임의 높이를 일정 규격 이상으로 높일 필요가 있었다.
또한, 이러한 금속 프레임의 높이 증가는 적층 세라믹 커패시터가 실장된 부품의 높이 치수를 증가시키는 원인이 되므로, 높이 제한이 있는 세트에는 사용할 수 없는 문제점이 있었다.
하기 특허문헌 1은 ESR의 향상 및 연결 불량의 발생을 억제할 수 있는 적층 세라믹 커패시터를 개시한다.
일본공개특허 2011-108785호
당 기술 분야에서는, 적층 세라믹 커패시터의 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 단자 전극; 상기 세라믹 본체의 상기 제5 및 제6 측면에 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 단자 전극 및 상기 제1 외부 전극에 동시에 접속된 제1 내부 전극 및 상기 제2 단자 전극 및 상기 제2 외부 전극에 동시에 접속된 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 및 하부 커버층 내에서 하나의 유전체층에 서로 대향하도록 배치되며, 상기 제1 단자 전극에 접속된 제3 내부 전극 및 상기 제2 단자 전극에 접속된 제4 내부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극이 배치된 층에는 상기 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극이 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 내부 전극은 빗살 형태를 가질 수 있다.
본 발명의 다른 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 전기적으로 접속된 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 및 하부 커버층 내에서 하나의 유전체층에 길이 방향으로 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극이 배치된 층에는 상기 제1 및 제2 더미 전극 사이에 길이 방향으로 이격되게 플로팅 전극이 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 전극은 빗살 형태를 가질 수 있다.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 단자 전극; 상기 세라믹 본체의 상기 제5 및 제6 측면에 형성되며, 상기 제1 및 제2 전극 패드와 전기적으로 연결된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 단자 전극 및 상기 제1 외부 전극에 동시에 접속된 제1 내부 전극 및 상기 제2 단자 전극 및 상기 제2 외부 전극에 동시에 접속된 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 및 하부 커버층 내에서 하나의 유전체층에 서로 대향하도록 배치되며, 상기 제1 단자 전극에 접속된 제3 내부 전극 및 상기 제2 단자 전극에 접속된 제4 내부 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성되며, 상기 제1 및 제2 전극 패드에 전기적으로 연결된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 전기적으로 접속된 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 및 하부 커버층 내에서 하나의 유전체층에 길이 방향으로 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 제3 및 제4 내부 전극에 의해 흡수되어 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 내지 도 2c는 도 1의 적층 세라믹 커패시터에 적용되는 제1 내지 제4 내부 전극 및 제1 및 제2 더미 전극을 나타낸 사시도이다.
도 3은 도 1의 A-A'선 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 사시도이다.
도 5a 내지 도 5c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 내지 제4 내부 전극 및 제1 및 제2 더미 전극의 다른 예를 나타낸 사시도이다.
도 6은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 및 제2 더미 전극의 또 다른 예를 나타낸 사시도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 8a 내지 도 8c는 도 7의 적층 세라믹 커패시터에 적용되는 내부 전극, 더미 전극 및 플로팅 전극을 나타낸 사시도이다.
도 9는 도 7의 B-B'선 단면도이다.
도 10은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 사시도이다.
도 11 내지 도 13을 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 더미 전극의 다른 예를 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1 및 도 3을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110)와, 제1 및 제2 단자 전극(131, 132)와, 제1 및 제2 외부 전극(141, 142)과, 제1 내지 제4 내부 전극(121~124)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 세라믹 본체(110)의 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제3 및 제4 단면으로, 서로 대향하는 폭 방향의 단면을 제5 및 제6 측면으로 정의하기로 한다.
이때, 적층 세라믹 커패시터(100)의 길이-두께 방향 단면에서, 내부 전극이 배치되어 용량이 형성된 부분을 액티브층으로, 상기 액티브층을 제외한 부분을 마진부로 정의할 수 있다.
상기 마진부 중에서 두께 방향으로 상기 액티브층의 상부 마진부 및 하부 마진부를 특히, 상부 커버층(112) 및 하부 커버층(113)으로 정의할 수 있다.
상부 커버층(112) 및 하부 커버층(113)은 제1 또는 제2 내부 전극(121, 122) 사이에 형성된 유전체층(111)과 마찬가지로 세라믹 시트가 소결되어 형성될 수 있다.
또한, 상부 커버층(112) 및 하부 커버층(113)을 포함한 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
도 2a 및 도 2b를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 상기 제5 및 제6 측면을 통해 번갈아 노출되는 제1 및 제2 리드부(121a, 122a)를 가진다. 그리고, 제1 및 제2 내부 전극(!21, 122)응 이와 동시에 각각 세라믹 본체(110)의 상기 제3 및 제4 단면을 통해 노출된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 상기 커패시터부에서 제1 및 제2 리드부(121a, 122a)를 제외하고 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2c를 참조하면, 제3 및 제4 내부 전극(123, 124)는 상부 또는 하부 커버층(112, 113)의 하나의 유전체층에 서로 대향하도록 배치된다. 제3 및 제4 내부 전극(123, 124)은 제1 단자 전극(131)과 제2 단자 전극(132)에 각각 접속되도록 제5 및 제6 측면을 통해 각각 노출되는 제3 및 제4 리드부(123a, 124a)을 가진다.
그리고, 제3 및 제4 내부 전극(123, 124)이 배치된 유전체층에는 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극(125, 126)이 형성된다. 제3 및 제4 내부 전극(123, 124)은 제1 및 제2 더미 전극(125, 126)과 각각 길이 방향으로 이격된 틈새를 가진다.
한편, 제3 및 제 내부 전극은 도 5 및 도 6에 도시된 바와 같이 빗살 형태를 가질 수 있다.
제1 및 제2 단자 전극(131, 132)은 세라믹 본체(110)의 제3 민 제4 단면에 형성되고, 제1 및 제2 외부 전극(141, 142)은 세라믹 본체(110)의 상기 제5 및 제6 측면에 형성된다.
이때, 제1 단자 전극(131)에는 제1 내부 전극(121)의 노출된 일단부와 제1 더미 전극(126)이 접속되고, 제2 단자 전극(132)에는 제2 내부 전극(122)의 노출된 타단부와 제2 더미 전극(125)이 접속된다.
그리고, 제1 외부 전극(141)에는 제1 내부 전극(121)의 제1 리드부(121a)와 제3 내부 전극(123)의 제3 리드부(123a)가 접속되고, 제2 외부 전극(142)에는 제2 리드부(122a)와 제4 리드부(124a)가 접속된다.
이러한 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스(glass)일 수 있다.
이때, 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 세라믹 본체(110)를 디핑(dipping)하여 형성할 수 있으며, 필요시 도금 등의 다른 방법을 사용할 수 있음은 물론이다.
한편, 제1 및 제2 외부 전극(141, 142) 위에 제1 및 제2 도금층(미도시)을 형성할 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(141, 142) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터의 실장 기판
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 사시도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(220)를 포함한다.
여기서, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 제2 주면이 인쇄회로기판(210)과 마주보도록 실장되며, 제1 및 제2 단자 전극(131, 132)이 제1 및 제2 전극 패드(220) 상에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
변형 예
도 7 내지 도 11을 참조하면, 본 발명의 다른 실시 형태의 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110)와, 제1 및 제2 외부 전극(131, 132)과, 제1 및 제2 더미 전극(142, 143)을 포함한다.
여기서, 앞서 설명한 일 실시 형태와 중복되는 부분은 그 설명을 생략하기로 한다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제3 및 제4 단면에 형성되며, 제1 및 제2 내부 전극(121', 122')은 세라믹 본체(110) 내에서 유전체층을 사이에 두고 서로 대향하도록 배치되며, 제1 및 제2 외부 전극(131, 132)에 각각 전기적으로 접속된다.
제1 및 제2 더미 전극(142, 143)은 하부 커버층(113) 내에서 하나의 유전체층에 길이 방향으로 서로 대향하도록 배치되며, 제1 및 제2 외부 전극(131, 132)에 각각 접속된다.
이때, 제1 및 제2 더미 전극(142, 143) 사이에는 길이 방향으로 이격되게 플로팅 전극(141)이 형성될 수 잇다.
한편, 제1 및 제2 더미 전극은 필요시 도 11 내지 도 13에 도시된 바와 같이 빗살 형태를 가질 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층
121~124 ; 제1 내지 제4 내부 전극 125, 126 ; 제1 및 제2 더미 전극
131, 132 ; 제1 및 제2 단자 전극 133, 134 ; 제1 및 제2 외부 전극
210 ; 인쇄회로기판 220 ; 제1 및 제2 전극 패드

Claims (12)

  1. 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체;
    상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 단자 전극;
    상기 세라믹 본체의 상기 제5 및 제6 측면에 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 단자 전극 및 상기 제1 외부 전극에 동시에 접속된 제1 내부 전극 및 상기 제2 단자 전극 및 상기 제2 외부 전극에 동시에 접속된 제2 내부 전극을 포함하는 액티브층;
    상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및
    상기 상부 또는 하부 커버층 내에서 하나의 유전체층에 서로 대향하도록 배치되며, 상기 제1 단자 전극에 접속된 제3 내부 전극 및 상기 제2 단자 전극에 접속된 제4 내부 전극; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제3 및 제4 내부 전극이 배치된 층에는 상기 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극이 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제3 및 제4 내부 전극이 빗살 형태를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체;
    상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 외부 전극;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 전기적으로 접속된 제1 및 제2 내부 전극을 포함하는 액티브층;
    상기 액티브?의 상부 및 하부에 형성된 상부 및 하부 커버층; 및
    상기 상부 또는 하부 커버층 내에서 하나의 유전체층에 길이 방향으로 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 제1 및 제2 더미 전극이 배치된 층에는 상기 제1 및 제2 더미 전극 사이에 길이 방향으로 이격되게 플로팅 전극이 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제4항에 있어서,
    상기 제1 및 제2 더미 전극이 빗살 형태를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성된 제1 및 제2 단자 전극; 상기 세라믹 본체의 상기 제5 및 제6 측면에 형성되며, 상기 제1 및 제2 전극 패드와 전기적으로 연결된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 단자 전극 및 상기 제1 외부 전극에 동시에 접속된 제1 내부 전극 및 상기 제2 단자 전극 및 상기 제2 외부 전극에 동시에 접속된 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 또는 하부 커버층 내에서 하나의 유전체층에 서로 대향하도록 배치되며, 상기 제1 단자 전극에 접속된 제3 내부 전극 및 상기 제2 단자 전극에 접속된 제4 내부 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
  8. 제7항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제3 및 제4 내부 전극이 배치된 층에 상기 제1 및 제2 외부 전극에 각각 접속되게 제1 및 제2 더미 전극이 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  9. 제7항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제3 및 제4 내부 전극이 빗살 형태를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  10. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제3 및 제4 단면에 형성되며, 상기 제1 및 제2 전극 패드에 전기적으로 연결된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 전기적으로 접속된 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층; 및 상기 상부 및 하부 커버층 내에서 하나의 유전체층에 길이 방향으로 서로 대향하도록 배치되며, 상기 제1 및 제2 외부 전극에 각각 접속된 제1 및 제2 더미 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
  11. 제10항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 더미 전극이 배치된 층에 상기 제1 및 제2 더미 전극 사이에 길이 방향으로 이격되게 플로팅 전극이 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  12. 제10항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 더미 전극이 빗살 형태를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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