KR20150003232A - 계층화된 구조들에서의 전기 접촉들 - Google Patents

계층화된 구조들에서의 전기 접촉들 Download PDF

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Abstract

본 개시의 다양한 실시예들은 복수의 투명한 도체들을 포함하는 나노구조 층 및 그 표면상에 형성된 코팅 층을 포함하는 구조들에 관한 것이다. 몇몇 실시예들에서, 코팅 층은 외부 및 내부 표면들을 가진 하나 이상의 도전성 플러그들을 포함한다. 플러그의 내부 표면은 나노구조 층과 전기 접촉하여 위치되며 외부 표면은 코팅 층의 외부 표면에 근접하여 도전성 표면 접촉들을 형성한다. 몇몇 실시예들에서, 구조는 편광기를 포함하며 액정 디스플레이들, 터치 패널들 등과 같은, 평판 전기변색 디스플레이들에서 차폐 층으로서 사용된다.

Description

계층화된 구조들에서의 전기 접촉들{ELECTRICAL CONTACTS IN LAYERED STRUCTURES}
관련 출원에 대한 상호-참조
본 출원은 35 U.2.C.§119(e) 하에서 2012년 3월 29일에 출원된 미국 가 출원 번호 제61/617,581호 및 2013년 3월 15일에 출원된 미국 특허 출원 번호 제13/839,689호에 대한 이득을 주장하며, 그 출원들은 여기에 전체적으로 참조로서 통합된다.
도전성 나노구조들은 나노구조 층으로서 불리우는, 얇은 도전성 막들을 형성하기 위해 사용되어 왔다. 나노구조 층에서, 하나 이상의 전기적 도전성 경로들은 도전성 나노구조들 중에서 연속 물리 접촉들을 통해 수립된다. 일반적으로 설명하면, 나노구조 층은 액체 캐리어 및 복수의 도전성 나노구조들을 포함하는 액체 분산액(또는 코팅 조성물)을 증착함으로써 형성될 수 있다. 액체 분산액 건조시, 네트워킹 나노구조들의 나노구조 층이 형성된다. 나노구조 층들은 투명 전극으로서의 하나의 이러한 사용을 갖고, 평판 전기변색 디스플레이들에서의 다양한 사용들을 위해 적절히 투명하다.
본 개시의 양상들에 따르면, 구조의 실시예가 제공된다. 구조는 대향하는(opposite) 제 1 및 제 2 표면들을 가진 전기적 도전성 나노구조 층을 포함하며 상기 나노구조 층은 복수의 나노구조들을 포함한다. 상기 구조는 대향하는 내부 및 외부 표면들을 가진 코팅 층을 더 포함한다. 상기 코팅 층의 내부 표면은 상기 나노구조의 제 2 표면을 오버레이한다. 상기 코팅 층은 상기 코팅 층의 내부 표면으로부터 상기 코팅 층의 외부 표면으로 연장되는 도전성 플러그를 가진다. 상기 도전성 플러그는 상기 나노구조 층과 전기 연통하여 위치되도록 구성된다. 일 실시예에서, 상기 나노구조 또는 나노와이어 층의 코팅 층은 폴리(메틸 메타크릴레이트)(PMMA), 용해된 분체 도료용 수지, 메틸 메타크릴레이트의 공중합체, 하이드록시 작용 단위체, 카복실레이트 작용 단위체, 아민 단위체 및/또는 에폭시 단위체를 포함할 수 있는 리플로우 가능(reflowable) 중합체를 포함한다. 코팅 층은 또한 나노와이어 층에 대한 코팅 층의 접착을 강화하기 위해 UV 경화 가능한 수지, 블록화된(blocked) 이소시아네이트 및/또는 멜라민계 가교제((cross-linker)) 및/또는 다른 접착 촉진제를 포함할 수 있다.
본 개시의 양상들에 따르면, 디스플레이의 실시예가 제공된다. 상기 디스플레이는 대향하는 제 1 및 제 2 표면을 가진 나노구조 층을 포함하며 상기 나노구조 층은 복수의 나노구조들을 포함한다. 상기 디스플레이는 대향하는 내부 및 외부 표면들을 가진 코팅 층을 더 포함한다. 상기 코팅 층의 내부 표면은 상기 나노구조 층의 제 2 표면을 오버레이한다. 상기 코팅 층은 그 안에 도전성 플러그를 가진다. 상기 도전성 플러그는 상기 나노구조 층과 전기 연통하여 위치되도록 구성된 제 1 단부 및 상기 코팅 층으로부터 노출된 제 2 단부를 가진다. 상기 나노구조 층은 상기 나노구조 층의 제 1 표면에 근접한 기판을 더 포함한다. 일 실시예에서, 상기 코팅 층은 리플로우 가능 중합체를 포함하며 또한 상기 나노구조 층에 대한 상기 코팅 층의 접착을 강화하기 위해 UV 경화 가능한 수지, 블록화된 이소시아네이트 및/또는 멜라민계 가교제 및/또는 다른 접착 촉진제를 포함할 수 있다.
본 개시의 양상들에 따르면, 구조의 다른 실시예가 제공된다. 상기 구조는 대향하는 제 1 및 제 2 표면들을 가진 나노구조 층을 포함한다. 상기 나노구조 층은 복수의 나노구조들을 포함한다. 상기 구조는 대향하는 내부 및 외부 표면들을 가진 코팅 층을 더 포함한다. 상기 코팅 층의 내부 표면은 상기 나노구조 층의 제 2 표면을 오버레이한다. 상기 구조는 상기 코팅 층의 측면 표면에 근접한 도전성 접촉을 더 포함한다. 상기 도전성 접촉은 상기 나노구조 층과 전기 연통하는 표면을 가진다.
본 개시의 양상들에 따르면, 표면을 가진 나노구조 층을 포함하며 상기 나노구조 층이 복수의 나노구조들을 포함하는 구조를 형성하는 방법이 제공된다. 상기 방법은 상기 나노구조 층의 표면 상에 대향하는 제 1 및 제 2 표면들을 가진 코팅 층을 형성하는 단계 및 상기 코팅 층에 보이드(void)를 형성하는 단계를 포함한다. 상기 보이드는 상기 제 1 표면으로부터 상기 제 2 표면으로 연장된다. 상기 방법은 도전성 재료로 상기 보이드를 적어도 부분적으로 채우는 단계를 더 포함한다.
본 개시의 양상들에 따르면, 계층화된 구조를 형성하는 다른 방법이 제공된다. 상기 계층화된 구조는 표면을 가진 나노구조 층을 포함하며 상기 나노구조 층은 복수의 나노구조들을 포함한다. 상기 방법은 상기 나노구조 층의 표면 상에 대향하는 제 1 및 제 2 표면들을 가진 코팅 층을 형성하는 단계 및 상기 코팅 층 내로 도전성 플러그를 증착하는 단계를 포함한다. 상기 도전성 플러그는 상기 나노구조 층과 전기 연통하여 위치되도록 구성된 제 1 부분 및 상기 코팅 층으로부터 노출된 제 2 부분을 가진다. 상기 방법은 상기 코팅 층을 경화시키는 단계를 더 포함한다. 일 실시예에서, 상기 코팅 층은 본 명세서에 정의된 바와 같은, 리플로우 가능 중합체를 포함한다. 보다 구체적으로, 상기 리플로우 가능 중합체는 PMMA, 용해된 분체 도료용 수지, 메틸 메타크릴레이트의 공중합체, 하이드록시 작용 단위체, 카복실레이트 작용 단위체, 아민 단위체 및/또는 에폭시 단위체를 포함할 수 있다. 상기 코팅 층은 또한 UV 경화 가능한 수지, 블록화된 이소시아네이트, 멜라민계 가교제 및/또는 다른 접착 촉진제를 포함할 수 있다. 일 실시예에서, 상기 계층화된 구조는 상기 코팅 층을 형성한 후 및 상기 코팅 층 내로 상기 도전성 플러그들을 증착하기 전에 27 주들까지 동안 저장될 수 있다.
도면들에서, 동일한 참조 부호들은 유사한 요소들을 식별한다. 도면들에서의 요소들의 크기들 및 상대적인 위치들은 반드시 일정한 비율로 도시되는 것은 아니다. 예를 들면, 다양한 요소들의 형태들 및 각도들은 일정한 비율로 그려지지 않으며, 이들 요소들의 일부는 도면 가독성을 개선하기 위해 임의로 확대되며 위치된다. 뿐만 아니라, 도시된 바와 같은 요소들의 특정한 형태들은 특정한 요소들의 실제 형태에 관한 임의의 정보를 전달하도록 의도되지 않으며, 그것들은 단지 도면들에서 인식의 용이함을 위해 선택되었다.
도 1은 본 개시의 양상들에 따른 계층화된 구조의 일 실시예의 일 부분의 단면도이다.
도 2a 내지 도 2c는 본 개시의 양상들에 따른 구조들의 일 부분의 단면도들이다.
도 3a 내지 도 3d는 본 개시의 양상들에 따른 매립 접촉을 사용하여 도전성 접촉을 형성하기 위한 실시예를 예시한다.
도 4는 본 개시의 양상들에 따른 구조의 다른 실시예의 일 부분의 단면도이다.
도 5는 본 개시의 양상들에 따른 구조의 다른 실시예의 일 부분의 상면도이다.
도 6a는 본 개시의 양상들에 따른 코팅 층에 보이드들을 갖는 구조의 측면도이다.
도 6b는 도전성 플러그들로 채워진 보이드들을 예시한 도 6a에서의 구조의 측면도이다.
도 7은 본 개시의 양상들에 따른 구조를 형성하기 위한 시스템이다.
도 8은 본 개시의 양상들에 따른 계층화된 구조를 통합한 디스플레이이다.
도 9는 본 개시의 양상들에 따른 계층화된 구조를 통합한 터치 스크린 디바이스이다.
도 10은 본 개시의 양상들에 따른 예시적인 접촉 패드 배치를 예시한 구조의 상면도이다.
도 11a 내지 도 11d는 본 개시의 양상들에 따른 구조를 형성하기 위해 사용된 예를 예시한다.
도 12a 내지 도 12d는 본 개시의 양상들에 따른 구조를 형성하기 위해 사용된 예를 예시한다.
이상에서 기술된 바와 같이, 본 명세서에 설명된 나노구조 층들은 평판 전기변색(electrochromic) 디스플레이들에서의 다양한 사용들을 위해 적절히 투명하며 전기적으로 도전성이다. 통상적으로, 이러한 디스플레이들은 전자기 간섭(EMI) 및 정전기 방전(ESD)에 대하여 보호하기 위한 도전성 차폐 층을 포함한다. 다양한 실시예들에서, 본 명세서에 설명된 나노구조 층들은 도전성 및 투명 차폐 층을 제공하며, 이것은 일 실시예에서, 터치 센서, 디스플레이, 또는 그것들의 조합을 위해/그 사이에 EMI 및 ESD 차폐를 제공하기 위해 사용될 수 있다. 다른 실시예들에서, 본 명세서에 설명된 나노구조 층들은 또한 정전식 터치 센서를 위한 구동 또는 감지 층; OLED 조명 디바이스 또는 광전지로의 전하 주입 또는 그로부터의 인출을 위한 전극; 액정, OLED, 또는 전자 종이 디스플레이와 같은 디스플레이 디바이스를 구동하기 위한 전극 등을 포함할 수 있다.
본 개시의 다양한 실시예들은 그 표면상에 형성된 코팅 층을 가진 나노구조 층을 포함하는 계층화된 구조들에 관한 것이다. 코팅 층은 액체 코팅액으로서 나노구조 층에 도포되고 고체 코팅 층을 형성하기 위해 건조되거나 또는 경화될 수 있으며; 코팅 층은 또한 라미네이팅(laminate)되거나 또는 그 외 나노구조 층에 부착되는 사전-형성된 고체 막으로 이루어질 수 있다. 나노구조 층은 접지 또는 전기 회로와 같은 다른 구성요소와 전기 연통하여 위치되도록 구성된다. 다양한 실시예들에서, 코팅 층은 코팅 층의 외부 표면에 나노구조 층을 전기적으로 결합하도록 구성되는 하나 이상의 도전성 접촉들을 포함한다. 몇몇 실시예들에서, 구조는 기판을 더 포함하며 액정 디스플레이들(LCD), 터치 패널들 등과 같은, 평판 전기변색 디스플레이들에서의 차폐 층으로서 사용된다. 코팅 층은 기판 및 나노구조 층 중 하나 또는 양쪽 모두에 기계적 및/또는 화학적 보호를 제공하도록 구성될 수 있다. 코팅 층은 또한 눈부심, 반사를 감소시키기 위해, 또는 임의의 다른 목적을 위해서와 같이 강화된 외형을 위해 사용될 수 있다. 그것과 관련하여, 코팅 층은 그 표면상에 형성되거나 또는 그 표면 내에 형성된 눈부심-방지 막 또는 반사-방지 막을 가질 수 있다.
도 1은 본 개시의 일 실시예에 따른 계층화된 구조(100)를 도시한다. 구조(100)는 투명할 수 있거나 또는 투명한 부분들을 가질 수 있다. 구조(100)는 대향하는 외부 및 내부 표면들(104, 106)을 가진 코팅 층(102)을 포함한다. 코팅 층(102)의 내부 표면(106)은 나노구조 층(110)의 제 1 표면(108) 상에 있다. 나노구조 층(110)의 제 2 표면(112)은 기판(116)의 제 1 표면(114) 상에 있다. 일 실시예에서, 코팅 층(102)은 나노구조 층(110)의 제 1 표면(108) 상에 형성되며, 그에 의해 코팅 층을 나노구조 층(110)에 부착한다. 다른 실시예에서, 나노구조 층(110)의 일 부분은 기판(116)의 제 1 표면(114) 상에 형성되며, 그에 의해 나노구조 층(110)을 기판(116)에 부착한다. 또 다른 실시예에서, 나노구조 층(110)은 코팅 층(102)의 내부 표면(106) 상에 형성되며 기판(116)은 나노구조 층(110)에 부착된다.
다양한 실시예들에서, 본 명세서에 설명된 계층화된 구조들은 코팅 층(102)의 외부 표면에 근접하여 미리 결정된 위치들에서 또는 랜덤하게 분포되는 하나 이상의 표면 접촉들을 제공한다. 표면 접촉들은 특정한 영역에 걸쳐 또는 코팅 층의 전체 영역에 걸쳐 제공될 수 있다. 스택들은 충분한 표면 접촉들을 유지하면서 임의의 구성(크기, 형태 등)으로 최종 사용자에 의해 맞춤화될 수 있다. 특정한 실시예들은 두꺼운 코팅 층 또는 배리어 층(예로서, 0.2 ㎛보다 두꺼운, 1 ㎛보다 두꺼운 또는 심지어 3 ㎛보다 두꺼운)을 통해 접촉을 제공한다.
몇몇 실시예들에서, 구조(100)는 보호성 코팅 층, 나노구조 층, 및 기판을 포함하는 더 큰 시트로부터 형성하며 그 후 나중에 구조(100)를 형성하기 위해 특정한 크기 및 형태의 개개의 구조들로 커팅된다.
도 2a 내지 도 2c는 본 발명의 양상들에 따른 다른 구조들(200A 내지 200C)을 예시한다. 구조들(200A 내지 200C)은, 구조들(200A 내지 200C)이 그것의 적어도 일 부분의 측면 표면을 따라 하나 이상의 도전성 접촉들(202)을 포함한다는 점을 제외하고는, 도 1에서의 구조(100)와 구조적으로 유사하다. 도 2a 내지 도 2c에 도시된 실시예들에서, 도전성 접촉(202)은 나노구조 층(110)의 측면 표면을 통해 나노구조 층(110)과 전기 연통한다. 특히, 도전성 접촉(202)은 도전성 층(110)에 형성된 하나 이상의 도전성 나노구조들과 전기 접촉할 수 있다.
도 2a에 도시된 바와 같이, 도전성 접촉(202)은 구조(200A)의 측면 표면과 수직으로 위치되며 코팅 층(102)의 외부 표면(104)으로부터 기판(116)의 제 2 표면(118)으로 연장될 수 있다. 도 2b에 도시된 바와 같이, 도전성 접촉(202)은 구조(200B)에 대하여 비스듬히 있을 수 있으며, 몇몇 경우들에서, 코팅 층(102)의 외부 표면(104)을 넘어 연장될 수 있다. 도 2c에 도시된 바와 같이, 도전성 접촉(202)은 코팅 층(102)의 측면 표면을 따라 연장된 나노구조 층(110)의 제 1 표면(108) 상에 위치될 수 있으며 코팅 층(102)의 외부 표면(104) 아래에 머무른다. 도 2a에 도시된 도전성 접촉이 코팅 층의 외부 표면(104)으로 플러싱(flush)되고, 도 2b에서의 도전성 접촉은 코팅 층(102)의 외부 표면(104)을 넘어 연장되며, 도 2c에서의 도전성 접촉(202)이 코팅 층의 외부 표면 아래에 있을지라도, 각각의 실시예는 코팅 층(102)의 외부 표면(104) 위로 연장되고, 외부 표면으로 플러싱되거나, 또는 외부 표면 아래에 머무를 수 있다는 것이 이해될 것이다. 구조들의 측면 표면은 나노구조들을 바람직하게 노출시킬 수 있는 커팅 프로세스로 인한 결함들을 포함할 수 있으며, 그에 의해 나노구조 층(110) 및 도전성 접촉(202) 사이에서의 전기 접촉을 뒷받침할 수 있다는 것이 이해될 것이다.
일 실시예에서, 도전성 접촉(202)은 액체 도전성 페이스트(paste), 페인트, 또는 은, 구리, 니켈, 알루미늄, 흑연, 탄소 등을 포함하는 것들과 같은, 도전성 에폭시(epoxy), 및 그것의 임의의 조합을 포함한다. 다른 실시예에서, 도전성 접촉(202)은 구리 또는 알루미늄 테이프와 같은, 도전 테이프를 포함한다. 다른 실시예에서, 도전성 접촉(202)은 증발, 스퍼터링, 화학적 기상 증착, 전기도금, 또는 무전해 도금과 같은, 기상 증착 또는 전기화학 증착 프로세스에 의해 증착된 도전 층을 포함한다.
다른 실시예에서, 적어도 하나의 매립 접촉은 코팅 층(102)이 그것 상에 형성되기 전에, 나노구조 층(110)의 제 1 표면(108) 상에서와 같이, 구조에 형성될 수 있다. 도 3a 내지 도 3d는 매립 접촉을 사용하여 도전성 접촉을 형성하기 위한 일 실시예를 예시한다. 도 3a에 도시된 바와 같이, 도전성 잉크 또는 도전성 막과 같은 매립 접촉(203)이 나노구조 층(110)의 제 1 표면(108) 상에 형성될 수 있다. 일 실시예에서, 매립 접촉(203)은 시트 상에서의 각각의 개개의 구조의 둘레에 근접하여 위치된다. 특히, 매립 접촉은 커팅 라인(도 3c에 도시된 점선)을 따라 위치될 수 있으며, 따라서 시트가 개개의 구조들로 커팅될 때, 도전성 잉크 또는 막은 그것의 측면 또는 커팅 표면에 노출된다. 도 3b에 도시된 바와 같이, 코팅 층(102)은 나노구조 층(110)의 제 1 표면(108) 및 매립 접촉(203) 상에 형성되거나 또는 그것에 부착된다. 도 3c에 도시된 바와 같이, 구조는 커팅되며 그에 의해 매립 접촉(203)의 일 부분을 노출시킨다. 도 3d에 도시된 바와 같이, 도전성 접촉(202)은 구조의 측면 표면상에 형성된다.
몇몇 실시예들에서, 매립 접촉들(203) 또는 도전성 접촉들(202)은 개개의 구조들의 둘레에서의 하나 이상의 특정한 위치들에 위치된다. 이러한 실시예들에서, 구조들의 중심 부분은 투명한 채로 있을 수 있는 반면, 매립 접촉들은 둘레들에서의 투명도를 감소시킬 수 있다. 몇몇 실시예들에서, 매립 접촉들은 두께가 약 1㎛ 및 약 5㎛ 사이에 있다.
예시된 실시예에 도시된 바와 같이, 나노구조 층(110)의 측면 표면이 또한 다른 전기 회로 또는 접지에 결합될 수 있으며, 그에 의해 ESD 및 EMI와 같은 전기적 부작용들로부터 그 안에 구조(100)를 통합한 디스플레이 또는 터치 패널을 보호하기 위해, 또는 정전식 터치 감지와 같은 기능을 제공하기 위해 구조(100)를 구성한다.
도 4에는, 본 개시의 다른 실시예에 따른 구조(400)가 도시되어 있다. 구조(400)는 구조(400)가 코팅 층(102) 내에 하나 이상의 도전성 플러그들(204)을 포함할 수 있다는 점을 제외하고, 도 1에서의 구조(100)와 유사하다. 플러그들(204)은 도전성 재료를 포함하고 코팅 층(102)의 외부 표면(104)으로부터 코팅 층(102)의 내부 표면(106)으로 스패닝(span)하도록 구성되며, 그에 의해 코팅 층(102)을 통해 전기 경로를 형성한다.
도전성 플러그들(204)의 내부 표면은 코팅 층(102)의 내부 표면(106)에 근접하며 나노구조 층(10)의 제 1 표면(108)과 또는 결합 재료와 같은 그 사이에서의 도전성 재료와 전기 접촉한다. 이와 관련하여, 도전성 플러그들(204)의 내부 표면은 나노구조 층(110)에서의 도전성 나노구조들과 전기 연통한다. 도전성 플러그들(204)의 외부 표면은 코팅 층(102)의 외부 표면(104)에서 노출된다. 예시된 실시예에서, 도전성 플러그들(204)의 외부 표면은 코팅 층(102)의 외부 표면(104) 위로 연장된다. 이와 관련하여, 도전성 플러그들(204)은 코팅 층(102)의 두께보다 큰, 길이 또는 직경과 같은 적어도 하나의 치수를 가질 수 있다. 그러나, 도전성 플러그들(204)은 도전성 플러그들(204)의 일 부분이 코팅 층(102)으로부터 노출되는(즉, 코팅 층에 의해 커버되지 않는) 한 코팅 층(102)의 두께와 동일하거나 또는 그보다 작을 수 있다는 것이 이해될 것이다. 플러그들(204)은 단일의 도전성 입자 또는 복수의 도전 입자들을 포함할 수 있으며, 또한 도전 경로가 플러그를 통해 수립되는 한 도전 및 비-도전 재료들의 조합을 포함할 수 있다.
도전성 플러그들(204)의 외부 표면의 노출된 부분은 도전성 표면 접촉들을 제공한다. 이와 관련하여, 코팅 층(102)의 외부 표면(104)의 일 부분은 나노구조 층(110)과 전기 접촉하여 위치될 수 있다. 예시된 실시예에 도시된 바와 같이, 도전성 표면 접촉들을 제공하는 노출된 부분은 접지에 또는 전기 회로(420)에 결합될 수 있다. 도전성 플러그들(204)의 외부 표면이 접지와 전기 연통할 때, 구조(400)는 디스플레이 또는 터치 패널을 위한 EMI 또는 ESD 차폐와 같은, 유용한 기능을 제공할 수 있다는 것이 이해될 것이다.
도전성 나노구조들
일반적으로 설명하면, 상기 언급된 도전성 나노구조들(또는 나노와이어들)은 얇은 도전성 막들을 형성하기 위해 사용되는 나노-크기 도전성 구조들이다. 얇은 도전성 막들에서, 하나 이상의 전기적 도전성 경로들은 나노구조들 중에서 연속적인 물리 접촉들을 통해 수립된다. 나노구조들의 도전성 네트워크는 전기 퍼콜레이션(percolation) 임계치에 도달하기 위한 충분한 나노구조들이 존재할 때 형성된다. 전기 퍼콜레이션 임계치는 그러므로 장거리 연결성이 달성될 수 있는 중요한 값이다. 일반적으로, 도전성 나노구조는 500nm 미만, 보다 바람직하게는, 250nm, 100nm, 50nm, 또는 25nm 미만 중 적어도 하나의 치수를 가진다.
나노구조들은 임의의 형태 또는 기하학적 구조일 수 있다. 특정한 실시예들에서, 나노구조들은 등방성으로 성형된다(즉, 종횡비 = 1). 통상적으로 등방성 나노구조들은 나노입자들이며, 이것은 플러그들을 형성하는 나노입자들과 동일하거나 또는 상이할 수 있다. 바람직한 실시예들에서, 나노구조들은 이방성으로 성형된다(즉, 종횡비 ≠ 1). 본 명세서에서 사용된 바와 같은, "종횡비"는 나노구조의 길이 및 폭(또는 직경) 사이에서의 비를 나타낸다. 이방성 나노구조는 통상적으로 그것의 길이를 따르는 종 축을 가진다. 예시적인 이방성 나노구조들은 본 명세서에 정의된 바와 같은, 나노와이어들 및 나노튜브들을 포함한다.
나노구조들은 고체 또는 중공일 수 있다. 고체 나노구조들은 예를 들면, 나노플러그들 및 나노와이어들을 포함한다. 따라서 "나노와이어들"은 고체 이방성 나노구조들을 나타낸다. 통상적으로, 각각의 나노와이어는 10 이상, 바람직하게는 50 이상, 및 보다 바람직하게는 100 이상의 종횡비(길이:직경)를 가진다. 통상적으로, 나노와이어들은 길이가 500nm 이상, 1㎛ 이상, 또는 10㎛ 이상이다.
중공 나노구조들은, 예를 들면 나노튜브들을 포함한다. 통상적으로, 나노튜브는 10 이상, 바람직하게는 50 이상, 및 보다 바람직하게는 100 이상의 종횡비(길이:직경)를 가진다. 통상적으로, 나노튜브들은 길이가 500nm 이상, 1㎛ 이상, 또는 10㎛ 이상이다.
나노구조들은 임의의 전기적 도전성 재료로 형성될 수 있다. 가장 통상적으로, 도전성 재료는 금속성이다. 금속 재료는 원소 금속(예로서, 전이 금속들) 또는 금속 화합물(예로서, 금속 산화물)일 수 있다. 금속 재료는 또한 이원금속 재료 또는 금속 합금일 수 있으며, 이것은 둘 이상의 유형들의 금속을 포함한다. 적절한 금속들은, 이에 제한되지 않지만, 은, 금, 구리, 니켈, 금-도금 은, 백금 및 팔라듐을 포함한다. 도전성 재료는 또한 탄소 또는 흑연(탄소의 동소체)과 같은, 비-금속일 수 있다.
나노구조 층
이상에서 기재된 바와 같이, 나노구조 층은 디스플레이들에서 투명 전극으로서 사용되어 왔다. 본 명세서에 설명된 바와 같이, 그러나, 나노구조 층들은 또한 전기적 EMI 및 ESD에 대하여 보호하기 위해 차폐 층으로서 사용될 수 있다. 나노구조 층(또한 투명 도체 층으로서 불리우는)은 액체 캐리어 및 복수의 도전성 나노구조들을 포함하는 액체 분산액(또는 코팅 조성물)을 증착하고, 액체 캐리어가 건조되도록 함으로써 형성된다.
나노구조 층은 랜덤하게 분포되며 서로 상호 연결하는, 이상에서 설명된 것들과 같은, 나노구조들을 포함한다. 나노구조들의 수가 퍼콜레이션 임계치에 도달함에 따라, 얇은 막은 전기적으로 도전성이다. 예를 들면, 하나 이상의 결합제들, 계면활성제들, 및 점도 개선제들을 포함한, 잉크 조성물의 다른 비-휘발성 구성요소들이 도전성 막의 일부를 형성할 수 있다. 따라서, 달리 특정되지 않는다면, 본 명세서에 사용된 바와 같은, "도전성 막" 및 "나노구조 층" 및 "나노와이어 층"은 잉크 조성물의 비-휘발성 구성요소들 중 임의의 것과 조합된 네트워킹 및 퍼콜레이티브 나노구조들로 형성된 나노구조 층을 상호 교환 가능하게 지칭하며, 예를 들면, 다음의 것들, 즉, 점도 개선제 또는 결합제, 계면활성제 및 부식 방지제 중 하나 이상을 포함할 수 있다.
분산을 위한 액체 캐리어는 물, 알코올, 케톤 또는 그것의 조합일 수 있다. 예시적인 알코올들은 이소프로판올(IPA), 에탄올, 디아세톤 알코올(DAA) 또는 IPA 및 DAA의 조합을 포함할 수 있다. 예시적인 케톤들은 메틸 에틸 케톤(MEK) 및 메틸 프로필 케톤(MPK)을 포함할 수 있다.
계면활성제들은 나노구조들 및/또는 광-산란 재료의 응집을 감소시키도록 작용한다. 적절한 계면활성제들의 대표적인 예들은 ZONYL® FSN, ZONYL® FSO, ZONYL® FSA, ZONYL® FSH와 같은 ZONYL® 계면활성제들(독일, 윌밍턴, 뒤퐁 케미컬즈(DuPont Chemicals)), 및 NOVECTM(미네소타, 세인트 폴, 3M)과 같은 불소계면활성제들을 포함한다. 다른 예시적인 계면활성제들은 알킬페놀 에톡실레이트들에 기반한 비-이온 계면활성제들을 포함한다. 바람직한 계면활성제들은, 예를 들면, TRITON™ (x100, x114, x45)과 같은 옥틸페놀 에톡실레이트들, 및 TERGITON™ (미시간 미들랜드, Dow Chemical Company)와 같은 노닐페놀 에톡실레이트들을 포함한다. 뿐만 아니라 예시적인 비-이온 계면활성제들은 DYNOL®(604, 607)(펜실베니아, 알렌타운, Air Products and Chemicals, Inc.) 및 n-도데실 β-D-말토사이드와 같은 아세틸렌-계 계면활성제들을 포함한다.
점도 개선제는 기판상에서의 나노구조들을 고정시키는 결합제로서 작용한다. 적절한 점도 개선제들의 예들은 하이드록시프로필 메틸셀룰로오스(HPMC), 메틸 셀룰로오스, 잔탄 검, 폴리비닐 알코올, 카복시 메틸 셀룰로오스, 및 하이드록시 에틸 셀룰로오스를 포함한다.
특정한 실시예들에서, 코팅액에서의 계면활성제 대 점도 개선제의 중량비는 바람직하게는 약 80:1 내지 약 0.01:1의 범위에 있고; 점도 개선제 대 도전성 나노구조들의 중량비는 바람직하게는 약 5:1 내지 약 0.000625:1의 범위에 있으며; 도전성 나노구조들 대 계면활성제의 중량비는 바람직하게는 약 560:1 내지 약 5:1의 범위에 있다. 코팅액의 구성요소들의 비들은 사용된 도포의 방법 및 기판에 의존하여 수정될 수 있다. 코팅액의 점도 범위는 약 1 및 100 cP 사이에 있다.
일 실시예에서, 코팅액은 처음에 막 형성을 용이하게 하기 위한 결합제(예로서, HPMC)를 포함할 수 있다. 몇몇 실시예들에서, 결합제는 나노구조들이 비연속적 층을 형성하고 반사-방지 층 및 유기 스택 사이에서의 광학 상호작용을 간섭하지 않도록 그 후 제거된다.
도전성 막의 전기적 도전성은 종종 오옴/스퀘어(Ohms/square)(또는 "ohms/sq")에 의해 표현되는, "시트 저항"에 의해 측정된다. 시트 저항은 적어도 표면 부하 밀도, 나노구조들의 크기/형태들, 및 나노구조 성분들의 고유 전기 속성의 함수이다. 본 명세서에 사용된 바와 같은, 얇은 막은 그것이 108 ohms/sq보다 높지 않은 시트 저항을 가진다면 도전성인 것으로 고려된다. 바람직하게는, 시트 저항은 104 ohms/sq, 3,000 ohms/sq, 1,000 ohms/sq 또는 350 ohms/sq, 또는 100 ohms/sq보다 높지 않다. 통상적으로, 금속 나노구조들에 의해 형성된 도전성 네트워크의 시트 저항은 10 ohms/sq에서 1000 ohms/sq까지, 100 ohms/sq에서 750 ohms/sq까지, 50 ohms/sq에서 300 ohms/sq까지, 100 ohms/sq에서 500 ohms/sq까지, 또는 100 ohms/sq에서 250 ohms/sq까지, 또는 10 ohms/sq에서 300 ohms/sq까지, 10 ohms/sq에서 50 ohms/sq까지, 또는 1 ohms/sq에서 10 ohms/sq까지의 범위들에 있다. 본 명세서에 설명된 광-전기 디바이스들에 대해, 시트 저항은 통상적으로 20 오옴/스퀘어 미만, 또는 15 오옴/스퀘어 미만, 또는 10 오옴/스퀘어 미만이다.
광학적으로, 나노구조-기반 투명 도체들은 가시 영역(400nm 내지 700nm)에서의 높은 광 투과율을 가진다. 통상적으로, 투명 도체는 광 투과율이 70% 이상, 또는 보다 통상적으로 가시 영역에서 85% 이상일 때 광학적으로 투명한 것으로 간주된다. 보다 바람직하게는, 광 투과율은 90% 이상, 93% 이상, 또는 95% 이상이다. 본 명세서에 사용된 바와 같이, 달리 특정되지 않는다면, 도전성 막은 광학적으로 투명하다(예로서, 투과율에서 70% 이상). 따라서, 투명 도체, 투명 도전성 막, 층 또는 코팅, 도전성 막, 층 또는 코팅, 및 투명 전극이 상호 교환 가능하게 사용된다.
일반적으로, 나노구조 층의 두께는 10nm 및 1000nm 사이 및 몇몇 실시예들에서, 20nm 및 200nm 사이에 있다. 몇몇 실시예들에서, 두께는 70nm 및 130nm 사이에 있으며, 일 실시예에서, 나노구조 층의 두께는 100nm이다.
코팅 층
다양한 실시예들에서, 코팅 층은 절연 재료를 포함하며 약 440nm 내지 700nm 사이에서와 같은, 실질적으로 투명한 하나 이상의 부분들을 가질 수 있다. 비-제한적인 예들은 수지들, 중합체들 등을 포함한다. 코팅 층은 아크릴, 우레탄 아크릴레이트, 또는 에폭시 아크릴레이트와 같은 UV-경화 수지일 수 있다. 또는 그것은 에폭시 또는 실리콘과 같은, 열 경화형 수지일 수 있다. 또는 그것은 열가소성 수지, 즉 저장 및 동작 상태들 하에서 고체이지만, 가열에 의해 용해되거나 또는 용제에 용해될 수 있는 비-가교된 고 분자량 중합체일 수 있다. 몇몇 실시예들에서, 도전성 재료는 코팅 층에 형성된다.
코팅 층은 오버코트(overcoat)와 같이, 플로우 가능 재료로부터 형성될 수 있으며, 몇몇 실시예들에서 재료를 경화시키기 위해 하나 이상의 경화 또는 굽기(baking) 단계를 요구할 수 있다. 코팅 층은 코팅 층이 나노구조 층 상에서 경화되거나 또는 건조되도록 나노구조 층 상에 형성될 수 있다. 다른 실시예들에서, 코팅 층은 예로서 라미네이션 프로세스에 의해, 나노구조 층에 결합되는 선재(pre-existing) 막이다.
몇몇 실시예들에서, 코팅 층의 하나 이상의 층들은 눈부심-방지 및/또는 반사-방지 코팅으로서 기능한다. 본 명세서에 언급된 바와 같은 경화는 가교에 의해서와 같이, 코팅 층으로 하여금 고체 재료를 형성하게 하는 임의의 경화 프로세스를 포함할 수 있다. 비제한적인 예들은 가시 또는 자외선(UV) 광, 전자 빔들, 열 경화 등으로 코팅 층 재료를 조사하는 것을 포함한다.
일반적으로, 코팅 층은 나노구조 층을 손상시킬 수 있는 환경 인자들로부터 나노구조 층을 보호하는 것과 같이, 기판 및/또는 나노구조 층을 기계적으로 및/또는 화학적으로 보호할 수 있다. 이와 관련하여, 코팅 층의 하나 이상의 층들은 나노구조 층의 경도보다 큰 경도를 가질 수 있다. 몇몇 실시예들에서, 코팅 층은 2H 내지 5H 사이의 연필 경도를 가질 수 있으며, 일 실시예는 3H이다. 코팅 층은 또한 그 안에 용해되거나 또는 부유된 액체들, 가스들, 및 물질들이 환경으로부터의 나노구조 층과 접촉하게 될 수 있는 속도를 감소시키는, 화학적 배리어로서 작용할 수 있다.
코팅 층은 하나 이상의 층들로 형성될 수 있다는 것이 이해될 것이다. 각각의 층은 상이한 재료로 형성될 수 있고, 상이한 두께를 가지며, 코팅 층의 다른 층들과 상이한 프로세스에 의해 형성될 수 있다.
기판
기판은 하나 이상의 절연 및/또는 도전성 재료들을 포함할 수 있으며 몇몇 실시예들에서 약 440nm 내지 700nm 사이에서와 같은, 실질적으로 투명한 하나 이상의 부분들을 가질 수 있다. 기판은 단단할 수 있으며, 비-제한적인 예들은 유리, 폴리카보네이트들, 아크릴들 등을 포함한다. 다른 실시예들에서, 기판은 잘 구부러질 수 있으며, 비-제한적인 예들은 중합체들, 폴리에스테르들(예로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에스테르 나프탈레이트, 및 폴리카보네이트), 폴리올레핀들(예로서, 선형, 분기된, 및 순환적 폴리올레핀들), 폴리비닐들(예로서, 폴리염화비닐, 폴리염화비닐리덴, 폴리비닐아세탈들, 폴리스틸렌, 폴리아크릴레이트들 등), 셀룰로오스 에스테르 기재들(예로서, 트리아세틸 셀룰로오스, 셀룰로오스 아세테이트), 폴리에테르술폰과 같은 폴리술폰들, 폴리이미드들, 실리콘들 및 다른 종래의 공중합체 막들을 포함한다. 일 실시예에서, 기판은 편광기(polarizer)이다. 일 실시예에서, 기판은 이상에서 설명된 것과 같이 코팅 층과 동일한 재료일 수 있으며, 코팅 층을 참조하여 본 명세서에 설명된 바와 같이 그것을 통해 연장된 접촉들을 더 포함할 수 있다.
도전성 플러그들
본 명세서에 사용된 바와 같은, 도전성 플러그는 일반적으로 코팅 층의 두 개의 표면들을 스패닝하는 하나 이상의 전기적 도전성 특징부들을 나타낸다. 도전성 플러그들은 적어도 부분적으로 전기를 전도하도록 구성된 하나 이상의 재료들로 형성된다. 몇몇 실시예들에서, 플러그들의 도전성 재료는 금속성인 재료로 형성된다. 적절한 금속들은 이에 제한되지 않지만, 은, 금, 구리, 니켈, 금-도금 은, 백금 및 팔라듐을 포함한다. 도전성 재료는 또한 탄소 또는 흑연(탄소의 동소체)과 같은 비-금속일 수 있다.
이하에 설명될 바와 같이, 도전성 플러그들은 코팅 층에 제공될 때 액체, 페이스트와 같은 반-액체, 또는 고체 형태일 수 있다. 고체 형태일 때, 도전성 플러그들은 임의의 형태 또는 기하학적 구조일 수 있다. 몇몇 실시예들에서, 도전성 플러그들은 특정한 기하학적 형태, 비-제한적인 예들로서 구형, 원통형, 직사각형 등으로 형성된다. 도전성 플러그들이 페이스트 형태로 도포되며 이하에 설명될 바와 같이 코팅 층에서의 보이드를 채우기 위해 사용될 때, 도전성 플러그들은 보이드의 형태를 부분적으로 또는 완전히 채울 수 있다. 일 실시예에서, 도전성 플러그는 보이드를 채우지 않으며 오히려 보이드의 둘레에서 코팅 층의 단면 표면들을 따라 연장된다. 일 실시예에서, 도전성 플러그들은 이 기술분야에 잘 알려진 바와 같이 각각의 단부에서 도전성 접촉들을 가진 종래의 가요성 커넥터들이다. 가요성 커넥터들은 나노구조 층과 전기 연통하는 제 1 접촉 및 코팅 층의 외부 표면에 근접하여 노출되는 제 2 접촉을 포함할 수 있다. 가요성 커넥터에 대한 비-제한적인 예들은 가요성 인쇄 회로들, 와이어들, 스프링들 등을 포함한다.
이상에서 기재된 바와 같이, 도전성 플러그들의 크기는 도전성 플러그들의 외부 표면의 일 부분이 코팅 층으로부터 노출되도록 하기 위해 코팅 층의 두께에 의존할 수 있다. 이상에서 기재된 바와 같이, 플러그들의 외부 표면은 코팅 층의 외부 표면을 넘어 연장되고, 코팅 층의 외부 표면으로 플러싱되거나, 또는 플러그의 외부 표면의 일 부분이 코팅 층에 의해 커버되지 않은 채로 있는 한 코팅 층의 외부 표면 아래에 머무를 수 있다.
플러그들은 코팅 층 전체에 걸쳐 랜덤하게 분포되거나 또는 미리 결정된 위치들에 분포될 수 있다. 몇몇 실시예들에서, 플러그들에 대한 미리 결정된 위치를 표시하기 위해 접촉 영역이 코팅 층에 형성될 수 있다. 도 5는 구조(500)가 하나 이상의 도전성 플러그들(204)에 대한 미리 결정된 위치를 표시하는 코팅 층(102)의 표면 상에 형성된 하나 이상의 접촉 영역들(310)을 더 포함한다는 점을 제외하고, 도 4에서의 구조(400)와 유사한 구조(500)를 예시한다. 접촉 영역(310)은 임의의 형태 또는 크기일 수 있으며 하나 이상의 도전성 플러그(204)가 각각의 접촉 영역(310)에 제공될 수 있다. 각각의 접촉 영역 내에서의 플러그들의 위치는 규칙적이거나 또는 불규칙적일 수 있으며, 또한 미리 결정되거나 또는 랜덤일 수 있다. 일 실시예에서, 접촉 영역(310)은 1mm2 이상이며 3개 이상의 도전성 플러그들(204)이 각각의 접촉 영역(310)에 부가된다. 다른 실시예에서, 접촉 영역(310)은 도전성 플러그들(204)의 크기의 비이며, 접촉 영역(310)은 개개의 도전성 플러그들(204)보다 1 내지 1,000,000배 이상 사이에 있을 수 있다. 예를 들면, 일 실시예에서, 접촉 영역(310)과 동일한 크기인 단일 플러그(204)가 있으며, 다른 실시예에서, 5㎛으로 측정되며 1cm2인 접촉 영역에 걸쳐 분포되는 복수의 플러그들이 있다.
코팅 층에 도전성 플러그들을 형성하는 것
이상에서 논의된 바와 같이, 구조는 접지 또는 전기 회로와 같은, 다른 구성요소에 나노구조 층에서의 나노구조들을 전기적으로 결합하도록 구성되는 코팅 층에 형성된 하나 이상의 도전성 플러그들을 포함할 수 있다. 이러한 결합은 직접적일 수 있거나, 또는 접촉될 회로 또는 접지 및 도전성 플러그의 표면과 접촉하는 다른 도전 부재를 통할 수 있다.
코팅 층에서의 도전성 플러그들의 수 및 그 안에서의 분포는 변할 수 있다. 일 실시예에서, 도전성 플러그들의 수는 계속해서 구조에 대한 가시 영역(즉, 400nm 내지 700nm)에서의 적절한 광 투과가 투명하도록 허용하는 임의의 양이다. 일 실시예에서, 코팅 층 및 도전성 플러그들의 조합은 전체로서 나노구조 층의 광 투과와 실질적으로 유사한 광을 투과시킬 수 있을 것이다. 다른 실시예들에서, 조합의 광 투과는 전체로서 계층화된 구조가 실질적으로 광학적으로 투명하도록 가시 광이 계층화된 구조를 통해 투과되도록 허용하는 임의의 양일 수 있다. 따라서, 몇몇 실시예들에서, 조합의 광 투과율은 나노구조 층의 광 투과율을 실질적으로 초과하거나 또는 제한할 수 있다. 예를 들면, 일 실시예에서, 도전성 플러그들은 구조의 둘레를 따라 분포되며, 그에 의해 중심 부분이 적절히 투명한 채로 있으면서 둘레에서의 구조의 투명도를 제한할 수 있다. 도전성 플러그들의 크기 및/또는 양은 구조의 투명도를 감소시킬 수 있다는 것이 이해될 것이다.
몇몇 실시예들에서, 도전성 플러그들(204)은 먼저 코팅 층(102)에 보이드들(402)을 형성하고 나중에 도전성 재료(404)로 보이드들(402)의 일 부분 또는 전부를 채움으로써 코팅 층(102)에 부가되며 그에 의해 도 6a 및 도 6b에서의 구조(600)에 도시된 바와 같은 도전성 플러그들(204)을 형성한다. 구조(600)는 구조(600)에서의 도전성 플러그들(204)이 코팅 층에서의 보이드들(402)을 채움으로써 형성된다는 점을 제외하고, 도 4에서의 구조(400)와 유사하다. 보이드들(402)을 형성하는 다양한 기술들이 이하에 보다 상세히 설명될 것이다. 몇몇 실시예들에서, 보이드들(402)은 코팅 층(102)의 접촉 영역들(310)(도 5)에 형성되는 반면, 다른 실시예들에서, 보이드들(402)은 코팅 층(102)의 외부 표면(104) 전체에 걸쳐 형성된다. 도 6a에 의해 도시된 바와 같이, 코팅 층에 형성된 보이드들(402)은 이하의 도전성 막 또는 나노구조 층(110)의 표면 영역을 노출시키는 코팅 층(102)의 두께를 통해 연장된다. 보이드들은 임의의 종횡비를 가질 수 있으며, 보이드들의 폭은 코팅 층의 두께와 유사하고, 그보다 훨씬 더 크거나, 또는 훨씬 더 작을 수 있다. 일 실시예에서, 나노구조 층의 노출된 표면 영역은 접촉 영역의 1% 미만이다.
이상에서 기재된 바와 같이, 다양한 기술들이 코팅 층에 보이드들을 형성하기 위해 사용될 수 있다. 일 실시예에서, 코팅 층은 습식 증착 또는 코팅 프로세스 동안 형성된다. 습식 증착 프로세스 동안 나노구조 층으로 코팅 층 재료를 증착할 때, 디웨팅(dewetting)이 발생할 수 있으며, 그에 의해 코팅 층에 보이드들을 생성한다. 보이드들의 적어도 몇몇은 나노구조 층의 표면 영역을 노출시킬 수 있다. 몇몇 실시예들에서, 디웨팅은 코팅 층에 보다 많은 보이드들을 생성하기 위해 촉진된다. 일반적으로 디웨팅은 코팅 층에 대한 보다 높은 표면 장력 용제 및 코팅 층이 형성되는 나노구조 층에 대한 보다 낮은 표면 에너지의 사용에 의해 촉진된다. 디웨팅의 정도는 부가적으로 코팅 층 용액의 점성 및 건조율에 의해 제어될 수 있다. 디웨팅 스폿(spot)들의 수는 또한 디웨팅을 위한 핵생성처들, 또는 코팅 층이 도포되기 전에 도전성 층 표면상에서의 이러한 입자들의 배치로서 동작하는 입자들의 코팅 층 용액에서의 포함에 의해 선택적으로 제어될 수 있다.
다른 실시예에서, 보이드들은 인쇄 프로세스 동안 코팅 층에 형성되며, 본 명세서에서 보이드들은 코팅 층의 접촉 영역들에서와 같은, 특정한 위치들에서의 코팅 층에서 만들어진다. 스크린, 잉크젯, 플렉소그래픽, 그라비어, 패드, 오프셋, 그라비어 오프셋, 또는 역 오프셋 인쇄와 같은, 임의의 적절한 인쇄 방법이 사용될 수 있다. 유리하게는, 인쇄는 통계적으로, 충분한 표면 접촉들이 접촉 영역 내에서 만들어질 수 있음을 보장하기 위해 패턴에 따라 보이드들을 제공할 수 있다. 유사하게는, 보이드들은 미리 결정된 영역들에서 만들어질 수 있다. 다른 실시예에서, 코팅 층은 제거 가능한 플러그들을 갖고 코팅 층을 형성함으로써 그 안에 보이드들을 갖도록 형성된다. 즉, 코팅 층 재료는 나노구조 층 상에 코팅 층 재료를 코팅하거나 또는 증착하기 전에 제거 가능한 플러그들과 혼합될 수 있다. 이와 관련하여, 코팅 층 재료가 형성됨에 따라, 제거 가능한 플러그들은 코팅 층 재료 전체에 걸쳐 랜덤하게 분포된다. 일단 코팅 층 재료가 UV 경화, 열 경화 또는 건조에 의해서와 같이, 가교되거나 또는 경화된다면, 제거 가능한 플러그들은 코팅 층에 보이드들을 생성하기 위해, 용해에 의해서와 같이, 제거될 수 있다. 제거 가능한 플러그들은 흔히 코팅액들(에스테르들, 케톤들, 방향족들, 불화 및 염화 용제들, 및 알코올들과 같은)에 사용된 유기 용제들에서의 용해도를 제한하는, 수용성 중합체들을 포함할 수 있다. 예를 들면, 하이드록시프로필 메틸 셀룰로오스와 같은 비-이온 중합체, 또는 카복시메틸 셀룰로오스 또는 폴리(아크릴 산)와 같은 이온 중합체가 제거 가능한 플러그로서 사용될 수 있다. 수용성 중합체들은 고체 입자 분산액을 형성하기 위해, 분무 건조, 연마, 또는 밀링과 같은 방법에 의해 원하는 입자 크기를 갖고 이전에 준비된, 건조된 입자들의 형태로 오버코트 용액에 부가될 수 있다. 입자 크기는 오버코트의 의도된 건조 막 두께와 비교가능하거나 또는 그보다 커야 하며, 따라서 코팅이 건조될 때, 플러그들은 오버코트의 외부 표면을 넘어 연장된다. 대안적으로, 수용성 중합체들은 계면활성제의 혼합 및 부가를 통해 역 유화 또는 역 현탁(비수성 코팅 용재에 부유된 마이크론-미만 내지 마이크론 직경 수성 액적(droplet)들)으로 형성되는, 수성 중합체 용액의 형태로 오버코트 용액에 부가될 수 있다. 건조 동안 물의 제거는 이들 액적들의 고체화 및 플러그들의 형성을 이끈다. 유기 용제들에서의 제한된 용해도를 가진 저 분자량 수용성 물질은 중합체, 예를 들면, 자당과 같은 탄수화물 대신에 사용될 수 있다. 제거 가능한 플러그가 수용성 중합체로 이루어진다면, 플러그는 바람직하게는 제거 가능한 플러그를 용해시키기 위해 물을 갖고 헹굼으로써 건조 오버코트로부터 제거된다.
수용성 중합체들은 플러그들을 제거하기 위해 사용된 용해 유체로서 물을 이용해 제거 가능한 플러그들로서 선호되지만, 다른 유형들의 중합체들 또는 저 분자량 물질들(물 또는 유기 용제들을 포함한)이 또한, 그것들이 코팅액의 주요 부분과 혼합되지 않는 한 사용될 수 있으며, 선택적으로 용해 또는 증발에 의해 건조된 및 경화된 코팅으로부터 제거될 수 있다.
이 기술분야의 숙련자들에게 명백할 바와 같이, 만들어진 접촉 영역들에서의 보이드들은 레이저 삭마, 플라즈마 처리, 화학적 에칭, 또는 스크레이핑, 연삭, 커팅 등과 같은 기계적 프로세스와 같은 다른 기술들에 의해 처음에 연속적인 코팅 층에 형성된다. 이들 경우들의 모두에서, 코팅 층은 처음에 보이드들 또는 보이드들의 전구체들을 포함하지 않을 수 있으며 코팅 층 재료는 선택적으로 접촉을 허용하기 위해, 화학적, 물리적, 또는 열적 자극들의 국소적 인가에 의해 접촉 영역으로부터 제거된다. 또 다른 실시예에서, 코팅 층은 코팅 층의 부분들이 광에 노출될 때, 이들 부분들이 용해 가능해질 수 있도록 감광성일 수 있다. 코팅 층이 예로서, 라미네이션에 의해 나노구조 층에 도포되는 선재 고체 막 재료를 포함한다면, 코팅 층에서의 보이드들(홀들)은 상기 프로세스들 중 임의의 것에 의해 그것의 적용 이전에 형성될 수 있다. 펀칭 프로세스에 의한 또는 레이저 드릴링에 의한 홀들의 형성이 선호된다.
도 6b에 도시된 바와 같이, 일단 코팅 층(102)에 보이드들(402)이 형성된다면, 보이드들(402) 중 하나 이상은 도전성 플러그들(204)을 형성하기 위해 도전성 재료(404)로 완전히 또는 부분적으로 채워질 수 있다. 도전성 플러그들(204)이 나노구조 층(110) 또는 도전성 막과 같은 다른 도전성 특징부에 결합되며 나노구조 층(110)에서의 하나 이상의 도전성 구조들과 전기 연통하여 위치되도록 구성된다는 것이 이해될 것이다. 이상에서 기재된 바와 같이, 도전성 재료는 액체, 반-액체, 또는 고체 형태일 수 있으며 하나 이상의 나노입자들을 포함할 수 있다. 일 실시예에서, 도전성 재료는 Ag 페이스트이다. 몇몇 실시예들에서, 임의의 수의 보이드들은 형성된 많은 보이드들 중 단지 하나만이 도전성 재료로 채워지는 것을 포함하여, 표면 접촉들을 수립하기 위해 채워질 수 있다는 것이 이해될 것이다.
일 실시예에서, 도전성 플러그들은 나노구조 층 상에 코팅 층을 증착하기 전에 코팅 층 재료에 부가된다. 즉, 도전성 플러그들은 액체 형태로 있는 동안 코팅 층 재료에 부가된다. 코팅 층 재료가 코팅되거나 또는 나노구조 층의 표면 상에 형성됨에 따라, 도전성 플러그들은 표면에 걸쳐 랜덤하게 분포된다. 예를 들면, 도전성 플러그들은 코팅액과 혼합되는 전기적 도전성 입자들로 이루어질 수 있다.
다른 실시예들에서, 도전성 플러그들은, 코팅 층 증착 후 코팅 층 재료가 부드럽거나 또는 변위 가능한 동안에 코팅 층에 부가된다. 일 실시예에서, UV 경화, 열 경화, 건조 등에 의해서와 같이, 코팅 층을 경화시키기 전에, 도전성 플러그들이 코팅 층에 부가된다. 도전성 플러그들은 높은 높이로부터 플러그들을 떨어뜨림으로써, 또는 노즐로부터의 사출과 같은, 몇몇 다른 수단에 의해 코팅 층에 대해 투사됨으로써 중력과 같은, 인가된 힘을 이용해 부가될 수 있거나, 또는 코팅 층 재료보다 더 밀도가 높을 수 있고 그에 따라 일단 코팅 층 재료와 접촉하여 위치된다면 코팅 층 재료를 변위시킬 수 있다. 일 실시예에서, 플러그들은 도포기 또는 다른 수단에 의해서와 같이, 코팅 층의 적어도 일 부분을 통한 힘으로 푸싱된다. 다른 실시예에서, 전기 또는 자기 장이 플러그들에 힘을 인가하기 위해 사용된다. 일 실시예에서, 계층화된 구조에 코팅 층을 도포한 후 그러나 코팅 층을 완전히 경화시키기 전에, 계층화된 구조가 저장되거나 또는 그렇지 않다면 계층화된 구조에 도전성 플러그들을 포함하며 코팅 층을 완전히 경화시키기 전에 27 주들까지 동안 어딘가를 위해 추가로 프로세싱되지 않는다. 이것은 유리하게는 계층화된 구조가 제 1 제조 프로세스에서 코팅되도록 그리고 도전성 플러그들이 전체적으로 별개의 제조 프로세스에서 계층화된 구조에 부가되도록 허용한다.
특정한 실시예들에서, 오버코트는 리플로우 가능 중합체이다. 본 명세서에 사용된 바와 같은, "리플로우 가능 중합체"는 특정한 온도 및/또는 압력 이상에서 잘 휘어지게 되지만, 냉각 또는 압력의 방출시 고체 상태로 되돌아갈 수 있는 임의의 열가소성 중합체 또는 공중합체를 나타낸다. 리플로우 가능 중합체는 또한 용제에 의해 연화되거나 또는 용해될 수 있으며, 용제가 제거될 때 고체 상태로 되돌아간다. 리플로우 가능 중합체들은, 제한 없이, 폴리아크릴레이트, 폴리아미드, 폴리에틸렌, 폴리비닐 아세테이트, 폴리부틸렌 테레프탈레이트, 폴리에스테르들, 폴리카보네이트, 폴리이미드, 폴리우레탄 등을 포함한다.
선호된 리플로우 가능 중합체는 폴리(메틸 메타크릴레이트)(PMMA)이다. PMMA는 많은 유기 용제들에 의해 또는 약 100℃의 온도 이상에서 광범위하게 이용 가능하며, 비교적 저렴하고, 투명하며, 리플로우 가능하고, 은 나노와이어들에 대한 환경 보호를 제공한다. 리플로우 가능 오버코트로서 사용될 수 있는 다른 중합체들의 예들은 Dianal Americal, Inc.로부터 이용 가능한 Dianal MB 2752 및 예를 들면, 디아세톤 알코올에 용해될 수 있는, Momentive Specialty Chemicals Inc.로부터 이용 가능한 EPON 2002(비스페놀 A/에피클로로하이드린 에폭시 수지에 기초한 분체 도료용 수지)와 같은 용해된 분체 도료용 수지들을 포함한다.
리플로우 가능 오버코트는 바람직하게는 0.2 내지 3㎛의 두께 범위에 있다. 예를 들면, 접촉이 은 페이스트에 의해 리플로우 가능 오버코트를 통해 나노와이어 층에 대해 이루어진다면, 리플로우 가능 오버코트는 은 페이스트 용제에 의해, 또는 열 또는 압력과 조합한 용제에 의해 연화되거나 또는 용해될 수 있어서, 페이스트에서의 Ag 입자들로 하여금 오버코트를 완전히 관통하며 기본 나노와이어 층과의 접촉을 이루도록 하기 위해 오버코트에서의 충분한 흐름을 제공한다. 접촉이 이방성 도전성 막(ACF) 접합에 의해 이루어진다면, 리플로우 가능 오버코트는 ACF 접합에 수반된 열에 의해 용해되며 ACF 입자들은 기본 나노와이어 층과의 접촉을 이루기 위해 압력 하에서 용해된 오버코트를 관통할 수 있다. 리플로우 가능 오버코트는 또한 전기 접촉이, 심지어 매우 작은 접촉 패드 크기들에 대해, 매우 낮은 접촉 저항을 갖고 은 페이스트 또는 ACF에 의해 이루어지도록 허용한다.
리플로우 가능 오버코트들은 제한 없이, 스핀 코팅, 슬롯 염료 코팅, 스크린 인쇄, 잉크젯 인쇄, 그라비어 인쇄, 플렉소그래픽 인쇄, 역 오프셋 인쇄 및 전달 막 방법들을 포함하는 임의의 코팅 또는 인쇄 방법들을 사용하여 도포될 수 있다. 오버코트로서 PMMA를 도포할 때, 그럴 필요는 없지만, 알코올들과 혼합될 수 있는 에스테르들, 케톤들, 방향족들과 같은 유기 용제에 PMMA를 용해시키는 것이 바람직하다. 몇몇 실시예들에서, PMMA는 도포 전에 프로필렌 글리콜 메틸 에테르 아세테이트("PGMEA") 또는 메틸 에틸 케톤("MEK")과 조합될 수 있다.
리플로우 가능 오버코트가 나노와이어 도전성 층 상에서 사용된다면, 오버코트 및 도전성 층 사이에서의 접착을 개선하는 것이 유리할 수 있다. 몇몇 실시예들에서, 이러한 접착은 오버코트 또는 나노와이어 층 중 하나에 접착 촉진제들을 포함함으로써 개선될 수 있다. 일 실시예에서, 접착은 나노와이어 층에 사용된 하나 이상의 결합제 재료들을 위한 가교제의 부가에 의해 개선될 수 있다. 예를 들면, 그리고 제한 없이, 셀룰로오스 에스테르 또는 다른 중합체가 나노와이어 층에 사용된다면, 셀루로오스 에스테르 또는 다른 중합체를 위한 가교제가 오버코트에 부가될 수 있다. 일 실시예에서, HPMC는 나노와이어 층에 결합제로서 포함되며 Bayer Materials Science로부터의 Desmodur BL3175A와 같은 블록화된 폴리이소시아네이트(메틸 에틸 케톤 옥심을 갖고 블록화된, 헥사메틸렌 디이소시아네이트의 삼합체)가 리플로우 가능 오버코트에 부가된다. 일 실시예에서, PMMA 리플로우 가능 오버코트가 사용되며 BL3175A가 PMMA에 대하여 약 2% 더 높은 레벨로 오버코트에 부가되고 오버코트는 150℃에서 약 15분 이상 동안 경화된다. 이러한 오버코트는 블록화된 폴리이소시아네이트 또는 다른 접착 촉진제들 없는 PMMA 오버코트와 비교할 때 나노와이어 층에 대한 개선된 접착을 보인다. 다른 실시예들에서, 다른 블록화된 또는 블록화되지 않은 폴리이소시아네이트들, 블록화된 또는 블록화되지 않은 멜라민들, UV 경화 가능한 수지들 및 에폭시 화합물들과 같은 다른 HPMC 가교제들이 사용될 수 있다. 일 실시예에서, UV 경화 가능한 수지는 Addison Clearwave Coatings, Inc.로부터의 HC-5619 UV-경화 가능한 하드 코트를 포함한다. 멜라민계 가교제의 일 예는 상호 Cymel® 327의 벨기에의 Cytec Surface Specialties SA/NV로부터 이용 가능하다. 다른 실시예에서, Dianal MB 2752는 가교제로서 Desmodur BL3175A와 함께 사용된다.
다른 실시예들에서, 촉매들이 또한 가교 반응 속도를 증가시키고 및/또는 요구된 경화 온도를 낮추기 위해 오버코트에 포함될 수 있다. 일 실시예에서, 이러한 촉매는 디부틸틴디라우레이트를 포함한다. 다른 실시예에서, Momentive Specialty Chemicals, Inc.로부터 이용 가능한, Epon 2002가 리플로우 가능 코팅 층을 형성하기 위해 EPIKURE P 101(EPON 2002를 위한 이미다졸 계 경화제)과 조합될 수 있다.
전이 에스테르화에 의해서와 같이, 인터페이스에서의 HPMC 및 PMMA 사이에 직접 화학 반응을 야기할 시약들이 또한 포함될 수 있다. 예시적인 전이 에스테르화 촉매들은 주석 화합물들(디부틸틴디라우레이트 또는 디부틸틴 산화물) 및 DuPont로부터의 디조르(Tyzor) 화합물들과 같은 티탄산염들을 포함한다.
기판에 대한 나노와이어 층의 접착을 개선할 접착 촉진제들이 또한 오버코트 또는 나노와이어 층 자체 내에 포함될 수 있다. 일 실시예에서, 기판이 유리이면, 실란 커플링제들이 사용될 수 있다. 커플링제들이 처음에 오버코트에 포함된다면(복잡도를 증가시키거나 또는 나노와이어의 층의 성능을 감소시키는 것을 회피하기 위해), 그것들은 경화 프로세스 동안 오버코트 밖으로 및 나노와이어 층을 통해 기판으로 확산되며 기판 및 나노와이어 층 사이에 접합을 형성할 수 있다.
다른 실시예들에서, PMMA는 나노와이어 층에 대한 리플로우 가능 오버코트에 포함되지 않을 수 있다. 일 실시예에서, 오버코트는 하나 이상의 다른 단위체들(즉, 공-단량체)을 가진 메틸 메타크릴레이트의 공중합체를 포함할 수 있다. 비닐 기를 가진 임의의 공-단량체는 메틸 메타크릴레이트와의 공-중합체들을 형성할 수 있다. 비닐 기 외에, 공-단량체들은 하나 이상의 반응 작용기들을 포함할 수 있다. 공중합체화 후, 반응 작용기들은 공중합체 오버코트로 통합된다. 반응 작용기들은 HPMC 또는 다른 셀룰로오스 에스테르의 하이드록시기들과 같은, 나노와이어 결합제의 성분들에서 작용기들에 보다 쉽게 반응될 수 있다. 대안적으로 또는 더불어, 공중합체의 반응 작용기들은 오버코트 내에서 가교할 수 있다. 반응 작용기들의 예들은 하이드록시기, 카복실산, 아미노, 글리시딜 등일 수 있다.
특정한 실시예들에서, 리플로우 가능 오버코트는 하나 이상의 유형들의 아크릴레이트 단위체 및/또는 공-단량체에 기반한 중합체 또는 공중합체이다. 아크릴레이트 단위체 또는 공-단량체는 다음의 식에 의해 표현될 수 있다:
Figure pct00001
여기에서, R1은 수소 또는 알킬이고,
L은 직접 결합, 알킬렌 사슬, (즉, -(CH2)n-, 여기에서 n은 1 내지 10이다), 또는 알킬렌 산화물 사슬(즉, -(CH2)m-O)n-, m은 1 내지 10이고 n은 1 내지 10이다)이다;
R2는 수소, 수산기, 아미노(모노-, 디-치환 아미노), 글리시딜, 알킬(치환되거나 또는 치환되지 않은), 및 아릴(치환되거나 또는 치환되지 않은)이다. 치환기들은 할로, 수산기, 알킬, 아미노, 아릴, 니트로, 사이아노, 할로알킬 등일 수 있다.
일 실시예에서, 공-단량체는 하이드록시 메타크릴레이트(HEMA)와 같은 하이드록시 작용 단위체, 메타크릴 산과 같은 카복실레이트 작용 단위체, 디에틸아미노 에틸 메타크릴레이트와 같은 아미노 단위체, 또는 글리시딜 메타크릴레이트와 같은 에폭시 단위체일 수 있다. 다양한 커플링제들이 HPMC에서의 하이드록시 기들 또는 다른 결합제 중합체에서의 상이한 반응 기를 가진 이들 작용 기들의 각각에 반응하기 위해 사용될 수 있다. 부가적으로, 결합 반응 없이도, HPMC 하이드록시 기들과의 공단량체의 비-공유 상호작용들이 수소 결합 상호작용들을 통해서와 같이, 접착을 적절히 개선하기 위해 충분할 수 있다.
다른 실시예들에서, 코팅 층 재료는 도전성 플러그들을 부가하기 이전에 경화될 수 있다. 예를 들면, 일 실시예에서, 코팅 층이 경화된 후, 코팅 층의 적어도 일 부분이 나중에 코팅 층으로 하여금 상기 설명된 바와 같이 도전성 플러그들을 삽입하기에 적합한 양만큼 충분히 유체가 되게 하는 열 및/또는 용제들에 노출될 수 있다. 또 다른 실시예에서, 도전성 플러그들은 그것들을 코팅 층에 부가하기 이전에 가열되거나 또는 용제에 노출될 수 있다. 가열되거나 또는 용제 침지되는 도전성 플러그는 코팅 층의 일 부분으로 하여금 도전성 플러그가 코팅 층과 접촉하여 위치되거나 또는 그것에 밀어붙여질 때 리플로우하게 하도록 구성될 수 있다. 이 실시예에서, 도전성 플러그들 힘은 도전성 플러그가 나노구조 층과 접촉하도록 코팅 층이 도전성 플러그를 수용하게 하는 것을 돕기 위해 인가될 수 있다.
도전성 플러그가, 플러그의 삽입을 허용하기 위해 이상에서 설명된 바와 같이 연화되는, 이전에 경화된 코팅 내로 삽입된 후, 코팅 층은, 코팅 층이 비-가교 가능한 열가소성 중합체인 경우 발생할 바와 같이, 용제의 제거 또는 온도의 낮춤에 의해 재-경화될 수 있다. 다른 실시예들에서, 코팅 층은 플러그들이 연화된 코팅 내로 삽입된 후 가교되며, 따라서 코팅 층은 경도, 접착력, 또는 화학적 저항을 개선한다. 이러한 유형의 프로세스를 위해 사용될 수 있는 적절한 코팅 재료들은 분체 도료, 섬유/수지 복합체들, 실란트들, 및 접착제들과 같은 도포들을 위해 흔히 이용 가능하며, 몇몇 예들에서 "B-스테이지" 또는 "B-스테이지 가능형" 수지들로서 알려져 있다. 이러한 목적을 위해 적합한 화학 물질들은 이에 제한되지 않지만, 아크릴레이트, 실리콘-에폭시, 실록산, 노볼락, 에폭시, 우레탄, 실세스퀴옥산, 또는 폴리이미드를 포함한다. 가교 단계는 열, 복사, 부가적인 화학적 자극들, 또는 이것들의 조합에 의해 성취될 수 있다. 예를 들면, 코팅 재료는 열-활성화된 가교 기능을 가진 고체 수지를 포함할 수 있고; 은 페이스트 접촉들은 가교 이전에 증착될 수 있으며, 가교는 은 페이스트 접촉들을 경화시키기 위해 사용된 동일한 가열 단계 동안, 또는 후속 가열 단계에서 성취될 수 있다. 대안적으로 가교는 전기적 접촉이 도전성 플러그들의 삽입에 의해 수립된 후 UV 복사에 대한 노출에 의해 성취될 수 있다.
이제 도 7로 가면, 본 개시의 일 실시예에 따른 구조의 코팅 층에 도전성 플러그들을 형성하기 위한 시스템(700)이 도시되어 있다. 시스템(700)은 다양한 프로세스 단계들을 통해 막 재료의 이동 웹(moving web)을 전달하기 위한 롤-대-롤 프로세싱 라인을 포함한다. 막 재료는 나노구조 층 및/또는 기판을 포함할 수 있다. 시스템(700)은 나노구조 층(110)의 제 1 표면(108) 상에 코팅 층(102)을 증착하기 위한 슬롯 다이 코팅 헤드(504)를 더 포함한다.
시스템(700)은 코팅 층(102)의 외부 표면(104)에 도전성 플러그(204)를 제공하도록 구성된 도전성 플러그 도포기(506)를 더 포함한다. 일 실시예에서, 도포기는 도전성 잉크 또는 페이스트의 액적들을 도포하기 위한 노즐을 포함한다. 웹의 모션에 대한 액적 증착의 타이밍을 제어함으로써, 도전성 플러그들은 원하는 간격을 갖고 또는 원하는 위치들의 세트에 위치될 수 있다. 노즐은 또한 웹에 걸쳐 횡 방향으로 이동될 수 있거나, 또는 하나 이상의 노즐들이 상이한 교차-웹 또는 하향-웹 위치들에서 사용될 수 있다. 노즐은 또한 도전성 플러그 재료의 연속적인 직선 또는 곡선 라인을 형성하기 위해 사용될 수 있다. 다른 실시예에서, 도전성 플러그는 예로서, 금속 디스크 또는 볼과 같은 고체 도전성 재료의 조각일 수 있으며, 도포기는 도전성 플러그(204)에 위치되고 힘을 인가한다. 예를 들면, 작은/얇은 금속 디스크들은, 개별적으로 이동 웹상에 위치될 수 있으며, 예를 들면, 픽 앤 플레이스(pick and place) 툴링 등을 사용하여, 여전히-부드러운 코팅 층을 관통하고 나노구조 층과 접촉하기 위해 그것에 밀어붙여질 수 있다. 몇몇 실시예들에서, 금속 디스크들은 중심 부분과 같은 일 부분이 나노구조 층과 접촉하며 코팅 층에 형성된 보이드의 측벽들을 따라 측면 부분들을 형성하도록 인가되는 힘으로 인해 변형된다. 이상에서 설명된 바와 같이, 도전성 플러그(204)는 플로우 가능한 코팅 층(102)을 변위시키며 그 사이에 나노구조 층(110) 또는 도전성 결합 재료와 물리적인 접촉을 이룬다. 예시된 실시예에서, 시스템(700)은 코팅 층을 경화시키도록 구성된 건조기(508) 및 UV 경화 램프(510)를 더 포함한다. 그러나, 코팅 층(102) 재료가 경화되게 하기 위해 사용된 기술의 유형(공기 건조를 포함한)은 코팅 층에 대해 사용된 재료의 유형에 의존할 것임이 이해될 것이다. 다른 실시예에서, 코팅 층(102)은 플러그가 나노구조 층 또는 이하의 도전성 결합 재료와 접촉하기에 충분히 코팅 층 재료를 변위시키는 한 플러그들을 부가하기 전에 건조 또는 UV 경화를 겪을 수 있다.
이제 도 8로 가면, LCD 디바이스(800)와 같은, 디스플레이의 개략도가 도시되어 있다. 백라이트(804)가 하부 기판(812)을 통해 광을 투사한다. 하부 기판(812)은 유리 기판, 편광기, 또는 그것의 조합일 수 있다. 복수의 제 1 투명 도체 스트립(strip)들(820)이 하부 기판(812) 및 제 1 정렬 층(822) 사이에 위치된다. 제 1 투명 도체 스트립들(820)은 도전성 나노구조 층을 형성할 수 있다. 각각의 투명 도체 스트립(820)은 데이터 라인(824)과 번갈아가며 나타난다. 제 1 정렬 층(822)은 코팅 층일 수 있으며 그 안에 형성된 하나 이상의 도전성 플러그(826)를 가진다.
스페이서(spacer)들(830)이 제 1 정렬 층(822) 및 제 2 정렬 층(832) 사이에 제공되며, 정렬 층들은 액체 결정들(836) 사이에 끼워 넣어진다. 제 2 정렬 층(832)은 코팅 층일 수 있으며 그 안에 형성된 하나 이상의 도전성 플러그(826)를 가진다. 복수의 제 2 투명 도체 스트립들(840)이 제 2 정렬 층(832) 상에 위치되며, 제 2 투명 도체 스트립들(840)은 제 1 투명 도체 스트립들(820)로부터 직각으로 배향된다.
제 2 투명 도체 스트립들(840)은 또한 패시베이션(passivation) 층(844), 컬러링된(colored) 매트릭스들(848), 최상부 유리 기판(850) 및 편광기(854)로 코팅될 수 있다. 투명 도체 스트립들(820, 840)은 패터닝되며 라미네이팅 프로세스에서 각각 하부 기판 및 정렬 층 상으로 전달된다. 종래에 이용된 금속 산화물 스트립들(ITO)과 달리, 어떤 비싼 증착 또는 에칭 프로세스들도 요구되지 않는다.
이제 도 9로 가면, 저항성 터치 스크린 디바이스(640)의 개략적인 예시가 도시되어 있다. 디바이스(640)는 하부 패널(642) 및 상부 패널(650)을 포함한다. 하부 패널(642)은 제 1 도전성 층(646)으로 코팅되거나 또는 라미네이팅된 제 1 기판(644) 및 제 1 코팅 층(647)을 포함하는 계층화된 구조를 포함한다. 제 1 코팅 층(647)은 그 안에 하나 이상의 도전성 플러그들(626)을 가진다. 상부 패널(650)은 제 1 기판(656) 상에 코팅되거나 또는 라미네이팅된 제 2 도전성 층(64) 및 제 2 코팅 층(655)을 포함하는 계층화된 구조를 포함한다. 제 2 코팅 층(655)은 그 안에 하나 이상의 도전성 플러그들(626)을 가진다. 단지 몇 개의 도전성 플러그들(626)만이 도시되지만, 제 1 및 제 2 코팅 층들(647 및 655)은 예시된 것보다 많은 도전성 플러그들을 포함할 수 있다는 것이 이해될 것이다.
상부 패널(650)은 하부 패널(642)로부터 대향되어 위치되며 디바이스(640)의 각각의 단부들에서 접착성 엔클로저들(652, 652')에 의해 그로부터 분리된다. 제 1 코팅 층(647)에서의 도전성 플러그들(626)의 표면은 스페이서들(660) 위에 부유될 수 있는 제 2 코팅 층(655)에서의 도전성 플러그들(626)의 표면에 접한다.
사용자가 상부 패널(650)을 터치할 때, 최상부 패널(650)에서의 제 2 코팅 층(655)의 도전성 플러그들(626) 및 하부 패널(642)에서의 제 1 코팅 층의 도전성 플러그들은 전기적으로 접촉하게 된다. 접촉 저항이 생성되며, 이것은 정전기장에서의 변화를 야기한다. 제어기(도시되지 않음)는 변화를 감지하며 실제 터치 좌표를 풀고, 이 정보는 그 후 운영 시스템에 전달된다. 도전성 플러그들(626)은 또한 또는 대안적으로 도전성 층들(626 및 654)을 외부 구동 회로에 연결하기 위해 사용될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 도전성 층들 중 하나 또는 양쪽 모두는 본 명세서에 설명된 바와 같은, 도전성 나노와이어 층들에 기초한다. 제 1 및 제 2 코팅 층들(647 및 655)의 표면은 각각 약 10 내지 1000 Ω/스퀘어, 보다 바람직하게는, 약 10 내지 500 Ω/스퀘어의 범위에서의 표면 저항을 가질 수 있다. 광학적으로, 상부 및 하부 패널들은 이미지들이 그것을 통해 투과하도록 허용하기 위해 높은 투과율(예로서, > 85%)을 가질 수 있다.
본 명세서에 설명된 나노구조들(나노와이어들) 및 나노구조 층들을 형성하기 위한 다양한 실시예들이 다음의 비-제한적인 예들에 의해 추가로 예시된다.
예들
예 1
은 나노와이어들의 합성
은 나노와이어들은 예로서, 나노레터들 2(2): 165 내지 168, 3002, Y. Sun, B. Gates, B. Mayers, 및 Y. Xia의 "소프트 용액 프로세싱에 의한 결정성 은 나노와이어들"에 설명된 "폴리올" 방법을 따르는 폴리(비닐 피롤리돈)(PVP)이 존재하는 상태에서 에틸렌 글리콜에 용해된 은 질산염의 환원에 의해 합성되었다. 공동-계류중이며 공유된 미국 특허 출원 번호 제11/766,552호에 설명된, 수정된 폴리올 방법은 종래의 "폴리올" 방법보다 더 높은 수율들로 보다 균일한 은 나노와이어들을 생산한다. 이러한 출원은 본 명세서에 전체적으로 참조로서 통합된다. 결과적인 나노와이어들은 주로 약 13㎛에서 약 17㎛까지의 길이들 및 약 34nm에서 약 44nm까지의 직경들을 가졌다.
예 2
도전성 나노구조들의 코팅 조성물의 표준 준비
금속 와이어들을 증착하기 위한 통상적인 코팅 조성물은 중량으로 0.0025% 내지 0.1% 계면활성제(예로서, 선호된 범위는 ZONYL® FSO-100에 대해 0.0025%에서 0.05%까지이다), 0.02%으로부터 4%까지의 점도 개선제(예로서, 선호된 범위는 하이드록시프로필 메틸셀룰로오스(HPMC)에 대해 0.02%에서 0.5%까지이다), 94.5%에서 99.0%까지의 용제 및 0.05%에서 1.4%까지의 금속 나노와이어들을 포함한다.
코팅 조성물은 기판상에 형성된 최종 도전성 막의 로딩 밀도의 인덱스인, 나노와이어들의 원하는 농도에 기초하여 준비될 수 있다.
코팅 조성물은 예를 들면, 공동-계류 중인 미국 특허 출원 번호 제11/504,822호에 설명된 방법들에 따라 기판상에 증착될 수 있다.
이 기술분야의 숙련자에 의해 이해되는 바와 같이, 다른 증착 기술들, 예로서, 좁은 채널에 의해 미터링된(metered) 퇴적 흐름, 다이 흐름, 경사면 상에서의 흐름, 슬릿 코팅, 그라비어 코팅, 마이크로그라비어 코팅, 비드 코팅, 딥 코팅, 슬롯 다이 코팅 등이 이용될 수 있다. 인쇄 기술들은 또한 패턴을 갖고 또는 없이 기판 상으로 잉크 조성물을 직접 인쇄하기 위해 사용될 수 있다. 예를 들면, 잉크젯, 플렉소인쇄 및 스크린 인쇄가 이용될 수 있다. 나노와이어들 사이에서의 상호작용들뿐만 아니라 유체의 점성 및 전단 행동이 증착된 나노와이어들의 분포 및 상호연결성에 영향을 미칠 수 있다는 것이 또한 이해된다.
분산된 예 1에 제조된 바와 같은 은 나노와이어들, 계면활성제(예로서, 트리톤(Triton)), 및 점도 개선제(예로서, 저 분자-량 HPMC) 및 물을 포함하는 샘플 도전성 나노구조 분산액이 준비된다. 최종 분산액은 약 0.4% 은 및 0.4% HPMC(중량으로)를 포함하였다. 이러한 분산액은 코팅액을 형성하기 위해 직접 광-산란 재료(예로서, 미립자 형태로)와 조합하여 사용(아무것도 타지 않거나 또는 희석된)될 수 있다. 대안적으로, 분산액은 코팅액을 형성하기 위해 광-산란 재료의 분산액과 조합될 수 있다.
예 3
두꺼운 열가소성 오버코트를 통한 ACF 접촉
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비되었다. 0.4 wt% 은 나노와이어들, 0.4% HPMC(Methocel K100), 및 250 ppm 계면활성제(트리톤 X100)를 포함하는 잉크가 준비되었다. 잉크는 1000 rpm으로 스핀 코팅하고, 90초들 동안 50℃로 건조하며, 90초들 동안 140℃로 구움으로써 투명 유리(Eagle XG)의 2” 평방 조각들로 코팅되었으며, 14 오옴/스퀘어의 시트 저항을 가진 코팅을 야기한다. PMMA(MW=120,000 gm/mol)는 30초들 동안 각각의 경우에서, 5%, 10%, 또는 15%의 농도로 PGMEA에 용해되며, 500 및 1000 rpm의 회전 속도들로 코팅되었다. 오버코트 층을 가진 샘플들은 90초들 동안 50℃로 건조되며, 그 후 용제를 제거하고 막을 어닐링하기 위해 10분들 동안 140℃에서 구워진다. 굽기 후, 오버코트는 단단하고, 고체의, 투명한 층을 형성한다. 비-접촉 기술에 의해 측정된 바와 같이, 오버코트를 도포한 후 시트 저항에서의 어떤 변화도 없지만; 오버코트를 도포한 후, 오버코트의 존재로 인해, 프로브들과의 도전성 층에 대한 전기적 접촉을 하는 것이 더 이상 가능하지 않았다. 상이한 농도/회전 속도 조합들에 대한 오버코트 두께는 유리 상에(나노와이어 층 없이) 유사한 PMMA 코팅들을 준비하며 KLA Tencor AlphaStep 조면계를 갖고 두께를 측정함으로써 결정되었다.
ACF 접합은 Sony CP8016K-45AC 이방성 도전 접착 테이프를 사용하여 행해진다. 테이프는 6 ㎛ 직경 고체 니켈 입자들을 포함한다. 접합 조건들은 182℃의 피크 온도, 피크 온도에서 10초들의 접합 시간, 및 3 내지 6 MPa에서의 압력(실험들 사이에서 가변적인)이었다. 접합은 패터닝되지 않은 오버코트/나노구조 막, 및 140 ㎛ 피치로 이격된 80 ㎛ 폭 접촉 패드들을 가진 가요성 인쇄 회로(FPC) 커넥터 사이에서 이루어졌다. 접촉 패드들은 Ni/Au 도금을 가진 18 ㎛ 두께 구리였다. 이 예에서, 개개의 ACF 입자들은 '도전성 플러그들'을 포함하며, 각각의 접촉의 영역은 '접촉 영역'을 포함한다.
접합들은 FPC 상에서의 인접한 프로브 포인트들 사이에서의 2-포인트 저항을 측정하기 위해 멀티미터를 사용함으로써 전기적으로 특성화되었으며, 따라서 미터로부터의 전류는 투명 도전 층으로, 그 후 다른 접촉을 통해 투명 도전 층 밖으로 하나의 접촉을 통과한다. 측정된 저항은 테스트 리드들, FPC 커넥터, 접촉 저항들, 및 투명 도체의 저항을 포함한다. 상이한 샘플들에 대한 2-포인트 저항들에 대한 값들이 표 1에 보고된다. 0에서 900 nm까지의 오버코트 두께에 대해, 2-포인트 저항들은 모두 10 오옴들 미만이며, 오버코트 두께가 증가함에 따라 Rc에서 매우 약간 증가하고 있다. 1.8 ㎛ 두께에서, 2-포인트 저항들은 몇몇 판독(reading) > 1 kOhm을 갖고, 대개 10 및 100 오옴들 사이에 있으며 ; 2.6 ㎛ 두께에서, 2-포인트 저항들은 다시 몇몇 판독 > 1 kOhm을 갖고, 대개 수백 오옴들에 있다. 저항은 접촉들 사이에서의 보다 큰 거리로 인해 패드들(5-6) 사이에서 항상 더 높으며, 핀들(1-2 및 2-3) 사이에서의 항상 더 높은 저항들은 위치(2)(균일하지 않은 압력과 같은)에서 접합 헤드 또는 FPC들에서의 이상을 표시할 수 있다.
2.6 ㎛ 두께 오버코트와의 접촉을 개선하려고 시도하기 위해, 접합 조건들이 수정되었다. 보다 높은 압력이 사용되며(4 또는 5 MPa) 온도 램프 레이트(RT에서 접합 온도까지)는 ACF 접착제의 경화 전에 PMMA의 유리 전이 온도 이상의 보다 긴 시간 간격을 제공하기 위해, 보다 두꺼운 오버코트를 통해 이동하며 나노구조 층과 접촉하게 되도록 보다 많은 시간을 ACF 입자들에 제공하기 위해 속도가 늦춰졌다. 결과들은 프로세스 조건들을 수정함으로써 보다 두꺼운 열가소성 오버코트와의 접촉을 추가로 개선하는 것이 가능함을 보여준다.
표 1 - 상이한 샘플들에 대한 2-포인트 저항들
2-포인트 저항, Ohms
샘플# Wt%
PMMA		 회전
속도
rpm		 오버코트
두께		 프로세스
설명들		 핀들 1-2 핀들
2-3		 핀들 3-4 핀들
4-5		 핀들
5-6		 핀들 6-7
 핀들
7-8		 핀들
8-9		 핀들
9-10
1 해당
없음		 해당
없음		 해당
없음		 3 75,000 3 3 34 3 3 3 3
2 5% 1000 200nm 3 3 3 3 13 3 3 3 3
3 5% 500 300nm 4 4 4 4 15 4 4 4 4
4 10% 1000 600nm 11K OL 5 5 18 4 5 4 4
5 10% 500 900nm 8 OL 7 6 22 5 7 7 5
6 15% 1000 1.8㎛ 30 41 17,000 33 58 26 33 39 5,500
7 15% 500 2.6㎛ 2,400,000 1,200 47 4,200 87 4,650 248 117 608
8 15% 500 2.6㎛ P=4MPa 580,000 354 269 113,000 730,000 5,000 10,500 209 186
9 15% 500 2.6㎛ P=5MPa 20,300 59,500 500,000 212 850 127 40 285 295
10 15% 500 2.6㎛ 느린 램프. 5 MPa 341 55 351 353 110 238 122 248 116
11 15% 500 2.6㎛ 느린 램프. 6 MPa 657 1,340 275 255 1,790 2,280 6,030 856 826
예 4
두꺼운 열가소성 오버코트를 통한 AG 페이스트 접촉
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비된다. 0.1 wt% 은 나노와이어들, 0.2% HPMC(Methocel K100), 및 250 ppm 계면활성제(트리톤 X100)를 포함하는 잉크가 준비되었다. 잉크는 750 rpm으로 스핀 코팅하고, 90초들 동안 50℃로 건조하며, 90초들 동안 140℃로 구움으로써 투명 유리(Eagle XG)의 4” 평방 조각들로 코팅되었으며, 대략 150 오옴/스퀘어의 시트 저항을 가진 코팅을 야기한다. PMMA(MW=120,000 gm/mol)는 30초들 동안 각각의 경우에서, 5%, 7.5%, 10%, 및 15%의 농도로 PGMEA에 용해되며, 다양한 회전 속도들로 코팅되었다. 오버코트 층을 가진 샘플들은 90초들 동안 50℃로 건조되며, 그 후 용제를 제거하고 막을 어닐링하기 위해 5분들 동안 110℃에서 구워진다. 비-접촉 기술에 의해 측정된 바와 같이, 오버코트를 도포한 후 시트 저항에서의 어떤 변화도 없지만; 오버코트를 도포한 후, 오버코트의 존재로 인해, 프로브들과의 도전성 층에 대한 전기적 접촉을 하는 것이 더 이상 가능하지 않았다. 상이한 농도/회전 속도 조합들에 대한 오버코트 두께는 유리 상에 유사한 PMMA 코팅들을 준비하며 KLA Tencor AlphaStep 조면계를 갖고 두께를 측정함으로써 결정되었다.
은 페이스트 접촉들은 다음과 같이 코팅된 기판들 상에 형성되었다. 사용된 페이스트는 Toyobo DW-117H-41T05였다. 직사각형 Ag 페이스트 접촉들의 쌍들이 인쇄되며, 개개의 접촉들은 1×2 mm2, 2×4 mm2, 또는 4×8 mm2를 측정한다. 각각의 크기의 6개의 접촉 쌍들이 도 10에 도시된 바와 같이, 각각의 기판(총 18개의 쌍들) 상에 인쇄되었다. .0005” 두께 유제를 가진 스테인리스 스틸 250 메시 스크린이 스크린 인쇄를 위해 사용되었다. 한 쌍에서 두 개의 접촉들 사이에서의 거리는 상기 쌍에서의 접촉들의 크기에 비례하여 변경되며, 접촉 저항이 무시해도 될 정도라면, 2-포인트 저항은 주로 나노와이어 층으로부터 오며 패드 크기에 독립적이다. 인쇄 후, 샘플들은 은 페이스트를 경화시키고 그것들이 오버코트를 관통하도록 허용하기 위해 30분들 동안 130℃로 컨벡션 오븐(convection oven)에서 구워진다. 샘플들을 경화시키고 냉각시킨 후, 저항은 모든 쌍들의 동일-크기 접촉들에 대해 측정되었으며, 결과들이 표 2에 도시된다. 데이터는 전기 접촉이 심지어 2.5 ㎛ 두께 PMMA 오버코트를 통해 이루어질 수 있으며, 단지 작은 양의 접촉 저항이 가장 두꺼운 오버코트들 및 가장 작은 접촉 패드들에 대해 증가한다는 것을 도시한다.
도 10은 예 4에 대한 접촉 패드 배치를 예시한다. 작은 직사각형들은 스크린 인쇄에 의해 증착된, 은 페이스트 패드들이다. 2-포인트 저항은 인접한 동일-크기 패드들의 쌍들에 대해 측정된다. 숫자들은 접촉 '그룹' 번호를 표시하고, 6개의 그룹들이 복제된다(동일 크기 패드들 및 거리들). 패드 크기들(4×8, 2×4, 1×2, 및 0.5×1 mm2). 0.5×1 mm2 패드들은 수동으로 측정하기 어려우며 데이터는 기록되지 않았다.
표 2. 저항이 모든 쌍들의 동일-크기 접촉들에 대해 측정되었다
Figure pct00002
표의 주요 부분에서의 숫자들은 오옴들에서의 2-포인트 저항이다.
예 5
UV 경화에 앞서, 경화되지 않은 오버코트의 두꺼운 층을 통한 접촉
0.1 wt% 은 나노와이어들, 0.2% HPMC(Methocel K100), 및 250 ppm 계면활성제(트리톤 X100)를 포함하는 잉크가 준비되었다. 잉크는 투명 소다 석회 유리의 2” 평방 조각들로 60초들 동안 750 rpm으로 스핀 코팅되었다. 스핀 코팅 후, 나노와이어 층은 50℃에서 90초들 동안 건조되며 그 후 90초들 동안 140℃에서 구워졌다. 이소프로필 알코올 및 디아세톤 알코올의 50:50 혼합물에서 40 wt% Addison Clearwave HC-5619[UV-경화 가능한 아크릴 코팅]으로 이루어진 오버코트 코팅액이 준비되었다. 오버코트는 10초들 동안 600 rpm으로 스핀 코팅함으로써 나노와이어 층의 최상부 상에 증착되었다. 오버코팅된 샘플들은 4분 동안 50℃ 및 2분들 동안 130℃에서 건조되었다.
비교의 예에서, 오버코트는 그 후 H-전구 광원 및 분당 20피트의 벨트 속도를 갖고, 융합 UV 경화 시스템을 통해 3회 그것을 전달함으로써 경화되었다. 3개의 패스들(UVA+UVB) 후 총 UV 노출은 대략 3.6 J/cm2이었다. 경화 후, 오버코트는 깨끗하고, 건조하고, 단단하였으며, 손상 없이 알코올-침지 와이프를 갖고 힘차게 문질러질 수 있다. Toyobo DW-117H-41T05 은 페이스트는 1.3:1의 비로 이염기성 에스테르들과 혼합되며, 희석된 페이스트의 액적들은 기판들의 에지들로부터 수 밀리미터들이 떨어져, UV-경화된 오버코트의 표면에 수동으로 도포된다. 개개의 액적들은 서로로부터 분리될 것이며 상호 물리 접촉하지 않는다. 은 페이스트는 그 후 컨벡션 오븐에서 30분들 동안 130℃에서 구움으로써 경화되었다.
이상의 예의 본 발명의 버전에서, UV 경화가 이전 대신에, 은 페이스트의 도포 이후 행해진다는 점을 제외하고, 상기 절차들이 또한 이어진다. 다시 말해서, 은 페이스트는 건조되지만, 아직 UV 경화되지 않은 오버코트 층의 표면에 도포되었다.
나노와이어들의 코팅 및 굽기 후 시트 저항은, Delcom 비-접촉 시트 저항 미터에 의해 측정된 바와 같이, 모든 샘플들에 대해 대략 95 내지 100 오옴/스퀘어로서 측정되었다. 오버코트의 UV 경화 후, 모든 샘플들에 대한 비-접촉 시트 저항은 대략 130 내지 140 오옴/스퀘어로 증가되었다. 비교의 예의 방법에 의해 준비된 샘플들에 대해, 은 페이스트 접촉들의 모두는 서로로부터 전기적으로 절연되었다. 이것은 프로브들과의 은 페이스트 접촉들의 쌍들을 접촉하며 전기 저항을 측정함으로써 입증되었다. 저항은 테스트된 모든 쌍들에 대해 눈금 밖에 있다(측정 가능하지 않다). 본 발명의 예에 대해, 그와 대조적으로, 모든 쌍들의 은 페이스트 접촉들은, 160 내지 180 오옴들의 통상적인 2-포인트 저항을 갖고, 서로에 전기적으로 연결되었다. 접촉들은 서로로부터 물리적으로 분리되기 때문에, 접촉들 사이에서의 전기적 접촉은 접촉들과 전기적으로 통신하는 나노구조 층을 통해 발생한다는 것이 추론될 수 있다.
본 발명 및 비교의 예들 양쪽 모두로부터의 샘플들은 각각 전기적 접촉들 중 하나를 통해 분열되며, 단면은 주사 전자 현미경에서 검사되었다. 비교를 통한 예에서, 은 페이스트는 오버코트의 최상부 상에 있으며, 나노와이어 층이 위치되는 기판 표면과 물리적으로 접촉하지 않는다는 것이 이해된다. 본 발명의 예에서, 은 페이스트는 오버코트를 관통하며 및/또는 그것과 혼합되고, 나노와이어 층이 위치되는 기판 표면과 물리적으로 접촉한다는 것이 이해될 수 있다.
예 6
두꺼운 라미네이트 커버링 층과의 접촉
예 6을 위한 투명 도전 막들의 준비. 투명 도전성 나노구조 층이 다음과 같이 준비된다. 잉크 조성물은 0.1 wt% 은 나노와이어들, 0.2% HPMC(Methocel K100), 및 250 ppm 트리톤 X100이었다. 잉크는 500 rpm으로 PET 막(125 ㎛ 두께, 하드코트 없음)의 4” 평방 조각들로 스핀 코팅되었다. 막들은 스핀 코팅을 위한 유리의 조각으로 테이핑되었다. 스핀 후, 샘플들은 5분들 동안 공기 건조하도록 허용되며, 그 후 10분들 동안 100℃에서 오븐에 구워졌다. 모든 샘플들에 대한 비-접촉 시트 저항이 측정되었으며 90 및 100 ohms/sq 사이에 있었다.
예 6a. 상기와 같이 준비된 나노와이어/PET 막들(910) 중 하나로, 3개의 은 페인트 접촉들(Pelco 콜로이드성 은)(912)이 도 11a에 도시된 바와 같이 수동으로 도포되었다. 접촉 직경은 0.5 내지 1 cm 사이에 있다. 접촉들은 30분들 동안 100℃ 오븐에서 건조되었다. 막은 그 후 유리 캐리어로부터 제거되었다. 광학적으로 투명한 접착 및 보호 막을 갖고, PET 막(914)의 3”×5” 조각이 준비되었다. 여전히 제자리에 보호 막을 갖고, 3개의 정사각형 홀들(916)이 도 11b에 도시된 바와 같이 면도날을 갖고 막에서 커팅되었다. 홀들의 크기는 대략 5 mm이었다. 보호 막이 그 후 제거되며, 홀들을 가진 라미네이트 커버 층은 고무 롤러를 사용하여, 도 11c에 도시된 바와 같이 NW/PET 막에 라미네이팅된다. 이전에 도포된 Ag 페인트 접촉들은 라미네이팅된 막에 의해 완전히 커버되었다.
라미네이션 후, 막은 이후 '매립 접촉들'로서 불리우는 이전 도포된 Ag 페인트 접촉들을 통과하는 커팅 라인(918)을 갖고 커팅되었다. 그 후 부가적인 Ag 페인트 접촉들이 도 11d에 도시된 바와 같이 도포되었다. 접촉들은 다음과 같이 그룹들로 분할된다:
그룹 1: Ag 페인트는 나노와이어 층의 표면, 라미네이트 막의 에지, 및 라미네이트 막의 최상부 표면과 물리적으로 접촉한다.
그룹 2: Ag 페인트는 라미네이트 막에서의 정사각형 홀들 위에 도포되며, 따라서 Ag 페인트는 홀에 의해 노출된 나노와이어 층의 표면, 라미네이트 막에서의 홀들의 에지들, 및 라미네이트 막의 최상부 표면과 물리적으로 접촉한다.
그룹 3: 모든 에지들 및 홀들로부터 멀리 떨어져, 라미네이트 막의 표면에 도포된다.
그룹 4: 라미네이트/PET 이중층의 커팅 에지 및 라미네이트 층의 인접한 최상부 표면에 도포되며, 따라서 각각의 Ag 페인트 증착이 코너를 휘감으며 에지 및 최상부 표면 양쪽 모두와 접촉한다. 접촉들(4A, 4C, 및 4E)은 '매립' Ag 페이스트 접촉들의 위치들에서 도포되는 반면, 접촉들(4B, 4D, 및 4F)은 매립되지 않은 Ag 페이스트 접촉들이 있는 위치들에 도포되었다.
부가적인 접촉들을 도포한 후, 막은 15분들 동안 70℃에서 건조되었다. 그 후, 접촉(1A) 및 모든 다른 접촉들 사이에서의 전기적 저항이 멀티미터 및 프로브들을 갖고 쌍으로 측정되었다. 모든 경우들에서, 프로브는 에지들 상에서 또는 노출된 나노와이어 층 상에서가 아닌, 라미네이트 막의 최상부 표면상에서 Ag 페인트와 접촉하여 위치된다. 결과들은 그룹들(1 및 2)에서의 모든 접촉들이 상호 전기 접촉하며 그러므로 나노구조 층과 접촉하고; 그룹 3에서의 접촉들은 나노구조 층으로부터 전기적으로 절연되며; 그룹 4에서의 에지 접촉들은 그것들이 각각 '매립' Ag 페인트 접촉들 중 하나에 인접하여 도포되는지 여부에 의존하여 나노구조 층과 접촉하는지 또는 그로부터 분리되는지를 도시한다.
매립된 접촉들에 인접하여 증착된 에지 접촉들에 대한 전기 접촉의 발생은 두 개의 원인들을 가질 수 있다. 1) 에지 접촉은 커팅에 의해 노출된, 매립된 접촉의 에지와 직접 전기적으로 접촉할 수 있다; 및/또는 2) 에지 접촉은 에지 접촉의 한정된 두께에 의해 야기된 나노와이어 층 및 라미네이트 막 사이에서의 갭을 통해, 나노구조 층과 직접 접촉할 수 있다. 제 2 메커니즘이 가능한지 여부를 결정하기 위해, 예 6b가 수행된다.
예 6b. 상기와 같이 준비된 나노와이어/PET 막들(910) 중 하나에 대해, 3개의 은 페인트 접촉들(Pelco 콜로이드성 은)(912)이 도 12a에 도시된 바와 같이 수동으로 도포되었다. 접촉 직경은 0.5 내지 1 cm 사이에 있다. 접촉들은 30분들 동안 100℃ 오븐에서 건조되었다. 접착제-코팅된 PET(920)의 좁은 스트립들이 또한 막의 다른 부분에 도포되었다.
막은 그 후 유리 캐리어로부터 제거되었다. 도 12b를 참조하면, 광학적으로 투명한 접착 및 보호 막을 갖고, PET 막(914)의 3”×5” 조각이 준비되었다. 여전히 제자리에 보호 막을 갖고, 3개의 정사각형 홀들(916)이 면도날을 갖고 막에서 커팅되었다. 홀들의 크기는 대략 5 mm이었다. 보호 막이 그 후 제거되며, 홀들을 가진 라미네이트 커버 층이 고무 롤러를 사용하여, 도 12c에 도시된 바와 같이 NW/PET 막에 라미네이팅된다. 이전에 도포된 Ag 페인트 접촉들은 라미네이팅된 막에 의해 완전히 커버되며, 이전에 도포된 PET/접착제 스트립들은 부분적으로 커버된다.
라미네이션 후, 막이 커팅되었으며, 하나의 커팅 라인(918)은 그 후 '매립 접촉들'로 불리우는, 이전에 도포된 Ag 페인트 접촉들을 통과하며, 제 2 커팅 라인(922)은 이후 '매립 스페이서들'로서 불리울, 매립된 PET 스트립들을 통과한다. 그 후 부가적인 Ag 페인트 접촉들이 도 12d에 도시된 바와 같이 도포되었다. 접촉들은 다음과 같은 그룹들로 분할된다.
그룹 1: 예 4a에서 그룹 4와 유사한, 에지/표면 접촉들. 접촉들(1A, 1C, 및 1E)은 매립 스페이서들에 인접하여 도포되는 반면, 접촉들(1B, 1D, 및 1F)은 매립 스페이서들과 접촉하지 않는다.
그룹 2: 예 6a에서처럼.
그룹 3: 예 6a에서처럼.
그룹 4: 예 6a에서처럼.
부가적인 접촉들을 도포한 후, 막은 15분들 동안 70℃에서 건조되었다. 그 후, 접촉(2A) 및 모든 다른 접촉들 사이에서의 전기 저항은 멀티미터 및 프로브들을 갖고 쌍으로 측정되었다. 모든 경우들에서, 프로브들은 라미네이트 막의 최상부 표면상에서 Ag 페인트와 접촉하여 위치된다. 그룹들(2, 3, 및 4)에 대한 결과들은 예 6A와 유사하다. 그룹 1에서, 매립 스페이서들에 인접한 에지 접촉들 중 두 개는 나노구조 층과 전기적으로 접촉하는 반면, 매립 스페이서들에 인접하지 않는 에지 접촉들은 모두 전기적으로 절연된다. 이것은 전기적으로 절연한 '매립 스페이서'가 또한 가능하게는 Ag 페인트가 흐를 수 있는 샘플의 에지에서 라미네이트 막 및 나노구조 층 사이에서의 갭(gap)을 개방함으로써, Ag 페인트 및 나노구조 층 사이에서의 전기적 접촉을 가능하게 할 수 있다.
예 7
두꺼운 UV-경화된 오버코트를 가진 에지 접촉
두꺼운 UV-경화된 오버코트 층은 다음과 같이 투명 도전성 나노와이어 막 상에 형성되었다. 개시 막(ClearOhm, Cambrios)은 130 오옴/스퀘어의 시트 저항 및 130 nm 두께 UV-경화된 오버코트를 가졌다. 기판은 125 ㎛ 두께 PET이다. 130 nm 오버코트 층은 전기 접촉이 이루어질 수 있도록 충분히 얇다. 부가적인 두께의 UV-경화된 오버코트 층이 다음과 같이 최상부 상에 코팅되었다. 막의 조각은 스핀 코팅을 위해 유리 시트로 테이핑되었다. 디아세톤 알코올/이소프로필 알코올의 1:1 혼합물에서 HC-5619의 40 wt% 용액이 10초들 동안 600 rpm으로 막의 최상부 상에서 스핀 코팅되었다. 막은 그 후 50℃로 핫플레이스 상에 1분 동안 건조되고, 130℃로 오븐에서 1분 동안 구워지며, 그 후 예 3에 설명된 동일한 장비 및 프로세스를 갖고 UV 경화되었다. 그 후, 막은 면도날을 갖고 테이핑된 에지들을 잘라냄으로써 유리 캐리어로부터 제거되었다.
은 페인트 접촉들(Pelco 콜로이드성 은)이 그 후 샘플의 에지들에 도포되었다(에지 당 5개의 접촉들 또는 총 20개의 에지 접촉들). 에지 접촉들은 또한 이전 예들에서처럼 최상부 표면으로 연장된다. 10개의 접촉들이 또한 에지들로부터 멀리 떨어져, 막의 중심에서 오버코트의 표면에 도포되었다. 접촉들의 쌍들 사이에서의 저항은 멀티미터 및 프로브들을 갖고 측정되었다. 모든 에지 접촉들이 500 내지 700 오옴들의 통상적인 2-프로브 저항을 갖고, 서로 전기적으로 접촉하며; 최상부 접촉들 중 어떤 것도 서로 또는 에지 접촉들 중 임의의 것과 전기 접촉하지 않는다는 것이 발견되었다. 모든 접촉들이 서로로부터 물리적으로 분리되기 때문에, 에지 접촉들의 모두가 나노와이어 층과 전기적으로 접촉하며 표면 접촉들 중 어떤 것도 그렇지 않다는 것이 결론 내려질 수 있다.
예 8
블록화된 이소시아네이트를 사용한 증가된 접착 오버코트
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비되었다. 0.15 wt% 은 나노와이어들, 0.3% HPMC(Methocel K100), 및 250 ppm 계면활성제(트리톤 X100)를 포함하는 잉크가 준비되었다. 잉크는 1000 rpm으로 스핀 코팅함으로써 5개의 4"×4" 하드코트 PET 기판들로 코팅되었다. 막들은 90초들 동안 50℃에서 건조되며, 90초들 동안 140℃로 구워져서, 대략 150 오옴/스퀘어의 시트 저항을 가진 코팅들을 야기한다. PMMA(MW=120,000 gm/mol)는 7.5%의 농도로 PGMEA에 용해되며 용액들은 PMMA에 대하여 0%, 1%, 2.5%, 5% 및 10% Desmodur BL3175A를 추가로 포함한다. 각각의 Desmodur/PMMA/PGMEA 조합은 대략 400 nm 두께의 오버코트들을 생성하기 위해 별개의 나노와이어 층들로 60초들 동안 1000 rpm으로 스핀 코팅되었다. 샘플들은 90초들 동안 50℃에서 건조되었고, 그 후 15분까지 동안 110℃에서 구워진다. ASTM 3359-02에 설명된 것과 유사한 테이프 테스트가 각각의 샘플에 대해 실행되었다. ASTM D 3359 02에 따르면, 크로스 컷 툴이 크로스 해치 패턴을 만들기 위해 샘플 표면상에 수직 및 수평 평행 절단들을 준비하기 위해 사용되었다. 압력 감지 테이프가 그 후 크로스 해치 패턴 상에 적용되며 압력이 연필의 뒷면 상에 제거된 고무를 사용함으로써 테이프를 납작하게 만들기 위해 인가되었다. 테이프는 그 후 180°의 각도에 가까운 것으로서 그 자체 위로 다시 그것을 뺌으로써 90초들 동안 대기한 후 벗겨진다. 막 표면은 그 후 코팅이 임의의 부분이 테스트에서 벗겨지는지를 보기 위해 현미경에 의해 검사되었다. 코팅의 몇몇 부분이 테이프에 의해 제거된다면, 샘플은 테스트를 '실패한다'. 새김이 있는 코팅의 어떤 부분도 제거되지 않는다면, 샘플은 '통과한다'. PMMA에 대하여 0%, 1% 및 2.5% Desmodur BL3175A를 포함하는 샘플들은 테이프 테스트를 실패하며 PMMADP 대하여 5% 및 10% Desmodur BL3175A를 포함하는 샘플들은 테이프 테스트를 통과한다. 이것은 PMMA에 대하여 5%를 초과하는 블록화된 폴리이소시아네이트의 양들을 사용할 때 개선된 접착을 입증한다.
예 9
UV 경화 가능한 수지를 사용하여 증가된 접착 오버코트
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비되었다. 0.1wt% 은 나노와이어들, 0.2% HPMC(Mehocel K100), 및 250 ppm 계면활성제(트리톤 X100)을 포함하는 잉크가 준비되었다. 잉크는 60초들 동안 750 rpm으로 스핀 코팅함으로써 4개의 4”×4” 단일 측면 하드코트 PET 기판(기판들은 폴리이미드 테이프를 사용함으로써 스핀 코팅을 위한 5”×5” 소다 석회 유리로 테이핑되며, 잉크 코팅은 비-하드 코팅된 측면 상에 있다)으로 코팅되었다. 막은 그 후 90초들 동안 50℃로 건조되며, 90초들 동안 140℃로 구워져서, 대략 150 오옴/스퀘어의 시트 저항을 가진 코팅을 야기한다.
PMMA(MW=120,000 gm/mol)는 15 wt%의 농도에서 PGMEA에 용해된다. Addison Clearwave Coatings, Inc.로부터 이용 가능한 HC-5619는 15 wt%의 농도에서 PGMEA에 용해된다. 두 개의 용액들은 PMMA에 대하여 10%, 20%, 및 80% HC-5619를 포함하는 용액들을 달성하기 위해 양적으로 혼합되었다. 최종 블렌딩된 용액들은 PGMEA에서 15 wt% 고체들의 농도에 있다.
PGMEA에서의 각각의 HC-5619/PMMA 용액은 대략 2 ㎛ 두께의 오버코트들을 생성하기 위해 이전에 나노와이어 층들(상기 단락에서 언급된 바와 같이)을 갖고 코팅된 별개의 4”×4” 단일 면 하드코트 PET 기판으로 60초들 동안 1000 rpm으로 스핀 코팅되었다. 샘플들은 90초들 동안 50℃에서 건조되며, 그 후 10분들까지 동안 100℃에서 구워진다. 샘플들은 그 후 비-점착성, 가교된 오버코트 막을 달성하기 위해 H-Bulb(UVA + UVB 선량 = 1.6 J/cm2)를 갖고 설치된 융합 UV 시스템(모델: DRS 120)을 사용하여 질소 블랭킷 하에서 UV 복사에 그것들을 노출시킴으로써 경화되었다.
ASTM D 3359 - 02에 설명된 것과 유사한 테이프 테스트는 각각의 샘플 상에서 실행되었다. ASTM D 3359 - 02에 따르면, 크로스 컷 툴은 크로스 해치 패턴을 만들기 위해 샘플 표면상에서의 수직 및 수평 평행 절단들을 준비하기 위해 사용되었다. 압력 감지 테이프는 그 후 크로스 해치 패턴 상에 적용되며 압력은 연필의 뒷면 상에 제거된 고무를 사용함으로써 테이프를 납작하게 하기 위해 인가되었다.
테이프는 그 후 180°의 각도에 가까운 것으로서 그 자체 위로 다시 그것을 뺌으로써 90초들 동안 대기한 후 벗겨진다. 막 표면은 그 후 코팅이 임의의 부분이 테스트에서 벗겨지는지를 보기 위해 현미경에 의해 검사되었다. 코팅의 몇몇 부분이 테이프에 의해 제거된다면, 샘플은 테스트를 '실패한다'. 새김이 있는 코팅의 어떤 부분도 제거되지 않는다면, 샘플은 '통과한다'. PMMA에 대하여 10%, 20% HC-5619를 포함하는 샘플들은 10 내지 20% HC-5619가 형성에 부가될 때 PMMA 오버코트 부착에서의 개선을 입증하는 코팅의 어떤 필링도 없이 테이프 테스트를 통과하였다. PMMA에 대하여 80% HC-5619를 가진 샘플은 테이프 테스트를 실패한다.
예 10
멜라민계 가교제를 사용하는 증가된 오버코트 접착
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비되었다. 0.1wt% 은 나노와이어들, 0.2% HPMC(Mehocel K100), 및 250 ppm 계면활성제(트리톤 X100)을 포함하는 잉크가 준비되었다. 잉크는 60초들 동안 750 rpm으로 스핀 코팅함으로써 2개의 4”×4” 단일 측면 하드코트 PET 기판(기판들은 폴리이미드 테이프를 사용함으로써 스핀 코팅을 위한 5”×5” 소다 석회 유리로 테이핑되며, 잉크 코팅은 비-하드 코팅된 측면 상에 있다)으로 코팅되었다. 막은 그 후 90초들 동안 50℃로 건조되며, 90초들 동안 140℃로 구워져서, 대략 150 오옴/스퀘어의 시트 저항을 가진 코팅을 야기한다.
PMMA(MW=120,000 gm/mol)는 15 wt%의 농도로 PGMEA에 용해된다. Cymel 327은 공급된 대로 사용되었다(이소부타놀에서 90 wt% 비-휘발성). Cymel 327은 PMMA에 대하여 5%, 및 10% Cymel 327을 포함하는 용액들을 달성하기 위해 양적으로 부가되었다.
PGMEA에서의 각각의 PMMA/Cymel 327 용액은 대략 2 ㎛ 두께의 오버코트들을 생성하기 위해 (상기 단락에 언급된 바와 같이) 이전에 나노와이어 층들로 코팅된 별개의 4”×4” 단일 측면 하드코트 PET 기판으로 60초들 동안 1000 rpm으로 스핀 코팅되었다. 샘플들은 90초들 동안 50℃로 건조되고, 10분들까지 동안 100℃로 구워지며 그 후 30분들 동안 130℃로 경화된다.
ASTM D 3359 - 02에 설명된 것과 유사한 테이프 테스트는 각각의 샘플 상에서 실행되었다. ASTM D 3359 - 02에 따르면, 크로스 컷 툴은 크로스 해치 패턴을 만들기 위해 샘플 표면상에서의 수직 및 수평 평행 절단들을 준비하기 위해 사용되었다. 압력 감지 테이프는 그 후 크로스 해치 패턴 상에 적용되며 압력은 연필의 뒷면 상에 제거된 고무를 사용함으로써 테이프를 납작하게 하기 위해 인가되었다.
테이프는 그 후 180°의 각도에 가까운 것으로서 그 자체 위로 다시 그것을 뺌으로써 90초들 동안 대기한 후 벗겨진다. 막 표면은 그 후 코팅이 임의의 부분이 테스트에서 벗겨지는지를 보기 위해 현미경에 의해 검사되었다. 코팅의 몇몇 부분이 테이프에 의해 제거된다면, 샘플은 테스트를 '실패한다'. 새김이 있는 코팅의 어떤 부분도 제거되지 않는다면, 샘플은 '통과한다'. PMMA에 대하여 5%, 및 10% Cymel 327을 포함하는 샘플들은 5 내지 10% Cymel 327이 형성에 부가될 때 PMMA 오버코트 부착에서의 개선을 입증하는 코팅의 어떤 필링도 없이 테이프 테스트를 통과하였다.
예 11
양호한 접촉 저항 및 개선된 스크래치 저항을 가진 리플로우 가능 두께 오버코트
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비되었다. 0.1wt% 은 나노와이어들, 0.2% HPMC(Mehocel K100), 및 250 ppm 계면활성제(트리톤 X100)을 포함하는 잉크가 준비되었다. 잉크는 60초들 동안 750 rpm으로 스핀 코팅함으로써 8개의 4”×4” 단일 측면 하드코트 PET 기판(기판들은 폴리이미드 테이프를 사용함으로써 스핀 코팅을 위한 5”×5” 소다 석회 유리로 테이핑되며, 잉크 코팅은 비-하드 코팅된 측면 상에 있다)으로 코팅되었다. 막은 그 후 90초들 동안 50℃로 건조되며, 90초들 동안 140℃로 구워져서, 대략 150 오옴/스퀘어의 시트 저항을 가진 코팅을 야기한다.
Dianal Americal로부터 이용 가능한, Dianal MB 2752(MW=17,000 gm/mol)는 15 wt%의 농도로 PGMEA에 용해되었다. Desmodur BL 3575(블록화된 이소시아네이트들 가교제)는 공급된 대로(75 wt%) 사용되었다. Desmodur BL 3575는 Dianal MB 2752에 대하여 30%, 및 37.5% Desmodur BL 3575를 포함하는 용액들을 달성하기 위해 Dianal MB 2752 용액에 양적으로 부가되었다.
PGMEA에서의 각각의 Dianal MB 2752/Desmodur BL 3575 용액은 대략 1.5 ㎛ 두께의 오버코트들을 생성하기 위해 예 10에 설명된 바와 같이 나노와이어 층들로 이전에 코팅된 4개의 별개의 4”×4” 단일 측면 하드코트 PET 기판으로 60초들 동안 500 rpm으로 스핀 코팅되었다. 샘플들은 90초들 동안 50℃로 건조되며, 10분들까지 동안 100℃에서 구워진다. 각각의 Dianal MB 2752/Desmodur BL 3575 형성으로부터의 하나의 샘플은 준비 직후 질적 접촉 저항을 측정하기 위해 은 페이스트 접촉을 인쇄하기 위해 사용되었다.
질적 접촉 저항은 상기 언급된 방법에 의해 준비된 4”×4” 막 상에 직사각형 패턴들을 스크린 인쇄함으로써 측정되었다. 패턴은 4 mm × 8 mm, 2 mm × 4 mm, 1 mm × 2 mm, 및 0.5 mm × 1 mm 접촉들의 쌍들을 포함하며 패턴은 접촉 저항이 0일 때, 4×8 mm 접촉들 사이에서의 총 저항이 2×4 mm 접촉들과 동일하도록 설계된다. 따라서 총 저항이 4×8 mm 저항들보다 1×2 mm 접촉들에 대해 더 높다면, 차이는 접촉 저항에 의해 야기된다. Toyobo DW-117-41T05 은 페이스트는 70 듀로미터 경도의 고무 스퀴즈를 갖고 설치된 Affiliated Manufacturers Inc. (ami) MSP-485 스크린 인쇄기를 사용하여 접촉들을 인쇄하기 위해 사용되었다. 250 메시 크기를 가진 스테인리스 스틸 인쇄가 인쇄를 위해 사용되었다. 인쇄 후, 샘플들(은 페이스트 및 Dianal MB 2752/Desmodur BL 3575 코팅들을 포함한)은 30분들 동안 130℃에서 경화되었다. 총 저항 측정치들은 0.1 mA 전류 및 10V 준수 한계를 사용하여 키슬리(Keithley) 시스템 소스 미터를 사용함으로써 행해진다. 가장 작은 접촉들(0.5×1 mm)이 멀티미터를 사용하여 측정되었다.
각각의 Dianal MB 2752/Desmodur BL 3575 형성들을 위한 나머지 3개의 샘플들이 캐비넷에서의 개개의 6”×6” 폴리프로필렌 클램 쉘 컨테이너들에 저장되었다. 각각의 형성으로부터의 하나의 샘플은 1.3 주들(216 시간들), 7주들(1176 시간들) 및 27.1 주들(4560 시간들)의 저장 시간 후 제거되며 상기 언급된 질적 접촉 측정 절차의 대상이 된다. 제형들이 안정되지 않았다면, 최상부 층의 접촉 저항이 증가함을 표시하는 총 측정된 저항에서의 증가가 있어야 한다. 막들의 실제 시트 저항들은 저장 때문에 막의 시트 저항에서의 어떤 증가도 없음을 보장하기 위해 스크린 인쇄 전에 측정되었다.
이하의 표 3 및 표 4에 도시된 바와 같이, 이들 막들에 대해 0, 1.3, 7 및 27.1 주들에서 측정된 질적 접촉 저항 데이터는 측정 총 저항에서 상당한 차이들이 없음을 보여주었다. 또한 상이한 접촉 패드 크기들에 대해 측정된 총 저항은 임의의 상당한 증가가 크고 작은 접촉 패드 크기들(이하의 표에 도시된 데이터)을 형성한다는 것을 보여주지 않는다. 이것은 막들이 저장시 비교적 안정됨을 표시하며(적은 가교 반응이 발생하거나 또는 어떤 가교 반응도 발생하지 않음) 은 페이스트 인쇄 후 경화될 수 있다. 막들의 경화는 아세톤을 갖고 젖은 랩 와이프로 막 표면을 닦음으로써 검사되며 막들이 적절히 경화되지 않았다면, 코팅은 쉽게 제거될 수 있다. 막들 모두에 대해(상이한 시간들에 저장된), 코팅은 아세톤으로 닦은 후 제거되지 않는다.
Figure pct00003
Figure pct00004
예 12
분체 도료용 수지를 사용한 양호한 접촉 저항 및 개선된 스크래치 저항을 가진 리플로우 가능 두꺼운 오버코트
열가소성 오버코트를 가진 투명 도전성 층이 다음과 같이 준비되었다. 0.1wt% 은 나노와이어들, 0.2% HPMC(Mehocel K100), 및 250 ppm 계면활성제(트리톤 X100)을 포함하는 잉크가 준비되었다. 잉크는 60초들 동안 750 rpm으로 스핀 코팅함으로써 2개의 3”×3” 단일 측면 하드코트 PET 기판(기판들은 폴리이미드 테이프를 사용함으로써 스핀 코팅을 위한 4”×4” 소다 석회 유리로 테이핑되며, 잉크 코팅은 비-하드 코팅된 측면 상에 있다)으로 코팅되었다. 막은 그 후 90초들 동안 50℃로 건조되며, 90초들 동안 140℃로 구워져서, 대략 150 오옴/스퀘어의 시트 저항을 가진 코팅을 야기한다.
Momentive Specialty Chemicals Inc.로부터 이용 가능한, EPON 2002(비스페놀 A/에피클로로하이드린 에폭시 수지에 기초한 분체 도료용 수지)는 15 wt%의 농도로 디아세톤 알코올(DAA)에 용해되었다. EPIDURE P 101(EPON 2002를 위한 이미다졸 계 경화제)은 DAA에서 15 wt%의 농도로 용해되었다. 두 개의 용액들은 EPON 2002에 대한 제형에서 5 wt% EPIKURE P 101을 달성하기 위해 함께 혼합되었다.
EPON 2002/EPIKURE P 101 제형은 대략 1.5 ㎛ 두께의 오버코트들을 생성하기 위해 (상기 단락에 언급된 바와 같이) 이전에 나노와이어 층들로 코팅된 두 개의 별개의 3”×3” 단일 측면 하드코트 PET 기판으로 60초들 동안 500 rpm으로 스핀 코팅되었다. 샘플들은 비-점착성 막을 획득하기 위해, 90초들 동안 50℃로 건조되며, 3분들까지 동안 100℃로 구워진다.
샘플들은 46 mm × 56 mm의 크기로 커팅되며 스크린 인쇄는 저항 측정을 위한 보다 작은 에지를 따라 두 개의 은 버스 바들(3 mm × 44 mm)을 인쇄하기 위해 사용되었다. Toyobo DW-117-41T05 은 페이스트는 70 듀로미터 경도의 고무 스퀴즈를 갖고 설치된 Affiliated Manufacturers Inc. (ami) MSP-485 스크린 인쇄기를 사용하여 버스 바들을 인쇄하기 위해 사용되었다. 250 메시 크기를 가진 스테인리스 스틸 인쇄가 인쇄를 위해 사용되었다. 인쇄 후, 샘플들(EPON 2002/EPIKURE P 101 코팅들 및 은 페이스트를 포함한)은 30분들 동안 130℃에서 경화되었다. 막의 총 저항은 멀티미터를 사용하여 측정되었으며 막의 경화는 아세톤으로 침지된 해중 실험실을 갖고 코팅을 닦음으로써 검사된다.
두 개의 샘플들에 대해 측정된 총 저항은 156.8 오옴들 및 151.6 오옴들이며 어던 오버코트 닦기도 아세톤 침지 실험실 와이프(wipe)를 갖고 닦은 후 관찰되지 않았다. 이것은 경화되지 않은 오버코트가 막 프로세싱(코팅, 건조, 은 페이스트 인쇄) 동안 안정되며 기계적으로 강건한 막을 달성하기 위해 은 페이스트 경화 단계 동안 추가로 경화될 수 있는 매우 낮은 접촉 저항을 가진 매우 두꺼운 오버코트가 허용됨을 표시한다.
예 11 및 예 12에 준비된 막들은 스크래치 저항 테스트들의 대상이 된다. 스크래치 저항은 엘코메타(Elcometer) 3086 동력 연필 경도 테스트를 사용하여 측정되었다. 경도는 부드러운에서 단단한 것, 즉 2B, B, HB, F, H, 2H, 3H 및 4H로의 경도계에 따라 다음의 ASTM 방법, 즉 ASTM D3363에 의해 평가되었다. 연필 경도계는 B에서 2H로 스패닝한다. 결과들이 표 5에 도시된다.
오버코트 유형
(㎛)		 오버코트 두께
(㎛)		 연필 경도
은 나노와이어들로 코팅된 125 ㎛ 단일 측면 하드 코트 PET


 PMMA 2 HB-F
Dianal MB 2752 + 30% Desmodur BL 3575 1.5 F-H
Dianal MB 2752 + 37.5% Desmodur BL 3575 기판 H-2H
EPON 2002 + 5 wt% EPICURE P 101 1.5 H-2H
상기 설명된 다양한 실시예들은 추가 실시예들을 제공하기 위해 조합될 수 있다. 본 명세서에 참조되고 및/또는 출원 데이터 시트에 열거된 미국 특허들, 미국 특허 출원 공보들, 미국 특허 출원들, 외국 특허들, 외국 특허 출원들 및 비-특허 공보들의 전부가 본 명세서에 전체적으로 참조로서 통합된다. 실시예들의 양상들은 필요하다면, 추가 실시예들을 제공하기 위해 다양한 특허들, 출원들 및 공보들의 개념들을 이용하도록 수정될 수 있다.
이들 및 다른 변화들이 이상에서-상술된 설명에 비추어 실시예들에 대해 이루어질 수 있다. 일반적으로, 다음의 청구항들에서, 사용된 용어들은 명세서 및 청구항들에 개시된 특정 실시예들로 청구항들을 제한하도록 해석되지 않아야 하지만, 이러한 청구항들이 자격을 가진 등가물들의 전체 범위와 함께 모든 가능한 실시예들을 포함하도록 해석되어야 한다. 따라서, 청구항들은 개시에 의해 제한되지 않는다.

Claims (43)

  1. 계층화된 구조에 있어서,
    대향하는 제 1 및 제 2 표면들을 가진 나노구조 층으로서, 복수의 나노구조들을 포함하는, 상기 나노구조 층; 및
    대향하는 내부 및 외부 표면들을 가진 코팅 층으로서, 상기 코팅 층의 상기 내부 표면은 상기 나노구조 층의 상기 제 2 표면을 오버레이(overlay)하고, 상기 코팅 층은 상기 코팅 층의 상기 내부 표면으로부터 상기 코팅 층의 상기 외부 표면으로 연장되는 도전성 플러그를 가지며, 상기 도전성 플러그는 상기 나노구조 층과 전기 연통하여 위치되도록 구성되는, 상기 코팅 층을 포함하는, 계층화된 구조.
  2. 청구항 1에 있어서,
    상기 코팅 층은 복수의 도전성 플러그들을 가지며, 상기 도전성 플러그들은 상기 코팅 층에서의 랜덤 분포 또는 패터닝된 분포 중 하나인, 계층화된 구조.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 도전성 플러그의 일 부분은 상기 코팅 층의 상기 제 2 표면을 넘어 연장되는, 계층화된 구조.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 코팅 층은 접촉 영역을 포함하며, 상기 도전성 플러그는 상기 접촉 영역 내에 형성되는, 계층화된 구조.
  5. 청구항 4에 있어서,
    상기 코팅 층은 복수의 접촉 영역들을 포함하며, 복수의 도전성 플러그들은 상기 접촉 영역들의 각각에 형성되는, 계층화된 구조.
  6. 청구항 5에 있어서,
    상기 접촉 영역은 1mm2보다 큰, 계층화된 구조.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 도전성 플러그는 은, 구리, 흑연, 및 탄소 중 적어도 하나를 포함하는 페이스트(paste) 또는 에폭시(epoxy)인, 계층화된 구조.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 도전성 플러그는 하나 이상의 나노입자들을 포함하는, 계층화된 구조.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 나노구조 층의 상기 제 1 표면에 근접한 편광기(polarizer)를 더 포함하는, 계층화된 구조.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 코팅 층의 상기 내부 표면은 상기 나노구조 층의 상기 제 2 표면에 부착되는, 계층화된 구조.
  11. 청구항 10에 있어서,
    상기 코팅 층은 리플로우 가능(reflowable) 중합체를 포함하는, 계층화된 구조.
  12. 청구항 11에 있어서,
    상기 리플로우 가능 중합체는 폴리(메틸 메타크릴레이트), 용해된 분체 도료용 수지, 메틸 메타크릴레이트의 공중합체, 하이드록시 작용 단위체, 카복실레이트 작용 단위체, 아민 단위체, 및 에폭시 단위체로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는, 계층화된 구조.
  13. 청구항 11 또는 청구항 12에 있어서,
    상기 코팅 층은 UV 경화 가능한 수지, 블록화된(blocked) 이소시아네이트 및 멜라민계 가교제(cross-linker)로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는, 계층화된 구조.
  14. 청구항 11에 있어서,
    상기 리플로우 가능 오버코트는 다음의 식에 의해 표현된 아크릴레이트 단위체들을 포함하는 중합체 또는 공중합체이며:
    Figure pct00005

    R1은 수소 또는 알킬이고,
    L은 직접 결합, 알킬렌 사슬 또는 알킬렌 산화물 사슬이며;
    R2는 수소, 하이드록시, 아미노(모노-, 디-치환 아미노), 글리시딜, 치환된 또는 치환되지 않은 알킬, 및 치환된 또는 치환되지 않은 아릴인, 계층화된 구조.
  15. 디스플레이에 있어서,
    대향하는 제 1 및 제 2 표면을 가진 나노구조 층으로서, 복수의 나노구조들을 포함하는, 상기 나노구조 층;
    대향하는 내부 및 외부 표면들을 가진 코팅 층으로서, 상기 코팅 층의 상기 내부 표면은 상기 나노구조 층의 상기 제 2 표면을 오버레이하고, 상기 코팅 층은 도전성 플러그를 가지며, 상기 도전성 플러그는 상기 나노구조 층과 전기 연통하여 위치되도록 구성된 제 1 단부 및 상기 코팅 층으로부터 노출된 제 2 단부를 갖는, 상기 코팅 층; 및
    상기 나노구조 층의 상기 제 1 표면에 근접한 기판을 포함하는, 디스플레이.
  16. 청구항 15에 있어서,
    상기 도전성 플러그는 하나 이상의 나노입자들을 포함하는, 디스플레이.
  17. 청구항 15 또는 청구항 16에 있어서,
    상기 도전성 플러그의 상기 제 2 단부는 상기 코팅 층의 상기 제 2 표면을 넘어 연장되는, 디스플레이.
  18. 청구항 15 내지 청구항 17 중 어느 한 항에 있어서,
    복수의 도전성 플러그들을 더 포함하는, 디스플레이.
  19. 청구항 18에 있어서,
    상기 복수의 도전성 플러그들은 상기 코팅 층에서 랜덤 분포 또는 패터닝된 분포 중 하나인, 디스플레이.
  20. 청구항 15 내지 청구항 18 중 어느 한 항에 있어서,
    상기 코팅 층은 하나 이상의 접촉 영역들을 더 포함하며, 복수의 도전성 플러그들은 각각의 접촉 영역에 위치되는, 디스플레이.
  21. 청구항 1 내지 청구항 20 중 어느 한 항에 있어서,
    상기 코팅 층의 상기 제 1 표면은 상기 나노구조 층의 상기 제 2 표면에 부착되는, 디스플레이.
  22. 청구항 21에 있어서,
    상기 코팅 층은 리플로우 가능 중합체를 포함하는, 디스플레이.
  23. 청구항 22에 있어서,
    상기 코팅 층은 UV 경화 가능한 수지, 블록화된 이소시아네이트 및 멜라민계 가교제로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는, 디스플레이.
  24. 계층화된 구조에 있어서,
    대향하는 제 1 및 제 2 표면들 및 제 1 및 제 2 측면 표면들을 가진 나노구조 층으로서, 복수의 나노구조들을 포함하는, 상기 나노구조 층;
    대향하는 내부 및 외부 표면들을 가진 코팅 층으로서, 상기 코팅 층의 상기 내부 표면은 상기 나노구조 층의 상기 제 2 표면을 오버레이하는, 상기 코팅 층; 및
    상기 코팅 층의 상기 제 1 측면 표면에 근접한 도전성 접촉으로서, 상기 나노구조 층과 전기 연통하는 표면을 갖는, 상기 도전성 접촉을 포함하는, 계층화된 구조.
  25. 청구항 24에 있어서,
    상기 표면은 상기 도전성 접촉의 하부 표면이며, 상기 도전성 접촉의 상기 하부 표면은 상기 나노구조 층의 상기 제 2 표면 상에 위치되는, 계층화된 구조.
  26. 표면을 가진 나노구조 층을 포함하는 구조를 형성하는 방법으로서, 상기 나노구조 층은 복수의 나노구조들을 포함하는, 방법에 있어서,
    상기 나노구조 층의 상기 표면 상에 대향하는 제 1 및 제 2 표면들을 가진 코팅 층을 형성하는 단계;
    상기 코팅 층에 보이드(void)를 형성하는 단계로서, 상기 보이드는 상기 제 1 표면으로부터 상기 제 2 표면으로 연장되는, 단계; 및
    도전성 재료로 상기 보이드를 적어도 부분적으로 채우는 단계를 포함하는, 방법.
  27. 청구항 26에 있어서,
    상기 코팅 층에 보이드를 형성하는 단계는 상기 코팅 층에 복수의 보이드들을 형성하는 단계를 포함하며, 상기 복수의 보이드들은 랜덤 분포 또는 패터닝된 분포 중 하나인, 방법.
  28. 청구항 26 또는 청구항 27에 있어서,
    상기 보이드는 도전성 재료로 완전히 채워지는, 방법.
  29. 청구항 26 내지 청구항 28 중 어느 한 항에 있어서,
    도전성 재료로 상기 보이드를 채우는 단계는 은, 구리, 흑연, 및 탄소 중 적어도 하나를 포함하는 페이스트 또는 에폭시로 상기 보이드를 채우는 단계를 포함하는, 방법.
  30. 청구항 26 내지 청구항 29 중 어느 한 항에 있어서,
    상기 코팅 층을 형성하는 단계는 습식 증착 프로세스를 통해 상기 코팅 층을 증착하는 단계를 포함하며, 상기 보이드들은 상기 코팅 층의 디웨팅(dewetting)으로 인해 형성되는, 방법.
  31. 청구항 26 내지 청구항 29 중 어느 한 항에 있어서,
    상기 코팅 층을 형성하는 단계는 인쇄 프로세스를 통해 상기 코팅 층을 증착하는 단계를 포함하는, 방법.
  32. 청구항 26 내지 청구항 29 중 어느 한 항에 있어서,
    상기 코팅 층을 형성하는 단계는 제거 가능한 입자로 상기 코팅 층을 형성하는 단계를 포함하며, 상기 코팅 층에 보이드를 형성하는 단계는 상기 제거 가능한 입자를 제거하는 단계를 포함하는, 방법.
  33. 청구항 32에 있어서,
    상기 제거 가능한 입자를 제거하는 단계는 용액에 상기 제거 가능한 입자를 용해시키는 단계를 포함하는, 방법.
  34. 표면을 가진 나노구조 층을 포함하는 계층화된 구조를 형성하는 방법으로서, 상기 나노구조 층은 복수의 나노구조들을 포함하는, 방법에 있어서,
    상기 나노구조 층의 상기 표면 상에 대향하는 제 1 및 제 2 표면들을 가진 코팅 층을 형성하는 단계;
    상기 코팅 층 내로 하나 이상의 도전성 플러그들을 증착하는 단계로서, 상기 하나 이상의 도전성 플러그 각각은 상기 나노구조 층과 전기 연통하여 위치되도록 구성된 제 1 부분 및 상기 코팅 층으로부터 노출된 제 2 부분을 갖는, 단계; 및
    상기 코팅 층을 경화시키는 단계를 포함하는, 방법.
  35. 청구항 34에 있어서,
    상기 코팅 층을 경화시키는 단계는 열 에너지, 가시 광선들, 및 자외선들 중 적어도 하나에 상기 코팅 층을 노출시키는 단계를 포함하는, 방법.
  36. 청구항 34 또는 청구항 35에 있어서,
    상기 하나 이상의 도전성 플러그들 각각은 하나 이상의 나노입자들을 포함하는, 방법.
  37. 청구항 34 내지 청구항 36 중 어느 한 항에 있어서,
    상기 코팅 층은 상기 하나 이상의 도전성 플러그들이 상기 코팅 층 내로 증착되기 전에 경화되는, 방법.
  38. 청구항 34 내지 청구항 37 중 어느 한 항에 있어서,
    상기 코팅 층 내로 상기 하나 이상의 도전성 플러그들을 증착하기 전에 상기 코팅 층을 리플로우하는 단계를 더 포함하며, 상기 코팅 층을 리플로우하는 단계는 상기 코팅 층을 열 및 용제 중 적어도 하나에 노출시키는 단계를 포함하는, 방법.
  39. 청구항 34 내지 청구항 38 중 어느 한 항에 있어서,
    상기 코팅 층 내로 상기 하나 이상의 도전성 플러그들을 증착하기 전에 상기 코팅 층을 리플로우하는 단계를 더 포함하며, 상기 코팅 층을 리플로우하는 단계는 상기 하나 이상의 도전성 플러그들을 열 및 용제 중 적어도 하나에 노출시키는 단계를 포함하는, 방법.
  40. 청구항 34 내지 청구항 39 중 어느 한 항에 있어서,
    상기 코팅 층은 폴리(메틸 메타크릴레이트), 용해된 분체 도료용 수지, 메틸 메타크릴레이트의 공중합체, 하이드록시 작용 단위체, 카복실레이트 작용 단위체, 아민 단위체, 및 에폭시 단위체로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는, 방법.
  41. 청구항 40에 있어서,
    상기 코팅 층은 UV 경화 가능한 수지, 블록화된 이소시아네이트 및 멜라민계 가교제로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는, 방법.
  42. 청구항 34에 있어서,
    코팅 층을 형성한 후 및 상기 코팅 층 내로 상기 전기적 접촉을 증착하기 전에 27주들까지 동안 상기 계층화된 구조를 저장하는 단계를 더 포함하는, 방법.
  43. 청구항 34에 있어서,
    상기 코팅 층을 경화시키는 단계는 2H까지의 연필 경도로 상기 코팅 층을 경화시키는 단계를 포함하는, 방법.
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TW (1) TWI647516B (ko)
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024713A (ko) * 2018-08-28 2020-03-09 성균관대학교산학협력단 비등방성 접착 고분자를 이용한 디웨팅 유도 플립-칩 본딩 방법
KR102102548B1 (ko) * 2018-12-11 2020-04-21 주식회사 네이션스 투명 전기 차폐층을 구비한 기판, 및 투명 전기 차폐층을 구비한 터치 스크린 디스플레이

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9655252B2 (en) * 2012-06-01 2017-05-16 Suzhou Nuofei Nano Science And Technology Co., Ltd. Low haze transparent conductive electrodes and method of making the same
US9925616B2 (en) * 2013-12-23 2018-03-27 Samsung Display Co., Ltd. Method for fusing nanowire junctions in conductive films
JP2015176766A (ja) * 2014-03-14 2015-10-05 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
US10723900B2 (en) * 2014-10-21 2020-07-28 Lg Chem, Ltd. UV curable ink for inkjet, method for manufacturing a bezel using the same, a bezel pattern using the same method and display panel comprising the bezel pattern
US9461114B2 (en) 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
KR102369089B1 (ko) * 2015-04-17 2022-03-02 삼성디스플레이 주식회사 가요성 표시 장치
KR102316212B1 (ko) * 2015-04-30 2021-10-22 삼성디스플레이 주식회사 터치 센서 및 이의 제조 방법
US10139693B2 (en) * 2015-06-19 2018-11-27 International Business Machines Corporation Synaptic electronic devices with electrochromic device
CN105224153A (zh) * 2015-08-31 2016-01-06 京东方科技集团股份有限公司 触控电极的电学性能检测装置和检测方法
CN105478995B (zh) * 2015-09-14 2017-10-24 深圳光韵达光电科技股份有限公司 一种激光加工键盘触点的方法
US10521053B2 (en) 2015-09-16 2019-12-31 3M Innovative Properties Company Overcoated patterned conductive layer and methods
JP6925102B2 (ja) * 2015-09-30 2021-08-25 大日本印刷株式会社 透明導電性積層体及びタッチパネル
KR102587954B1 (ko) 2015-10-26 2023-10-11 삼성전자주식회사 나노 패턴 기판을 포함하는 전도체 및 그 제조방법
KR102457248B1 (ko) * 2016-01-12 2022-10-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102457246B1 (ko) 2016-01-12 2022-10-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210093348A (ko) * 2018-12-27 2021-07-27 캄브리오스 필름 솔루션스 코포레이션 은 나노 와이어 투명 전도성 필름
JPWO2020137797A1 (ja) * 2018-12-27 2021-11-11 富士フイルム株式会社 導電性転写材料、パターンつき基板の製造方法、積層体、及びタッチパネル
US12094623B2 (en) 2019-04-03 2024-09-17 Cambrios Film Solutions Corporation Thin electrically conductive film
CN110429202A (zh) * 2019-07-18 2019-11-08 武汉华星光电半导体显示技术有限公司 一种柔性oled显示面板、制作方法及智能穿戴设备
JP2020121563A (ja) * 2020-04-07 2020-08-13 大日本印刷株式会社 透明導電性積層体及びタッチパネル
CN113934311B (zh) 2020-06-29 2024-07-19 瀚宇彩晶股份有限公司 柔性面板及其制作方法
US11029772B1 (en) * 2020-07-21 2021-06-08 Cambrios Film Solutions Corporation Transparent conductive laminated structure including a first conductive film and first adhesive layer disposed on the first conductive film and touch panel
CN114167655A (zh) * 2020-09-11 2022-03-11 Oppo广东移动通信有限公司 电致变色模组、盖板组件及电子设备
TWI834145B (zh) * 2022-04-07 2024-03-01 大陸商宸美（廈門）光電有限公司 光學層疊體
US12032119B2 (en) 2022-04-28 2024-07-09 Tpk Advanced Solutions Inc. Optical stack structure
CN116273760B (zh) * 2022-09-07 2024-02-23 中国飞机强度研究所 一种导电传感器涂布方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102658A (ja) * 1995-10-03 1997-04-15 Nippon Mektron Ltd 可撓性回路基板及びその製造法
JP2002131899A (ja) * 2000-10-24 2002-05-09 Fuji Photo Film Co Ltd ネガ型感光性熱硬化性樹脂組成物、ネガ型感光性熱硬化性転写材料、層間絶縁膜の形成方法、ハイアパーチャー型液晶表示装置及びその製造方法
JP2005260216A (ja) * 2004-02-13 2005-09-22 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法、液晶テレビジョン装置、並びにｅｌテレビジョン装置
JP2009146419A (ja) * 2007-12-14 2009-07-02 Qinghua Univ タッチパネル及びそれを利用したディスプレイ
JP2011108840A (ja) * 2009-11-17 2011-06-02 Ricoh Co Ltd 回路基板、画像表示装置、回路基板の製造方法及び画像表示装置の製造方法
WO2011078170A1 (ja) * 2009-12-25 2011-06-30 富士フイルム株式会社 導電性組成物、並びに、それを用いた透明導電体、タッチパネル及び太陽電池

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476283B2 (ja) * 1995-08-17 2003-12-10 富士通株式会社 基板平坦化材料及びこれを用いた基板の平坦化方法
JPH0980423A (ja) * 1995-09-18 1997-03-28 Hitachi Ltd 液晶表示装置
US5650199A (en) * 1995-11-22 1997-07-22 Aem, Inc. Method of making a multilayer electronic component with inter-layer conductor connection utilizing a conductive via forming ink
US6270601B1 (en) * 1998-11-02 2001-08-07 Coorstek, Inc. Method for producing filled vias in electronic components
JP4345153B2 (ja) * 1999-09-27 2009-10-14 ソニー株式会社 映像表示装置の製造方法
US6440837B1 (en) * 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6440842B1 (en) * 2001-02-02 2002-08-27 Macronix International Co. Ltd. Method of forming a dual damascene structure by patterning a sacrificial layer to define the plug portions of the structure
US7956525B2 (en) 2003-05-16 2011-06-07 Nanomix, Inc. Flexible nanostructure electronic devices
US8518304B1 (en) * 2003-03-31 2013-08-27 The Research Foundation Of State University Of New York Nano-structure enhancements for anisotropic conductive material and thermal interposers
JPWO2004096449A1 (ja) * 2003-04-25 2006-07-13 株式会社半導体エネルギー研究所 荷電ビームを用いた液滴吐出装置及び該装置を用いてのパターンの作製方法
US20060172061A1 (en) * 2003-06-05 2006-08-03 Toshimi Kohmura Method and apparatus for substrate fabrication
JP5196703B2 (ja) * 2004-01-15 2013-05-15 デクセリアルズ株式会社 接着フィルム
US20050196707A1 (en) 2004-03-02 2005-09-08 Eastman Kodak Company Patterned conductive coatings
JP2006178426A (ja) * 2004-11-24 2006-07-06 Sanyo Electric Co Ltd 表示装置および表示装置の製造方法
KR100657944B1 (ko) * 2005-01-12 2006-12-14 삼성전자주식회사 상전이 램 동작 방법
US7408263B2 (en) * 2005-05-03 2008-08-05 E.I. Du Pont De Nemours And Company Anisotropic conductive coatings and electronic devices
JP4345710B2 (ja) * 2005-05-11 2009-10-14 セイコーエプソン株式会社 膜パターンの形成方法
EP1962348B1 (en) 2005-08-12 2013-03-06 Cambrios Technologies Corporation Nanowires-based transparent conductors
JP2007123870A (ja) * 2005-09-29 2007-05-17 Matsushita Electric Ind Co Ltd 平板表示装置およびその製造方法
KR101182302B1 (ko) * 2005-12-08 2012-09-20 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
TW200724991A (en) * 2005-12-29 2007-07-01 Ind Tech Res Inst Active array color filter structure and fabricating method thereof
US7607684B2 (en) * 2006-03-20 2009-10-27 Nissan Technical Center North America, Inc. Integrated inflatable curtain deployment ramp into vehicle body trim
WO2007135893A1 (ja) * 2006-05-19 2007-11-29 Sharp Kabushiki Kaisha 表示装置
TWI397446B (zh) 2006-06-21 2013-06-01 Cambrios Technologies Corp 控制奈米結構形成及形狀之方法
US8785939B2 (en) 2006-07-17 2014-07-22 Samsung Electronics Co., Ltd. Transparent and conductive nanostructure-film pixel electrode and method of making the same
US7611985B2 (en) * 2006-09-20 2009-11-03 Intel Corporation Formation of holes in substrates using dewetting coatings
JP5409369B2 (ja) * 2006-10-12 2014-02-05 カンブリオス テクノロジーズ コーポレイション ナノワイヤベースの透明導電体およびその適用
KR101354434B1 (ko) * 2007-03-29 2014-01-22 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
SG156218A1 (ko) 2007-04-20 2009-11-26
US7727886B2 (en) * 2007-06-29 2010-06-01 Intel Corporation Forming vias using sacrificial material
US7785494B2 (en) * 2007-08-03 2010-08-31 Teamchem Company Anisotropic conductive material
KR101478540B1 (ko) 2007-09-17 2015-01-02 삼성전자 주식회사 트랜지스터의 채널로 나노 물질을 이용하는 바이오 센서 및그 제조 방법
JP2009223110A (ja) * 2008-03-18 2009-10-01 Konica Minolta Holdings Inc 電気化学表示装置およびその製造方法
KR101006198B1 (ko) 2008-04-16 2011-01-12 ㈜비엔컴 블루투스를 이용한 핸즈프리 시스템
JP5195001B2 (ja) * 2008-05-07 2013-05-08 株式会社リコー 回路基板の製造方法、回路基板、アクティブマトリックス回路基板、画像表示装置
JP2009288413A (ja) * 2008-05-28 2009-12-10 Konica Minolta Opto Inc ハードコートフィルムの製造方法、ハードコートフィルム、反射防止フィルム、偏光板、及び画像表示装置
KR101400287B1 (ko) * 2008-06-17 2014-05-30 삼성전자주식회사 나노 와이어를 이용한 터치 패널
WO2010062708A2 (en) 2008-10-30 2010-06-03 Hak Fei Poon Hybrid transparent conductive electrodes
JP5375058B2 (ja) * 2008-12-08 2013-12-25 凸版印刷株式会社 薄膜トランジスタアレイ及びその製造方法
JP2010244850A (ja) * 2009-04-06 2010-10-28 Toshiba Mobile Display Co Ltd 有機ｅｌ表示装置
US20110024159A1 (en) * 2009-05-05 2011-02-03 Cambrios Technologies Corporation Reliable and durable conductive films comprising metal nanostructures
US20120070614A1 (en) * 2009-05-21 2012-03-22 Hiroshi Takahashi Anti-newton-ring film and touch panel
CN101572292B (zh) * 2009-06-12 2010-10-27 中国科学院上海微系统与信息技术研究所 相变和阻变合二为一实现多态存储的存储器单元及方法
JP2011023558A (ja) * 2009-07-16 2011-02-03 Sharp Corp 有機ｅｌ表示装置
JP5534174B2 (ja) * 2010-01-21 2014-06-25 大日本印刷株式会社 タッチパネル部材、並びに、上記タッチパネル部材を用いた表示装置及びタッチパネル
JP2011228243A (ja) * 2010-03-31 2011-11-10 Fujifilm Corp 導電性組成物、並びに、それを用いた透明導電体、タッチパネル及び太陽電池
JP2012033466A (ja) * 2010-07-02 2012-02-16 Fujifilm Corp 導電層転写材料、及びタッチパネル
EP2619816A4 (en) 2010-09-24 2014-06-11 Univ California NANO WIRE POLYMER COMPOSITE ELECTRODES

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102658A (ja) * 1995-10-03 1997-04-15 Nippon Mektron Ltd 可撓性回路基板及びその製造法
JP2002131899A (ja) * 2000-10-24 2002-05-09 Fuji Photo Film Co Ltd ネガ型感光性熱硬化性樹脂組成物、ネガ型感光性熱硬化性転写材料、層間絶縁膜の形成方法、ハイアパーチャー型液晶表示装置及びその製造方法
JP2005260216A (ja) * 2004-02-13 2005-09-22 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法、液晶テレビジョン装置、並びにｅｌテレビジョン装置
JP2009146419A (ja) * 2007-12-14 2009-07-02 Qinghua Univ タッチパネル及びそれを利用したディスプレイ
JP2011108840A (ja) * 2009-11-17 2011-06-02 Ricoh Co Ltd 回路基板、画像表示装置、回路基板の製造方法及び画像表示装置の製造方法
WO2011078170A1 (ja) * 2009-12-25 2011-06-30 富士フイルム株式会社 導電性組成物、並びに、それを用いた透明導電体、タッチパネル及び太陽電池

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024713A (ko) * 2018-08-28 2020-03-09 성균관대학교산학협력단 비등방성 접착 고분자를 이용한 디웨팅 유도 플립-칩 본딩 방법
KR102102548B1 (ko) * 2018-12-11 2020-04-21 주식회사 네이션스 투명 전기 차폐층을 구비한 기판, 및 투명 전기 차폐층을 구비한 터치 스크린 디스플레이

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Publication number Publication date
KR102035147B1 (ko) 2019-10-22
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KR102128035B1 (ko) 2020-06-30
HK1206324A1 (en) 2016-01-08
TWI647516B (zh) 2019-01-11
JP2018128670A (ja) 2018-08-16
WO2013148879A3 (en) 2013-11-21

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