KR20140141497A - 에칭 방법 및 기억 매체 - Google Patents
에칭 방법 및 기억 매체 Download PDFInfo
- Publication number
- KR20140141497A KR20140141497A KR20140064601A KR20140064601A KR20140141497A KR 20140141497 A KR20140141497 A KR 20140141497A KR 20140064601 A KR20140064601 A KR 20140064601A KR 20140064601 A KR20140064601 A KR 20140064601A KR 20140141497 A KR20140141497 A KR 20140141497A
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- etching
- fno
- chamber
- substrate
- Prior art date
Links
- 238000005530 etching Methods 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000007789 gas Substances 0.000 claims description 190
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- 239000011261 inert gas Substances 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000007795 chemical reaction product Substances 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 abstract description 5
- 238000002156 mixing Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 57
- 238000012545 processing Methods 0.000 description 34
- 230000007246 mechanism Effects 0.000 description 24
- 238000012546 transfer Methods 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 3
- 238000007865 diluting Methods 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- 230000007723 transport mechanism Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005299 abrasion Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 150000003377 silicon compounds Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000681 Silicon-tin Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000011343 solid material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/10—Etching compositions
- C23F1/12—Gaseous compositions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
- H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은, 플라즈마를 사용하지 않는 드라이 에칭에 의해, 높은 에칭 레이트 및 높은 선택비로 피처리 기판의 실리콘 부분을 에칭할 수 있는 에칭 방법 및 기록매체를 제공하는 것이다. 피처리 기판(W)의 표면에 존재하는 실리콘 부분을 선택적으로 에칭하는 에칭 방법은, 챔버(40) 내에 피처리 기판(W)를 배치하고, 챔버(40) 내에 FNO 가스 및 F2 가스를, 불활성 가스인 N2 가스로 희석하여 공급하여, FNO 가스 및 F2 가스를 피처리 기판(W)의 표면의 실리콘 부분과 반응시킨다.
Description
본 발명은 기판에 존재하는 실리콘 부분을 에칭하는 에칭 방법 및 기억 매체에 관한 것이다.
최근 들어, 반도체 디바이스의 제조 과정에서, 드라이 에칭이나 웨트 에칭을 대신하는 미세화 에칭이 가능한 방법으로서, 화학적 산화물 제거 처리(Chemical Oxide Removal; COR)라고 불리는 논-플라즈마 드라이 에칭 기술이 주목받고 있다(예를 들어 특허문헌 1, 2). 산화물로서 산화 실리콘(SiO2)을 에칭하는 경우에는, 불화수소(HF) 가스 단독 또는 HF 가스와 암모니아(NH3) 가스의 혼합 가스가 사용되고 있다.
그런데, COR은, 산화물을 에칭하는 기술이지만, 최근에는, 산화 실리콘(SiO2)과 같은 산화물뿐만 아니라, 폴리실리콘(poly-Si) 막 등의 실리콘(Si)을 에칭하는 것도 검토되고 있다. 폴리실리콘 막은 질화실리콘(SiN) 막 등의 다른 막과 공존한 상태에서 피처리 기판인 반도체 웨이퍼(실리콘 웨이퍼)에 형성되어 있어, SiN 막 등에 대하여 높은 에칭 선택비로 에칭될 필요가 있으며, 이러한 관점에서 논-플라즈마 드라이 에칭으로 실리콘(Si) 부분을 에칭하는 경우에는 HF 가스+F2 가스가 검토되고 있다.
그러나, HF 가스+F2 가스에 의해 실리콘(Si) 부분을 에칭하는 경우에는, 에칭 레이트가 매우 느려, 양산 기술에의 채용이 곤란하다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 플라즈마를 사용하지 않는 드라이 에칭에 의해, 높은 에칭 레이트 및 높은 에칭 선택비로 피처리 기판의 실리콘 부분을 에칭할 수 있는 에칭 방법 및 기억 매체를 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여, 본 발명은 피처리 기판의 표면에 존재하는 실리콘 부분을 선택적으로 에칭하는 에칭 방법으로서, 챔버 내에 피처리 기판을 배치하고, 상기 챔버 내에 FNO 가스 및 F2 가스를, 불활성 가스로 희석하여 공급하여, FNO 가스 및 F2 가스를 상기 피처리 기판의 표면의 실리콘 부분과 반응시키는 에칭 방법을 제공한다.
상기 실리콘 부분으로서는 폴리실리콘 막을 전형적인 것으로서 들 수 있다. 또한, 본 발명에서는, 상기 피처리 기판의 상기 실리콘 부분을 그 이외의 부분에 대하여 높은 에칭 선택비로 에칭하는 것인 것이 바람직하다. 이 경우에, 상기 피처리 기판은, 상기 실리콘 부분에 인접하여 질화실리콘 부분을 갖고, 상기 실리콘 부분을 상기 질화실리콘 부분에 대하여 높은 선택비로 에칭하는 것이 바람직하다.
상기 FNO 가스는, F2 가스와 NO 가스의 반응에 의해 생성될 수 있다. 상기 FNO 가스의 농도는, 체적 비율로 0.5 내지 3.0％이며, 상기 F2 가스의 농도는, 체적 비율로 0.01 내지 3.0％인 것이 바람직하다. 또한, 상기 FNO 가스와 상기 F2 가스의 체적 비율은, 30:1 내지 1:1의 범위인 것이 바람직하다. 상기 불활성 가스는, N2 가스, Ar 가스 및 He 가스로부터가스 중에서 적절하게 사용할 수 있으며, 상기 FNO 가스 및 상기 F2 가스의 합계와 불활성 가스의가스와의 체적 비율은, 1:150 내지 1:10의 범위인 것이 바람직하다.
상기 에칭을 행할 때, 상기 챔버 내에서 상기 피처리 기판을 적재하는 적재대의재치하는 재치대의 온도를 50 내지 200℃의 범위로 하는 것이 바람직하고, 또한, 상기 챔버 내의 압력을 1 내지 100Torr의 범위로 하는 것이 바람직하다.
또한, FNO 가스 및 F2 가스를 상기 피처리 기판의 표면의 실리콘 부분과 반응시킨 후, 상기 피처리 기판을 다른 챔버 내에서 가열 처리하여 상기 피처리 기판 상의 반응 생성물을 제거하는 것이 바람직하다.
또한, 본 발명은 컴퓨터 상에서 동작하고, 에칭 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 상기 에칭 방법이 행해지도록, 컴퓨터에 상기 에칭 장치를 제어시키는 것을 특징으로 하는 기억 매체를 제공한다.
본 발명에 따르면, 챔버 내에 FNO 가스 및 F2 가스를, 불활성 가스로 희석하여 공급하여, FNO 가스 및 F2 가스를 피처리 기판의 표면의 실리콘 부분과 반응시킨다. 이것에 의해, 피처리 기판 표면의 실리콘 부분을 높은 에칭 레이트로, 또한 피처리 기판의 다른 부분에 대하여 높은 선택비로 에칭할 수 있다.
도 1은 본 발명의 실시 형태에 따른 에칭 방법을 실시하기 위하여 사용되는 에칭 장치를 탑재한 처리 시스템을 도시하는 개략 구성도이다.
도 2는 도 1의 처리 시스템에 탑재된 PHT 처리 장치를 도시하는 단면도이다.
도 3은 도 1의 처리 시스템에 탑재된 에칭 장치의 일례의 개략 구성을 도시하는 단면도이다.
도 4는 에칭 장치의 다른 예의 개략 구성을 도시하는 단면도이다.
도 5는 에칭 장치의 또 다른 예의 개략 구성을 도시하는 단면도이다.
도 6은 반응 가스의 FNO/F2 비와 poly-Si/SiN 에칭 선택비의 관계를 나타내는 도면이다.
도 2는 도 1의 처리 시스템에 탑재된 PHT 처리 장치를 도시하는 단면도이다.
도 3은 도 1의 처리 시스템에 탑재된 에칭 장치의 일례의 개략 구성을 도시하는 단면도이다.
도 4는 에칭 장치의 다른 예의 개략 구성을 도시하는 단면도이다.
도 5는 에칭 장치의 또 다른 예의 개략 구성을 도시하는 단면도이다.
도 6은 반응 가스의 FNO/F2 비와 poly-Si/SiN 에칭 선택비의 관계를 나타내는 도면이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
본 발명자들의 예의 연구의 성과에 의해, 실리콘 화합물의 에칭 속도에는, 에칭 시의 조건, 즉 온도, 압력, FNO, F2 농도가 크게 기인하는 것으로 판명되었다.
FNO 가스는, 실리콘 화합물의 에칭에 깊이 기여하여, FNO 농도가 높을수록, 그 에칭 속도가 빠른 경향이 있고, 압력, 온도는 높을수록 그 에칭 속도가 빠른 경향이 있다. 단, 이 경향은, 에칭 대상물에 따라 상이하며, 보다 높은 선택비를 얻기 위해서는, 그 조건을 최적화하는 것이 필요하게 된다.
전술한 바와 같이, 폴리실리콘 막을 질화실리콘에 대하여 높은 선택비로 에칭하는 경우를 생각한다. 본 발명의 가스를 사용하면, 폴리실리콘 막을 고속으로 에칭할 수 있다. 질화실리콘은, 폴리실리콘 막과 비교하면 에칭되기 어렵지만, 고온(>200℃) 및 고농도 FNO(분압>1Torr)의 조건 하에서는, 급격하게 에칭되기 쉬워진다. 본 발명자들이 이러한 점들을 바탕으로 예의 연구한 결과, 질화실리콘 부분이 에칭되지 않고, 폴리실리콘 막만이 선택적으로 에칭되는 조건이 발견되었다.
<처리 시스템>
도 1은 본 발명의 실시 형태에 따른 에칭 방법을 실시하기 위하여 사용되는 에칭 장치를 탑재한 처리 시스템을 도시하는 개략 구성도이다. 이 처리 시스템(1)은 반도체 웨이퍼(이하, 간단히 웨이퍼라고 기재함)(W)를 반출입하는 반출입부(2)와, 반출입부(2)에 인접하여 설치된 2개의 로드로크실(3)와, 각 로드로크실(3)에 각각 인접하여 설치된, 웨이퍼(W)에 대하여 PHT(Post Heat Treatment) 처리를 행하는 2개의 PHT 처리 장치(4)와, 각 PHT 처리 장치(4)에 각각 인접하여 설치된, 웨이퍼(W)에 대하여 논-플라즈마 에칭을 행하는 2개의 에칭 장치(5)를 구비하고 있다. 로드로크실(3), PHT 처리 장치(4) 및 에칭 장치(5)는 이 순서대로 일직선 상에 나란히 설치되어 있다.
반출입부(2)는 웨이퍼(W)를 반송하는 제1 웨이퍼 반송 기구(11)가 내부에 설치된 반송실(12)을 갖고 있다. 제1 웨이퍼 반송 기구(11)는 웨이퍼(W)를 대략 수평으로 유지하는 2개의 반송 아암(11a, 11b)을 갖고 있다. 반송실(12)의 길이 방향의 측부에는, 재치대(13)가 설치되어 있고, 이 재치대(13)에는, 웨이퍼(W)를 복수 매 나란히 하여 수용 가능한 캐리어(C)가 예를 들어 3개 접속될 수 있도록 되어 있다. 또한, 반송실(12)에 인접하여, 웨이퍼(W)를 회전시켜 편심량을 광학적으로 구하여 위치 정렬을 행하는 오리엔터(14)가 설치되어 있다.
반출입부(2)에 있어서, 웨이퍼(W)는, 반송 아암(11a, 11b)에 의해 유지되고, 제1 웨이퍼 반송 기구(11)의 구동에 의해 대략 수평면 내에서 직진 이동, 또한 승강됨으로써, 원하는 위치로 반송된다. 그리고, 웨이퍼(W)는 재치대(13) 상의 캐리어(C), 오리엔터(14), 로드로크실(3)에 대하여 각각 반송 아암(11a, 11b)이 진퇴함으로써, 반출입되게 되어 있다.
각 로드로크실(3)은 반송실(12)과의 사이에 각각 게이트 밸브(16)가 개재된 상태에서, 반송실(12)에 각각 연결되어 있다. 각 로드로크실(3) 내에는, 웨이퍼(W)를 반송하는 제2 웨이퍼 반송 기구(17)가 설치되어 있다. 또한, 로드로크실(3)은 소정의 진공도까지 진공화 가능하게 구성되어 있다.
제2 웨이퍼 반송 기구(17)는 다관절 아암 구조를 갖고 있으며, 웨이퍼(W)를 대략 수평으로 유지하는 피크(17')를 갖고 있다. 이 제2 웨이퍼 반송 기구(17)에 있어서는, 다관절 아암을 수축시킨 상태에서 피크(17')가 로드로크실(3) 내에 위치하고, 다관절 아암을 신장함으로써, 피크(17')가 PHT 처리 장치(4)에 도달하며, 더욱 신장함으로써 에칭 장치(5)에 도달하는 것이 가능하게 되어 있고, 웨이퍼(W)를 로드로크실(3), PHT 처리 장치(4) 및 에칭 장치(5) 사이에서 반송하는 것이 가능하게 되어 있다.
PHT 처리 장치(4)는, 도 2에 도시한 바와 같이, 진공화 가능한 챔버(20)과, 그 안에서 웨이퍼(W)를 재치하는 재치대(23)를 갖고, 재치대(23)에는 히터(24)가 매설되어 있으며, 이 히터(24)에 의해 에칭 처리가 실시된 후의 웨이퍼(W)를 가열하여 에칭 처리에 의해 생성된 반응 생성물을 기화(승화)시키는 PHT 처리를 행한다. 챔버(20)의 로드로크실(3)측에는, 로드로크실(3)과의 사이에서 웨이퍼를 반송하는 반입 출구(20a)가 형성되어 있으며, 이 반입 출구(20a)는 게이트 밸브(22)에 의해 개폐 가능하게 되어 있다. 또한, 챔버(20)의 에칭 장치(5)측에는 에칭 장치(5)와의 사이에서 웨이퍼(W)를 반송하는 반입 출구(20b)가 형성되어 있으며, 이 반입 출구(20b)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다. 또한, 챔버(20)에 예를 들어 질소 가스(N2) 등의 불활성 가스를 공급하는 가스 공급로(25)를 구비한 가스 공급 기구(26), 및 챔버(20) 내를 배기하는 배기로(27)를 구비한 배기 기구(28)가 구비되어 있다. 가스 공급로(25)는 질소 가스 공급원(30)에 접속되어 있다. 그리고, 가스 공급로(25)에는, 상기 가스 공급로(25)의 개폐 동작 및 질소 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(31)가 개재하여 설치되어 있다. 배기 기구(28)의 배기로(27)에는 개폐 밸브(32) 및 진공 펌프(33)가 설치되어 있다.
에칭 장치(5)는, 도 3에 도시한 바와 같이, 밀폐 구조의 챔버(40)를 구비하고 있으며, 챔버(40)의 내부에는, 웨이퍼(W)를 대략 수평으로 한 상태에서 재치시키는 재치대(42)가 설치되어 있다. 또한, 에칭 장치(5)에는, 챔버(40) 내에 FNO 가스, F2 가스, N2 가스를 공급하는 가스 공급 기구(43)와, 챔버(40) 내를 배기하는 배기 기구(44)가 설치되어 있다.
챔버(40)는 챔버 본체(51)와 덮개부(52)에 의해 구성되어 있다. 챔버 본체(51)는 대략 원통 형상의 측벽부(51a)와 저부(51b)를 갖고, 상부는 개구로 되어 있으며, 이 개구가 덮개부(52)로 폐쇄된다. 측벽부(51a)와 덮개부(52)는, 시일 부재(도시하지 않음)에 의해 밀봉되어, 챔버(40) 내의 기밀성이 확보된다.
측벽부(51a)에는, PHT 처리 장치(4)의 챔버(20)에 대하여 웨이퍼(W)를 반출입하는 반입 출구(53)가 형성되어 있으며, 이 반입 출구(53)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
덮개부(52)는 외측을 구성하는 덮개 부재(55)와, 덮개 부재(55)의 내측에 끼워 넣어져, 재치대(42)에 면하도록 설치된 샤워 헤드(56)를 갖고 있다. 샤워 헤드(56)는 원통 형상을 이루는 측벽(57a)과 상부벽(57b)을 갖는 본체(57)와, 본체(57)의 저부에 설치된 샤워 플레이트(58)를 갖고 있다. 본체(57)와 샤워 플레이트(58) 사이에는 공간(59)이 형성되어 있다.
덮개 부재(55) 및 본체(57)의 상부벽(57b)에는 공간(59)을 관통하는 가스 도입로(61)가 형성되어 있으며, 이 가스 도입로(61)에는 가스 공급 기구(43)의 가스 공급 배관(71)이 접속되어 있다.
샤워 플레이트(58)에는 복수의 가스 토출 구멍(62)이 형성되어 있으며, 가스 공급 배관(71) 및 가스 도입로(61)를 거쳐 공간(59)에 도입된 가스가 가스 토출 구멍(62)으로부터 챔버(40) 내의 공간에 토출된다.
재치대(42)는 평면에서 볼 때 대략 원형을 이루고 있으며, 챔버(40)의 저부(51b)에 고정되어 있다. 재치대(42)의 내부에는, 재치대(42)의 온도를 조절하는 온도 조절기(65)가 설치되어 있다. 온도 조절기(65)는 예를 들어 온도 조절용 매체(예를 들어 물 등)가 순환하는 관로를 구비하고 있으며, 이러한 관로 내를 흐르는 온도 조절용 매체와 외기 사이의 열교환이 행해짐으로써, 재치대(42)의 온도가 조절되어, 재치대(42) 상의 웨이퍼(W)의 온도 제어가 이루어진다.
가스 공급 기구(43)는 F2 가스 공급원(75), FNO 가스 공급원(76) 및 N2 가스 공급원(77)을 갖고 있으며, 이들에는 각각 F2 가스 공급 배관(72), FNO 가스 공급 배관(73), N2 가스 공급 배관(74)이 접속되어 있다. F2 가스 공급 배관(72), FNO 가스 공급 배관(73), N2 가스 공급 배관(74)은 상기 가스 공급 배관(71)에 접속되어 있다. F2 가스 공급 배관(72), FNO 가스 공급 배관(73), N2 가스 공급 배관(74)에는 유로의 개폐 동작 및 유량 제어를 행하는 유량 제어기(79)가 설치되어 있다. 유량 제어기(79)는 각 배관(71, 72, 73, 74)을 개폐하고 가스의 유량을 제어한다. 유량 제어기(79)는 예를 들어 개폐 밸브 및 매스 플로우 컨트롤러에 의해 구성되어 있다.
그리고, F2 가스 공급원(75) 및 FNO 가스 공급원(76)으로부터 F2 가스 및 FNO 가스가 소정의 유량으로 공급되어, 가스 공급 배관(71) 내에서 혼합 가스로 되고, 이 혼합 가스가 N2 가스와 함께 가스 공급 배관(71)을 거쳐 샤워 헤드(56) 내에 공급되어, 샤워 헤드(56)의 가스 토출 구멍(62)으로부터 챔버(40) 내에 토출된다.
상기 가스 중 FNO 가스 및 F2 가스가 반응 가스이며, 불활성 가스인 N2 가스는 희석 가스이다. 그리고, 챔버(40) 내에, 반응 가스로서 FNO 가스 및 F2 가스를 소정 유량으로, 희석 가스인 N2 가스로 희석된 상태에서 도입하여, 챔버(40) 내를 소정 압력으로 유지하면서, 웨이퍼(W) 상의 Si 부분, 예를 들어 poly-Si 막을 에칭한다. FNO 가스는, F2 가스와 NO 가스의 반응에 의해 생성될 수 있다.
희석 가스로서 사용하는 불활성 가스로서는, N2 가스 이외에 Ar 가스, He 가스를 적절하게 사용할 수 있다. 또한, N2 가스, Ar 가스, He 가스는 단독으로 사용해도 되고, 이들 중 2종 이상을 사용해도 된다. 다른 희석 가스를 사용해도 된다.
또한, F2 가스 공급원(75)으로서 통상 사용되는 봄베는, F2 가스가 활성이 매우 높기 때문에, 불활성 가스, 전형적으로는 N2 가스로 F2: N2=1:4의 체적비로 희석되어 있다.
배기 기구(44)는 챔버(40)의 저부(51b)에 형성된 배기구(81)에 연결되는 배기 배관(82)을 갖고 있으며, 또한, 배기 배관(82)에 설치된, 챔버(40) 내의 압력을 제어하기 위한 자동 압력 제어 밸브(APC)(83) 및 챔버(40) 내를 배기하기 위한 진공 펌프(84)를 갖고 있다.
챔버(40)의 측벽부(51a)에, 챔버(40) 내의 압력을 계측하기 위한 압력계로서의 2개의 커패시턴스 마노미터(86a, 86b)가 설치되어 있다. 커패시턴스 마노미터(86a)는 고압력용, 커패시턴스 마노미터(86b)는 저압력용으로 되어 있다.
에칭 장치(5)를 구성하는 챔버(40), 재치대(42) 등의 각종 구성 부품의 재질로서는, Al이 사용되고 있다. 챔버(40)를 구성하는 Al재는 무구한 것이어도 되고, 면(챔버 본체(51)의 내면, 샤워 헤드(56)의 하면 등)에 양극 산화 처리를 실시한 것이어도 된다. 한편, 재치대(42)를 구성하는 Al의 표면은 내마모성이 요구되므로, 양극 산화 처리를 행하여 표면에 내마모성이 높은 산화 피막(Al2O3)을 형성하는 것이 바람직하다.
도 1에 도시한 바와 같이, 처리 시스템(1)은 제어부(90)를 갖고 있다. 제어부(90)는 처리 시스템(1)의 각 구성부를 제어하는 마이크로프로세서(컴퓨터)를 구비한 프로세스 컨트롤러(91)를 갖고 있다. 프로세스 컨트롤러(91)에는, 오퍼레이터가 처리 시스템(1)을 관리하기 위하여 커맨드의 입력 조작 등을 행하는 키보드(도시 하지 않음)나, 처리 시스템(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 갖는 사용자 인터페이스(92)가 접속되어 있다. 또한, 프로세스 컨트롤러(91)에는, 처리 시스템(1)에서 실행되는 각종 처리, 예를 들어 에칭 장치(5)에 있어서의 처리 가스의 공급이나 챔버(40) 내의 배기 등을 프로세스 컨트롤러(91)의 제어로 실현하기 위한 제어 프로그램이나 처리 조건에 따라 처리 시스템(1)의 각 구성부에 소정의 처리를 실행시키기 위한 제어 프로그램인 처리 레시피나, 각종 데이터베이스 등이 저장된 기억부(93)가 접속되어 있다. 레시피는 기억부(93) 내의 적절한 기억 매체에 기억되어 있다. 그리고, 필요에 따라, 임의의 레시피를 기억부(93)로부터 호출하여 프로세스 컨트롤러(91)에 실행시킴으로써, 프로세스 컨트롤러(91)의 제어 하에서, 처리 시스템(1)에서의 원하는 처리가 행해진다.
<에칭 방법>
이어서, 이러한 처리 시스템(1)을 사용한 본 실시 형태의 에칭 방법에 대하여 설명한다.
우선, 복수의 웨이퍼(W)로서, 각 표면에 에칭 대상인 Si 부분인 poly-Si 막을 가지며, 이와 인접하여 하드 마스크 막으로서의 SiN 막, 전극으로서의 TiN 막 등이 형성된 것을 준비하고, 그러한 웨이퍼(W)를 캐리어(C) 내에 수납하여 처리 시스템(1)에 반송한다. 처리 시스템(1)에 있어서는, 대기측의 게이트 밸브(16)를 개방하여 대기로 된 상태에서 반출입부(2)의 캐리어(C)로부터 제1 웨이퍼 반송 기구(11)의 반송 아암(11a, 11b) 중 어느 하나에 의해 1장의 웨이퍼(W)를 로드로크실(3)에 반송하고, 로드로크실(3) 내의 제2 웨이퍼 반송 기구(17)의 피크(17')에 수수한다.
그 후, 대기측의 게이트 밸브(16)를 폐쇄하여 로드로크실(3) 내를 진공 배기하고, 계속하여 게이트 밸브(22 및 54)을 개방하여, 피크(17')를 에칭 장치(5)까지 신장하고 재치대(42)에 웨이퍼(W)를 재치한다.
그 후, 피크(17')를 로드로크실(3)로 복귀시키고, 게이트 밸브(54)를 폐쇄하여, 챔버(40) 내를 밀폐 상태로 한다. 이 상태에서, 온도 조절기(65)에 의해 재치대(42) 상의 웨이퍼(W)의 온도를 소정의 목표값으로 조절하고, 가스 공급 기구(43)의 F2 가스 공급원(75), FNO 가스 공급원(76) 및 N2 가스 공급원(77)으로부터, F2 가스, FNO 가스, N2 가스를 공급한다. 전술한 바와 같이, F2 가스와 FNO 가스는 가스 공급 배관(71) 내에서 혼합되어 혼합 가스로 되고, 이 혼합 가스는, 희석 가스로서의 불활성 가스인 N2 가스와 함께 샤워 헤드(56)의 공간(59) 내에 도입되어, 가스 토출 구멍(62)으로부터 챔버(40) 내의 공간에 토출된다.
에칭 가스인 FNO 가스 및 F2 가스의 혼합 가스에 의해 웨이퍼(W)의 Si 부분, 예를 들어 poly-Si 막이 에칭된다.
FNO 및 F2 혼합 가스는, Si에 대한 반응성이 매우 높아, 저농도에서도 매우 높은 에칭 레이트로 Si를 에칭할 수 있다. 예를 들어, 막 두께가 150㎚인poly-Si 막의 에칭 시에, NF 가스와 F2 가스의 혼합 가스로는 40분 정도 걸리었던 것이, FNO와 F2의 혼합 가스로는 2분 정도에서 에칭할 수 있어, 종래의 20배 정도의 에칭 레이트를 얻을 수 있다.
한편, FNO와 F2의 혼합 가스는, SiN이나 TiN 등, poly-Si 막에 인접하여 사용되는 막에 대한 에칭 레이트는 낮고, 이들 막에 대하여 매우 높은 에칭 선택비로 poly-Si를 에칭할 수 있다. 예를 들어, SiN 막에 대하여 100 내지 무한대라는 매우 높은 에칭 선택비를 얻을 수 있다.
일 실시 형태에 있어서는, FNO 가스의 농도는 체적 비율로 0.5 내지 3.0％가 바람직하다. 또한, F2 가스의 농도는, 체적 비율로 0.01 내지 3.0％가 바람직하다. 다른 실시 형태에 있어서는, FNO 가스와 F2 가스의 체적 비율로서는, FNO:F2=30:1 내지 1:1의 범위를 사용할 수 있다. 또한, 에칭 가스(FNO+F2)와 희석 가스인 불활성 가스의 체적 비율은, 에칭 대상의 크기에도 따르지만, 1:150 내지 1:10의 범위가 바람직하다.
에칭시의 웨이퍼(W)의 재치대(42)상의 웨이퍼(W)의 온도는, 50 내지 200℃의 범위가 바람직하고, 또한, 챔버(40) 내의 압력은, 1 내지 100Torr(133.3 내지 13330㎩)의 범위가 바람직하다.
또한, FNO 및 F2는 모두 비점이 낮아, 통상의 처리 조건에 있어서는 안정적으로 기체로서 존재한다.
이상과 같은 에칭에 있어서, SiF 등이 반응 생성물로서 생성되고, 이러한 반응 생성물이 웨이퍼(W)의 표면에 부착된 상태로 된다.
이 때문에, 에칭 장치(5)에 의한 에칭 처리가 종료된 후, 웨이퍼(W)를 PHT 처리 장치(4)에 반송하고, 웨이퍼(W)를 가열하여, 웨이퍼(W) 표면의 반응 생성물을 가열 제거한다. 구체적으로는, 에칭 장치(5)에서의 에칭이 종료된 후, 게이트 밸브(22, 54)를 개방하고, 제2 웨이퍼 반송 기구(17)의 피크(17')에 의해 재치대(42) 상의 처리 후의 웨이퍼(W)를 PHT 처리 장치(4)의 챔버(20) 내의 재치대(23) 상에 재치한다. 그리고, 피크(17')를 로드로크실(3)로 퇴피시키고, 게이트 밸브(22, 54)를 폐쇄하고, 챔버(20) 내에 N2 가스를 도입하면서, 히터(24)에 의해 재치대(23) 상의 웨이퍼(W)를 가열한다. 이것에 의해, 상기 에칭 처리에 의해 발생한 반응 생성물이 가열되고 기화되어 제거된다.
이와 같이, PHT 처리 장치(4)에 의해 가열 처리가 종료된 후, 게이트 밸브(22)를 개방하고, 제2 웨이퍼 반송 기구(17)의 피크(17')에 의해 재치대(23) 상의 가열 처리 후의 웨이퍼(W)를 로드로크실(3)에 퇴피시키고, 제1 웨이퍼 반송 기구(11)의 반송 아암(11a, 11b) 중 어느 하나에 의해 캐리어(C)로 복귀시킨다. 이것에 의해, 1매의 웨이퍼의 처리가 완료된다.
이상과 같이, 본 실시 형태에 따르면, 에칭 장치(5)에 의한 웨이퍼(W) 상의 Si 부분, 예를 들어 poly-Si 막을 FNO 및 F2를 혼합한 에칭 가스와, N2 가스와 같은 불활성 가스로 이루어지는 희석 가스에 의해 에칭한다. 이것에 의해, 매우 높은 에칭 레이트로, 또한, SiN막이나 TiN막 등의 인접한 막에 대하여 높은 에칭 선택비로 Si 부분을 에칭할 수 있다.
일 실시 형태에 있어서는, 가스 공급 기구(43)로서는, F2 가스와 FNO 가스의 비율이 미리 정해져 있는 경우 등에는, 도 4에 도시한 바와 같이, F2 가스 공급원(75), FNO 가스 공급원(76)대신에, F2 가스와 FNO의 혼합 가스를 공급하는 혼합 가스 공급원(87)을 설치해도 된다. 또한, 혼합 가스 공급원(87)과 F2 가스 공급원(75)을 병용할 수도 있다. 또한, 도 4에서는, 혼합 가스 공급원(87)은 가스 공급 배관(71)에 직접 접속되어 있다.
또한, 도 5에 도시한 바와 같이, 가스 공급 기구(43)로서, FNO 가스 공급원(76) 대신에 NO 가스 공급원(88)을 설치할 수도 있다. 이 경우에는, F2 가스와 NO 가스가 가스 공급 배관(71) 내에서 혼합되어 반응하고, F2를 FNO의 화학양론 조성보다도 과잉으로 공급함으로써, FNO 가스와 F2 가스의 혼합 가스가 형성된다. 그리고, FNO 가스와 F2 가스가, N2 가스와 함께 가스 공급 배관(71)을 거쳐 샤워 헤드(56) 내에 공급되어, 가스 토출 구멍(62)으로부터 챔버(40) 내에 토출된다. 또한, 도 8에서, 도면 부호 89는, NO 가스 공급 배관이다.
<실험예>
이어서, 실험예에 대하여 설명한다.
본 실험예에 있어서는, SiO2막 상에 두께 200㎚의 poly-Si 막과, 두께 300㎚의 SiN 막을 형성한 복수의 샘플에 대하여, 도 3에 도시한 구성을 갖는 에칭 장치(5)를 사용하여, 가스 공급 기구(43)로부터, FNO/F2 비를 변화시켜, F2 가스, FNO 가스, N2 가스를 공급하고, 재치대(42)의 온도를 50 내지 200, 챔버 내의 압력을 1 내지 100Torr(133.3 내지 13330㎩)의 범위에서 에칭하였다. 도 6에 이때의 FNO 가스와 F2 가스의 체적 비율과 poly-Si 막의 SiN 막에 대한 선택비의 관계를 나타낸다. 또한, 에칭량은, 각 막의 4점에서 측정하였다. 이로 인해, SiN막의 에칭 레이트는 매우 작아 측정에 오차를 일으키게 된다. 이 점으로부터, poly-Si막의 SiN막에 대하여 에칭 선택비를 SiN막의 에칭 레이트가 0.1㎚/min 로 설정된 상태에서 계산하였다.
도 6에 도시한 바와 같이, 에칭 가스로서 FNO 및 F2의 혼합 가스를 사용함으로써, poly-Si 막을 SiN 막에 대하여 매우 높은 에칭 선택비로 에칭할 수 있는 것이 확인되었다.
<본 발명의 다른 적용>
또한, 본 발명은 상기 실시 형태에 한정되지 않으며 다양하게 변형 가능하다. 예를 들어, 상기 실시 형태의 장치는 일례에 지나지 않으며, 다양한 구성의 장치에 의해 본 발명의 에칭 방법을 실시할 수 있다. 또한, 피처리 기판으로서 반도체 웨이퍼를 사용한 경우에 대하여 나타냈지만, 반도체 웨이퍼에 한하지 않으며, LCD(액정 디스플레이)용 기판으로 대표되는 FPD(플랫 패널 디스플레이) 기판이나, 세라믹스 기판 등의 다른 기판이어도 된다.
1: 처리 시스템
2: 반출입부
3: 로드로크실
4: PHT 처리 장치
5: 에칭 장치
11: 제1 웨이퍼 반송 기구
17: 제2 웨이퍼 반송 기구
40: 챔버
42: 재치대
43: 가스 공급 기구
44: 배기 기구
90: 제어부
W: 반도체 웨이퍼
2: 반출입부
3: 로드로크실
4: PHT 처리 장치
5: 에칭 장치
11: 제1 웨이퍼 반송 기구
17: 제2 웨이퍼 반송 기구
40: 챔버
42: 재치대
43: 가스 공급 기구
44: 배기 기구
90: 제어부
W: 반도체 웨이퍼
Claims (13)
- 피처리 기판의 표면에 존재하는 실리콘 부분을 선택적으로 에칭하는 에칭 방법으로서,
챔버 내에 상기 피처리 기판을 배치하고,
상기 챔버 내에 FNO 가스 및 F2 가스를, 불활성 가스로 희석하여 공급하여, FNO 가스 및 F2 가스를 상기 피처리 기판의 표면의 상기 실리콘 부분과 반응시키는,
에칭 방법. - 제1항에 있어서,
상기 실리콘 부분은 폴리실리콘 막인, 에칭 방법. - 제1항 또는 제2항에 있어서,
상기 피처리 기판의 표면상의 상기 실리콘 부분을 상기 실리콘 부분에 인접하여 형성되는 다른 부분에 대비하여 높은 에칭 선택비로 에칭하는, 에칭 방법. - 제3항에 있어서,
상기 다른 부분은 질화실리콘 부분인, 에칭 방법. - 제1항 또는 제2항에 있어서,
상기 FNO 가스는 F2 가스와 NO 가스의 반응에 의해 생성되는, 에칭 방법. - 제1항 또는 제2항에 있어서,
상기 FNO 가스의 농도는 체적 비율로 0.5 내지 3.0％이며, 상기 F2 가스의 농도는 체적 비율로 0.01 내지 3.0％인, 에칭 방법. - 제1항 또는 제2항에 있어서,
상기 FNO 가스와 상기 F2 가스의 체적 비율은 30:1 내지 1:1의 범위인, 에칭 방법. - 제1항 또는 제2항에 있어서,
상기 불활성 가스는 N2 가스, Ar 가스 및 He 가스로부터 선택된 적어도 1종인, 에칭 방법. - 제1항 또는 제2항에 있어서,
상기 FNO 가스 및 상기 F2 가스의 합계와 불활성 가스와의 체적 비율은, 1:150 내지 1:10의 범위인, 에칭 방법. - 제3항에 있어서,
상기 에칭을 행할 때, 상기 챔버 내에서 상기 피처리 기판을 재치하는 재치대의 온도를 50 내지 200℃의 범위로 하는, 에칭 방법. - 제3항에 있어서,
상기 에칭을 행할 때, 상기 챔버 내의 압력을 1 내지 100Torr의 범위로 하는, 에칭 방법. - 제1항 또는 제2항에 있어서,
FNO 가스 및 F2 가스를 상기 피처리 기판의 표면의 상기 실리콘 부분과 반응시킨 후, 상기 피처리 기판을 다른 챔버 내에서 가열 처리하여 상기 피처리 기판 상의 반응 생성물을 제거하는 것을 더 포함하는, 에칭 방법. - 컴퓨터 상에서 동작하고, 에칭 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 제1항 또는 제2항에 기재된 에칭 방법이 행해지도록, 컴퓨터에 상기 에칭 장치를 제어시키는, 기억 매체.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2013-115577 | 2013-05-31 | ||
| JP2013115577A JP6139986B2 (ja) | 2013-05-31 | 2013-05-31 | エッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140141497A true KR20140141497A (ko) | 2014-12-10 |
| KR101853522B1 KR101853522B1 (ko) | 2018-04-30 |
Family
ID=51985595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140064601A KR101853522B1 (ko) | 2013-05-31 | 2014-05-28 | 에칭 방법 및 기억 매체 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9012331B2 (ko) |
| JP (1) | JP6139986B2 (ko) |
| KR (1) | KR101853522B1 (ko) |
| TW (1) | TWI594321B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200090244A (ko) * | 2017-12-29 | 2020-07-28 | 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 | 3D NAND 소자 분야를 위한 비-플라즈마 건식 프로세스를 이용한 SIO2에 대한 SiN의 선택적 에칭 |
| KR20210100186A (ko) * | 2018-12-20 | 2021-08-13 | 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 | 반도체 프로세스를 위해서 무-f3no fno 가스 및 무-f3no fno 가스 혼합물의 저장 및 공급을 위한 시스템 및 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6073172B2 (ja) * | 2013-03-29 | 2017-02-01 | 岩谷産業株式会社 | エッチング方法 |
| JP2016025195A (ja) * | 2014-07-18 | 2016-02-08 | 東京エレクトロン株式会社 | エッチング方法 |
| JP6494226B2 (ja) | 2014-09-16 | 2019-04-03 | 東京エレクトロン株式会社 | エッチング方法 |
| JP6516504B2 (ja) * | 2015-02-18 | 2019-05-22 | 国立大学法人名古屋大学 | エッチング装置およびエッチング方法 |
| US10903083B2 (en) * | 2016-01-13 | 2021-01-26 | Tokyo Electron Limited | Substrate processing method, substrate processing apparatus and substrate processing system |
| JP6667354B2 (ja) * | 2016-04-15 | 2020-03-18 | 東京エレクトロン株式会社 | 基板処理方法および基板処理装置 |
| JP6689159B2 (ja) | 2016-08-22 | 2020-04-28 | 東京エレクトロン株式会社 | エッチング方法およびｄｒａｍキャパシタの製造方法 |
| EP3605587A4 (en) | 2017-03-27 | 2020-12-30 | Kanto Denka Kogyo Co., Ltd. | DRY ETCHING PROCEDURE OR DRY CLEANING PROCESS |
| CN108847391B (zh) * | 2018-06-01 | 2021-06-08 | 北京北方华创微电子装备有限公司 | 一种非等离子干法刻蚀方法 |
| JP7224160B2 (ja) * | 2018-12-04 | 2023-02-17 | 東京エレクトロン株式会社 | 発光モニタ方法、基板処理方法、および基板処理装置 |
| CN114207787A (zh) * | 2019-08-23 | 2022-03-18 | 东京毅力科创株式会社 | 对交替的金属和电介质具有可调选择性的含钛材料层非等离子体刻蚀 |
| KR20230040358A (ko) * | 2020-07-20 | 2023-03-22 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 및 에칭 장치 |
| IL302225A (en) * | 2020-10-22 | 2023-06-01 | Resonac Corp | Etching method and method for manufacturing a semiconductor element |
| US20220285230A1 (en) * | 2021-03-05 | 2022-09-08 | Taiwan Semiconductor Manufacturing Company Limited | System and methods for controlling an amount of primer in a primer application gas |
| US20240363356A1 (en) * | 2021-08-10 | 2024-10-31 | Resonac Corporation | Etching method and method for producing semiconductor element |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677577B2 (ja) * | 1988-01-29 | 1997-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3298205B2 (ja) | 1992-03-25 | 2002-07-02 | ソニー株式会社 | ドライエッチング方法 |
| WO2002025713A1 (en) * | 2000-09-25 | 2002-03-28 | Research Institute Of Innovative Technology For The Earth | Gas compositions for cleaning the interiors of reactors as well as for etching films of silicon-containing compounds |
| JP4833512B2 (ja) * | 2003-06-24 | 2011-12-07 | 東京エレクトロン株式会社 | 被処理体処理装置、被処理体処理方法及び被処理体搬送方法 |
| US20080142039A1 (en) * | 2006-12-13 | 2008-06-19 | Advanced Technology Materials, Inc. | Removal of nitride deposits |
| JP5084250B2 (ja) * | 2006-12-26 | 2012-11-28 | 東京エレクトロン株式会社 | ガス処理装置およびガス処理方法ならびに記憶媒体 |
| JP5210191B2 (ja) * | 2009-02-03 | 2013-06-12 | 東京エレクトロン株式会社 | 窒化珪素膜のドライエッチング方法 |
| JP5470149B2 (ja) * | 2010-04-23 | 2014-04-16 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法およびクリーニング方法 |
| JP5997555B2 (ja) * | 2012-09-14 | 2016-09-28 | 東京エレクトロン株式会社 | エッチング装置およびエッチング方法 |
-
2013
- 2013-05-31 JP JP2013115577A patent/JP6139986B2/ja active Active
-
2014
- 2014-05-28 KR KR1020140064601A patent/KR101853522B1/ko active IP Right Grant
- 2014-05-29 TW TW103118727A patent/TWI594321B/zh active
- 2014-05-29 US US14/290,036 patent/US9012331B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200090244A (ko) * | 2017-12-29 | 2020-07-28 | 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 | 3D NAND 소자 분야를 위한 비-플라즈마 건식 프로세스를 이용한 SIO2에 대한 SiN의 선택적 에칭 |
| KR20210100186A (ko) * | 2018-12-20 | 2021-08-13 | 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 | 반도체 프로세스를 위해서 무-f3no fno 가스 및 무-f3no fno 가스 혼합물의 저장 및 공급을 위한 시스템 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6139986B2 (ja) | 2017-05-31 |
| TWI594321B (zh) | 2017-08-01 |
| TW201511127A (zh) | 2015-03-16 |
| JP2014236055A (ja) | 2014-12-15 |
| US20140357085A1 (en) | 2014-12-04 |
| KR101853522B1 (ko) | 2018-04-30 |
| US9012331B2 (en) | 2015-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101853522B1 (ko) | 에칭 방법 및 기억 매체 | |
| TWI648791B (zh) | Etching method | |
| KR20160095617A (ko) | 에칭 방법 | |
| TWI806835B (zh) | 蝕刻方法及ｄｒａｍ電容器之製造方法 | |
| US10312079B2 (en) | Etching method | |
| KR101836591B1 (ko) | 에칭 방법 | |
| JP6073172B2 (ja) | エッチング方法 | |
| US9384993B2 (en) | Oxide etching method | |
| KR101802580B1 (ko) | 에칭 방법 및 기억 매체 | |
| KR101715460B1 (ko) | 가스 처리 방법 | |
| TW201727728A (zh) | 基板處理方法及基板處理裝置 | |
| KR101716535B1 (ko) | 에칭 장치 및 에칭 방법 | |
| KR20110126048A (ko) | 성막 방법 및 성막 장치 | |
| WO2015186461A1 (ja) | エッチング方法 | |
| JP2015073035A (ja) | エッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |