TWI806835B - 蝕刻方法及dram電容器之製造方法 - Google Patents

蝕刻方法及dram電容器之製造方法 Download PDF

Info

Publication number
TWI806835B
TWI806835B TW106126658A TW106126658A TWI806835B TW I806835 B TWI806835 B TW I806835B TW 106126658 A TW106126658 A TW 106126658A TW 106126658 A TW106126658 A TW 106126658A TW I806835 B TWI806835 B TW I806835B
Authority
TW
Taiwan
Prior art keywords
etching
film
gas
silicon
aforementioned
Prior art date
Application number
TW106126658A
Other languages
English (en)
Other versions
TW201824387A (zh
Inventor
高橋信博
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201824387A publication Critical patent/TW201824387A/zh
Application granted granted Critical
Publication of TWI806835B publication Critical patent/TWI806835B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • H01J37/32449Gas control, e.g. control of the gas flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

[課題]以極高的蝕刻速率,且相對於氮化矽膜及氧化矽膜而以極高的選擇比來蝕刻存在於被處理基板的矽部分。   [解決手段]一種蝕刻方法,係在具有矽部分與氮化矽膜與氧化矽膜的被處理基板中,相對於氮化矽膜及氧化矽膜而選擇性地蝕刻矽部分,該蝕刻方法,其特徵係,以激發了含氟氣體與惰性氣體的狀態來對被處理基板進行供給,蝕刻矽部分。

Description

蝕刻方法及DRAM電容器之製造方法
[0001] 本發明,係關於對存在於基板的矽部分進行蝕刻之蝕刻方法及DRAM電容器之製造方法。
[0002] 在半導體元件的製造過程中,存在有對存在於基板的矽部分例如多晶矽膜進行蝕刻去除之工程。於蝕刻像這樣的矽部分之際,雖有時使用濕蝕刻,但在對矽部分進行蝕刻後殘存有微細圖案的用途上,係由於在濕蝕刻後的乾燥時,有產生圖案化的情形,因此,有時被要求使用乾蝕刻來代替濕蝕刻。   [0003] 作為對多晶矽膜等之蝕刻部分進行乾蝕刻的技術,係已知一種使用了HF氣體+F2 氣體或FNO氣體+F2 氣體+惰性氣體者(專利文獻1)。又,亦探究使用了F2 氣體+NH3 氣體者(專利文獻2)。 [先前技術文獻] [專利文獻]   [0004]   [專利文獻1]日本特開2014-236055號公報   [專利文獻2]日本特開2016-143781號公報
[本發明所欲解決之課題]   [0005] 然而,在被處理基板即半導體晶圓(矽晶圓)中之多晶矽膜等之矽部分的蝕刻中,係不僅要求極高的蝕刻速率,相對於共存之氮化矽(SiN)膜或氧化矽(SiO2 )膜等亦要求極高的選擇比。但是,在上述專利文獻1、2的技術中,係在要求蝕刻速率及選擇比的層面上產生無法使兩者兼得的情形。   [0006] 又,存在有如下述之情形:在DRAM的電容器中,在多晶矽犧牲膜上,以筒狀的方式形成了作為下部電極之氮化鈦(TiN)膜等的鈦系膜後,蝕刻去除多晶矽犧牲膜,在該情況下,除了要求極高的蝕刻速率外,不僅SiN膜或SiO2 膜,相對於鈦系膜亦要求極高的選擇比。   [0007] 因此,本發明,係以提供如下述之蝕刻方法為課題:可以極高的蝕刻速率,且相對於氮化矽膜及氧化矽膜而以極高的選擇比來蝕刻存在於被處理基板的矽部分。   [0008] 又,以提供如下述之蝕刻方法及DRAM電容器之製造方法為課題:可以高蝕刻速率,且不僅SiN膜或SiO2 膜,相對於Ti系膜亦以極高的選擇比來蝕刻存在於基板的矽部分。 [用以解決課題之手段]   [0009] 為了解決上述課題,本發明之第1觀點,提供一種蝕刻方法,係在具有矽部分與氮化矽膜與氧化矽膜的被處理基板中,相對於前述氮化矽膜及前述氧化矽膜而選擇性地蝕刻前述矽部分,該蝕刻方法,其特徵係,以激發了含氟氣體與惰性氣體的狀態來對前述被處理基板進行供給,蝕刻前述矽部分。   [0010] 在上述第1觀點中,可設成為:前述矽部分之蝕刻速率為100nm/min,前述矽部分相對於前述氮化矽膜及前述氧化矽膜之蝕刻選擇比為500以上。作為前述含氟氣體,使用從氟化氫氣體及六氟化硫氣體所選擇的至少1種為較佳。   [0011] 在上述第1觀點中,前述被處理基板,係亦可為更具有Ti系膜,相對於前述Ti系膜亦選擇性地蝕刻前述矽部分的情形。在該情況下,前述含氟氣體,係氟化氫氣體為較佳。   [0012] 作為前述惰性氣體,使用從N2 氣體及Ar氣體所選擇的至少1種。前述含氟氣體與惰性氣體的體積比,係10:1~1:10的範圍為較佳。進行前述蝕刻之際之前述被處理基板的溫度,係20~60℃的範圍為較佳。進行前述蝕刻之際的壓力,係66.5~266Pa的範圍內為較佳。   [0013] 本發明之第2觀點,提供一種DRAM電容器之製造方法,其特徵係,準備如下述之構造的半導體晶圓:在半導體基板上形成下層之氧化矽膜,在其上形成多晶矽犧牲膜,在前述多晶矽犧牲膜形成圓柱狀的複數個凹部,在前述凹部內形成成為下部電極之筒狀的TiN膜,在前述多晶矽犧牲膜上形成其目的在於支撐前述TiN膜的氮化矽膜,以激發了氟化氫氣體與惰性氣體的狀態來對前述半導體晶圓進行供給,選擇性地蝕刻前述多晶矽犧牲膜,使複數個筒狀的前述TiN膜殘留作為由前述SiN膜支撐之DRAM電容器的下部電極。   [0014] 本發明之第3觀點,提供一種記憶媒體,係在電腦上動作,記憶有用以控制蝕刻裝置的程式,該記憶媒體,其特徵係,前述程式,係在執行時,以進行上述第1觀點之蝕刻方法的方式,使電腦控制前述蝕刻裝置。 [發明之效果]   [0015] 根據本發明,在具有矽部分與氮化矽膜與氧化矽膜的被處理基板中,在相對於氮化矽膜及前述氧化矽膜而選擇性地蝕刻前述矽部分時,以激發了含氟氣體與惰性氣體的狀態來對前述被處理基板進行供給,藉此,可以極高的蝕刻速率,且相對於SiN膜及SiO2 膜而以極高的選擇比來蝕刻存在於被處理基板的矽部分。
[0017] 以下,參閱圖面,說明關於本發明之實施形態。   [0018] <處理系統>   圖1,係表示搭載了實施本發明之一實施形態之蝕刻方法之蝕刻裝置之處理系統之一例的概略構成圖。該處理系統1,係具備有:搬入搬出部2,搬入搬出作為被處理基板的半導體晶圓(以下,僅記載為晶圓)W;2個裝載鎖定室(L/L)3,鄰接於搬入搬出部2而設置;熱處理裝置4,分別鄰接於各裝載鎖定室3而設置,對晶圓W進行熱處理;蝕刻裝置5,分別鄰接於各熱處理裝置4而設置,對晶圓W進行蝕刻;及控制部6。   [0019] 搬入搬出部2,係具有:搬送室(L/M)12,在內部設置有搬送晶圓W的第1晶圓搬送機構11。第1晶圓搬送機構11,係具有大致水平地保持晶圓W的2個搬送臂11a,11b。在搬送室12之長邊方向的側部,係設置有載體載置台13,在該載體載置台13,係可連接有例如3個能並排收容複數片晶圓W的載體C。又,鄰接於搬送室12,設置有使晶圓W旋轉而光學性地求出偏心量以進行對位的定位器14。   [0020] 在搬入搬出部2中,晶圓W,係藉由搬送臂11a,11b加以保持,藉由第1晶圓搬送機構11之驅動,在大致水平面內進行直進移動或升降,藉此,被搬送至所期望的位置。而且,搬送臂11a,11b分別相對於載置台13上的載體C、定位器14、裝載鎖定室3進行進退,藉此,進行搬入搬出。   [0021] 各裝載鎖定室3,係於與搬送室12之間分別介設有閘閥16的狀態下,被分別連接於搬送室12。在各裝載鎖定室3內,係設置有搬送晶圓W的第2晶圓搬送機構17。又,裝載鎖定室3,係被構成為可抽真空直至預定真空度為止。   [0022] 第2晶圓搬送機構17,係具有多關節臂構造,且具有大致水平地保持晶圓W的拾取器。在該第2晶圓搬送機構17中,係於縮回了多關節臂的狀態下,使拾取器位於裝載鎖定室3內,藉由伸長多關節臂的方式,使拾取器到達熱處理裝置4,並進一步藉由伸長的方式,可到達蝕刻裝置5,從而可在裝載鎖定室3、熱處理裝置4及蝕刻裝置5之間搬送晶圓W。   [0023] 熱處理裝置4,係如圖2所示,具有:腔室20,可進行抽真空;及載置台23,在其中載置晶圓W,在載置台23,係埋設有加熱器24,藉由該加熱器24對被施予蝕刻處理後的晶圓W進行加熱,從而氣化去除存在於晶圓W的蝕刻殘渣。在腔室20的裝載鎖定室3側,係設置有在與裝載鎖定室3之間搬送晶圓的搬入搬出口20a,該搬入搬出口20a,係可藉由閘閥22而進行開關。又,在腔室20的蝕刻裝置5側,係設置有在與蝕刻裝置5之間搬送晶圓W的搬入搬出口20b,該搬入搬出口20b,係可藉由閘閥54來進行開關。在腔室20的側壁上部,係連接有氣體供給路徑25,氣體供給路徑25,係被連接於N2 氣體供給源30。又,在腔室20的底壁,係連接有排氣路徑27,排氣路徑27,係被連接於真空泵33。在氣體供給路徑25,係設置有流量調節閥31,在排氣路徑27,係設置有壓力調整閥32,藉由調整該些閥的方式,使腔室20內成為預定壓力的N2 氣體氛圍,以進行熱處理。亦可使用Ar氣體等、N2 氣體以外的惰性氣體。   [0024] 蝕刻裝置5,係用以選擇性地蝕刻晶圓W的矽部分者。另外,關於其具體之構成,係在稍後詳細地行說明。   [0025] 控制部6,係具有程序控制器91,該程序控制器91,係具備有控制處理系統1之各構成部的CPU。在程序控制器91中,係連接有使用者介面92,該使用者介面92,係具有操作者為了管理處理系統1而進行指令之輸入操作等的鍵盤,或使處理系統1之運轉狀況可視化而進行顯示的顯示器等。又,在程序控制器91,係連接有記憶部93,該記憶部93,係儲存有用於以程序控制器之控制來實現在處理系統1所執行的各種處理,例如後述的蝕刻裝置5中之處理氣體之供給或腔室內之排氣等的控制程式即處理配方,或各種資料庫等。配方,係被記憶於記憶部93中之適當的記憶媒體(未圖示)。而且,因應所需,藉由從記憶部93呼叫任意之配方而使程序控制器91執行的方式,在程序控制器91的控制下,執行處理系統1中之所期望的處理。   [0026] 在處理系統1中,係於開啟了大氣側之閘閥16的狀態下,從搬入搬出部2的載體C,藉由第1晶圓搬送機構11之搬送臂11a、11b的任一,將1片晶圓W搬送至裝載鎖定室3,並收授至裝載鎖定室3內之第2晶圓搬送機構17的拾取器。   [0027] 其後,關閉大氣側之閘閥16而對裝載鎖定室3內進行真空排氣,其次,開啟閘閥54,使拾取器伸長至蝕刻裝置5而將晶圓W搬送至蝕刻裝置5。   [0028] 其後,使拾取器返回至裝載鎖定室3,關閉閘閥54,在蝕刻裝置5中,如後述般地進行蝕刻處理。   [0029] 在蝕刻處理結束後,開啟閘閥22、54,藉由第2晶圓搬送機構17之拾取器,一面將蝕刻處理後的晶圓W搬送至熱處理裝置4,並將N2 氣體導入至腔室20內,一面藉由加熱器24來加熱載置台23上的晶圓W而加熱去除蝕刻殘渣等。   [0030] 處理裝置4中之熱處理結束後,開啟閘閥22,藉由第2晶圓搬送機構17之拾取器,使載置台23上之蝕刻處理後的晶圓W退避至裝載鎖定室3,藉由第1晶圓搬送機構11之搬送臂11a、11b的任一返回至載體C。藉此,一片晶圓之處理結束。   [0031] 另外,在處理系統1中,熱處理並非必需,該情況,係不需熱處理裝置4。在不設置熱處理裝置4的情況下,係只要藉由第2晶圓搬送機構17之拾取器來使蝕刻處理結束後的晶圓W退避至裝載鎖定室3,並藉由第1晶圓搬送機構11之搬送臂11a、11b的任一返回至載體C即可。   [0032] <蝕刻裝置之構成>   其次,詳細地說明用以實施本實施形態之蝕刻方法的蝕刻裝置5。   圖3,係表示蝕刻裝置5的剖面圖。如圖3所示,蝕刻裝置5,係具備有密閉構造的腔室40,在腔室40的內部,係設置有於大致水平的狀態下載置晶圓W的載置台42。又,蝕刻裝置5,係具備有:氣體供給機構43,對腔室40供給蝕刻氣體;及排氣機構44,對腔室40內進行排氣。   [0033] 腔室40,係藉由腔室本體51及蓋部52所構成。腔室本體51,係具有大致圓筒形狀的側壁部51a與底部51b,上部形成開口,該開口被蓋部52關閉。側壁部51a與蓋部52,係被密封構件(未圖示)密封,以確保腔室40內的氣密性。   [0034] 蓋部52,係具有:蓋構件55,構成外側;及噴頭56,被嵌入於蓋構件55的內側,且被設置成面臨載置台42。噴頭56,係具有:本體57,呈圓筒狀且具有側壁57a與上部壁57b;及噴淋板58,被設置於本體57的底部。在本體57與噴淋板58之間,係形成有空間59。   [0035] 在蓋構件55及本體57之上部壁57b,係形成有貫通至空間59的氣體導入路徑61,在該氣體導入路徑61,係連接有氣體供給機構43的氣體供給配管71。   [0036] 在噴淋板58,係形成有複數個氣體吐出孔62,經由氣體供給配管71及氣體導入路徑61而導入至空間59的氣體會從氣體吐出孔62被吐出至腔室40內的空間。   [0037] 在側壁部51a,係設置有在與熱處理裝置4的腔室20之間搬入搬出晶圓W的搬入搬出口53,該搬入搬出口53,係能藉由閘閥54而進行開關。   [0038] 載置台42,係於平面視圖大致呈圓形,且被固定於腔室40的底部51b。在載置台42的內部,係設置有調節載置台42之溫度的溫度調節器65。溫度調節器65,係具備有使例如溫度調節用媒體(例如水等)循環的管路,藉由與流經像這樣的管路內之溫度調節用媒體進行熱交換的方式,調節載置台42之溫度,進行載置台42上之晶圓W的溫度控制。   [0039] 氣體供給機構43,係具有供給含氟(F)氣體的含F氣體供給源75及供給惰性氣體的惰性氣體供給源76,在該些,係分別連接有含F氣體供給配管72及惰性氣體供給配管73的一端。在含F氣體供給配管72及惰性氣體供給配管73,係設置有進行流路之開關動作及流量控制的流量控制器79。流量控制器79,係藉由例如開關閥及質流控制器所構成。含F氣體供給配管72及惰性氣體供給配管73的另一端,係被連接於激發氣體的氣體激發部77。在氣體激發部77,係連接有上述的激發氣體供給配管71。   [0040] 因此,從含F氣體供給源75及惰性氣體供給源76經由含氟氣體供給配管72及惰性氣體供給配管73而供給至氣體激發部77的含氟氣體及惰性氣體,係在氣體激發部77被激發,被激發的含氟氣體及惰性氣體,係經由氣體供給配管71被供給至噴頭56內,並從噴頭56的氣體吐出孔62朝向腔室40內的晶圓W吐出。   [0041] 氣體激發部77,係只要可激發氣體,則其構成並不特別限定。例如,如圖示般,可使用如下述之遙控電漿:在其中藉由適當的手法來生成含氟氣體及惰性氣體的電漿,並將所生成之電漿引導至腔室40。又,在噴頭56的內部,亦可藉由適當的手法來生成含氟氣體及惰性氣體的電漿,並將所生成的電漿導入至腔室40。而且,亦可以適當的手法,在腔室40內生成電漿。亦可藉由例如將微波導入至腔室40內所生成的微波電漿或感應耦合電漿或以平行平板型為代表的電容耦合電漿,在腔室40內直接生成電漿。   [0042] 該些氣體中之含F氣體為反應氣體,惰性氣體為稀釋氣體。以預定的比例供給該些並進行電漿化,藉此,可獲得所期望的蝕刻性能。   [0043] 作為含F氣體,係可適當地使用氟化氫(HF)氣體或六氟化硫(SF6 )氣體。在該些中,係HF氣體為較佳。又,作為惰性氣體,係可適當地使用N2 氣體或Ar氣體。亦可為He氣體等的其他稀有氣體。   [0044] 排氣機構44,係具有與被形成於腔室40的底部51b之排氣口81連接的排氣配管82,且進一步具有被設置於排氣配管82之用以控制腔室40內的壓力之自動壓力控制閥(APC)83及用以對腔室40內進行排氣的真空泵84。   [0045] 在腔室40的側壁,係以被插入至腔室40內的方式,設置有作為用以計測腔室40內的壓力之壓力計的2個電容式壓力計86a,86b。電容式壓力計86a,係作為高壓力用,電容式壓力計86b,係作為低壓力用。在被載置於載置台42之晶圓W的附近,係設置有檢測晶圓W之溫度的溫度感測器(未圖示)。   [0046] 作為構成蝕刻裝置5之腔室40、載置台42等之各種構成構件的材質,係使用Al。構成腔室40的Al材,係亦可為無垢者,或者亦可為在內面(腔室本體51之內面等)施予陽極氧化處理者。另一方面,由於構成載置台42之Al的表面,係要求具有耐磨損性,因此,進行陽極氧化處理而在表面形成耐磨損性高的氧化物膜(Al2 O3 )為較佳。   [0047] <蝕刻裝置之蝕刻方法>   其次,說明關於像這樣所構成的蝕刻裝置之蝕刻方法。
在本例中,作為晶圓W,使用具有蝕刻對象即矽部分(多晶矽膜等),並具有與其鄰接的SiN膜及SiO2膜者。
在將像這樣的晶圓W收納於載體C內之狀態下,載置於處理系統1的載體載置台13。而且,於開啟了大氣側之閘閥16的狀態下,藉由第1晶圓搬送機構11之搬送臂11a、11b的任一,從搬入搬出部2的載體C將1片晶圓W搬送至裝載鎖定室3,並收授至裝載鎖定室3內之第2晶圓搬送機構17的拾取器。
其後,關閉大氣側的閘閥16,對裝載鎖定室3內進行真空排氣,其次,開啟閘閥22及54,使拾取器伸長至蝕刻裝置5而將晶圓W載置於載置台42。
其後,使拾取器返回至裝載鎖定室3,關閉閘閥54,將腔室40內設成為密閉狀態。於該狀態下,藉由溫度調節器65,將載置台42上之晶圓W的溫度調節成預定目標值,從氣體供給機構43之含F氣體供給源75及惰性氣體供給源76經由含F氣體供給配管72及惰性氣體供給配管73,將含F氣體及惰性氣體供給至氣體激發部77而在氣體激發部77加以激發,並將被激發的含氟氣體及惰性氣體經由氣體供給配管71供給至噴頭56內,從噴頭56的氣體吐出孔62朝向腔室40內的晶圓W吐出,以蝕刻晶圓W的矽部分。
在該情況下,藉由惰性氣體,適當地稀釋蝕 刻氣體即含F氣體,並且,以激發該些的狀態被供給至晶圓W,藉此,可以高蝕刻速率,且相對於SiN膜及SiO2膜而以高選擇比來蝕刻多晶矽膜等的矽部分。具體而言,係可將多晶矽膜等之矽部分的蝕刻速率設成為100nm/min以上,並將矽部分相對於SiN膜及SiO2膜的蝕刻選擇比設成為300以上。
作為含F氣體,係可適當地使用HF氣體或SF6氣體。藉由使用該些的方式,可實現矽部分的蝕刻速率為120nm/min以上,且相對於SiN膜及SiO2膜的選擇比為500以上之高蝕刻速率及高選擇比的蝕刻。
特別是,在作為具有蝕刻對象即矽部分(多晶矽膜等),並具有與其鄰接之SiN膜及SiO2膜的晶圓,而且,存在有TiN膜等之鈦系膜的情況下,雖係要求相對於TiN膜亦具有高的選擇性,但藉由使用HF氣體作為含F氣體的方式,相對於TiN膜等之Ti系膜,亦可獲得500以上之高的選擇比。另外,作為Ti系膜,係除了TiN膜以外,另可使用Ti膜、TiON膜、TiCN膜等。
該蝕刻處理中之腔室內的壓力,係66.5~266Pa(0.5~2Torr)的範圍為較佳。又,載置台溫度(≒晶圓的溫度),係20~60℃為較佳,30℃為更佳。含F氣體與惰性氣體的體積比(流量比或分壓比),係10:1~1:10的範圍為較佳,5:1~1:1的範圍為更佳。例如,可設成為含F氣體:惰性氣體=3:1。
[0056] <所應用之元件的構造例>   其次,參閱圖4,說明關於應用本發明之元件的構造例。   在本例中,係將上述蝕刻方法使用於形成DRAM電容器之TiN筒(下部電極)的工程中之蝕刻。如圖4(a)所示,準備如下述之構造的半導體晶圓:在矽基板(未圖示)上形成下層的SiO2 膜201,在其上形成多晶矽犧牲膜202,在多晶矽犧牲膜202形成高縱橫比之圓柱狀的複數個凹部203,在凹部203內形成成為下部電極之筒狀的TiN膜204,在多晶矽犧牲膜202上形成其目的在於支撐筒的SiN膜205,藉由上述蝕刻方法,蝕刻去除多晶矽犧牲膜202。藉此,如圖4(b)所示,筒狀的TiN膜204殘留於下層的SiO2 膜201上,形成由SiN膜205支撐之狀態之DRAM電容器的TiN筒(下部電極)。   [0057] <實驗例>   其次,說明關於實驗例。   在此,係準備圖4(a)之構造的晶圓,首先,使用HF氣體作為含F氣體,並使用N2 氣體作為惰性氣體,使該些電漿化而進行多晶矽膜的蝕刻(蝕刻1)。此時之條件,係設成為晶圓溫度:35℃、壓力:133Pa(1Torr)、HF氣體流量:200~1000sccm、N2 氣體流量:50~500sccm、電漿生成功率:400W。其次,使用SF6 作為含F氣體,並使用Ar氣體作為惰性氣體,使該些電漿化而進行蝕刻(蝕刻2)。此時之條件,係設成為晶圓溫度:35℃、壓力:66.6Pa(0.5Torr)、SF6 氣體流量:50~300sccm、Ar氣體流量:500~1000sccm、電漿生成功率:400W。為了進行比較,使用F2 氣體及NH3 氣體作為蝕刻氣體,不使該些電漿化而進行蝕刻(蝕刻3)。此時之條件,係設成為晶圓溫度:90℃、壓力:573.3Pa(4.3Torr)、F2 氣體流量:500~1500sccm、NH3 氣體流量:5~30sccm。   [0058] 即便在該些任一的蝕刻中,多晶矽膜相對於SiO2 膜之選擇比,係亦為500以上的高值。又,該些蝕刻中之多晶矽膜的蝕刻速率與相對於SiN膜的選擇比(Si/SiN)之關係,係成為如圖5所示。亦即,以往例子即使用F2 氣體及NH3 氣體且不使其電漿化而進行了蝕刻之蝕刻3的情況,係SiN膜之蝕刻會進行,成為選擇比(Si/SiN)為80之不充分的結果。這是因為多晶矽被蝕刻之際而生成的反應生成物會蝕刻SiN膜。又,蝕刻速率亦小於100nm/min,仍然不足。相對於此,使用了HF氣體及N2 氣體之電漿的蝕刻1及使用了SF6 氣體及Ar氣體之電漿的蝕刻2,係選擇比(Si/SiN)為500,多晶矽膜的蝕刻速率為120nm/min,滿足了目標即選擇比(Si/SiN)為500、蝕刻速率為100nm/min以上。   [0059] 另一方面,使用了HF氣體及N2 氣體之電漿的蝕刻1之情況,雖係於對多晶矽膜進行了過蝕刻之際,TiN膜亦未受到損傷,但使用了SF6 氣體及Ar氣體之電漿的蝕刻2之情況,係於對多晶矽膜進行了過蝕刻之際,在TiN膜的上部產生了若干損傷。從該結果可確認到,亦考慮相對於TiN膜之蝕刻選擇性的情況,係使用了HF氣體及N2 氣體之電漿的蝕刻1為較佳。   [0060] <其他應用>   以上,雖說明了關於該發明之實施形態,但該發明,係不限定於上述實施形態,可在不脫離其意旨的範圍內進行各種變形。   [0061] 例如,上述實施形態之裝置僅為例示,可藉由各種構成的裝置來實施本發明之蝕刻方法。   [0062] 又,雖表示了關於使用半導體晶圓作為被處理基板的情形,但並不限於半導體晶圓,亦可為以LCD(液晶顯示器)用基板為代表之FPD(平板顯示器)基板或陶瓷基板等的其他基板。   [0063] 而且,在上述實施形態中,雖係表示了關於DRAM電容器之多晶矽犧牲的蝕刻作為應用例,但並不限於此,亦可應用於Logic Fin-FET工程的多晶矽去除、Si resize等、其他用途。   [0064] 再者,雖例示了多晶矽膜作為被處理體的矽部分,但並不限於此,可應用於矽基板或經磊晶成長之矽結晶等的其他矽部分。
[0065]1‧‧‧處理系統2‧‧‧搬入搬出部3‧‧‧裝載鎖定室4‧‧‧熱處理裝置5‧‧‧蝕刻裝置6‧‧‧控制部11‧‧‧第1晶圓搬送機構17‧‧‧第2晶圓搬送機構40‧‧‧腔室42‧‧‧載置台43‧‧‧氣體供給機構44‧‧‧排氣機構56‧‧‧噴頭71‧‧‧氣體供給配管72‧‧‧含F氣體供給配管73‧‧‧惰性氣體供給配管75‧‧‧含F氣體供給源76‧‧‧惰性氣體供給源77‧‧‧氣體激發部W‧‧‧半導體晶圓
[0016]   [圖1]表示搭載了實施本發明之一實施形態之蝕刻方法之蝕刻裝置之處理系統之一例的概略構成圖。   [圖2]表示被搭載於圖1之處理系統之熱處理裝置的剖面圖。   [圖3]表示被搭載於圖1的處理系統之用於實施本發明之一實施形態之蝕刻方法之蝕刻裝置的剖面圖。   [圖4]表示應用本發明之元件之構造例的圖;(a),係蝕刻前的狀態;(b),係蝕刻後的狀態。   [圖5]表示實驗例中之矽部分的蝕刻速率與選擇比(Si/SiN)之關係的圖。
5‧‧‧蝕刻裝置
40‧‧‧腔室
42‧‧‧載置台
43‧‧‧氣體供給機構
44‧‧‧排氣機構
51‧‧‧腔室本體5
51a‧‧‧側壁部
51b‧‧‧底部
52‧‧‧蓋部
53‧‧‧搬入搬出口
54‧‧‧閘閥
55‧‧‧蓋構件
56‧‧‧噴頭
57‧‧‧本體
57a‧‧‧側壁
57b‧‧‧上部壁
58‧‧‧噴淋板
59‧‧‧空間
61‧‧‧氣體導入路徑
62‧‧‧氣體吐出孔
65‧‧‧溫度調節器
71‧‧‧氣體供給配管
72‧‧‧含F氣體供給配管
73‧‧‧惰性氣體供給配管
75‧‧‧含F氣體供給源
76‧‧‧惰性氣體供給源
77‧‧‧氣體激發部
79‧‧‧流量控制器
81‧‧‧排氣口
82‧‧‧排氣配管
83‧‧‧自動壓力控制閥
84‧‧‧真空泵
86a‧‧‧電容式壓力計
86b‧‧‧電容式壓力計
W‧‧‧晶圓

Claims (10)

  1. 一種蝕刻方法,係在具有矽部分與氮化矽膜與氧化矽膜的被處理基板中,相對於前述氮化矽膜及前述氧化矽膜而選擇性地蝕刻前述矽部分,該蝕刻方法,其特徵係,以激發了含氟氣體與惰性氣體的狀態來對前述被處理基板進行供給,蝕刻前述矽部分,前述矽部分之蝕刻速率為100nm/min以上,前述矽部分相對於前述氮化矽膜及前述氧化矽膜之蝕刻選擇比為300以上。
  2. 如申請專利範圍第1項之蝕刻方法,其中,前述含氟氣體,係從氟化氫氣體及六氟化硫氣體所選擇的至少1種。
  3. 如申請專利範圍第1項之蝕刻方法,其中,前述被處理基板,係更具有Ti系膜,相對於前述Ti系膜亦選擇性地蝕刻前述矽部分。
  4. 如申請專利範圍第3項之蝕刻方法,其中,前述含氟氣體,係氟化氫氣體。
  5. 如申請專利範圍第1項之蝕刻方法,其中,前述惰性氣體,係從N2氣體及Ar氣體所選擇的至少1 種。
  6. 如申請專利範圍第1項之蝕刻方法,其中,前述含氟氣體與惰性氣體的體積比,係10:1~1:10的範圍。
  7. 如申請專利範圍第1項之蝕刻方法,其中,進行前述蝕刻之際之前述被處理基板的溫度,係20~60℃的範圍。
  8. 如申請專利範圍第1項之蝕刻方法,其中,進行前述蝕刻之際的壓力,係66.5~266Pa的範圍。
  9. 一種DRAM電容器之製造方法,其特徵係,準備如下述之構造的半導體晶圓:在半導體基板上形成下層之氧化矽膜,在其上形成多晶矽犧牲膜,在前述多晶矽犧牲膜形成圓柱狀的複數個凹部,在前述凹部內形成成為下部電極之筒狀的TiN膜,在前述多晶矽犧牲膜上形成其目的在於支撐前述TiN膜的氮化矽膜,以激發了氟化氫氣體與惰性氣體的狀態來對前述半導體晶圓進行供給,選擇性地蝕刻前述多晶矽犧牲膜,使複數個筒狀的前述TiN膜殘留作為由前述SiN膜支撐之DRAM電容器的下部電極,前述多晶矽犧牲膜之蝕刻速率為100nm/min以上,該 多晶矽犧牲膜相對於前述氮化矽膜及前述氧化矽膜之蝕刻選擇比為300以上。
  10. 一種記憶媒體,係在電腦上動作,並記憶有用以控制蝕刻裝置的程式,該記憶媒體,其特徵係,前述程式,係在執行時,以進行如申請專利範圍第1~8項中任一項之蝕刻方法的方式,使電腦控制前述蝕刻裝置。
TW106126658A 2016-08-22 2017-08-08 蝕刻方法及dram電容器之製造方法 TWI806835B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016161936A JP6689159B2 (ja) 2016-08-22 2016-08-22 エッチング方法およびdramキャパシタの製造方法
JP2016-161936 2016-08-22

Publications (2)

Publication Number Publication Date
TW201824387A TW201824387A (zh) 2018-07-01
TWI806835B true TWI806835B (zh) 2023-07-01

Family

ID=61245895

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106126658A TWI806835B (zh) 2016-08-22 2017-08-08 蝕刻方法及dram電容器之製造方法

Country Status (4)

Country Link
US (1) US10854463B2 (zh)
JP (1) JP6689159B2 (zh)
TW (1) TWI806835B (zh)
WO (1) WO2018037739A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020061459A (ja) * 2018-10-10 2020-04-16 株式会社ディスコ ウェーハの加工方法
JP7190988B2 (ja) 2019-08-21 2022-12-16 東京エレクトロン株式会社 エッチング方法及び基板処理装置
KR102368202B1 (ko) * 2020-02-19 2022-03-02 (주)한양기술공업 가스 포집 시스템 및 가스 포집 방법
WO2021167218A1 (ko) * 2020-02-19 2021-08-26 (주)한양기술공업 가스 포집 시스템 및 가스 포집 방법
KR20230137285A (ko) * 2021-04-28 2023-10-04 도쿄엘렉트론가부시키가이샤 에칭 방법
US20220375751A1 (en) * 2021-05-24 2022-11-24 Applied Materials, Inc. Integrated epitaxy and preclean system
EP4362651A1 (en) * 2022-10-26 2024-05-01 Infineon Technologies Austria AG Electronic device including a superconducting electronic circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283476A (ja) * 1993-03-25 1994-10-07 Hitachi Ltd プラズマエッチング方法
US6074954A (en) * 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
TW201340203A (zh) * 2011-11-17 2013-10-01 Tokyo Electron Ltd 半導體裝置之製造方法
US20160064519A1 (en) * 2012-07-02 2016-03-03 Lam Research Corporation Ultrahigh selective polysilicon etch with high throughput
TW201614105A (en) * 2014-10-10 2016-04-16 Kanto Denka Kogyo Kk Etching gas composition for silicon compound, and etching method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008732A (ja) * 2011-06-22 2013-01-10 Elpida Memory Inc 半導体装置の製造方法
JP6139986B2 (ja) 2013-05-31 2017-05-31 東京エレクトロン株式会社 エッチング方法
JP6426489B2 (ja) 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283476A (ja) * 1993-03-25 1994-10-07 Hitachi Ltd プラズマエッチング方法
US6074954A (en) * 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
TW201340203A (zh) * 2011-11-17 2013-10-01 Tokyo Electron Ltd 半導體裝置之製造方法
US20160064519A1 (en) * 2012-07-02 2016-03-03 Lam Research Corporation Ultrahigh selective polysilicon etch with high throughput
TW201614105A (en) * 2014-10-10 2016-04-16 Kanto Denka Kogyo Kk Etching gas composition for silicon compound, and etching method

Also Published As

Publication number Publication date
JP2018032664A (ja) 2018-03-01
WO2018037739A1 (ja) 2018-03-01
JP6689159B2 (ja) 2020-04-28
US20190206694A1 (en) 2019-07-04
US10854463B2 (en) 2020-12-01
TW201824387A (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
TWI806835B (zh) 蝕刻方法及dram電容器之製造方法
JP6139986B2 (ja) エッチング方法
TWI682453B (zh) 蝕刻方法
TWI648791B (zh) Etching method
CN110581067B (zh) 蚀刻方法及蚀刻装置
US9406524B2 (en) Substrate processing method and substrate processing apparatus
TWI675420B (zh) 蝕刻方法
TW201920749A (zh) 蝕刻方法及殘渣去除方法
JP6073172B2 (ja) エッチング方法
TWI608536B (zh) Etching method and memory medium
TWI669757B (zh) Etching method
JP6110848B2 (ja) ガス処理方法
TWI648790B (zh) Etching method
KR101716535B1 (ko) 에칭 장치 및 에칭 방법
WO2015186461A1 (ja) エッチング方法
JP2015073035A (ja) エッチング方法
JP2014013841A (ja) 処理方法およびコンデショニング方法