KR20140128975A - 그래핀 그리드를 갖는 전자적 디바이스 - Google Patents

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KR20140128975A
KR20140128975A KR1020147021314A KR20147021314A KR20140128975A KR 20140128975 A KR20140128975 A KR 20140128975A KR 1020147021314 A KR1020147021314 A KR 1020147021314A KR 20147021314 A KR20147021314 A KR 20147021314A KR 20140128975 A KR20140128975 A KR 20140128975A
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로데릭 에이. 하이드
조딘 티. 카레
나단 피. 미르볼드
토니 에스. 판
제이알. 로웰 엘. 우드
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엘화 엘엘씨
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Abstract

디바이스는 애노드, 캐소드 및 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 구성되는 그리드를 포함한다. 그리드는 전자들에 흐름에 대해 실질적으로 투과성인 그래핀 재료로 이루어진다. 하나의 대표적 양태에서, 다-전극 전자적 디바이스 (예컨대, 마이크로전자 또는 나노전자적 디바이스) 를 구성하기 위한 방법은 애노드를 제공하는 단계, 캐소드를 제공하는 단계 및 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 그래핀 재료로 이루어진 그리드를 제공하는 단계를 포함한다. 본 방법은 전자적 디바이스를 형성하도록 진공 유지 컨테이너 내에 애노드, 캐소드 및 그리드를 배치하는 단계를 포함할 수도 있다.

Description

그래핀 그리드를 갖는 전자적 디바이스{ELECTRONIC DEVICE GRAPHENE GRID}
관련 출원에 대한 교차 참조
본원은 아래에 열거된 출원(들) ("관련 출원들") 과 관련되며 이 출원들로부터의 가장 빠른 유효 출원 일자(들)를 우선일로 주장한다 (예를 들어서, 가 특허 출원이 아닌 출원들에 대해서는 가장 빠른 유효 우선 일자들을 주장하거나, 가 특허 출원들에 대하여, 또는 임의의 모든 모 출원 (parent application), 모 출원의 모 출원 (grandparent application), 모 출원의 모 출원의 모 출원 (great-grandparent application) 등에 대하여 35 USC §119(e) 하에서의 이점들을 주장한다).
"관련 출원들"
본원은 2011년 12월 29일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 61/631,270 "FIELD EMISSION DEVICE"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2011년 12월 30일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/374,545 "FIELD EMISSION DEVICE"의 일부 추가 계속 출원이다.
본원은 2012년 4월 26일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 61/638,986 "FIELD EMISSION DEVICE"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2012년 7월 10일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/545,504 "PERFORMANCE OPTIMIZATION OF A FIELD EMISSION DEVICE"의 일부 추가 계속 출원이다.
본원은 2012년 8월 16일자에 출원되고 JESSE R. CHEATHAM, III, PHILIP ANDREW ECKHOFF, WILLIAM GATES, RODERICK A. HYDE, MURIEL Y. ISHIKAWA, JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, ROBERT C. PETROSKI, CLARENCE T. TEGREENE, DAVID B. TUCKERMAN, CHARLES WHITMER, LOWELL L. WOOD, JR., VICTORIA Y.H. WOOD을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/587,762, "MATERIALS AND CONFIGURATIONS OF A FIELD EMISSION DEVICE" 의 일부 추가 계속 출원이다.
본원은 2012년 9월 12일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/612,129 "ELECTRONIC DEVICE GRAPHENE GRID" 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2012년 11월 1일자에 출원되고 JESSE R. CHEATHAM, III, PHILIP ANDREW ECKHOFF, WILLIAM GATES, RODERICK A. HYDE, MURIEL Y. ISHIKAWA, JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, ROBERT C. PETROSKI, CLARENCE T. TEGREENE, DAVID B. TUCKERMAN, CHARLES WHITMER, LOWELL L. WOOD, JR., VICTORIA Y.H. WOOD를 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/666,759 "ANODE WITH SUPPRESSOR GRID" 대한 우선권을 35 USC §119(e) 하에서 주장한다.
관련 출원들의 모든 논의 대상은 이러한 논의 대상이 본 명세서와 상반되지 않는 범위까지 본 명세서에 참조로서 인용된다.
전자적 디바이스들은 구조 및 설계에서 변화하나, 전극들 (즉, 애노드 및 캐소드) 사이에서 대전된 캐리어들 (예컨대, 전자들 또는 이온들) 의 흐름의 제어를 변함없이 수반한다. 대전된 캐리어들의 흐름은 전극들 중 하나로부터의, 표면으로부터의 또는 포텐셜-에너지 장벽을 넘어서의 대전된 캐리어들의 열-유도된 흐름인, 열전자 방출 (thermionic emission) 의 결과일 수도 있다. 이 방출은 캐리어로 주어진 열 에너지가, 전극의 일함수로 또한 알려진, 속박 포텐셜 (binding potential) 을 극복하기 (overcome) 때문에 발생한다. 열전자 방출의 고전적 (classical) 예시는 (에디슨 효과로 또한 알려진) 진공 튜브 내에서 고온 캐소드로부터 진공으로의 전자들의 방출이다. 고온 캐소드는 금속 필라멘트, 코팅된 금속 필라멘트, 또는 금속 또는 전이 금속들의 카바이드들 (carbides) 또는 전이 금속들의 보라이드들 (borides) 의 개별 구조체일 수 있다. 전자적 디바이스들은 애노드와 캐소드 사이에서 대전된 캐리어들의 흐름을 생성하도록 다른 물리학적 현상 (예컨데, 전계 전자 방출 (field electron emission) 또는 광전 방출) 을 또한 이용할 수도 있다.
전자적 디바이스 내의 전극으로부터의 대전된 캐리어들의 흐름 또는 대전된 캐리어들의 방출은 근접한 (proximate) 구조체들에 의해 영향을 받는다. 예를 들어, 진공 튜브 디바이스는, 애노드 전극 및 캐소드 전극에 더하여, 디바이스 내에서 흐름 전자들에 영향을 주는 일 이상의 활성 전극들 (또는 그리드들 (grids)) 을 포함할 수 있다. 3개, 4개, 5개 및 6개의 전극들 등을 포함하는 진공 튜브 디바이스들은 3극관들 (triodes), 4극관들 (tetroodes), 5극관들 (pentodes), 6극관들 (hexodes) 등으로 연상되게 (suggestively) 불린다. 이 디바이스들 내의 그리드들은 상이한 기능들을 가질 수 있다. 예를 들어, 통상적으로 전자 튜브의 캐소드와 애노드 사이에 위치된 제어 그리드로 인가되는 전압은 전류의 흐름을 변화시키는 기능을 한다. 통상적으로 제어 그리드와 애노드 사이에 위치된 스크린 그리드는 애노드의 전위가 변화하는 경우 애노드의 영향으로부터 제어 그리드를 보호하는 정전 실드 (electrostatic shield) 로서의 역할을 한다. 통상적으로 스크린 그리드와 애노드 사이에 삽입된 (interposed) 억제 그리드 (suppressor grid) 는 애노드로부터의 2차적인 방출을 억제하는 정전 실드로서의 역할을 한다.
설명 (consideration) 은 지금부터 전자적 디바이스들 내의 그리드 구조들 및 재료들에 대해 주어진다. 주의 (attention) 는, 다음으로 제한되지 않으나, 전극 간의 치수 (inter-electrode dimension) 가 미시적인 (microscopic) 치수일 수도 있는 마이크로-전자적 디바이스 및 나노-전자적 디바이스로 향해진다.
하나의 대표적 양태에서, 디바이스는 애노드, 캐소드 및 그래핀 재료로 이루어지는 그리드 (grid) 를 포함한다. 본 디바이스는 마이크로-전자적 디바이스 또는 나노-전자적 디바이스일 수도 있다. 그리드는 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 (to modulate) 구성될 수도 있다.
하나의 대표적 양태에서, 다-전극 (multi-electrode) 전자적 디바이스 (예컨대, 마이크로전자적 디바이스 또는 나노전자적 디바이스) 를 구성하기 위한 방법은 애노드를 제공하는 단계, 캐소드를 제공하는 단계 및 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 그래핀 재료로 이루어지는 그리드를 제공하는 단계를 포함한다. 본 방법은 전자적 디바이스를 형성하도록 진공-유지 컨테이너 내에 애노드, 캐소드 및 그리드를 배치하는 단계를 포함할 수도 있다.
도 1은, 본 명세서에 개시된 원리에 따른, 예시적인 다-전극 전자적 디바이스의 개략도이다.
도 2는, 본 명세서에 개시된 원리에 따른, 그래핀 재료로 이루어진 그리드 전극이 애노드 전극 또는 캐소드 전극에 근접하게 배치되는 예시적인 디바이스의 개략도이다.
도 3은, 본 명세서에 개시된 원리에 따른, 대전 캐리어들이 방해받지 않고 흐를 수도 있는 홀들 (holes) 또는 애퍼처들 (apertures) 을 형성하도록 탄소 원자들이 제거된 예시적인 그래핀 시트 (sheet) 의 개략도이다.
도 4는, 본 명세서에 개시된 원리에 따른, 그래핀 전극 내의 홀들이 전계 에미터 팁 배열체 (field emitter tip array) 와 정렬되도록 전계 에미터 팁 배열체를 갖는 전극 위에 배치된 예시적인 그래핀 전극의 개략도이다.
도 5는, 본 명세서에 개시된 원리에 따른, 개재된 (intervening) 유전체 스페이서 층에 의해 하부 전극 (underlying electrode) 위에 지지되는 그래핀 재료로 이루어진 그리드 전극의 예시적인 구성의 개략도이다.
도 6은, 본 명세서에 개시된 원리에 따른, 다-전극 전자적 디바이스 (예컨대, 마이크로전자적 디바이스 또는 나노전자적 디바이스) 를 구성하기 위한 예시적인 방법을 도시하는 흐름도이다.
도 7은, 본 명세서에 개시된 원리에 따른, 전자적 디바이스에 사용될 수도 있는 한 쌍의 전극들의 예시적인 배열의 개략도이다.
도 8은, 본 명세서에 개시된 원리에 따른, 다-전극 전자적 디바이스를 구성하기 위한 예시적인 방법을 도시하는 흐름도이다.
상이한 도면들 내의 같은 도면 부호의 사용은 통상적으로 유사하거나 동일한 항목을 나타낸다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들이 참조된다. 도면들 내에서, 유사한 도면 부호들은, 문맥이 달리 지시하지 않는 한, 통상적으로 유사한 컴포넌트들을 식별한다. 상세한 설명 내에 기술된 예시적인 실시예들, 도면들 및 청구항들은 한정적으로 해석되지 않는다. 본 명세서에 설명된 원리의 범위 또는 사상으로부터 벗어나지 않고, 다른 실시예들이 활용될 수도 있고, 다른 변화들이 만들어질 수도 있다.
본 명세서에 개시된 원리에 따르면, 다-전극 전자적 디바이스의 일 이상의 그리드 전극들은 그래핀 재료 (material) 로 이루어질 수 있다.
도 1은, 본 명세서에 개시된 원리에 따른, 예시적인 다-전극 전자적 디바이스 (100) 를 도시한다. 다-전극 전자적 디바이스 (100) 는, 예를 들어, 마이크로전자적 디바이스 또는 나노전자적 디바이스일 수도 있다. 다-전극 전자적 디바이스 (100) 는 애노드 (110), 캐소드 (120) 및 일 이상의 그리드 전극들 (예컨대, 그리드들 (112 내지 116)) 을 포함할 수도 있다. 예를 들어, 다-전극 디바이스 (100) 는 다-전극 디바이스 내의 그리드 전극들의 수 및 구성에 따라, 3극관, 4극관, 5극관 또는 다른 타입의 전자적 디바이스로서 동작하도록 구성될 수도 있다. 특히, 다-전극 디바이스 (100) 는 미국 특허 출원 S/N 13/374,545 에서 기술되고 보여지는 전계 방출 디바이스와 같이 동작하도록 구성될 수도 있다.
통상적인 사용에서, 용어 캐소드는 전자 에미터 (emitter) 를 언급하고 용어 애노드는 전자 리시버 (receiver) 를 언급한다. 그러나, 본 명세서에 기술된 다-전극 디바이스들에서 캐소드 및 애노드 각각이 전자 에미터 또는 전자 리시버로서 역할을 할 수도 있다는 것이 이해될 것이고, 따라서 용어 애노드 및 용어 캐소드는 본 명세서에서 문맥적으로 이해될 수도 있다. 적절한 바이어싱 (biasing) 전압들 하에서, 대전된 캐리어 흐름은 다-전극 디바이스 (100) 내의 애노드 (110) 와 캐소드 (120) 사이에서 확립될 수도 있다. 애노드 (110) 표면 및/또는 캐소드 (120) 표면은 전계 증강 구조체들을 (예컨대, 전계 에미터 팁들 (tips), 릿지들 (ridges), 탄소 나노 튜브들 등) 포함할 수도 있다.
애노드 (110) 와 캐소드 (120) 사이의 대전된 캐리어 흐름은 그리드 전극들 (예컨대, 그리드들 (112 내지 116)) 에 의해 제어될 수도 있거나 이와 달리 영향을 받을 수도 있다. 도시된 예시에서, 그리드들 (112 내지 116) 은, 예를 들어, 제어 그리드, 스크리닝 (screening) 그리드 및 억제 그리드로서 역할을 할 수도 있다. 그리드 전극들은 동음이의적인 (homonym) 그리드들이 적절한 바이어싱 전압들 하에서 애노드와 캐소드 사이에서 대전된 캐리어 흐름의 방향에서 전위 프로파일 또는 전계를 변경함으로써 통상적인 진공 튜브들 내에서 대전된 캐리어 흐름을 제어하는 것과 같은 방식으로 애노드 (110) 와 캐소드 (120) 사이의 대전된 캐리어 흐름의 양을 제어 (즉, 조절) 할 수도 있다. 그리드에 인가되는 양의 (positive) 바이어스 전압은, 예를 들어, 애노드 (110) 와 캐소드 (120) 사이에서 갭 (gap) 에 걸쳐 전자들을 가속할 수도 있다. 반대로, 그리드에 인가되는 음의 (negative) 바이어스 전압은 애노드 (110) 와 캐소드 (120) 사이에서 전자들을 감속할 수도 있고 대전된 캐리어 흐름을 감소시키거나 정지시킬 수도 있다. 본 명세서에서 진공-튜브형 그리드 전극들은 (예컨대, 이온 또는 전자 빔 소스에서 사용되는) 이온 또는 전자 빔 추출 전극들 및 (예컨대, 전자 빔 현미경들 또는 이온 주입기들 내에서) 이온 또는 전자 빔을 콜리메이팅 (collimating) 하거나 포커싱 (focusing) 하기 위해 사용되는 정전 렌즈 구조체들의 전극들과 구별될 수도 있다.
다-전극 디바이스 (100) 는 제어된 환경 (예컨대, 진공 또는 가스-충진된 지역) 내에서 애노드 (110), 캐소드 (120) 및 일 이상의 그리드 전극들을 격리시킬 수도 있는 컨테이너 (130) 내에 봉입될 (encased) 수도 있다. 컨테이너 (130) 를 충진하는데 사용되는 가스는 일 이상의 원자 종들 또는 분자 종들, 부분적으로 이온화된 플라즈마들, 완전히 (fully) 이온화된 플라즈마들 또는 이들의 혼합물을 포함할 수도 있다. 컨테이너 (130) 내의 가스 조성 및 압력은 애노드 (130) 와 캐소드 (120) 사이에서 대전된 캐리어 흐름의 전달 (passage) 에 도움되도록 선택될 수도 있다. 컨테이너 (130) 내의 가스 조성, 압력, 및 이온화 상태는 애노드 (110) 와 캐소드 (120) 사이에서 대전된 캐리어 흐름을 위해 공간 전하 (space charge) 의 중성화에 도움되도록 선택될 수도 있다. 컨테이너 (130) 내의 가스 압력은, 통상적인 진공 튜브 디바이스들 내에서와 같이, 실질적으로 대기압 아래일 수도 있다. 낮은 가스 압력과 컴포넌트들 간의 작은 이격거리들의 조합이, 가스가 순간적으로 통과하는 (transiting) 전자들과 상호작용하는 확률을, 가스 충진된 디바이스가 진공과 같은 성능을 제공하도록 충분하게 낮은 레벨로 감소시키게, 가스 압력은 충분하게 낮을 수도 있다.
본 명세서에 개시된 원리에 따르면, 다-전극 디바이스 (100) 내의 일 이상의 전극들 (예컨대, 전극들 (112 내지 116)) 은 그래핀 재료들로 이루어질 수도 있다. 전극 재료로서 사용되는 그래핀 재료들은 디바이스 동작 중에 애노드 (110) 와 캐소드 (120) 사이에서 대전된 캐리어들의 흐름에 대해 실질적으로 투과성일 (transparent) 수도 있다. 다-전극 디바이스 (100) 는 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 구성되는 적어도 하나의 제어 그리드를 포함할 수 있다. 추가적으로 또는 대안적으로, 다-전극 디바이스 (100) 는 기생 커패시턴스 및 진동 (oscillations) 을 감소시키도록 구성되는 적어도 하나의 스크린 그리드를 포함할 수도 있다. 제어 그리드 및/또는 스크린 그리드는 그래핀 재료로 이루어질 수도 있다.
도 2는 2개의 전극들 (210 및 240) (예컨대, 캐소드 및 애노드) 및 전극들 중 하나 (예컨대, 전극 (210)) 에 근접하게 배치된 그리드 전극 (250) 을 갖는 (다-전극 디바이스 (100) 의 일 양태 (a version) 일 수도 있는) 예시적인 디바이스 (200) 를 도시한다. 그리드 전극 (250) 은 전극들 (210 및 240) 사이에서 전자들의 흐름에 대해 실질적으로 투과성인 그래핀 재료들을 혼입할 수도 있다. 디바이스 동작 중에, 전극들 (210 및 240) 사이의 전자 흐름은, 예를 들어, 약 100 eV 까지의 에너지를 갖는 전자들을 포함할 수도 있다. 그리드 전극 (250) 은, 예를 들어, 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 구성되는 제어 그리드일 수도 있다. 제어 그리드는 적합한 전위가 디바이스 동작 중에 그리드로 인가되는 경우 전극 (210) 으로부터 전자 방출을 유도하거나 억제하도록 전극 (210) 과 충분히 가깝게 (close) 배치될 수도 있다.
그래핀은, 예를 들어, 도 2 내의 인세트 (inset) 내에 도시된 바와 같이, 허니컴 (honeycomb) 결정 격자 (lattice) 에 빽빽하게 패킹되는 (packed) sp2-본딩된 탄소 원자들의 일-원자-두께 평면 시트들의 구조를 갖는 탄소의 동소체이다. 그래핀 재료들은 시트들 또는 리본들의 형태로 있을 수도 있고 단일층 (unilayer), 이중층 (bylayer) 또는 그래핀의 다른 형태들을 포함할 수도 있다. 제어 그리드 (예컨대, 그리드 전극 (250)) 의 그래핀 재료는 0.1 ㎛2 보다 큰 면적을 갖는 그래핀 시트를 포함할 수도 있다.
디바이스 (200) 의 일 양태 (version) 는 적어도 하나의 상대적으로 평탄한 평면 애노드 또는 캐소드 표면 및 이 표면 위에서 그래핀 그리드 전극 (250) 이 도전성 포스트들 또는 벽들의 소한 배열체 (sparse array) 에 의해서 지지되는 것일 수 있다. 도전성 포스트들 또는 벽들은 그 아래에 놓인 애노드 또는 캐소드에서 종단될 수 있지만 이 애노드 또는 캐소드와는 전기적으로 격리된다. 그리드 전극 (250) 은, 예를 들어, 전극 (210) 위의 스캐폴딩 (scaffolding) (220) 에 의해 지지되어서 단독으로 서있는 그래핀 재료들을 매닮 (suspend) 으로써 형성될 수도 있다. 그래핀 그리드 전극 (250) 이 지지될 수도 있는 평활하고 평탄한 애노드 또는 캐소드 표면은 마이크로미터 또는 나노미터 스케일에서 실질적으로 평탄한 표면일 수도 있다. 또한, 그래핀 재료와 평탄한 표면 사이의 분리 거리는 약 1 ㎛ 미만일 수도 있다. 매달아진 그래핀 시트들의 몇몇의 실험적 조사들에서, 그래핀 재료와 평탄한 표면 사이의 분리 거리는 약 0.3 ㎛ 이다. 몇몇의 디바이스 응용들에서, 그래핀 재료와 평탄한 표면 사이의 분리 거리는 약 0.1 ㎛ 미만일 수도 있다.
스캐폴딩 (220) 은 전극 (210) 의 평탄한 표면 위에서 그리드 전극 (250) 의 그리드 재료를 물리적으로 지지하도록 구성될 수도 있다. 스캐폴딩 (220) 은, 예를 들어, 지지 포스트들 또는 스페이서들의 배열체를 포함할 수도 있다. 유전체들, 산화물들, 폴리머들, 절연체들 및 유리질 재료 중 하나 이상을 포함할 수도 있는 스페이서들 또는 지지 포스트들은 전극 (210) 의 평탄한 표면으로부터 전기적으로 격리될 수도 있다.
국부적 (local) 육각의 탄소 링 구조를 갖는 그래핀은 그래핀의 구조 내에 육각의 개구들을 통해 전자들에 대한 높은 투과 확률 (high transmission probability) 을 가질 수도 있다. 또한, 그리드 (250) 에 대해 사용되는 그래핀 재료들 내의 전자 밴드갭 (electronic bandgap) 은 그래핀 구조 내에서 탄소 원자에 근접하여 통과할 수도 있는 입사 전자들 (incident electrons) 의 비탄성 (inelastic) 전자 스캐터링을 감소시키거나 회피하도록 (예를 들어서, 도핑 또는 기능화함으로써) 적합하게 변경될 수도 있다. 그래핀 재료들 내에서 전자 밴드갭들을 생성하거나 변경하는데 사용되는 도핑 또는 기능화 기법들은, 예를 들어, 'Beidou Guo et al. Graphene Doping: A Review, J. Insciences. 2011, 1(2), 80-89', 및 'D.W. Boukhvalov et al. Chemical functionalization of graphene, J. Phys.: Condens. Matter 21 344205' 내에 기술된 기법들과 같거나 유사한 것일 수도 있다. 완전성을 위해, 전술한 참고문헌들 양자는 본 명세서에 그것의 전부가 참조로서 인용된다.
진공으로부터의 입사 전자들의 그래핀을 통한 투과 확률은 모델 유한 사각 포텐셜 웰 (model finite square potential well) 을 통해 양자 터널링 프로세스로서 근사화될 수도 있다. 모델 포텐셜 웰 폭은 ~ 0.3 nm 의 그래핀 시트의 단일-원자 두께와 동일하게 세팅될 수도 있고, 한편 포텐셜 우물 깊이는 그래핀 격자 상에서의 진공 전자들의 ~ 5 eV 의 속박 에너지만큼 근사화될 수도 있다. 이러한 모델 유한 사각 포텐셜 우물 상에서의 전자 입사에 대한 모델 계산들은 1 eV 의 전자들에 대해 약 0.738 의 투과 확률 T를 그리고 10 eV 전자들에 대해 거의 1 (unity) (T = 0.996) 의 투과 확률 T를 산출한다. 모델 계산들은 과학적 문헌 내에 보고된 투과 확률들과 일치한다. 예컨대, (100 eV 내지 200 eV 의 전자들에 대해 약 74 % 인 그래핀의 측정된 투과도 (transparency) 를 보고하는) 'Y. J. Mutus et al. Low Energy Electron Point Projection Microscopy of Suspended Graphene, the Ultimate "Microscope Slide," New J. Phys. 13 063011'; 및 (저-에너지 전자들 (20 eV 내지 200 eV) 의 약 80 % 보다 더 큰 시뮬레이션된 투과 확률을 보고하는) 'J. Yan et al. Time-domain simulation of electron diffraction in crystals, Phys. Rev. B 84, 224117 (2011)' 을 참조하면 된다.
그러나, 위에 주목된 바와 같이, 비탄성 스캐터링 프로세스 때문에, 입사 전자들은 그래핀 재료들 내의 전자들 및 포논들 (phonons) 과의 상호작용들로 인해 유해한 에너지 손실들을 겪을 것으로 예상될 수도 있다. 이 상호작용들은 입사 전자 운동 에너지가 해당 상호작용 에너지와 일치한다면 두드러지게 (dominant) 될 것으로 예상될 수 있다. 다행히도, 그래핀에서, 광학 포논들은 약 200 meV 의 통상적 에너지를 가질 수도 있고, 음향 포논들은 0 내지 50 meV 범위의 에너지를 가질 수도 있다. 따라서, 전자-전자 스캐터링을 무시하는 경우, 그래핀을 통한 진공 전자들의 터널링 또는 투과 확률은 1 eV 보다 큰 에너지를 갖는 전자들에 대해 1 (unity) 에 가까울 것으로 예상된다. 전자-포논 상호작용들은 전자적 디바이스 동작 중에 그래핀 그리드들을 통한 전자 흐름에 대한 그래핀 그리드의 투과도와 관련없거나 중요하지 않을 수도 있다.
본 명세서에 개시된 원리에 따르면, 그래핀 재료들의 투과도에 대한 전자 스캐터링의 어떠한 영향도 그리드 (250) 를 이루는데 사용되는 그래핀 재료들의 밴드갭 엔지니어링에 의해 회피되거나 완화될 수도 있다. 미가공의 (raw) 또는 도핑되지 않은 그래핀 재료들 내의 통상적 전기적 천이 (transition) 에너지들은 디락 포인트 (Dirac point) 주위에서 약 100 meV 일 수도 있다. 그러나, 전기적 천이 에너지들은 디바이스 (200) 의 동작 중에 인가될 수도 있는 매우 강한 전계들 하에서 약 10 eV 까지 증가할 것으로 예상될 수도 있다. 또한, 그래핀 내의 유도된 대전 캐리어들의 농도 (concentration) 는 진공 내에서 1 V/nm 의 전계 당 0.055 electrons/nm2 의 유도된 대전 캐리어들과 인가된 전계 사이의 관계로 외부 전계에 의존할 수도 있다. 본 명세서에 개시된 원리에 따르면, 강한 전계들 하에서 그래핀 재료들 내의 전자-전자 스캐터링으로 인한 에너지 손실들은, 위에 주목된 바와 같이, 그리드 전극 (250) 에 사용되는 그래핀 재료들의 밴드갭 엔지니어링에 의해 회피될 수도 있다. 그리드 (250) 에 사용되는 그래핀 재료들은 디바이스 동작 중에 전극들 (210 및 240) 사이의 전자 흐름이 투과될 수 있도록 적합한 에너지들의 전자적 밴드갭들을 가질 수도 있다. 전자적 밴드갭들을 갖는 그래핀 재료들은 그래핀 기능화되고/기능화되거나 도핑된 그래핀 재료들일 수도 있다.
다-전극 디바이스 (100) 의 다른 양태에서, 전극에 사용되는 그래핀 재료들은 디바이스 동작 중에 애노드 (110) 와 캐소드 (120) 사이의 대전된 캐리어들의 흐름의 전달이 허용되도록 그래핀 재료들 내에 형성된 홀들 또는 애퍼처들을 가질 수도 있다. 기본적인 육각 탄소 링 또는 그래핀의 원자 구조의 단위보다 더 클 수도 있는 홀들은 그래핀 시트 또는 리본으로부터 탄소 원자들을 제거함으로써 형성될 수도 있다. 도 3은 대전 캐리어들이 방해받지 않고 흐를 수도 있는 홀들 또는 애퍼처들 (310) 을 형성하도록 탄소 원자들이 제거된 그래핀 시트 (300) 를 개략적으로 도시한다.
(본 명세서에서 "기공들 (pores)"로 또한 지칭될 수도 있는) 홀들 또는 애퍼처들 (310) 은, 예를 들어, 전자 빔 노광, 이온 빔 드릴링, 코폴리머 블록 리소그래피, 다이블럭 코폴리머 템플레이팅 (diblock copolymer templating), 및/또는 표면-지원 폴리머 합성을 포함하는 임의의 적합한 기법을 사용하여 그래핀을 프로세싱함으로써 물리적으로 형성될 수도 있다. 명명된 기법들은 'S. Garaj et al. Graphene as a subnanometre trans-electrode membrane, Nature 467, 190-193, (09 September 2010)'; 'Kim et al. Fabrication and Characterization of Large-Area, Semiconducting Nanoperforated Graphene Materials, Nano Lett., 2010, 10 (4), pp. 1125-1131'; 'D.C. Bell et al. Precision Cutting and Patterning of Graphene with Helium Ions, Nanotechnology 20 (2009) 455301'; 및 'Marco Bieri et al. Porous graphenes: two-dimensional polymer synthesis with atomic precision, Chemical Communications, 45 pp. 6865-7052, 7 December 2009' 내에 다양하게 기술된다. 완전성을 위해, 모든 전술한 참조들은 본 명세서에 그것의 전부가 참조로서 인용된다.
대안적으로 또는 추가적으로, 나노-포토리소그래픽 및 에칭 기법들은 전극으로 사용되는 그래핀 재료들 내에 홀들의 패턴을 형성하는데 사용될 수도 있다. 예시적인 홀-형성 프로세스에서, 기판 상에 증착된 그래핀은 크게 굽은 영역들 (highly curved regions) 의 열들 (rows) 을 생성하도록 나노임프린트 리소그래피에 의해 패터닝될 수도 있고, 다음으로 굽은 영역들은 그래핀 재료 내에 매우 작은 홀들의 배열체를 생성하도록 에칭된다. 프로세스는 굽은 영역들에 홀들을 선호적으로 (preferentially) 생성하도록 그래핀 재료 내의 폴드 (fold) 또는 커브 (curve) 를 따르는 탄소 원자들의 강화된 반응성을 이용할 수도 있다.
전극 (예컨대, 전극 (110)) 이, 예를 들어, 강화된 전계 방출을 위한 전계 에미터 팁들의 배열체를 포함하는 표면 토폴로지를 갖는 다-전극 디바이스 (100) 의 양태에 있어서, 근접한 그리드 전극 (예컨대, 전극 (112)) 을 위해 사용되는 그래핀 시트는 전계 팁들의 배열체 상에 기계적으로 배치될 수도 있다. 이러한 배치 (placement) 는 그래핀 시트를 국부적으로 구부리거나 (curve) 기계적으로 압박 (stress) 할 것으로 예상되며, 이러한 시트는 에칭 후에 전계 에미터 팁들과 자동으로 정렬되는 애퍼처들 또는 홀들을 생성할 수도 있다. 도 4는 전계 에미터 팁 배열체 (412) 를 갖는 전극 (410) 위에 배치된 예시적인 그래핀 전극 (420) 을 도시한다. 그래핀 전극 (420) 내에 형성되는 홀들 (422) 은 전계 에미터 팁 배열체 (412) 와 정렬되는 것과 같이 보인다. 홀들 (422) 은 전계 에미터 팁 배열체 (412) 와 기계적으로 접촉하는 전극 (410) 위에 그리핀 시트를 위치시키고 전계 에미터 팁들과 기계적으로 접촉함으로써 압박받는 그래핀 영역들을 에칭하는 자가-정렬 (self-aligning) 프로세스에 의해 생성될 수도 있다.
예시적인 다-전극 디바이스 (100) 에서, 그리드 전극을 이루는데 사용되는 그래핀 재료는 그래핀 시트 내에서 제거된 탄소 원자들에 의해 형성되는 물리적 기공들을 갖는 그래핀 시트를 포함한다. 물리적 기공들의 사이즈 분포는 디바이스 설계 파라미터를 고려하여 선택될 수도 있다. 디바이스 설계에 따라, 기공들은, 예를 들어, 약 1 nm2 내지 100 nm2 또는 100 nm2 내지 1000 nm2 의 범위 내에서 단면 면적 (area) 을 가질 수도 있다.
그래핀 재료들로 이루어지는 전술한 예시적인 그리드 전극들 (예컨대, 전극들 (250 및 450)) 은 진공 또는 가스-충진된 갭만큼 하부 전극 (예컨대, 전극들 (210 및 410) 으로부터 분리될 수도 있다.
개시된 다-전극 디바이스들의 대안적 양태에서, 그래핀 재료들로 이루어지는 그리드 전극은 유전체 스페이서 층에 의해 하부 전극으로부터 분리될 수도 있다. 도 5는 유전체 스페이서 층에의해 하부 전극 (510) 으로부터 분리된 그래핀 재료로 이루어진 그리드 전극 (520) 의 예시적인 구성 (500) 을 도시한다. 유전체 스페이서 층 (530) 의 재료들 및 치수들은 디바이스 동작 중에 전극 (510) 으로의 또는 전극 (510) 으로부터의 실질적으로 모든 전자 흐름이 흡수되거나 스캐터링되지 않고 유전체 스페이서 층 (530) 및 그리드 전극 (520) 양자를 통해 터널링하거나 투과할 수 있도록 선택될 수도 있다. 유전체 스페이서 층 (530) 은, 예를 들어, 수 나노미터의 차수 (order) 두께일 수 있다. 또한, 전술에서 설명된 그래핀 전극들과 같이, 유전체 스페이서 층 (530) 은 연속적 층일 수도 있고 유전체 스페이서 층 내에 형성된 홀들 또는 애퍼처들 (예컨대, 홀 (532)) 을 갖는 다공성 층일 수도 있다. 유전체 스페이서 층 (530) 내의 애퍼처들 (532) 의 홀들은, 예를 들어, 그리드 전극 (520) 내에서 홀들 또는 애퍼처들 (예컨대, 홀들 (310)) 을 통해 유전체 재료를 에칭함으로써 형성될 수도 있다. 이러한 경우, 유전체 스페이서 층 (530) 내의 애퍼처들 (532) 의 홀들은 전극들 (510 및 520) 사이에서 진공 또는 가스-충진된 갭들을 형성할 수도 있다.
다-전극 디바이스 (100) 의 일 양태에서, 제어 그리드의 그래핀 재료는 하부 전극의 평탄한 표면 상에 배치되는 개재된 유전체 재료 층에 의해 지지될 수도 있다. 개재된 유전체 재료 층은 개재된 유전체 재료 층을 통해 전자 흐름의 터널링 또는 투과를 허용하도록 구성된다. 또한, 개재된 유전체 재료 층은 하부 전극 위에 그래핀 그리드를 지지하기 위해 다공성 구조체를 형성하도록 부분적으로 에칭될 수도 있다.
도 6은 다-전극 전자적 디바이스 (예컨대, 마이크로전자 또는 나노전자적 디바이스) 를 구성하기 위한 예시적인 방법 (600) 을 도시한다. 방법 (600) 은 애노드를 제공하는 단계 (610), 캐소드를 제공하는 단계 (620) 및 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 그래핀 재료로 이루어진 제어 그리드를 제공하는 단계 (630) 를 포함한다. 방법 (600) 은 전자적 디바이스 (640) 를 형성하도록 진공-유지 컨테이너 내에 애노드, 캐소드 및 제어 그리드를 배치하는 단계를 포함할 수도 있다.
방법 (600) 에서, 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 그래핀 재료로 이루어진 제어 그리드를 제공하는 단계 (630) 는 전위가 디바이스 동작 중에 그리드로 인가되는 경우 캐소드 (또는 애노드) 로부터 전자 방출을 유도하거나 억제하도록 캐소드 (또는 애노드) 와 충분히 가깝게 제어 그리드를 배치하는 단계를 포함할 수도 있다. 그래핀 재료는 단일층 및/또는 이중층 그래핀을 포함할 수도 있다. 또한, 제어 그리드의 그래핀 재료는 0.1 ㎛2 보다 많은 면적을 갖는 그래핀 시트를 포함할 수도 있다. 방법 (600) 에서, 제어 그리드의 그래핀 재료는 캐소드로부터 애노드로 흐름 전자들을 실질적으로 투과시킬 수도 있다. 제어 그리드의 그래핀 재료는, 예를 들어, 그래핀 시트 내에 형성되는 물리적 홀들 또는 기공들을 갖는 그래핀 시트를 포함할 수도 있다. 기공들은 약 1 nm2 내지 100 nm2, 100 nm2 내지 1000 nm2 등의 범위의 단면 면적들을 가질 수도 있다. 그래핀 시트 내의 기공들은 리소그래피로 형성될 수도 있고, 코폴리머 블록 리소그래피에 의해 형성될 수도 있고, 그리고/또는 전자-빔 또는 이온-빔 드릴링에 의해 형성될 수도 있다. 그래핀 시트 내의 기공들은 애노드 상에서 전계 에미터 팁들과 정렬될 수도 있다.
적어도 하나의 애노드 및 캐소드는 마이크로 스케일 또는 나노미터 스케일의 실질적으로 평탄한 표면을 가질 수도 있다. 캐소드로부터 애노드로의 전자들의 흐름을 조절하도록 그래핀 재료로 이루어지는 제어 그리드를 제공하는 단계 (630) 는 평탄한 표면 위에 제어 그리드의 그래핀 재료를 증착하는 단계를 포함할 수도 있다. 그래핀 재료와 평탄한 표면 사이의 분리 거리는 약 1 ㎛ 보다 작을 수도 있다. 서스펜드된 그래핀 시트들의 몇몇의 실험적 조사들에서, 그래핀 재료와 평탄한 표면 사이의 분리 거리는 약 0.3 ㎛ 이다. 몇몇의 디바이스 응용들에서, 그래핀 재료와평탄한 표면 사이의 분리 거리는 약 0.1 ㎛ 보다 작을 수도 있다.
방법 (600) 은 평탄한 표면 위에 제어 그리드의 그래핀 재료를 물리적으로 지지하도록 구성되는 스캐폴딩을 제공하는 단계 (650) 를 더 포함할 수도 있다. 스캐폴딩은 평탄한 표면으로부터 전기적으로 격리되는 지지 포스트들 또는 스페이서들의 배열체를 포함할 수도 있다. 스페이서들 또는 지지 포스트들은 유전체들, 산화물들, 폴리머들, 절연체들 및 유리질 재료 중 하나 이상으로 이루어질 수도 있다.
방법 (600) 은 제어 그리드의 그래핀 재료를 지지하도록 평탄한 표면 상에 배치되는 개재된 절연체 재료 층을 제공하는 단계 (660) 를 더 포함할 수도 있다. 개재된 절연체 재료 층은 개재된 절연체 재료 층을 통해 전자 흐름의 터널링 또는 투과를 허용하도록 구성될 수도 있다. 개재된 유전체 재료 층은 그래핀 그리드를 지지하기 위해 다공성 구조체를 형성하도록 부분적으로 에칭될 수도 있다.
도 7은 전자적 디바이스 내에서 사용될 수도 있는 한 쌍의 전극들 (예컨대, 제1 전극 (710) 및 제2 전극 (720)) 의 예시적인 배열 (700) 을 도시한다. 한 쌍의 전극들 (710 및 720) 은 진공-유지 컨테이너 (예컨대, 컨테이너 (130), 도 1) 내에 배치될 수도 있다. 제2 전극 (720) 은 제1 전극 (710) 과 가까이 근접하여 배치될 수도 있고, 제1 전극 (710) 의 표면을 통해 전자들의 흐름에 대해 에너지 장벽을 조절하거나 변화시키도록 구성될 수도 있다. 추가적으로 또는 대안적으로, 제2 전극 (720) 은 진공-유지 컨테이너 내에 배치될 수도 있고 (예컨대, 진공-유지 컨테이너 내의 공간 전하를 제어함으로써) 제2 전극 자체를 통해 전극들의 흐름을 조절하도록 구성될 수도 있다.
제2 전극 (720) 은 그래핀, 그래파인, 그래프딘, 2-차원의 탄소 동소체, 및 2-차원의 반금속성 재료 중 하나 이상을 포함하는 2차원 층상 (layered) 재료로 이루어질 수도 있다. 2차원 층상 재료는 1 eV 전자들에 대해 0.25를 초과하는 전자 투과 확률을 그리고/또는 10 eV 전자들에 대해 0.5를 초과하는 전자 투과 확률을 가질 수도 있다.
제2 전극을 이루는 2차원 층상 재료는, 예를 들어, 디바이스의 동작 중에 2차원 층상 재료를 통해 전자 흐름의 투과를 허가하도록 2차원 층상 재료 내에 전자 밴드갭을 가질 수도 있다. 2차원 층상 재료는, 예를 들어, 도핑된 그래핀 재료 또는 기능화된 그래핀 재료일 수도 있다.
제2 전극 (720) 은 제2 전극이 제1 전극 (710) 의 표면의 적어도 일부로부터 진공 갭에 의해 분리되도록 제1 전극 (710) 의 표면 옆에 배치될 수도 있다. 대안적으로 또는 추가적으로, 제2 전극 (720) 은 제1 전극 (710) 의 표면 위에 배치되는 유전체 재료 층 (730) 에 의해 지지되는 제1 전극 (710) 의 표면 옆에 배치될 수도 있다. 제1 전극 (710) 의 표면 위에 배치되는 유전체 재료 층 (730) 은 몇몇의 응용들에서 약 0.3 nm 내지 10 nm 두께일 수도 있다. 다른 응용들에서, 유전체 재료 층 (730) 은 10 nm 두께보다 더 클 수도 있다.
제1 전극 (710) 의 표면 위에 배치되는 유전체 재료 층 (730) 은 디바이스 동작 중에 제1 전극으로의 그리고 제1 전극으로부터의 실질적으로 모든 전자 흐름에 대하여 유전체 재료 층을 통해 터널링 또는 투과를 허용하도록 구성되는 연속적 유전체 재료 층일 수도 있다. 유전체 재료 층 (730) 은, 예를 들어, 제1 전극 (710) 과 제2 전극 (720) 사이에서 진공 갭들의 형성을 허가하도록 구성되는 다공성의 유전체 재료 층일 수도 있다. 제2 전극 (720) 의 2d- 층 재료는, 예를 들어, 진공 갭들을 형성하기 위해 유전체 재료 층 (730) 의 일부를 제거하도록 2d- 층 재료를 통해 화학적 에칭을 허가하는 2d- 층 재료 내의 기공들을 가질 수도 있다.
도 8은 다-전극 전자적 디바이스 (예컨대, 마이크로전자적 또는 나노전자적 디바이스) 를 구성하기 위한 예시적인 방법 (800) 을 도시한다. 방법 (800) 은 전자적 디바이스의 진공-유지 컨테이너 내에 제1 전극을 제공하는 단계 (810), 및 제1 전극의 표면 옆에 제2 전극을 제공하는 단계 (820) 를 포함한다. 제1 전극은 그래핀, 그래파인, 그래프딘, 2-차원의 탄소 동소체, 및 2-차원의 반금속성 재료 중 하나 이상을 포함하는 2차원 층상 재료로 이루어질 수도 있고 제1 전극의 표면을 통한 전자들의 흐름을 조절하기 위해 에너지 포텐셜 프로파일을 변화시키도록 구성될 수도 있다. 제2 전극은 제1 전극 및/또는 제2 전극 자체의 표면을 통한 전자들의 흐름을 조절하기 위해 에너지 포텐셜 프로파일을 변화시키도록 구성된다.
방법 (800) 에서, 2차원 층상된 재료로 이루어진 제2 전극을 제공하는 단계 (820) 는 1 eV 전자들에 대해 0.25를 초과하는 전자 투과 확률을 그리고/또는 10 eV 전자들에 대해 0.5를 초과하는 전자 투과 확률을 갖는 2차원 층상 재료를 사용하는 단계를 포함할 수도 있다. 또한, 2차원 층상 재료로 이루어지는 제2 전극을 제공하는 단계 (820) 는 제2 전극 내에 전자 밴드갭을 갖는 2차원 층상 재료를 사용하는 단계를 포함할 수도 있다. 방법 (800) 은 전자적 디바이스의 동작 중에 전자 에너지에 기초된 2차원 층상 재료를 통한 전자 흐름의 통과를 허가하거나 전자 흐름을 금지하도록 2차원 층상 재료의 전자 밴드갭을 선택하는 단계를 포함할 수도 있다. 전자 밴드 갭을 갖는 2차원 층상 재료는 도핑된 그래핀 재료 및/또는 기능화된 그래핀 재료일 수도 있다.
방법 (800) 에서, 제1 전극의 표면 옆에 2차원 층상 재료로 이루어지는 제2 전극을 배치하는 단계는 2차원 층상 재료와 제1 전극의 표면 사이에 진공 갭을 형성하는 단계를 포함할 수도 있다. 제1 전극의 표면 옆에 2차원 층상 재료로 이루어지는 제2 전극을 배치하는 단계 (820) 는 제1 전극의 표면 위에 2차원 층상 재료를 지지하도록 유전체 재료 층을 배치하는 단계를 포함할 수도 있다. 몇몇의 응용들에서, 유전체 재료 층은 약 0.3 nm 내지 10 nm 일 수도 있다. 다른 응용들에서, 유전체 재료 층은, 예를 들어 약 10 nm 두께보다 더 클 수도 있다.
또한, 제1 전극의 표면 위에 2차원 층상 재료를 지지하도록 유전체 재료 층을 배치하는 단계는 전자적 디바이스의 동작 중에 제1 전극으로의 그리고 제1 전극으로부터의 유전체 재료 층을 통한 실질적으로 모든 전자 흐름의 투과를 허용하도록 구성되는 연속적인 유전체 재료 층을 배치하는 단계를 포함할 수도 있다. 방법 (800) 은 제1 전극과 제2 전극의 2차원 층상 재료 사이에 진공 갭들의 형성을 허가하도록 유전체 재료 층의 일부를 제거하는 단계를 포함할 수도 있다. 2차원 층상 재료는 2차원 층상 재료 내에 기공들을 가질 수도 있고, 유전체 재료 층의 일부를 제거하는 단계는 2차원 층상 재료 내의 기공들을 통해 유전체 재료의 일부를 화학적으로 에칭하는 단계를 수반할 수도 있다.
본 명세서에 기술된 디바이스들의 치수들 및 재료들은 적합한 범위 내에서 캐소드에 대한 그리드 전압 및 애노드 전압을 갖는 디바이스 동작을 위해 선택될 수도 있다. 일 실시예에서, 디바이스의 치수들 및 재료들은, 예를 들어, 0 내지 20 볼트의 범위 내에서 캐소드에 대한 그리드 전압 및 애노드 전압을 갖는 디바이스 동작을 위해 선택될 수도 있다. 다른 실시예에서, 디바이스의 치수들 및 재료들은, 예를 들어, 0 내지 40 볼트의 범위 내에서 캐소드에 대한 그리드 전압 및 애노드 전압을 갖는 디바이스 동작을 위해 선택될 수도 있다. 또 다른 실시예에서, 디바이스의 치수들 및 재료들은, 예를 들어, 0 내지 100 볼트의 범위 내에서 캐소드에 대한 그리드 전압 및 애노드 전압을 갖는 디바이스 동작을 위해 선택될 수도 있다.
당업자에게 전술한 특정한 예시적인 프로세스들 및/또는 디바이스들 및/또는 기술들이, 본 명세서와 함께 제출된 청구항들 및/또는 본 출원 내 다른 부분과 같은, 본 명세서 다른 부분에서 교시된 더 일반적인 프로세스 및/또는 디바이스들 및/또는 기술들을 나타낸다는 것은 명백할 것이다.
다양한 양태들 및 실시예들이 본 명세서에 개시되었으나, 다른 양태들 및 실시예들은 당업자에게 명백할 것이다. 본 명세서에 개시된 다양한 양태들 및 실시예들은 설명의 목적을 위해서이고 제한되도록 의도되지 않았고, 진정한 범위 및 진의는 이하의 청구항들에 의해 나타난다.

Claims (42)

  1. 진공-유지 (vacuum-holding) 컨테이너 내에 배치되는 애노드 및 캐소드로서, 상기 캐소드는 그의 영역 (extent) 중 적어도 일부가 진공 갭 (gap) 에 의해 상기 애노드로부터 분리되는, 상기 애노드 및 상기 캐소드; 및
    디바이스 동작 중에 상기 캐소드와 상기 애노드 사이에서의 전자들의 흐름을 조절하도록 (modulate) 구성되는 제1 그리드로서, 상기 제1 그리드는 그래핀 물질로 이루어지는, 상기 제1 그리드를 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 캐소드에 대한 그리드 전압 및 애노드 전압이 약 0 볼트 내지 20 볼트의 범위 내에 있는 디바이스 동작을 하도록 구성되는, 디바이스.
  3. 제 1 항에 있어서,
    상기 캐소드 및 상기 애노드 중 적어도 하나는 전계 증강 피처들 (field enhancement features) 을 포함하는, 디바이스.
  4. 제 1 항에 있어서,
    상기 제1 그리드는 상기 캐소드 또는 상기 애노드와 (either the cathode or the anode) 물리적으로 접촉하지 않고 상기 캐소드와 상기 애노드 사이에서 매달려 있는 (suspended), 디바이스.
  5. 제 1 항에 있어서,
    상기 제1 그리드는 상기 캐소드와의 거리보다 상기 애노드와의 거리가 더 가깝게 배치되고, 전위가 디바이스 동작 중에 상기 제1 그리드로 인가되는 경우 상기 캐소드 외부로의 전자들의 흐름을 제어하는 것에 비해서 상기 애노드 내로의 전자들의 흐름을 주로 (predominantly) 제어하도록 구성되는, 디바이스.
  6. 제 1 항에 있어서,
    상기 제1 그리드에 더하여 제2 그리드를 더 포함하는, 디바이스.
  7. 제 1 항에 있어서,
    상기 제1 그리드는 기생 커패시턴스 및 진동 (oscillations) 을 감소시키기 위해 스크린 그리드로서 역할을 하도록 구성되는, 디바이스.
  8. 제 1 항에 있어서,
    상기 제1 그리드는 디바이스 동작 시에 전위가 상기 제1 그리드로 인가되는 경우 상기 애노드로부터 전자 방출을 유도하도록 상기 애노드에 충분히 가깝게 배치되는, 디바이스.
  9. 제 1 항에 있어서,
    상기 제1 그리드는 상기 캐소드와 상기 애노드 사이에서의 상기 전자들의 흐름을 가속하도록 가속 그리드로서 역할을 하도록 구성되는, 디바이스.
  10. 제 1 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료는 상기 캐소드로부터 상기 애노드로의 흐름 전자들에 대해 실질적으로 투과성인, 디바이스.
  11. 제 1 항에 있어서, 상기 그래핀 재료는 탄소 원자들이 그래핀 시트 내에서 제거되어 형성된 물리적 기공들을 갖는 상기 그래핀 시트를 포함하는, 디바이스.
  12. 제 11 항에 있어서,
    상기 그래핀 시트 내의 상기 기공들은 상기 캐소드 또는 상기 애노드 상의 전계 에미터 팁들 (field emitter tips) 과 정렬되는, 디바이스.
  13. 제 11 항에 있어서,
    상기 그래핀 시트 내의 상기 기공들은 리소그래피 방식으로 형성되는, 디바이스.
  14. 제 1 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료는 이중층 (bilayer) 그래핀을 포함하는, 디바이스.
  15. 제 1 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료는 기능화된 (functionalized) 그래핀 및/또는 도핑된 그래핀을 포함하는, 디바이스.
  16. 제 1 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료는 그래핀 동소체를 포함하는, 디바이스.
  17. 제 1 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료는 상기 애노드 또는 상기 캐소드의 표면 위에 배치되는, 디바이스.
  18. 제 17 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료와 상기 애노드 또는 상기 캐소드의 상기 표면 사이의 분리 거리는 약 0.1 ㎛ 보다 작은, 디바이스.
  19. 제 17 항에 있어서,
    상기 애노드 또는 상기 캐소드의 상기 표면 위에서 상기 제1 그리드의 상기 그래핀 재료를 물리적으로 지지하도록 구성되는 스캐폴딩 (scaffolding) 을 더 포함하는, 디바이스.
  20. 제 19 항에 있어서,
    상기 스캐폴딩은 스페이서들 또는 지지 포스트들 (posts) 의 배열체를 포함하는, 디바이스.
  21. 제 20 항에 있어서,
    상기 스페이서들은 유전체들, 산화물들, 폴리머들, 절연체들 및 유리질 재료 중 하나 이상을 포함하는, 디바이스.
  22. 제 17 항에 있어서,
    상기 제1 그리드의 상기 그래핀 재료는 상기 애노드 또는 상기 캐소드의 상기 표면 상에 배치되는 개재된 (intervening) 유전체 재료 층에 의해 지지되는, 디바이스.
  23. 제 22 항에 있어서,
    상기 개재된 유전체 재료 층은 상기 개재된 유전체 재료 층을 통해 상기 전자 흐름의 투과를 허용하도록 구성되는, 디바이스.
  24. 전자적 디바이스를 형성하도록 진공-유지 컨테이너 내에 애노드를 제공하는 단계;
    상기 진공-유지 컨테이너 내에 캐소드를 제공하는 단계로서, 상기 캐소드는 그의 영역 중 적어도 일부가 진공 갭에 의해 상기 애노드로부터 분리되는, 상기 캐소드를 제공하는 단계; 및
    상기 캐소드와 상기 애노드 사이의 전자들의 흐름을 조절하도록 제1 그리드를 제공하는 단계로서, 상기 제1 그리드는 그래핀 재료로 이루어지는, 상기 제1 그리드를 제공하는 단계를 포함하는, 방법.
  25. 제 24 항에 있어서,
    상기 전자적 디바이스는 상기 캐소드에 대한 그리드 전압 및 애노드 전압이 약 0 내지 40 볼트의 범위 내에 있는 디바이스 동작을 하도록 구성되는, 방법.
  26. 제 24 항에 있어서,
    상기 제1 그리드는 상기 캐소드와의 거리보다 상기 애노드와의 거리가 더 가깝게 배치되고, 전위가 디바이스 동작 중에 상기 제1 그리드로 인가되는 경우 상기 캐소드 외부로의 전자들의 흐름을 제어하는 것에 비해서 상기 애노드 내로의 전자들의 흐름을 주로 제어하도록 구성되는, 방법.
  27. 제 24 항에 있어서,
    상기 제1 그리드에 더하여 제2 그리드를 제공하는 단계를 더 포함하는, 방법.
  28. 제 27 항에 있어서,
    상기 제1 그리드 및/또는 상기 제2 그리드는 기생 커패시턴스 및 진동을 감소시키도록 스크린 그리드로서 역할을 하도록 구성되는, 방법.
  29. 제 24 항에 있어서,
    상기 그리드의 상기 그래핀 재료는 상기 캐소드와 상기 애노드 사이의 흐름 전자들에 대해 실질적으로 투과성인, 방법.
  30. 제 24 항에 있어서,
    상기 그래핀 재료는 그래핀 시트 내에 형성된 물리적인 홀들 또는 기공들을 갖는 상기 그래핀 시트를 포함하는, 방법.
  31. 제 24 항에 있어서,
    상기 그리드의 상기 그래핀 재료를 지지하도록 상기 애노드 또는 상기 캐소드의 상기 표면 상에 배치되는 개재된 유전체 재료 층을 제공하는 단계를 더 포함하는, 방법.
  32. 제 31 항에 있어서,
    상기 개재된 유전체 재료 층은 상기 개재된 유전체 재료 층을 통한 상기 전자 흐름의 투과를 허용하도록 구성되는, 방법.
  33. 제 31 항에 있어서,
    상기 개재된 유전체 재료 층은 상기 그래핀 그리드를 지지하는 다공성 구조체를 형성하도록 부분적으로 에칭되는, 방법.
  34. 진공-유지 컨테이너 내에 배치되는 제1 전극; 및
    상기 진공-유지 컨테이너 내에 배치되는 제2 전극을 포함하고,
    상기 제2 전극은 그래핀, 그래파인 (graphyne), 그래프딘 (graphdiyne), 2-차원의 탄소 동소체 및 2-차원의 반금속 재료 중 하나 이상을 포함하는 2차원 층상 (layered) 재료로 이루어지고, 그리고
    상기 제2 전극은 상기 제1 전극의 표면을 통한 그리고/또는 상기 제2 전극을 통한 전자들의 흐름에 대한 에너지 장벽을 조절하거나 변화시키도록 구성되는, 전자적 디바이스.
  35. 제 34 항에 있어서,
    상기 제2 전극은 0.25를 초과하는 1 eV 전자들에 대한 전자 투과 확률을 갖는 2차원 층상 재료로 이루어지는, 전자적 디바이스.
  36. 제 34 항에 있어서,
    상기 제2 전극은 2차원 층상 재료 내에 전자적 밴드갭을 갖는 상기 2차원 층상 재료로 이루어지고, 상기 2차원 층상 재료의 전자적 밴드갭은 디바이스의 동작 시에 상기 2차원 층상 재료를 통한 상기 전자 흐름의 투과를 허용하도록 되는, 전자적 디바이스.
  37. 제 34 항에 있어서,
    상기 제1 전극의 상기 표면 위에 배치되는 유전체 재료 층은 상기 제1 전극과 상기 제2 전극 사이에서 진공 갭들의 형성을 허용하도록 구성되는 다공성 유전체 재료 층인, 전자적 디바이스.
  38. 제 34 항에 있어서,
    상기 제2 전극의 상기 2d- 층 재료는 상기 2d- 층 재료 내에 유전체 재료의 부분들을 제거하도록 기공들을 통해 화학적 에칭을 가능하게 하는 상기 기공들을 갖는, 전자적 디바이스.
  39. 제 34 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 전위를 부여하도록 (to impose) 구성된 회로를 더 포함하는, 전자적 디바이스.
  40. 전자적 디바이스의 진공-유지 컨테이너 내에 제1 전극을 제공하는 단계; 및
    상기 진공-유지 컨테이너 내에 제2 전극을 제공하는 단계를 포함하고,
    상기 제2 전극은 그래핀, 그래파인, 그래프딘, 2-차원의 탄소 동소체 및 2-차원의 반금속 재료 중 하나 이상을 포함하는 2차원 층상 재료로 이루어지고, 그리고
    상기 제2 전극은 상기 제2 전극 및/또는 상기 제1 전극의 표면을 통한 전자들의 흐름을 조절하기 위해 에너지 포텐셜 프로파일을 변화시키도록 구성되는, 방법.
  41. 제 40 항에 있어서,
    상기 전자적 디바이스의 동작 시에 전자 에너지에 기초하여 상기 2-d 재료를 통한 상기 전자 흐름의 투과를 허용하거나 금지하도록 상기 2차원 층상 재료의 전자적 밴드갭을 선택하는 단계; 및
    10 eV 전자들에 대해 0.50을 초과하는 전자 투과 확률을 갖는 2차원 층상 재료를 이용하는 단계를 더 포함하는, 방법.
  42. 제 40 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 전위를 부여하도록 회로를 제공하는 단계를 더 포함하는, 방법.
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