KR101988069B1 - 억제기 그리드를 갖는 애노드 - Google Patents

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3세 제시 알. 치텀
필립 앤드류 에크호프
윌리암 가테스
로데릭 에이. 하이드
뮤리엘 와이. 이시가와
조딘 티. 카레
나단 피. 미르볼드
토니 에스. 판
로버트 씨. 페트로스키
클라렌스 티. 테그린
데이비드 비. 터커맨
찰스 위트머
로웰 엘. 우드
빅토리아 와이.에이치. 우드
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엘화 엘엘씨
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Abstract

억제기 그리드는 애노드로부터 어긋난 방향으로 전자 상에 힘을 제공하기 위해 선택된 억제기 전기장을 생성하도록 애노드에 근접하게 구성되고, 억제기 전기장은 억제기 그리드로부터 애노드까지 전자들을 통과시키도록 더 선택된다.

Description

억제기 그리드를 갖는 애노드{Anode with Suppressor Grid}
출원 데이터 시트 (ADS; Application Data Sheet) 가 본 출원의 출원일에 출원되었다면, 본 명세서에서 참조로 인용된다. 35 U.S.C. §§ 119, 120, 121 , or 365(c)에 따라 우선권을 위한 ADS에서 주장된 임의의 출원들, 그러한 출원들 중 임의의 그리고 모든 모 (parent) 출원들, 모 출원의 모 (grandparent) 출원들, 모 출원의 모 출원의 모 (great-grandparent) 출원들 등도 참조로 인용되고, 그러한 주제가 첨부된 것에서 일관성 없지 않는 범위에서, 저 출원들에서 이루어진 임의의 우선권 주장들과 참조로 인용된 임의의 내용을 포함한다.
관련 출원에 대한 교차 참조
본 출원은 아래에 열거된 출원(들) ("우선권 출원들") 과 관련되며 이 출원들로부터의 가장 빠른 유효 출원 일자(들)를 우선일로 주장하고, 만약 있다면 아래 열거된다 (예를 들어서, 가 특허 출원이 아닌 출원들에 대해서는 가장 빠른 유효 우선 일자들을 주장하거나, 가 특허 출원들에 대하여, 또는 "우선권 출원(들)"의 임의의 모든 모 출원 (parent application), 모 출원의 모 출원 (grandparent application), 모 출원의 모 출원의 모 출원 (great-grandparent application) 등에 대하여 35 USC §119(e) 하에서의 이점들을 주장한다). 게다가, 본 출원은 "관련 출원들,"에 관한 것으로, 만약 있다면 아래 열거된다.
"우선권 출원들"
본원은 2011년 12월 29일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 61/631,270 "FIELD EMISSION DEVICE"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2011년 12월 30일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/374,545 "FIELD EMISSION DEVICE"의 일부 계속 출원 (continuation-in-part) 이다.
본원은 2012년 4월 26일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 61/638,986 "FIELD EMISSION DEVICE"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2012년 7월 10일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/545,504 "PERFORMANCE OPTIMIZATION OF A FIELD EMISSION DEVICE"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2012년 8월 16일자에 출원되고 JESSE R. CHEATHAM, III, PHILIP ANDREW ECKHOFF, WILLIAM GATES, RODERICK A. HYDE, MURIEL Y. ISHIKAWA, JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, ROBERT C. PETROSKI, CLARENCE T. TEGREENE, DAVID B. TUCKERMAN, CHARLES WHITMER, LOWELL L. WOOD, JR., VICTORIA Y.H. WOOD을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/587,762, "MATERIALS AND CONFIGURATIONS OF A FIELD EMISSION DEVICE"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2012년 9월 12일자에 출원되고 RODERICK A. HYDE JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, 및 LOWELL L. WOOD, JR.을 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/612,129 "ELECTRONIC DEVICE GRAPHENE GRID" 대한 우선권을 35 USC §119(e) 하에서 주장한다.
본원은 2012년 11월 1일자에 출원되고 JESSE R. CHEATHAM, III, PHILIP ANDREW ECKHOFF, WILLIAM GATES, RODERICK A. HYDE, MURIEL Y. ISHIKAWA, JORDIN T. KARE, NATHAN P. MYHRVOLD, TONY S. PAN, ROBERT C. PETROSKI, CLARENCE T. TEGREENE, DAVID B. TUCKERMAN, CHARLES WHITMER, LOWELL L. WOOD, JR., VICTORIA Y.H. WOOD를 발명자들로 하며, 현재 공동 계류 중이거나 상기 출원 일자의 이점을 갖는 현재 공동 계류 중인 출원을 갖는 출원인, 미국 특허 출원 번호 13/666,759 "ANODE WITH SUPPRESSOR GRID"에 대한 우선권을 35 USC §119(e) 하에서 주장한다.
미국 특허청 (USPTO) 은 미국 특허청의 컴퓨터 프로그램들이 특허 출원인들은 일련 번호를 참조하고 해당 출원이 모 출원의 계속 출원, 일부 추가 계속 출원, 또는 분할 출원인지를 표시하는 것을 필요로 한다는 것을 알리는 통지를 공표하였다: Stephen G. Kunin, Benefit of Prior-Filed Application, USPTO Official Gazette March 18, 2003. 미국 특허청은 서지 사항의 자동 제출을 허용하지만 계속 출원, 일부 계속 출원, 또는 모 출원의 분할 출원과 같은 출원 각각의 확인을 요구하는 출원 데이터 시트에 대한 형식들을 더 제공하였다. 본 출원인 엔티티 (이하에서는 출원인) 는 법령에 의거하는 바와 같이 우선권이 주장되고 있는 출원(들) 에 대한 특정 참조를 위에서 제공하였다. 출원인은 이 법령이 그의 특정 참조 언어에 있어서 명확하며 미국 특허 출원에 대한 우선권을 주장하기 위해서 "계속 출원" 또는 "일부 계속 출원" 과 같은 임의의 특성화 또는 일련 번호를 필요로 요구하지 않는다고 이해한다. 이러한 바에도 불구하고, 출원인은 미국 특허청의 컴퓨터 프로그램들이 특정 데이터 입력들을 요구하고 있다고 이해하고 따라서 출원인은 상술한 바와 본 출원에서 제출된 임의의 ADS에서와 같이 본원과 그의 모 출원(들) 의 관계를 지정하는 사항(들)을 제공하였지만, 이러한 지정 사항(들)이 본원이 그의 모 출원(들) 의 내용 이외에 임의의 신규 내용을 포함하는지의 여부에 대하여 해설을 하고/하거나 이를 인정하는 부류의 것으로서 어떠한 식으로든 해석되지 말아야 한다고 명시적으로 표명한다.
위에 제공된 출원들의 열거들이 ADS를 통해 제공된 열거들과 일관성이 없다면, ADS의 우선권 출원들 섹션 (section) 에서 나타나는 출원 각각에 대한 우선권 주장에 대한 그리고 본 출원의 우선권 출원들 섹션에서 나타난 출원 각각에 대한 출원인의 의도이다.
임의의 우선권 주장을 포함하여, "우선권 출원들"과 "관련 출원들"의 모든 논의 대상 및 "우선권 출원들"과 "관련 출원들"의 임의의 모든 모 출원, 모 출원의 모 출원, 모 출원의 모 출원의 모 출원 등의 모든 논의 대상은 이러한 논의 대상이 본 명세서에서와 비일관되지 않는 정도로 본 명세서에서 참조로서 인용된다.
일 실시예에서, 방법은 억제기와 애노드 사이의 억제기 영역에 억제기 전기장을 인가하는 단계이고, 억제기 전기장은 억제기 영역 내의 애노드로부터 어긋난 방향으로 전자 상에 힘을 제공하도록 선택되고; 힘의 반대 방향으로, 애노드로 그리고 억제기 영역을 통해 제1 세트의 전자들을 통과시키는 단계; 및 제1 세트의 전자들의 적어도 일부를 애노드와 상호 작용시키는 단계를 포함한다.
다른 실시예에서, 장치는 제1 세트의 전자들에 대해 수용적인 애노드; 및 애노드로부터 어긋난 방향으로 전자 상에 힘을 제공하기 위해 선택된 억제기 전기장을 생산하도록 전력 소스에 대해 수용적이고 애노드에 근접하게 위치된 억제기를 포함하고, 억제기 전기장은 애노드에 제1 세트의 전자들을 통과시키도록 더 선택된, 억제기를 포함한다.
다른 실시예에서, 전자 증배관은 애노드들의 어레이로서, 애노드들의 어레이 내의 애노드 각각은 이차 전자들을 생산하도록 전자들에 대해 수용적인, 애노드들의 어레이; 및 애노드들의 어레이 내의 적어도 하나의 애노드에 근접하게 위치된 적어도 하나의 억제기로서, 적어도 하나의 억제기는 적어도 하나의 애노드로부터 어긋난 방향으로 전자 상의 힘을 제공하기 위해 선택된 억제기 전기장을 생산하도록 전력 소스에 대해 수용적이고, 억제기 전기장은 적어도 하나의 애노드로 전자들을 통과시키도록 더 선택된, 적어도 하나의 억제기를 포함한다.
다른 실시예에서, 열이온 컨버터는 제1 세트의 전자들을 생산하도록 구성된 캐소드; 전류를 생산하도록 제1 세트의 전자들의 제1 일부에 대해 반응적인 애노드; 및 애노드 및 억제기 사이에 위치된 영역 내의 애노드로부터 어긋난 방향으로 제1 세트의 전자들 상에 힘을 제공하기 위해 선택된 억제기 전기장을 생산하도록 전력 소스에 대해 수용적이고 애노드에 근접하게 위치된 억제기로서, 억제기 전기장은 제1 세트의 전자들의 제1 일부를 통과하도록 더 선택된, 억제기를 포함한다.
선행하는 요약은 단지 도시적이고 제한하는 임의의 방식으로 의도되지 않는다. 위에 설명된 도시적인 양태들, 실시예들, 및 피처들에 부가적으로, 더 많은 양태들, 실시예들, 및 피처들이 다음의 상세한 설명과 도면들에 대한 참조로 명백해질 것이다.
도 1은 캐소드, 게이트, 억제기 및 애노드를 포함하는 장치의 개략도이다.
도 2는 도 1의 장치의 실시예에 대응하는 에너지 레벨들의 개략도이다.
도 3은 캐소드, 게이트, 억제기, 애노드, 및 스크린 그리드를 포함하는 장치의 개략도이다.
도 4는 캐소드, 게이트 억제기, 애노드 및 회로를 포함하는 장치의 개략도이다.
도 5 내지 도 6은 방법들을 묘사하는 순서도들이다.
도 7 내지 도 8은 열기관에 대한 전력 대 열역학 효율의 그래프들이다.
도 9는 박막을 포함하는 전계 방출 디바이스의 일부의 개략도이다.
도 10은 실질적으로 연동하는 구조물을 형성하는 캐소드 및 애노드를 갖는 전계 방출 디바이스의 개략도이다.
도 11은 실질적으로 관형 캐소드 및 애노드를 갖는 전계 방출 디바이스의 개략도이다.
도 12는 전계 방출 디바이스의 개략도이며, 여기서 애노드는 박막 코팅 (thin coating) 을 포함한다.
도 13은 제1 기판 상에 제작된 억제기 및 게이트를 갖고, 제2 기판 상에 제작된 애노드 및 캐소드를 갖는, 전계 방출 디바이스의 개략도이다.
도 14는 캐소드, 애노드, 및 게이트/억제기를 갖는 전계 방출 디바이스의 개략도이다.
도 15는 도 14의 개략도에 대응하는 포텐셜의 개략도이다.
도 16은 백-게이트 (back-gated) 전계 방출 디바이스의 개략도이다.
도 17은 전계 방출 디바이스 상에서의 전자기 에너지 입사의 개략도이다.
도 18은 전기장을 갖는 억제기 및 애노드의 개략도이다.
상이한 도면들에서의 동일한 기호들의 사용은 통상적으로 유사하거나 동일한 항목들을 가리킨다.
다음의 상세한 설명에서, 참조가 첨부된 도면들에 의해 이루어졌고, 이는 도면들의 일부를 형성한다. 도면들에서, 유사한 기호들은, 문맥이 다른 것으로 명명하지 않으면 통상적으로 유사한 컴포넌트 (component) 들을 식별한다. 상세한 설명, 도면들, 및 청구항들에서 설명된 예시적인 실시예들은 제한할 것으로 의도되지 않는다. 본 명세서에 나타난 주제들의 범위 또는 사상으로부터 벗어나지 않으면서, 다른 실시예들이 이용될 수도 있고, 다른 변경들이 이루어질 수도 있다.
일 실시예에서, 도 1에서 도시된 것과 같이, 장치 (100) 는 캐소드 (102), 캐소드 (102) 에 실질적으로 평행하게 배치된 애노드 (108) 를 포함하고, 여기서 애노드 (108) 및 캐소드 (102) 는 캐소드의 전기 포텐셜보다 더 높은 애노드 전기 포텐셜 (202) 을 생산하도록 제1 전력 소스 (110) 에 대해 수용적이다. 캐소드 전기 포텐셜의 값에 비해 일반적으로, 그러한 환경에서 0으로 취급될 수 있는, 기준 전기 포텐셜들에 대한 본 논의에서 통념이다. 도 1의 장치에 대응하는 다른 전기 포텐셜들과 애노드 전기 포텐셜 (202) 은 열기관에 대응하는 도 1의 실시예에 대한 도 2에 도시된다. 장치 (100) 는 애노드 (108) 와 캐소드 (102) 사이에 위치된 게이트 (104) 를 더 포함하고, 게이트 (104) 는 게이트 전기 포텐셜 (204) 을 생산하도록 제2 전력 소스 (112) 에 대해 수용적이고, 여기서 게이트 전기 포텐셜 (204) 은 제1 문턱 (threshold) 에너지 (208) 위의 에너지들을 갖는 제1 세트의 전자들 (206) 에 대한 케소드 (102) 로부터 전자 방출을 유도하도록 선택된다. 장치 (100) 는 게이트 (104) 와 애노드 (108) 사이에 위치된 억제기 (106) 를 포함하고, 억제기 (106) 는, 제1 세트의 전자들 (206)의 적어도 일부를 통과시키는 동안, 제2 문턱 에너지 (209) 아래의 에너지들을 갖는 제2 세트의 전자들 (207) 에 대한 애노드 (108) 로부터의 전자 방출을 봉쇄 (block) 하기 위해 선택된 억제기 전기 포텐셜 (210) 을 생산하도록 제3 전력 소스 (114) 에 대해 수용적이다. 본 실시예에서 애노드 (108) 는 제1 세트의 전자들 (206) 의 통과된 일부를 수신하도록 위치된다. 몇몇 실시예들에서 애노드 출력부 (124) 는 디바이스에 전력을 공급하도록 전기적으로 연결될 수도 있다.
전통적으로 캐소드가 전자 방출체로 간주되고 애노드가 전자 수신체이더라도, 본 명세서에서 나타난 실시예들에서, 캐소드 및 애노드는 일반적으로 전자들을 수용하고 방출도 한다. 본 명세서에서 설명된 실시예들에서 순 전류 및 열 유동은 캐소드 (102) 및 애노드 (108), 애노드 전기 포텐셜 (202), 및 게이트 전기 포텐셜 (204) 과 억제기 전기 포텐셜 (210)의 온도들에 의해 결정될 수도 있다. 본 명세서에서 설명된 몇몇 실시예들에서, 더 높은 온도에서 더 낮은 온도로 열을 이동시키는 열기관을 생산하는 전기와 같이, 순 전자 유동 및 열 유동은 캐소드 (102) 에서 애노드 (108) 로 이루어지고, 본 명세서에서 설명된 다른 실시예들에서, 더 낮은 온도에서 더 높은 온도로 열을 이동시키는 열기관을 소비하는 전기와 같이, 순 전자 유동 및 열 유동은 애노드 (108) 에서 캐소드 (102) 로 이루어진다. 게다가, 본 명세서에서 나타난 실시예들에서, 캐소드 (102) 와 애노드 (108) 모두 전자 방출체들이고, 캐소드 (102) 및/또는 애노드 (108) 의 모두 또는 어느 하나는 전계 방출 향상 피쳐들 (103) 을 포함할 수도 있다.
도 1은 전계 방출 향상 피쳐 (103) 를 갖는 캐소드 (102) 를 도시하지만, 몇몇 실시예들에서 캐소드는 실질적으로 플랫 (flat) 할 수도 있고 전계 방출 향상 피쳐 (103) 를 포함하지 않을 수도 있다. 몇몇 실시예들에서, 하나 이상의 전계 방출 향상 피쳐들 (103) 을 포함하면, 전계 방출 향상 피쳐들 (103) 은 기하학적 팁 (tip) 및/또는 탄소 나노튜브 (nanotube) 를 포함할 수도 있다.
장치 (100) 는 제1 세트의 전자들 (206) 의 적어도 제1 일부가 통과하는 가스를 포함하는 적어도 하나의 영역을 포함한다. 정상적으로, 캐소드 (102) 와 애노드 (108) 사이의 영역은 제1 세트의 전자들 (206) 의 적어도 일부가 통과하는 가스 봉입 (gas-filled) 영역 (또는, 스페이서 (spacer) 영역) 이다. 가스는 적어도 하나의 원자 또는 분자 종들, 부분적으로 이온화된 플라즈마, 완전히 이온화된 플라즈마 또는 그들의 혼합물로 구성될 수도 있다. 가스 밀도는 대기 밀도 아래에 있을 수도 있고, 사실상 진공일 만큼 실질적으로 낮을 수도 있다. 이 영역은, 몇몇 실시예들에서, 공기이거나 공기의 균등물일 수도 있고, 여기서 영역의 압력은 조정되지 않거나 조정될 수도 있다.
장치 (100) 내에서의 x방향 (126) 의 캐소드로부터의 거리의 함수로서 발생된 포텐셜 (215) 은 열기관에 대응하는 도 1의 실시예에 대한 도 2에 도시된다. 포텐셜 (215) 은 캐소드와 애노드 사이의 방출된 전자들로 인해 스페이스 (space) 전하 전기 포텐셜을 고려하지 않는다. 또한, 포텐셜 (215) 은 플랫 플레이트 (plate) (즉, 캐소드 및 애노드) 의 가상 (image) 전하 효과들로 인한 가상 전하 전기 포텐셜을 고려하지 않는다. 캐소드와 애노드 사이의 전자들에 의해 생성된 순 전기 포텐셜 (216) 은 전자들 상에서 동작하는 모든 전기 포텐셜들의 함수이고, 이는 스페이스 전하 전기 포텐셜과 가상 전하 전기 포텐셜을 포함한다. 게다가, 도 2에 도시된 것들과 같은 전기 포텐셜들은, 높은 포텐셜에서 낮은 포텐셜로 이동하는 경우 전자들이 운동 에너지를 얻도록, 프랭클린의 전통적인 양의 시험 전하들 대신, 음으로 대전된 전자들에 의해 본 명세서에서 정의된다.
위의 설명과 설명의 나머지에서, 전자들은 양자 역학의 법칙을 따르고, 따라서, 캐소드와 게이트 사이에 형성된 것과 같은 포텐셜 장벽 (barrier) (즉, 캐소드와 게이트 사이에 존재하는 포텐셜 (216) 의 일부) 이 주어지면, 포텐셜 장벽의 상단과 하단 사이의 에너지들을 갖는 전자들은 장벽을 통한 몇몇 터널링 (tunneling) 확률을 갖는다. 예를 들어, 문턱 에너지 (208) 위의 에너지들을 갖는 몇몇 전자들은 캐소드 (102) 로부터 방출되지 않을 수도 있다. 게다가, 캐소드로부터 방출된 제1 세트의 전자들 (206) 에 관하여, 전자들의 에너지 및 억제기 전기 포텐셜 (210) 에 기초하여, 제1 세트의 전자들이 애노드와 억제기 사이에서 형성된 포텐셜 장벽 (즉, 캐소드와 게이트 사이에 존재하는 포텐셜 (216) 의 일부) 을 통해 터널링할 몇몇 확률이 있다.
제1, 제2 및 제3 전력 소스 (110, 112 및 114) 는, 몇몇 실시예들에서 전력 소스들 (110, 112 및 114) 이 동일한 유닛에 포함될 수도 있는 것과 상이하게 도 1에 도시된다. 전력 소스들 (110, 112 및 114) 이 엘리먼트들 (102, 104, 106 및 108) 에 비해 구성될 수도 있는 다수의 다양한 방식들이 있고, 통상의 기술자들은 본 출원서에 종속하는 구성을 결정할 수도 있다.
또한, 도 2에 도시된 바와 같이, 캐소드 (102) 와 애노드 (108)에서 전자들에 대한 페르미-디락 (Fermi-Dirac) 분포들 F(E, T) 의 그래프들이 포텐셜들 (215, 216) 의 그래프의 좌측 및 우측 상에 있다.
전자 에너지 Ec (221) 의 함수로서 캐소드 Fc (Ec, Tc) (222) 에 대응하는 페르미-디락 분포의 그래프가 좌측 상에 있다. 또한, 캐소드 페르미 에너지 μc (214) 와 캐소드 일함수
Figure 112014071981533-pct00001
c (213) 가 도시된다.
전자 에너지 Ea (225) 의 함수로서 애노드 Fa(Ea, Ta) 에 대응하는 페르지-디락 분포의 그래프가 우측 상에 있다. 또한, 애노드 페르지 에너지 μα (220) 및 애노드 일함수
Figure 112014071981533-pct00002
α (219) 가 도시된다.
저장소 (예를 들어, 캐소드 (102) 및 애노드 (108)) 내의 전자들은 페르미-디락 분포를 따른다:
Figure 112014071981533-pct00003
여기서, μ는 페르미 에너지, k는 볼쯔만 (Boltzmann) 상수, 및 T는 온도이다. 캐소드의 페르미 점유 (occupation) Fc(Ec, Tc) 가 애노드의 페르미 점유 Fa(Ea, Ta) 와 동일한 에너지는 카르노 (Carnot) 효율 에너지 Ecarnot이다:
Figure 112014071981533-pct00004
여기서, μc는 캐소드 페르미 에너지 (214) 이고, μα는 캐소드 (102) 의 전도대 (conduction band) 의 하단에서 측정된, 도 2에 도시된 애노드 페르미 에너지 (220) 이고, Tc는 캐소드 온도이고 Ta는 애노드 온도이다.
캐소드 (102) 와 애노드 (108) 가 동일한 재료인 경우들에서, 카르노 효율 에너지 Ecarnot는 캐소드 (102) 의 페르미 점유와 애노드 (108) 의 페르미 점유가 동일한 에너지이고, 이론적으로 캐소드와 애노드 사이의 전자 유동은 엔트로피 (entropy) 의 변경 없이 발생한다. 포텐셜 장벽 (216) 부재시, Ecarnot 위의 임의의 주어진 전자 에너지에서 더 고온 (hot) 플레이트 내에 더 많은 전자들이 존재하여, 이들 에너지들에서의 전자들의 순 유동은 고온 플레이트에서 저온 (cold) 플레이트로 이동한다. 역으로, Ecarnot 아래의 임의의 주어진 전자 에너지에서 더 저온 플레이트 내에 더 많은 전자들이 존재하여, 이들 에너지들에서의 전자들의 순 유동은 저온 플레이트에서 고온 플레이트로 이동한다.
열기관에 대응하는 도 1의 실시예에서, 캐소드 (102) 는 애노드 (108) 보다 더 뜨겁고 (Tc > Ta) 애노드 (108) 는 도 2에 도시된 바와 같이 캐소드 (102) 위에 바이어스된다. 이 실시예에서, μa=μc+V0이고, 여기서 V0는 애노드 전기 포텐셜 (202) 이다. 그 후, 카르노 효율 에너지는 다음과 동일하다:
Figure 112014071981533-pct00005
여기서,
Figure 112014071981533-pct00006
이는 카르노 효율이다. 포텐셜 바이어스 V0로 인해, 캐소드 (102) 에서 애노드 (108) 로 이동하는 모든 전자는 일을 하는데 사용될 수 있는 유용한 포텐셜 에너지 V0를 획득하고, 애노드 (108) 에서 캐소드 (102) 로 이동하는 모든 전자는 열을 이동시키는 것 대신 포텐셜 에너지 V0를 연장한다.
(게이트 (104) 및/또는 억제기 (106) 와 같은) 포텐셜 장벽들 없이, Ecarnot 아래의 임의의 주어진 전자 에너지에서, 전자들의 순 유동은 애노드 (108) 에서 캐소드 (102) 로 이동하고, 여기서 열을 이동시키도록 전자당 포텐셜 에너지 V0를 연장한다. 따라서, 장치가 전기-생산 열기관인 실시예에서, Ecarnot보다 작은 에너지들을 갖는 애노드로부터의 전자들은 억제기 (106) 에 의해 봉쇄되고, 이에 따라 열역학 효율의 손실을 감소시킨다.
Ecarnot에서의 전자는 방출될 때 고온 캐소드 (102) 로부터 Ecarnot를 제거하고, 평균 에너지 μc를 갖는 전자에 의해 대체되어, 고온 플레이트에서의 이 전자의 방출로 인한 순 열 손실은 V0/ηcarnot이다. 따라서, 열 손실에 대한 획득된 유용한 에너지의 비율은 ηcarnot이고, 우리는 에너지 Ecarnot의 방출된 전자들이 카르노 효율적이라는 결론을 내리고, 이에 따라 명명되었다.
제1 세트의 전자들 (206) 이 x방향 (126) 으로만이 아니라 y 및 z방향 (128, 130) 으로의 모멘텀 (momentum) 을 가지므로, 카르노 효율 에너지 Ecarnot아래의 캐소드 (102) 로부터의 전자 유동이 봉쇄된 실시예에서, 게이트 전기 포텐셜 Eg (204) 은 카르노 효율 에너지 Ecarnot의 약간 아래에 있다:
Figure 112014071981533-pct00007
또는,
Figure 112014071981533-pct00008
여기서, kTc는 조합된 y 및 z방향 (128, 130) 으로의 전자들의 평균 에너지를 나타낸다. 억제기 전기 포텐셜 Es (210) 은 게이트 전기 포텐셜 Eg (204) 과 동일하도록 선택될 수도 있다.
몇몇 실시예들에서, 게이트 전기 포텐셜 (204) 과 억제기 전기 포텐셜 (210) 은 다른 값들을 가질 수도 있다. 예를 들어, 게이트 전기 포텐셜 (204) 및/또는 억제기 전기 포텐셜 (210) 중 하나 또는 모두는 이전에 설명된 것보다 더 작을 수도 있다. 일 실시예에서, 장치는, 캐소드 (102) 와 게이트 (104) 사이에 존재하는 포텐셜 (216) 의 일부의 피크 (peak) 가 카르노 효율 에너지 Ecarnot주변에 존재하도록, 및/또는 억제기 (106) 와 애노드 (108) 사이에 존재하는 포텐셜 (216) 의 일부의 피크가 카르노 효율 에너지 Ecarnot주변에 존재하도록 구성된다. 그러한 실시예에서, 장치의 효율은 이전에 설명된 것과는 상이할 수도 있다. 이들은 게이트 (104) 및/또는 억제기 (106) 에 인가될 수도 있는 포텐셜들의 몇몇 예시들이고, 게이트 (104) 및 억제기 (106) 에서의 실질적인 포텐셜들은 캐소드 (102) 와 애노드 (108) 로부터 검사될 전자 방출의 선택된 에너지 범위들과 특정 어플리케이션에 의존할 수도 있다. 일반적으로 순 전자 운반된 열 유동의 부호가 순 전자 흐름 유동의 부호와 매칭 (match) 되는 동안, 몇몇 실시예들에 대해 전자 분포의 상이한 일부들의 상이한 에너지 가중치 (weighting) 는 전자 흐름과 전자 운반된 열의 반대편 순 유동을 발생시킨다.
상이한 엘리먼트들 (102, 104, 106 및 108) 사이의 분리들은 특정 실시예에 의존한다. 예를 들어, 몇몇 실시예들에서 장치 (100) 는 나노스케일 (nanoscale) 의 디바이스이다. 이 실시예에서, 캐소드 (102) 와 애노드 (108) 는 10 내지 1000nm인 거리 (122) 에 의해 분리될 수도 있고, 캐소드 (102) 와 게이트 (104) 는 1 내지 100nm인 거리 (116) 에 의해 분리될 수도 있고, 애노드 (108) 와 억제기 (106) 는 1 내지 100nm인 거리 (120) 에 의해 분리될 수도 있다. 이들 범위들은 예시적인 실시예들이고, 제한할 것으로 의도되지 않는다. 장치가 나노스케일 디바이스인 경우, 거리들 (116, 118, 120 및/또는 122) 의 하부 제한은 진화하는 제작 기술에 의해 적어도 부분적으로 결정될 수도 있다. 작은 분리들을 생산하기 위한 현존하는 기술을 도시하도록, 약 1nm의 캐소드-게이트 및 억제기-애노드 분리들 (116, 120) 은, 캐소드 (102) 및/또는 애노드 (108) 상의 나노미터 스케일의 유전층을 증착하고 유전층 상에 게이트 (104) 및/또는 억제기 (106) 를 증착함으로써 달성될 수도 있다. 게다가, 캐소드 (102) 가 하나 이상의 전계 방출 향상 피처들 (103) 을 포함하는 경우, 캐소드-게이트 분리 (116) 는 x방향 (126) 으로 피처 (103) 의 길이에 의해 적어도 부분적으로 결정될 수도 있다. 예를 들어, x방향 (126) 으로 피처 (103) 의 길이가 5nm였다면, 캐소드-게이트 분리 (116) 는 적어도 5nm이었을 것이다.
다른 실시예들에서, 장치는 나노스케일보다 크고, 예시적인 분리 거리들 (116, 118, 120 및/또는 122) 은 나노미터 내지 밀리미터 스케일 사이의 범위 내에 있을 수도 있다. 그러나, 이 스케일은 다시 예시적이고 제한하지 않고, 길이 스케일들 (116, 118, 120, 122) 은 진공 튜브들과 같은 다른 그리드된 전자 방출 디바이스들의 동작 파라미터 (parameter) 들에 기초하여 적어도 부분적으로 선택될 수도 있다.
캐소드와 애노드의 일함수들 (213, 219) 은 캐소드 (102) 와 애노드 (108) 의 재료에 의해 결정되고 가능한한 작도록 선택될 수도 있다. 캐소드와 애노드는 상이한 재료들을 포함할 수도 있다. 하나 또는 양쪽 재료들은 금속 및/또는 반도체를 포함할 수 있고, 캐소드 (102) 및/또는 애노드 (108) 의 재료 (들) 는, 캐소드 또는 애노드 표면에 비해 바람직한 페르미 표면 방향을 갖는 비대칭 페르미 표면을 가질 수도 있다. 편향된 (oriented) 비대칭 페르미 표면은, 조합된 에너지와 전자의 횡단하는 모멘텀을 감소시킬 때 그리고 표면에 정상적으로 방출된 전자들의 일부를 증가시킬 때 유용할 수도 있다. 몇몇 실시예들에서, 표면들 중 하나로부터 방출된 전자 흐름을 감소시키는 것 (열기관을 생산하는 전기 내의 애노드 방출 전류를 감소시키는 것, 또는 열기관을 소비하는 전기 내의 캐소드 방출 전류를 감소시키는 것과 같이) 은 유용하다. 이 감소는 표면에 수직한 모멘텀 컴포넌트들을 감소시키는 비대칭 페르미 표면을 이용할 수도 있다. 이 감소는 디바이스 동작에 연루된 선택된 전자 에너지들에서 (반도체의 밴드갭과 같은) 재료들의 상태 밀도의 최소화를 포함할 수도 있다.
도 2에 관하여 설명된 실시예들이 열기관에 대응하더라도, 도 1에 도시된 것과 같은 디바이스는, 예를 들어, 열 펌프 또는 냉장고와 같이 구성될 수도 있다. 도 1의 장치가 열 펌프로 구성된 실시예에서, 바이어스 V0는 도 2에 도시된 것과 같이 애노드 (108) 대신에 캐소드 (102) 로 인가된다. 도 1의 장치가 애노드 (108) 를 식히는 냉장고로 구성된 실시예에서, 바이어스 V0 (202) 는 애노드에 인가되고 억제기 전기 포텐셜 (210) 과 게이트 전기 포텐셜 (204) 은 카르노 효율 에너지 Ecarnot보다 실질적으로 아래로 선택될 수도 있다. 이 경우, 순 전류 유동과 열 이동은 애노드에서 캐소드로 이루어진다.
몇몇 실시예에서 장치 (100) 는 게이트 (104) 와 억제기 (106) 사이에 위치된 스크린 그리드 (302) 를 더 포함하고, 스크린 그리드 (302) 는 스크린 그리드 전기 포텐셜을 생산하도록 제4 전력 소스 (304) 에 대해 수용적이다. 스크린 그리드 전기 포텐셜은 게이트 (104) 와 억제기 (106) 사이에서 전기 포텐셜 (216) 을 변화시키도록, 그리고 다른 공간 영역으로 전자들을 가속시키도록 선택될 수 있고, 따라서 캐소드 및/또는 애노드의 전계 방출 영역들 상의 공간 전하 전기 포텐셜의 효과들을 감소시킨다.
도 4에 도시된 실시예에서, 장치 (100) 는, 애노드, 게이트 및 억제기 전기 포텐셜 (202, 204 및 210) 중 적어도 하나를 변화시키도록 제1, 제2 및 제3 전력 소스들 (110, 112 및 114) 중 적어도 하나에 동작 가능하게 연결된 회로 (402) 를 더 포함한다. 회로 (402) 는 결정된 상대 전력 출력부 및/또는 열역학 효율에 반응적인 제1, 게이트 및 억제기 전기 포텐셜들 (202, 204, 210) 중 적어도 하나를 역학적으로 변화시키도록, 그리고 장치 (100) 의 열역학 효율 및/또는 상대 전력 출력부를 결정하도록 신호들에 대해 수용적일 수도 있다. 장치 (100) 는 애노드 (108) 에서의 전류를 측정하도록 구성된 미터 (404) 를 더 포함할 수도 있고, 여기서 회로 (402) 는 제1, 게이트 및 억제기 전기 포텐셜들 (202, 204 및 210) 중 적어도 하나를 변화시키도록 측정된 전류에 대해 반응적이다. 장치 (100) 는 애노드 (108) 에서의 온도를 측정하도록 구성된 미터 (406) 를 더 포함할 수도 있고, 여기서 회로 (402) 는 애노드, 게이트 및 억제기 전기 포텐셜들 (202, 204 및 210) 중 적어도 하나를 변화시키도록 측정된 온도에 대해 반응적이다. 장치 (100) 는 캐소드 (102) 에서의 온도를 측정하도록 구성된 미터 (408) 를 더 포함할 수도 있고, 여기서 회로 (402) 는 애노드, 게이트 및 억제기 전기 포텐셜들 (202, 204 및 210) 중 적어도 하나를 변화시키도록 측정된 온도들에 대해 반응적이다.
몇몇 실시예들에서, 회로 (402) 는 최선의 애노드, 게이트, 및 억제기 전기 포텐셜들 (202, 204, 210) 을 반복적으로 결정하도록 구성될 수도 있다. 예를 들어, 회로 (402) 는 애노드 (108) 에서의 전류를 측정하도록 구성된 미터 (404) 에 동작 가능하게 연결될 수도 있고, 애노드 (108) 에서의 전류를 최대화하도록 애노드, 게이트, 및 억제기 포텐셜들 중 하나를 반복적으로 변경할 수도 있다.
게다가, 회로 (402) 는 최선의 캐소드 (102) 및 애노드 (108) 온도들을 반복적으로 결정하도록 구성될 수도 있다. 예를 들어, 전기 포텐셜들에 대해 위에 설명된 바와 같이, 회로 (402) 는 애노드 (108) 에서의 전류를 측정하도록 구성된 미터 (404) 에 동작 가능하게 연결될 수도 있고, 애노드 (108) 에서의 전류를 최대화하도록 캐소드 (102) 및 애노드 (108) 온도들 중 하나를 반복적으로 변경할 수도 있다.
몇몇 실시예들에서, 게이트 및 억제기 전기 포텐셜들 (204, 210) 은 시간의 함수로 변화될 수도 있다. 예를 들어, 게이트 전기 포텐셜 (204) 은 애노드로부터 제1 세트의 전자들 (206) 을 릴리즈 (release) 하도록 스위치 온 (switch on) 될 수도 있고, 제1 세트의 전자들 (206) 이 게이트 (104) 를 통해 일단 통과하면 스위치 오프 (switch off) 될 수도 있다. 억제기 전기 포텐셜 (210) 은 애노드 (108) 를 향하는 제1 세트의 전자들 (206) 을 가속시키도록 스위치 온 될 수도 있고, 제1 세트의 전자들 (206) 이 억제기 (106) 를 일단 통과하면 스위치 오프 될 수도 있다. 이러한 실시예는 높은 스위칭 속도들을 가정한다. 몇몇 실시예들에서, 위에 설명된 것과 같은 스위칭은 회로 (402) 에 대해 반응적이고 주기적으로 발생한다.
일 실시예에서, 도 5의 순서도에 도시된, 방법은, 제1 영역 내의 속박 상태 (bound state) 로부터 제1 세트의 전자들 (206) 을 선택적으로 릴리즈하도록 게이트 전기 포텐셜 (205) 를 인가하는 단계 (502) (일 실시예에서, 제1 영역은 캐소드 (102) 에 대응한다); 제1 영역과 상이한 제2 영역 내의 속박 상태로부터 제2 세트의 전자들을 방출로부터 선택적으로 릴리즈하도록 억제기 전기 포텐셜 (210) 을 인가하는 단계 (504) 로서, 제2 영역은 제1 영역의 캐소드 전기 포텐셜보다 더 큰 애노드 전기 포텐셜을 갖고 (일 실시예에서, 제2 영역은 애노드 (108) 에 대응한다), 제2 영역은 제1 영역의 캐소드 전기 포텐셜보다 더 큰 애노드 전기 포텐셜 (202) 을 갖는다; 및 가스 봉입 영역을 통해 제1 세트의 전자들 (206) 의 일부를 통과시키고, 제2 영역 내의 제1 세트의 전자들 (206) 의 통과된 일부를 바인딩하는 단계를 포함한다.
다양한 방법들이 도 1 내지 도 4에 관하여 본 명세서에서 설명되었고 도 5의 순서도에 도시된 방법들에 적용될 수도 있다. 예를 들어, 회로 (402) 에 연관된 방법들과 도 4에 도시된 다른 장치는 도 5의 방법에 적용되고, 여기서 제1 영역은 캐소드 (102) 의 적어도 일부를 포함하고 제2 영역은 애노드 (108) 의 적어도 일부를 포함한다.
일 실시예에서, 도 6의 순서도에 도시된, 방법은, 열기관에 대응하는 제1 신호를 수신하는 단계 (602) 로서, 열기관은 애노드, 캐소드, 가스 봉입 영역, 게이트 및 억제기를 포함한다; 애노드 전기 포텐셜, 게이트 전기 포텐셜, 및 억제기 전기 포텐셜의 함수로 열기관의 상대 열역학 효율 및/또는 제1 전력 출력을 결정하도록 제1 신호를 프로세싱하는 단계 (604); 열역학 효율 및/또는 제1 전력 출력보다 더 큰 열역학 효율 및/또는 제2 전력 출력에 기초하여 제2 신호를 생산하는 단계 (606); 및 열역학 효율 및/또는 제2 전력 출력에 대응하는 제2 신호를 송신하는 단계 (608) 를 포함한다.
도 6의 방법은, 예를 들어, 도 1에 도시된 디바이스가 수신된 실시예에서, 적용 가능하고, 열기관에 대한 최선의 파라미터들이 결정되어야 한다.
일 실시예에서 제1 신호는 캐소드 및 애노드의 알려진 치수들, 재료들, 및 온도들을 포함하는 사용자 입력을 포함한다. 이 실시예에서, 알려진 파라미터들은 애노드 (108), 게이트 (104), 및 억제기 (106) 에 인가된 최선의 전기 포텐셜들을 계산하는데 사용될 수도 있다.
다른 실시예에서, 제1 신호는 애노드 (108) 에서의 전류와 같이 측정된 파라미터를 포함하고, 여기서 전기 포텐셜들은 애노드에서의 전류를 최적화하도록 변화된다. 이러한 시나리오 (scenario) 는 도 4에 도시된 회로 (402) 에 관하여 설명되었다.
일 실시예에서, 제2 신호를 생산하는 단계는 애노드, 게이트 및 억제기 포텐셜들 중 적어도 하나에서의 변경을 결정하는 단계를 더 포함할 수도 있고, 방법은 결정된 변경에 반응하여 애노드, 게이트, 및 억제기 포텐셜들 중 적어도 하나를 변화시키는 단계를 더 포함할 수도 있다.
다른 실시예에서, 제2 신호를 생산하는 단계는 캐소드 및 애노드 온도 중 적어도 하나에서의 변경을 결정하는 단계를 더 포함할 수도 있고, 방법은 결정된 변경에 반응하여 캐소드 및 애노드 온도들 중 적어도 하나를 변화시키는 단계를 더 포함할 수도 있다.
일 실시예에서, 애노드, 캐소드, 게이트, 및 억제기는 캐소드-게이트, 게이트-억제기, 및 억제기-애노드 분리들에 의해 분리되고, 제2 신호를 생산하는 단계는 캐소드-게이트, 게이트-억제기, 및 억제기-애노드 분리들 중 적어도 하나에서의 변경을 결정하는 단계를 포함할 수도 있고, 방법은 결정된 변경에 반응하여 캐소드-게이트, 게이트-억제기, 및 억제기-애노드 분리들 중 적어도 하나를 변화시키는 단계를 더 포함할 수도 있다. 예를 들어, 몇몇 실시예에서, 하나 이상의 캐소드-게이트, 게이트-억제기, 및 억제기-애노드 분리들 (116, 118, 120) 은 (캐소드 (102), 게이트 (104), 억제기 (106), 및 애노드 (108) 중 하나 이상이 MEMS 상에 장착되는 경우와 같이) 가변적일 수도 있고, 디바이스의 효율을 최적화하도록 변화될 수도 있다.
일 실시예에서, 수신된 제1 신호는 애노드 전류에 대응하고, 애노드 전기 포텐셜, 게이트 전기 포텐셜, 및 억제기 전기 포텐셜의 함수로 열기관의 제1 상대 열역학 효율을 결정하도록 제1 신호를 프로세싱하는 단계는 애노드 전류에 기초하여 상대 열역학 효율을 결정하는 단계를 포함한다.
"상대 전력 출력" 및/또는 "상대 열역학 효율"은 실질적인 전력 출력 및/또는 열역학 효율일 수도 있거나, 그것은 애노드에서의 전류와 같이, 열역학 효율 및/또는 전력 출력을 표시하는 양 (quantity) 일 수도 있다. 상대 전력 출력 및 상대 열역학 효율은 열기관의 퍼포먼스 특성 (characteristic) 들을 나타낸다.
이후 내용은 이전에 설명된 것과 같이 그리고 도 2의 포텐셜들에 대응하는, 열기관의 열역학 효율의 계산을 나타낸다. 다시, Tc 및 Ta는 캐소드 및 애노드의 온도이고, μc (214) 및 μa (220) 는 (단순하게, 우리는 μc=0, μa = μc + V0 = V0로 설정하는 경우,) 캐소드 및 애노드의 페르미 레벨이고;
Figure 112014071981533-pct00009
c (213) 및
Figure 112014071981533-pct00010
a (219) 는 캐소드 및 애노드의 일함수이고, 여기서 우리는 캐소드와 애노드가 동일한 재료들로부터 만들어진다고 가정하면, 우리는
Figure 112014071981533-pct00011
c=
Figure 112014071981533-pct00012
a=
Figure 112014071981533-pct00013
로 설정한다.
이 일차원 모델에서, 캐소드와 애노드 사이에 생성된 포텐셜 장벽 (216) 은 x방향 (126) 에서의 그들의 모멘텀에 관하여 전자들을 필터링할뿐이고, 그들의 전체 모멘텀에 관하여 필터링하지 않는다. 장벽 (216) 에 걸친 탄도의, 에너지 보존 이동을 가정하면, x방향 (126) 에서의 에너지 W의 함수로서 전류 밀도 J(W) 는:
Figure 112014071981533-pct00014
이다.
여기서,
Figure 112014071981533-pct00015
는 전자 전하이다. W는 x방향 (126) 에서의 모멘텀의 컴포넌트와 연관된 전자 에너지이고, 여기서 우리는 정상 (normal) 에너지로 부를 것이고, 다음과 같이 정의된다:
Figure 112014071981533-pct00016
여기서 Px는 x방향 (126) 에서의 전자 모멘텀이고, V(x)는 순 전기 포텐셜 (216) 이다.
D(W) 는 전달 함수이고, 방출체 내에서 (열기관에 대해, 캐소드와 애노드 모두 방출체이다) 정상 에너지 W를 갖는 전자가 순 전기 포텐셜 (216) 에 의해 정의된 에너지 장벽들을 통해 터널링 (tunnel) 하거나 크로스오버 (cross over) 하는 확률을 나타낸다.
터널링 전달 계수의 벤첼-크라머-브릴루앙 (WKB; Wentzel-Kramers-Brillouin) 근사화는 다음과 같이 주어진다:
Figure 112014071981533-pct00017
여기서, V(x) 는 순 전기 포텐셜 (216) 이고, x1 및 x2는 V(x)-W=0의 루트 (root) 값이고, m은 전자의 질량이고, ħ는 h를 2π로 나눈 플랑크 (Planck's) 상수 (ħ=h/2π) 이다.
단일 전계 방출 장벽 (예를 들어, 순 전기 포텐셜 (216) 의 피크들 중 하나가 단일 전계 방출 장벽을 형성한다) 의 포텐셜은 다음과 같은 형태이다:
Figure 112014071981533-pct00018
여기서,
Figure 112014071981533-pct00019
는 일함수 (다시, 여기서 우리는 애노드와 캐소드에 대해 동일한 재료를 선택하여,
Figure 112014071981533-pct00020
c=
Figure 112014071981533-pct00021
a=
Figure 112014071981533-pct00022
이다) 이고, x는 x방향 (216)을 따라 존재하는 방출체로부터의 거리의 컴포넌트의 절대값 (캐소드와 게이트 사이의 장벽에서, x는 캐소드로부터의 거리이다; 애노드와 억제기 사이의 장벽에서, x는 애노드로부터의 거리이다) 이고, F는 방출체에서의 유효 전기장 (F=βFi, 여기서 β는 방출체의 형상으로 인한 전계 향상 요인이고 Fi는 향상 없는 전계이다) 이고, ε0는 자유 공간의 유전율 (permittivity) 이다. VSB(x) 에 대한 위의 식에서 마지막 항은 플랫 플레이트의 가상 전하 효과들로 인한 포텐셜이고, 이는 포텐셜 장벽의 피크를 낮춘다. 이는 쇼트키 (Schottky) 효과로 알려져있고, 이는 약 1V/nm의 인가된 전계에 대해 eV의 십분의 몇만큼 장벽 피크 (즉, 포텐셜 (216) 의 피크) 를 낮출 수 있다. 우리 시스템에서 유의하면, 우리는 이들 장벽들 중 두개, 캐소드 (102) 와 게이트 (104) 사이의 하나와 억제기 (106) 와 애노드 (108) 사이의 다른 하나를 갖는다.
가상 포텐셜을 포함하여, 단일 둥근 장벽에 대한 터널링 전달 계수 DSB(W)는 다음과 같이 주어진다:
Figure 112014071981533-pct00023
여기서
Figure 112014071981533-pct00024
단일 둥근 장벽에서 DSB(W) 에 대한 위의 식은 WKB 근사화가 유효한 경우, 즉, W가 장벽의 피크 아래에 있는 경우에만 유효하다. 또한, 식은 f>l에서 무의미한 값들을 주거나, 동일하게, 아래와 같은 경우에서 무의미한 값들을 준다.
Figure 112014071981533-pct00025
즉, W가 장벽의 피크를 초과하는 경우이다. 장벽 위로 통과하도록 충분한 에너지를 갖는 전자들에 대해, 전통적으로, 통합될 전달 계수를 취하는 것은 합리적인 것처럼 보일 수도 있다. 따라서, 우리는 다음을 사용할 수 있다:
Figure 112014071981533-pct00026
장벽의 피크 위의 에너지들을 갖는 전자들에 대해 그것으로부터 다시 반사될 접근하는 전자 파동에 대해 여전히 0이 아닌 확률이 존재하므로, 이는 정확하지 않다. 그러나, DSB(W) 에 대한 위의 표현은 좋은 근사화를 제공한다. DSB(W) 에 대한 보다 정확한 값들은 전달 행렬 방법과 같은 수학적 방법들을 사용하여, 및/또는 방출체의 기하학적 배열을 고려하는 포텐셜 장벽의 보다 정확한 모델들을 사용하여 발견될 수 있다.
N(W)dW는 전자 공급 함수이고, W와 W+dW에 의해 정의된 간격 내에서 정상 에너지를 갖는 단위 영역당 초당 방출체 표면 상에 입사하는 전자들의 수를 설명한다. 금속에 대해, 이는 다음과 같다:
Figure 112014071981533-pct00027
(반도체들 및 다른 재료들에 대해, 공급 함수는 반도체들 및 다른 재료들의 밴드 구조물들과 상태 밀도로부터 계산될 수 있다.)
고온 캐소드와 저온 애노드의 공급 함수를 Nc와 Na로 표시하면, 캐소드에서 애노드로의 순 전류 밀도 미분은 다음과 같다:
Figure 112014071981533-pct00028
여기서, D(W)는 순 전기 포텐셜 (216) 에 의해 형성된 양쪽 장벽들을 고려한 터널링 전달 계수이다. 캐소드와 게이트 사이의 장벽을 DSBc(W)로 표시하고 애노드와 억제기 사이의 장벽을 DSBa(W)로 표시하면, 그리고 반사들을 고려하면, D(W)는 다음과 같이 주어진다:
Figure 112014071981533-pct00029
반사들을 포함하지 않으면, D(W)는 대략 다음과 같다:
Figure 112014071981533-pct00030
그 후 총 순 전류 밀도 J는 다음과 같다:
Figure 112014071981533-pct00031
그리고 전력 (용어들 "전력"과 "전력 출력"은 본 명세서에서 교환 가능하게 사용된다) 은 다음이다:
Figure 112014071981533-pct00032
위의 계산들은 캐소드와 애노드 사이를 횡단하는 전자들에 의해 생성된 공간 전하 포텐셜을 고려하지 않는다. 아래는 이 공간 전하 포텐셜과 공간 전하 포텐셜 효과들을 평가하기 위한 예시적인 방법이다.
게이트 (104) 와 억제기 (106) 가 동일한 포텐셜 바이어스 Vgrid로 설정되면, 전자들이, 일정한 공간 전하 밀도 ρ로, 캐소드-애노드 갭 (gap) 내에 균일하게 분포된다는 것을 가정하는 것은 합리적이다. 이 경우, 공간 전하 포텐셜은, 캐소드 (102) 와 애노드 (202) 사이의 갭의 중간에서 파라볼라의 피크를 갖는, 파라볼라 (parabola) 와 같은 형상을 가질 것이고 (따라서, 게이트 (104) 와 억제기 (106) 사이의 일부 (216) 는 파라볼라일 것이다), 피크 높이 △Wsc는 다음에 의해 Vgrid로부터 오프셋된다:
Figure 112014071981533-pct00033
여기서 d는 캐소드와 애노드 사이의 거리이다. 이 피크보다 더 낮은 에너지들을 갖는 전자들은 공간 전하 포텐셜을 통과하여 이동하기 어렵다는 것을 알 것이다. 따라서, 우리는 공간 전하 포텐셜의 피크 높이와 동일한, 추가적인, 균일한 포텐셜 장벽으로 공간 전하들의 효과에 가까워진다. 그 후, 총 장벽 높이 WB는 다음일 것이다:
Figure 112014071981533-pct00034
WB 아래의 에너지들을 갖는 전자들은 0의 전달 확률을 갖도록 가정된다:
Figure 112014071981533-pct00035
여기서 θ(W)는 히비사이드 (Heaviside) 계단 (step) 함수이다.
WB는 ρ의 함수이지만, 정상 에너지 W의 함수로서 전하 밀도 ρ(W)는 캐소드-방출된 그리고 애노드 방출된 전류의 합에 종속한다:
Figure 112014071981533-pct00036
여기서 총합 (summed) 전류는 다음이다:
Figure 112014071981533-pct00037
따라서, 총합 전류는 전달 확률 D(W)에 종속하고, 여기서 전달 확률 그 자체는 WB에 종속한다. 따라서, 우리는 반복적인 수학적 방법들을 일관되게 사용하여 이들 수량들을 풀 수 있다. 예를 들어, 우리는 이 식에서 ρ를 풀음으로써 ρ를 구할 수 있다:
Figure 112014071981533-pct00038
그 후 우리는 공간 전하 포텐셜의 기여를 포함하여, 총 장벽 높이를 결정할 수 있고, 디바이스의 전류, 전력 및 열역학 효율 상의 그 영향을 계산할 수 있다.
캐소드와 애노드에서의 전자들의 전송으로 인해 현존하는 열 플럭스 (flux) 밀도
Figure 112014071981533-pct00039
는 다음에 의해 근사화될 수도 있다:
Figure 112014071981533-pct00040
Figure 112014071981533-pct00041
여기서, W + kT는 방출된 전자의 총 에너지이고, 이는 모든 방향들로의 운동 에너지를 포함하고, 우리는 대체 전자가 페르미 에너지 μ에서 들어온다는 것을 가정한다. 전기-생성하는 열기관에 대해, 캐소드 (102) 는, 애노드가 약간의 열을 수신하는 동안, 열 에너지를 잃게 되고, 따라서,
Figure 112014071981533-pct00042
c > 0 이고
Figure 112014071981533-pct00043
a < 0이다.
열역학 효율 η은 사용된 열에서 획득된 일 사이의 비율이거나, 동등하게 소비된 총 열 플럭스 밀도 (
Figure 112014071981533-pct00044
) 에서 획득된 유용한 전력 (JnetV0) 의 비율이다:
Figure 112014071981533-pct00045
Figure 112014071981533-pct00046
는
Figure 112014071981533-pct00047
와 다른 모든 열 손실이다. 캐소드-애노드 분리 거리 (122 (d)) 를 갖는 열기관에 대해,
Figure 112014071981533-pct00048
는 주로 무한소 (evanescent) 파동들 (Wevanescent) 을 통한 캐소드 (102) 와 애노드 (108) 사이의 열 전달로 인한 것일 수 있다. 이는 다음에 의해 근사화될 수 있다:
Figure 112014071981533-pct00049
우리는 필요한 경우
Figure 112014071981533-pct00050
에서, 열 전달의 다른 형태들, 예를 들어, 열 전도를 포함할 수 있다.
전력 (P) 및 열역학 효율 (η) 에 대해 본 명세서에서 제공된 식들을 사용하면, 이들 파라미터들은 도 7에서 애노드 전기 포텐셜 (202) 을 변화시키는 함수로서 그래프로 그려진다.
도 7은, β > 1이도록, 전계 방출 향상 피처들 (103) 을 갖는 캐소드 (102) 와 애노드 (108) 에 대응한다. 도 7에 대해, 캐소드 온도 Tc=1000 K, 애노드 온도 Ta=300K, 캐소드와 애노드의 일함수들
Figure 112014071981533-pct00051
=2.1eV, 캐소드-애노드 분리 (122) 는 50nm, 캐소드-게이트 분리 (116) 와 억제기-애노드 분리 (120) 모두 5nm이고, 캐소드 (102) 와 애노드 (108) 각각에 대한 전계 향상 인자들 β=5이고, 게이트 및 억제기 전기 포텐셜들 (204, 210) 은 Ecarnot-kTc로 설정된다.
도 7은 열역학 효율과 열기관의 전력이 어떻게 관련되어 있는지를 보여준다. 이 관계를 그래프를 그림으로써, 열역학 효율과 전력 사이의 트레이드오프 (tradeoff) 들이 도시된다. 인가된 애노드 바이어스는 열역학 효율을 최대화하도록 선택될 수도 있거나, 인가된 애노드 바이어스는 전력을 최대화하도록 선택될 수도 있거나, 애노드 전기 포텐셜 (202) 이, 최대 열역학 효율과 최대 전력 사이와 같이, 그래프 상의 몇몇 다른 점에 대응하도록 선택될 수도 있다.
도 7과 같은 (또는 단순히 대응하는 데이터) 그래프가 생성될 수도 있는 다수의 실시예들이 있다. 예를 들어, 디바이스가 이미 생성된 곳과 같이, 열기관 디바이스가 고정된 치수들을 갖는 실시예에서, 사용자는 최대 열역학 효율, 전력 또는 최선이지만 각각에 대해 반드시 최대화되지 않은 값에 기초하여 인가된 전압 V0을 선택하기를 원할 수도 있다.
게다가, 도 7이 열기관의 애노드 포텐셜 V0을 변화시키는 결과들을 도시하더라도, 열역학 효율과 전력 출력이 종속하는 디바이스의 다수의 다른 파라미터들이 있다. 이것들은, 한정되지 않지만, 캐소드 온도 Tc, 애노드 온도 Ta, 캐소드 및 애노드 일함수들
Figure 112014071981533-pct00052
c 및
Figure 112014071981533-pct00053
a, 게이트 및 억제기 전기 포텐셜들 (204, 210), 캐소드-게이트 분리 (116), 억제기-애노드 분리 (120), 및 캐소드-애노드 분리 (122), 및 캐소드 (102) 와 애노드 (108) 의 전계 향상 인자들을 포함한다.
상이한 실시예들에서, 이들 값들의 몇몇은 고정될 수도 있고 이들 값들의 다른 것은 가변일 수도 있다. 예를 들어, 몇몇 실시예들에서 캐소드 (102) 및/또는 애노드 (108) 의 온도는 캐소드에 열을 제공하는 열 소스의 온도 및/또는 주위 온도와 같은 디바이스의 동작 조건들에 의해 결정될 수도 있다. 게다가, 이 값들은 곧 변경될 수도 있다. 따라서, 동작 조건들이 열기관의 하나 이상의 파라미터들의 값들을 결정하는 실시예들에서, 다른 값들은 주어진 파라미터들에 대해 열기관의 퍼포먼스를 최적화하도록 선택될 수도 있다.
게다가, 몇몇 실시예들에서 하나의 파라미터 이상이 최적화될 수도 있다. 예를 들어, 애노드 전기 포텐셜 (202) 는, 도 7에서 도시된 바와 같이 열역학 효율과 전력의 최선의 값들에 따라 선택될 수도 있고, 열역학 효율과 전력은 게이트 및 억제기 전기 포텐셜들 (204, 210) 을 변화시키는 함수로 계산되었다.
도 8은 게이트 및 억제기 전기 포텐셜들 (204, 210) 을 변화시키기 위한 전력 대 플롯 (plot) 된 열역학 효율을 도시한다. 도 8은 β=1이 되도록, 전계 방출 향상 피처들 (103) 을 갖지 않는 캐소드 (102) 및 애노드 (108) 에 대응된다. 도 8에 대해, 캐소드 온도 Tc=1000K, 애노드 온도 Ta=300K, 캐소드 및 애노드의 일함수
Figure 112014071981533-pct00054
=2.1eV, 캐소드-애노드 분리 (122) 는 50nm, 캐소드-게이트 분리 (116) 와 억제기-애노드 분리 (120) 는 모두 2nm, 그리고 애노드 전기 포텐셜 (202) 은 4k(Tc-Ta) 이다.
일 실시예에서, 열기관의 퍼포먼스를 최적화하는 방법은: 열기관의 실질적으로 고정된 파라미터들을 결정하는 단계로서, 실질적으로 고정된 파라미터들은 캐소드-애노드 분리, 억제기-애노드 분리, 및 캐소드-애노드 분리 중 적어도 하나를 포함하고; 열기관의 가변 파라미터들에 대한 제1 세트의 값들의 함수로서 그리고 실질적으로 고정된 파라미터들의 함수로서 열기관의 제1 상대 전력 출력 및/또는 제1 상대 열역학 효율을 계산하는 단계로서, 가변 파라미터들은 캐소드 온도, 애노드 온도, 애노드 전기 포텐셜, 게이트 전기 포텐셜, 및 억제기 전기 포텐셜을 포함하고; 가변 파라미터들에 대한 제2 세트의 값들의 함수로서 그리고 실질적으로 고정된 파라미터의 함수로서 열기관의 제2 상대 전력 출력 및/또는 제2 상대 열역학 효율을 계산하는 단계로서, 적어도 하나의 가변 파라미터는 제1 및 제2 세트들의 값들에서 상이한 값을 갖고; 계산된 제1 및 제2 상대 전력 출력들에 따라 및/또는 계산된 제1 및 제2 상대 열역학 효율들에 따라 적어도 하나의 가변 파라미터를 설정하는 단계를 포함한다.
위에 설명된 것과 같이 실시예의 방법은, 예를 들어, 열기관을 포함하는 디바이스가 수신되고 디바이스가 실질적으로 고정된 캐소드-게이트 분리 (116), 억제기-애노드 분리 (120), 및/또는 캐소드-애노드 분리 (122) 로 제조되는 경우, 채용될 수도 있다. 또는, 몇몇 실시예들에서, 디바이스가 아직 제조되지 않았을 수도 있지만, 디바이스의 몇몇 파라미터들은 다른 이유들로 고정될 수도 있다. 실질적으로 고정된 파라미터들을 결정하는 단계는, 파라미터들을 측정하는 단계, 파라미터들을 수신하는 단계 (여기서, 파라미터들은, 예를 들어, 디바이스 상에 나열되거나, 컴퓨터 프로그램에서 제공되거나, 상이한 방식으로 제공될 수도 있다), 또는 상이한 방식으로 고정된 파라미터들을 결정하는 단계를 포함할 수도 있다. 게다가, 실질적으로 고정된 파라미터들은 캐소드 및/또는 애노드 전계 향상 인자 (또는, 보다 일반적으로, 캐소드 및/또는 애노드 기하학 배열) 를 포함할 수도 있다. 실질적으로 고정된 파라미터들은 캐소드 일함수 (213), 애노드 일함수 (219), 캐소드 및 애노드 밴드 구조물들, 및/또는 캐소드 및 애노드 방사율들을 더 포함할 수도 있다. 실질적으로 고정될 수도 있는 파라미터들이 위에 나열되었더라도, 몇몇 실시예들에서, 단 하나의 실질적으로 고정된 파라미터만이 존재할 수도 있거나, 더 많거나 상이한 실질적으로 고정된 파라미터들이 존재할 수도 있다. 어떤 파라미터들이 실질적으로 고정되고 어떤 파라미터들이 가변적인지는 특정 실시예에 종속될 수도 있다.
열기관의 하나 이상의 실질적으로 고정된 파라미터들에 대해, 상대 전력 출력 및/또는 상대 열역학 효율은 하나 이상의 가변 파라미터들로 계산될 수도 있고, 하나 이상의 가변 파라미터들은 상대 전력 출력 및/또는 상대 열역학 효율을 위해 선택된 값에 따라 선택될 수도 있다. 하나 이상의 가변 파라미터에 대한 상대 열역학 효율 및/또는 상대 전력 출력의 계산에 대해, 가변 파라미터들은 계산 각각에 대해 동시에 또는 독립적으로 변화될 수도 있다.
몇몇 실시예들에서, 게이트 (104) 및/또는 억제기 (106) 는, 도 9에 도시된 바와 같이, 박막 (904) (도 9는 게이트 (104) 를 형성하는 박막 (904), 유전체 (902), 및 캐소드 (102) 를 갖는 실시예를 도시하지만, 유사한 실시예는 억제기 (106) 를 형성하는 박막 (904), 유전체 (902) 및 애노드 (108) 를 포함한다) 을 포함할 수도 있고, 여기서 박막 (904) 은 금속 및/또는 그래핀 (graphene) 일 수도 있고, 여기서 그래핀은 단일 층 또는 이중층 필름 (film) 일 수도 있다. 몇몇 실시예들에서, 그래핀은 그래핀 동소체, 도핑된 (doped) 그래핀, 및/또는 기능화된 그래핀을 포함할 수도 있다. 박막 (904) 은 캐소드 (102) 및/또는 애노드 (108) 상에 유전체 (902) 를 증착함으로써 제작될 수도 있고, 그 후 게이트 (104) 및/또는 억제기 (106) 를 형성하는 금속 또는 그래핀의 박막 (904) 을 증착한다. 몇몇 실시예들에서, 유전체 (902) 는 적어도 부분적으로 에칭되 버려질 수 있거나, 다른 실시예들에서, 유전체는 제자리에 남겨질 수도 있다. 게이트 (104) 및/또는 억제기 (106) 를 위해 사용될 수도 있는, 위에 설명된 것과 같은 박막 그리드들은, 금속-절연체-금속 터널링 캐소드들에서와 같이, 또한 금속-산화물-반도체 캐소드들에서와 같이, 캐소드들을 위해 사용된다. 이들 방출체들은 금속 또는 반도체 기반 전극, 절연체, 및 게이트/억제기로 기여하는 박막 상단 전극을 포함한다. 도 9가 게이트 (104) 를 형성하는 단일 박막 (904) 을 도시하더라도, 몇몇 실시예들에서, 필름 (904) 과 같은 둘 이상의 박막들은 게이트로부터 형성할 수도 있다.
캐소드 (102) 및/또는 애노드 (108) 에 근접한 유전체 (902) 를 포함하는 일 실시예에서, 게이트 (104) 및/또는 억제기 (106) 는 도 9에 관하여 설명된 바와 같이 박막일 수도 있거나, 게이트 (104) 및/또는 억제기 (106) 는 상이한 구성을 가질 수도 있다. 유전체 (902) 는 게이트 (104) 및/또는 억제기 (106) 를 지지하도록 사용될 수도 있고/있거나, 유전체는 캐소드 (102) 와 게이트 (104) 사이의 분리 및/또는 애노드 (108) 와 억제기 (106) 사이의 분리를 유지하도록 기여할 수도 있다. 몇몇 실시예들에서, 유전체 (902) 는 실리콘 옥사이드 (SiO2), 보론 나이트라이드 (boron nitride), 다이아몬드, 및/또는 예를 들어, 결정체 재료들보다 더 유리 같은, 자가-회복 유전체일 수도 있다.
다른 실시예들에서, 캐소드 (102) 및 애노드 (108) 중 적어도 하나는 텅스텐 (tungsten), 토륨 텅스텐 (thoriated tungsten), 산화물-코팅된 내화 금속 (regractory metal), 붕화물 (boride), 란타늄 헥사보라이드 (lanthanum hexaboride), 몰리브데늄 (molybdenum), 탄타륨 (tantalum), 및 하피늄 (hafnium) 중 적어도 하나를 포함한다.
특히, 캐소드 (102) 가 가열된 실시예에서, 캐소드 (102) 는 토륨 텅스텐을 포함할 수도 있고, 이는 대략 2.5eV의 일함수를 갖는다. 가열되는 경우, 재료 내에서 더 낮은 일함수 토륨은 표면으로 이동한다. 가열된 캐소드 (102)의 다른 실시예에서, 캐소드 (102) 는 산화물-코팅된 내화 금속을 포함하고, 내화 금속은 대략 2eV의 일함수를 갖는다. 가열된 캐소드 (102) 의 또 다른 실시예에서, 캐소드 (102) 는 대략 2.5eV의 일함수를 갖는 붕화물을 포함한다. 특히, 란타늄 헥사보라이드와 같은 붕화물은 물리적 기상 증착법 기술들로 처리할 수 있고, 캐소드는 이들 재료들로 상대적으로 쉽게 코팅될 수도 있다.
캐소드 (102) 가 가열되지만 상대적으로 낮은 온도 (예를 들어, 소기 (scavenging) 낭비 열) 에 있는 열기관의 일 실시예에서, 다이아몬드-유사 탄소 (DLC; diamond-like carbon) 과 같은, 상대적으로 낮은 일함수를 갖는 재료는 캐소드 (102) 에 대해 코팅으로 통합될 수도 있다. 몇몇 실시예들에서, DLC는 질소로 도핑될 수도 있다. DLC는 낮은 온도 증착 기술들로 처리할 수 있고, 예를 들어, 스핀트 (Spindt) 팁 (tip) 들 상에 직접 코팅될 수도 있다.
몇몇 실시예들에서, 캐소드 (102) 와 애노드 (108) 중 적어도 하나는 다이아몬드를 포함하고, 특히, 다이아몬드로 코팅될 수도 있다. 다이아몬드 코팅은 메탄 대기로부터 증착될 수 있다. 순수 다이아몬드는 상대적으로 높은 일함수를 갖지만, 다이아몬드는 낮은 일함수를 갖도록 (예를 들어, 수소로) 도핑될 수 있고, 상대적으로 낮은 동작 온도들에서 특히 유용할 수도 있다. 수소-처리된 다이아몬드 표면들은 음의 전자 친화력 (NEA; negative electron affinity) 을 나타내는 것으로 발견되었다. 다이아몬드 코팅들로 전계 방출을 더 증가시키도록, 다이아몬드는 작은 알갱이 (grain) 크기들을 갖도록 선택될 수도 있거나, 나노-결정체 다이아몬드가 사용될 수도 있다. 상대적으로 낮은 인가된 전계들에서의 다이아몬드의 NEA의 장점을 완전히 취하도록, 다이아몬드는 전도대에 가깝게 다이아몬드의 페르미 레벨을 위치시키도록 n 타입 (n-type) 도핑될 수도 있다. 게다가, 순수 다이아몬드는 유전체 절연 파괴 (breakdown) 착수 (commence) 들 전에 약 1 내지 2V/nm까지 전기장 스트레스들을 견딜 수 있으므로, 순수 다이아몬드는 애노드 (102) 및/또는 캐소드 (108) 에 비해 게이트 (104) 및/또는 억제기 (106) 를 지지하는 유전체로 사용될 수도 있다.
몇몇 실시예들에서, 캐소드 (102) 및/또는 애노드 (108) 는 전계 방출 향상 피처(들) (103) 로 기여하는 하나 이상의 탄소 나노튜브들을 포함할 수도 있다. 단일 전계 방출 향상 피처 (103) 로 기여하는 단일 나노튜브 또는 특정 실시예에 의존하는 다중 전계 방출 향상 피처들 (103) 로 기여하는 다중 나노튜브들이 있을 수도 있다. 다중 나노튜브들 (때로 나노튜브 숲 (forests) 으로 불리는) 을 포함하는 실시예들에 대해, 독립적인 나노튜브들은 방출을 제어하도록 선택적으로 제거될 수도 있다. 몇몇 실시예들에서, 하나 이상의 탄소 나노버드 (nanobud) 들은 하나 이상의 전계 방출 향상 피처(들) (103) 로 기여할 수도 있다.
몇몇 실시예들에서, 캐소드 (102) 및/또는 애노드는 반도체를 포함할 수도 있고, 반도체는 실리콘을 포함할 수도 있다. 몇몇 실시예들에서, 반도체가 도핑될 수도 있다. 특히, 반도체를 도핑하는 것은 반도체의 상태 밀도를 변경할 수도 있고, 따라서, 반도체는 선택된 상태 밀도에 따라 도핑될 수도 있다. 반도체 캐소드 (102) 및/또는 애노드 (108) 는, 전자 친화도 및/또는 일함수를 변화시키고/변화시키거나, 열기관의 안정성 및/또는 퍼포먼스를 최적화하도록 더 코팅될 수도 있다. 반도체는, 음의 전자 친화도 (NEA) 재료를 생산하는 몇몇 경우들에서, 전자 친화도를 변화시키도록 더 도핑될 수도 있다.
몇몇 실시예들에서, 캐소드 (102) 및 애노드 (108) 는 도 10에서 도시된 바와 같이, 실질적으로 인터로킹하는 (interlocking) 구조물 ("인터로킹하는 빗 (comb)")을 형성할 수도 있다. 도 10에서, 게이트 (104) 와 억제기 (106) 는 실질적으로 연속적인 것으로 도시되지만, 몇몇 실시예들에서 게이트와 억제기는 불연속일 수도 있다. 게다가, 도 10에서 도시된 게이트 (104) 및 억제기 (106) 내의 스페이싱 (spacing) 들은 넓게 상징적이고, 특정 실시예에 따라 상이하게 배향 (orient) 될 수도 있다. 특히, 캐소드 (102) 및 애노드 (108) 의 빗 구조물은 전계 방출 향상 구조물 (103) 의 크기와 비교하여 상대적으로 크고, 빗 구조물들이 도 10에 도시되지 않더라도, 그러한 빗 구조물을 채용하는 실시예도 하나 이상의 전계 방출 향상 구조물들 (103) 을 포함할 수도 있다. 도 10의 구조물은 공간적으로 변화하는 기울기를 갖는 캐소드 (102) 와 캐소드 (102) 의 공간적으로 변화하는 기울기에 상호보완적인 공간적으로 변화하는 기울기를 갖는 애노드 (108) 도 도시한다. 도 10에 도시된 캐소드 (102) 및 애노드 (108) 의 공간적으로 변화하는 기울기들은 실질적으로 주기적이지만, 다른 실시예들에서, 공간적으로 변화하는 기울기들은 비주기적 및/또는 준주기적일 수도 있다. 몇몇 실시예들에서 캐소드 (102) 의 기울기 및/또는 애노드 (108) 의 기울기는 도 10에 도시된 것을 보다 부드럽게 변화시킬 수도 있다. 도 10에 도시된 바와 같이, 캐소드-애노드 분리 (122) 가 약간 변화하지만, 이 분리는 최소화된다. 몇몇 실시예들에서, 캐소드-애노드 분리 (122) 는 실질적으로 일정하다. 다른 실시예들에서, 캐소드-애노드 분리 (122) 는 더 큰 공간적 변화들을 가질 수도 있거나, 캐소드 (102) 및 애노드 (108) 가 실질적으로 정현파 (sinusoidal) 인 경우에서, 캐소드-애노드 분리 (122) 는 매우 작은 공간적 변화로 구성될 수도 있다.
일 실시예에서, 도 11에 도시된 바와 같이, 캐소드 (102) 와 애노드 (108) 는 실질적으로 관형이고, 애노드 (108) 의 적어도 일부는 캐소드 (102) 의 적어도 일부에 의해 실질적으로 제한된다. 이 실시예에서, 전자들은 캐소드 (102) 에서 애노드 (108) 로, 그리고 역으로, 방사상으로 흐른다. 캐소드 (102) 와 애노드 (108) 가 도 11에서 실질적으로 원통형과 같이 도시되더라도, 몇몇 실시예들에서, 원통형 구조물로부터 굴곡들이 있을 수도 있다 (즉, 캐소드와 애노드는 움푹 들어갈 수도 있거나, 캐소드와 애노드의 단면들은 육각형 또는 팔각형과 같은 n-각형일 수도 있거나, 캐소드와 애노드는 실질적으로 동축 구조물의 상이한 형태를 형성할 수도 있다). 몇몇 실시예들에서, 캐소드 (102) 는 내측 구조물을 형성할 수도 있고 애노드 (108) 는 외측 구조물을 형성할 수도 있다. 게다가, 몇몇 실시예들에서, 냉각제 또는 가열 구조물은 내측 구조물 내부에 배치될 수도 있다 (예를 들어, 애노드 (108) 가 열기관의 내측 구조물을 형성하는 경우, 냉각제는 애노드 (108) 에 근접하게 또는 애노드를 통해 흐르도록 구성될 수도 있거나, 캐소드 (102) 가 열기관의 내측 구조물을 형성하는 경우, 가열된 유체와 같은 가열 메카니즘은 캐소드 (102) 에 근접하게 또는 캐소드를 통해 흐르도록 구성될 수도 있다). 몇몇 실시예들에서, 도 11에 도시된 것과 같은 원통들 사이의 갭은 원통들의 온도의 함수로 변경될 수도 있다. 게이트 (104) 와 억제기 (106) 가 명확화를 위해 도 11에 도시되지 않았더라도, 열기관의 대부분의 실시예들에서, 적어도 하나의 그리드가 포함될 것이다.
도 12에 도시된 일 실시예에서, 박형 (thin) 유전체 코팅 (1202) 은 애노드 (108) 상에 포함된다. 박형 유전체 코팅은, 몇몇 실시에들에서, 수소-처리된 다이아몬드와 같은 음의 전자 친화도 (NEA) 재료를 포함하고, 이는 애노드 (108) 를 형성하는 금속 상에 증착될 수도 있다. 이러한 실시예는 애노드 (108) 를 형성하는 금속의 유효 일함수를 낮출 수도 있다. 이 실시예는 억제기 (106) 를 포함하거나 포함하지 않을 수도 있다.
일 실시예에서, NEA 재료는 애노드 (108) 를 형성하고, 이 실시예에서, 억제기 (106) 는 포함되지 않을 수도 있고 디바이스는 열기관으로 여전히 기능할 수도 있다. 이 실시예에서, NEA 재료는, NEA 재료의 전자 준-페르미 레벨이 전도대에 가깝도록 도핑되거나 선택될 수도 있다.
몇몇 실시예들에서, 하나 이상의 게이트 (104) 및 억제기 (106) (및/또는 설계 내에서 통합될 수도 있는 다른 그리드들) 가 하나 이상의 절연 재료들로 적어도 부분적으로 코팅될 수도 있다.
일 실시예에서, 장치의 모든 또는 일부가, 예를 들어, 리소그래피 (lithography) 를 통해, 기판 상에서, 제작될 수도 있다. 예를 들어, 일 실시예에서, 캐소드 (102), 게이트 (104), 억제기 (106), 및 애노드 (108) 는, 캐소드, 게이트, 억제기, 애노드가 모두 실질적으로 일-차원이고 동일 평면상에 있도록, 기판 상에서 리소그래피를 통해 형성된다.
다른 실시예에서, 도 13에 도시된 단면, 게이트 (104) 및 억제기 (106) 는 제1 기판 (1302) 상에서 제작되고, 캐소드 (102) 및 애노드 (108) 는 제2 기판 (1304) 상에서 제작되고, 그 후 제1 및 제2 기판 (1302, 1304) 은, 엘리먼트들 (1302, 1304, 1306, 1308) 이 함께 전계 방출 디바이스를 형성하도록 위치된다. 이 실시예에서, 게이트 (104) 및 억제기 (106) 는 제2 기판 (1304) 에 의해 캐소드 (102) 와 애노드 (108) 로부터 효율적으로 절연된다. 구현될 수도 있는 이 실시예와 유사한 다수의 다른 실시예들이 있다. 예를 들어, (1302, 1304, 1306, 1308) 과 같은 상이한 엘리먼트들이 엘리먼트들 자신의 기판 상에서 각각 제작될 수도 있다. 게다가, 절연체들이나 다른 재료들의 부가적인 층들은 특정한 실시예에 따라 통합될 수도 있다. 게다가, (1302, 1304, 1306, 1308) 과 같은 더 많거나 더 적은 엘리먼트들은 설계들 내에 통합될 수도 있다. 전계 방출 디바이스를 형성하도록 기판들을 조합하고 기판 상의 엘리먼트들을 제작하는 아이디어를 통합하도록 설계될 수도 있는 다수의 치환들이 있다.
몇몇 실시예들에서, 게이트 (104) 및 억제기 (106) 는 도 14에 도시된 바와 같이, 단일 그리드로 생성될 수도 있다. x방향 (126) 으로 캐소드로부터의 거리의 함수로서 결과적인 (resulting) 포텐셜 (1502) 은 도 14에서 도시된 실시예에 대해 도 15에서 도시된다. 이 실시예는 도 1의 실시예와 유사하지만, 게이트 (104) 와 억제기 (106) 를 대체하는 단일 그리드 (게이트/억제기 (1402)) 를 갖는다. 이 실시예에서, 게이트/억제기 (1402) 는 애노드 (108) 로부터 전자 방출을 유도할 수 있도록 애노드 (108) 에 충분히 가깝게 배치된다. 게다가, 게이트/억제기 (1402) 는 캐소드 (102) 로부터 전자 방출을 유도하도록 캐소드 (102) 에 충분히 가까울 수도 있고, 캐소드 (102) 에서 애노드 (108) 로 전자들의 순 유동을 생산하도록 선택된 게이트/억제기 전기 포텐셜 (1504) 을 갖는다. 도 14의 장치를 구성하는 다수의 방식들이 있다. 일 실시예에서, 스핀트 어레이와 같은 게이트 전계-방출에 어레이는 캐소드 (102) 및 게이트/억제기 (1402) 를 생산하도록 제작되고, 애노드 (108) 는 게이트/억제기 (1402) 에 근접하게 배치된다. 다른 실시예에서, 게이트/억제기 (1402) 는 애노드 (108) 에 근접하게 그리고 애노드 (108) 상에서 지지되고, 캐소드 (102) 가 전계-향상 구조물들을 여전히 가질 수도 있더라도, 캐소드 (102) 상에 지지된 부가적인 그리드 구조물은 없다.
몇몇 실시예들에서, 전계 방출 디바이스는 도 16에 도시된 바와 같이, 후방-게이트된다. 도 16에서, 게이트 (104) 및 억제기 (106) 는 캐소드 (102) 및 애노드 (108) 사이에 위치되지 않고, 그 보다, 캐소드 (102) 및 애노드 (108) 는 게이트 (104) 및 억제기 (106) 사이에 위치된다. 도 16의 구성이 도 1의 구성으로부터의 방식에서 상이하더라도, 양쪽 구성 모두는, 전자들이 캐소드 (102) 및 애노드 (108) 양쪽으로부터 방출되고 캐소드 (102) 및 애노드 (108) 로부터 전자들의 순 유동을 생산하도록, 열기관들로서 구성될 수도 있다. 도 16의 실시예는 게이트 (104) 와 캐소드 (102) 사이, 또는 애노드 (108) 및 억제기 (106) 사이의 유전층을 포함할 수도 있다. 그러한 실시예에서, 유전체 (엘리먼트들 사이에 포함된 유전체의 예시는 도 9에 도시된다) 는 연속적이거나 불연속적일 수도 있다. 게다가, 도 16에 도시된 것과 같은 장치는, 예를 들어, 유전층의 결과로 생길 수도 있는 전하의 축적들을 제거하거나 감소시키도록 구성될 수도 있다. 본 명세서에서 설명된 다른 실시예들에 관하여 이전에 설명된 바와 같이, 도 16에 도시된 것보다 더 많거나 더 적은 엘리먼트들이 있을 수도 있다. 게다가, 엘리먼트들의 순서는 도 16에 도시된 것과 상이할 수도 있다. 예를 들어, 도 16은 게이트 (104), 캐소드 (102), 애노드 (108), 억제기 (106) 인 순서를 도시한다. 그러나, 다른 실시예들에서, 순서는 게이트 (104), 캐소드 (102), 억제기 (106), 애노드 (108) 일 수도 있다. 또는, 엘리먼트들은 상이한 순서일 수도 있다.
몇몇 실시예들에서, 캐소드 (102) 로부터의 방출은 도 17에서 도시된 것과 같이, 전자기적으로 향상될 수도 있다. 도 17은 예시로서 도 1의 구성으로 도시되지만, 본 명세서에서 설명된 임의의 실시예들은 전자기적 에너지를 통해 향상된 캐소드 방출을 포함할 수도 있다. 도 17은 캐소드 (102) 상에서 전자기적 에너지 (1702) 입사를 도시한다. 이 전자기적 에너지 (1702) 는 방출된 전자들의 수, 방출된 전자들의 비율, 및/또는 캐소드 (102) 로부터 방출된 전자들의 에너지를 증가시키는데 사용될 수도 있고, 따라서, 이는 디바이스의 전력 밀도를 증가시킬 수도 있다. 몇몇 실시예들에서, 캐소드 두께와 같은 캐소드 (102) 의 속성들, 도펀트 (dopant) 들과 같은 캐소드 재료들은, 포토 (photo)-여기된 (excited) 전자들이, 전도대에서 포토-여기된 전자들이 열중성자화하기 전, 또는 포토-여기된 전자들이 열중성자화한 이후, 캐소드 (102) 로부터 방출되기 쉽도록 선택될 수도 있다. 도 17은 단일 위치에서 캐소드 (102) 를 치는 전자기적 에너지 (1702) 를 도시하지만, 상이한 실시예들에서, 전자기적 에너지 (1702) 는 캐소드 (102) 의 더 큰 영역 상에서 악영향을 줄 수도 있다. 전자기적 에너지 (1702) 의 소스는, 한정되지 않지만, 태양 및/또는 주변의 전자기적 에너지, 국소 열 소스로부터의 복사, 하나 이상의 레이저들, 및/또는 전자기적 에너지의 상이한 소스를 포함한다. 도 17에 도시된 것과 같은 일 실시예에서 사용될 수도 있는 전자기적 에너지의 다수의 소스들이 있고, 통상의 기술자는 특정한 실시예에 따라 소스를 선택할 수도 있다. 주파수, 편광, 전파 (propagation) 방향, 강도 (intensity), 및 다른 속성들과 같은 전자기적 에너지 (1702) 의 속성들은 특정한 실시예에 따라 선택될 수도 있고, 몇몇 실시예들에서, 디바이스의 퍼포먼스를 향상시키도록 선택될 수도 있다. 게다가, 렌즈들, 광결정 (photonic crystal) 들, 거울들, 또는 다른 엘리먼트들과 같은 광학 엘리먼트들은, 예를 들어, 전자기적 에너지의 속성들을 조정하도록 도 17에 도시된 광학 엘리먼트와 같이 일 실시예에서 통합될 수도 있다. 몇몇 실시예들에서, 캐소드 (102) 로부터의 방출은, 게이트 (104) 및/또는 억제기 (106) 에 인가된 전기 포텐셜들 및/또는 위치가 일치하여 조정될 수도 있도록 충분히 향상될 수도 있다.
몇몇 실시예들에서, 도 1 및 도 2에 관하여 설명되고 도시된 바와 같은, 억제기 (106) 및 애노드 (108) 는, 상이한 열이온 컨버터, 열이온 냉장고, 광전자 증배관 (photomulitplier), 전자 증배관, 저 에너지 전자 탐지기들, 또는 다른 디바이스와 같은, 상이한 디바이스에서 통합될 수도 있다. 이들 실시예들에서, 억제기 (106) 는 애노드 (108) 에 근접하게 배치되고 (전자 증배기의 경우에서, 애노드 (108) 는 통상적으로 전통적인 문헌에서 다이노드 (dynode) 로 불렸다; 그러나, 다른 실시예들과의 일관성을 위해 단어 애노드가 본 명세서에서 사용된다), 억제기 전기 포텐셜 (210) 과 애노드 전기 포텐셜 (202) 은, 순 전기장 (1802) 이 애노드 (108) 에서 억제기 (106) 까지 가리키도록 선택된다. 이 전기장 (1802) 은, 전계 내에 배치된 전자가 애노드 (108) 로부터 어긋난 방향으로 힘을 겪도록 구성된다. 전통적으로 전기장 선들은 양의 테스트 입자 상에서의 힘의 방향에 따라 그려지더라도, 여기 (그리고 특히, 도 18에서) 에서, 본 명세서에서의 대부분의 실시예들이 전자들을 채용하므로, 선들은 음의 테스트 입자 (예를 들어, 전자들) 상에서의 힘의 방향에 따라 그려진다.
제1 문턱 에너지 (208) 위의 에너지들을 갖는 제1 세트의 전자들 (206) 에 대해, 도 18에서 도시된 바와 같은 방향 (1806) 에서와 같이, 전자들이 애노드 (108) 로 그리고 장 (1802) 을 통해 통과할 수 있는 몇몇 가능성이 있을 것이다. 애노드 (108) 의 재료에 의존하여, 전자들 (206) 은 애노드 (108) 로 바인드되도록 구성될 수도 있거나 (열기관의 실시예에서와 같이), 전자들은 이차 전자들을 생산하도록 (전자 증배기의 실시예서와 같이) 애노드 (108) 와 상호작용하도록 구성될 수도 있다. 제1 세트의 전자들 (206) 이 단일 물체로 도 18에서 상징적으로 나타나더라도, 통상의 기술자는 이것이 단순화된 표시라는 것과 전자들의 실질적인 이동과 공간적 분포는 보다 복잡하다는 것을 이해할 것이다.
단순화를 위해, 도 18은 실질적으로 2차원이고, 전계 (1802) 는 실질적으로 일정하고 일 방향을 가리키는 것으로 도시된다. 그러나 전계 (1802) 는 한개, 두개, 또는 세개의 공간적 차원들에서 변화할 수도 있고/변화할 수도 있거나, 전계는 세 개의 차원들 중 각각을 따라 컴포넌트들을 가질 수도 있다. 예를 들어, 전계는 억제기의 에지 (들) 근처에서 에지 (edge) 효과들 (미도시) 을 포함할 수도 있다. 도 18의 실시예는, 억제기 (106) 와 애노드 (108) 를 포함하는 다른 관련된 도면들과 도 1 및 도 2에 관하여 이전에 설명된 실시예들의 세그먼트 (segment) 를 포함한다. 따라서, 도 18의 실시예는 이전에 설명된 실시예들에 포함될 수도 있고/포함될 수도 있거나, 도 18의 실시예는 전자 증배기에서와 같이, 이전에 설명된 것과 다른, 상이한 실시예들에 통합될 수도 있다. 게다가, 회로 (402) 및/또는 미터들 (404, 406, 408) 과 같이 본 명세서에서 이전에 설명된 것과 같은 컴포넌트들도 도 18의 실시예에 포함될 수도 있다.
억제기 전기장 (1802) 은 변화될 수도 있다. 예를 들어, 몇몇 실시예들에서, 억제기 전기장 (1802) 은 전류, 온도, 및/또는 다른 파라미터들의 측정들에 기초하여 변화될 수도 있다. 억제기 전기장 (1802) 은 다른 방식으로나 실질적으로 주기적으로 변화될 수도 있다.
억제기 전기장 (1802) 은 애노드 (108) 와 억제기 (106) 사이의 순 전계를 포함한다. 상이한 실시예들은 전기장을 생산하는 엘리먼트들을 포함하고, 엘리먼트들은 애노드 (108) 로부터 어긋나는 (1802) 와 같은 전기장을 생산하도록 서로를 추가한다 (즉, 전기장 (1802) 은 전기장 (1802) 의 방향으로 전자 상에 힘을 제공한다). 예를 들어, 도 1의 실시예에서, 전기 포텐셜은 캐소드 (102), 게이트 (104), 억제기 (106), 및 애노드 (108) 중 각각에 인가될 수도 있다. 인가된 전기 포텐셜을 갖는 부가적인 엘리먼트들일 수도 있다. 도 18에 관하여 설명된 것과 같은 실시예들에 대해, 전기 포텐셜들에 의해 생산된 전기장들의 전부의 순 효과는 애노드 (108) 와 억제기 (106) 사이에 있고, 애노드 (108) 로부터 그리고 억제기 (106) 로 어긋난 적어도 하나의 컴포넌트를 갖는 (다시, 여기서 전기장은 전기장 (1802) 의 방향으로 전자 상에 힘을 제공한다) 전기장을 포함한다.
본 기술 분야의 당업자는 전술한 특정 예시적인 프로세스들 및/또는 디바이스들 및/또는 기술들이 예를 들어서 본 명세서와 함께 제출된 청구항들에서와 같이 본 명세서에서의 다른 개소들에서 및/또는 본원의 다른 개소들에서 교시된 보다 일반적인 프로세스들 및/또는 디바이스들 및/또는 기술들을 예시하는 것임을 이해할 것이다.
본 기술 분야의 당업자는 현 기술 상태가 시스템들의 측면들의 하드웨어 구현, 소프트웨어 구현, 및/또는 펌웨어 구현 간에 거의 차이가 나지 않는 수준까지 진행하였으며, 하드웨어 사용, 소프트웨어 사용, 및/또는 펌페어 사용은 일반적으로 비용과 효율 간의 절충을 나타내는 설계상의 선택이다 (그러나, 언제나 그러하지는 않으며, 특정 상황에서는 하드웨어와 소프트웨어 간의 선택이 중요한 문제가 될 수도 있기 때문임) 는 것을 인식할 것이다. 본 기술 분야의 당업자는 본 명세서에서 기술된 프로세스들 및/또는 시스템들 및/또는 다른 기술들이 실현될 수 있게 하는 다양한 수단들 (vehicles) (예를 들어서, 소프트웨어, 하드웨어 및/또는 펌웨어) 이 존재하며, 바람직한 수단들은 이러한 프로세스들 및/또는 시스템들 및/또는 다른 기술들이 전개되는 상황에 따라서 변할 것임을 이해할 것이다. 예를 들어서, 구현자가 속도 및 정확성이 가장 중요하다고 판단하면, 구현자는 주로 하드웨어 및/또는 펌웨어 수단을 선택할 것이며; 이와 달리 유연성이 가장 중요하다라고 판단하면, 구현자는 주로 소프트웨어 구현을 선택하거나; 또한 이와 달리 구현자는 하드웨어, 소프트웨어 및/또는 펌웨어의 조합을 선택할 수도 있다. 따라서, 본 명세서에서 기술된 프로세스들 및/또는 디바이스들 및/또는 다른 기술들이 실현될 수 있게 하는 몇 개의 가능한 수단들 (vehicles) 이 존재하며, 이러한 수단들 중 아무것도 다른 것들에 비해서 본질상 우수하지 않는데, 그 이유는 사용될 어떠한 수단도 해당 수단이 전개되는 상황 및 구현자의 특정 관심사항들 (예를 들어서, 속도, 유연성 또는 예측가능성) 에 의존하는 선택 사항이며 이러한 상황 및 관심사항들은 변할 수 있기 때문이다. 본 기술 분야의 당업자는 구현의 광학적 측면들은 통상적으로 광학-지향형 (optically-oriented) 하드웨어, 소프트웨어 및/또는 펌웨어를 채용할 것임을 인식할 것이다.
본 명세서에서 기술된 몇몇 구현사항들에서, 로직 및 이와 유사한 구현사항들은 소프트웨어 또는 다른 제어 구조들을 포함할 수 있다. 예를 들어서, 전자적 회로는 본 명세서에서 기술된 다양한 기능들을 구현하도록 구성 및 배열된 하나 이상의 전류 경로들을 가질 수 있다. 몇몇 구현사항들에서, 하나 이상의 매체가, 이러한 매체가 본 명세서에서 기술된 바와 같이 수행하도록 동작가능한 디바이스 검출가능한 인스트럭션들을 유지 또는 전송할 때에, 디바이스-검출가능한 구현을 포함하도록 구성될 수 있다. 예를 들어서, 몇몇 변형들에서, 구현사항들은 예를 들어서 본 명세서에서 기술된 하나 이상의 동작들과 관련하여서 하나 이상의 인스트럭션들의 수신 또는 전송을 수행함으로써, 기존의 소프트웨어 또는 펌웨어의 업데이트 또는 수정 또는 게이트 어레이들 또는 프로그램가능한 하드웨어의 업데이트 또는 수정을 포함할 수 있다. 이와 달리 또는 추가적으로, 몇몇 변형들에서, 구현사항들은 특정 목적용 하드웨어, 소프트웨어, 펌웨어 컴포넌트들 및/또는 특정 목적용 컴포넌트들을 실행하거나 이와 달리 기동시키는 (invoking) 범용 컴포넌트들을 포함할 수 있다. 명세사항들 (specifications) 또는 구현사항들은 본 명세서에서 기술된 유형의 전송 매체의 하나 이상의 실례들에 의해서, 선택적으로 패킷 전송에 의해서 또는 이와 달리 다양한 시간들에 분산된 매체들을 통해서 전달함으로서 전송될 수 있다.
이와 달리 또는 추가적으로, 구현사항들은 실제로 본 명세서에서 기술된 임의의 기능적 동작들의 하나 이상의 발생들을 인에이블 (enable), 트리거 (trigger), 코디네이트 (coordinate), 요청 또는 이와 달리 유발시키기 위해서 특정 목적용의 인스트럭션 시퀀스를 실행하거나 회로를 기동시키는 것을 포함할 수 있다. 몇몇 변형들에서, 본 명세서에서의 동작상의 또는 다른 논리적 기술사항들 (descriptions) 은 소스 코드로서 표현되고 실행가능한 인스트럭션 시퀀스로서 컴파일링 또는 이와 달리 기동될 수 있다. 몇몇 상황들에서, 예를 들어서, 구현사항들은 그 전체가 또는 일부가 C++ 또는 다른 코드 시퀀스들과 같은 소스 코드에 의해서 제공될 수 있다. 다른 구현예들에서, 소스 또는 다른 코드 구현은 본 기술 분야에서 상업적으로 입수가능한 기법들을 사용하여서, (예를 들어서, 먼저 기술된 기술들 (described technologies) 을 C 또는 C++ 프로그래밍 언어로 구현하고 이어서 이 프로그래밍 언어 구현된 것을 논리-합성가능한 언어 구현 (logic-synthesizable language implementation), 하드웨어 기술 언어 구현 (hardware description language implementation), 하드웨어 설계 시뮬레이션 구현 및/또는 다른 이러한 유사한 표면 모드(들)로 변환시킴으로써), 하이-레벨 디스크립터 언어 (high-level descriptor language) 로 컴파일/구현/옮겨질/변환될 수 있다 (complied/implemented/translated/converted). 예를 들어서, 논리적 표현 (예를 들어서, 컴퓨터 프로그래밍 언어 구현) 의 일부 또는 전부는 (예를 들어서, HDL (Hardware Description Language) 및/또는 VHDL (Very High Speed Integrated Circuit Hardware Descriptor Language) 을 통해서) Verilog-타입 하드웨어 기술 (Verilog-type hardware description) 로서 실현되거나, 이후에 하드웨어를 갖는 물리적 구현을 생성하는데 사용될 수 있는 다른 회로 모델 (예를 들어서, ASIC ( Application Specific Integrated Circuit)) 로서 실현될 수 있다. 본 기술 분야의 당업자는 이러한 교시사항들의 조명 하에서 적합한 전송 또는 컴퓨팅상의 (computational) 요소들, 자료 공급 (material supply), 액추에이터 또는 다른 구조들을 획득, 구성 및 최적화하는 방식을 인식할 것이다.
전술한 상세한 설명은 블록도, 흐름도, 및/또는 실례를 통해서 디바이스들 및/또는 프로세스들의 다양한 실시예들을 제공하였다. 이러한 블록도, 흐름도, 및/또는 실례가 하나 이상의 기능들 및/또는 동작들을 포함하는 경우에, 이러한 블록도, 흐름도, 및/또는 실례 내의 각 기능 및/또는 동작은 다양한 범위의 하드웨어, 소프트웨어, 펌웨어 또는 실제로 이들의 임의의 조합에 의해서 개별적으로 및/또는 집합적으로 구현될 수 있음을 본 기술 분야의 당업자는 이해할 것이다. 본 명세서에서 기술된 논의 대상 중 몇몇 부분들은 ASIC들 (Application Specific Integrated Circuits), FPGA들 (Field Programmable Gate Arrays), DSP들 (digital signal processors), 또는 다른 집적된 포맷들을 통해서 구현될 수 있다. 그러나, 본 명세서에서 개시된 실시예들의 몇몇 양태들은 그 전체 또는 일부가, 집적 회로들에서 하나 이상의 컴퓨터들 상에서 실행되는 하나 이상의 컴퓨터 프로그램들로서 (예를 들어서, 하나 이상의 컴퓨터 시스템들 상에서 실행되는 하나 이상의 프로그램들로서), 펌웨어로서, 또는 실제로 이들의 조합으로서 등가적으로 구현될 수 있으며, 회로를 설계하고/하거나 소프트웨어 및/또는 펌웨어용 코드를 기록하는 것은 본 개시의 조명 하에서 본 기술 분야의 당업자에게 익숙하다는 것을 본 기술 분야의 당업자는 인식할 것이다. 또한, 본 명세서에서 기술된 논의 대상의 메카니즘들은 다양한 형태로 프로그램 제품으로서 배포될 수 있으며 본 명세서에서 기술된 논의 대상의 예시적인 실시예는 실제로 이러한 배포를 실행하는데 사용되는 신호 보유 매체의 특정 타입과 상관없이 적용될 수 있음도 본 기술 분야의 당업자는 이해할 것이다. 이러한 신호 보유 매체의 실례들은 다음으로 한정되지 않지만 플로피 디스크, 하드 디스크 드라이브, CD (Compact Disc), DVD (Digital Video Disk), 디지털 테이프, 컴퓨터 메모리 등과 같은 레코딩가능한 타입 매체; 및 디지털 및/또는 아날로그 통신 매체와 같은 전송 타입 매체 (예를 들어서, 광섬유 케이블, 도파관, 유선 통신 링크, 무선 통신 링크 (예를 들어서, 송신기, 수신기, 송신 로직, 수신 로직 등) 등) 를 포함한다.
일반적으로, 본 명세서에서 기술된 다양한 실시예들은 하드웨어, 소프트웨어, 펌웨어 및/또는 실제로는 이들의 임의의 조합과 같은 광범위의 전기적 컴포넌트들; 및 강성의 바디 (body), 스프링, 또는 토션성 바디 (torsional body), 유압장치, 전기-기계적으로 작동되는 디바이스들, 및/또는 실제로는 이들의 임의의 조합과 같은, 기계적 힘 또는 움직임을 부여할 수 있는 광범위의 컴포넌트들을 갖는 다양한 타입의 전기-기계적 시스템들에 의해서, 개별적으로 및/또는 집합적으로 구현될 수 있음을 인식할 것이다. 따라서, 본 명세서에서 사용되는 바와 같이, 용어 "전기-기계적 시스템"은 다음으로 한정되지 않지만 트랜스듀서 (예를 들어서, 액추에이터, 모터, 압전 결정, MEMS (Micro Electro Mechanical System) 등) 에 동작가능하게 커플링된 (coupled) 전기적 회로부 (electrical circuitry), 적어도 하나의 개별 전기적 회로를 갖는 전기적 회로부, 적어도 하나의 집적 회로를 갖는 전기적 회로부, 적어도 하나의 ASIC를 갖는 전기적 회로부, 컴퓨터 프로그램에 의해서 구성되는 범용 컴퓨팅 디바이스 (예를 들어서, 본 명세서에서 기술된 디바이스들 및/또는 프로세스들을 적어도 부분적으로 실행하는 컴퓨터 프로그램에 의해서 구성된 범용 컴퓨터 또는 본 명세서에서 기술된 디바이스들 및/또는 프로세스들을 적어도 부분적으로 실행하는 컴퓨터 프로그램에 의해서 구성된 마이크로프로세서) 를 형성하는 전기적 회로부, 메모리 디바이스 (예를 들어서, 메모리의 형태 (예를 들어서, 랜덤 액세스 메모리, 플래시 메모리, 판독 전용 메모리 등)) 를 형성하는 전기적 회로부, 통신 디바이스 (예를 들어서, 모뎀, 통신 스위치, 광학적-전기적 장비 등) 를 형성하는 전기적 회로부, 및/또는 광학적 아날로그 장치 또는 다른 아날로그 장치와 같은, 전기적 회로부로의 임의의 비전기적 아날로그 장치를 포함한다. 또한, 전기적-기계적 시스템들의 실례들은 다음으로 한정되지 않지만 다양한 소비자 전자 시스템들, 의료 디바이스들 및 모터화된 운송 시스템들, 공장 자동화 시스템들, 보안 시스템들 및/또는 통신/컴퓨팅 시스템들과 같은 다른 시스템들을 포함한다는 것을 본 기술 분야의 당업자는 이해할 것이다. 본 명세서에서 사용되는 "전기-기계적"이라 함은, 문맥이 이와 달리 지시하지 않는 이상, 반드시 전기적이면서도 기계적인 작동을 갖는 시스템으로만 한정되지 않음도 역시 본 기술 분야의 당업자는 인식할 것이다.
일반적인 견지에서, 광범위한 하드웨어, 소프트웨어, 펌웨어 및/또는 실제로는 이들의 임의의 조합에 의해서 개별적으로 및/또는 집합적으로 구현될 수 있는, 본 명세서에서 기술된 다양한 양태들은 다양한 타입의 "전기적 회로부"로 구성될 수 있다고 간주될 수 있음을 본 기술 분야의 당업자는 인식할 것이다. 따라서, 본 명세서에서 사용되는 "전기적 회로부"는 다음으로 한정되지 않지만 적어도 하나의 개별 전기적 회로를 갖는 전기적 회로부, 적어도 하나의 집적 회로를 갖는 전기적 회로부, 적어도 하나의 ASIC를 갖는 전기적 회로부, 컴퓨터 프로그램에 의해서 구성되는 범용 컴퓨팅 디바이스 (예를 들어서, 본 명세서에서 기술된 디바이스들 및/또는 프로세스들을 적어도 부분적으로 실행하는 컴퓨터 프로그램에 의해서 구성된 범용 컴퓨터 또는 본 명세서에서 기술된 디바이스들 및/또는 프로세스들을 적어도 부분적으로 실행하는 컴퓨터 프로그램에 의해서 구성된 마이크로프로세서) 를 형성하는 전기적 회로부, 메모리 디바이스 (예를 들어서, 메모리의 형태 (예를 들어서, 랜덤 액세스 메모리, 플래시 메모리, 판독 전용 메모리 등)) 를 형성하는 전기적 회로부, 및/또는 통신 디바이스 (예를 들어서, 모뎀, 통신 스위치, 광학적-전기적 장비 등) 를 형성하는 전기적 회로부를 포함한다. 본 기술 분야의 당업자는 본 명세서에서 기술되는 논의 대상은 아날로그 또는 디지털 방식 또는 이들의 몇몇 조합으로 구현될 수 있음도 인식할 것이다.
본 명세서에서 기술되는 디바이스들 및/또는 프로세스들 중 적어도 일부는 이미지 처리 시스템으로 통합될 수 있음도 본 기술 분야의 당업자는 인식할 것이다. 통상적인 이미지 처리 시스템은 일반적으로 시스템 유닛 하우징, 비디오 디스플레이 디바이스, 휘발성 메모리 또는 비휘발성 메모리와 같은 메모리, 마이크로프로세서 또는 디지털 신호 프로세서와 같은 프로세서들, 운영 체제와 같은 컴퓨팅상의 개체들, 드라이버들, 애플리케이션 프로그램들, 하나 이상의 상호작용 디바이스들 (예를 들어서, 터치 패드, 터치 스크린, 안테나, 등), 피드백 루프들 및 제어 모터들을 포함하는 제어 시스템 (예를 들어서, 렌즈 위치 및/또는 속도를 감지하기 위한 피드백; 목표된 초점을 제공하도록 렌즈를 이동/변형시키기는 (moving/distorting) 제어 모터) 중 하나 이상을 포함한다는 것을 본 기술 분야의 당업자는 인식할 것이다. 이미지 처리 시스템은 디지털 스틸 (still) 시스템 및/또는 디지털 모션 (motion) 시스템에서 통상 발견되는 것들과 같은, 적합한 상업적으로 입수가능한 컴포넌트들을 사용하여서 구현될 수 있다.
본 명세서에서 기술되는 디바이스들 및/또는 프로세스들 중 적어도 일부는 데이터 처리 시스템으로 통합될 수 있음도 본 기술 분야의 당업자는 인식할 것이다. 통상적인 데이터 처리 시스템은 일반적으로 시스템 유닛 하우징, 비디오 디스플레이 디바이스, 휘발성 메모리 또는 비휘발성 메모리와 같은 메모리, 마이크로프로세서 또는 디지털 신호 프로세서와 같은 프로세서들, 운영 체제와 같은 컴퓨팅상의 개체들, 드라이버들, 그래픽 유저 인터페이스들, 애플리케이션 프로그램들, 하나 이상의 상호작용 디바이스들 (예를 들어서, 터치 패드, 터치 스크린, 안테나, 등), 피드백 루프들 및 제어 모터들을 포함하는 제어 시스템 (예를 들어서, 위치 및/또는 속도를 감지하기 위한 피드백; 컴포넌트들 및/또는 정량들을 이동 및/또는 조절하기 위한 제어 모터) 중 하나 이상을 포함한다는 것을 본 기술 분야의 당업자는 인식할 것이다. 데이터 처리 시스템은 데이터 컴퓨팅/통신 시스템 및/또는 네트워크 컴퓨팅/통신 시스템에서 통상 발견되는 것들과 같은, 적합한 상업적으로 입수가능한 컴포넌트들을 사용하여서 구현될 수 있다.
디바이스들 및/또는 프로세스들 및/또는 시스템들을 구현하고, 이어서 이러한 구현된 디바이스들 및/또는 프로세스들 및/또는 시스템들을 보다 포괄적인 디바이스들 및/또는 프로세스들 및/또는 시스템들 내로 통합시키기 위해서 엔지니어링 및/또는 다른 기술을 사용하는 것은 본 기술 분야에서 통상적이라는 것을 본 기술 분야의 당업자는 인식할 것이다. 즉, 본 명세서에서 기술된 디바이스들 및/또는 프로세스들 및/또는 시스템들 중 적어도 일부는 합리적인 양의 실험을 통해서 다른 디바이스들 및/또는 프로세스들 및/또는 시스템들 내로 통합될 수 있다. 이러한 다른 디바이스들 및/또는 프로세스들 및/또는 시스템들의 실례들은 상황 및 애플리케이션에서 맞게, (a) 공중 이송 디바이스들 및/또는 프로세스들 및/또는 시스템들 (예를 들어서, 비행기, 로켓, 헬리콥터 등) 의 일부 또는 전부, (b) 지상 이송 디바이스들 및/또는 프로세스들 및/또는 시스템들 (예를 들어서, 자가용, 트럭, 열차, 탱크, 무장된 개인용 캐리어 등) 의 일부 또는 전부, (c) 건물 (예를 들어서, 홈, 웨어하우스, 사무실 등) 전부 또는 일부, (d) 가정용기구 (예를 들어서, 냉장고, 세탁기, 드라이기, 등) 의 일부 또는 전부, (e) 통신 시스템 (예를 들어서, 네트워킹된 시스템, 전화 시스템, VOI (Voice over IP) 시스템 등) 의 일부 또는 전부, (f) 비니지스 엔티티 (예를 들어서, Comcast Cable, Qwest, Southwestern Bell 등과 같은 Internet Service Provider (ISP) 엔티티 등) 의 전부 또는 일부 또는 (g) 유선/무선 서비스 엔티티 (Sprint, Cingular, Nextel, 등) 의 일부 또는 전부 등을 포함할 수 있다는 것을 본 기술 분야의 당업자는 인식할 것이다.
특정 경우들에서, 시스템 또는 방법 사용은 컴포넌트들이 특정 지역 외부에 위치할 때에도 이 지역에서 발생할 수 있다. 예를 들어서, 분산형 컴퓨팅 상황에서, 분산형 컴퓨팅 시스템 사용은 이 시스템의 일부가 해당 지역 외부에 위치할 때에도 (예를 들어서, 릴레이, 서버, 프로세서, 신호 보유 매체, 전송 컴퓨터, 수신 컴퓨터 등은 이 지역 외부에 위치할 수 있음) 이 지역에서 발생할 수 있다.
시스템 또는 방법 판매는 시스템 또는 방법의 컴포넌트들이 특정 지역 외부에 위치하고/하거나 이 지역 외부에서 사용되는 때에도 마찬가지로 이 지역에서 발생할 수 있다.
또한, 일 지역에서 방법을 수행하는 시스템의 적어도 일부의 구현은 다른 지역에서 이 시스템의 사용을 배제하지 않는다.
본 명세서에서 참조되고/되거나 임의의 ADS (Application Data Sheet) 에서 열거된 위의 미국 특허들, 미국 특허 출원 공개들, 미국 특허 출원들, 해외 특허들, 해외 특허 출원들 및 비특허 공개문헌들 모두는 본 명세서와 일관되는 정도에서 본 명세서에서 참조로서 인용된다.
본 명세서에서 기술된 컴포넌트들 (예를 들어서, 동작들), 디바이스들, 대상들, 및 이들을 수반하는 설명들은 개념적 명료성을 위해서 실례들로서 사용되며 다양한 구성상의 수정들이 고려될 수 있음을 본 기술 분야의 당업자는 인식할 것이다. 따라서, 본 명세서에서 기술된 바와 같이, 제공된 특정 실례들 및 이에 수반되는 설명들은 이들의 보다 일반적인 부류를 예시하는 것으로서 해석된다. 일반적으로, 임의의 특정 실례를 사용하는 것은 이러한 실례의 부류를 예시하는 것이며 특정 컴포넌트 (예를 들어서, 동작들), 디바이스들 및 대상들을 포함하지 않는 것도 한정적으로 해석되지 말아야 한다.
본 명세서에서 실질적으로 임의의 복수형 및/또는 단수형을 사용하는 것과 관련하여서, 본 기술 분야의 당업자는 상황 및/또는 애플리케이션에 맞게, 복수형을 단수형으로 바꿀 수 있거나 단수형을 복수형으로 바꿀 수 있다. 이러한 복수형과 단수형을 서로 바꾸는 것은 명료성을 위해서 본 명세서에서 명시적으로 제시되지 않는다.
본 명세서에서 기술된 논의 대상은 때로 상이한 또 다른 컴포넌트들 내에 포함되거나 이와 연관된 상이한 컴포넌트들을 예시한다. 이러한 도시된 아키텍처들은 단지 예시적이며 실제로 동일한 기능을 달성하는 수많은 다른 아키텍처들이 구현될 수 있다는 것이 이해될 것이다. 개념적 측면에서, 동일한 기능을 달성하기 위한 컴포넌트들의 임의의 배열은 목표된 기능이 달성되도록 효과적으로 "연관된다 (associated)". 이로써, 특정 기능을 달성하도록 조합된, 본 명세서에서의 임의의 2 개의 컴포넌트들은 아키텍처들 또는 중간의 컴포넌트들에 상관없이, 목표된 기능이 달성되도록 서로 "연관된다고" 볼 수 있다. 마찬가지로, 이렇게 연관된 임의의 2 개의 컴포넌트들은 또한 목표된 기능을 달성하도록 서로 "동작가능하게 연결되거나 (operably connected)" 또는 "동작가능하게 커플링 (operably coupled) 된 것"으로서 간주될 수 있으며, 이렇게 연관될 수 있는 임의의 2 개의 컴포넌트들도 또한 목표된 기능을 달성하도록 서로 "동작가능하게 커플링가능한 (operably coupable)" 것으로서 간주될 수 있다. 동작가능하게 커플링가능한 것의 특정 실례들은 다음으로 한정되지 않지만 물리적으로 짝을 이루고/이루거나 (physically mateable) 물리적으로 상호작용하는 (physically interacting) 컴포넌트들 및/또는 무선상으로 상호작용가능한 (wirelessly interactable) 컴포넌트들 및/또는 무선상으로 상호작용하는 (wirelessly interacting) 컴포넌트들 및/또는 논리적으로 상호작용하는 (logically interacting) 컴포넌트들, 및/또는 논리적으로 상호작용가능한 컴포넌트들 (logically interactable components) 을 포함한다.
몇몇 실례들에서, 하나 이상의 컴포넌트들은 본 명세서에서 "하도록 구성된 (configured to)", "에 의해서 구성된 (configured by)", "하도록 구성가능한 (configurable to)", "하도록 동작가능한/동작하는 (operable/operative to)", "하도록 적응된/적응가능한 (adapted/adaptable)", "할 수 있는, "하도록 순응가능한/부합된 (conformable/conformed to)" 등에 의해서 한정될 수 있다. 본 기술 분야의 당업자는 이러한 용어들 (예를 들어서, "하도록 구성된") 은, 문맥이 달리 요구하지 않는 이상, 일반적으로 활성-상태 컴포넌트들 및/또는 비활성 상태 컴포넌트들 및/또는 대기-상태 컴포넌트들을 포함할 수 있다는 것을 인식할 것이다.
본 명세서에서 개시된 본 주제 대상의 특정 양태들이 도시 및 기술되었지만, 본 명세서에서의 교시사항들에 기초하여서, 변경사항들 및 수정사항들이 본 명세서에서 기술된 논의 대상 및 이 논의 대상의 보다 넓은 양태들을 벗어나지 않으면서 이루어질 수 있으며, 따라서 첨부된 청구항들은 본 명세서에서 기술된 논의 대상의 진정한 사상 및 범위 내에 해당하는 모든 그러한 수정사항들 및 변경사항들을 그들의 범위 내에 포함한다는 것은 본 기술 분야의 당업자에게 자명할 것이다. 일반적으로 본 명세서에서 사용되고 특히 첨부된 청구항들 (예를 들어서, 첨부된 청구항들의 특징부 (body)) 에서 사용되는 용어들은 일반적으로 "개방형" 용어들로서 해석되어야 한다 (예를 들어서, 용어 "포함하는"는 "포함하지만 그로 한정되지 않는" 으로서 해석되어야 하고, 용어 "A을 갖는"는 "적어도 A을 갖는"으로서 해석되어야 하며, 용어 "포함한다"는 "포함하지만 그로 한정되지 않는다" 로서 해석되어야 한다). 또한, 도입된 청구항 한정부에서 특정 수 (number) 가 인용되면, 이는 해당 청구항에서 명시적으로 한정하고자 하는 의도이며, 이러한 특정 수 인용이 없으면, 이러한 특정 수에 의한 한정이 존재하지 않음을 의도한다는 것도 역시 본 기술 분야의 당업자에게 이해될 것이다. 예를 들어서, 이해를 돕기 위해서, 다음의 첨부된 청구항들은 청구한을 한정어구들을 도입하는데 있어서 도입형 구절인 "적어도 하나" 및 "하나 이상"을 사용할 수 있다. 그러나, 이러한 구절의 사용은, 해당 명사의 수가 전혀 한정되지 않는 (indefinite) 청구항의 도입형 구절들이 이러한 수를 한정하지 않는 도입형 구절들을 포함하는 임의의 특정 청구항들이 이러한 해당 명사를 오직 하나만 포함하는 것으로서 해석되어서는 안되며 이러한 바는 동일한 청구항이 도입형 구절 "하나 이상" 또는 "적어도 하나" 및 해당 명사의 수가 전혀 한정되지 않는 (indefinite) 도입형 구절을 포함하는 경우에도 역시 적용되며 (해당 명사의 수가 전혀 한정되지 않는 (indefinite) 도입형 구절은 통상적으로 도입형 구절 "하나 이상" 또는 "적어도 하나"과 동일하게 해석되어야 함); 동일한 바가 청구항 한정어구들을 도입하는데 사용되는 "상기"라는 용어와 관련하여서도 적용된다. 또한, 도입된 청구한 한정어구에서의 특정 수가 해당 명사에 대해서 명시적으로 인용되는 경우에도, 이러한 한정어구는 통상적으로 이러한 해당 명사가 적어도 특정 수개 존재한다는 것을 의미한다는 것도 이해할 것이다 (예를 들어서, 다른 한정어구가 없이 단지 "2 개의 한정요소"는 통상적으로 적어도 2 개의 한정요소 또는 2 개 이상의 한정요소를 의미한다). 또한, "A, B 및 C, 등 중 적어도 하나"와 유사한 용례가 사용되는 경우에, 일반적으로 이러한 용례는 본 기술 분야의 당업자가 이러한 용례를 이해하는 방식으로 의도된다 (예를 들어서, "A, B 및 C 중 적어도 하나를 갖는 시스템"은 다음으로 한정되지 않지만 A만을 갖는 시스템, B만을 갖는 시스템, C만을 갖는 시스템, A 및 B를 함께 갖는 시스템, A 및 C를 함께 갖는 시스템, C 및 B를 함께 갖는 시스템, 및/또는 A, B 및 C를 함께 갖는 시스템 등을 포함한다). 또한, "A, B 또는 C, 등 중 적어도 하나"와 유사한 용례가 사용되는 경우에, 일반적으로 이러한 용례는 본 기술 분야의 당업자가 이러한 용례를 이해하는 방식으로 의도된다 (예를 들어서, "A, B 또는 C 중 적어도 하나를 갖는 시스템"은 다음으로 한정되지 않지만 A만을 갖는 시스템, B만을 갖는 시스템, C만을 갖는 시스템, A 및 B를 함께 갖는 시스템, A 및 C를 함께 갖는 시스템, C 및 B를 함께 갖는 시스템, 및/또는 A, B 및 C를 함께 갖는 시스템 등을 포함한다). 또한, 통상적으로 이접적 단어 (disjunctive word) 및/또는 2 개 이상의 다른 명사들을 제공하는 구절은 문맥이 달리 지시하지 않는 한, 청구항에서든, 상세한 설명이든, 도면들에서든, 이 명사들 중 하나, 명사들 중 어느 하나 또는 모두를 포함할 수 있는 가능성을 가만하는 것으로 이해되어야 한다는 것도 본 기술 분야의 당업자는 인식할 것이다. 예를 들어서, 구절 "A 또는 B"는 통상적으로 "A" 또는 "B" 또는 "A 및 B"일 가능성들을 모두 포함하는 것으로 이해된다.
첨부된 청구항들에 있어서, 청구항들에서 인용되는 동작들은 일반적으로 임의의 순서로 수행될 수 있다는 것도 본 기술 분야의 당업자는 인식할 것이다. 또한, 다양한 동작 흐름들이 순차적으로 제공될지라도, 이 다양한 동작들은 예시된 것과는 다른 순서로 수행되거나 동시에 수행될 수도 있다. 이러한 다른 배열화들의 실례들은 문맥이 달리 지시하지 않는 이상, 중첩되는 배열, 개재되는 (interleaved) 배열, 중간에 끼어들게 되는 (interrputed) 배열, 재배열된 배열, 증분적 배열, 예비 배열, 보충 배열, 동시적 배열, 역배열 또는 다른 변형 배열을 포함할 수 있다. 또한, 용어 "에 응답하여", "에 관한" 또는 다른 과거형 형용사들은 일반적으로 문맥이 달리 지시하지 않는 이상, 그러한 변형 배열을 배제하지 않는 것이 아니다.
다양한 양태들 및 실시예들이 본 명세서에서 개시되었지만, 다른 양태들 및 실시예들이 본 기술 분야의 당업자에게 명백할 것이다. 본 명세서에서 기술된 다양한 양태들 및 실시예들은 예시하기 위한 것이며 한정적으로 해석되지 말아야 하며 본 개시의 진정한 사상 및 범위는 다음의 청구항들에서 나타난다.

Claims (31)

  1. 억제기와 애노드 사이의 억제기 영역에 억제기 전기장을 인가하는 단계로서, 상기 억제기 전기장은 상기 억제기 영역 내의 상기 애노드로부터 어긋난 (pointing away) 방향으로 전자 상에 힘을 제공하도록 선택된, 상기 억제기와 애노드 사이의 억제기 영역에 억제기 전기장을 인가하는 단계;
    상기 힘의 반대 방향으로, 상기 애노드로 그리고 상기 억제기 영역을 통해 제1 세트 (set) 의 전자들을 통과시키는 단계; 및
    상기 제1 세트의 전자들의 적어도 일부를 상기 애노드와 상호 작용시키는 단계를 포함하는, 방법.
  2. 제1 항에 있어서,
    상기 제1 세트의 전자들의 통과된 상기 일부가 상기 애노드에서 전류를 형성하고,
    상기 전류의 속성을 측정하는 단계; 및
    상기 전류의 측정된 상기 속성에 따라 상기 억제기 전기장을 변화시키는 단계를 더 포함하는, 방법.
  3. 제1 항에 있어서,
    상기 제1 세트의 전자들의 통과된 상기 일부가 상기 애노드에서 전류를 형성하고,
    상기 전류로 디바이스에 전력을 공급하는 단계를 더 포함하는, 방법.
  4. 제1 항에 있어서,
    상기 애노드의 온도를 측정하는 단계; 및
    상기 애노드의 측정된 상기 온도에 따라 상기 억제기 전기장을 변화시키는 단계를 더 포함하는, 방법.
  5. 제1 항에 있어서,
    상기 애노드의 온도를 변경하는 단계; 및
    상기 애노드의 온도에서의 상기 변경에 따라 상기 억제기 전기장을 변화시키는 단계를 더 포함하는, 방법.
  6. 제1 항에 있어서,
    상기 억제기 전기장을 시간에 대한 함수로 변화시키는 단계를 더 포함하는, 방법.
  7. 제1 항에 있어서,
    상기 제1 세트의 전자들에 대응하는 전자 전달 시간을 결정하는 단계; 및
    결정된 상기 전자 전달 시간에 따라 상기 억제기 전기장을 변화시키는 단계를 더 포함하는, 방법.
  8. 제1 항에 있어서,
    상기 제1 세트의 전자들에 대응하는 전자 속도를 결정하는 단계; 및
    결정된 상기 전자 속도에 따라 상기 억제기 전기장을 변화시키는 단계를 더 포함하는, 방법.
  9. 제1 항에 있어서,
    상기 힘의 반대 방향으로, 상기 애노드로 그리고 상기 억제기 영역을 통해 상기 제1 세트의 전자들을 통과시키는 단계는,
    상기 억제기 전기장으로 상기 제1 세트의 전자들을 가속하는 단계를 포함하는, 방법.
  10. 제1 항에 있어서,
    상기 힘의 상기 방향으로 제2 세트의 전자들을 통과시키는 단계를 더 포함하는, 방법.
  11. 제1 세트의 전자들에 대해 수용적인 (receptive) 애노드; 및
    상기 애노드로부터 어긋난 방향으로 전자 상에 힘을 제공하기 위해 선택된 억제기 전기장을 생산하도록 전력 소스에 대해 수용적이고 상기 애노드에 근접하게 위치된 억제기로서, 상기 억제기 전기장은 상기 애노드에 상기 제1 세트의 전자들을 통과시키도록 더 선택된, 상기 억제기를 포함하는, 장치.
  12. 제11 항에 있어서,
    상기 억제기 전기장은 문턱 (threshold) 에너지 위의 에너지들을 갖는 전자들에 대해 상기 애노드로부터 전자 방출을 유도하도록 선택된 전계 강도 (field strength) 를 갖는, 장치.
  13. 제11 항에 있어서,
    상기 애노드는 전류를 생산하도록 상기 제1 세트의 전자들에 대해 수용적인, 장치.
  14. 제11 항에 있어서,
    상기 애노드에 의해 지지된 유전층으로서, 상기 유전층은 상기 억제기를 지지하는, 상기 유전층을 더 포함하는, 장치.
  15. 제11 항에 있어서,
    상기 애노드 및 상기 억제기는 1 내지 100nm인 거리만큼 분리된, 장치.
  16. 제11 항에 있어서,
    상기 애노드로 그리고 상기 억제기를 통해 연장하는, 적어도 하나의 전자 통과 가능한 경로를 더 포함하는, 장치.
  17. 제11 항에 있어서,
    상기 애노드는 적어도 하나의 전계 방출 변형 피쳐를 포함하는, 장치.
  18. 제11 항에 있어서,
    상기 애노드는 상기 애노드 표면에 대하여 선택된 배향 (orientiation) 을 갖는 비대칭 페르미 (Fermi) 표면을 갖는 재료를 포함하는, 장치.
  19. 제11 항에 있어서,
    상기 애노드는 선택된 전자 에너지에서 국지적으로 최소화된 상태 밀도 (density of state) 를 갖는 재료를 포함하는, 장치.
  20. 제11 항에 있어서,
    상기 억제기 전기장을 변화시키도록 상기 전력 소스에 동작 가능하게 연결된 회로를 더 포함하는, 장치.
  21. 제20 항에 있어서,
    상기 회로에 동작 가능하게 연결되고, 상기 애노드에서의 전류를 측정하도록 구성된 미터 (meter) 로서, 상기 회로는 상기 억제기 전기장을 변화시키기 위해 측정된 상기 전류에 반응하는, 상기 미터를 더 포함하는, 장치.
  22. 제20 항에 있어서,
    상기 회로에 동작 가능하게 연결되고, 상기 애노드에서의 온도를 측정하도록 구성된 미터로서, 상기 회로는 상기 억제기 전기장을 변화시키기 위해 측정된 상기 온도에 반응하는, 상기 미터를 더 포함하는, 장치.
  23. 제20 항에 있어서,
    상기 회로는 상기 억제기 전기장을 실질적으로 주기적으로 변화시키도록 구성된, 장치.
  24. 제11 항에 있어서,
    상기 애노드는 디바이스에 전류를 제공하도록 상기 디바이스에 동작 가능하게 연결된, 장치.
  25. 제11 항에 있어서,
    상기 억제기 및 상기 애노드를 지지하도록 구성된 볼륨 (volume) 을 갖는 하우징 (housing) 으로서, 상기 하우징은 기압보다 낮은 내압을 지탱하는 (supportive of), 상기 하우징을 더 포함하는, 장치.
  26. 제25 항에 있어서,
    상기 내압을 변경하도록 상기 하우징에 동작 가능하게 연결된 펌프를 더 포함하는, 장치.
  27. 애노드들의 어레이 (array) 로서, 상기 애노드들의 어레이 내의 애노드 각각은 이차 전자들을 생산하도록 전자들에 대해 수용적인, 상기 애노드들의 어레이; 및
    상기 애노드들의 어레이 내의 적어도 하나의 애노드에 근접하게 위치된 적어도 하나의 억제기로서, 상기 적어도 하나의 억제기는 상기 적어도 하나의 애노드로부터 어긋난 방향으로 전자 상의 힘을 제공하기 위해 선택된 억제기 전기장을 생산하도록 전력 소스에 대해 수용적이고, 상기 억제기 전기장은 상기 적어도 하나의 애노드로 전자들을 통과시키도록 더 선택된, 상기 적어도 하나의 억제기를 포함하는, 전자 증배관.
  28. 제27 항에 있어서,
    상기 억제기 전기장을 변화시키도록 상기 전력 소스에 동작 가능하게 연결된 회로를 더 포함하는, 전자 증배관.
  29. 제28 항에 있어서,
    전류를 생산하도록 구성되고 상기 애노드들의 어레이에 동작 가능하게 연결된 출력부; 및
    상기 회로가 상기 억제기 전기장을 변화시키도록 상기 출력부에 대해 반응적이고 상기 출력부에 동작 가능하게 연결된, 전자 증배관.
  30. 제1 세트의 전자들을 생산하도록 구성된 캐소드;
    전류를 생산하도록 상기 제1 세트의 전자들의 제1 일부에 대해 수용적인 애노드; 및
    상기 애노드 및 억제기 사이에 위치된 영역 내의 상기 애노드로부터 어긋난 방향으로 상기 제1 세트의 전자들 상에 힘을 제공하기 위해 선택된 억제기 전기장을 생산하도록 전력 소스에 대해 수용적이고 상기 애노드에 근접하게 위치된 상기 억제기로서, 상기 억제기 전기장은 상기 제1 세트의 전자들의 상기 제1 일부를 통과하도록 더 선택된, 상기 억제기를 포함하는, 열이온 컨버터 (converter).
  31. 제30 항에 있어서,
    상기 억제기 전기장은 상기 제1 세트의 전자들의 제2 일부의 통로 (passage) 를 봉쇄하도록 더 선택된, 열이온 컨버터.
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